KR20030096076A - 트랜지스터, 마이크로회로, ＢｉＭＯＳ 마이크로회로의제조 프로세스 및 기계적 스트레스 완화 방법 - Google Patents
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Abstract
트랜지스터(30)는 Ⅲ/Ⅵ족 반도체를 포함하는 베이스(32), 콜렉터(42) 및 에미터(36)를 포함한다. 적어도 하나의 금속 산화물 반도체(MOS) 트랜지스터(80B) 및 전술한 트랜지스터(30, 80A)를 갖는 마이크로회로(도 6)가 제공된다. 트랜지스터(30) 및 BiMOS 마이크로회로(도 6)를 제조하기 위한 프로세스도 제공된다.
Description
전기 통신 장치와 같은 다수의 전자 장치는 그들의 설계 및 동작에 반도체를 포함한다. 반도체는 금속 및 절연체와 구별될 수 있다. 주어진 재료에 있어서 원자가(valence)의 작용 또는 비결합 전자는 재료가 금속, 절연체 또는 반도체로서 작용하는 지를 결정하는 역할을 한다. 재료 내의 전자는 온도 및 외부적으로 인가된 전위의 존재 여부와 같은 요소에 따라 상이한 양자 또는 에너지 상태를 갖는다. 주어진 재료의 전자가 차지하는 최대 에너지 양자 상태는 이 재료가 0°K에 존재하는 경우 페르미 에너지(EF)로 알려져 있다.
금속에 있어서, 페르미 에너지(EF)는 에너지 면에서 근접하게 이격된, 허용된 양자 상태의 중간 밴드에 들어간다. 따라서, 이것은 매우 작은 전압에 의해서도 전자가 하위 에너지 양자 상태에서 상위 에너지 양자 상태로 여기된다는 것을 의미한다. 그러므로, 전자는 금속을 통하여 자유롭게 이동할 수 있다. 재료 내에서 전자의 이동을 쉽게 허용하는 능력으로 인해 금속은 전류를 전달하게 된다. 따라서, 금속은 탁월한 도전체이다.
절연체에 있어서, 페르미 에너지(EF)는 넓게 이격된 양자 에너지 상태 사이에 들어간다. 그 결과, 금속과 비교해 볼 때, 전자를 상위 에너지 레벨로 여기시키기 위해서는 비교적 큰 전압이 필요하다. 절연체의 전자는 보다 덜 활동적이고 주어진 전압에서 금속보다 훨씬 적은 전류를 전달한다.
반도체는 페르미 에너지(EF)가 이격된 양자 에너지 상태 사이에 들어간다는 점에서 절연체와 유사하다. 그러나, 반도체에서의 이들 에너지 상태 사이의 갭은 절연체의 갭보다 좁다. 이것은 반도체의 전자가 외부 에너지에 의해 하위 에너지 가전자대에서 상위 에너지 가전자대로 여기되도록 해준다. 반도체의 전자가 하나의 양자 상태에서 다른 양자 상태로 여기되도록 하는 능력은 전류 흐름에 필요한 전자 이동성을 제공한다.
전자의 여기로 인해 음전하를 띤 이동가능 도전 밴드 전자(negatively charged mobile conduction band electron) 또는 자유 전자 및 양전하를 띤 정공이가전자대에서 생성된다. 자유 전자 및 정공 모두는 전류의 흐름을 지원하는 이동가능 전하 캐리어이다. 반도체의 양 또는 음 전하 캐리어의 밀도는 반도체에 이온화된 불순물 즉 도펀트를 첨가함으로써 증가될 수 있다. 첨가된 불순물이 없는 반도체 재료는 진성 반도체로서 지칭된다. 첨가된 도펀트를 가지고 있는 반도체 재료는 외인성 반도체로서 지칭된다. 증가된 밀도의 양전하 캐리어 즉 정공을 가진 외인성 반도체는 p형 반도체로 지칭된다. 증가된 밀도의 음전하 캐리어 즉 자유전자를 가진 외인성 반도체는 n형 반도체로서 지칭된다.
트랜지스터 및 다른 반도체 장치는 상이한 특성의 상이한 반도체 재료 사이의 접합에 기반을 둔다. 헤테로 접합에 있어서는, 상이한 벌크 반도체 재료의 영역은 인터페이스에서 결합한다. 예를 들어, n형 반도체가 p형 반도체와 접할 수 있다. 동질 접합에 있어서는, 동일한 벌크 반도체(모두 n형 또는 모두 p형)의 영역이 인터페이스에서 결합하되, 각각은 상이한 반도체 파라메터를 생성하는 상이한 레벨 또는 도펀트 유형을 가진다.
인터페이스 즉, 두 개의 반도체 재료 간의 접합부에서, 자유 전자가 n형 영역으로부터 인접 p형 영역으로 이동하여 자유 전자가 정공과 결합하기 때문에 공핍 영역이 형성된다. 이것은 자유 전자 및 전자 정공을 속박(bound) 원자가전자로 효과적으로 형성한다. 공핍 영역에 있는 이들 속박 원가가전자는 부가적인 자유 전자가 n형 재료에서 p형 재료로 이동하는 것을 막기 위한 전위 장벽을 야기한다.
p형 재료에 소정 전압의 양극을 연결하고 n형 재료에는 그 전압의 음극을 연결함으로써 반도체 재료에 순방향 바이어스가 인가될 수 있다. 순반향 바이어스가 증가함에 따라, 공핍 영역은 좁아져서 결국에는 없어진다. 이 점에 있어서, 전압이 더 증가함에 따라, 전류가 반도체 재료 사이에서 흐르기 시작할 것이다. 순방향 바이어스가 제거되거나 또는 공핍 영역이 다시 존재하는 지점까지 감소한 경우에, 전류는 반도체 재료 사이에는 흐르지 않을 것이다.
반도체는 마이크로회로 장치의 구성에 흔히 포함된다. 주어진 마이크로회로는 바이폴라 트랜지스터, 금속 산화물 반도체(MOS) 트랜지스터, 다이오드, 저항 또는 이들의 임의의 조합을 구비할 수 있다. 바이폴라 트랜지스터는 적어도 세 개의 반도체 영역을 가지는데, 제 1 유형의 반도체 재료인 베이스와, 제 2 유형의 반도체 재료인 콜렉터 및 에미터이다. 바이폴라 트랜지스터를 포함하는 마이크로회로는 흔히 실리콘(Si) 기반 재료 및 프로세스를 이용하여 제조된다. Si 기반 바이폴라 트랜지스터 성능을 최대화하는 것이 Si 집적 회로 산업의 목표이다. 이러한 목표에 더해, 바이폴라 트랜지스터의 수직 치수를 축소하고 있다. 이러한 축소는 소정의 장치 동작 한계를 야기할 수 있다. 예를 들어, 베이스 두께가 감소하는 경우, 공핍 영역을 제어하고 낮은 베이스 저항을 유지하기 위해 도핑 레벨은 증가되어야 한다. 아쉽게도, 베이스의 도핑 레벨 증가는 바이폴라 트랜지스터의 이득(및 활용도)을 감소시킨다.
그러므로, 본 발명의 목적은 베이스의 도핑 레벨을 최소화하고 바이폴라 트랜지스터의 이득을 최대화함으로써 트랜지스터의 성능을 최대화하는 것이다.
도 1은 Ⅲ/Ⅵ족 반도체 헤테로 접합 바이폴라 트랜지스터(HBT)의 일 실시예를 개략적으로 도시하는 도면,
도 2 내지 도 4는 Ⅲ/Ⅵ족 반도체 HBT의 일 실시예의 예시적인 성능을 예시하는 도면,
도 5a 내지 도 5d는 마이크로회로 장치의 일 실시예에 있어서의 매립 층 형성 및 격리에 대한 실시예를 도시하는 도면,
도 6은 마이크로회로 장치의 동일한 실시예 상에 형성된 Ⅲ/Ⅵ족 반도체 HBT 및 금속 산화물 반도체(MOS) 트랜지스터의 실시예를 도시하는 도면,
도 7은 Ⅲ/Ⅵ족 반도체 HBT 및 MOS 트랜지스터 모두를 갖는 BiMOS 장치의 구성에 대한 프로세스 흐름의 실시예를 예시하는 도면.
도면의 주요 부분에 대한 부호의 설명
30 : 헤테로 접합 바이폴라 트랜지스터34 : 베이스 콘택트
36 : 에미터40 : n형 반도체 층
42 : 매립 콜렉터50 : 콜렉터 전류
59 : 마이크로회로68 : 트렌치
74 : 다결정 Si 지지 층80 : 격리 포켓
도 1은 층을 이룬 Ⅲ/Ⅵ족 반도체 헤테로 접합 바이폴라 트랜지스터(HBT)의 일 실시예를 개략적으로 도시하고 있다. 도 1은 실제 크기대로 도시되어 있지는 않다. Ⅲ/Ⅵ족 반도체라는 의미는 주기율표 상의 Ⅲ족과 주기율표 상의 Ⅵ족 원소의 결합물로부터 만들어진 반도체를 지칭한다. Ⅲ/Ⅵ족 반도체에 대한 적절한 결합의 예는 GaS, GaSe, GaTe, InS, InSe, InTe 및 TlS를 포함한다. 간단히 하기 위해, 층을 이룬 Ⅲ/Ⅵ족 반도체 HBT의 실시예에 대한 설명에는 InSe가 사용될 것이다.
도 1의 실시예에 도시되어 있는 헤테로 접합 바이폴라 트랜지스터(HBT)(30)는, P형 재료로 구성되고 베이스 콘택트(34)에 결합되며 동 도면에서 InSe로 도시되어 있는 Ⅲ/Ⅵ족 반도체 층으로 구성된 에미터(36)에 결합되어 있는 베이스(32)를 구비하고 있다. InSe 에미터(36)는 진성 n형 반도체이고, 이러한 용도에 사용될 수 있고, 또는 InSe 에미터(36)는 n형 불순물로 도핑되어 실질적으로 순수한 InSe 에미터(36)보다 많은 자유 전자를 가진 n형 재료를 야기할 수 있다. InSe 에미터(36)는 에미터 콘택트(38)에도 결합된다.
n형 반도체 층(40)은 베이스(32)에 결합된다. 강화된 n형 반도체 층 즉 N+형 반도체로부터 구성된 매립 콜렉터(42)는 콜렉터 콘택트(44) 및 n형 반도체 층(40)에 결합된다. 매립 콜렉터(42)를 구비하는 것이 바람직하지만, HBT는 매립 콜렉터(42) 없이도 구성될 수 있다. 이 경우에 있어서, n형 반도체 층(40)은 콜렉터로서 작용하고 베이스(32) 및 콜렉터 콘택트(44)에 결합될 수 있다. 도 1에 도시되어 있는 바와 같이, 헤테로 접합 바이폴라 트랜지스터(HBT)(30)의 이 실시예는 n형 장치인데, 그 이유는 에미터는 n형 반도체이고, 베이스는 p형 반도체이며, 콜렉터는 n형 반도체이기 때문이다.
Ⅲ/Ⅵ족 에미터 HBT(30)를 p형 장치로서 구성하는 것이 가능하다. 이렇게하기 위해, InSe 에미터(36)는 p형 재료로서 작용할 때까지 p형 불순물로 도핑되어야 한다. 베이스(32)는 n형 재료로 구성될 수 있다. n형 반도체 층(40)은 p형 반도체 층으로 대체될 수 있고, 매립 콜렉터(42)는 강화된 P+형 재료로 대체될 수 있다. Ⅲ/Ⅵ족 에미터 HBT(30)의 p형 버전이 가능하지만, 설명을 위해 명세서에서는 n형 버전이 사용될 것이다. 그러나, 본 명세서는 n형 및 p형 장치 모두를 커버하려 한다.
베이스(32), n형 반도체 층(40) 및 매립 도전체(42)는 위에서 설명한 바와 같이 n형 또는 p형 불순물로 도핑된 실리콘(Si) 기반 재료로 구성되는 것이 바람직하다. InSe 에미터(36)는 Si 기반 베이스(32) 상에서 에피택셜 성장할 수 있다. InSe는 종래의 Si 기반 에미터의 0.8eV 내지 1.1eV의 에너지 밴드 갭과 비교해, 원자가 전자에 대한 허용가능 양자 에너지 상태 사이에서 넓은 에너지 밴드 갭(1.4eV 내지 1.9eV 이상)을 가질 수 있기 때문에, 베이스(32)와 에미터(36)사이에서 바이폴라 이득의 감소없이 작은 공핍 영역을 여전히 유지하면서, InSe 에미터(36) 및 베이스(32)는 보다 얇게 만들어질 수 있다. GaP, 반절연(semi-insulating) 폴리 실리콘 막, 산소 도핑된 Si 에피택셜 막, SiC 및 인산염 도핑된 수소가 첨가된 미정질(phosphate doped hydrogenated microcrystalline) Si와 같은 다른 높은 밴드 갭과 비교해 볼 때, 에픽택셜 성장한 InSe 에미터(36)는 비교적 낮은 온도 요구, 낮은 벌크 및 콘택트 저항, 이후의 상호접속 프로세스 단계 동안의 양호한 안정성 등의 장점을 가지고 있다.
표 1은 InSe 에미터(36)를 갖는 HBT(30)의 일 실시예에 대한 가상 값을 도시하고 있다.
도 2는 표 1에 구체화된 HBT(30)에 대한 몇몇 콜렉터 전류(Ic) 대 콜렉터 전압(Vc) 곡선(48)을 도시하고 있다. 도 3은 콜렉터 전류(50)(Ic) 및 베이스 전류(52)(IB)를 표(1)에서 구체화된 값에 대한 베이스 전압(54)(VB)의 함수로서 도시하고 있다. 이득(56)은 주어진 VB(54)에서 IB(52)에서 IC(50)까지의 상대적 전류 이득을 나타내도록 도시되어 있다. 도 4는 IC의 함수로서 나타낸 컷오프 주파수 커브(58)를 도시하고 있다. 도 2 내지 도 4는 표 1의 파라메터에 의해 자세히 지정된 바와 같이, HBT(30)가 상당한 이득 및 주파수 응답을 가지고 있다는 것을 도시하고 있다. HBT(30) 성능은 베이스의 두께 변경, 베이스의 도핑 레벨 변경 및/또는 에미터의 도핑 레벨 변경을 통해 특정 이득 및 주파수 응답 기준을 만족하도록 변경될 수 있다. 이러한 변경은 당업자에게 잘 알려져 있고, 표 1에 도시된 값으로 본 발명을 제한하려는 것은 아니다.
원자 격자 레벨에 있어서, InSe 에미터(36)는 층상 반도체 구성 요소이다. 이 층은 반데르발스의 힘에 의해 상호 작용하고, 또한 그 층 내에서 원자는 원자가힘에 의해 결합된다. 반데르발스의 힘은 원자가 힘보다 작아서, 층들 간의 가요성(flex)을 허용한다. InSe 에미터(36)의 이러한 가요성은 Si 베이스(32) 및 에미터(36)의 불일치된 격자 구조 사이에서 버퍼로서 작용한다. 다른 비 실리콘 및 비 Ⅲ/Ⅵ족 에미터는 기판 상에서 성장하는 데 어려움이 있는 격자 구조를 가지고 있지만, 층상 Ⅲ/Ⅵ족 에미터(36)의 가요성은 제조 이슈에 덜 민감하다. 다수의 HBT(30)는 단일 집적 회로, 마이크로칩 또는 마이크로회로 상에 형성될 수 있고, InSe 에미터(36)는 500°C 이하의 온도에서 에피택셜 성장을 통해 성공적으로 제조될 수 있다. 이러한 비교적 낮은 열 예산은 Ⅲ/Ⅵ족 높은 밴드 갭 에미터(HBT)(30)를 집적회로 산업에 유리하게 만드는 데, 그 이유는 앞에서 언급한 장점을 구비한 HBT(30)는 MOS(metal oxide semiconductor) 프로세스를 이용해 형성될 수 있기 때문이다. 바이폴라 트랜지스터 및 MOS 트랜지스터 모두를 구비한 마이크로회로는 BiMOS 장치로서 알려져 있다. BiMOS 장치는 아날로그 신호 컨디셔닝용 바이폴라 트랜지스터 및 디지털 신호 컨디셔닝 및 프로세싱용 MOS 트랜지스터를 필요로하는 응용에 특히 유용하다.
도 5a 내지 도 6은 적어도 하나의 Ⅲ/Ⅵ족 에미터 HBT(30)를 갖는 BiMOS 장치 또는 마이크로회로(59)의 구성의 실시예를 도시하고 있다. 설명을 간단히 하기 위해, Ⅲ/Ⅵ족 에미터의 예로서 InSe가 사용될 것이지만, 다른 Ⅲ/Ⅵ족 조합도 앞에서 설명한 바와 같이 가능하다.
마이크로회로(59)의 이 실시예의 시작점은 매립 층 형성이다. 도 5a는 n형 불순물이 확산되거나, Si의 씨드 층으로부터 에피택셜 성장하여 n형 불순물을 포함하거나, 또는 n형 불순물을 이온 주입하여 n형 매립 반도체 층(60)을 형성하는 반도체 등급 Si의 슬라이스의 내부 단면도를 도시하고 있다. n형 매립 층(60)은 제 1 측면(62) 및 제 2 측면(64)을 가지고 있다. SiO2의 보호 층(66)은 n형 매립 층(60)이 제 1 측면(62) 상에 형성될 수 있다.
도 5a 내지 도 6에 설명한 단계 내내, 소정의 작용은 선택적 코팅, 에피택셜 성장, 에칭, 절연, 확산, 또는 다른 부분은 그대로 남겨 둔 채 마이크회로 상의 일부 영역의 이온 주입을 요구할 수 있다. 이러한 선택적 프로세싱은 당업자에게 잘 알려진 마스킹 기법을 사용하여 달성될 수 있다. 이러한 마스킹 기법은 예를 들어 포토리소그래픽 막, 포토레지스트의 사용 및 도전성 막을 포함한다. 이러한 마스킹 기법은 선택적 증착, 확산, 성장, 절연, 에칭 또는 실링이 발생하는 생산 프로세스에 필수적이지만, 당업자라면 원하는 응용에 기반을 두는 몇몇 마스킹 기법들 중 하나 이상을 선택할 수 있기 때문에 설명을 간단히 하기 위해 각 단계마다 설명하지 않는다.
도 5b에서 예시된 바와 같이, 트렌치(68)를 보호 층(66)을 통과해 n형 매립 층(60)으로 에칭할 수 있다. 도 5c에 도시된 바와 같이, 트렌치(68)를 산화시켜 새로운 보호 SiO2층(70)을 형성한다. 이것은 제 2 측면(64)과 마주보는 새로운 제 1 측면(72)을 생성한다. 다결정 Si 지지 층(74)을 보호 층(70)의 제 1 측면(72) 상에 형성하여 트렌치(68)를 충진한다. 다결정 Si지지 층(74)은 마이크로회로 장치(59)에 내구력(strength)을 부여한다. 지지 층(74)을 부가함으로써 현존하는 제2 측면(64)과 마주보는 새로운 제 1 측면(76)이 생성된다. 컷트 라인(78)이 도 5c에 도시되어 있다. 마이크로회로 장치(59)를 도 5d에 도시되어 있는 바와 같이 제 1 측면(76)이 아래쪽을 바라보도록 뒤집는다. 컷팅, 그라인딩, 에칭 또는 폴리싱 프로세스를 통해, 마이크로회로(59)를 컷트 라인(78)을 따라 절단한다. 도 5d에 도시되어 있는 바와 같이, 이것은 절연 보호 SiO2층(70)에 의해 격리되는 n형 매립 층(60)의 전기적 격리 포켓(80)을 생성한다. 도 5b 내지 도 5d에 도시하고 설명한 절연 프로세스는 또한 웰 형성 단계와 관련하여 사용될 수도 있고, 따라서 p형 불순물의 영역이 n형 매립 층(60)으로 도입되어 n형 MOS 트랜지스터 또는 p-n-p 형 바이폴라 트랜지스터가 구성될 수 있는 영역을 생성한다. P형 MOS 트랜지스터 및 n-p-n 형 바이폴라 트랜지스터는 도시된 n형 매립 층(60)에 형성될 수 있으며, 간략하게 하기 위해, 이 실시예는 웰 형성을 포함하지 않을 것이다. 그러나, 웰 형성은 본 명세서 및 그들의 등가물의 실시예에 공존할 수 있다는 것을 이해해야 한다.
마이크로회로 장치(59)의 구성에 대한 나머지 동작은 도 6을 참조하여 설명된다. 도 6은 두 개의 격리 포켓(80A 및 80B)을 도시하는 확대된 단면도이다. 헤테로 접합 바이폴라 트랜지스터(HBT)를 포켓(80A)에 형성하고, MOS 트랜지스터는 포켓(80B)에 형성한다. 깊은 N+ 콜렉터(82)는 확산 또는 이온 주입을 통해 형성한다. N+ 콜렉터(82)는 n형 매립 층(60)보다 많은 n형 불순물을 가진다.
MOS 게이트를 구비하는 것이 바람직한 경우 마이크로회로 장치(59)를 적절한온도 및 대기 조건에 선택적으로 노출시켜 포켓(80B) 상의 SiO2층을 형성함으로써 게이트 산화물(84)을 형성된다. 적절한 산화 기법은 당업자에게 잘 알려져 있다. 폴리 Si 층(86)은 에피택시에 의해 게이트 산화물(84) 상단에 형성한다. 다음으로, HBT 베이스(88)는 p형 불순물을 매립 층(60)으로 확산 또는 주입함으로써 포켓(80A)의 매립 층(60)에 형성한다. 본 명세서에서 SiO2로 이루어진 절연 층(90)은 포켓(80A 및 80B)의 상단에 형성하며, 필요한 경우 반도체 재료로의 콘택트용 개구를 남겨둔다.
다음으로 P+ 소스 및 드레인 형성을 위한 비교적 고온의 프로세스를 약 900°C의 온도에서 수생한다. 소스(92) 및 드레인(94)은 포켓(80B)의 매립 층(60)에 형성한다. P+ 반도체는 표준 p형 반도체보다 많은 p형 불순물을 가진다. 산화물(96,97)은 각각 소스(92) 및 드레인(94)의 노출된 영역에 걸쳐 형성할 수 있다.
다음 동작은 HBT 에미터(98)를 형성하는 것이다. 에미터(98)는 본 명세서에서는 InSe인 Ⅲ/Ⅵ족 재료로 형성된다. InSe은 범위가 1.4eV 내지 1.9eV 또는 그 이상의 넓은 밴드갭으로 성장할 수 있는 층상 반도체 화합물이다. 앞서 언급한 바와 같이, InSe 에미터(98)는 반데르발스 힘을 통해 상호 작용하는 층을 가지고 있으며, 또한 그 층내에서 원자는 원자가 힘에 의해 결합된다. 층상 에미터(98)는 베이스(88)와 에미터(98) 간의 격자 불일치에 의해 야기된 스트레인을 완화하는 버퍼로서 작용한다. InSe는 500°C 이하의 온도에서 바이폴라 에미터(98)로서 Si 상에서 에피택셜 성장할 수 있다. 이것은 높은 밴드 갭 및 비교적 낮은 온도 요구가 보다 작은 수직 치수 HBT 장치가 표준 MOS 프로세스 이후에 최소 열 예산 영향을 유지한 채 BiMOS 마이크로회로 장치(59) 상에 형성되도록 해주기 때문에 InSe 에미터(98)와 같은 Ⅲ/Ⅵ족 에미터를 실리콘 집적 회로 산업에 유리하게 한다.
최종 동작은 동일한 마이크로회로(59) 상의 다른 반도체 장치 또는 외부로의 상호 연결과의 전기적 연속성을 위한 콘택트 형성을 포함한다. 베이스 콘택트(100)는 베이스(88) 위의 보호 층(90) 내의 갭에 형성한다. 에미터 콘택트(102)는 InSe 에미터(98) 상에 형성한다. 콜렉터 콘택트(104)는 콜렉터(82) 위의 보호 층(90) 내의 갭에 형성한다. 소스 콘택트(106)는 소스 산화물(96) 위에 형성하고, 드레인 콘택트(108)는 드레인 산화물(97) 위에 형성하며, 게이트 콘택트(110)는 폴리 Si 게이트 인터페이스(86) 위에 형성한다.
도 7은 마이크로회로 장치(59)와 같은 BiMOS 장치(동일한 마이크로회로 상에 바이폴라 및 MOS형 트랜지스터 모두를 구비한 장치)를 구성하는 데 사용될 수 있는 동작의 실시예를 도시하고 있다. 마스킹 단계는 생략되어 있으며, 필요한 경우 당업자에 의해 구현될 수 있다. 구성 또는 제조는 매립 층 형성 단계(112)로 시작한다. 다음으로 별개의 영역으로의 매립 층의 격리 단계(114)가 발생한다. HBT 콜렉터는 깊은 N+ 형성 단계(116)에 의해 생성한다. MOS 게이트 산화물은 단계(118)에서 형성하고, 단계(120)에서 폴리 Si 층을 각 MOS 게이트 산화물 상에 형성한다. 단계(122)에서는 불순물의 적절한 확산 또는 이온 주입을 통해 매립 층에 HBT 베이스를 형성한다. MOS 영역의 소스 및 드레인 영역은 확산 또는 이온 주입을 통해단계(124)에서 형성한다. Ⅲ/Ⅵ족 반도체를 에픽택셜 성장시켜 HBT 베이스 상에 에미터(126)를 형성한다. 끝으로, 콘택트 형성 단계(128)를 수행하여 반도체 장치들을 서로 결합하거나 또는 마이크로회로에 상호접속을 제공한다.
적절한 Ⅲ/Ⅵ족 반도체의 예로서 InSe가 주로 사용되었지만, 다른 Ⅲ/Ⅵ족 반도체도 사용될 수 있고 이하의 청구항의 범주 내에 들어가는 것으로 간주될 수 있다는 것은 분명하다. 본 명세서의 실시예에서는 Ⅲ/Ⅵ족 에미터를 구비한 n형 HBT를 설명하였다. n형 베이스, p형 콜렉터를 사용하고 InSe 에미터를 p형 불순물로 도핑함으로써, p형 HBT도 가능하다. 설명한 제조 실시예들은 Ⅲ/Ⅵ족 에미터를 구비한 HBT의 구성 도는 Ⅲ/Ⅵ족 에미터를 구비한 적어도 하나의 HBT를 갖는 BiMOS 장치의 구성을 예시한다. 접합 격리 단계와 같은 다른 격리 방법이 사용될 수 있고, (콜렉터 성능을 최적화하는) 웰 형성 또는 LDD 형성과 같은 다른 단계가 필요에 따라 포함될 수 있다. 다이오드 및 n형 MOS 트랜지스터와 같은 다른 반도체 장치를 실시예에서 설명된 n형 HBT 및 p형 MOS 트랜지스터에 더해 BiMOS 마이크로회로 상에 형성할 수 있다. Ⅲ/Ⅵ족 에미터의 비교적 낮은 열 예산은 MOS 프로세스에 탁월한 호환성을 제공하고, 그것이 일단 형성된 후 Ⅲ/Ⅵ족 층의 열 예산 아래로 유지되는 동안 가능하다면 구성 단계의 순서는 달라질 수 있다. 또한, 구조적으로 또한 기능적으로 등가인 다양한 수정 및 대체가 이루어져, 특정 구현에 따라 본 명세서에서 펼쳐진 개념에 따라 Ⅲ/Ⅵ족 에미터를 구비한 HBT를 포함하는 BiMOS 장치 또는 Ⅲ/Ⅵ족 에미터 HBT의 실시예를 구현하는 데, 이들 모두는 이하의 청구항의 범주 내에 들어간다.
본 발명에 따르면, 베이스의 도핑 레벨을 최소화하고 바이폴라 트랜지스터의 이득을 최대화함으로써 트랜지스터의 성능을 최대화할 수 있다.
Claims (10)
- 베이스(32)와,콜렉터(42)와,Ⅲ/Ⅵ족 반도체를 포함하는 에미터(36)를 포함하는 트랜지스터(30).
- 제 1 항에 있어서,상기 Ⅲ/Ⅵ족 반도체는 GaS, GaSe, GaTe, InS, InSe, InTe 및 TlS로 구성된 그룹으로부터 선택되는트랜지스터.
- 제 1 항에 있어서,상기 베이스(32)는 p형 반도체 재료를 포함하고,상기 콜렉터(42)는 n형 반도체 재료를 포함하는트랜지스터.
- 제 1 항에 있어서,상기 Ⅲ/Ⅵ족 반도체는 p형 반도체로서 작용하도록 도핑되고,상기 베이스는 n형 반도체를 포함하며,상기 콜렉터는 p형 반도체를 포함하는트랜지스터.
- 제 1 항에 있어서,상기 콜렉터(42)는 매립 콜렉터를 포함하는트랜지스터.
- 적어도 하나의 금속 산화물 반도체(MOS) 트랜지스터(80B)와,제 1 항 내지 제 5 항 중 어느 한 항의 상기 트랜지스터를 포함하는마이크로회로.
- BiMOS 마이크로회로를 제조하는 프로세스에 있어서,제 1 반도체 재료의 매립 층을 형성하는 단계(112)와,적어도 하나의 MOS 트랜지스터(80B)용 게이트 산화물을 형성하는 단계(118)와,상기 게이트 산화물 상에 폴리 Si 층을 형성하는 단계(120)와,제 2 반도체 재료의 베이스를 형성하는 단계(122)와,제 3 반도체 재료의 상기 MOS 트랜지스터(80B)용 소스 및 드레인을 형성하는 단계(124)와,상기 베이스 상에 Ⅲ/Ⅵ족 반도체의 에미터를 형성하는 단계(126)를 포함하는 BiMOS 마이크로 회로 제조 프로세스.
- 실리콘(Si) 기반 반도체(88)와 상기 Si 반도체(88)에 결합된 전기적 콘택트(102) 사이의 기계적 스트레스를 완화하는 방법에 있어서,상기 Si 반도체(88)와 상기 전기적 콘택트(102) 사이에 Ⅲ/Ⅵ족 반도체(98)를 결합하는 단계를 포함하는 방법.
- 베이스(32)와,콜렉터(42)와,1.1 전자 볼트보다 큰 밴드갭을 갖는 에미터(36)를 제공하는 수단을 포함하는 트랜지스터(30).
- 실리콘 재료로 구성된 베이스(32)와,콜렉터(42)와,가요성 구조(a flexible structure)를 구비한 비 실리콘 기반 에미터(36)를 제공하여 에미터(36)와 상기 베이스(32) 사이의 격자 불일치(lattice mis-match)를 완화하는 수단을 포함하는 트랜지스터(30).
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