JP2004023095A - Iii/vi族エミッタを備えるトランジスタ - Google Patents
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Abstract
【解決手段】ベース(32)と、コレクタ(42)と、III/VI族半導体からなるエミッタ(36)を含むトランジスタを提供する。また、少なくとも1つの金属酸化膜半導体(MOS)トランジスタ(80B)と、上述のトランジスタ(30、80A)を含む超小型回路を提供する。さらに、上述のトランジスタ(30)とBiMOS超小型回路を製造するための工程も提供する。
【選択図】図6
Description
【発明の属する技術分野】
本発明はIII/VI族エミッタを備えるトランジスタに関する。
【0002】
【従来の技術】
電気通信装置等の電子装置の多くはその設計および動作に半導体を使用している。半導体は金属および絶縁体と区別される。所与の材料内の価電子、すなわち非束縛電子の挙動によって、その材料が金属として振舞うのか、それとも絶縁体または半導体として振舞うのかを決定することができる。材料内の電子は、温度等の要因および外部から印加される電位の有無に応じて、異なる量子状態すなわちエネルギー状態を占める。所与の材料に対してその材料が0Kであるときに電子によって占められる最大のエネルギー量子状態は、フェルミエネルギーEFとして知られている。
【0003】
金属では、フェルミエネルギーEFは、エネルギーの間隔が近い許容される量子状態のバンドの中央に位置する。結果として、これは、非常に小さな電圧によって低い側のエネルギー量子状態から高い側のエネルギー量子状態に電子が励起(promote)されることを意味する。従って、電子は金属内を自由に動くことができる。材料内の電子の移動を容易にする能力によって、金属は電流を流すことができる。このように、金属は優れた導体である。
【0004】
絶縁体では、フェルミエネルギーEFは、間隔の広く離れた量子エネルギー状態の間に位置する。結果として、よりエネルギーの高いレベルに電子を励起するためには、金属と比較して相対的に大きな電圧が必要となる。絶縁体内の電子はほとんど移動できず、所与の電圧に対して金属に比べるとわずかな電流しか流すことができない。
【0005】
半導体は、フェルミエネルギーEFが間隔の離れた量子エネルギー状態の間に位置するという点で絶縁体に似ている。しかし、半導体内のこれらエネルギー状態間の間隔は絶縁体のそれよりも狭い。このため、半導体内の電子は、外部エネルギーによって、低エネルギーの価電子帯内の量子状態から高エネルギーの価電子帯内の量子状態に励起することができる。半導体内の電子がある量子状態から別の量子状態に励起できる能力は、電流を流すために必要な電子の移動度を与える。
【0006】
電子の励起(promotion)により、負に帯電した移動性の伝導帯電子すなわち自由電子と、正に帯電した正孔とが価電子帯内に生成される。自由電子および正孔はいずれも電流を流す移動性の電荷キャリアである。半導体内の正または負の電荷キャリアの密度は、イオン化された不純物すなわちドーパントを半導体に添加することで増加させることができる。添加不純物のない半導体材料は真性半導体と呼ばれる。ドーパントが添加された半導体材料は不純物半導体と呼ばれる。正の電荷キャリアすなわち正孔の密度を高めた不純物半導体はp型半導体と呼ばれる。負の電荷キャリアすなわち自由電子の密度を高めた不純物半導体はn型半導体と呼ばれる。
【0007】
トランジスタおよび他の半導体素子は、異なる特性の異なる半導体材料間の接合に基づいている。ヘテロ接合では、異なるバルク半導体材料の領域が境界面で接合される。例えば、n型半導体がp型半導体と接合される。ホモ接合では、異なる半導体パラメータを生成するためにできる限り異なるレベルまたはタイプのドーパントをそれぞれ有する同一のバルク半導体の領域(全てn型、または全てp型)が境界面で接合される。
【0008】
境界面、すなわち2つの半導体材料間の接合部では、n型領域から隣接するp型領域に自由電子が動くことで空乏領域が形成され、そこで自由電子が正孔と結合する。これにより自由電子と正孔とが効果的に結合されて、束縛価電子となる。これら空乏領域内の束縛価電子は、n型材料からp型材料へとさらに自由電子が移動するのを妨げるポテンシャルエネルギー障壁を形成する。
【0009】
p型材料に電圧の正端子を接続し、n型材料に電圧の負端子を接続することで、半導体材料に順バイアスをかけることができる。順バイアスを増加させると、空乏領域が狭くなり、最終的には消滅する。この時点で、電圧をさらに増加していくと、半導体材料間に電流が流れ始める。順バイアスを取り除くか、または空乏領域が再び現れる点まで低下させると、半導体材料間に電流は流れなくなる。
【0010】
【発明が解決しようとする課題】
半導体は超小型回路素子を構成する際に組み込まれることが多い。超小型回路には、例えばバイポーラトランジスタ、金属酸化膜半導体(MOS)トランジスタ、ダイオード、抵抗またはこれらの任意の組み合わせが含まれる。バイポーラトランジスタは少なくとも3つの半導体領域を有する。すなわち、第1のタイプの半導体材料からなるベースと、第2のタイプの半導体材料からなるコレクタおよびエミッタである。バイポーラトランジスタを組み込む超小型回路は、シリコン(Si)ベースの材料およびプロセスを用いて製造されることが多い。Siベースのバイポーラトランジスタの性能を最大にすることは、Si集積回路産業の目標である。この目標に向かうべく、バイポーラトランジスタの垂直方向の寸法が短縮され続けている。寸法を小さくしていくと、何らかの素子動作限界に帰結しうる。例えば、ベース厚を短縮する場合、空乏領域を制御しかつ低ベース抵抗を維持するために、ドーピングレベルを増加しなければならない。不都合なことに、ベースのドーピングレベルを増加すると、バイポーラトランジスタの利得(従って、その有用性)が低下するという問題がある。
【0011】
【課題を解決するための手段】
本発明の一形態は、ベースと、コレクタと、III/VI族半導体を含むエミッタを含むトランジスタを提供する。
【0012】
【発明の実施の形態】
図1は、層状III/VI族半導体ヘテロ接合バイポーラトランジスタ(HBT)の一実施形態を示す。図1は寸法通りには描かれていない。III/VI族半導体の名称は、周期表上のIII族からの元素および周期表上のVI族からの元素の組み合わせからなる半導体を意味する。III/VI族半導体の適当な組み合わせの例には、GaS、GaSe、GaTe、InS、InSe、InTeおよびTlSが含まれる。簡単のために、層状III/VI族半導体HBTの実施形態の説明においてはInSeを用いる。
【0013】
図1の実施形態に示すヘテロ接合バイポーラトランジスタ(HBT)30は、p型材料から構成されるベース32を有し、このベースはベースコンタクト34と、III/VI族半導体(InSeとして示す)の1つの層から構成されるエミッタ36に接続される。InSeエミッタ36は真性n型半導体であり、この能力内で使用することができる。または、InSeエミッタ36にn型不純物をドーピングし、ほぼ純粋のInSeエミッタ36よりも多くの自由電子を有するn型材料にすることもできる。InSeエミッタ36はエミッタコンタクト38に接続される。
【0014】
n型半導体層40はベース32に接続される。埋め込まれたコレクタ42は、エンハンスメント型n型半導体層、すなわちN+型半導体から構成され、コレクタコンタクト44およびn型半導体層40に接続される。コレクタ42は埋め込まれることが好ましいが、HBTは、埋め込まれたコレクタ42を用いずに構成することもできる。この場合、n型半導体層40がコレクタとして機能し、ベース32およびコレクタコンタクト44に接続される。図1に示すように、ヘテロ接合バイポーラトランジスタ(HBT)30のこの実施形態は、エミッタがn型半導体であり、ベースがp型半導体であり、コレクタがn型半導体であるので、n型素子である。
【0015】
III/VI族エミッタHBT30をp型素子として構成することも可能である。このためには、InSeエミッタ36に、p型材料として振舞うまでp型不純物をドーピングしなければならない。ベース32はn型材料から構成される。n型半導体層40はp型半導体層で置き換えられ、埋め込まれたコレクタ42はエンハンスメント型P+型材料で置き換えられる。III/VI族エミッタHBT30のp型の形態も実現可能であるが、説明上、本明細書全体を通してn型の形態を用いる。しかしながら、本明細書はn型およびp型の両方の素子を包含する。
【0016】
ベース32、n型半導体層40および埋め込まれた導体42は、上述のようにn型不純物またはp型不純物がドーピングされているシリコン(Si)ベースの材料から構成されることが好ましい。InSeエミッタ36は、Siベースのベース32上にエピタキシャル成長させることができる。InSeは、従来のSiベースのエミッタにおける0.8eV〜1.1eVのエネルギーバンドギャップと比べると、価電子の許容可能な量子エネルギー状態の間に広いエネルギーバンドギャップ(1.4エレクトロンボルト(eV)〜1.9eVまたはそれ以上)を持つことができるので、InSeエミッタ36およびベース32は、ベース32とエミッタ36との間に小さな空乏領域を維持しつつ、かつバイポーラ利得を低減することなく、より薄く形成することができる。また、エピタキシャル成長させたInSeエミッタ36は、GaP、半絶縁性ポリシリコン薄膜、酸素をドーピングされたSiエピタキシャル薄膜、SiCおよびホスフェートをドーピングされた水素化(hydrogenated)微結晶性Si等の他の高バンドギャップ材料と比べて、温度要件が比較的低く、バルク抵抗およびコンタクト抵抗が低く、さらに後の配線工程ステップ中の安定性が良好であるという利点を有する。
【0017】
表1に、InSeエミッタ36を有するHBT30の一実施形態のシミュレーション値を示す。
【0018】
【表1】
【0019】
図2は、表1で現されたHBT30についてのコレクタ電流(IC)‐コレクタ電圧(VC)曲線48を示す。図3は表1で現された値についてのコレクタ電流(IC)50およびベース電流(IB)52をベース電圧(VB)54の関数として示したものである。所与のベース電圧54におけるベース電流52からコレクタ電流50への相対的な電流利得を示すために、利得56も描かれている。図4は、コレクタ電流の関数として示すカットオフ周波数曲線58である。図2〜図4は、表1のパラメータによって規定されるHBT30が、適度な利得および周波数応答を持つことを示している。HBT30の性能は、ベースの厚さを変更して、ベースのドーピングレベルを変化させて、および/またはエミッタのドーピングレベルを変化させて、特定の利得基準および周波数応答基準を満たすように変更することができる。そのような変更は当業者の能力の範囲内にあり、表1に示した値は限定を意図したものではない。
【0020】
原子格子レベルでは、InSeエミッタ36は層状の半導体化合物である。層は互いにファンデルワールス力により相互作用し、層内では、原子価力によって原子が束縛される。ファンデルワールス力は原子価力よりも小さく、よって層間の屈曲(flex)を可能にする。InSeエミッタ36のこの柔軟性(flexibility:屈曲性)は、Siベース32およびエミッタ36の不整合の格子構造間の緩衝として機能する。他の非シリコンのエミッタおよびIII/VI族以外のエミッタはシリコン基板上で成長させることが困難な格子構造を有するが、層状III/VI族エミッタ36の柔軟性は製造上の問題の影響を受けにくい。1つの集積回路、マイクロチップまたは超小型回路上に複数のHBT30を形成することができ、InSeエミッタ36は、500℃未満の温度でのエピタキシャル成長により良好に製造することができる。この比較的低いサーマルバジェット(thermal budget)によって、III/VI族の高バンドギャップエミッタHBT30は集積回路産業にとって魅力あるものとなる。なぜなら、上述の利点を有するこのようなHBT30は、MOS(金属酸化膜半導体)工程と協調して形成可能であるからである。バイポーラトランジスタおよびMOSトランジスタの両方を有する超小型回路は、BiMOS素子として知られる。BiMOS素子は、アナログ信号コンディショニング用にバイポーラトランジスタを必要とし、デジタル信号コンディショニング及び処理のためにMOSトランジスタを必要とするアプリケーションにおいて特に有用である。
【0021】
図5(a)〜(d)及び図6は、少なくとも1つのIII/VI族エミッタHBT30を有するBiMOS素子すなわち超小型回路59の構造の一実施形態を示す。説明を簡単にするために、III/VI族エミッタの一例としてInSeを用いるが、上述のように他のIII/VI族の組み合わせも使用可能である。
【0022】
超小型回路59のこの実施形態の出発点は埋込み層の形成である。図5(a)は、半導体グレードSiのスライスの側断面図を示している。n型不純物を拡散させるか、Siのシード層からエピタキシャル成長させてn型不純物を含ませるか、またはn型不純物をイオン注入して、n型埋込み半導体層60を形成する。n型埋込み層60は、第1の側面62と第2の側面64を有する。その後、n型埋込み層60の第1の側面62上にSiO2の保護層66を形成することができる。
【0023】
図5(a)〜(d)及び図6に記載されるステップ全体を通して、ある特定の作業では、超小型回路上のいくつかの領域の選択的なコーティング、エピタキシャル成長、エッチング、絶縁処理、拡散またはイオン注入が必要とされ、その他はそのままとされる場合がある。この選択的な処理は、当業者に周知のマスキング技術を用いて達成される。このようなマスキング技術は、例えば、フォトリソグラフィフィルム、フォトレジストの使用、および導電性フィルムを含む。このマスキング技術は、選択的な堆積、拡散、成長、絶縁処理、エッチングまたは封止処理を行うときには製造工程に不可欠であるが、説明を簡単にするために、また、所望の応用形態に基づいていくつかあるマスキング技術の中から使用すべき1つまたは複数の技術を選択することは当業者の能力の範囲内にあるので、各ステップ毎に説明はしない。
【0024】
図5(b)に示すように、保護層66を貫通してn型埋込み層60内にトレンチ68をエッチングすることができる。図5(c)に示すように、トレンチ68が酸化され、新たな保護SiO2層70が形成される。これは、第2の側面64の反対側に新たな第1の側面72を生成する。多結晶シリコン支持層74が保護層70に当接して第1の側面72上に形成され、トレンチ68を塞ぐ。多結晶シリコン支持層74は、超小型回路素子59に強度を与える。支持層74の追加により、既存の第2の側面64の反対側に新たな第1の側面76ができる。図5(c)には切断線78が示されている。そして、超小型回路素子59は、図5(d)に示すように第1の側面76が下側になるように反転される。切断、研削、エッチングまたは研磨工程により、超小型回路59は切断線78に沿って切断される。図5(d)に示すように、これは、絶縁保護SiO2層70によって分離された、n型埋込み層60の電気的に分離されたポケット80を形成する。図5(b)〜図5(d)に示した上記の分離工程は、ウエル形成ステップとともに用いることができ、これによりp型不純物のエリアがn型埋込み層60内に導入され、n型MOSトランジスタまたはp−n−p型バイポーラトランジスタを構成するエリアが形成される。P型MOSトランジスタおよびn−p−n型バイポーラトランジスタを図示のn型埋込み層60内に形成することもできるが、簡単のために、この実施形態はウエル形成を含まない。しかしながら、ウエル形成は本明細書の実施形態およびその等価物と両立することを理解されたい。
【0025】
超小型回路素子59を構築する際の残りの作業について図6を参照して述べる。図6は、2つの分離されたポケット80Aおよび80Bを示す、拡大された側断面図である。ポケット80A内にヘテロ接合バイポーラトランジスタ(HBT)が形成され、ポケット80B内にMOSトランジスタが形成される。拡散またはイオン注入を用いて、深いN+コレクタ82が形成される。N+コレクタ82は、n型埋込み層60よりも多くのn型不純物を有する。
【0026】
超小型回路素子59を適当な温度および大気条件に選択的に暴露して、MOSゲートを有するべきポケット80B上にSiO2の層を形成することによって、ゲート酸化膜84が形成される。適当な酸化技術は当業者に周知である。ゲート酸化膜84の上側に、エピタキシーによってポリシリコン層86が形成される。次に、埋込み層60内にp型不純物を拡散またはイオン注入することによって、ポケット80Aの埋込み層60内にHBTベース88が形成される。ここでは、SiO2からなる絶縁層90がポケット80Aおよび80Bの上側に形成され、必要に応じて、半導体材料との接点用の開口部が残される。
【0027】
次に、P+ソースおよびドレイン形成の比較的高温の工程が約900℃の温度で行われる。ソース92およびドレイン94は、ポケット80Bの埋込み層60内に形成される。P+半導体は、標準的なp型半導体よりも多くのp型不純物を有する。酸化物96、97をそれぞれ、ソース92およびドレイン94の露出されたエリア上に形成することができる。
【0028】
次の作業はHBTエミッタ98を形成することである。エミッタ98は、III/VI族材料、ここではInSeから形成される。InSeは、1.4eV〜1.9eVまたはそれ以上の範囲の大きなバンドギャップで成長させることができる、層状の半導体化合物である。上述のように、InSeエミッタ98はファンデルワールス力により相互作用する層を有し、その層内では、原子価力によって原子が束縛される。この層状のエミッタ98は、ベース88とエミッタ98のの間の格子不整合によって発生する歪みを軽減するための緩衝としての役割を果たす。InSeは、バイポーラエミッタ98として、Si上に500℃未満の温度でエピタキシャル成長させることができる。これにより、InSeエミッタ98等のIII/VI族エミッタは、シリコン集積回路産業にとって魅力的なものとなる。なぜなら、高バンドギャップおよび比較的低い温度要件によって、標準的なMOS工程の後に、サーマルバジェットの影響を最小にしつつ、BiMOS超小型回路素子59上により小さな垂直方向寸法のHBT素子を形成することができるからである。
【0029】
最終的な作業は、同じ超小型回路59上に他の半導体素子と電気的に連続するためのコンタクト、または外部環境に相互接続するためのコンタクトを形成することを含む。ベース88上の保護層90内のギャップにベースコンタクト100が形成される。InSeエミッタ98上にエミッタコンタクト102が形成される。コレクタ82上の保護層90内のギャップにコレクタコンタクト104が形成される。ソースコンタクト106がソース酸化物96上に形成され、ドレインコンタクト108がドレイン酸化物97上に形成され、ゲートコンタクト110がポリシリコンゲート境界面86上に形成される。
【0030】
図7は、超小型回路素子59等のBiMOS素子(同じ超小型回路上にバイポーラトランジスタおよびMOS形トランジスタの両方を有する素子)を構築するために用いることができる作業の一実施形態を示す。マスキングステップは省略されるが、必要に応じて当業者によって実施されることができる。その構築すなわち製造は埋込み層の形成(112)で開始する。次に、埋込み層の個別の領域への分離(114)が行われる。HBTコレクタが深いN+形成(116)によって形成される。MOSゲート酸化膜が形成され(118)、各MOSゲート酸化膜上にポリシリコン層が形成される(120)。埋込み層内に適当に不純物を拡散またはイオン注入することにより、HBTベースが形成される(122)。拡散またはイオン注入によって、MOS領域のソースエリアおよびドレインエリアが形成される(124)。III/VI族半導体をエピタキシャル成長させ、HBTベース上にエミッタが形成される(126)。最後に、半導体素子を互いに接続するため、および/または超小型回路に相互接続を設けるために、コンタクト形成128が行われる。
【0031】
適当なIII/VI族半導体の一例として主にInSeを使用したが、他のIII/VI族半導体も使用可能であり、特許請求の範囲内のものであることは明らかである。本明細書で説明した実施形態は、III/VI族エミッタを備えるn型HBTについて述べた。n型ベース、p型コレクタを使用し、p型不純物をInSeエミッタにドープすることにより、p型HBTも実現可能である。説明した製造の実施形態は、III/VI族エミッタを備えるHBTの構築、またはIII/VI族エミッタを備える少なくとも1つのHBTを有するBiMOS素子の構築の例示である。接合分離等の他の分離方法も使用することができ、また、所望により、ウエル形成またはLDD形成(コレクタ性能を最適化するため)等の他のステップを含む場合もある。実施形態において示したようなn型HBTおよびp型MOSトランジスタのほかに、ダイオードおよびn型MOSトランジスタ等の他の半導体素子をBiMOS超小型回路上に形成することも可能である。III/VI族エミッタの比較的低いサーマルバジェットは、MOS工程との優れた適合性を示す。可能であれば構築ステップの順序を変更可能であり、一旦III/VI族層を形成した後はそのサーマルバジェット以下のままになる。さらに、種々の他の構造上および機能上の等価な変更形態および代替形態を用いて、特定の実施形体に応じて、本明細書に包含される概念に従ってIII/VI族エミッタHBTまたはIII/VI族エミッタを持つHBTを含むBiMOS素子の実施形態を実施することもできる。
【図面の簡単な説明】
【図1】III/VI族半導体ヘテロ接合バイポーラトランジスタ(HBT)の一実施形態を示す概略図である。
【図2】III/VI族半導体HBTの一実施形態のサンプル性能を示す図である。
【図3】III/VI族半導体HBTの一実施形態のサンプル性能を示す図である。
【図4】III/VI族半導体HBTの一実施形態のサンプル性能を示す図である。
【図5】(a)〜(d)は、超小型回路素子の一実施形態における埋込み層の形成および分離の実施形態を示す図である。
【図6】図5と同じ超小型回路素子の実施形態の上に形成されたIII/VI族半導体HBTおよび金属酸化膜半導体(MOS)トランジスタの実施形態を示す図である。
【図7】III/VI族半導体HBTおよびMOSトランジスタの両方を有するBiMOS素子の製造工程の一実施形態を示す図である。
Claims (10)
- ベースと、
コレクタと、
III/VI族半導体からなるエミッタと、
を含むトランジスタ。 - 前記III/VI族半導体は、GaS、GaSe、GaTe、InS、InSe、InTeおよびTlSからなるグループから選択される請求項1に記載のトランジスタ。
- 前記ベースはp型半導体材料からなり、
前記コレクタはn型半導体材料からなる、請求項1に記載のトランジスタ。 - 前記III/VI族半導体はp型半導体として振舞うようにドーピングされ、
前記ベースはn型半導体からなり、
前記コレクタはp型半導体からなる、請求項1に記載のトランジスタ。 - 前記コレクタは埋め込まれたコレクタである請求項1に記載のトランジスタ。
- 少なくとも1つの金属酸化膜半導体(MOS)トランジスタと、
請求項1ないし5のいずれか1項に記載のトランジスタと、
を含む超小型回路。 - BiMOS超小型回路を製造するための工程であって、
第1の半導体材料からなる埋込み層を形成し、
少なくとも1つのMOSトランジスタのためのゲート酸化膜を形成し、
前記ゲート酸化膜上にポリシリコン層を形成し、
第2の半導体材料からなるベースを形成し、
第3の半導体材料からなる、前記MOSトランジスタのためのソースおよびドレインを形成し、
前記ベース上にIII/VI族半導体からなるエミッタを形成することを含む工程。 - シリコンベースの半導体と、該シリコンベースの半導体に接続される電気コンタクトとの間の機械的応力を軽減する方法であって、
前記シリコンベースの半導体と前記電気コンタクトの間にIII/VI族半導体を結合することを含む方法。 - ベースと、
コレクタと、
1.1電子ボルトより大きいバンドギャップを持つエミッタを設けるための手段と、
を含むトランジスタ。 - シリコン材料から形成されるベースと、
コレクタと、
前記エミッタと前記ベースの間の格子不整合を軽減するための柔軟な構造を有する非シリコンベースのエミッタを設けるための手段と、
を含むトランジスタ。
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