JP2006073566A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】高耐圧性能を維持したまま、高電流領域においても高い電流利得と高い遮断周波数を達成し、良好なトランジスタ動作が可能なバイポーラ型の半導体装置と、その製造方法を提供する。
【解決手段】第１の半導体層と、第１の半導体層よりも禁制帯幅の狭い第２の半導体層からなるコレクタにおいて、第２のコレクタ層内にピークを有し、且つ、そのピーク値が第１コレクタ層内のどの位置における不純物濃度よりも高くなるように不純物をドープする。更にに、ドープする不純物の濃度を、コレクタ−ベース間の空乏層が第１のコレクタまで伸びるように調整するのが好ましい。
【選択図】図１

Description

本発明は半導体装置、特にバイポーラトランジスタ及びその製造方法に関するものでである。

近年、バイポーラトランジスタやバイポーラトランジスタを混載した集積回路が様々な応用分野に利用されている。バイポーラトランジスタは高速性能、高耐圧性能の点で電界効果トランジスタ等に対する優位性を有し、通信用デバイスやストレージ・システム等にその用途は広がっている。高速化または高耐圧化を達成し得るバイポーラトランジスタの従来例としては、例えば特開平１０-７９３９４号公報に記載された、選択エピタキシャル技術を用いたシリコン・ゲルマニウムヘテロバイポーラトランジスタがある（特許文献１）。図３は、この従来例のトランジスタの主要部における不純物の分布（図３の（ｂ））及びゲルマニウムの分布（図３の（ａ））示したものである。尚、同図（ａ）及び（ｂ）の横軸が揃えて図示され、Ｇｅの分布と不純物濃度の対応関係の理解が容易になっている。図において、低濃度コレクタ層の不純物濃度はトランジスタの用途によって調整される。即ち、高速化を目的としたトランジスタにおいてはイオン打ち込み等によって高濃度化が図られ、高耐圧特性を重視したトランジスタでは低濃度に保たれる。ゲルマニウムの分布はベース領域を覆うように設計され、シリコンとシリコン・ゲルマニウムの接合からなるヘテロ界面はエミッタ−ベース接合付近に形成されている。ヘテロバイポーラトランジスタにおいては、エミッタ−ベース接合近傍でのヘテロ界面における禁制帯幅の変化がベースからエミッタへ流れる正孔電流を制限し、電流利得の向上等の効果をもたらす。一方、コレクタ側では、上述の禁制帯幅の変化がトランジスタ動作を妨げる可能性があるため、ヘテロ界面はコレクタ−ベース接合とある一定の距離をおいて設計される。ヘテロ界面がコレクタ−ベース接合付近に存在すると、トランジスタ形成時の熱処理等によるベース不純物拡散の影響でヘテロ界面がｐ型のベース層中に位置する可能性が大きい。この場合禁制帯幅の不連続量が全て伝導帯に障壁として現れ、電子の伝導を大きく阻害して電流増幅率の大幅な低減とトランジスタの高速動作の劣化を引き起こす。シリコン・ゲルマニウムを用いたｎｐｎ型バイポーラトランジスタの場合、ヘテロ界面がコレクタ−ベース接合より十分コレクタ側に存在すると、禁制帯幅の不連続量は全て価電子帯側に現れるため、少なくとも低電流動作においては上述の問題は生じない。しかし、このように設計された従来型のヘテロバイポーラトランジスタにおいても、高電流動作を必要とする場合には依然としてコレクタ側でのヘテロ界面の影響がトランジスタ動作を大きく阻害するという問題が存在する。図４に、従来例のｎｐｎヘテロバイポーラトランジスタにおける低電流及び高電流動作時のエネルギーバンドダイアグラムを示す。図の上部にｎｐｎヘテロ接合の具体的構成を模式的に示している。通常、ｎｐｎ型トランジスタに高電流を印加した場合、有限なキャリア速度に起因してコレクタ−ベース接合には多くの電子が蓄積し、接合における空乏層内の固定電荷を打ち消す。この現象はベース幅の増大、すなわちKirk効果を引き起こすが、コレクタ側にもヘテロ界面を有するバイポーラトランジスタの場合、Kirk効果の発生に伴ってヘテロ界面とコレクタ−ベース接合が近か付き、上述した伝導帯の障壁がヘテロ界面に生じてトランジスタ動作の大きな妨げとなる。図５と図６は、それぞれへテロバイポーラトランジスタの電流利得と遮断周波数のコレクタ電流依存性を模式的に示したものである。図において、横軸はコレクタ電流、縦軸は図５が電流利得、図６が遮断周波数を示す。いずれの図においても、細い線の特性がＳｉ ＢＪＴ、太い線の特性がＳｉＧｅ ＨＢＴの特性である。そして、通例使用するコレクタ電流の値を「使用電流」として示した。図に示すように、ヘテロバイポーラトランジスタでは電流利得と遮断周波数の急激な低下が見られ、トランジスタ特性は通常のバイポーラトランジスタよりも劣化する。この現象はコレクタ不純物濃度が低いほど顕著であり、高耐圧化を目的としたトランジスタにおいて特に生じ易い。そして、図示したように、使用電流辺りでは、いずれの特性も満足な特性を得ることが出来ない。

特開平１０−７９３９４号公報

上述のように、２つのヘテロ界面を持つ、所謂ダブルへテロバイポーラトランジスタにおいては、高電流印加時におけるトランジスタ特性の劣化が不可避的な問題であった。伝導帯での障壁発生を回避するには、コレクタ不純物濃度を増加することや、コレクタ側のシリコン・ゲルマニウム層を厚くし、ヘテロ界面とコレクタ−ベース接合の距離を遠ざけるといったことが考えられるが、コレクタ濃度の増加は耐圧の低下を招き、シリコン・ゲルマニウム層の膜厚増大は歪の蓄積による結晶欠陥発生の危惧を伴うため、いずれも最良な解決策とは成り得ない。本発明は、上記の問題を考慮してなされたもので、その目的とするところは、高耐圧特性を有し、高電流領域での動作を必要とするヘテロバイポーラトランジスタにおいて、高い耐圧を保ったまま伝導帯における障壁の発生を回避し、高電流でのトランジスタ動作を可能とする半導体装置及びその製造方法を提供することにある。

本発明の半導体装置は、次のような構成を有する。即ち、半導体基板に埋め込まれた第１導電型の第１の半導体層と、前記第１の半導体層上に形成された第１導電型の第２の半導体層と、前記第２の半導体層上に形成され、前記第２の半導体層より禁制帯幅の小さい材料からなる第１導電型の第３の半導体層と、前記第３の半導体層上に形成された第２導電型の第４の半導体層と、前記第４の半導体層上に形成された第１導電型の第５の半導体層からなり、前記第３の半導体層内の不純物濃度分布は、当該第３の半導体層内に濃度のピークを有し、且つこのピーク値は前記第２の半導体層の不純物濃度より高いことを特徴としている。

前記第１の半導体層をコレクタ埋め込み層、前記第２の半導体層と前記第３の半導体層をコレクタ層、前記第４の半導体層をベース層、前記第５の半導体層をエミッタとするバイポーラトランジスタが、本願発明の代表的な具体的半導体装置である。この場合、前記第３の半導体層と前記第４の半導体層の接合により形作られるコレクタ−ベース間の空乏層が、前記第２の半導体層まで伸びているとなお良い。更に、前記第３の半導体層は、層内において禁制帯幅が緩やかに変化する領域を有し、前記第２の半導体層に近づくにつれ、禁制帯幅が大きくなるようになされていると最適である。

本発明は、前記半導体装置は前記第１の半導体層と前記第２の半導体層は単結晶シリコンから成り、前記第３の半導体層と前記第４の半導体層は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成り、前記第５の半導体層は単結晶シリコン又は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンであっても良い。

本発明に関わる半導体装置の製造方法は、次の工程を有する。即ち、半導体基板に第１導電型の不純物を高濃度に埋め込み、第１の半導体層を形成する工程と、前記第１の半導体層上に第１導電型の第２の半導体層を形成する工程と、前記第２の半導体層上に前記第２の半導体層より禁制帯幅の小さい材料からなる第１導電型の第３の半導体層を形成する工程と、前記第３の半導体層上に第２導電型の第４の半導体層を形成する工程と、前記第４の半導体層上に第１導電型の第５の半導体層を形成する工程からなる。そして、第１導電型の不純物を前記第３の半導体層内にドーピングする際に、前記第３の半導体層内に濃度のピークを有し、且つこのピーク値は前記第２の半導体層の不純物濃度より高くなるようになすことを特徴としている。前記第３の半導体層内への第１導電型の不純物のドーピングは、不純物分布が制御されたイオン打ち込み法によって行われると良い。又、前記第３の半導体層内への第１導電型の不純物のドーピングは、前記第３の半導体層の形成と同時に行われても好ましい。

本願発明によれば、トランジスタの高耐圧性能を維持したまま、高電流印加時の電流利得と遮断周波数の急激な低下を抑制出来るヘテロバイポーラトランジスタを提供することが出来る。

本発明に係る半導体装置の好適な実施の形態は、シリコン・ゲルマニウム層を有するヘテロバイポーラトランジスタにおいて、コレクタ不純物濃度がｎ型シリコン・ゲルマニウム層内にピークを持つように分布し、そのピーク値はｎ型シリコン層におけるコレクタ不純物濃度よりも高いことを特徴とするものである。更に、トランジスタの動作時において、コレクタ側のコレクタ−ベース間の空乏層がｎ型シリコン層にまで伸びており、トランジスタは高耐圧性を有することを特徴とする。本発明においては、ヘテロ接合よりベース側のコレクタ層に高濃度不純物領域を設けることによって、伝導帯での障壁の発生を遅らせることが出来、より高電流での良好なトランジスタ動作を可能とすることである。又、高濃度コレクタ領域を限定することによって、トランジスタの耐圧低下を防いでいる。

本発明に係る半導体装置及びその製造方法の、更に具体的な実施例について、添付図面を参照しながら以下に説明する。
＜実施例１＞
図１は、本発明に係る半導体装置の主要部における不純物（図１の（ｂ））及びゲルマニウムの分布（図１の（ａ））示したものである。尚、同図（ａ）及び（ｂ）の横軸が揃えて図示され、Ｇｅの分布と不純物濃度の対応関係の理解が容易になっている。シリコン・ゲルマニウム層はｐベースを覆うように分布させており、シリコン層とシリコン・ゲルマニウム層のヘテロ界面はｎエミッタとｐベースの接合近傍に配置している。コレクタ側のヘテロ界面はｎコレクタとｐベースの接合から一定の距離に配置し、低濃度コレクタ領域をｎシリコン・ゲルマニウム層とｎシリコン層の２層より形成させている。ｎ不純物である燐はｎシリコン・ゲルマニウム層内のコレクタ−ベース接合近傍にピークを持つように分布させており、且つピークにおける燐濃度は低濃度ｎシリコン層内のどの領域の不純物濃度よりも高くなるように設定している。前記ｎ型不純物分布のピーク位置は、例えばｎ型シリコン・ゲルマニウム層の中央の位置からｐ型ベース側の範囲内に入るように設定する。更に、燐濃度のピーク値と不純物の分布幅は、トランジスタ使用時に必要とされる電流値とその電流において要求される電流利得と遮断周波数を鑑みた上で、且つ耐圧の低下を最低限に抑えるように設計されており、トランジスタ動作時にはコレクタ−ベース間の空乏層は常にｎ型シリコン層内にまで伸びているものとする。

このように設計されたトランジスタにおいては、高電流印加によって蓄積した電子は一定領域に高濃度にドープされた燐によって補償されるため、Kirk効果の発生を遅らせることが出来る。図７に、本例のｎｐｎヘテロバイポーラトランジスタにおける低電流及び高電流動作時のエネルギーバンドダイアグラムを示す。図の上部にｎｐｎヘテロ接合の具体的構成を模式的に示している。図７で示されるように、従来例ではエネルギー障壁が発生していた電流領域においても、その発生を抑制することが出来、より高電流まで高い電流利得と遮断周波数を保持することが出来る。図８と図９の特性によって、このことが理解されるであろう。図８と図９は、それぞれ本発明のへテロバイポーラトランジスタの電流利得と遮断周波数のコレクタ電流依存性を模式的に示したものである。図において、横軸はコレクタ電流、縦軸は図８が電流利得、図９が遮断周波数を示す。いずれの図においても、細い線の特性がＳｉ ＢＪＴ、太い線の特性がＳｉＧｅ ＨＢＴの特性である。そして、通例使用するコレクタ電流の値を「使用電流」として示した。本発明においては、使用電流においても、電流利得及び遮断周波数のいずれにおいても、十分な特性を確保している。

図２は、本実施例における半導体装置の主要部の断面構造を示したものである。ｐ型シリコン基板１中にｎ型の高濃度コレクタ埋め込み層２がある。この埋め込み層２上には低濃度ｎ型のシリコン層３が形成され、コレクタ層を成している。ここで、前記コレクタ層の膜厚は約１μm程度であることが望ましい。絶縁膜５で囲まれた開口部内には低濃度ｎ型のシリコン・ゲルマニウム層８、ｐ型のシリコン・ゲルマニウム層９、ｎ型のシリコンまたはシリコン・ゲルマニウム層１５が形成され、それぞれコレクタ、ベース、エミッタ層を構成している。低濃度ｎ型のシリコン・ゲルマニウム層８には、イオン打ち込み法によってｎ型不純物がドープされた領域１８が存在し、領域内の不純物は図１に示す分布を有している。

次に、本実施例における、半導体装置の具体的な製造方法について、図２と図１０を用いて詳細に説明する。
先ず、シリコン基板１の一部領域に砒素またはアンチモンのｎ型不純物をイオン打ち込み法により添加した後、熱拡散により高濃度ｎ型コレクタ埋め込み層２（一般的説明における、第１導電型の第１の半導体層）を形成する。続いて、エピタキシャル成長により、低濃度ｎ型の単結晶シリコンからなる第１のコレクタ層３（一般的説明における、第１導電型の第２の半導体層）を堆積する。更に、トランジスタ形成領域とコレクタ引き出し電極領域を除いて絶縁膜４、及び絶縁膜４ａを選択的に形成し、素子分離を行う（図１０（ａ））。この素子分離構造の形成方法としては、シリコン基板１上に低濃度ｎ型シリコン層をエピタキシャル成長法により形成し、第１コレクタ領域３と、コレクタ引き出し電極領域１７を残して、低濃度ｎ型シリコン層を選択的に酸化しても良いし、又は低濃度ｎ型シリコン層を形成後、リソグラフィー技術により素子分離領域を削り込み、絶縁膜４、４ａを埋め込んで化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）等によって表面を平坦化しても良い。更には、シリコン基板上に絶縁膜４、４ａを堆積し、開口部を形成後に、前記開口部内に第１コレクタ領域３とコレクタ引き出し電極領域１６をエピタキシャル成長等により選択的に形成することによっても可能である。

次いで、全面に絶縁膜５と、高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウムからなるベース引き出し電極６と、絶縁膜７とを形成する。ここで、ベース引き出し電極６のｐ型不純物は、イオン打ち込み法によって注入されても良いし、堆積時に添加されていても良い。続いて、ベース電極６と絶縁膜７からなる多層膜に、リソグラフィー技術とドライエッチングにより開口部を形成し、更に、絶縁膜を堆積させてドライエッチングを行うことにより、エミッタ−ベース分離絶縁膜７ａを上記開口部内に形成する（図１０（ｂ））。尚、図１０（ｂ）より図１０（ｄ）では、第１コレクタ領域３より上部の構造を示す。これより以下の構造は図１０の（ａ）と同様である。

この後、絶縁膜５を選択的にエッチングして、ベース電極６の下部を一部開口し、コレクタ、ベース形成領域を設ける。この工程において、例えば絶縁膜５にシリコン窒化膜を用い、絶縁膜７と７ａにシリコン酸化膜を用いると良い。この場合、摂氏８０度の燐酸を用いることで、絶縁膜５が絶縁膜７と絶縁膜７ａに対して選択的にエッチングされ、図１０（ｃ）の構造となる。

次に、図１０（ｃ）の第１コレクタ層３上に、単結晶シリコン・ゲルマニウムからなる第２の低濃度ｎ型コレクタ層８（一般的説明における、第１導電型の第３の半導体層）を３０ｎｍ〜４０ｎm、単結晶シリコン・ゲルマニウムからなるｐ型ベース層９（一般的説明における、第２導電型の第４の半導体層）を１ｎｍ〜１０ｎm、更に低濃度の単結晶シリコン層１１（一般的説明における、第１導電型の第５の半導体層）を５ｎｍ〜２０ｎm、それぞれ選択エピタキシャル成長により堆積する（図１０（ｄ））。このとき、ベース引き出し電極６の下部には、多結晶シリコン・ゲルマニウムからなるｐ型外部ベース層１０がベース層９と同時に形成される。ここでは、ベース電極６下部への多結晶シリコン・ゲルマニウムの成長が、第２コレクタ層３の成長時には起こらず、ベース層９の成長時以降で起こるような成長技術を用いている。これは、単結晶シリコン（シリコン・ゲルマニウム）上への単結晶シリコン（シリコン・ゲルマニウム）の成長開始時間と、多結晶シリコン（シリコン・ゲルマニウム）上の多結晶シリコン（シリコン・ゲルマニウム）の成長開始時間の差を利用したもので、ガスソース分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法や、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法に特有のものである。特にCVD法では制御性が良く、圧力が１００Ｐａ以下、温度が摂氏５００度〜７００度の成長条件で良好な条件が得られる。ここで、図１０（ｄ）の開口部を通して、ｎ型不純物である燐をイオン打ち込み法によりドープする。こうして、ｎ型シリコン・ゲルマニウム層内に濃度のピークを有し、図１に示すような分布を持つｎ型不純物領域１８を形成する。次いで、全体に絶縁膜を堆積後、ドライエッチングにより、エミッタ−ベース分離絶縁膜１２を形成し、開口部を高濃度ｎ型の多結晶シリコンからなるエミッタ電極１３で埋める。続いて、熱処理を行い、ｎ型不純物をエミッタ電極から拡散させることにより、単結晶シリコン層１１内にエミッタ領域１４を形成する。この後、ベース引き出し電極６、エミッタ電極１３にパターニングを行う。全面に酸化膜１５を堆積し、ベース引き出し電極６、エミッタ電極１３、コレクタ引き出し電極１６の各領域に開口部を設け、電極１７を形成する（図２）。

本実施例で重要となるのは、イオン打ち込みによる不純物ドープ時に、燐の不純物分布がｎ型シリコン・ゲルマニウム層内に適切な濃度でピーク値を持つように打ち込みエネルギーとドープ量を調整することである。不純物分布は、必要な耐圧と実際にトランジスタを使用する高電流領域におけるトランジスタ特性の相関を鑑みて設定される。又、本実施例においては、燐ドープ領域１８がｎ型シリコン・ゲルマニウム層１１内の一部領域に限って形成されるところに特徴を有しており、領域１８の周辺部における空乏層の広がりは大きいまま保たれており、コレクタ不純物濃度の増大による耐圧の低下は最小限に抑えられる。

＜実施例２＞
図１１は、本発明に係る半導体装置の第２の実施例を示す不純物とゲルマニウムの分布である。本実施例においては、シリコン・ゲルマニウム層中のゲルマニウム組成は、図に示すようにある一定の位置からｎ型シリコン層との境界に近づくにつれて徐々に低下するように設定されている。例えばｎ型シリコン・ゲルマニウム層の厚さが３０〜４０ｎmの場合、ｎ型シリコン層との境界から約１０ｎmの領域でゲルマニウム組成を変化させれば良い。このような組成分布を持つシリコン・ゲルマニウム層は、ｎ型シリコン層との間に急峻なヘテロ界面を持たず、図１２のように伝導体に生じる障壁そのものを低下させる。図１２に点線で急峻なＳｉ／ＳｉＧｅ界面の場合の模式的なバンド構造を示す。これと比較し、実線で示したバンド構造では、急峻なヘテロ界面を有さない。これにより、良好なトランジスタ特性、すなわち高い電流利得と遮断周波数を更なる高電流領域に至るまで得ることが出来る。尚、本実施例におけるｎ型シリコン・ゲルマニウム層内の燐の分布は実施例１と同様にすれば良い。

＜実施例３＞
図１３と図１４は、それぞれ本発明に係る第３の実施例を示す半導体装置の断面図と、トランジスタ主要部の不純物とゲルマニウムの分布である。図１４（ａ）及び（ｂ）の横軸が揃えて図示され、Ｇｅの分布と不純物濃度の対応関係の理解が容易になっている。図１３においては、各部位は図２と同様の符号が用いられている。図１３の例は、燐ドープ領域１８の構成が異なる点が、図２の構造との主な相違点である。即ち、本実施例においては、燐分布のピーク値はｎ型シリコン・ゲルマニウム層の中央部よりｎ型シリコン層側に位置するように設定される。燐の分布をｎ型シリコン層側にシフトさせることにより、Kirk効果の初期過程で空乏層中に電子の蓄積が始まっても、ヘテロ界面近傍での電界の保持が可能である。この為、実施例１に比べてより高電流まで高い電流利得と遮断周波数を保つことが出来る。又、燐の添加による空乏層内の電界の上昇も実施例１に比べて低くすることが出来、耐圧の低下も抑えられる。しかし、空乏層幅は実施例１よりも狭くなり、コレクタ−ベース接合容量が大きくなる。従って、最大発振周波数等の高速特性に影響を及ぼすため、トランジスタの用途に応じ、実施例１との使い分けを行うと良い。尚、本実施例は実施例２との併用も可能である。

＜実施例４＞
本例のＧｅの分布と不純物濃度の関係を図１５（ａ）及び（ｂ）に示す。図１５（ａ）及び（ｂ）の横軸が揃えて図示され、Ｇｅの分布と不純物濃度の対応関係の理解が容易になっている。本発明に係る第４の実施例では、図１５に示すようにｎ型シリコン・ゲルマニウム層内に添加するｎ型不純物に砒素を用いる。イオン打ち込み法によりドープされた砒素の分布は燐より狭くすることが可能で、且つプロセス工程において不可避的に加わる熱処理に対する分布の変化も燐より少ない。この為、不純物分布の制御をより容易に行えるという利点を有する。本実施例において、砒素の分布は実施例１のようにベース近傍でも良いし、実施例３のようにヘテロ界面近傍でも良い。又、ゲルマニウムの分布も実施例２のように傾斜組成にすることも可能である。

＜実施例５＞
図１６は本発明に係る第５の実施例を示す半導体装置の断面図である。図１６においては、各部位は図２と同様の符号が用いられている。本実施例では、ｎ型シリコン・ゲルマニウム層のエピタキシャル成長時に実施例１または実施例３に示す分布を持つｎ型不純物を同時に添加することを特徴とする。即ち、図１０（ｄ）において、ｎ型シリコン・ゲルマニウム層８が、既に図１または図１１又は図１４に示す不純物とゲルマニウムの分布を有していることに相当する。本実施例は、成長時に不純物のドーピングを同時に行うことで、不純物分布の制御により大きな自由度を持たせていることが利点であり、耐圧とトランジスタ使用電流領域の相関を厳しい条件下で厳密に制御する必要性が生じた場合に有効である。しかし、図１６に示すように、ｎ型シリコン・ゲルマニウム層１１１の面内全域に高濃度ｎ型領域１１８が含まれることになり、実施例１に比べて耐圧の低下とコレクタ−ベース接合容量の増大が懸念事項として挙げられる。

尚、本実施例における不純物分布は実施例１のようにベース近傍でも良いし、実施例３のようにヘテロ界面近傍でも良い。図１７は本発明に係る第５の実施例を示す半導体装置の断面図である。図１７においては、各部位は図２と同様の符号が用いられている。又、ゲルマニウムの分布も実施例２のように傾斜組成にすることも可能である。ｎ型不純物も燐、砒素いずれも適用可能である。

以上の実施例によれば、２つのヘテロ接合を有する、所謂ダブルヘテロバイポーラトランジスタにおいて、ｎ型不純物をｎ型シリコン・ゲルマニウム層にピークを持つように分布させることにより、高電流印加時においても電子の蓄積を補償することが出来、且つｎ型不純物を限定的に分布させてコレクタ−ベース間空乏層をｎ型シリコン層まで伸ばすことにより、トランジスタの高耐圧性も維持出来る。従って、従来まで困難であった高耐圧性能を有するヘテロバイポーラトランジスタにおける高電流でのトランジスタ動作が可能となり、高速性能と高耐圧性能が同時に実現出来る。

本発明に係る半導体装置及びその製造方法によれば、高耐圧性能を有するヘテロバイポーラトランジスタにおいて、高電流印加時の電流利得と遮断周波数の急激な低下を、トランジスタの高耐圧性能を維持したまま抑制出来る。これにより、高耐圧性を有し、且つ高電流での高速動作が求められる、例えばハードディスクの読み込み/書き込み用ＩＣ用のバイポーラトランジスタにおいて、高電流動作における周波数帯域を十分確保することが出来、必要な基準を十分に満たすＩＣの実現が可能となる。

図１は、本発明に係る半導体装置の第１の実施例を示す不純物とゲルマニウムの分布図である。 図２は、本発明に係る半導体装置の第１の実施例を示す断面図である。 図３は、従来例のバーポーラトランジスタにおける、不純物とゲルマニウムの分布図である。 図４は、従来例のバイポーラトランジスタにおける、トランジスタ動作時のエネルギーバンドダイアグラムを示した図である。 図５は、従来例のバイポーラトランジスタにおける、電流増幅率と動作電流の関係を示した図である。 図６は、従来例のバイポーラトランジスタにおける、遮断周波数と動作電流の関係を示した図である。 図７は、本発明の効果をエネルギーバンドダイアグラムにより説明する図である。 図８は、電流増幅率と動作電流の関係における本発明の効果を、従来例との比較により示した図である。 図９は、遮断周波数と動作電流の関係における本発明の効果を、従来例との比較により示した図である。 図１０は、本発明に係る半導体装置の第１の実施例における製造方法を示す断面図である。 図１１は、本発明に係る半導体装置の第２の実施例を示す不純物とゲルマニウムの分布図である。 図１２は、本発明に係る半導体装置の第２の実施例の効果を説明するエネルギーバンドダイアグラムを示した図である。 図１３は、本発明に係る半導体装置の第３の実施例を示す断面図である。 図１４は、本発明に係る半導体装置の第３の実施例を示す不純物とゲルマニウムの分布図である。 図１５は、本発明に係る半導体装置の第４の実施例を示す不純物とゲルマニウムの分布図である。 図１６は、本発明に係る半導体装置の第５の実施例を示す断面図である。 図１７は、本発明に係る半導体装置の第５の実施例に含まれるもう一方の例を示した断面図である。

符号の説明

１、１０１…シリコン基板、２、１０２…高濃度ｎ型層埋め込みコレクタ層、３、１０３…低濃度ｎ型第１コレクタ層（単結晶シリコン）、４、４ａ、１０４、１０４ａ…素子分離絶縁膜、５、１０５…コレクタ−ベース分離絶縁膜、６、１０６…ベース引き出し電極（高濃度ｐ型多結晶シリコンまたは高濃度ｐ型多結晶シリコン・ゲルマニウム）、７、７ａ、１０７、１０７ａ、１３、１１３、１６、１１６…エミッタ−ベース分離絶縁膜、８、１０８…低濃度ｎ型第２コレクタ層（単結晶シリコン・ゲルマニウム層）、９、１０９…ｐ型ベース（単結晶シリコン・ゲルマニウム）、１０、１１０…ｐ型外部ベース層（多結晶シリコン・ゲルマニウム）、１１、１１１…低濃度単結晶シリコン層、１３、１１３…エミッタ電極（高濃度ｎ型多結晶シリコン）、１４、１１４…ｎ型エミッタ層（単結晶シリコンまたは単結晶シリコン・ゲルマニウム）、１６、１１６…高濃度ｎ型コレクタ引き出し層、１７、１１７…金属電極、１８…ｎ型不純物打ち込み領域、１１８…低濃度ｎ型第２コレクタ層内不純物添加領域（単結晶シリコン・ゲルマニウム層）

Claims (17)

1. 半導体基板と、
   前記半導体基板に埋め込まれた第１導電型の第１の半導体層と、
   前記第１の半導体層上に形成された第１導電型の第２の半導体層と、
   前記第２の半導体層上に形成され、且つ前記第２の半導体層より禁制帯幅の小さい半導体材料からなる第１導電型の第３の半導体層と、
   前記第３の半導体層上に形成された第２導電型の第４の半導体層と、
   前記第４の半導体層上に形成された第１導電型の第５の半導体層とを、有し、且つ
   前記第３の半導体層内の不純物濃度分布は当該第３の半導体層内に不純物濃度のピークを有し、且つ前記不純物濃度のピーク値は、前記第２の半導体層における不純物濃度よりも高いことを特徴とする半導体装置。
2. 前記第１の半導体層及び前記第２の半導体層と前記第３の半導体層をコレクタ層、前記第４の半導体層をベース層、前記第５の半導体層をエミッタ層として、バイポーラトランジスタを構成することを特徴とする請求項１に記載の半導体装置。
3. 前記第３の半導体層と前記第４の半導体層の接合により生じるコレクタ−ベース間の空乏層が、前記第２の半導体層まで伸びていることを特徴とする請求項２に記載の半導体装置。
4. 前記第１の半導体層と前記第２の半導体層は単結晶シリコンから成り、前記第３の半導体層と前記第４の半導体層は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成り、前記第５の半導体層は単結晶シリコン又は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成ることを特徴とする請求項１に記載の半導体装置。
5. 前記第１の半導体層と前記第２の半導体層は単結晶シリコンから成り、前記第３の半導体層と前記第４の半導体層は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成り、前記第５の半導体層は単結晶シリコン又は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成ることを特徴とする請求項２に記載の半導体装置。
6. 前記第１の半導体層と前記第２の半導体層は単結晶シリコンから成り、前記第３の半導体層と前記第４の半導体層は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成り、前記第５の半導体層は単結晶シリコン又は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成ることを特徴とする請求項３に記載の半導体装置。
7. 前記第４の半導体層のゲルマニウム含有量が、当該第４の半導体層側より前記第３の半導体層側に向かって減少する領域を有することを特徴とする請求項４に記載の半導体装置。
8. 半導体基板と、
   前記半導体基板に埋め込まれた第１導電型の第１の半導体層と、
   前記第１の半導体層上に形成された第１導電型の第２の半導体層と、
   前記第２の半導体層上に形成され、且つ前記第２の半導体層より禁制帯幅の小さい半導体材料からなる第１導電型の第３の半導体層と、
   前記第３の半導体層上に形成された第２導電型の第４の半導体層と、
   前記第４の半導体層上に形成された第１導電型の第５の半導体層とを、有し、且つ
   前記第３の半導体層内の不純物濃度分布は当該第３の半導体層内に不純物濃度のピークを有し、且つ前記不純物濃度のピーク値は、前記第２の半導体層における不純物濃度よりも高く、且つ
   前記第３の半導体層は、当該層内において禁制帯幅が漸次変化する領域を有し、前記第２の半導体層に近づくにつれ、禁制帯幅が大きくなる領域を有することを特徴とする請求項１に記載の半導体装置。
9. 前記第１の半導体層及び前記第２の半導体層と前記第３の半導体層をコレクタ層、前記第４の半導体層をベース層、前記第５の半導体層をエミッタ層として、バイポーラトランジスタを構成することを請求項８に記載の半導体装置。
10. 前記第３の半導体層と前記第４の半導体層の接合により生じるコレクタ−ベース間の空乏層が、前記第２の半導体層まで伸びていることを特徴とする請求項９に記載の半導体装置。
11. 前記第１の半導体層と前記第２の半導体層は単結晶シリコンから成り、前記第３の半導体層と前記第４の半導体層は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成り、前記第５の半導体層は単結晶シリコン又は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成ることを特徴とする請求項８に記載の半導体装置。
12. 前記第１の半導体層と前記第２の半導体層は単結晶シリコンから成り、前記第３の半導体層と前記第４の半導体層は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成り、前記第５の半導体層は単結晶シリコン又は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成ることを特徴とする請求項９に記載の半導体装置。
13. 前記第１の半導体層と前記第２の半導体層は単結晶シリコンから成り、前記第３の半導体層と前記第４の半導体層は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成り、前記第５の半導体層は単結晶シリコン又は単結晶シリコン・ゲルマニウム又は単結晶シリコン・ゲルマニウム・カーボンから成ることを特徴とする請求項１０に記載の半導体装置。
14. 前記第４の半導体層のゲルマニウム含有量が、当該第４の半導体層側より前記第３の半導体層側に向かって減少する領域を有することを特徴とする請求項１１に記載の半導体装置。
15. 半導体基板に第１導電型の不純物を高濃度に埋め込み、第１の半導体層を形成する工程と、
    前記第１の半導体層上に第１導電型の第２の半導体層を形成する工程と、
    前記第２の半導体層上に前記第２の半導体層より禁制帯幅の小さい材料からなる第１導電型の第３の半導体層を、当該第３の半導体層における第１導電型の不純物の不純物濃度のピーク値が、前記第２の半導体層の不純物濃度より高い第１導電型の第３の半導体層を形成する工程と、
    前記第３の半導体層上に第２導電型の第４の半導体層を形成する工程と、
    前記第４の半導体層上に第１導電型の第５の半導体層を形成する工程とを、有することを特徴とした半導体装置の製造方法。
16. 前記第３の半導体層内への第１導電型の不純物のドーピングは、イオン打ち込み法によって行われることを特徴とした請求項１５に記載の半導体装置の製造方法。
17. 前記第３の半導体層内への第１導電型の不純物のドーピングは、前記第３の半導体層の形成と同時に行われることを特徴とした請求項１５に記載の半導体装置の製造方法。
    

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