KR100218263B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

2개의 바이폴라 트랜지스터를 병렬로 내장한 절연 게이트 바이폴라 트랜지스터로 구성된 반도체 장치 및 그 제조 방법이 개시되어 있다.
본 발명은 제1 및 제2 바이폴라 트랜지스터와 그 사이에 배치된 하나의 모스 트랜지스터로 구성된 절연 게이트 바이폴라 트랜지스터에 있어서, 상기 제1바이폴라 트랜지스터는 고농도 제1도전형 반도체 기판, 상기 고농도 제1도전형 반도체 기판에 접합된 고농도 제2도전형 불순물층, 상기 반도체 기판과 상기 고농도 제2도전형 불순물층에 공통 접합된 저농도 제2도전형 불순물층 및 상기 저농도 제2도전형 불순물층에 접합된 고농도 제1도전형 불순물층으로 구성되고, 상기 제2바이폴라 트랜지스터는 상기 고농도 제1도전형 반도체 기판, 상기 반도체 기판과 상기 고농도 제2도전형 불순물층에 공통 접합된 상기 저농도 제2도전형 불순물층에 접합된 상기 저농도 제2도전형 불순물층 및 상기 저농도 제2도전형 불순물층에 접합되고 상기 고농도 제1도전형 불순물층과 이격되게 형성된 고농도 제1도전형 불순물층으로 구성된 것을 특징으로 한다.
따라서, 본 발명은 전류 증폭도 감소에 따른 순방향 전압 강하가 증가하는 것을 방지하여 소자의 전력 용량을 증가시킬 수 있는 효과가 있다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 2개의 바이폴라 트랜지스터가 병렬로 형성된 구조를 갖는 절연 게이트 바이폴라트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 절연 게이트 바이폴라 트랜지스터는 모스(MOS) 트랜지스터와 바이폴라 트랜지스터가 결합된 형태의 구조를 갖고 있는데, 이러한 절연 게이트 바이폴라 트랜지스터에서는 소자의 스위칭특성을 향상시키고 래치업(latch-up)현상을 방지하기 위한 하나의 방법으로서 반도체 기판과 에피층 사이에 버퍼층을 추가로 형성하여 왔다.
제1도를 참조하면, 종래의 절연 게이트 바이폴라 트랜지스터는 게이트전극(18)에 양의 전압이 인가되어 온(ON) 상태가 되면 P- 채널층(2O)에 N채널이 형성되고 이 채널을 통해 흐르는 전류는 P+이미터층(10), N+버퍼층(12), N-베이스층(14), +콜렉터층(24)으로 이루어지는 PNP 트랜지스터의 베이스층(14)을 구동하게 된다.
베이스층(14)이 구동되면 PNP 트랜지스터가 동작하게 되고 애노드전극(30)으로부터 베이스층(14)으로 정공이 주입되어 게이트 절연 바이폴라 트랜지스터가 동작하게 된다.
절연 게이트 바이폴라 트랜지스터가 온 상태로 되었을 때 애노드전극(30)으로부터 P+ 콜렉터층(24)을 통과하여 캐소드전극(32)으로 흐르는 정공이 P+콜렉터층(24)에 접합되어 있는 N+ 이미터층(28) 아래를 지나면서 전압 강하가 유발되어 전류 증폭도를 감소시키며, 이때 발생하는 전압 강하는 서로 단락되어 있는 N+ 이미터층(28)과 P+ 콜렉터층(24) 사이에 순방향 전압 강하를 일으키게 되고 이 전압 강하가 약 0.7V 이상으로 되면 기생 사이리스터를 온시켜 래치업현상이 발생하게 된다. 래치업현상은 전류 증폭도가 커지면 전체 전류에서 정공 전류가 차지하는 양이 많아지게 되므로 전류 증폭도가 클수록 일어나기 쉽게 된다.
이러한 래치업현상을 방지하기 위한 하나의 방법으로 사용된 것이 P+ 이미터층(10)과 N- 베이스층(14) 사이에 형성된 N+ 버퍼층(12)인데, 종래의 대부분의 절연 게이트 바이폴라 트랜지스터는 N+버퍼층(12)을 형성하여 제조된다.
그러나 P+ 이미터층 위에 N+ 버퍼층을 형성하면 PNP 트랜지스터의 베이스의 불순물 농도가 증가하여 이미터 정공 주입 효율이 감소하게 되고 이에 따라 전류 증폭도가 감소하기 때문에 순방향 전압 강하가 증가하는 문제점이 있었다.
본 발명의 목적은 절연 게이트 바이폴라 트랜지스터에서 N+ 버퍼층을 형성하였을 때 발생하는 전류 증폭도 감소에 따른 순방향 전압 강하의 증가를 방지할 수 있는 구조를 가진 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법을 제공하는데 있다.
제1도는 종래의 절연 게이트 바이폴라 트랜지스터의 구조를 나타내는 단면도.
제2도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 구조를 나타내는 단면도.
제3도 내지 제7도는 본 발명에 의한 절연 게이트 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 단면 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : P+에미터층 22,44 : N+버퍼층
14 : N-베이스층 16,46 : 게이트 절연막
18,48 : 게이트 전극 20,50 : P-채널층
22,52 : 실리콘 산화막 24,54,56 : P+콜렉터층
28,58 : N+ 이미터층 30,60 : 애노드전극
32,62 : 캐소드전극 40 : N-반도체 기판
22,44 : P+반도체 기판
이와 같은 목적을 달성하기 위한 본 발명에 의한 절연 게이트 바이폴라 트랜지스터는 모스 트랜지스터와 바이폴라 트랜지스터가 결합된 구조를 갖는 절연 게이트 바이폴라 트랜지스터에 있어서, 상기 절연 게이트 바이폴라 트랜지스터는 제1 및 제2 방이폴라 트랜지스터와 그 사이에 배치된 하나의 모스트랜지스터로 구성되어 있으며, 상기 제1바이폴라 트랜지스터는 고농도 제1 도전형 반도체 기판, 상기 고농도 제1도전형 반도체 기판에 접합된 고농도 제2도전형 불순물층, 상기 반도체 기판과 상기 고농도 제2도전형 불순물층에 공통 접합된 저농도 제2도전형 불순물층 및 상기 저농도 제2도전형 불순물층에 접합된 고농도 제1도전형 불순물층으로 구성되고, 상기 제2바이폴라 트랜지스터는 상기 고농도 제1도전형 반도체 기판, 상기 반도체 기판과 상기 고농도 제2도전형 불순물층에 공통 접합된 상기 저농도 제2도전형 불순물층 및 상기 저농도 제2 도전형 불순물층에 접합되고 상기 고농도 제1 도전형 불순물층과 이격되게 형성된 고농도 제1도전형 불순물층으로 구성되고, 상기 모스 트랜지스터는 상기 제1바이폴라 트랜지스터의 고농도 제1도전형 불순물층에 접합된 저농도 제1도전형 불순물층으로 이루어진 채널 영역층, 상기 제1바이폴라 트랜지스터의 고농도 제1도전형 불순물층과 상기 저농도 제1도전형 불순물층에 공통 접합된 고농도 제2 도전형 불순물층, 상기 저농도 제2도전형 불순물층 및 상기 채널 영역층의 상부에 형성된 절연 게이트로 구성되며, 상기 반도체 기판에는 애노드전극이 형성되고 상기 제1바이폴라 트랜지스터의 고농도 제1도전형 불순물층, 상기 모스 트랜지스터의 고농도 제2도전형 불순물층 및 상기 제2바이폴라 트랜지스터의 고농도 제1 도전형 불순물층에는 공통으로 캐소드전극이 형성되어 있으며, 상기 모스 트랜지스터의 저농도 제2 도전형 불순물층으로 흐르는 전하에 의해 상기 제1바이폴라 트랜지스와 상기 제2바이폴라 트랜지스터가 구동되는 것을 특징으로 한다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 절연 게이트 바이폴라 트랜지스터 제조 방법은 반도체 기판에 형성된 제1 및 제2 바이폴라 트랜지스터와 그 사이에 배치된 모스 트랜지스터로 이루어진 절연 게이트 바이폴라 트랜지스터 제조 방법에 있어서, 고농도 제1도전형 반도체기판과 저농도 제2도전형 반도체기판을 각각 준비하는 단계, 상기 저농도 제2도전형 반도체기판의 일면의 상기 제1 바이폴라 트랜지스터 형성 예정 영역에 선택적으로 버퍼층용 고농도 제2돈전형 불순물층을 형성하는 단계, 상기 고농도 제1도전형 반도체기판의 일면 위에 상기 저농도 제2도전형 반도체기판의 일면을 직접 본딩하는 단계, 상기 저농도 제2도전형 반도체기판의 노출된 타면을 래핑하여 경면화하는 단계, 상기 저농도 제2 도전형 반도체기판의 경면화된 타면 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막위에 게이트 전극을 선택적으로 형성하는 단계, 상기 게이트 전극이 형성된 상기 저농도 제2도전형 반도체 기판에 제1도전형 불순물 이온을 주입하여 상기 고농도 제2 도전형 불순물층의 상측에 위치한, 상기 저농도 제2 도전형 반도체기판의 표면 영역에 상기 게이트 전극 하방으로 선택적으로 저농도 제1도전형 불순물층을 형성하는 단계, 상기 게이트 전극의 표면에 절연막을 형성하는 단계, 상기 결과물에 제1도전형 불순물 이온을 주입하여 상기 제1 바이폴라 트랜지스터 형성 예정 영역과 상기 제2 바이폴라 트랜지스터 형성 예정 영역에 선택적으로 고농도 제1 도전형 불순물층을 형성하는 단계, 상기 게이트 전극의 하부에 형성된 상기 저농도 제1 도전형 불순물층과 상기 제1 바이폴라 트랜지스터 형성 예정 영역에 형성된 상기 고농도 제1 도전형 불순물층으로 이루어진 제1 도전형 영역에 선택적으로 제2 도전형 불순물 이온을 주입하여 상기 저농도 제1 도전형 불순물층과 상기 고농도 제 도전형 불순물층에 공통 접합된 고농도 제2 도전형 불순물층을 형성하는 단계, 상기 고농도 제1 도전형 반도체 기판에 애노드전극을 형성하는 단계, 및 상기 제1 바이폴라 트랜지스터 형성 예정 영역에 형성된 상기 고농도 제1 도전형 불순물층, 상기 저농도 제1 도전형 불순물층과 상기 고농도 제1도전형 불순물층에 공통 접합된 고농도 제2 도전형 불순물층 및 상기 제2 바이폴라 트랜지스터 형성 예정 영역에 형성된 상기 고농도 제1 도전형 불순물층에 공통 캐소드전극을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명에 의한 절연 게이트 바이폴라 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3도를 참조하면, 먼저, N-형의 단결정 실리콘 기판과 같은 N-형의 반도체기판(40)을 준비한다. 이어서, N-형의 반도체 기판(40)의 표면 일부영역에 고농도의 N형 불순물을 선택적으로 주입한 N+ 버퍼층(42)을 형성한다. 이와는 별도로 P+형의 단결정 실리콘 기판과 같은 P+형의 반도체 기판(44)을 준비한다. 여기서, 제1 도전형으로는 P형이, 제2도전형으로는 N형이 사용될 수 있다.
제4도를 참조하면, 그런 다음, 실리콘 다이렉트 본딩 기술을 사용하여 N+ 버퍼층(42)이 형성된, N-형의 반도체 기판(40)의 표면을 P+형의 반도체 기판(44)의 표면 상에 직접 본딩한다. 이후, 노출된 N-형의 반도체 기판(40)의 표면을 래핑하여 경면화한다. 여기서, N-형의 반도체 기판(40)은 베이스층으로서 작용하고, P+형의 반도체 기판(44)은 P+이미터층으로서 작용한다.
제5도를 참조하면, 이어서, N-형의 반도체 기판(40)의 경면화된 표면에 게이트 절연막(46), 예를 들어 실리콘 산화막을 성장시키고 그 위에 폴리실리콘막을 적층한 후 통상의 포토 및 에치 공정을 진행하여 모스 트랜지스터의 게이트전극(48)용 몰리실리콘막의 패턴을 형성한다.
제6도를 참조하면, 이후, 통상의 포토공정과 이온주입공정을 이용하여 상기 모스 트랜지스터의 채널을 형성하는 P- 채널층(50)을 N+버퍼층(42)의 상측에 위치한 N-형의 반도체 기판(40)의 표면에 선택적으로 형성한다.
그 다음에 상기 결과 구조물 위에 게이트 전극(48)의 보호용 실리콘 산화막을 도포하고 통상의 포토 및 에치 공정을 실시하여 실리콘 산화막(52)의 패턴을 형성한다.
제7도를 참조하면, 이어서, 상기 결과 구조물 위에 고농도의 P형 불순물 이온을 주입하여 N-형의 반도체 기판(40)의 표면 영역에 P+콜렉터층(54),(56)을 각각 형성한다. 이후, 통상의 포토 공정과 이온주입공정을 이용하여 P- 채널층(50)과 접합된 N+이미터층(58)을 형성한다.
이후, 알루미늄 배선 공정을 진행하여 상기 결과 구조물 상에 P+콜렉터층(54),(56)과 N+ 이미터층(58)을 공통으로 연결한 캐소드전극(62)을 형성하고, 또한 P+형 반도체 기판(44)의 표면에 애노드전극(60)을 형성하여 제2도에 도시된 바와 같이, 병렬 구조를 갖는 2개의 PNP 바이폴라 트랜지스터와 그 사이에 배치된 모스 트랜지스터로 구성된 본 발명의 절연 게이트 바이폴라 트랜지스터를 완성한다. 여기서, 애노드전극(60)과 캐소드전극(62)은 알루미늄막으로 이루어진다.
상기와 같은 방법으로 제조된 본 발명의 절연 게이트 바이폴라 트랜지스터는 종래의 절연 게이트 바이폴라 트랜지스터의 구조에 P+형의 반도체 기판(44)과 N-의층(40) 및 P+ 층(56)으로 이루어진 하나의 PNP 바이폴라 트랜지스터가 추가된 구조를 가지며, 절연 게이트 바이폴라 트랜지스터에 구성된 N+버퍼층 (42)을 가진 PNP트랜지스터의 전류 증폭도보다 새롭게 병렬로 연결된 PNP 트랜지스터의 전류 증폭도가 더 크게 되는 구조를 갖는다.
본 발명의 반도체 장치의 동작을 살펴보면, 먼저 모스 트랜지스터의 게이트전극(48)에 양의 전압이 인가되면 P- 채널층(50)에 N 채널이 형성되고 모스 트랜지스터의 소스 역할을 하는 N+ 이미터층(58)의 영역에 존재하는 전자들이 상기 N 채널을 통해 N- 베이스층의 역할을 하는 N-반도체 기판(40)으로 이동한다. N- 베이층에 전달된 전자들에 의해 발생된 전류는 N- 베이스층을 공통 베이스로 사용하는 상기 2개의 PNP 트랜지스터의 베이스를 구동시키게 되는데, 상기한 바와 같이, 새롭게 추가된 N+ 버퍼층(42)이 없는 PNP 트랜지스터의 전류 증폭도가 크기 때문에 N+ 버퍼층(42)이 없는 PNP 트랜지스터가 먼저 구동되어 애노드전극(60)을 통해 정공이 주입되고 전류 증폭도 만큼 전류가 흐르게 된다.
이후, 바이어스가 증가함에 따라 전류가 증가하게 되고 N+ 버퍼층(42)을 갖는 PNP 트랜지스터가 구동되어 전류가 흘러 정상적으로 절연 게이트 바이폴라 트랜지스터가 동작하게 된다. 최종적으로 총 전류는 2개의 PNP 트랜지스터를 통해 흐르는 전류의 합이 된다.
따라서, 본 발명은 절연 게이트 바이폴라 트랜지스터에서 N+ 버퍼층을 사용하였을 때 발생하는 전류 증폭도 감소에 따른 순방향 전압 강하가 증가하는 것을 방지하여 소자의 전력용량을 증가시킬 수 있는 효과가 있다.

Claims (6)

  1. 모스 트랜지스터와 바이폴라 트랜지스터가 결합된 구조를 갖는 절연 게이트 바이폴라 트랜지스터에 있어서, 상기 절연 게이트 바이폴라 트랜지스터는 제1 및 제 2바이폴라 트랜지스터와 그 사이에 배치된 하나의 모스 트랜지스터로 구성되어 있으며, 상기 제1바이폴라 트랜지스터는 고농도 제1도전형 반도체 기판, 상기 고농도 제1도전형 반도체 기판에 접합된 고농도 제2도전형 불순물층, 상기 반도체 기판과 상기 고농도 제2도전형 불순물층에 공통 접합된 저농도 제2도전형 불순물층 및 상기 저농도 제2도전형 불순물층에 접합된 고농도 제1도전형 불순물층으로 구성되고, 상기 제2바이폴라 트랜지스터는 상기 고농도 제1도전형 반도체 기판, 상기 반도체 기판과 상기 고농도 제2도전형 불순물충에 공통 접합된 상기 저농도 제2도전형 불순물층 및 상기 저농도 제2도전형 불순물층에 접합되고 상기 고농도 제1도전형 불순물층과 이격되게 형성된 고농도 제1도전형 불순물층으로 구성되고, 상기 모스 트랜지스터는 상기 제1바아폴라 트랜지스터의 고농도 제1도전형 불순물층에 접합된 저농도 제1도전형 불순물층으로 이루어진 채널 영역층, 상기 제1바이폴라 트랜지스터의 고농도 제1도전형 불순물층과 상기 저농도 제1도전형 불순물층에 공통 접합된 고농도 제2도전형 불순물층, 상기 저농도 제2도전형 불순물층 및 상기 채널 영역층의 상부에 형성된 절연 게이트로 구성되며, 상기 반도체 기판에는 애노드전극이 형성되고 상기 제1바이폴라 트랜지스터의 고농도 제1도전형 불순물층, 상기 모스 트랜지스터의 고농도 제2도전형 불순물층 및 상기 제2바이폴라 트랜지스터의 고농도 제1도전형 불순물층에는 공통으로 캐스드전극이 형성되어 있으며, 상기 모스 트랜지스터의 저농도 제2도전형 불순물층으로 흐르는 전하에 의해 상기 제1바이폴라 트랜지스터와 상기 제2바이폴라 트랜지스터가 구동되는 것을 특징으로 절연 게이트 바이폴라 트랜지스터.
  2. 반도체 기판에 형성된 제1및 제2바이폴라 트랜지스터와 그 사이에 배치된 모스 트랜지스터로 이루어진 절연 게이트 바이폴라 트랜지스터 제조 방법에 있어서, 고농도 제1도전형 반도체기판과 저농도 제2도전형 반도체기판을 각각 준비하는 단계, 상기 저농도 제2도전형 반도체기판의 일면의 상기 제1바이폴라 트랜지스터 형성 예정 영역에 선택적으로 버퍼층용 고농도 제2도전형 불순물층을 형성하는 단계, 상기 고농도 제1도전형 반도체기판의 일면 위에 상기 저농도 제2도전형 반도체기판의 일면을 직접 본딩하는 단계, 상기 저농도 제2도전형 반도체기판의 노출된 타면을 래핑하여 경면화하는 단계, 상기 저농도 제2도전형 반도체기판의 경면화된 타면 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 선택적으로 형성하는 단계, 상기 게이트 전극이 형성된 상기 저농도 제2도전형 반도체 기판에 제1도전형 불순물 이온을 주입하여 상기 고농도 제2도전형 불순물층의 상측에 위치한, 상기 저농도 제2도전형 반도체기판의 표면 영역에 상기 게이트 전극 하방으로 선택적으로 저농도 제1도전형 불순물층을 형성하는 단계, 상기 게이트 전극의 표면에 절연막을 형성하는 단계, 상기 결과물에 제1도전형 불순물 이온을 주입하여 상기 제1바이폴라 트랜지스터 형성 예정 영역과 상기 제2바이폴라 트랜지스터 형성 예정 영역에 선택적으로 고농도 제1도전형 불순물층을 형성하는 단계, 상기 게이트 전극의 하부에 형성된 상기 저농도 제1도전형 불순물층과 상기 제1바이폴라 트랜지스터 형성 예정 영역에 형성된 상기 고농도 제1도전형 불순물층으로 이루어진 제1도전형 영역에 선택적으로 제2도전형 불순물 이온을 주입하여 상기 저농도 제1도전형 불순물층과 상기 고농도 제1도전형 불순물층에 공통 접합된 고농도 제2도전형 불순물층을 형성하는 단계, 상기 고농도 제1도전형 반도체 기판에 애노드전극을 형성하는 단계, 및 상기 제1바이폴라 트랜지스터 형성 예정 영역에 형성된 상기 고농도 제1도전형 불순물층, 상기 저농도 제1도전형 불순물층과 상기 고농도 제1도전형 불순물층에 공통 접합된 고농도 제2도전형 불순물층 및 상기 제2바이폴라 트랜지스터 형성 예정 영역에 형성된 상기 고농도 제1도전형 불순물층에 공통 캐소드전극을 형성하는 단계로 이루어지는 것을 특징으로 절연 게이트 바이폴라 트랜지스터 제조 방법.
  3. 제2항에 있어서, 상기 고농도 제1도전형 반도체 기판은 P+형의 실리콘 기판인 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제2항에 있어서, 상기 게이트 전극은 폴리실리콘막으로 이루어짐을 특징으로 하는 반도체 장치 제조 방법.
  5. 제2항에 있어서, 상기 게이트 절연막은 실리콘 산화막으로 이루어짐을 특징으로 하는 반도체 장치 제조 방법.
  6. 제2항에 있어서, 상기 애노드 및 캐소드전극은 알루미늄막으로 이루어짐을 특징으로 하는 반도체 장치 제조 방법.
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