JP3400301B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体装置
に関する。
に関する。
【０００２】
【従来の技術】従来から、高耐圧素子と低耐圧素子とを
１チップ上に集積化して形成したパワーＩＣがよく知ら
れている。パワ−ＩＣの中でも駆動回路と制御回路とが
一体化されたものはディスプレイ駆動ＩＣやモータ駆動
ＩＣなどの多くの用途に使用可能である。この種のパワ
−ＩＣの出力段に用いられる高耐圧ＭＯＳＦＥＴには高
いドレイン耐圧と低いオン抵抗とが要求される。
１チップ上に集積化して形成したパワーＩＣがよく知ら
れている。パワ−ＩＣの中でも駆動回路と制御回路とが
一体化されたものはディスプレイ駆動ＩＣやモータ駆動
ＩＣなどの多くの用途に使用可能である。この種のパワ
−ＩＣの出力段に用いられる高耐圧ＭＯＳＦＥＴには高
いドレイン耐圧と低いオン抵抗とが要求される。
【０００３】図１８は従来の出力段に用いられる高耐圧
の横型ＭＯＳＦＥＴの断面図である。この横型ＭＯＳＦ
ＥＴでは、ｐ型半導体基板１０１に低抵抗のｎ型埋込み
層１０２が形成されている。さらにｎ型埋込み層１０２
上には高抵抗のｎ型層１０４がエピタキシャル成長され
ている。このｎ型エピタキシャル層１０４の表面にはｐ
型ボディ層１０５が選択的に形成されている。ｐ型ボデ
ィ層１０５の表面には低抵抗のｎ型ソース層１０６が選
択的に形成されている。ｎ型ソース層１０６の両側にｎ
型ソース層１０６に隣接して低抵抗のｐ型層１０７１，
１０７２が形成されている。ｐ型層１０７１はＶthを調
節するための層である。ｐ型層１０７２はコンタクト層
である。またｐ型層１０７２およびｎ型ソース層１０６
にはソース電極１０８が設けられている。
の横型ＭＯＳＦＥＴの断面図である。この横型ＭＯＳＦ
ＥＴでは、ｐ型半導体基板１０１に低抵抗のｎ型埋込み
層１０２が形成されている。さらにｎ型埋込み層１０２
上には高抵抗のｎ型層１０４がエピタキシャル成長され
ている。このｎ型エピタキシャル層１０４の表面にはｐ
型ボディ層１０５が選択的に形成されている。ｐ型ボデ
ィ層１０５の表面には低抵抗のｎ型ソース層１０６が選
択的に形成されている。ｎ型ソース層１０６の両側にｎ
型ソース層１０６に隣接して低抵抗のｐ型層１０７１，
１０７２が形成されている。ｐ型層１０７１はＶthを調
節するための層である。ｐ型層１０７２はコンタクト層
である。またｐ型層１０７２およびｎ型ソース層１０６
にはソース電極１０８が設けられている。
【０００４】ｎ型エピタキシャル層１０４におけるｐ型
ボディ層１０５と所定距離離れた表面には低抵抗のｎ型
ドレイン層１０９が選択的に形成され、ｎ型ドレイン層
１０９にはドレイン電極１１０が設けられている。
ボディ層１０５と所定距離離れた表面には低抵抗のｎ型
ドレイン層１０９が選択的に形成され、ｎ型ドレイン層
１０９にはドレイン電極１１０が設けられている。
【０００５】ｎ型ドレイン層１０９とｎ型ソース層１０
６とで挟まれた領域上には、ゲート酸化膜１１１を介し
てフィールドプレートを有するゲート電極１１２が設け
られており、ｎ型エピタキシャル層１０４とｎ型ソース
層１０６とに挟まれたｐ型ボディ層１０５およびｐ型層
１０７1 の表面にｎ型チャネルが形成される。
６とで挟まれた領域上には、ゲート酸化膜１１１を介し
てフィールドプレートを有するゲート電極１１２が設け
られており、ｎ型エピタキシャル層１０４とｎ型ソース
層１０６とに挟まれたｐ型ボディ層１０５およびｐ型層
１０７1 の表面にｎ型チャネルが形成される。
【０００６】また１１３、１１４は素子上に形成される
酸化膜である。このＭＯＳＦＥＴは、ｎ型ドレイン層１
０９がｎ型エピタキシャル層１０４内に形成されている
ため、この領域がオフセット領域として働き、通常のＭ
ＯＳＦＥＴと比較して耐圧が高くなる。
酸化膜である。このＭＯＳＦＥＴは、ｎ型ドレイン層１
０９がｎ型エピタキシャル層１０４内に形成されている
ため、この領域がオフセット領域として働き、通常のＭ
ＯＳＦＥＴと比較して耐圧が高くなる。
【０００７】さらに、ソース側に負荷を設けるハイサイ
ドスイッチとして用いた場合にも、ｎ型埋込み層１０２
を形成してあるので、ｐ型半導体基板１０１とｎ型ドレ
イン層１０９との間に電源電圧が印加された際にｎ型エ
ピタキシャル層１０４には空乏層が広がらず、オン抵抗
は変化しない。
ドスイッチとして用いた場合にも、ｎ型埋込み層１０２
を形成してあるので、ｐ型半導体基板１０１とｎ型ドレ
イン層１０９との間に電源電圧が印加された際にｎ型エ
ピタキシャル層１０４には空乏層が広がらず、オン抵抗
は変化しない。
【０００８】
【発明が解決しようとする課題】しかしながら図１８に
示すような従来の高耐圧横型ＭＯＳＦＥＴは耐圧が高
く、ハイサイドスイッチとして用いた場合にオン抵抗が
変化しないという利点を有するものの、以下のような問
題がある。
示すような従来の高耐圧横型ＭＯＳＦＥＴは耐圧が高
く、ハイサイドスイッチとして用いた場合にオン抵抗が
変化しないという利点を有するものの、以下のような問
題がある。
【０００９】すなわち、ｎ型ドレイン層１０９に電源電
圧が印加された状態でゲート電極１１２に印加する電圧
をしきい値Ｖth以下としたオフ状態のとき、ｐ型ボディ
層１０５からｎ型エピタキシャル層１０４に広がる空乏
層は、ｐ型ボディ層１０５の形状に対応して広がる。従
って、ｐ型ボディ層１０５下部のコーナーに対応する部
分で電界が特に強くなってしまうので、ｎ型エピタキシ
ャル層１０４の不純物濃度を低くしないと素子がブレー
クダウンしてしまい高耐圧を得ることができない問題が
ある。
圧が印加された状態でゲート電極１１２に印加する電圧
をしきい値Ｖth以下としたオフ状態のとき、ｐ型ボディ
層１０５からｎ型エピタキシャル層１０４に広がる空乏
層は、ｐ型ボディ層１０５の形状に対応して広がる。従
って、ｐ型ボディ層１０５下部のコーナーに対応する部
分で電界が特に強くなってしまうので、ｎ型エピタキシ
ャル層１０４の不純物濃度を低くしないと素子がブレー
クダウンしてしまい高耐圧を得ることができない問題が
ある。
【００１０】しかし、ｎ型エピタキシャル層１０４の不
純物濃度を低くすると、ゲート電極１１２にしきい値Ｖ
th以上の電圧を印加して素子をオン状態としたときにｎ
型エピタキシャル層１０４での抵抗が大きくなり、この
結果、素子のオン抵抗を増大させてしまう問題がある。
純物濃度を低くすると、ゲート電極１１２にしきい値Ｖ
th以上の電圧を印加して素子をオン状態としたときにｎ
型エピタキシャル層１０４での抵抗が大きくなり、この
結果、素子のオン抵抗を増大させてしまう問題がある。
【００１１】例えば、ｎ型エピタキシャル層１０４の不
純物濃度を５×１０15ｃｍ-3としたときには耐圧６５Ｖ
を達成するものの、オン抵抗を１５０ｍΩ・ｍｍ2 に増
大させてしまう。本発明は上記実情を考慮してなされた
もので、高い耐圧を維持しつつ、低いオン抵抗を実現し
得る高耐圧半導体装置を提供することを目的とする。
純物濃度を５×１０15ｃｍ-3としたときには耐圧６５Ｖ
を達成するものの、オン抵抗を１５０ｍΩ・ｍｍ2 に増
大させてしまう。本発明は上記実情を考慮してなされた
もので、高い耐圧を維持しつつ、低いオン抵抗を実現し
得る高耐圧半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に対応する発明
は、半導体基板と、この半導体基板に設けられた第１導
電型埋込み層と、この第１導電型埋込み層上に形成され
た第２導電型エピタキシャル層と、この第２導電型エピ
タキシャル層上に形成された第１導電型オフセット層
と、この第１導電型オフセット層表面に選択的に形成さ
れた第１導電型ドレイン層と、前記第２導電型エピタキ
シャル層上の前記第１導電型オフセット層とは異なる領
域に選択的に形成された第１導電型ソース層と、この第
１導電型ソース層と前記第１導電型オフセット層とに挟
まれた領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電型ドレイン層に設けられたドレイ
ン電極と、前記第１導電型ソース層に設けられたソース
電極とを備え、オン抵抗は、１５０ｍΩ・ｍｍ ２ より小
さく、前記第２導電型エピタキシャル層の膜厚は１．５
ｍｍ〜５．０ｍｍの範囲内であり、不純物のドーズ量
は、５×１０ １２ 〜１×１０ １３ ｃｍ −１２ の範囲に設
定された高耐圧半導体装置である。
は、半導体基板と、この半導体基板に設けられた第１導
電型埋込み層と、この第１導電型埋込み層上に形成され
た第２導電型エピタキシャル層と、この第２導電型エピ
タキシャル層上に形成された第１導電型オフセット層
と、この第１導電型オフセット層表面に選択的に形成さ
れた第１導電型ドレイン層と、前記第２導電型エピタキ
シャル層上の前記第１導電型オフセット層とは異なる領
域に選択的に形成された第１導電型ソース層と、この第
１導電型ソース層と前記第１導電型オフセット層とに挟
まれた領域上にゲート絶縁膜を介して形成されたゲート
電極と、前記第１導電型ドレイン層に設けられたドレイ
ン電極と、前記第１導電型ソース層に設けられたソース
電極とを備え、オン抵抗は、１５０ｍΩ・ｍｍ ２ より小
さく、前記第２導電型エピタキシャル層の膜厚は１．５
ｍｍ〜５．０ｍｍの範囲内であり、不純物のドーズ量
は、５×１０ １２ 〜１×１０ １３ ｃｍ −１２ の範囲に設
定された高耐圧半導体装置である。
【００１３】また、請求項２に対応する発明は、半導体
基板と、この半導体基板に設けられた第１導電型埋込み
層と、この第１導電型埋込み層上に形成された第２導電
型エピタキシャル層と、この第２導電型エピタキシャル
層上に形成された第１導電型オフセット層と、この第１
導電型オフセット層表面に選択的に形成された第１導電
型ドレイン層と、前記第２導電型エピタキシャル層上の
前記第１導電型オフセット層とは異なる領域に選択的に
かつ前記第２導電型エピタキシャル層に達するように形
成された第２導電型ボディ層と、この第２導電型ボディ
層表面に選択的に形成された第１導電型ソース層と、こ
の第１導電型ソース層と前記第１導電型オフセット層と
に挟まれた領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記第１導電型ドレイン層に設けられたド
レイン電極と、前記第１導電型ソース層に設けられたソ
ース電極とを備え、オン抵抗は、１５０ｍΩ・ｍｍ ２ よ
り小さく、前記第２導電型エピタキシャル層の膜厚は
１．５ｍｍ〜５．０ｍｍの範囲内であり、不純物のドー
ズ量は、５×１０ １２ 〜１×１０ １３ ｃｍ −１２ の範囲
に設定された高耐圧半導体装置である。
基板と、この半導体基板に設けられた第１導電型埋込み
層と、この第１導電型埋込み層上に形成された第２導電
型エピタキシャル層と、この第２導電型エピタキシャル
層上に形成された第１導電型オフセット層と、この第１
導電型オフセット層表面に選択的に形成された第１導電
型ドレイン層と、前記第２導電型エピタキシャル層上の
前記第１導電型オフセット層とは異なる領域に選択的に
かつ前記第２導電型エピタキシャル層に達するように形
成された第２導電型ボディ層と、この第２導電型ボディ
層表面に選択的に形成された第１導電型ソース層と、こ
の第１導電型ソース層と前記第１導電型オフセット層と
に挟まれた領域上にゲート絶縁膜を介して形成されたゲ
ート電極と、前記第１導電型ドレイン層に設けられたド
レイン電極と、前記第１導電型ソース層に設けられたソ
ース電極とを備え、オン抵抗は、１５０ｍΩ・ｍｍ ２ よ
り小さく、前記第２導電型エピタキシャル層の膜厚は
１．５ｍｍ〜５．０ｍｍの範囲内であり、不純物のドー
ズ量は、５×１０ １２ 〜１×１０ １３ ｃｍ −１２ の範囲
に設定された高耐圧半導体装置である。
【００１４】さらに、請求項３に対応する発明は、半導
体基板と、この半導体基板に設けられた第１導電型埋込
み層と、この第１導電型埋込み層上に形成された第１導
電型エピタキシャル層と、この第１導電型エピタキシャ
ル層上に形成された第２導電型エピタキシャル層と、こ
の第２導電型エピタキシャル層表面に選択的に形成され
た第１導電型オフセット層と、この第１導電型オフセッ
ト層表面に選択的に形成された第１導電型ドレイン層
と、前記第２導電型エピタキシャル層表面の前記第１導
電型オフセット層とは異なる領域に選択的に形成された
第１導電型ソース層と、この第１導電型ソース層と前記
導電型オフセット層とに挟まれた領域上にゲート絶縁膜
を介して形成されたゲート電極と、前記第１導電型ドレ
イン層に設けられたドレイン電極と、前記第１導電型ソ
ース層に設けられたソース電極とを備え、オン抵抗は、
１５０ｍΩ・ｍｍ ２ より小さく、前記第２導電型エピタ
キシャル層の膜厚は１．５ｍｍ〜５．０ｍｍの範囲内で
あり、不純物のドーズ量は、５×１０ １２ 〜１×１０
１３ ｃｍ −１２ の範囲に設定された高耐圧半導体装置で
ある。
体基板と、この半導体基板に設けられた第１導電型埋込
み層と、この第１導電型埋込み層上に形成された第１導
電型エピタキシャル層と、この第１導電型エピタキシャ
ル層上に形成された第２導電型エピタキシャル層と、こ
の第２導電型エピタキシャル層表面に選択的に形成され
た第１導電型オフセット層と、この第１導電型オフセッ
ト層表面に選択的に形成された第１導電型ドレイン層
と、前記第２導電型エピタキシャル層表面の前記第１導
電型オフセット層とは異なる領域に選択的に形成された
第１導電型ソース層と、この第１導電型ソース層と前記
導電型オフセット層とに挟まれた領域上にゲート絶縁膜
を介して形成されたゲート電極と、前記第１導電型ドレ
イン層に設けられたドレイン電極と、前記第１導電型ソ
ース層に設けられたソース電極とを備え、オン抵抗は、
１５０ｍΩ・ｍｍ ２ より小さく、前記第２導電型エピタ
キシャル層の膜厚は１．５ｍｍ〜５．０ｍｍの範囲内で
あり、不純物のドーズ量は、５×１０ １２ 〜１×１０
１３ ｃｍ −１２ の範囲に設定された高耐圧半導体装置で
ある。
【００１５】また、請求項４に対応する発明は、請求項
３に対応する高耐圧半導体装置において、前記第２導電
型エピタキシャル層に代えて、拡散により前記第１導電
型エピタキシャル層の表面に形成された第２導電型拡散
層を備えた高耐圧半導体装置である。
３に対応する高耐圧半導体装置において、前記第２導電
型エピタキシャル層に代えて、拡散により前記第１導電
型エピタキシャル層の表面に形成された第２導電型拡散
層を備えた高耐圧半導体装置である。
【００１６】さらに、請求項５に対応する発明は、請求
項４に対応する高耐圧半導体装置において、前記第２導
電型拡散層としては、前記第１導電型ドレイン層から深
さ方向に沿って前記第１導電型埋込み層に至る領域には
接しないように前記第１導電型エピタキシャル層表面に
選択的に形成され、前記第１導電型オフセット層として
は、前記第２導電型拡散層及び前記第１導電型エピタキ
シャル層の各表面に選択的に形成された高耐圧半導体装
置である。
項４に対応する高耐圧半導体装置において、前記第２導
電型拡散層としては、前記第１導電型ドレイン層から深
さ方向に沿って前記第１導電型埋込み層に至る領域には
接しないように前記第１導電型エピタキシャル層表面に
選択的に形成され、前記第１導電型オフセット層として
は、前記第２導電型拡散層及び前記第１導電型エピタキ
シャル層の各表面に選択的に形成された高耐圧半導体装
置である。
【００１７】また、請求項６に対応する発明は、請求項
４又は請求項５に対応する高耐圧半導体装置と、この高
耐圧半導体装置よりも低い耐圧をもつ低耐圧半導体装置
とが同一基板上に配置された半導体装置であって、前記
低耐圧半導体装置としては、前記第１導電型エピタキシ
ャル層上にて、前記高耐圧半導体装置とは異なる低耐圧
装置領域に選択的に形成された第２導電型拡散層と、こ
の低耐圧装置領域の第２導電型拡散層表面に選択的に形
成された第１導電型ドレイン層と、前記低耐圧装置領域
の第２導電型拡散層表面にて、この第１導電型ドレイン
層とは異なる領域に選択的に形成された第１導電型ソー
ス層と、前記低耐圧装置領域の第１導電型ソース層上及
び前記第１導電型ドレイン層上にゲート絶縁膜を介して
形成されたゲート電極と、前記低耐圧装置領域の第１導
電型ドレイン層に設けられたドレイン電極と、前記低耐
圧装置領域の第１導電型ソース層に設けられたソース電
極とを備えており、且つ、前記低耐圧半導体装置におけ
る第２導電型拡散層の拡散プロファイルが前記高耐圧半
導体装置における第２導電型拡散層の拡散プロファイル
と同一である半導体装置である。
４又は請求項５に対応する高耐圧半導体装置と、この高
耐圧半導体装置よりも低い耐圧をもつ低耐圧半導体装置
とが同一基板上に配置された半導体装置であって、前記
低耐圧半導体装置としては、前記第１導電型エピタキシ
ャル層上にて、前記高耐圧半導体装置とは異なる低耐圧
装置領域に選択的に形成された第２導電型拡散層と、こ
の低耐圧装置領域の第２導電型拡散層表面に選択的に形
成された第１導電型ドレイン層と、前記低耐圧装置領域
の第２導電型拡散層表面にて、この第１導電型ドレイン
層とは異なる領域に選択的に形成された第１導電型ソー
ス層と、前記低耐圧装置領域の第１導電型ソース層上及
び前記第１導電型ドレイン層上にゲート絶縁膜を介して
形成されたゲート電極と、前記低耐圧装置領域の第１導
電型ドレイン層に設けられたドレイン電極と、前記低耐
圧装置領域の第１導電型ソース層に設けられたソース電
極とを備えており、且つ、前記低耐圧半導体装置におけ
る第２導電型拡散層の拡散プロファイルが前記高耐圧半
導体装置における第２導電型拡散層の拡散プロファイル
と同一である半導体装置である。
【００１８】さらに、請求項７に対応する発明は、請求
項１乃至請求項５のいずれか１項に対応する高耐圧半導
体装置において、前記第１導電型埋込み層と前記ドレイ
ン電極とを接続する第１導電型素子分離領域を備えた高
耐圧半導体装置である。
項１乃至請求項５のいずれか１項に対応する高耐圧半導
体装置において、前記第１導電型埋込み層と前記ドレイ
ン電極とを接続する第１導電型素子分離領域を備えた高
耐圧半導体装置である。
【００１９】また、請求項８に対応する発明は、請求項
６に対応する半導体装置において、前記高耐圧半導体装
置としては、前記第１導電型埋込み層と前記ドレイン電
極とを接続する第１導電型素子分離領域を備えた半導体
装置である。 （作用）本発明では、第１導電型埋込み層上に第２導電
型エピタキシャル層を設けてリサーフ構造とすることに
より、第１導電型オフセット層の不純物濃度を高くして
オン抵抗を低くしても、高い耐圧を維持することができ
る。
６に対応する半導体装置において、前記高耐圧半導体装
置としては、前記第１導電型埋込み層と前記ドレイン電
極とを接続する第１導電型素子分離領域を備えた半導体
装置である。 （作用）本発明では、第１導電型埋込み層上に第２導電
型エピタキシャル層を設けてリサーフ構造とすることに
より、第１導電型オフセット層の不純物濃度を高くして
オン抵抗を低くしても、高い耐圧を維持することができ
る。
【００２０】また第１導電型ソース層を第２導電型ボデ
ィ層表面に形成する場合には。第２導電型ボディ層を第
２導電型エピタキシャル層に達するように形成すること
で、第２導電型ボディ層の下部のコーナーをなくすこと
ができる。この結果、第１導電型ドレイン層に電源電圧
を印加した状態で、ゲート電極をしきい値以下としたと
きに、第２導電型ボディ層から第１導電型オフセット層
に広がる空乏層の電界が特に強い部分をなくすことがで
き、耐圧の低下を阻止できる。
ィ層表面に形成する場合には。第２導電型ボディ層を第
２導電型エピタキシャル層に達するように形成すること
で、第２導電型ボディ層の下部のコーナーをなくすこと
ができる。この結果、第１導電型ドレイン層に電源電圧
を印加した状態で、ゲート電極をしきい値以下としたと
きに、第２導電型ボディ層から第１導電型オフセット層
に広がる空乏層の電界が特に強い部分をなくすことがで
き、耐圧の低下を阻止できる。
【００２１】さらに第１導電型埋込み層と第２導電型エ
ピタキシャル層との間に第１導電型エピタキシャル層を
設けると、第２導電型ボディ層を設ける場合と比較して
バイポーラトランジスタ等の他の素子を同一基板に形成
する際に好ましい。なお、第２導電型エピタキシャル層
を形成する代わりに、第１導電型エピタキシャル層上に
第２導電型拡散層を形成すると、低耐圧ＭＯＳＦＥＴの
第２導電型ウェル層と同一工程で形成できるので、より
実用的である。
ピタキシャル層との間に第１導電型エピタキシャル層を
設けると、第２導電型ボディ層を設ける場合と比較して
バイポーラトランジスタ等の他の素子を同一基板に形成
する際に好ましい。なお、第２導電型エピタキシャル層
を形成する代わりに、第１導電型エピタキシャル層上に
第２導電型拡散層を形成すると、低耐圧ＭＯＳＦＥＴの
第２導電型ウェル層と同一工程で形成できるので、より
実用的である。
【００２２】また、第２導電型拡散層が第１導電型ドレ
イン層の下方領域には位置しないように第１導電型エピ
タキシャル層表面に選択的に形成されると、第１導電型
ドレイン層の下方におけるｎ型オフセット層内に広がる
空乏層が存在しないことから、第１導電型ドレイン層下
部にも電流が流れるようになるため、第１導電型ドレイ
ン層側面部での電流集中を緩和でき、もって、破壊に対
する耐性を向上させることができる。
イン層の下方領域には位置しないように第１導電型エピ
タキシャル層表面に選択的に形成されると、第１導電型
ドレイン層の下方におけるｎ型オフセット層内に広がる
空乏層が存在しないことから、第１導電型ドレイン層下
部にも電流が流れるようになるため、第１導電型ドレイ
ン層側面部での電流集中を緩和でき、もって、破壊に対
する耐性を向上させることができる。
【００２３】また素子の分離は、第１導電型埋込み層と
ドレイン電極とを接続する第１導電型素子分離領域を設
けることにより、容易に行うことができる。なお、素子
分離領域をソース側に接続すると、空乏化したときにパ
ンチスルーしてしまうので好ましくない。
ドレイン電極とを接続する第１導電型素子分離領域を設
けることにより、容易に行うことができる。なお、素子
分離領域をソース側に接続すると、空乏化したときにパ
ンチスルーしてしまうので好ましくない。
【００２４】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照しつつ説明する。なお以下の実施形態では、ｎ型を
第１導電型、ｐ型を第２導電型としている。 （第１の実施の形態）図１は本発明の第１の実施形態に
係る高耐圧半導体装置としての横型ＭＯＳＦＥＴの構成
を模式的に示す断面図である。この横型ＭＯＳＦＥＴに
おいては、ｐ型半導体基板１には厚さ３μｍ程度で低抵
抗のｎ型埋込み層２が形成されている。ｎ型埋込み層２
上には厚さ４μｍ程度で高抵抗のｐ型エピタキシャル層
３がエピタキシャル成長によって形成されている。さら
にｐ型エピタキシャル層３上には厚さ１μｍ程度で高抵
抗のｎ型オフセット層４が選択的に形成されている。こ
のｎ型オフセット層４は、例えばドーズ量１〜４×１０
12ｃｍ-2の条件でリンなどのイオンが注入された後に、
熱処理による拡散によって形成される。
参照しつつ説明する。なお以下の実施形態では、ｎ型を
第１導電型、ｐ型を第２導電型としている。 （第１の実施の形態）図１は本発明の第１の実施形態に
係る高耐圧半導体装置としての横型ＭＯＳＦＥＴの構成
を模式的に示す断面図である。この横型ＭＯＳＦＥＴに
おいては、ｐ型半導体基板１には厚さ３μｍ程度で低抵
抗のｎ型埋込み層２が形成されている。ｎ型埋込み層２
上には厚さ４μｍ程度で高抵抗のｐ型エピタキシャル層
３がエピタキシャル成長によって形成されている。さら
にｐ型エピタキシャル層３上には厚さ１μｍ程度で高抵
抗のｎ型オフセット層４が選択的に形成されている。こ
のｎ型オフセット層４は、例えばドーズ量１〜４×１０
12ｃｍ-2の条件でリンなどのイオンが注入された後に、
熱処理による拡散によって形成される。
【００２５】またｐ型エピタキシャル層３上のｎ型オフ
セット層５とは異なる位置に厚さ３μｍ程度のｐ型ボデ
ィ層５が選択的に形成されており、ｐ型ボディ層５の表
面には厚さ０．３μｍ程度で低抵抗のｎ型ソース層６が
選択的に形成されている。そしてｎ型ソース層６の両側
にｎ型ソース層６に隣接して厚さ０．３μｍ程度で低抵
抗のｐ型層７1 ，７2 が形成されている。ｐ型層７1 は
Ｖthを調節するための層、ｐ型層７2 はコンタクト層で
ある。またｐ型層７2 およびｎ型ソース層６にはソース
電極８が設けられている。
セット層５とは異なる位置に厚さ３μｍ程度のｐ型ボデ
ィ層５が選択的に形成されており、ｐ型ボディ層５の表
面には厚さ０．３μｍ程度で低抵抗のｎ型ソース層６が
選択的に形成されている。そしてｎ型ソース層６の両側
にｎ型ソース層６に隣接して厚さ０．３μｍ程度で低抵
抗のｐ型層７1 ，７2 が形成されている。ｐ型層７1 は
Ｖthを調節するための層、ｐ型層７2 はコンタクト層で
ある。またｐ型層７2 およびｎ型ソース層６にはソース
電極８が設けられている。
【００２６】ｎ型オフセット層４のｐ型ボディ層５と所
定距離離れた表面には厚さ０．３μｍ程度で低抵抗のｎ
型ドレイン層９が選択的に形成され、ｎ型ドレイン層９
にはドレイン電極１０が設けられている。
定距離離れた表面には厚さ０．３μｍ程度で低抵抗のｎ
型ドレイン層９が選択的に形成され、ｎ型ドレイン層９
にはドレイン電極１０が設けられている。
【００２７】ｎ型ドレイン層９とｎ型ソース層６とで挟
まれた領域上には、ゲート絶縁膜としてのゲート酸化膜
１１を介して、フィールドプレートを有する多結晶シリ
コンによるゲート電極１２が設けられており、ゲート電
極１２によってｎ型オフセット層４とｎ型ソース層６と
に挟まれたｐ型ボディ層５およびｐ型層７1 の表面にｎ
型チャネルが形成される。なおフィールドプレ−トは、
ゲート電極１２が形成されている下側におけるドレイン
側の電界を弱めて耐圧を持たせる働きをしており、ｎ型
オフセット層４上に形成される厚いＬＯＣＯＳ酸化膜上
の多結晶シリコンが、その役割を果たす。
まれた領域上には、ゲート絶縁膜としてのゲート酸化膜
１１を介して、フィールドプレートを有する多結晶シリ
コンによるゲート電極１２が設けられており、ゲート電
極１２によってｎ型オフセット層４とｎ型ソース層６と
に挟まれたｐ型ボディ層５およびｐ型層７1 の表面にｎ
型チャネルが形成される。なおフィールドプレ−トは、
ゲート電極１２が形成されている下側におけるドレイン
側の電界を弱めて耐圧を持たせる働きをしており、ｎ型
オフセット層４上に形成される厚いＬＯＣＯＳ酸化膜上
の多結晶シリコンが、その役割を果たす。
【００２８】また１３、１４は素子上に形成される酸化
膜である。さらに、ドレイン電極１０は酸化膜１４上に
引き出されて、素子表面からｎ型埋込み層２の端部に達
するように設けられた低抵抗のｎ型素子分離領域１５に
接続されている。このｎ型素子分離領域１５は、例えば
ドーズ量１〜５×１０15ｃｍ-2の条件でリンなどのイオ
ンを注入した後に、熱処理による拡散を行って形成す
る。
膜である。さらに、ドレイン電極１０は酸化膜１４上に
引き出されて、素子表面からｎ型埋込み層２の端部に達
するように設けられた低抵抗のｎ型素子分離領域１５に
接続されている。このｎ型素子分離領域１５は、例えば
ドーズ量１〜５×１０15ｃｍ-2の条件でリンなどのイオ
ンを注入した後に、熱処理による拡散を行って形成す
る。
【００２９】また１６は、横型ＭＯＳＦＥＴと他の素子
とを分離するために設けられた低抵抗のｐ型素子分離領
域である。次に、この横型ＭＯＳＦＥＴの動作について
説明する。ドレイン側を正、ソース側を負とした状態で
ゲート電極１２にしきい値以上の電圧を印加すると、ｎ
型オフセット層４とｎ型ソース層６とに挟まれたｐ型ボ
ディ層５およびｐ型層７1 の表面にｎ型チャネルが形成
されＭＯＳＦＥＴがオン状態になる。オフ状態にすると
きはゲート電極１２の印加電圧をしきい値以下とすれば
よい。
とを分離するために設けられた低抵抗のｐ型素子分離領
域である。次に、この横型ＭＯＳＦＥＴの動作について
説明する。ドレイン側を正、ソース側を負とした状態で
ゲート電極１２にしきい値以上の電圧を印加すると、ｎ
型オフセット層４とｎ型ソース層６とに挟まれたｐ型ボ
ディ層５およびｐ型層７1 の表面にｎ型チャネルが形成
されＭＯＳＦＥＴがオン状態になる。オフ状態にすると
きはゲート電極１２の印加電圧をしきい値以下とすれば
よい。
【００３０】本実施形態では、ｎ型埋込み層２上にｐ型
エピタキシャル層３を設けてリサーフ構造とすることに
より、従来とは異なりｐ型ボディ層５の下部のコーナー
を無くして電界の局所的な集中を緩和するので、ｎ型オ
フセット層の不純物濃度を高くしてオン抵抗を低くして
も、高い耐圧を維持できる。
エピタキシャル層３を設けてリサーフ構造とすることに
より、従来とは異なりｐ型ボディ層５の下部のコーナー
を無くして電界の局所的な集中を緩和するので、ｎ型オ
フセット層の不純物濃度を高くしてオン抵抗を低くして
も、高い耐圧を維持できる。
【００３１】この効果について、以下、具体的に説明す
る。図２に、ｐ型エピタキシャル層３の濃度が５．５×
１０15ｃｍ-2のときの、厚さ１μｍのｎ型オフセット層
４のドーズ量と耐圧の関係を示す。図２において縦軸は
耐圧、横軸はｎ型オフセット層４のドーズ量である。ま
た菱形、正方形、三角の点はそれぞれｐ型エピタキシャ
ル層３の厚さ４，５，６μｍのときを示している。
る。図２に、ｐ型エピタキシャル層３の濃度が５．５×
１０15ｃｍ-2のときの、厚さ１μｍのｎ型オフセット層
４のドーズ量と耐圧の関係を示す。図２において縦軸は
耐圧、横軸はｎ型オフセット層４のドーズ量である。ま
た菱形、正方形、三角の点はそれぞれｐ型エピタキシャ
ル層３の厚さ４，５，６μｍのときを示している。
【００３２】図２より分かるように、ｎ型オフセット層
４のドーズ量が高くなるにしたがって耐圧は低くなって
くるが、例えばｐ型エピタキシャル層３の厚さが６μｍ
でｎ型オフセット層４のドーズ量が２．３×１０12ｃｍ
-2の場合、６６Ｖの耐圧が得られる。この際のオン抵抗
は１００ｍΩ・ｍｍ2 であり、従来のＭＯＳＦＥＴの耐
圧６５Ｖ、オン抵抗１５０ｍΩ・ｍｍ2 と比較すると、
同程度の耐圧でオン抵抗は２／３となる。またｐ型エピ
タキシャル層３の厚さに関しては、厚くなるほど耐圧は
高くなる。
４のドーズ量が高くなるにしたがって耐圧は低くなって
くるが、例えばｐ型エピタキシャル層３の厚さが６μｍ
でｎ型オフセット層４のドーズ量が２．３×１０12ｃｍ
-2の場合、６６Ｖの耐圧が得られる。この際のオン抵抗
は１００ｍΩ・ｍｍ2 であり、従来のＭＯＳＦＥＴの耐
圧６５Ｖ、オン抵抗１５０ｍΩ・ｍｍ2 と比較すると、
同程度の耐圧でオン抵抗は２／３となる。またｐ型エピ
タキシャル層３の厚さに関しては、厚くなるほど耐圧は
高くなる。
【００３３】次に図３に、厚さ１μｍのｎ型オフセット
層４のドーズ量が１．２８×１０12ｃｍ-2のときの、厚
さ４μｍのｐ型エピタキシャル層３の濃度と耐圧の関係
を示す。図３において縦軸は耐圧、横軸はｐ型エピタキ
シャル層３の濃度である。
層４のドーズ量が１．２８×１０12ｃｍ-2のときの、厚
さ４μｍのｐ型エピタキシャル層３の濃度と耐圧の関係
を示す。図３において縦軸は耐圧、横軸はｐ型エピタキ
シャル層３の濃度である。
【００３４】図３より分かるように、ｐ型エピタキシャ
ル層３の濃度が５．５×１０12ｃｍ-3のときに、耐圧７
３Ｖと最も高い耐圧が得られる。このように本実施形態
によれば、従来のＭＯＳＦＥＴと耐圧は同じでオン抵抗
が低い横型ＭＯＳＦＥＴを提供することができる。
ル層３の濃度が５．５×１０12ｃｍ-3のときに、耐圧７
３Ｖと最も高い耐圧が得られる。このように本実施形態
によれば、従来のＭＯＳＦＥＴと耐圧は同じでオン抵抗
が低い横型ＭＯＳＦＥＴを提供することができる。
【００３５】また、このＭＯＳＦＥＴをハイサイドスイ
ッチとして用いる場合にも、ｐ型半導体基板１とｎ型ド
レイン層９との間に電源電圧が印加された際にｎ型エピ
タキシャル層４には空乏層が広がらず、オン抵抗は変化
しない。 （第２の実施の形態）図４は本発明の第２の実施形態に
係る高耐圧半導体装置の構成を模式的に示す断面図であ
る。なお、図中において図１と同一または相似部分には
同一符号を付してあり、詳細な説明は省略し、以下同様
とする。
ッチとして用いる場合にも、ｐ型半導体基板１とｎ型ド
レイン層９との間に電源電圧が印加された際にｎ型エピ
タキシャル層４には空乏層が広がらず、オン抵抗は変化
しない。 （第２の実施の形態）図４は本発明の第２の実施形態に
係る高耐圧半導体装置の構成を模式的に示す断面図であ
る。なお、図中において図１と同一または相似部分には
同一符号を付してあり、詳細な説明は省略し、以下同様
とする。
【００３６】この半導体装置は第１の実施形態の横型Ｍ
ＯＳＦＥＴと、ｎｐｎのバイポーラトランジスタとを同
一基板に形成したものである。ｐ型半導体基板１上に
は、ｎ型埋込み層２と同程度の厚さで低抵抗のｎ型埋込
み層１７が形成されており、ｎ型埋込み層１７上には厚
さ５μｍ程度で高抵抗のｎ型コレクタ層１８が形成され
ている。このｎ型コレクタ層１８は、例えばドーズ量２
×１０12〜１×１０13ｃｍ-2の条件でリンなどのイオン
を注入した後に、熱処埋による拡散を行って形成する。
またｎ型コレクタ層１８には選択的に低抵抗のｎ型コレ
クタ層１９が形成されており、ｎ型コレクタ層１９はｎ
型埋込み層１７に接続されている。そしてｎ型コレクタ
層１９にはコレクタ電極２０が設けられている。
ＯＳＦＥＴと、ｎｐｎのバイポーラトランジスタとを同
一基板に形成したものである。ｐ型半導体基板１上に
は、ｎ型埋込み層２と同程度の厚さで低抵抗のｎ型埋込
み層１７が形成されており、ｎ型埋込み層１７上には厚
さ５μｍ程度で高抵抗のｎ型コレクタ層１８が形成され
ている。このｎ型コレクタ層１８は、例えばドーズ量２
×１０12〜１×１０13ｃｍ-2の条件でリンなどのイオン
を注入した後に、熱処埋による拡散を行って形成する。
またｎ型コレクタ層１８には選択的に低抵抗のｎ型コレ
クタ層１９が形成されており、ｎ型コレクタ層１９はｎ
型埋込み層１７に接続されている。そしてｎ型コレクタ
層１９にはコレクタ電極２０が設けられている。
【００３７】ｎ型コレクタ層１８のｎ型コレクタ層１９
を形成したのと異なる表面には、厚さ０．３μｍ程度の
ｐ型ベース層２１が選択的に形成されている。ｐ型ベー
ス層２１の表面には選択的に厚さ０．２μｍ程度で低抵
抗のｐ型ベース層２２が形成されており、ｐ型ベース層
２２にはベース電極２３が設けられている。またｐ型べ
ース層２１のｐ型ベース層２２を形成したのと異なる表
面には、厚さ０．１μｍ程度で低抵抗のｎ型エミッタ層
２４が選択的に形成されており、ｎ型エミッタ層２４に
はエミッタ電極２５が設けられている。
を形成したのと異なる表面には、厚さ０．３μｍ程度の
ｐ型ベース層２１が選択的に形成されている。ｐ型ベー
ス層２１の表面には選択的に厚さ０．２μｍ程度で低抵
抗のｐ型ベース層２２が形成されており、ｐ型ベース層
２２にはベース電極２３が設けられている。またｐ型べ
ース層２１のｐ型ベース層２２を形成したのと異なる表
面には、厚さ０．１μｍ程度で低抵抗のｎ型エミッタ層
２４が選択的に形成されており、ｎ型エミッタ層２４に
はエミッタ電極２５が設けられている。
【００３８】本実施形態では、横型ＭＯＳＦＥＴは第１
の実施形態と同様のものを用いているので第１の実施形
態と同様な効果が得られる。またｎｐｎバイポーラトラ
ンジスタが、コレクタ電極２０とｎ型埋込み層１７とが
ｎ型コレクタ層１９で接続されているために、ＳＯＩ基
板の活性層にバイポーラトランジスタを形成した場合と
比較してコレクタ抵抗が小さくなり、その結果、特性の
良いバイポーラトランジスタが得られるという効果も有
する。 （第３の実施形態）図５は本発明の第３の実施形態に係
る半導体装置としての横型ＭＯＳＦＥＴの構造を模式的
に示す断面図である。
の実施形態と同様のものを用いているので第１の実施形
態と同様な効果が得られる。またｎｐｎバイポーラトラ
ンジスタが、コレクタ電極２０とｎ型埋込み層１７とが
ｎ型コレクタ層１９で接続されているために、ＳＯＩ基
板の活性層にバイポーラトランジスタを形成した場合と
比較してコレクタ抵抗が小さくなり、その結果、特性の
良いバイポーラトランジスタが得られるという効果も有
する。 （第３の実施形態）図５は本発明の第３の実施形態に係
る半導体装置としての横型ＭＯＳＦＥＴの構造を模式的
に示す断面図である。
【００３９】この横型ＭＯＳＦＥＴが第１の実施形態の
横型ＭＯＳＦＥＴ２と異なる点は、ｎ型埋込み層２上に
ｎ型エピタキシャル層２６が形成され、この上に形成さ
れるｐ型エピタキシャル層３がｐ型ボディ層も兼ねてい
る点である。
横型ＭＯＳＦＥＴ２と異なる点は、ｎ型埋込み層２上に
ｎ型エピタキシャル層２６が形成され、この上に形成さ
れるｐ型エピタキシャル層３がｐ型ボディ層も兼ねてい
る点である。
【００４０】本実施形態によれば、ｎ型ソース層６の下
がｐ型エピタキシャル層３−ｎ型エピタキシャル層２６
−ｎ型埋込み層２のｐ／ｎ−／ｎ＋構造となるため、ｎ
型ソース層６の下がｐ型ボディ層５−ｐ型エピタキシャ
ル層３−ｎ型埋込み層２のｐ／ｎ構造である第１の実施
形態と比較して、ｎ型ソース層６−ｎ型埋込み層２間の
耐圧が向上するという効果が得られる。なお、ｐ型エピ
タキシャル層３は、拡散により形成されるｐ型拡散層と
してもよい。
がｐ型エピタキシャル層３−ｎ型エピタキシャル層２６
−ｎ型埋込み層２のｐ／ｎ−／ｎ＋構造となるため、ｎ
型ソース層６の下がｐ型ボディ層５−ｐ型エピタキシャ
ル層３−ｎ型埋込み層２のｐ／ｎ構造である第１の実施
形態と比較して、ｎ型ソース層６−ｎ型埋込み層２間の
耐圧が向上するという効果が得られる。なお、ｐ型エピ
タキシャル層３は、拡散により形成されるｐ型拡散層と
してもよい。
【００４１】次に、このｐ型層３（ｐ型エピタキシャル
層３又はｐ型拡散層）の効果について具体的に説明す
る。図６はｎ型エピタキシャル層の厚さ５μｍ、濃度が
５．５×１０15ｃｍ-3、ｐ型拡散層の総ドーズ量８．０
×１０12ｃｍ-2、拡散深さ２．６μｍのときの厚さ０．
５μｍのｎ型オフセット層のドーズ量とこの横型ＭＯＳ
ＦＥＴの耐圧の関係を示す図である。図６において縦軸
は耐圧、横軸はｎ型オフセット層４のドーズ量である。
層３又はｐ型拡散層）の効果について具体的に説明す
る。図６はｎ型エピタキシャル層の厚さ５μｍ、濃度が
５．５×１０15ｃｍ-3、ｐ型拡散層の総ドーズ量８．０
×１０12ｃｍ-2、拡散深さ２．６μｍのときの厚さ０．
５μｍのｎ型オフセット層のドーズ量とこの横型ＭＯＳ
ＦＥＴの耐圧の関係を示す図である。図６において縦軸
は耐圧、横軸はｎ型オフセット層４のドーズ量である。
【００４２】図６より分かるように、ｎ型オフセット層
４のドーズ量が２．２×１０12ｃｍ-2のときピークとな
り、耐圧７０Ｖの特性が得られる。ｎ型オフセット層の
ドーズ量がこれより高くても低くても耐圧は低くなる。
すなわち、このｐ型拡散層の条件に対しては最適となる
ｎ型オフセット層の条件である。
４のドーズ量が２．２×１０12ｃｍ-2のときピークとな
り、耐圧７０Ｖの特性が得られる。ｎ型オフセット層の
ドーズ量がこれより高くても低くても耐圧は低くなる。
すなわち、このｐ型拡散層の条件に対しては最適となる
ｎ型オフセット層の条件である。
【００４３】次に、図７はｐ型拡散層の総ドーズ量と拡
散深さを変えたときの素子のオン抵抗と耐圧の関係を示
す図であり、図８は図７中のｐ型拡散層の条件につい
て、耐圧がピークとなるｎ型オフセット層４のドーズ量
での耐圧、オン抵抗をプロットした図である。
散深さを変えたときの素子のオン抵抗と耐圧の関係を示
す図であり、図８は図７中のｐ型拡散層の条件につい
て、耐圧がピークとなるｎ型オフセット層４のドーズ量
での耐圧、オン抵抗をプロットした図である。
【００４４】図７及び図８より分かるように、ｐ型拡散
層の総ドーズ量が７．０×１０12ｃｍ-2のときに耐圧７
０Ｖ、オン抵抗１００ｍΩ・ｍｍ2 の値が得られる。こ
のときのｐ型拡散層の拡散深さは３．８μｍである。ま
た、ｐ型拡散層の拡散深さＸｊとしては、図７の範囲
内、すなわち約１．５μｍ〜５．０μｍの範囲内にある
ことが実用上好ましい。この範囲は、ｐ型拡散層に代え
てｐ型エピタキシャル層３を設けた場合のｐ型エピタキ
シャル層３の厚さの範囲と同じである。
層の総ドーズ量が７．０×１０12ｃｍ-2のときに耐圧７
０Ｖ、オン抵抗１００ｍΩ・ｍｍ2 の値が得られる。こ
のときのｐ型拡散層の拡散深さは３．８μｍである。ま
た、ｐ型拡散層の拡散深さＸｊとしては、図７の範囲
内、すなわち約１．５μｍ〜５．０μｍの範囲内にある
ことが実用上好ましい。この範囲は、ｐ型拡散層に代え
てｐ型エピタキシャル層３を設けた場合のｐ型エピタキ
シャル層３の厚さの範囲と同じである。
【００４５】このように本実施形態によれば、従来のＭ
ＯＳＦＥＴと耐圧は同じでオン抵抗が低い横型ＭＯＳＦ
ＥＴを提供することができる。また、このＭＯＳＦＥＴ
をハイサイドスイッチとして用いる場合にも、ｐ型半導
体基板とｎ型ドレイン層の間に電源電圧が印加された際
にｎ型エピタキシャル層には空乏層が広がらず、オン抵
抗は変化しない。 （第４の実施形態） 図９は本発明の第４の実施形態に係る半導体装置の構成
を模式的に示す断面図である。この半導体装置は、前述
した高耐圧半導体装置及びバイポーラトランジスタに加
え、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳと
いう）並びにｐチャネルＭＯＳトランジスタ（以下、ｐ
ＭＯＳという）からなるＣＭＯＳトランジスタが同一基
板上に形成されている。
ＯＳＦＥＴと耐圧は同じでオン抵抗が低い横型ＭＯＳＦ
ＥＴを提供することができる。また、このＭＯＳＦＥＴ
をハイサイドスイッチとして用いる場合にも、ｐ型半導
体基板とｎ型ドレイン層の間に電源電圧が印加された際
にｎ型エピタキシャル層には空乏層が広がらず、オン抵
抗は変化しない。 （第４の実施形態） 図９は本発明の第４の実施形態に係る半導体装置の構成
を模式的に示す断面図である。この半導体装置は、前述
した高耐圧半導体装置及びバイポーラトランジスタに加
え、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳと
いう）並びにｐチャネルＭＯＳトランジスタ（以下、ｐ
ＭＯＳという）からなるＣＭＯＳトランジスタが同一基
板上に形成されている。
【００４６】ここで、高耐圧半導体装置は、図５に示す
ｐ型エピタキシャル層２６に代えて、ｎ型エピタキシャ
ル層２６上にｐ型拡散層２７を備えた構成となってい
る。バイポーラトランジスタは、図４に示す構成におい
て、素子の両側でコレクタ電極２０とｎ型埋込み層１７
とをｎ側コレクタ層１９で接続した構成となっている。
ｐ型エピタキシャル層２６に代えて、ｎ型エピタキシャ
ル層２６上にｐ型拡散層２７を備えた構成となってい
る。バイポーラトランジスタは、図４に示す構成におい
て、素子の両側でコレクタ電極２０とｎ型埋込み層１７
とをｎ側コレクタ層１９で接続した構成となっている。
【００４７】ｎＭＯＳは、ｐ型拡散層２７と同時に形成
されるｐ型ウェル層２７ｎ表面に、ｎ型ドレイン層９ｎ
及びｎ型ソース層６ｎが選択的に形成されている。また
ｐ型ウェル層２７ｎにおけるｎ型ドレイン層９ｎとｎ型
ソース層６ｎとに挟まれた領域上には、ゲート絶縁膜１
１を介してゲート電極１２ｎが形成されている。また、
ｎ型ドレイン層９ｎ上にはドレイン電極１０ｎが形成さ
れ、ｎ型ソース層６ｎ上にはソース電極８ｎが形成され
ている。
されるｐ型ウェル層２７ｎ表面に、ｎ型ドレイン層９ｎ
及びｎ型ソース層６ｎが選択的に形成されている。また
ｐ型ウェル層２７ｎにおけるｎ型ドレイン層９ｎとｎ型
ソース層６ｎとに挟まれた領域上には、ゲート絶縁膜１
１を介してゲート電極１２ｎが形成されている。また、
ｎ型ドレイン層９ｎ上にはドレイン電極１０ｎが形成さ
れ、ｎ型ソース層６ｎ上にはソース電極８ｎが形成され
ている。
【００４８】同様にｐＭＯＳは、ｎ型エピタキシャル層
２６表面に拡散により形成されたｎ型ウェル層３０ｐ表
面に、ｐ型ドレイン層３１ｐ及びｐ型ソース層３２ｐが
選択的に形成されている。またｎ型ウェル層３０ｐにお
けるｐ型ドレイン層３１ｐとｐ型ソース層３２ｐとに挟
まれた領域上には、ゲート絶縁膜１１を介してゲート電
極１２ｐが形成されている。また、ｐ型ドレイン層３１
ｐ上にはドレイン電極１０ｐが形成され、ｐ型ソース層
３２ｐ上にはソース電極８ｐが形成されている。
２６表面に拡散により形成されたｎ型ウェル層３０ｐ表
面に、ｐ型ドレイン層３１ｐ及びｐ型ソース層３２ｐが
選択的に形成されている。またｎ型ウェル層３０ｐにお
けるｐ型ドレイン層３１ｐとｐ型ソース層３２ｐとに挟
まれた領域上には、ゲート絶縁膜１１を介してゲート電
極１２ｐが形成されている。また、ｐ型ドレイン層３１
ｐ上にはドレイン電極１０ｐが形成され、ｐ型ソース層
３２ｐ上にはソース電極８ｐが形成されている。
【００４９】この実施形態によれば、第３の実施形態の
効果に加えて、高耐圧半導体装置のｐ型拡散層２７と低
耐圧ｎチャネルＭＯＳＦＥＴのｐ型ウェル層２７ｎを共
通の工程で形成できるので、工程数の削減という効果を
有する。
効果に加えて、高耐圧半導体装置のｐ型拡散層２７と低
耐圧ｎチャネルＭＯＳＦＥＴのｐ型ウェル層２７ｎを共
通の工程で形成できるので、工程数の削減という効果を
有する。
【００５０】以下、この効果について図１０乃至図１５
の工程断面図を用いて具体的に説明する。図１０（ａ）
に示すように、ｐ型半導体基板１表面にｐ型不純物及び
ｎ型不純物が選択的に順次イオン注入される。しかる
後、アニールにより、ｐ型不純物及びｎ型不純物が活性
化され、ｐ型半導体基板１表面に選択的にｐ型層及びｎ
型層が形成される。
の工程断面図を用いて具体的に説明する。図１０（ａ）
に示すように、ｐ型半導体基板１表面にｐ型不純物及び
ｎ型不純物が選択的に順次イオン注入される。しかる
後、アニールにより、ｐ型不純物及びｎ型不純物が活性
化され、ｐ型半導体基板１表面に選択的にｐ型層及びｎ
型層が形成される。
【００５１】次に、図１０（ｂ）に示すように、ｐ型半
導体基板１の全面にｎ型エピタキシャル層２６が形成さ
れ、基板表面のｐ型層及びｎ型層が夫々ｐ型埋込み層２
８及びｎ型埋込み層２，１７となる。
導体基板１の全面にｎ型エピタキシャル層２６が形成さ
れ、基板表面のｐ型層及びｎ型層が夫々ｐ型埋込み層２
８及びｎ型埋込み層２，１７となる。
【００５２】また同様に、図１１（ａ）に示すように、
ｎ型エピタキシャル層２６表面にｐ型不純物、ｎ型不純
物及び高濃度のｎ型不純物が選択的に順次イオン注入さ
れ、アニールにより、図１１（ｂ）に示すように、ｎ型
エピタキシャル層２６表面にｐ型拡散層２７、ｐ型ウェ
ル層２７ｉ，２７ｎ、ｎ型素子分離領域１５、ｎ型コレ
クタ層１９及びｎ型ウェル層３０ｐが形成される。な
お、ｎ型エピタキシャル層２６は、バイポーラトランジ
スタの形成領域にて、ｎ型コレクタ層１９とｎ型埋込み
層１７とで囲まれ、周囲から分離されたｎ型エピタキシ
ャル層２６biとされる。
ｎ型エピタキシャル層２６表面にｐ型不純物、ｎ型不純
物及び高濃度のｎ型不純物が選択的に順次イオン注入さ
れ、アニールにより、図１１（ｂ）に示すように、ｎ型
エピタキシャル層２６表面にｐ型拡散層２７、ｐ型ウェ
ル層２７ｉ，２７ｎ、ｎ型素子分離領域１５、ｎ型コレ
クタ層１９及びｎ型ウェル層３０ｐが形成される。な
お、ｎ型エピタキシャル層２６は、バイポーラトランジ
スタの形成領域にて、ｎ型コレクタ層１９とｎ型埋込み
層１７とで囲まれ、周囲から分離されたｎ型エピタキシ
ャル層２６biとされる。
【００５３】また、図１２（ａ）に示すように、ｎ型オ
フセット層４となる領域にｎ型不純物がイオン注入さ
れ、全面に酸化膜（図示せず）が形成されると共に、図
１２（ｂ）に示すように、素子のパターン形状に対応し
てＬＯＣＯＳ法により酸化させたい部分を露出するよう
に、選択的に窒化膜３３が堆積される。
フセット層４となる領域にｎ型不純物がイオン注入さ
れ、全面に酸化膜（図示せず）が形成されると共に、図
１２（ｂ）に示すように、素子のパターン形状に対応し
てＬＯＣＯＳ法により酸化させたい部分を露出するよう
に、選択的に窒化膜３３が堆積される。
【００５４】しかる後、酸化により、図１３（ａ）に示
すように、ｎ型エピタキシャル層２６側の基板表面に厚
みのあるＬＯＣＯＳ酸化膜３４が形成され、次いで、Ｌ
ＯＣＯＳ酸化膜３４以外の部分が薄い酸化膜が窒化膜３
３と共に除去されて半導体層が露出されて全面にゲート
酸化膜１１が形成される。続いて、図１３（ｂ）に示す
ように、Ｖthを制御するｐ型層及びｎ型層を形成するた
めのｐ型不純物及びｎ型不純物が順次ゲート酸化膜１１
を通して半導体層中に選択的にイオン注入される。これ
らｐ型不純物及びｎ型不純物は、アニールにより、Ｖth
制御用のｐ型層及びｎ型層となる。
すように、ｎ型エピタキシャル層２６側の基板表面に厚
みのあるＬＯＣＯＳ酸化膜３４が形成され、次いで、Ｌ
ＯＣＯＳ酸化膜３４以外の部分が薄い酸化膜が窒化膜３
３と共に除去されて半導体層が露出されて全面にゲート
酸化膜１１が形成される。続いて、図１３（ｂ）に示す
ように、Ｖthを制御するｐ型層及びｎ型層を形成するた
めのｐ型不純物及びｎ型不純物が順次ゲート酸化膜１１
を通して半導体層中に選択的にイオン注入される。これ
らｐ型不純物及びｎ型不純物は、アニールにより、Ｖth
制御用のｐ型層及びｎ型層となる。
【００５５】その後、図１４（ａ）に示すように、高耐
圧半導体装置及びＣＭＯＳにおける各ゲート絶縁膜１１
上に選択的にゲート電極１２，１２ｎ，１２ｐが形成さ
れ、さらに、ＣＭＯＳにおけるゲート電極１２ｎ，１２
ｐ上には絶縁層３５が形成される。
圧半導体装置及びＣＭＯＳにおける各ゲート絶縁膜１１
上に選択的にゲート電極１２，１２ｎ，１２ｐが形成さ
れ、さらに、ＣＭＯＳにおけるゲート電極１２ｎ，１２
ｐ上には絶縁層３５が形成される。
【００５６】次に、ゲート電極１２，１２ｎ，１２ｐ及
びレジストをマスクとして、図１４（ｂ）に示すよう
に、ｐ型不純物及びｎ型不純物が選択的にイオン注入さ
れる。これらｐ型不純物及びｎ型不純物はアニールによ
り、図１５に示すように、ｎ型ソース層６，６ｎ、ｐ型
層７2 、ｎ型ドレイン層９，９ｎ、ｎ型コレクタ層１９
ｃ、ｎ型エミッタ層２４、ｐ型ベース層２１、ｐ型ドレ
イン層３１ｐ、ｐ型ソース層３２ｐとなる。
びレジストをマスクとして、図１４（ｂ）に示すよう
に、ｐ型不純物及びｎ型不純物が選択的にイオン注入さ
れる。これらｐ型不純物及びｎ型不純物はアニールによ
り、図１５に示すように、ｎ型ソース層６，６ｎ、ｐ型
層７2 、ｎ型ドレイン層９，９ｎ、ｎ型コレクタ層１９
ｃ、ｎ型エミッタ層２４、ｐ型ベース層２１、ｐ型ドレ
イン層３１ｐ、ｐ型ソース層３２ｐとなる。
【００５７】しかる後、基板全面に酸化膜１３，１４が
堆積された後、コンタクトホールが開口され、各電極
８，８ｎ，８ｐ，１０，１０ｎ，１０ｐ，２０，２３，
２５が形成されると、図９に示した如き、半導体装置が
完成される。
堆積された後、コンタクトホールが開口され、各電極
８，８ｎ，８ｐ，１０，１０ｎ，１０ｐ，２０，２３，
２５が形成されると、図９に示した如き、半導体装置が
完成される。
【００５８】上述したように本実施の形態によれば、複
数の種類の半導体素子からなる半導体装置を製造する製
造工程において、各種の不純物拡散領域（イオン注入領
域）の形成工程並びに各種の電極形成領域の形成工程が
夫々共有されるので、低コスト化が実現されている。
数の種類の半導体素子からなる半導体装置を製造する製
造工程において、各種の不純物拡散領域（イオン注入領
域）の形成工程並びに各種の電極形成領域の形成工程が
夫々共有されるので、低コスト化が実現されている。
【００５９】ここで特に、高耐圧横型ＭＯＳＦＥＴと、
ＣＭＯＳとを同一基板上に有する半導体装置の製造工程
において、ｐ型拡散層２７とｐ型ウェル層２７ｎとの形
成工程が共有されるため、低コスト化に加え、ｐ型拡散
層２７とｐ型ウェル層２７ｎとの拡散プロファイルを互
いに同一に制御できる。
ＣＭＯＳとを同一基板上に有する半導体装置の製造工程
において、ｐ型拡散層２７とｐ型ウェル層２７ｎとの形
成工程が共有されるため、低コスト化に加え、ｐ型拡散
層２７とｐ型ウェル層２７ｎとの拡散プロファイルを互
いに同一に制御できる。
【００６０】また同様に、高耐圧横型ＭＯＳＦＥＴと、
バイポーラトランジスタとを同一基板上に有する半導体
装置の製造工程において、ｎ型エピタキシャル層２６，
２６biの形成工程を共有化できるので、低コスト化に加
え、ｎ型エピタキシャル層２６biにより、バイポーラト
ランジスタのコレクタ抵抗を低減できるため、バイポー
ラトランジスタの特性を向上させることができる。 （第５の実施の形態）図１６は本発明の第５の実施の形
態に係る高耐圧半導体装置の構成を模式的に示す断面図
である。この高耐圧半導体装置は、図９に示すｐ型拡散
層２７に代えて、ｎ型ドレイン層９から深さ方向に沿っ
てｎ型埋込み層２に至る領域（ドレインの下方領域）に
は接しないようにｎ型エピタキシャル層２６表面に選択
的に形成されたｐ型拡散層２７ｘを備えている。
バイポーラトランジスタとを同一基板上に有する半導体
装置の製造工程において、ｎ型エピタキシャル層２６，
２６biの形成工程を共有化できるので、低コスト化に加
え、ｎ型エピタキシャル層２６biにより、バイポーラト
ランジスタのコレクタ抵抗を低減できるため、バイポー
ラトランジスタの特性を向上させることができる。 （第５の実施の形態）図１６は本発明の第５の実施の形
態に係る高耐圧半導体装置の構成を模式的に示す断面図
である。この高耐圧半導体装置は、図９に示すｐ型拡散
層２７に代えて、ｎ型ドレイン層９から深さ方向に沿っ
てｎ型埋込み層２に至る領域（ドレインの下方領域）に
は接しないようにｎ型エピタキシャル層２６表面に選択
的に形成されたｐ型拡散層２７ｘを備えている。
【００６１】具体的には、ｐ型拡散層２７ｘは、ｎ型ド
レイン層９におけるゲート電極１２側の端部とｎ型埋込
み層２とを結ぶ最短距離の直線には接しないようにｎ型
エピタキシャル層２６表面に選択的に形成されている。
また、このためｎ型オフセット層４は、ｐ型拡散層２７
ｘ及びｎ型エピタキシャル層２６の各表面に選択的に形
成される。
レイン層９におけるゲート電極１２側の端部とｎ型埋込
み層２とを結ぶ最短距離の直線には接しないようにｎ型
エピタキシャル層２６表面に選択的に形成されている。
また、このためｎ型オフセット層４は、ｐ型拡散層２７
ｘ及びｎ型エピタキシャル層２６の各表面に選択的に形
成される。
【００６２】このようにｐ型拡散層２７ｘがｎ型ドレイ
ン層９の下方に無い構成によれば、第４の実施形態の効
果に加え、ｎ型ドレイン層９の下方ではｎ型オフセット
層４内に広がる空乏層が存在せず、ｎ型ドレイン層９下
方にも電流が流れる。よって、ｎ型ドレイン層９側面部
の電流集中が緩和されるので、ｎ型ドレイン層９での電
流集中に起因する素子の破壊を防止でき、破壊に対する
耐性としての信頼性を向上させることができる。
ン層９の下方に無い構成によれば、第４の実施形態の効
果に加え、ｎ型ドレイン層９の下方ではｎ型オフセット
層４内に広がる空乏層が存在せず、ｎ型ドレイン層９下
方にも電流が流れる。よって、ｎ型ドレイン層９側面部
の電流集中が緩和されるので、ｎ型ドレイン層９での電
流集中に起因する素子の破壊を防止でき、破壊に対する
耐性としての信頼性を向上させることができる。
【００６３】なお、ｐ型拡散層２７ｘの形成に代えて、
ｎ型エピタキシャル層２６を選択的にエッチングし、エ
ッチング部分を埋めるようにｐ型エピタキシャル層３を
ｎ型エピタキシャル層２６上に選択的に形成して図１６
と同様の断面構造を形成しても、本実施の形態と同様に
電流集中を緩和して信頼性を向上させることができる。 （第６の実施の形態）図１７に、本発明の第６の実施形
態に係る半導体装置の模式的な断面図を示す。この半導
体装置は、第３の実施形態の横型ＭＯＳＦＥＴと第２の
実施形態で用いたｎｐｎバイポーラトランジスタとを組
み合わせたものである。ただし、ｐ型素子分離領域１６
の両側には高抵抗のｎ型領域３７、３８が形成され、下
には低抵抗のｐ型層３９が形成されている。
ｎ型エピタキシャル層２６を選択的にエッチングし、エ
ッチング部分を埋めるようにｐ型エピタキシャル層３を
ｎ型エピタキシャル層２６上に選択的に形成して図１６
と同様の断面構造を形成しても、本実施の形態と同様に
電流集中を緩和して信頼性を向上させることができる。 （第６の実施の形態）図１７に、本発明の第６の実施形
態に係る半導体装置の模式的な断面図を示す。この半導
体装置は、第３の実施形態の横型ＭＯＳＦＥＴと第２の
実施形態で用いたｎｐｎバイポーラトランジスタとを組
み合わせたものである。ただし、ｐ型素子分離領域１６
の両側には高抵抗のｎ型領域３７、３８が形成され、下
には低抵抗のｐ型層３９が形成されている。
【００６４】この実施形態によれば、第３の実施形態の
効果に加えて、第２の実施形態と同様に特性の良いバイ
ポーラトランジスタが得られるという効果も有する。以
上、本発明の実施形態を説明したが、本発明は上述の実
施形態に限定されるものではない。例えば、上述の実施
形態ではｎ型を第１導電型、ｐ型を第２導電型とした
が、導電型を全て逆にしても良い。その他、本発明はそ
の要旨を逸脱しない範囲で種々変形して実施できる。
効果に加えて、第２の実施形態と同様に特性の良いバイ
ポーラトランジスタが得られるという効果も有する。以
上、本発明の実施形態を説明したが、本発明は上述の実
施形態に限定されるものではない。例えば、上述の実施
形態ではｎ型を第１導電型、ｐ型を第２導電型とした
が、導電型を全て逆にしても良い。その他、本発明はそ
の要旨を逸脱しない範囲で種々変形して実施できる。
【００６５】
【発明の効果】以上説明したように本発明によれば、高
い耐圧を維持しつつ、低いオン抵抗を実現し得る高耐圧
半導体装置を提供できる。
い耐圧を維持しつつ、低いオン抵抗を実現し得る高耐圧
半導体装置を提供できる。
【図１】本発明の第１の実施形態に係る高耐圧半導体装
置の構成を模式的に示す断面図。
置の構成を模式的に示す断面図。
【図２】同実施の形態におけるｎ型オフセット層のドー
ズ量と耐圧との関係を示す図。
ズ量と耐圧との関係を示す図。
【図３】同実施の形態におけるｐ型エピタキシャル層と
耐圧との関係を示す図。
耐圧との関係を示す図。
【図４】本発明の第２の実施形態に係る高耐圧半導体装
置の構成を模式的に示す断面図。
置の構成を模式的に示す断面図。
【図５】本発明の第３の実施形態に係る高耐圧半導体装
置の構成を模式的に示す断面図。
置の構成を模式的に示す断面図。
【図６】同実施の形態におけるｎ型オフセット層のドー
ズ量と耐圧との関係を示す図。
ズ量と耐圧との関係を示す図。
【図７】同実施の形態におけるｐ型拡散層の総ドーズ量
と拡散深さを変えたときの素子のオン抵抗と耐圧の関係
を示す図。
と拡散深さを変えたときの素子のオン抵抗と耐圧の関係
を示す図。
【図８】同実施の形態における図７の関係をプロットし
て示す図。
て示す図。
【図９】本発明の第４の実施形態に係る高耐圧半導体装
置の構成を模式的に示す断面図。
置の構成を模式的に示す断面図。
【図１０】同実施の形態における製造工程図。
【図１１】同実施の形態における製造工程図。
【図１２】同実施の形態における製造工程図。
【図１３】同実施の形態における製造工程図。
【図１４】同実施の形態における製造工程図。
【図１５】同実施の形態における製造工程図。
【図１６】本発明の第５の実施形態に係る高耐圧半導体
装置の構成を模式的に示す断面図。
装置の構成を模式的に示す断面図。
【図１７】本発明の第６の実施形態に係る高耐圧半導体
装置の構成を模式的に示す断面図。
装置の構成を模式的に示す断面図。
【図１８】従来の高耐圧半導体装置の構成を模式的に示
す断面図。
す断面図。
１…ｐ型半導体基板
２…ｎ型埋込み層
３…ｐ型エピタキシャル層
４…ｎ型オフセット層
５…ｐ型ボディ層
６，６ｎ，６ｐ…ｎ型ソース層
７…ｐ型層
８，８ｎ，８ｐ…ソース電極
９，９ｎ，９ｐ…ｎ型ドレイン層
１０，１０ｎ，１０ｐ…ドレイン電極
１１…ゲート酸化膜
１２，１２ｎ，１２ｐ…ゲート電極
１３，１４…酸化膜
１５…ｎ型素子分離領域
１６…ｐ型素子分離領域
１７…ｎ型埋込み層
１８，１９…ｎ型コレクタ層
２０…コレクタ電極
２１，２２…ｐ型ベース層
２３…ベース電極
２４…ｎ型エミッタ層
２５…エミッタ電極
２６，２６bi…ｎ型エピタキシャル層
２７，２７ｘ…ｐ型拡散層
２７ｎ，２７ｉ…ｐ型ウェル層
３０ｐ…ｎ型ウェル層
３１ｐ…ｐ型ドレイン層
３２ｐ…ｐ型ソース層
３３…窒化膜
３４…ＬＯＣＯＳ酸化膜
３５…絶縁層
３７，３８…ｎ型領域
３９…ｐ型層
Claims (8)
- 【請求項１】 半導体基板と、 この半導体基板に設けられた第１導電型埋込み層と、 この第１導電型埋込み層上に形成された第２導電型エピ
タキシャル層と、 この第２導電型エピタキシャル層上に形成された第１導
電型オフセット層と、 この第１導電型オフセット層表面に選択的に形成された
第１導電型ドレイン層と、 前記第２導電型エピタキシャル層上の前記第１導電型オ
フセット層とは異なる領域に選択的に形成された第１導
電型ソース層と、 この第１導電型ソース層と前記第１導電型オフセット層
とに挟まれた領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記第１導電型ドレイン層に設けられたドレイン電極
と、 前記第１導電型ソース層に設けられたソース電極とを備
え、 オン抵抗は、１５０ｍΩ・ｍｍ ２ より小さく、前記第２
導電型エピタキシャル層の膜厚は１．５ｍｍ〜５．０ｍ
ｍの範囲内であり、不純物のドーズ量は、５×１０ １２
〜１×１０ １３ ｃｍ −１２ の範囲に設定される ことを特
徴とする高耐圧半導体装置。 - 【請求項２】 半導体基板と、 この半導体基板に設けられた第１導電型埋込み層と、 この第１導電型埋込み層上に形成された第２導電型エピ
タキシャル層と、 この第２導電型エピタキシャル層上に形成された第１導
電型オフセット層と、 この第１導電型オフセット層表面に選択的に形成された
第１導電型ドレイン層と、 前記第２導電型エピタキシャル層上の前記第１導電型オ
フセット層とは異なる領域に選択的にかつ前記第２導電
型エピタキシャル層に達するように形成された第２導電
型ボディ層と、 この第２導電型ボディ層表面に選択的に形成された第１
導電型ソース層と、 この第１導電型ソース層と前記第１導電型オフセット層
とに挟まれた領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記第１導電型ドレイン層に設けられたドレイン電極
と、 前記第１導電型ソース層に設けられたソース電極とを備
え、 オン抵抗は、１５０ｍΩ・ｍｍ ２ より小さく、前記第２
導電型エピタキシャル層の膜厚は１．５ｍｍ〜５．０ｍ
ｍの範囲内であり、不純物のドーズ量は、５×１０ １２
〜１×１０ １３ ｃｍ −１２ の範囲に設定される ことを特
徴とする高耐圧半導体装置。 - 【請求項３】 半導体基板と、 この半導体基板に設けられた第１導電型埋込み層と、 この第１導電型埋込み層上に形成された第１導電型エピ
タキシャル層と、 この第１導電型エピタキシャル層上に形成された第２導
電型エピタキシャル層と、 この第２導電型エピタキシャル層表面に選択的に形成さ
れた第１導電型オフセット層と、 この第１導電型オフセット層表面に選択的に形成された
第１導電型ドレイン層と、 前記第２導電型エピタキシャル層表面の前記第１導電型
オフセット層とは異なる領域に選択的に形成された第１
導電型ソース層と、 この第１導電型ソース層と前記導電型オフセット層とに
挟まれた領域上にゲート絶縁膜を介して形成されたゲー
ト電極と、 前記第１導電型ドレイン層に設けられたドレイン電極
と、 前記第１導電型ソース層に設けられたソース電極とを備
え、 オン抵抗は、１５０ｍΩ・ｍｍ ２ より小さく、前記第２
導電型エピタキシャル層の膜厚は１．５ｍｍ〜５．０ｍ
ｍの範囲内であり、不純物のドーズ量は、５×１０ １２
〜１×１０ １３ ｃｍ −１２ の範囲に設定される ことを特
徴とする高耐圧半導体装置。 - 【請求項４】 請求項３に記載の高耐圧半導体装置にお
いて、 前記第２導電型エピタキシャル層に代えて、拡散により
前記第１導電型エピタキシャル層の表面に形成された第
２導電型拡散層を備えたことを特徴とする高耐圧半導体
装置。 - 【請求項５】 請求項４に記載の高耐圧半導体装置にお
いて、 前記第２導電型拡散層は、前記第１導電型ドレイン層か
ら深さ方向に沿って前記第１導電型埋込み層に至る領域
には接しないように前記第１導電型エピタキシャル層表
面に選択的に形成され、 前記第１導電型オフセット層は、前記第２導電型拡散層
及び前記第１導電型エピタキシャル層の各表面に選択的
に形成されたことを特徴とする高耐圧半導体装置。 - 【請求項６】 請求項４又は請求項５に記載の高耐圧半
導体装置と、この高耐圧半導体装置よりも低い耐圧をも
つ低耐圧半導体装置とが同一基板上に配置された半導体
装置であって、 前記低耐圧半導体装置は、 前記第１導電型エピタキシャル層上にて、前記高耐圧半
導体装置とは異なる低耐圧装置領域に選択的に形成され
た第２導電型拡散層と、 この低耐圧装置領域の第２導電型拡散層表面に選択的に
形成された第１導電型ドレイン層と、 前記低耐圧装置領域の第２導電型拡散層表面にて、この
第１導電型ドレイン層とは異なる領域に選択的に形成さ
れた第１導電型ソース層と、 前記低耐圧装置領域の第１導電型ソース層上及び前記第
１導電型ドレイン層上にゲート絶縁膜を介して形成され
たゲート電極と、 前記低耐圧装置領域の第１導電型ドレイン層に設けられ
たドレイン電極と、 前記低耐圧装置領域の第１導電型ソース層に設けられた
ソース電極とを備えており、且つ、前記低耐圧半導体装
置における第２導電型拡散層の拡散プロファイルが前記
高耐圧半導体装置における第２導電型拡散層の拡散プロ
ファイルと同一であることを特徴とする半導体装置。 - 【請求項７】 請求項１乃至請求項５のいずれか１項に
記載の高耐圧半導体装置において、 前記第１導電型埋込み層と前記ドレイン電極とを接続す
る第１導電型素子分離領域を備えたことを特徴とする高
耐圧半導体装置。 - 【請求項８】 請求項６に記載の半導体装置において、 前記高耐圧半導体装置は、前記第１導電型埋込み層と前
記ドレイン電極とを接続する第１導電型素子分離領域を
備えたことを特徴とする半導体装置。
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|---|---|---|---|
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Applications Claiming Priority (3)
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|---|---|---|---|
| JP9-62687 | 1997-03-17 | ||
| JP6268797 | 1997-03-17 | ||
| JP18683697A JP3400301B2 (ja) | 1997-03-17 | 1997-07-11 | 高耐圧半導体装置 |
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| JPH10321853A JPH10321853A (ja) | 1998-12-04 |
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ID=26403734
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|---|---|---|---|
| JP18683697A Expired - Lifetime JP3400301B2 (ja) | 1997-03-17 | 1997-07-11 | 高耐圧半導体装置 |
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-
1997
- 1997-07-11 JP JP18683697A patent/JP3400301B2/ja not_active Expired - Lifetime
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| JPH10321853A (ja) | 1998-12-04 |
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