JP2011049456A

JP2011049456A - 高耐圧半導体装置及びその製造方法

Info

Publication number: JP2011049456A
Application number: JP2009198237A
Authority: JP
Inventors: Kengo Shima; 健悟島
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 2009-08-28
Filing date: 2009-08-28
Publication date: 2011-03-10

Abstract

【課題】チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面から所定の深さまで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ゲート酸化膜５００の下のチャネル部５５０の一部に形成される閾値調整用拡散部５５５と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。
【選択図】図１

Description

本発明は、高耐圧半導体装置及びその製造方法に関する。

従来から、高耐圧半導体装置として、ＬＤＭＯＳ型半導体装置が使用されている。例えば、第１導電型の半導体基板の上にゲート絶縁膜と、その上にゲート電極を形成し、このゲート電極が形成されてない部分のゲート絶縁膜をエッチングする。その後熱酸化膜を形成し、２重拡散型絶縁ゲート電界効果型トランジスタのソース領域に、ボディ領域となる第２導電型の不純物を注入し、この半導体基板を熱処理する。この第２導電型のボディ領域に、チャネルドープとして第１導電型の不純物を、前記半導体基板面からの垂直方向に対し、同一素子上のドレイン領域からソース領域の方向に、７゜を越える傾きで傾けて注入する半導体装置が提案されている（例えば、特許文献１参照）。

この半導体装置によれば、チャネルドープ不純物が拡散してボディ領域の濃度を低下させたり、ドリフト領域の濃度を増加させたりすることに起因する耐圧低下を防ぎながら、低閾値電圧化できる効果があるとされている。

特開２０００−１８８３９１号公報

しかし、特許文献１に記載の半導体装置は、ソース部から第２導電型の不純物拡散をしてチャネルを形成し、第１導電型の不純物拡散をしてソース領域を形成する。このため、拡散工程は、通常高温（Ｓｉ半導体基板へ不純物拡散をする場合、１２００℃程度）であり、他の素子の拡散構造が変化し、制御が困難であるという問題があった。

従って、本発明の目的は、チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供することにある。

［１］本発明は、上記目的を達成するため、第１導電型の半導体基板上に形成された第２導電型のソース領域と、前記半導体基板の表面から所定の深さまで形成された第２導電型の電界緩和層と、前記電界緩和層の領域内において前記ソース領域から遠い領域の上層領域に形成されたドレイン領域と、前記ドレイン領域と前記ソース領域の間で前記半導体基板表面の活性領域に形成されたゲート酸化膜と、前記ゲート酸化膜の下のチャネル部の一部に形成される閾値調整用拡散部と、前記ドレイン領域と前記ゲート酸化膜の間の前記半導体層表面に形成されたＬＯＣＯＳ酸化膜と、前記ゲート酸化膜上から前記ＬＯＣＯＳ酸化膜上に張り出して形成されたゲート電極と、を有することを特徴とする高耐圧半導体装置を提供する。

［２］前記閾値調整用拡散部は、第１導電型の不純物拡散により形成されたものであることを特徴とする上記［１］に記載の高耐圧半導体装置であってもよい。

［３］また、前記閾値調整用拡散部は、前記半導体基板の表面からの拡散深さ及び拡散幅を製造パラメータとして形成されていることを特徴とする上記［１］又は［２］に記載の高耐圧半導体装置であってもよい。

［４］本発明は、上記目的を達成するため、第１導電型の半導体基板上に、前記半導体基板の表面から所定の深さまで、第２導電型の電界緩和層を形成するウエル形成工程と、ＬＯＣＯＳ酸化膜形成工程と、ゲート酸化膜の下のチャネル部の一部に不純物拡散領域を形成する閾値調整用拡散部形成工程と、ドレイン領域とソース領域の間で前記半導体基板の表面の活性領域に前記ゲート酸化膜を形成し、前記ゲート酸化膜上から前記ＬＯＣＯＳ酸化膜上に張り出してゲート電極を形成するゲート酸化膜及び電極形成工程と、前記ゲート酸化膜を挟んで対向して、ソース領域、及び、電界緩和層の領域内にドレイン領域を形成するソース、ドレイン形成工程と、を有する高耐圧半導体装置の製造方法を提供する。

［５］前記閾値調整用拡散部は、第１導電型の不純物拡散により形成することを特徴とする上記［４］に記載の高耐圧半導体装置の製造方法であってもよい。

［６］また、前記閾値調整用拡散部は、前記半導体基板の表面からの拡散深さ及び拡散幅を製造パラメータとして形成することを特徴とする上記［４］又は［５］に記載の高耐圧半導体装置の製造方法であってもよい。

本発明の一形態によれば、チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供することができる。

図１は、本発明の実施の形態に係る高耐圧半導体装置１０の構成断面図である。図２は、本発明の実施の形態に係る高耐圧半導体装置１０の工程図である。図３Ａは、本発明の実施の形態に係る高耐圧半導体装置１０の工程を示す断面図である。図３Ｂは、本発明の実施の形態に係る高耐圧半導体装置１０の工程を示す断面図である。図３Ｃは、本発明の実施の形態に係る高耐圧半導体装置１０の工程を示す断面図である。図４は、半導体基板１００の表面からの深さｄと不純物濃度Ｎとの関係を示す図である。

（本発明の実施の形態に係る高耐圧半導体装置の構成）
高耐圧半導体装置１０は、第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面から所定の深さまで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ゲート酸化膜５００の下のチャネル部５５０の一部に形成される閾値調整用拡散部５５５と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成されている。

上記の構成は、ｎ型ＭＯＳＦＥＴの構成であるが、第１導電型をｎ型、第２導電型をｐ型とするｐ型ＭＯＳＦＥＴの構成とすることもできる。以下では、上記示したｎ型ＭＯＳＦＥＴの構成で説明を行なう。

尚、ソース領域２００、ドレイン領域４００、及びゲート電極５１０は、それぞれコンタクトプラグ６５０を介して配線層６６０に接続され、これらの間には層間絶縁膜６７０が埋入され、最上層にはパシベーション層６８０が形成されて全体が構成されている。

半導体基板１００は、バルクＳｉ基板、ＳＯＩ（Silicon On Insulator）基板等を用いることができる。

ソース領域２００は、ｎ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ等のｎ型不純物を半導体基板１００のｎ型ＭＯＳＦＥＴの領域に注入することにより形成される。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ_２等のｐ型不純物を半導体基板１００のｐ型ＭＯＳＦＥＴの領域に注入することにより形成される。

電界緩和層３００は、ｎ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ等のｎ型不純物をイオン打込みを行なった後、熱拡散により所定の深さまで不純物を導入する。ｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ_２等のｐ型不純物がイオン打込み後、熱拡散される。

ドレイン領域４００は、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域、すなわち、右側のバーズビーク６０２の右側領域に形成され、ソース領域２００と同様に、ｎ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ等のｎ型不純物を半導体基板１００のｎ型ＭＯＳＦＥＴの領域に注入することにより形成される。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ_２等のｐ型不純物を半導体基板１００のｐ型ＭＯＳＦＥＴの領域に注入することにより形成される。

ゲート酸化膜５００は、例えばＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。

ゲート電極５１０は、導電型不純物を含む多結晶Ｓｉまたは多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。ゲート電極５１０には、ＭＯＳＦＥＴ１０がｎ型ＭＯＳＦＥＴの場合には、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ２等のｐ型不純物が用いられる。

閾値調整用拡散部５５５は、ゲート酸化膜５００の下のチャネル部５５０の一部に形成された不純物拡散領域である。ｎ型ＭＯＳＦＥＴの場合には、Ｂ、ＢＦ_２等のｐ型不純物をイオン注入、または熱拡散することにより形成される。また、ＭＯＳＦＥＴ１０がｐ型ＭＯＳＦＥＴの場合には、Ｐ、Ａｓ等のｎ型不純物をイオン注入、または熱拡散することにより形成される。

ここで、図１に示すように、閾値調整用拡散部５５５の半導体基板１００の表面からの拡散深さｄ及び拡散幅ａとすると、例えば、チャネル長６μｍに対して、ｄ＝０．１〜０．２μｍ、ａ＝１μｍである。この拡散深さｄ及び拡散幅ａは、閾値調整のための製造パラメータとして適宜変更して設定することができる。

ＬＯＣＯＳ酸化膜６００は、例えば、ＳｉＯ_２等の絶縁材料からなり、素子分離の機能を有する。

コンタクトプラグ６５０は、アルミ（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）、ポリシリコン等が使用される。

配線層６６０は、アルミ（Ａｌ）、銅（Ｃｕ）等の金属配線材料が使用される。

層間絶縁膜６７０は、ＳｉＯ_２等の絶縁材料が使用される。

パシベーション層６８０は、ＳｉＯ_２とプラズマＣＶＤによるＳｉＮの２重層が用いられる。

（本発明の実施の形態に係る高耐圧半導体装置の製造方法）
図２は、本発明の実施の形態に係る高耐圧半導体装置１０の工程図である。以下では、ｎ型ＭＯＳＦＥＴの構成の場合について製造工程（プロセス）の説明を行なう。半導体基板１００上に、ウエル形成（電界緩和層、拡散形成）工程（Ｓｔｅｐ１）、ＬＯＣＯＳ酸化膜形成工程（Ｓｔｅｐ２）、閾値調整用拡散部形成工程（Ｓｔｅｐ３）、ゲート酸化膜、電極形成工程（Ｓｔｅｐ４）、ソース、ドレイン形成工程（Ｓｔｅｐ５）、電極形成工程（Ｓｔｅｐ６）を順次行なう。ただし、上記の工程順序は変更可能な範囲で順序を入れ替えて行なってもよい。以下、図３Ａ〜図３Ｃに従い、各製造工程を説明する。

図３Ａ（ａ）に示すように、酸化膜ＳｉＯ２７００を生成し、レジスト７０２を塗布した後に、露光、現像、エッチングにより電界緩和層３００を形成する領域以外をマスクする。

次に、図３Ａ（ｂ）に示すように、ｎ型不純物（リンＰ）をイオン注入する。レジスト７００を除去した後に、注入したリンを一定の深さまで熱処理により拡散させてウエル形成を行なうことにより電界緩和層３００を形成する。

次に、図３Ａ（ｃ）に示すように、酸化膜ＳｉＯ２７００をエッチング除去した後に、ＬＯＣＯＳ酸化膜の成膜を行なう。酸化膜ＳｉＯ２７０８を生成した後に、窒化膜Ｓｉ３Ｎ４７１０を生成し、レジスト７１２を塗布した後に、露光、現像、エッチングによりＬＯＣＯＳ酸化膜６００を形成する領域以外をマスクする。

次に、図３Ｂ（ｄ）に示すように、レジスト７１２を除去した後に、窒化膜Ｓｉ３Ｎ４７１０をマスクにして、厚いフィールド酸化膜、すなわち、ＬＯＣＯＳ酸化膜６００を生成する。ＬＯＣＯＳ酸化膜６００を生成後に、窒化膜Ｓｉ３Ｎ４７１０を除去する。

次に、図３Ｂ（ｅ）に示すように、ゲート酸化膜５００の下のチャネル部５５０の一部において、閾値調整用拡散部５５５となる領域をマスクして、ｐ型不純物（ボロンＢ）をイオン打込み、熱拡散することにより閾値調整用拡散部５５５を形成する。閾値調整用拡散部５５５の半導体基板１００の表面からの拡散深さｄ及び拡散幅ａを製造パラメータとして適宜変更して設定することにより、閾値調整を行なう。

ここで、図４は、半導体基板１００の表面からの深さｄと不純物濃度Ｎとの関係を示す図である。半導体基板１００の表面での不純物濃度Ｎ０が深さｄに従って濃度低下していく不純物濃度のプロファイルを示したものである。このボロンの不純物濃度が、半導体基板１００の不純物レベルＮｂと同じになったところを閾値調整用拡散部５５５の深さと定義している。具体的には、例えば、チャネル長６μｍに対して、閾値調整用拡散部５５５の深さｄ＝０．１〜０．２μｍ、幅ａ＝１μｍである。

次に、図３Ｂ（ｆ）に示すように、所定のチャネル長（例えば、６μｍ）となるようにゲート酸化膜５００をＳｉＯ２により生成した後に、ゲート電極形成のためのポリシリコンの成膜を行ない、レジスト７１２を塗布する。このレジスト７１２は、ポリシリコンのエッチングにより、ゲート電極５１０がゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されるようなマスク形状とする。

上記示したポリシリコンのエッチングにより、図３Ｃ（ｇ）に示すように、ゲート電極５１０が形成される。

次に、図３Ｃ（ｈ）に示すように、図示省略するが、ソース領域２００となる領域をマスクして、ｎ型不純物（リンＰ）を拡散させることによりソース領域２００を形成する。

最後に、図３Ｃ（ｉ）に示すように、ソース領域２００、ドレイン領域４００、及びゲート電極５１０に、それぞれコンタクトプラグ６５０を介して配線層６６０を形成し、これらの間に層間絶縁膜６７０を埋入し、最上層にはパシベーション層６８０を形成することによりｎ型ＭＯＳＦＥＴが完成する。

（本発明の実施の形態の効果）
本発明の実施の形態によれば、ゲート酸化膜５００の下のチャネル部５５０の一部に閾値調整用拡散部５５５を形成するので、チャネルの閾値調整が容易にできる。また、チャネルが実効的に形成される領域は、閾値調整用拡散部５５５のみであるので、チャネル長を小さくできる。これにより、オン抵抗の小さい高耐圧半導体装置及びその製造方法が可能となる。

閾値調整用拡散部５５５の半導体基板１００の表面からの拡散深さｄ及び拡散幅ａとし、これを閾値調整のための製造パラメータとして適宜変更して設定することができる。これにより、閾値が容易に制御可能となる。また、閾値調整用拡散部５５５がゲート酸化膜５００の下のチャネル部５５０の一部のみであることから、他の素子部分の拡散構造が変化することも大幅に抑制でき、品質の安定化、歩留まりの向上等に効果を有する。

尚、本発明は上記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。

１０ …高耐圧半導体装置
１００…半導体基板
２００…ソース領域
３００…電界緩和層
４００…ドレイン領域
５００…ゲート酸化膜
５１０…ゲート電極
５５０…チャネル部
５５５…閾値調整用拡散部
６００…ＬＯＣＯＳ酸化膜
６０１、６０２…バーズビーク
６５０…コンタクトプラグ
６６０…配線層
６７０…層間絶縁膜
６８０…パシベーション層
７００、７０２、７０６、７１２…レジスト

Claims

第１導電型の半導体基板上に形成された第２導電型のソース領域と、
前記半導体基板の表面から所定の深さまで形成された第２導電型の電界緩和層と、
前記電界緩和層の領域内において前記ソース領域から遠い領域の上層領域に形成されたドレイン領域と、
前記ドレイン領域と前記ソース領域の間で前記半導体基板表面の活性領域に形成されたゲート酸化膜と、
前記ゲート酸化膜の下のチャネル部の一部に形成される閾値調整用拡散部と、
前記ドレイン領域と前記ゲート酸化膜の間の前記半導体層表面に形成されたＬＯＣＯＳ酸化膜と、
前記ゲート酸化膜上から前記ＬＯＣＯＳ酸化膜上に張り出して形成されたゲート電極と、
を有することを特徴とする高耐圧半導体装置
前記閾値調整用拡散部は、第１導電型の不純物拡散により形成されたものであることを特徴とする請求項１に記載の高耐圧半導体装置。
前記閾値調整用拡散部は、前記半導体基板の表面からの拡散深さ及び拡散幅を製造パラメータとして形成されていることを特徴とする請求項１又は２に記載の高耐圧半導体装置。
第１導電型の半導体基板上に、
前記半導体基板の表面から所定の深さまで、第２導電型の電界緩和層を形成するウエル形成工程と、
ＬＯＣＯＳ酸化膜形成工程と、
ゲート酸化膜の下のチャネル部の一部に不純物拡散領域を形成する閾値調整用拡散部形成工程と、
ドレイン領域とソース領域の間で前記半導体基板の表面の活性領域に前記ゲート酸化膜を形成し、前記ゲート酸化膜上から前記ＬＯＣＯＳ酸化膜上に張り出してゲート電極を形成するゲート酸化膜及び電極形成工程と、
前記ゲート酸化膜を挟んで対向して、ソース領域、及び、電界緩和層の領域内にドレイン領域を形成するソース、ドレイン形成工程と、
を有する高耐圧半導体装置の製造方法。
前記閾値調整用拡散部は、第１導電型の不純物拡散により形成することを特徴とする請求項４に記載の高耐圧半導体装置の製造方法。
前記閾値調整用拡散部は、前記半導体基板の表面からの拡散深さ及び拡散幅を製造パラメータとして形成することを特徴とする請求項４又は５に記載の高耐圧半導体装置の製造方法。