JP3217554B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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Description
高耐圧半導体装置に関する。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、1チップ上に集積化して形成し
た集積回路(IC)が多用されている。このようなIC
中で、高耐圧素子を含むものはパワーICと呼ばれてい
る。パワーICの中でも駆動回路と制御回路とが一体化
されたものは、ディスプレー駆動装置や車載用IC等、
多くの用途に用いることができる。この種のパワーIC
の出力段に用いられるMOSFETには、高いドレイン
耐圧と低いオン抵抗が要求される。
MOSFETの構造を示す素子断面図である。図中、7
1はp型半導体基板を示しており、このp型半導体基板
71上には、高抵抗のn- 型活性層72がエピタキシャ
ル成長されている。このn- 型活性層72の表面には、
p型ベース層74aおよび低抵抗のp+ 型ベース層74
bが選択的に形成されており、これらベース層74a,
74bの表面には、n+ 型ソース層75が選択的に形成
されている。p+ 型ベース層74bおよびn+ 型ソース
層75にはソース電極78が設けられている。
オフセット層73が選択的に形成されており、このn型
オフセット層73の表面には、n+ 型ドレイン層76が
選択的に形成されている。このn+ 型ドレイン層76に
は、ドレイン電極79が設けられている。
ス層75とで挟まれた領域上には、ゲート酸化膜81を
介して、フィールドプレートを有するゲート電極80が
設けられている。
によれば、n+ 型ドレイン層76がn型オフセット層7
3内に形成されているため、通常のMOSFETに比べ
て耐圧が高くなる。
Tにあっては、p型半導体基板71とn- 型活性層72
とによるpn接合分離が行なわれているが、素子間を十
分に絶縁分離できず、ノイズに対して弱いなどの問題が
あった。
場合、オン状態においては、p型半導体基板71とn+
ドレイン層76との間に電源電位が印加されるので、p
型半導体基板71とn- 型活性層72との接合部から上
下方向に空乏層が広がり、オン抵抗が高くなるという問
題があった。
耐圧MOSFETは、必要な耐圧は確保できたが、素子
間の絶縁分離が不十分であった。また、ハイサイド・ス
イッチとして用いた場合には、素子内に空乏層が広が
り、オン抵抗が高くなるという問題があった。
ので、その目的とするところは、耐圧、絶縁分離および
オン抵抗を同時に改善できる高耐圧半導体装置を提供す
ることにある。
めに、本発明の高耐圧半導体装置は、表面が絶縁層であ
る基板上に高抵抗半導体層と、この高抵抗半導体層の表
面に選択的に形成された第1導電型ベース層と、この第
1導電型ベース層の表面に選択的に形成された第1の第
2導電型半導体層と、前記高抵抗半導体層の表面に選択
的に形成され、前記絶縁層に達しない第2導電型オフセ
ット層と、この第2導電型オフセット層の表面に選択的
に形成された第2の第2導電型半導体層と、前記第1の
第2導電型半導体層と前記第2の第2導電型半導体層と
の間の領域上にゲート絶縁膜を介して設けられたゲート
電極とを備え、前記第2導電型オフセット層は、その拡
散深さが1〜2μmで、そのドーズ量が2〜3×1012
cm-2であることを特徴とする。
るので、従来のpn接合分離よりも確実に素子間を分離
できる。更に、本発明者等の研究によれば、上記の如き
に第2導電型オフセット層の不純物濃度および深さを選
べば、耐圧およびオン抵抗について良好な結果が得られ
ることが分かった。したがって、本発明によれば、絶縁
分離、耐圧およびオン抵抗を同時に改善できる。
る。図1は、本発明の第1の実施例に係わる高耐圧MO
SFETの素子構造を示す素子断面図である。
半導体基板1上には、絶縁層2を介して、高抵抗のp-
型活性層3が設けられている。このp- 型活性層3は、
例えば、エピタキシャル成長法により形成する。このp
- 型活性層3の表面には、パンチスールー防止用の低抵
抗のp+ 型ベース層4a、およびpチャネル形成用のp
型ベース層4bが選択的に形成されており、これらベー
ス層4a,4bの表面には、n+ 型ソース層5が選択的
に形成されている。p+ 型ベース層4bおよびn+ 型ソ
ース層5にはソース電極8が設けられている。
フセット層7が選択的に形成されている。このn型オフ
セット層7は、例えば、ドーズ量2〜5×1012cm-2
の条件でドナーとなるイオンを注入した後、熱処理によ
って浅い拡散を行なって形成する。このn型オフセット
層7の表面には、n+ 型ドレイン層6が選択的に形成さ
れている。このn+ 型ドレイン層6にはドレイン電極9
が設けられている。
層6とで挟まれた領域上には、厚さ15nm程度のゲー
ト酸化膜11を介してゲート電極10が設けられてい
る。このゲート電極10はフィールドプレートを有し、
このフィールドプレートはゲート部のドレイン端におけ
る電界を弱める働きを行なっている。
によれば、n+ 型ドレイン層6がn型オフセット層7内
に形成されているため、通常のMOSFETに比べて耐
圧が高くなるのは勿論のこと、半導体基板1上に絶縁層
2を介して素子が形成され、つまり、SOI基板上に素
子が形成されているので、従来に比べて、素子間の分離
が完全なものになる。
不純物濃度および深さを選んでいるので、耐圧およびオ
ン抵抗の両方を改善できる。図5,図6は、そのことを
示す実験データである。
のオフセット領域へのドーズ量と耐圧との関係を示す特
性図である。この図5からドーズ量が3×1012cm-2
以上になると耐圧は拡散深さによらずに急激に低下す
る。また、拡散深さが1μm以下だと耐圧のピークも低
く、最適なドーズ量の領域も狭い。したがって、必要な
耐圧を得るためには少なくとも1μm,より好ましくは
1.5μm以上の拡散深さが必要である。そして、ドー
ズ量が2〜3×1012cm-2の範囲にあれば、十分な耐
圧を得ることが可能である。
したときの拡散深さとオン抵抗との関係を示す特性図で
ある。この図6より拡散深さ1.5〜2μmまでは深く
なるにつれてオン抵抗が減少するがそれ以上になるとオ
ン抵抗は増加することが分かる。
層7は、拡散深さが1〜2μm、ドーズ量が2〜3×1
012cm-2であれば、オン抵抗および耐圧の改善につい
て両立できる。
たきのドーズ量と耐圧との関係を示す特性図を示してお
く。ドーズ量を増やしていくと、大体2×1012cm-2
を越えると急速に耐圧は低下する。p型基板の濃度を上
げていくと、耐圧が低下するドーズ量を増やすことがで
き、オン抵抗の低減が図れる。しかし、p型基板の濃度
が1×1016cm-2を越えると耐圧が低下するので、p
型基板の濃度は1×1016cm-2付近が良い。
I基板の採用と、n型オフセット層7の最適化により、
ハイサイド・スイッチングに用いても、オン抵抗を上げ
ること無く、高いドレイン耐圧を達成できる高耐圧MO
SFETが得られる。
耐圧MOSFETの素子構造を示す素子断面図である。
本実施例の高耐圧MOSFETが先の実施例のそれと異
なる点は、n型オフセット層7aがp+ 型ベース層4b
の下部にまで延びていることにある。このようなn型オ
フセット層7aは、基板全面に対してイオン注入を行な
うことにより、容易に作成できる。このように構成され
た高耐圧MOSFETでも、先の実施例のそれと同様な
効果が得られる。
耐圧MOSFETの素子構造を示す素子断面図である。
本実施例の高耐圧MOSFETが第1の実施例のそれと
異なる点は、n型オフセット層7bの濃度プロファイル
にある。すなわち、n型オフセット層7bの濃度ピーク
が表面よりも深い位置にある。このようなn型オフセッ
ト層7bは、加速エネルギーを高くしてイオン注入すれ
ば形成できる。また、n型オフセット層7bの濃度ピー
クが深くなるので、n+ ドレイン層6aも深く形成して
ある。
電流が流れるため、表面抵抗の影響を受けなくなり、耐
圧を保ったまま更にオン抵抗を低くできる。図4は、本
発明の第4の実施例に係わる高耐圧MOSFETの素子
構造を示す素子断面図である。
施例のそれと異なる点は、ゲートおよびフィールドプレ
ートのエッジ部のn型オフセット層7cのn型不純物濃
度が、他の部分のn型オフセット層7のそれよりも低く
なっていることにある。このようなn型オフセット層7
は、例えば、n型オフセット層7cの部分にマスクをつ
けてイオン注入を行なえば形成できる。
がガードリングとして機能するので、オフセット層7の
n型不純物の濃度を高くできる。このため、オフセット
層7の総ドーズ量を増加できるので、耐圧を保ったまま
更にオン抵抗を低くできる。
低濃度のp- 型半導体層を用いても良い。以上四つの実
施例について説明したが、本発明は上述した実施例に限
定されるものではない。
導体層の導電型を全て逆導電型にしても良い。なお、活
性層の導電型は、他の半導体層の導電型に関係なく、p
型およびn型のどちらでも良い。また、上記実施例を組
み合わせても良い。その他、本発明の要旨を逸脱しない
範囲で、種々変形して実施できる。
圧を保ったまま、絶縁分離およびオン抵抗を改善できる
高耐圧MOSFETが得られる。
ETの素子構造を示す素子断面図
ETの素子構造を示す素子断面図
ETの素子構造を示す素子断面図
ETの素子構造を示す素子断面図
量と耐圧との関係を示す特性図
の構造を示す素子断面図
層) 7,7a,7b,7c…n型オフセット層(第2導電型
オフセット層) 8…ソース電極 9…ドレイン電極 10…ゲート電極 11…ゲート酸化膜
Claims (1)
- 【請求項1】表面が絶縁層である基板上に高抵抗半導体
層と、 この高抵抗半導体層の表面に選択的に形成された第1導
電型ベース層と、 この第1導電型ベース層の表面に選択的に形成された第
1の第2導電型半導体層と、 前記高抵抗半導体層の表面に選択的に形成され、前記絶
縁層に達しない第2導電型オフセット層と、 この第2導電型オフセット層の表面に選択的に形成され
た第2の第2導電型半導体層と、 前記第1の第2導電型半導体層と前記第2の第2導電型
半導体層との間の領域上にゲート絶縁膜を介して設けら
れたゲート電極とを具備してなり、 前記第2導電型オフセット層は、その拡散深さが1〜2
μmで、そのドーズ量が2〜3×1012cm-2であるこ
とを特徴とする高耐圧半導体装置。
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