JP2526960B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば電力用のスイッチング素子として
用いられるようになる絶縁ゲート型バイポートランジス
タ（I nsulated Gate Bipolar Transistor:IGBT）で
構成される導電変調型MOSFETに関する。
用いられるようになる絶縁ゲート型バイポートランジス
タ（I nsulated Gate Bipolar Transistor:IGBT）で
構成される導電変調型MOSFETに関する。
［従来の技術］ 電力用のスイッチング素子としては、高耐圧と同時に
オン抵抗が低い状態とされる条件が両立されることが要
求されているもので、このような条件を満足させる素子
として、導電変調型MOSFETとされる絶縁ゲート型バイポ
ーラトランジスタ（以下IGBTと略称する）が開発されて
いる。
オン抵抗が低い状態とされる条件が両立されることが要
求されているもので、このような条件を満足させる素子
として、導電変調型MOSFETとされる絶縁ゲート型バイポ
ーラトランジスタ（以下IGBTと略称する）が開発されて
いる。
しかしこのIGBTは、素子内部に寄生サイリスタを有し
ているものであり、コレクタ電流が大きくなると上記寄
生サイリスタがオンし、ゲートに印加される電圧を変化
させるようにしても、コレクタ電流が制御されないよう
になるラッチアップ現象が生ずる。
ているものであり、コレクタ電流が大きくなると上記寄
生サイリスタがオンし、ゲートに印加される電圧を変化
させるようにしても、コレクタ電流が制御されないよう
になるラッチアップ現象が生ずる。
このような問題点を解決するために、例えば特開昭60
−196974号に示されるように、ソース領域の直下に高濃
度の不純物層を形成するようにしている。また、東芝レ
ビューの40巻５号（1985年）第427頁に示されているよ
うに、中性子線あるいは電子線を照射する等の対策が考
えられている。
−196974号に示されるように、ソース領域の直下に高濃
度の不純物層を形成するようにしている。また、東芝レ
ビューの40巻５号（1985年）第427頁に示されているよ
うに、中性子線あるいは電子線を照射する等の対策が考
えられている。
しかし、このような手段によっては、ラッチアップ現
象が発生するときのコレクタ電流（ラッチアップ電流）
は大きくなるものであるが、同時にオン抵抗も大きくな
る。そして、この素子のオン抵抗とラッチアップ電流と
の関係は、素子作成条件によって相違するようになり、
素子作成者によって決定されるような状態となってしま
う。
象が発生するときのコレクタ電流（ラッチアップ電流）
は大きくなるものであるが、同時にオン抵抗も大きくな
る。そして、この素子のオン抵抗とラッチアップ電流と
の関係は、素子作成条件によって相違するようになり、
素子作成者によって決定されるような状態となってしま
う。
［発明が解決しようとする課題］ この発明は上記のような点に鑑みなされたもので、オ
ン抵抗に影響を与えることなく、ラッチアップ現象の発
生が効果的に防止されるようにする導電変調型MOSFETを
提供しようとするものである。
ン抵抗に影響を与えることなく、ラッチアップ現象の発
生が効果的に防止されるようにする導電変調型MOSFETを
提供しようとするものである。
またこの発明にあっては、オン抵抗とラッチアップ電
流との相互関係が任意に選定できるようにすると共に、
ラッチアップ現象によって素子が破壊されることを確実
に防止できるようにした自己診断機能が設定できるよう
にする導電変調型MOSFETを提供することにある。
流との相互関係が任意に選定できるようにすると共に、
ラッチアップ現象によって素子が破壊されることを確実
に防止できるようにした自己診断機能が設定できるよう
にする導電変調型MOSFETを提供することにある。
［課題を解決するための手段］ すなわち、この発明に係る導電変調型MOSFETにあって
は、第１の導電型の半導体基板上に低不純物濃度の第２
の導電型のボディを形成すると共に、このボディの表面
に第１の導電型のベース層を形成し、このベース層表面
にチャネル領域を残すようにして第２の導電型のソース
層を形成するようにした導電変調型MOSFETにおいて、上
記チャネル領域に対応してゲート絶縁層を介してゲート
電極が設定されるようにし、さらに上記ボディ層表面に
正孔エミッタ電極を形成すると共に、ソース層表面に電
子エミッタ電極が形成されるようにする。そして、正孔
エミッタ電極と電子エミッタ電極を抵抗回路を介して電
気的に接続し、正孔エミッタ電流および電子エミッタ電
流の相対関係を監視できるようにする。
は、第１の導電型の半導体基板上に低不純物濃度の第２
の導電型のボディを形成すると共に、このボディの表面
に第１の導電型のベース層を形成し、このベース層表面
にチャネル領域を残すようにして第２の導電型のソース
層を形成するようにした導電変調型MOSFETにおいて、上
記チャネル領域に対応してゲート絶縁層を介してゲート
電極が設定されるようにし、さらに上記ボディ層表面に
正孔エミッタ電極を形成すると共に、ソース層表面に電
子エミッタ電極が形成されるようにする。そして、正孔
エミッタ電極と電子エミッタ電極を抵抗回路を介して電
気的に接続し、正孔エミッタ電流および電子エミッタ電
流の相対関係を監視できるようにする。
［作用］ 上記のように構成されるゲート絶縁型バイポーラトラ
ンジスタにあっては、ベース層およびソース層それぞれ
に独立的に正孔エミッタ電極および電子エミッタ電極が
形成されるようになるものであるため、電子の流れが電
子エミッタ電極からソース層およびチャネル領域を介し
て半導体層に向けて設定されるようになり、また正孔電
流の流れが半導体層からボディ層を介して正孔エミッタ
電極に向けて設定されるようになるものであり、素子外
部に正孔電流および電子電流を分離して取り出すことが
できるようになる。したがって、正孔エミッタ電極と電
子エミッタ電極とを接続する抵抗回路の値に対応してラ
ッチアップ現象が発生するときのコレクタ電流が増加で
きるようになるものであり、また上記正孔電流と電子電
流との相対関係からラッチアップ現象の発生が検知され
るようになる。
ンジスタにあっては、ベース層およびソース層それぞれ
に独立的に正孔エミッタ電極および電子エミッタ電極が
形成されるようになるものであるため、電子の流れが電
子エミッタ電極からソース層およびチャネル領域を介し
て半導体層に向けて設定されるようになり、また正孔電
流の流れが半導体層からボディ層を介して正孔エミッタ
電極に向けて設定されるようになるものであり、素子外
部に正孔電流および電子電流を分離して取り出すことが
できるようになる。したがって、正孔エミッタ電極と電
子エミッタ電極とを接続する抵抗回路の値に対応してラ
ッチアップ現象が発生するときのコレクタ電流が増加で
きるようになるものであり、また上記正孔電流と電子電
流との相対関係からラッチアップ現象の発生が検知され
るようになる。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。第１図（ａ）は導電変調型MOSFETとされる絶縁ゲー
ト型バイポーラトランジスタの断面構成を示しているも
ので、製造工程にしたがってその構成を説明すると、ま
ず高不純物濃度のp+の半導体基板11を設定する。このｐ
型の半導体基板11の表面には、正孔の注入を製造するた
めの高不純物濃度のn+のバッファ層12をエピタキシャル
成長によって形成し、その後さらに低不純物濃度のn-の
ベース層13をエピタキシャル成長によって形成する。
る。第１図（ａ）は導電変調型MOSFETとされる絶縁ゲー
ト型バイポーラトランジスタの断面構成を示しているも
ので、製造工程にしたがってその構成を説明すると、ま
ず高不純物濃度のp+の半導体基板11を設定する。このｐ
型の半導体基板11の表面には、正孔の注入を製造するた
めの高不純物濃度のn+のバッファ層12をエピタキシャル
成長によって形成し、その後さらに低不純物濃度のn-の
ベース層13をエピタキシャル成長によって形成する。
このようにして半導体基板11上にダブルエピタキシャ
ル成長によってバッファ層12およびベース層13が形成さ
れた基板10に対しては、SiO2等によるゲート絶縁膜20を
形成した後、ポリシリコン、メタルシリサイド等によっ
て導電層を形成し、この導電層をパターニングすること
によってゲート電極17を形成する。
ル成長によってバッファ層12およびベース層13が形成さ
れた基板10に対しては、SiO2等によるゲート絶縁膜20を
形成した後、ポリシリコン、メタルシリサイド等によっ
て導電層を形成し、この導電層をパターニングすること
によってゲート電極17を形成する。
このようにゲート電極17が形成されたならば、このゲ
ート電極17をマスクとしてイオン注入さらにドライブイ
ンを行なうDSA（Diffusion Self Align）法によって
Ｐ型の半導体層によるボディ層14およびn+型のソース層
15を形成させる。
ート電極17をマスクとしてイオン注入さらにドライブイ
ンを行なうDSA（Diffusion Self Align）法によって
Ｐ型の半導体層によるボディ層14およびn+型のソース層
15を形成させる。
このようにしてボディ層14およびソース層15が形成さ
れたならば、この基板10の表面には、SiO2、PSG、BPSG
等によって層間絶縁層21を形成し、ボディ層14と電気的
に絶縁されソース層15に接続されるようにした電子エミ
ッタ電極22を、Al、Al−Si等によって形成する。そし
て、さらにSiO2、Si3N4等を用いて層間絶縁層23を形成
し、上記電子エミッタ電極22と絶縁されるようにし、ボ
ディ層14に接続されるようにした正孔エミッタ電極24を
Al、Al−Si等によって形成する。
れたならば、この基板10の表面には、SiO2、PSG、BPSG
等によって層間絶縁層21を形成し、ボディ層14と電気的
に絶縁されソース層15に接続されるようにした電子エミ
ッタ電極22を、Al、Al−Si等によって形成する。そし
て、さらにSiO2、Si3N4等を用いて層間絶縁層23を形成
し、上記電子エミッタ電極22と絶縁されるようにし、ボ
ディ層14に接続されるようにした正孔エミッタ電極24を
Al、Al−Si等によって形成する。
そして、上記正孔エミッタ電極24の接続される正孔端
子Ehは接地回路に接続されるようにし、電子エミッタ電
極22に接続される電子端子Eeは上記正孔端子Ehに可変抵
抗器Rvを介して接続されるようにしている。19はコレク
タ電極である。
子Ehは接地回路に接続されるようにし、電子エミッタ電
極22に接続される電子端子Eeは上記正孔端子Ehに可変抵
抗器Rvを介して接続されるようにしている。19はコレク
タ電極である。
第１図（ｂ）は上記のように構成されるIGBTのシンボ
ルを示す。
ルを示す。
一般的なIGBTにあっては、前述したようにコレクタ電
流が大きくなると、このIGBTに内蔵されるようになる寄
生サイリスタによってゲートＧに印加される電圧を変化
させても、コレクタ電流が制御できないラッチアップ現
象が生ずるようになる。
流が大きくなると、このIGBTに内蔵されるようになる寄
生サイリスタによってゲートＧに印加される電圧を変化
させても、コレクタ電流が制御できないラッチアップ現
象が生ずるようになる。
しかし、上記のように構成されるIGBTにあっては、ゲ
ート電極17に制御電圧が印加されるようになると、電子
エミッタ電極22よりn+ソース層15から、ゲート電極17の
直下に形成されるチャネル領域16を介してn-ベース層13
に向けて電子電流Ieが流れるようになる。そして、この
電子電流によってn+バッファ層12とｐ型の半導体基板11
とからなるpn接合部が順方向にバイアスされるようにな
り、正孔電流がn-ベース層13よりn+ソース層15直下のｐ
ボディ層14を通って、正孔エミッタ電極24に向けて流れ
るようになる。
ート電極17に制御電圧が印加されるようになると、電子
エミッタ電極22よりn+ソース層15から、ゲート電極17の
直下に形成されるチャネル領域16を介してn-ベース層13
に向けて電子電流Ieが流れるようになる。そして、この
電子電流によってn+バッファ層12とｐ型の半導体基板11
とからなるpn接合部が順方向にバイアスされるようにな
り、正孔電流がn-ベース層13よりn+ソース層15直下のｐ
ボディ層14を通って、正孔エミッタ電極24に向けて流れ
るようになる。
ここでコレクタ電流が大きくなって、前述した一般的
なIGBTでラッチアップ現象が発生する条件、すなわち Ih×R15≧0.6V （但し、R15はソース層15直下の正孔電流通路のボディ
層の抵抗値） 条件下においては、n+ソース層15とｐボディ層14との間
の電位差ΔVnpは、次の式で表現されるようになる。
なIGBTでラッチアップ現象が発生する条件、すなわち Ih×R15≧0.6V （但し、R15はソース層15直下の正孔電流通路のボディ
層の抵抗値） 条件下においては、n+ソース層15とｐボディ層14との間
の電位差ΔVnpは、次の式で表現されるようになる。
ΔVnp＝Ih×R15−Ie・Rv したがって、可変抵抗器Rvの値を増加させるようにす
ることによって、ラッチアップ現象が生ずるようになる
コレクタ電流値を上昇させることが可能となるものてあ
る。
ることによって、ラッチアップ現象が生ずるようになる
コレクタ電流値を上昇させることが可能となるものてあ
る。
また、上記可変抵抗器Rvを正孔エミッタ電極24と電子
エミッタ電極22との間に接続することによって、このIG
BTのオン抵抗は若千犠牲にされるようになる。
エミッタ電極22との間に接続することによって、このIG
BTのオン抵抗は若千犠牲にされるようになる。
したがって、このIGBTを実際に使用するに際しては、
ユーザの使用条件等に対応して、ラッチアップ現象が発
生するようになるコレクタ電流値とオン抵抗との関係が
任意に選定されるようにしているもので、可変抵抗器Rv
の値が任意に選択設定されるようにして、ユーザの要求
に対応できるようにすると効果的である。
ユーザの使用条件等に対応して、ラッチアップ現象が発
生するようになるコレクタ電流値とオン抵抗との関係が
任意に選定されるようにしているもので、可変抵抗器Rv
の値が任意に選択設定されるようにして、ユーザの要求
に対応できるようにすると効果的である。
尚、この可変抵抗器Rvは、ラッチアップ電流値とオン
抵抗との関係が設定された後は、一定抵抗値にすればよ
いものであり、したがって半固定抵抗器、あるいは半導
体チップ上に形成した抵抗体薄膜をトリミングする構成
のものであればよい。
抵抗との関係が設定された後は、一定抵抗値にすればよ
いものであり、したがって半固定抵抗器、あるいは半導
体チップ上に形成した抵抗体薄膜をトリミングする構成
のものであればよい。
第２図（ａ）は、パワー部とセンサ部とが形成される
ようにした実施例を示しているもので、上記パワー部と
センサ部とのユニットセル数の比はn:1に設定され、そ
のシンボルは第２図（ｂ）で示されるようになる。
ようにした実施例を示しているもので、上記パワー部と
センサ部とのユニットセル数の比はn:1に設定され、そ
のシンボルは第２図（ｂ）で示されるようになる。
この実施例に係るIGBTにおいて、パワー部は一般的な
IGBTと同様の構成とされるもので、ベース層13の表面部
に対応して形成されたボディ層141およびソース層151を
備え、ゲート電極17およびエミッタ電極18が形成される
ようになっている。そして、エミッタ電極18にはエミッ
タ端子Ｅが接続され、ゲート電極17にはゲート電極Ｇが
接続されている。
IGBTと同様の構成とされるもので、ベース層13の表面部
に対応して形成されたボディ層141およびソース層151を
備え、ゲート電極17およびエミッタ電極18が形成される
ようになっている。そして、エミッタ電極18にはエミッ
タ端子Ｅが接続され、ゲート電極17にはゲート電極Ｇが
接続されている。
またセンサ部は第１図（ａ）で示される構造と同様に
構成されているもので、ベース層13に形成されたボディ
層142にソース層152が形成され、このソース層152およ
びボディ層142それぞれに、互いに絶縁された状態の電
子エミッタ電極22および正孔エミッタ電極24が接続され
ているもので、正孔エミッタ電極24はエミッタ電極18と
共通に構成されるようになっている。
構成されているもので、ベース層13に形成されたボディ
層142にソース層152が形成され、このソース層152およ
びボディ層142それぞれに、互いに絶縁された状態の電
子エミッタ電極22および正孔エミッタ電極24が接続され
ているもので、正孔エミッタ電極24はエミッタ電極18と
共通に構成されるようになっている。
第３図はこのように構成されるIGBTの等価回路を示し
ているもので、ゲートＧに制御電圧が印加されると、こ
のチップ全体に流れる電流は、パワー部とセンサ部とに
n:1の割合いで分流されるようになる。この分流された
電流は、１つのIGBTユニットセルを流れる電子電流Ieと
正孔電流Ihで表わすものとすると、パワー部には“ｎ
（Ie＋Ih）”、センサ部には“（Ie＋Ih）”の電流がそ
れぞれ流れるようになる。
ているもので、ゲートＧに制御電圧が印加されると、こ
のチップ全体に流れる電流は、パワー部とセンサ部とに
n:1の割合いで分流されるようになる。この分流された
電流は、１つのIGBTユニットセルを流れる電子電流Ieと
正孔電流Ihで表わすものとすると、パワー部には“ｎ
（Ie＋Ih）”、センサ部には“（Ie＋Ih）”の電流がそ
れぞれ流れるようになる。
そして、この回路においてラッチアップが発生する
と、すなわち第３図で示される等価回路のnpnトランジ
スタが全てターンオンするようになると、電子エミッタ
電極22に流れる電子電流が急激に増大する。
と、すなわち第３図で示される等価回路のnpnトランジ
スタが全てターンオンするようになると、電子エミッタ
電極22に流れる電子電流が急激に増大する。
このようなラッチアップ現象を抑止するためには、上
記npnトランジスタがターンオンする前に、ゲート電極1
7に印加されているゲート電圧を遮断すればよい。した
がって、このためにはこの第２図（ａ）に示されたよう
なIGBTに、第４図で示されるような保護回路を形成する
ことにより、ラッチアップ現象の発生を抑止することが
できる。
記npnトランジスタがターンオンする前に、ゲート電極1
7に印加されているゲート電圧を遮断すればよい。した
がって、このためにはこの第２図（ａ）に示されたよう
なIGBTに、第４図で示されるような保護回路を形成する
ことにより、ラッチアップ現象の発生を抑止することが
できる。
この保護回路は、第２図で示されるようなIGBT100の
正孔端子Ehに流れる正孔エミッタ電流、および電子端子
Eeに流れる電子エミッタ電流を、それぞれ抵抗R1、R2の
端子電圧として検出し、この電圧値をオペアンプOPで比
較増幅するようにしている。そして、電子端子Eeに流れ
る電子電流が急激に増大する状態を検出し、MOSトラン
ジスタ200をオン制御し、電源E1の両端を短絡して、IGB
T100のゲートに印加される電圧をカットさせるようにす
るものである。
正孔端子Ehに流れる正孔エミッタ電流、および電子端子
Eeに流れる電子エミッタ電流を、それぞれ抵抗R1、R2の
端子電圧として検出し、この電圧値をオペアンプOPで比
較増幅するようにしている。そして、電子端子Eeに流れ
る電子電流が急激に増大する状態を検出し、MOSトラン
ジスタ200をオン制御し、電源E1の両端を短絡して、IGB
T100のゲートに印加される電圧をカットさせるようにす
るものである。
すなわち、この保護回路を形成したIGBTは、ラッチア
ップ現象が発生されるような状態となったときにゲート
電圧がカットされ、ラッチアップ現象の発生を抑止する
ようになる自己診断機能を有するようになるものであ
る。
ップ現象が発生されるような状態となったときにゲート
電圧がカットされ、ラッチアップ現象の発生を抑止する
ようになる自己診断機能を有するようになるものであ
る。
［発明の効果］ 以上のようにこの発明に係る導電変調型MOSFETにあっ
ては、オン抵抗に特に影響を与えることなくラッチアッ
プ現象の発生を抑止制御できるものであり、特にラッチ
アップ現象が発生されるコレクタ電流とオン抵抗との関
係が選択的に設定できるようになる。また、正孔電流と
電子電流とを監視することによって、ラッチアップ発生
条件が設定される状況を検出し、ゲート電圧を遮断する
ような自己診断機能も設定可能となるものであり、この
種のトランジスタが効果的に使用できるようになるもの
である。
ては、オン抵抗に特に影響を与えることなくラッチアッ
プ現象の発生を抑止制御できるものであり、特にラッチ
アップ現象が発生されるコレクタ電流とオン抵抗との関
係が選択的に設定できるようになる。また、正孔電流と
電子電流とを監視することによって、ラッチアップ発生
条件が設定される状況を検出し、ゲート電圧を遮断する
ような自己診断機能も設定可能となるものであり、この
種のトランジスタが効果的に使用できるようになるもの
である。
第１図（ａ）はこの発明の一実施例にを示す断面構成
図、第１図（ｂ）は上記実施例のシンボルマークを示す
図、第２図（ａ）はこの発明の他の実施例を示す断面構
成図、第２図（ｂ）はそのシンボルマークを示す図、第
３図はその等価回路を示す図、第４図は自己診断回路を
示す図である。 11……半導体基板（p+型）、12……n+バッファ層、13…
…n-ベース層（半導体層）、14、141、142……ｐボディ
層、15、151、152……n+ソース層、16……チャネル領
域、17……ゲート電極、18……エミッタ電極、22……電
子エミッタ電極、24……正孔エミッタ電極、Rv……抵
抗。
図、第１図（ｂ）は上記実施例のシンボルマークを示す
図、第２図（ａ）はこの発明の他の実施例を示す断面構
成図、第２図（ｂ）はそのシンボルマークを示す図、第
３図はその等価回路を示す図、第４図は自己診断回路を
示す図である。 11……半導体基板（p+型）、12……n+バッファ層、13…
…n-ベース層（半導体層）、14、141、142……ｐボディ
層、15、151、152……n+ソース層、16……チャネル領
域、17……ゲート電極、18……エミッタ電極、22……電
子エミッタ電極、24……正孔エミッタ電極、Rv……抵
抗。
Claims (3)
- 【請求項１】第１の導電型の半導体基板と、 この半導体基板上に形成され、低不純物濃度の第２の導
電型の半導体層と、 この半導体層の表面部に対応して形成された第１の導電
型の半導体ボディ層と、 この半導体ボディ層の領域内でその表面部に対応してチ
ャネル領域が設定されるようにして形成された第２の導
電型のソース層と、 上記チャネル領域に対応する上記半導体層の表面に、ゲ
ート絶縁層を介して形成されたゲート電極と、 上記半導体ボディ層の表面およびソース層の表面それぞ
れに結合されるように形成された正孔エミッタ電極およ
び電子エミッタ電極と、 上記正孔エミッタ電極と電子エミッタ電極との間に電気
的に接続された抵抗回路と、 を備えることを特徴とする導電変調型MOSFDET。 - 【請求項２】第１の導電型の半導体基板と、 この半導体基板上に形成され、低不純物濃度の第２の導
電型の半導体層と、 この半導体層の表面部に対応して形成された第１の導電
型の半導体ボディ層と、 この半導体ボディ層の領域内でその表面部に対応してチ
ャネル領域が設定されるようにして形成された第２の導
電型のソース層と、 上記チャネル領域に対応する上記半導体層の表面に、ゲ
ート絶縁層を介して形成されたゲート電極と、 上記半導体ボディ層の表面およびソース層の表面それぞ
れに結合されるように形成された正孔エミッタ電極およ
び電子エミッタ電極とを具備し、 上記正孔エミッタ電極は接地すると共に、この正孔エミ
ッタ電極と上記電子エミッタ電極との間は抵抗回路で接
続されるようにしたことを特徴とする特許請求の範囲第
１項記載の導電変調型MOSFET。 - 【請求項３】第１の導電型の半導体基板と、 この半導体基板上に形成され、低不純物濃度の第２の導
電型の半導体層と、 この半導体層の表面部に対応して形成された第１の導電
型の半導体ボディ層と、 この半導体ボディ層の領域内でその表面部に対応してチ
ャネル領域が設定されるようにして形成された第２の導
電型のソース層と、 上記チャネル領域に対応する上記半導体層の表面に、ゲ
ート絶縁層を介して形成されたゲート電極と、 上記半導体ボディ層の表面およびソース層の表面それぞ
れに結合されるように形成された正孔エミッタ電極およ
び電子エミッタ電極と、 上記正孔エミッタ電極に流れる電流と、上記電子エミッ
タ電極に流れる電流とを比較する比較手段とを具備し、 この比較手段で上記電子エミッタ電極に流れる電流の増
加を検出し、ゲート電極に印加される電圧を遮断させる
ようにしたことを特徴とする特許請求の範囲第１項記載
の導電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003600A JP2526960B2 (ja) | 1988-01-11 | 1988-01-11 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003600A JP2526960B2 (ja) | 1988-01-11 | 1988-01-11 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181571A JPH01181571A (ja) | 1989-07-19 |
| JP2526960B2 true JP2526960B2 (ja) | 1996-08-21 |
Family
ID=11561978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003600A Expired - Lifetime JP2526960B2 (ja) | 1988-01-11 | 1988-01-11 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526960B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5719182B2 (ja) * | 2011-01-24 | 2015-05-13 | 本田技研工業株式会社 | 絶縁ゲートバイポーラトランジスタの検査方法、製造方法、及びテスト回路 |
| JP7320910B2 (ja) | 2020-09-18 | 2023-08-04 | 株式会社東芝 | 半導体装置およびその制御方法 |
| CN116072721B (zh) * | 2023-03-17 | 2023-06-30 | 深圳市威兆半导体股份有限公司 | 绝缘栅双极型晶体管及其载流子浓度控制方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027170A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 二重拡散絶縁ゲ−ト型電界効界トランジスタ |
| FR2570880A1 (fr) * | 1984-09-27 | 1986-03-28 | Rca Corp | Procede de fabrication d'un transistor a effet de champ a grille isolee et transistor ainsi obtenu |
-
1988
- 1988-01-11 JP JP63003600A patent/JP2526960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01181571A (ja) | 1989-07-19 |
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