JP3413569B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、保護素子を内蔵し
た絶縁ゲート型半導体装置およびその製造方法に係り、
特に、トレンチ型絶縁ゲート半導体素子とこの素子の駆
動に関連する横型絶縁ゲート半導体素子または多結晶シ
リコンダイオードを同一チップ上に形成するに好適な絶
縁ゲート型半導体装置およびその製造方法に関する。
た絶縁ゲート型半導体装置およびその製造方法に係り、
特に、トレンチ型絶縁ゲート半導体素子とこの素子の駆
動に関連する横型絶縁ゲート半導体素子または多結晶シ
リコンダイオードを同一チップ上に形成するに好適な絶
縁ゲート型半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】絶縁ゲート型半導体素子として、例え
ば、パワーＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）
が知られている。パワーＭＯＳＦＥＴやＩＧＢＴを電力
用の素子として半導体基板上に形成するに際しては、こ
れらの素子の信頼性・付加価値向上、低コスト化、小型
化のために、パワーＭＯＳＦＥＴやＩＧＢＴと同一チッ
プ上に、これらの素子を制御または保護するためのＭＯ
ＳＦＥＴ等を形成した保護機能内蔵絶縁ゲート型半導体
装置が提案されている。例えば、特開昭６３−２２９７
５８号公報に記載されているように、プレーナ型パワー
ＭＯＳＦＥＴのプロセスを用い、パワーＭＯＳＦＥＴの
ドレイン領域に多結晶シリコンダイオードと横型ＭＯＳ
ＦＥＴを用いて温度検出回路を構成し、半導体チップの
温度が規定温度以上に過熱されたときに、パワーＭＯＳ
ＦＥＴを遮断するようになっている。
ば、パワーＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅ
ｄ Ｇａｔｅ ＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）
が知られている。パワーＭＯＳＦＥＴやＩＧＢＴを電力
用の素子として半導体基板上に形成するに際しては、こ
れらの素子の信頼性・付加価値向上、低コスト化、小型
化のために、パワーＭＯＳＦＥＴやＩＧＢＴと同一チッ
プ上に、これらの素子を制御または保護するためのＭＯ
ＳＦＥＴ等を形成した保護機能内蔵絶縁ゲート型半導体
装置が提案されている。例えば、特開昭６３−２２９７
５８号公報に記載されているように、プレーナ型パワー
ＭＯＳＦＥＴのプロセスを用い、パワーＭＯＳＦＥＴの
ドレイン領域に多結晶シリコンダイオードと横型ＭＯＳ
ＦＥＴを用いて温度検出回路を構成し、半導体チップの
温度が規定温度以上に過熱されたときに、パワーＭＯＳ
ＦＥＴを遮断するようになっている。
【０００３】また、本公報では、プレーナ型パワーＭＯ
ＳＦＥＴのゲート・ソース間の静電破壊を防止する方法
として、多結晶シリコンを用いたダイオードをプレーナ
型パワーＭＯＳＦＥＴチップ内に形成することを開示し
ている。
ＳＦＥＴのゲート・ソース間の静電破壊を防止する方法
として、多結晶シリコンを用いたダイオードをプレーナ
型パワーＭＯＳＦＥＴチップ内に形成することを開示し
ている。
【０００４】一方、プレーナ型パワーＭＯＳＦＥＴとは
異なる絶縁ゲート型半導体素子として、素子の低損失化
のために、半導体層に溝（トレンチ）を形成し、溝内に
ゲート酸化膜を介してゲート層を形成するとともに溝の
側面にチャネルを形成することにより、単位面積当たり
のチャネル幅を長くしたトレンチ型パワーＭＯＳＦＥＴ
が提案されている。トレンチ型パワーＭＯＳＦＥＴを製
造するに際しては、米国特許番号５，２９８，４４２号
に記載されているように、ソース拡散層とボディ（チャ
ネル）拡散層を形成してから溝を形成する方法や、特開
平４−１７３７１号公報に記載されているように、溝を
形成してからソース拡散層とボディ（チャネル）拡散層
を形成する方法が提案されている。これらの方法のう
ち、一般的には、前者の方法が多く採用されている。
異なる絶縁ゲート型半導体素子として、素子の低損失化
のために、半導体層に溝（トレンチ）を形成し、溝内に
ゲート酸化膜を介してゲート層を形成するとともに溝の
側面にチャネルを形成することにより、単位面積当たり
のチャネル幅を長くしたトレンチ型パワーＭＯＳＦＥＴ
が提案されている。トレンチ型パワーＭＯＳＦＥＴを製
造するに際しては、米国特許番号５，２９８，４４２号
に記載されているように、ソース拡散層とボディ（チャ
ネル）拡散層を形成してから溝を形成する方法や、特開
平４−１７３７１号公報に記載されているように、溝を
形成してからソース拡散層とボディ（チャネル）拡散層
を形成する方法が提案されている。これらの方法のう
ち、一般的には、前者の方法が多く採用されている。
【０００５】一方、トレンチ型パワーＭＯＳＦＥＴとこ
れを保護するＦＥＴを同一チップ上に形成する方法に関
しては特開平９−８２９５４号公報において検討されて
おり、トレンチ型パワーＭＯＳＦＥＴを保護するＦＥＴ
のゲートとしてトレンチ内に埋め込まれたゲートを利用
する方法が提案されている。
れを保護するＦＥＴを同一チップ上に形成する方法に関
しては特開平９−８２９５４号公報において検討されて
おり、トレンチ型パワーＭＯＳＦＥＴを保護するＦＥＴ
のゲートとしてトレンチ内に埋め込まれたゲートを利用
する方法が提案されている。
【０００６】
【発明が解決しようとする課題】トレンチ型パワーＭＯ
ＳＦＥＴとこれを保護するためのＦＥＴを同一チップ上
に形成する方法に関しては、特開平９−８２９５４号公
報において開示されている。本公報では、トレンチ型パ
ワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形
成する一般的な製造方法を用いているが、保護回路用の
横型ＭＯＳＦＥＴとしてトレンチ内に埋め込まれた溝ゲ
ートの側面を利用した構造を用いているため、ソース領
域はトレンチ型パワーＭＯＳＦＥＴのソース領域と同時
に形成できる。このため、保護回路用の横型ＭＯＳＦＥ
Ｔのソース拡散層のための追加マスクが不要となるとい
う利点がある。しかし、保護回路用の横型ＭＯＳＦＥＴ
のゲートとしてトレンチ内に埋め込まれた溝ゲートの側
面の一部だけを利用するため、ゲート幅Ｗを長くするた
めには素子面積が大きくなるという問題があった。ま
た、溝ゲートの底部はゲート酸化膜を介してボディ領域
が形成されており、このボディ領域はソースと接続して
使用するため、ゲート・ソース間容量が大きくなるとい
う問題があった。
ＳＦＥＴとこれを保護するためのＦＥＴを同一チップ上
に形成する方法に関しては、特開平９−８２９５４号公
報において開示されている。本公報では、トレンチ型パ
ワーＭＯＳＦＥＴのソース拡散層を溝形成工程の前に形
成する一般的な製造方法を用いているが、保護回路用の
横型ＭＯＳＦＥＴとしてトレンチ内に埋め込まれた溝ゲ
ートの側面を利用した構造を用いているため、ソース領
域はトレンチ型パワーＭＯＳＦＥＴのソース領域と同時
に形成できる。このため、保護回路用の横型ＭＯＳＦＥ
Ｔのソース拡散層のための追加マスクが不要となるとい
う利点がある。しかし、保護回路用の横型ＭＯＳＦＥＴ
のゲートとしてトレンチ内に埋め込まれた溝ゲートの側
面の一部だけを利用するため、ゲート幅Ｗを長くするた
めには素子面積が大きくなるという問題があった。ま
た、溝ゲートの底部はゲート酸化膜を介してボディ領域
が形成されており、このボディ領域はソースと接続して
使用するため、ゲート・ソース間容量が大きくなるとい
う問題があった。
【０００７】また、米国特許５２９８４４２号で開示さ
れているようにトレンチ型パワーＭＯＳＦＥＴのソース
拡散層を溝形成工程の前に形成する一般的な製造方法を
用いた場合には、特開昭６３−２２９７５８号公報でも
開示しているように、ゲートと自己整合でソース拡散層
とドレイン拡散層を形成する従来構造の横型ＭＯＳＦＥ
Ｔを内蔵するためには横型ＭＯＳＦＥＴのソース拡散層
形成のために追加のマスクが必要となり、製造コストが
上昇するという問題があった。さらに、トレンチ型パワ
ーＭＯＳＦＥＴのソース拡散層と横型ＭＯＳＦＥＴのソ
ース拡散層は溝形成工程の前に形成するため、溝形成に
おいて通常実施する高温長時間の犠牲酸化膜形成工程に
より、トレンチ型パワーＭＯＳＦＥＴのソース拡散層と
チャネル拡散層、及び横型ＭＯＳＦＥＴのソース拡散層
を浅く制御することが難しいという問題があった。従っ
て、トレンチ型パワーＭＯＳＦＥＴのゲート・ソース間
容量の低減やチャネル長を短くして低損失化することや
横型ＭＯＳＦＥＴのゲート・ソース間容量の低減が難し
いという問題があった。
れているようにトレンチ型パワーＭＯＳＦＥＴのソース
拡散層を溝形成工程の前に形成する一般的な製造方法を
用いた場合には、特開昭６３−２２９７５８号公報でも
開示しているように、ゲートと自己整合でソース拡散層
とドレイン拡散層を形成する従来構造の横型ＭＯＳＦＥ
Ｔを内蔵するためには横型ＭＯＳＦＥＴのソース拡散層
形成のために追加のマスクが必要となり、製造コストが
上昇するという問題があった。さらに、トレンチ型パワ
ーＭＯＳＦＥＴのソース拡散層と横型ＭＯＳＦＥＴのソ
ース拡散層は溝形成工程の前に形成するため、溝形成に
おいて通常実施する高温長時間の犠牲酸化膜形成工程に
より、トレンチ型パワーＭＯＳＦＥＴのソース拡散層と
チャネル拡散層、及び横型ＭＯＳＦＥＴのソース拡散層
を浅く制御することが難しいという問題があった。従っ
て、トレンチ型パワーＭＯＳＦＥＴのゲート・ソース間
容量の低減やチャネル長を短くして低損失化することや
横型ＭＯＳＦＥＴのゲート・ソース間容量の低減が難し
いという問題があった。
【０００８】一方、トレンチ型パワーＭＯＳＦＥＴとこ
れのゲートの静電破壊を保護するためのダイオードを同
一チップ上に形成する方法に関しては、トレンチ型パワ
ーＭＯＳＦＥＴの低損失やゲート・ソース間容量の増加
防止を考慮し、なおかつ、マスク枚数の増加を極力抑え
る検討が十分なされていなかった。
れのゲートの静電破壊を保護するためのダイオードを同
一チップ上に形成する方法に関しては、トレンチ型パワ
ーＭＯＳＦＥＴの低損失やゲート・ソース間容量の増加
防止を考慮し、なおかつ、マスク枚数の増加を極力抑え
る検討が十分なされていなかった。
【０００９】本発明の目的は、トレンチ型絶縁ゲート半
導体素子と横型絶縁ゲート半導体素子または多結晶シリ
コンダイオードを同一チップ上に形成しても性能を高め
ることができる絶縁ゲート型半導体装置を提供すること
にある。
導体素子と横型絶縁ゲート半導体素子または多結晶シリ
コンダイオードを同一チップ上に形成しても性能を高め
ることができる絶縁ゲート型半導体装置を提供すること
にある。
【００１０】本発明の他の目的は、トレンチ型絶縁ゲー
ト半導体素子と横型絶縁ゲート半導体素子または多結晶
シリコンダイオードを同一チップ上に形成するときの工
程数を少なくすることができる絶縁ゲート型半導体装置
の製造方法を提供することにある。
ト半導体素子と横型絶縁ゲート半導体素子または多結晶
シリコンダイオードを同一チップ上に形成するときの工
程数を少なくすることができる絶縁ゲート型半導体装置
の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、トレンチ型絶縁ゲート半導体素子と、こ
のトレンチ型絶縁ゲート半導体素子の動作に関連する横
型絶縁ゲート半導体素子を備え、前記トレンチ型絶縁ゲ
ート半導体素子は、半導体基板上の半導体層の主面に複
数の溝が形成され、前記複数の溝内に、第１の電極に接
続されるゲート層がゲート絶縁膜を介して形成され、前
記半導体層の主面とは反対の面に第２の電極が形成さ
れ、前記各ゲート層の間には、第３の電極に接続される
拡散層が形成され、前記横型絶縁ゲート半導体素子は、
前記半導体基板上の半導体層の主面に、ゲート電極に接
続される主ゲート層がゲート絶縁膜を介して形成され、
前記半導体基板上の半導体層内のうち前記主ゲート層を
臨む領域を間にして、ドレイン電極に接続されるドレイ
ン拡散層とソース電極に接続されるソース拡散層が形成
され、前記第３の電極に接続される拡散層の深さは、前
記横型絶縁ゲート半導体素子のソース拡散層の深さに対
して同じまたは浅く形成されてなる絶縁ゲート型半導体
装置を構成したものである。
に、本発明は、トレンチ型絶縁ゲート半導体素子と、こ
のトレンチ型絶縁ゲート半導体素子の動作に関連する横
型絶縁ゲート半導体素子を備え、前記トレンチ型絶縁ゲ
ート半導体素子は、半導体基板上の半導体層の主面に複
数の溝が形成され、前記複数の溝内に、第１の電極に接
続されるゲート層がゲート絶縁膜を介して形成され、前
記半導体層の主面とは反対の面に第２の電極が形成さ
れ、前記各ゲート層の間には、第３の電極に接続される
拡散層が形成され、前記横型絶縁ゲート半導体素子は、
前記半導体基板上の半導体層の主面に、ゲート電極に接
続される主ゲート層がゲート絶縁膜を介して形成され、
前記半導体基板上の半導体層内のうち前記主ゲート層を
臨む領域を間にして、ドレイン電極に接続されるドレイ
ン拡散層とソース電極に接続されるソース拡散層が形成
され、前記第３の電極に接続される拡散層の深さは、前
記横型絶縁ゲート半導体素子のソース拡散層の深さに対
して同じまたは浅く形成されてなる絶縁ゲート型半導体
装置を構成したものである。
【００１２】前記絶縁ゲート型半導体装置を構成するに
際しては、以下の要素を付加することができる。
際しては、以下の要素を付加することができる。
【００１３】（１）前記トレンチ型絶縁ゲート半導体素
子のゲート絶縁膜は、前記横型絶縁ゲート半導体素子の
ゲート絶縁膜よりも厚く形成されてなる。
子のゲート絶縁膜は、前記横型絶縁ゲート半導体素子の
ゲート絶縁膜よりも厚く形成されてなる。
【００１４】（２）前記半導体基板上の半導体層の主面
に絶縁膜を形成し、この絶縁膜上に、ダイオードとし
て、前記横型絶縁ゲート半導体素子のゲート層より膜厚
が薄く、かつ導電型が相異なる複数の領域からなるシリ
コン層を形成してなる。
に絶縁膜を形成し、この絶縁膜上に、ダイオードとし
て、前記横型絶縁ゲート半導体素子のゲート層より膜厚
が薄く、かつ導電型が相異なる複数の領域からなるシリ
コン層を形成してなる。
【００１５】（３）前記半導体基板上の半導体層の主面
に絶縁膜を形成し、この絶縁膜上に、抵抗として、前記
横型絶縁ゲート半導体素子のゲート層より膜厚が薄いシ
リコン層を形成してなる。
に絶縁膜を形成し、この絶縁膜上に、抵抗として、前記
横型絶縁ゲート半導体素子のゲート層より膜厚が薄いシ
リコン層を形成してなる。
【００１６】（４）前記半導体基板上の半導体層の主面
に絶縁膜を形成し、この絶縁膜上に、キャパシタとし
て、前記横型絶縁ゲート半導体素子のゲート層より膜厚
が薄いシリコン層を形成し、前記横型絶縁ゲート半導体
素子のゲート層に接続される電極と前記シリコン層に接
続される電極を前記キャパシタの電極としてなる。
に絶縁膜を形成し、この絶縁膜上に、キャパシタとし
て、前記横型絶縁ゲート半導体素子のゲート層より膜厚
が薄いシリコン層を形成し、前記横型絶縁ゲート半導体
素子のゲート層に接続される電極と前記シリコン層に接
続される電極を前記キャパシタの電極としてなる。
【００１７】（５）前記トレンチ型絶縁ゲート半導体素
子の出力電流値が過大になったときに前記トレンチ型絶
縁ゲート半導体素子の出力電流を抑制する過電流検出制
御回路を備え、前記過電流検出制御回路は前記横型絶縁
ゲート半導体素子を主要素として前記半導体基板に形成
されてなる。
子の出力電流値が過大になったときに前記トレンチ型絶
縁ゲート半導体素子の出力電流を抑制する過電流検出制
御回路を備え、前記過電流検出制御回路は前記横型絶縁
ゲート半導体素子を主要素として前記半導体基板に形成
されてなる。
【００１８】（６）前記半導体層の温度が規定温度以上
になったときに前記トレンチ型絶縁ゲート半導体素子の
出力電流を抑制する温度検出制御回路を備え、前記温度
流検出制御回路は前記横型絶縁ゲート半導体素子を主要
素として前記半導体基板に形成されてなる。
になったときに前記トレンチ型絶縁ゲート半導体素子の
出力電流を抑制する温度検出制御回路を備え、前記温度
流検出制御回路は前記横型絶縁ゲート半導体素子を主要
素として前記半導体基板に形成されてなる。
【００１９】（７）前記トレンチ型絶縁ゲート半導体素
子はＭＯＳＦＥＴとして、半導体基板上の半導体層の主
面に複数の溝が形成され、前記複数の溝内に、ゲート電
極に接続されるゲート層がゲート絶縁膜を介して形成さ
れ、前記半導体層の主面とは反対の面にドレイン電極が
形成され、前記各ゲート層の間には、ソース電極に接続
されるソース拡散層が形成されてなり、前記ソース電極
に接続されるソース拡散層の深さは、前記横型絶縁ゲー
ト半導体素子のソース拡散層の深さに対して同じまたは
浅く形成されてなる。
子はＭＯＳＦＥＴとして、半導体基板上の半導体層の主
面に複数の溝が形成され、前記複数の溝内に、ゲート電
極に接続されるゲート層がゲート絶縁膜を介して形成さ
れ、前記半導体層の主面とは反対の面にドレイン電極が
形成され、前記各ゲート層の間には、ソース電極に接続
されるソース拡散層が形成されてなり、前記ソース電極
に接続されるソース拡散層の深さは、前記横型絶縁ゲー
ト半導体素子のソース拡散層の深さに対して同じまたは
浅く形成されてなる。
【００２０】（８）前記トレンチ型絶縁ゲート半導体素
子は、半導体基板上の半導体層の主面に複数の溝が形成
され、前記複数の溝内に、ゲート電極に接続されるゲー
ト層がゲート絶縁膜を介して形成され、前記半導体層の
主面とは反対の面にコレクタ電極が形成され、前記各ゲ
ート層の間には、エミッタ電極に接続されるエミッタ拡
散層が形成され、前記エミッタ拡散層の深さは、前記横
型絶縁ゲート半導体素子のソース拡散層の深さに対して
同じまたは浅く形成されてなる。
子は、半導体基板上の半導体層の主面に複数の溝が形成
され、前記複数の溝内に、ゲート電極に接続されるゲー
ト層がゲート絶縁膜を介して形成され、前記半導体層の
主面とは反対の面にコレクタ電極が形成され、前記各ゲ
ート層の間には、エミッタ電極に接続されるエミッタ拡
散層が形成され、前記エミッタ拡散層の深さは、前記横
型絶縁ゲート半導体素子のソース拡散層の深さに対して
同じまたは浅く形成されてなる。
【００２１】あるいは、前記目的を達成するために、本
発明は、トレンチ型絶縁ゲート型半導体素子と、このト
レンチ型絶縁ゲート型半導体素子のゲート保護に関係す
るダイオードとを備え、前記トレンチ型絶縁ゲート型半
導体素子は、半導体基板上の半導体層の主面に複数の溝
が形成され、前記複数の溝内と該溝の外に、第１の電極
に接続されるゲート層がゲート絶縁膜を介して形成さ
れ、前記半導体層の主面とは反対の面に第２の電極が形
成され、前記各ゲート層の間には、第３の電極に接続さ
れる拡散層が形成され、前記ゲート層は溝上のゲート層
領域と溝上以外にまで延長したゲート層領域とを有し、
前記第１の電極と前記ゲート層は前記溝上以外にまで延
長したゲート層領域上で接続され、前記ダイオードは前
記半導体基板上の半導体層の主面に形成された絶縁膜上
に形成され、前記ダイオードの膜厚は前記第１の電極と
前記ゲート層とを接続するために前記溝上以外にまで延
長したゲート層領域の膜厚より薄いことを特徴とする絶
縁ゲート型半導体装置を構成したものである。
発明は、トレンチ型絶縁ゲート型半導体素子と、このト
レンチ型絶縁ゲート型半導体素子のゲート保護に関係す
るダイオードとを備え、前記トレンチ型絶縁ゲート型半
導体素子は、半導体基板上の半導体層の主面に複数の溝
が形成され、前記複数の溝内と該溝の外に、第１の電極
に接続されるゲート層がゲート絶縁膜を介して形成さ
れ、前記半導体層の主面とは反対の面に第２の電極が形
成され、前記各ゲート層の間には、第３の電極に接続さ
れる拡散層が形成され、前記ゲート層は溝上のゲート層
領域と溝上以外にまで延長したゲート層領域とを有し、
前記第１の電極と前記ゲート層は前記溝上以外にまで延
長したゲート層領域上で接続され、前記ダイオードは前
記半導体基板上の半導体層の主面に形成された絶縁膜上
に形成され、前記ダイオードの膜厚は前記第１の電極と
前記ゲート層とを接続するために前記溝上以外にまで延
長したゲート層領域の膜厚より薄いことを特徴とする絶
縁ゲート型半導体装置を構成したものである。
【００２２】また、本発明は他の目的を達成するため
に、前記半導体基板上の半導体層の主面に複数の溝を形
成し、前記複数の溝内に、前記第１の電極に接続される
ゲート層をゲート絶縁膜を介して形成し、前記各ゲート
層の間に、ボディ拡散層を形成し、その後、前記第３の
電極に接続される拡散層を形成することを特徴とする前
記いずれかの絶縁ゲート型半導体装置の製造方法を採用
したものである。
に、前記半導体基板上の半導体層の主面に複数の溝を形
成し、前記複数の溝内に、前記第１の電極に接続される
ゲート層をゲート絶縁膜を介して形成し、前記各ゲート
層の間に、ボディ拡散層を形成し、その後、前記第３の
電極に接続される拡散層を形成することを特徴とする前
記いずれかの絶縁ゲート型半導体装置の製造方法を採用
したものである。
【００２３】前記製造方法を採用するに際しては、以下
の要素を付加することができる。
の要素を付加することができる。
【００２４】（１）前記半導体基板上の半導体層の主面
に複数の溝を形成し、前記複数の溝内に、前記第１の電
極に接続されるゲート層をゲート絶縁膜を介して形成
し、前記各ゲート層の間に、ボディ拡散層を形成し、そ
の後、前記第３の電極に接続される拡散層を形成すると
ともに、この拡散層と同一工程で前記横型絶縁ゲート半
導体素子のソース拡散層を形成する。
に複数の溝を形成し、前記複数の溝内に、前記第１の電
極に接続されるゲート層をゲート絶縁膜を介して形成
し、前記各ゲート層の間に、ボディ拡散層を形成し、そ
の後、前記第３の電極に接続される拡散層を形成すると
ともに、この拡散層と同一工程で前記横型絶縁ゲート半
導体素子のソース拡散層を形成する。
【００２５】（２）前記トレンチ型絶縁ゲート半導体素
子の前記ゲート層を形成するときに、前記横型絶縁ゲー
ト半導体素子のゲート層を同一工程で形成する。
子の前記ゲート層を形成するときに、前記横型絶縁ゲー
ト半導体素子のゲート層を同一工程で形成する。
【００２６】（３）前記半導体基板上の半導体層の主面
に複数の溝を形成し、前記複数の溝内に、前記第１の電
極に接続されるゲート層をゲート絶縁膜を介して形成
し、前記各ゲート層の間に、ボディ拡散層を形成し、そ
の後、前記第３の電極に接続される拡散層を形成すると
ともに、この拡散層と同一工程で前記ダイオードのカソ
ード層またはアノード層を形成する。
に複数の溝を形成し、前記複数の溝内に、前記第１の電
極に接続されるゲート層をゲート絶縁膜を介して形成
し、前記各ゲート層の間に、ボディ拡散層を形成し、そ
の後、前記第３の電極に接続される拡散層を形成すると
ともに、この拡散層と同一工程で前記ダイオードのカソ
ード層またはアノード層を形成する。
【００２７】また、本発明は、システムとして、負荷を
駆動する駆動源として、前記過電流検出制御回路または
前記温度検出制御回路を有する絶縁ゲート型半導体装置
を備え、過負荷にともなって前記トレンチ型絶縁ゲート
半導体素子の出力電流値が過大になったときあるいは前
記半導体層の温度が規定温度以上になったときに、前記
トレンチ型絶縁ゲート半導体素子の出力電流を抑制して
なることを特徴とするパワースイッチシステムを構成し
たものである。
駆動する駆動源として、前記過電流検出制御回路または
前記温度検出制御回路を有する絶縁ゲート型半導体装置
を備え、過負荷にともなって前記トレンチ型絶縁ゲート
半導体素子の出力電流値が過大になったときあるいは前
記半導体層の温度が規定温度以上になったときに、前記
トレンチ型絶縁ゲート半導体素子の出力電流を抑制して
なることを特徴とするパワースイッチシステムを構成し
たものである。
【００２８】前記した手段によれば、トレンチ型絶縁ゲ
ート半導体素子と横型絶縁ゲート半導体素子を同一チッ
プ上に形成するに際して、トレンチ型絶縁半導体素子の
第３の電極に接続される拡散層の深さを、横型絶縁ゲー
ト半導体素子のソース拡散層の深さに対して同じまたは
浅く形成するようにしたため、電極間（ゲート・ソース
間）容量を低減することができる。また、横型絶縁ゲー
ト半導体素子に関しては、実効チャネル長を短くできる
ともに、相互コンダクタンスを容易に高くすることがで
き、微細化およびチップ面積の低減が可能になる。さら
に、トレンチ型絶縁ゲート半導体素子とダイオードを同
一チップ上に形成するに際して、絶縁ゲート半導体素子
のゲート層領域の膜厚よりダイオードの膜厚を薄く形成
するようにしたため、トレンチ型絶縁半導体素子の第３
の電極に接続される拡散層とダイオードのカソード用拡
散層を同一工程で形成することができ、プロセスコスト
を低減できるとともに、低損失かつ入力容量の小さいト
レンチ型絶縁半導体素子を用いることができ、性能の向
上を図ることが可能になる。
ート半導体素子と横型絶縁ゲート半導体素子を同一チッ
プ上に形成するに際して、トレンチ型絶縁半導体素子の
第３の電極に接続される拡散層の深さを、横型絶縁ゲー
ト半導体素子のソース拡散層の深さに対して同じまたは
浅く形成するようにしたため、電極間（ゲート・ソース
間）容量を低減することができる。また、横型絶縁ゲー
ト半導体素子に関しては、実効チャネル長を短くできる
ともに、相互コンダクタンスを容易に高くすることがで
き、微細化およびチップ面積の低減が可能になる。さら
に、トレンチ型絶縁ゲート半導体素子とダイオードを同
一チップ上に形成するに際して、絶縁ゲート半導体素子
のゲート層領域の膜厚よりダイオードの膜厚を薄く形成
するようにしたため、トレンチ型絶縁半導体素子の第３
の電極に接続される拡散層とダイオードのカソード用拡
散層を同一工程で形成することができ、プロセスコスト
を低減できるとともに、低損失かつ入力容量の小さいト
レンチ型絶縁半導体素子を用いることができ、性能の向
上を図ることが可能になる。
【００２９】また、トレンチ型絶縁ゲート半導体素子と
横型絶縁ゲート半導体素子を同一チップ上に形成するに
際して、半導体層の主面に溝を形成した後、溝内にボデ
ィ拡散層と第３の電極に接続される拡散層を形成するよ
うにしたため、溝形成時の高温かつ長時間の酸化工程に
より、各拡散層が深くなることを防止することができ
る。このため、電極間（ゲート・ソース）間容量を低減
することができるとともにトレンチ型絶縁ゲート半導体
素子のチャネル長を短くすることができ、低損失化が可
能になる。
横型絶縁ゲート半導体素子を同一チップ上に形成するに
際して、半導体層の主面に溝を形成した後、溝内にボデ
ィ拡散層と第３の電極に接続される拡散層を形成するよ
うにしたため、溝形成時の高温かつ長時間の酸化工程に
より、各拡散層が深くなることを防止することができ
る。このため、電極間（ゲート・ソース）間容量を低減
することができるとともにトレンチ型絶縁ゲート半導体
素子のチャネル長を短くすることができ、低損失化が可
能になる。
【００３０】またさらに、半導体層の主面に複数の溝を
形成し、その後、各溝内に、第３の電極に接続される拡
散層を形成するとともに横型絶縁ゲート型半導体素子の
ソース拡散層を同一工程で形成するようにしたため、工
程数を少なくすることができるとともにマスクの数を減
らすことができ、製造コスト（プロセスコスト）の低減
に寄与することができる。
形成し、その後、各溝内に、第３の電極に接続される拡
散層を形成するとともに横型絶縁ゲート型半導体素子の
ソース拡散層を同一工程で形成するようにしたため、工
程数を少なくすることができるとともにマスクの数を減
らすことができ、製造コスト（プロセスコスト）の低減
に寄与することができる。
【００３１】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。
に基づいて説明する。
【００３２】（実施形態１）図１は本発明の第１実施形
態を示す保護機能内蔵絶縁ゲート型半導体装置の縦断面
図、図２は保護機能内蔵絶縁ゲート型半導体装置の要部
平面断面図、図３は図２のａ−ａ線に沿う縦断面図であ
る。
態を示す保護機能内蔵絶縁ゲート型半導体装置の縦断面
図、図２は保護機能内蔵絶縁ゲート型半導体装置の要部
平面断面図、図３は図２のａ−ａ線に沿う縦断面図であ
る。
【００３３】図１ないし図３において、絶縁ゲート型半
導体装置は、電力用絶縁ゲート型半導体素子として、例
えば、トレンチ型パワーＭＯＳＦＥＴ３０を備えている
とともに、このＦＥＴ３０の動作、例えば、保護動作に
関連する素子、すなわちＦＥＴ３０の動作を制御すると
ともにＦＥＴ３０を保護するための横型絶縁ゲート型半
導体素子として、例えば、横型ＭＯＳＦＥＴ３２を備
え、さらに、横型ＭＯＳＦＥＴ３２とともにトレンチ型
パワーＭＯＳＦＥＴ３０を保護するための回路素子とし
て、多結晶シリコンダイオード４４、キャパシタ４８、
抵抗（図示省略）を備え、これらの素子が同一チップ上
に形成されている。
導体装置は、電力用絶縁ゲート型半導体素子として、例
えば、トレンチ型パワーＭＯＳＦＥＴ３０を備えている
とともに、このＦＥＴ３０の動作、例えば、保護動作に
関連する素子、すなわちＦＥＴ３０の動作を制御すると
ともにＦＥＴ３０を保護するための横型絶縁ゲート型半
導体素子として、例えば、横型ＭＯＳＦＥＴ３２を備
え、さらに、横型ＭＯＳＦＥＴ３２とともにトレンチ型
パワーＭＯＳＦＥＴ３０を保護するための回路素子とし
て、多結晶シリコンダイオード４４、キャパシタ４８、
抵抗（図示省略）を備え、これらの素子が同一チップ上
に形成されている。
【００３４】具体的には、高濃度ｎ型基板（半導体基
板）１上には半導体層としてｎ型エピタキシャル層２、
ｐ型ウエル３ａ、３ｂが形成されている。そして半導体
層の主面には酸化膜４が形成されているとともに、複数
の溝（トレンチ）５が形成されている。各溝５内にはゲ
ート酸化膜（ゲート絶縁膜）６ａを介して多結晶シリコ
ン層（ゲート層）７ａ、７ｂが形成されている。多結晶
シリコン層７ｂ上には酸化膜１４を介して、トレンチ型
パワーＭＯＳＦＥＴ３０の第１の電極となるゲート電極
１５ｂが形成され、多結晶シリコン層７ａ上には酸化膜
１４を介して、ＦＥＴ３０の第３の電極となるソース電
極１５ａが形成されている。そして各溝５間にはボディ
（チャネル）拡散層８、高濃度ｐ型拡散層１２ａ、ソー
ス拡散層（高濃度ｎ型拡散層）１３ａが形成されてい
る。なお、ＦＥＴ３０の第２の電極であるドレイン電極
は裏面電極１８として基板１の裏面側に形成されてい
る。
板）１上には半導体層としてｎ型エピタキシャル層２、
ｐ型ウエル３ａ、３ｂが形成されている。そして半導体
層の主面には酸化膜４が形成されているとともに、複数
の溝（トレンチ）５が形成されている。各溝５内にはゲ
ート酸化膜（ゲート絶縁膜）６ａを介して多結晶シリコ
ン層（ゲート層）７ａ、７ｂが形成されている。多結晶
シリコン層７ｂ上には酸化膜１４を介して、トレンチ型
パワーＭＯＳＦＥＴ３０の第１の電極となるゲート電極
１５ｂが形成され、多結晶シリコン層７ａ上には酸化膜
１４を介して、ＦＥＴ３０の第３の電極となるソース電
極１５ａが形成されている。そして各溝５間にはボディ
（チャネル）拡散層８、高濃度ｐ型拡散層１２ａ、ソー
ス拡散層（高濃度ｎ型拡散層）１３ａが形成されてい
る。なお、ＦＥＴ３０の第２の電極であるドレイン電極
は裏面電極１８として基板１の裏面側に形成されてい
る。
【００３５】一方、横型ＭＯＳＦＥＴ３２として、半導
体層の主面に、ゲート酸化膜６ｂを介して、ゲート電極
に接続される多結晶シリコン層（主ゲート層）７ｃが形
成され、半導体層としてのｐ型ウエル３ｂ内のうち多結
晶シリコン層７ｃを臨む領域を間にして、ドレイン電極
１５ｅに接続されるドレイン拡散層１３ｃとソース電極
１５ｄに接続されるソース拡散層１３ｂとが形成されて
いる。またソース拡散層１３ｂに隣接して、ボディ領域
であるｐ型拡散層３ｂとアルミニュウムのボディ電極１
５ｃとをオーミックコンタクトするために高濃度ｐ型ボ
ディ領域１２ｂが形成されている。
体層の主面に、ゲート酸化膜６ｂを介して、ゲート電極
に接続される多結晶シリコン層（主ゲート層）７ｃが形
成され、半導体層としてのｐ型ウエル３ｂ内のうち多結
晶シリコン層７ｃを臨む領域を間にして、ドレイン電極
１５ｅに接続されるドレイン拡散層１３ｃとソース電極
１５ｄに接続されるソース拡散層１３ｂとが形成されて
いる。またソース拡散層１３ｂに隣接して、ボディ領域
であるｐ型拡散層３ｂとアルミニュウムのボディ電極１
５ｃとをオーミックコンタクトするために高濃度ｐ型ボ
ディ領域１２ｂが形成されている。
【００３６】多結晶シリコン層７ａと多結晶シリコン層
７ｂとは分離して描かれているが、ＦＥＴ３０のゲート
に用いられる多結晶シリコン層７ｂは、図２に示すよう
に、格子状のシリコン溝の中に埋め込まれており、多結
晶シリコン層７ａと７ｂとは他の断面で接続されてい
る。コンタクト領域２０ａはソース電極１５ａ、ソース
拡散層１３ａおよびソース領域１２ｂを接続するように
設けられており、コンタクト領域２０ｂはアルミニュウ
ムのゲート電極１５ｂとゲート用の多結晶シリコン層７
ｂとを接続するために設けられている。
７ｂとは分離して描かれているが、ＦＥＴ３０のゲート
に用いられる多結晶シリコン層７ｂは、図２に示すよう
に、格子状のシリコン溝の中に埋め込まれており、多結
晶シリコン層７ａと７ｂとは他の断面で接続されてい
る。コンタクト領域２０ａはソース電極１５ａ、ソース
拡散層１３ａおよびソース領域１２ｂを接続するように
設けられており、コンタクト領域２０ｂはアルミニュウ
ムのゲート電極１５ｂとゲート用の多結晶シリコン層７
ｂとを接続するために設けられている。
【００３７】ＦＥＴ３０、３２の周囲の半導体層上に
は、ゲート酸化膜６ａ、６ｂよりも厚い酸化膜４を介し
て多結晶シリコンダイオード４４、キャパシタ４８、抵
抗（図示省略）が形成されている。多結晶シリコンダイ
オード４４は、中心をｐ型不純物領域１１ｃとして、そ
の周辺に低濃度ｐ型不純物領域１１ａが形成され、さら
に、その周辺に高濃度ｎ型領域１１ｂが形成され、リン
グ状の平面構造を有するダイオードとして構成されてい
る。この場合、シリコン層のエッジ部にｐｎ接合ダイオ
ードが形成されないため、耐圧などの特性劣化がないと
いう利点がある。なお、コンタクト領域２０ｅはｐ型拡
散層１１ｃとアノード電極（アルミ電極）１５ｇを接続
するための領域として形成されており、コンタクト領域
２０ｆはｐ型拡散層１１ｂとカソード電極（アルミ電
極）１５ｆとを接続するための領域として形成されてい
る。
は、ゲート酸化膜６ａ、６ｂよりも厚い酸化膜４を介し
て多結晶シリコンダイオード４４、キャパシタ４８、抵
抗（図示省略）が形成されている。多結晶シリコンダイ
オード４４は、中心をｐ型不純物領域１１ｃとして、そ
の周辺に低濃度ｐ型不純物領域１１ａが形成され、さら
に、その周辺に高濃度ｎ型領域１１ｂが形成され、リン
グ状の平面構造を有するダイオードとして構成されてい
る。この場合、シリコン層のエッジ部にｐｎ接合ダイオ
ードが形成されないため、耐圧などの特性劣化がないと
いう利点がある。なお、コンタクト領域２０ｅはｐ型拡
散層１１ｃとアノード電極（アルミ電極）１５ｇを接続
するための領域として形成されており、コンタクト領域
２０ｆはｐ型拡散層１１ｂとカソード電極（アルミ電
極）１５ｆとを接続するための領域として形成されてい
る。
【００３８】一方、キャパシタ４８は、後述する多結晶
シリコン層（第１シリコン層）７をパターニングして得
られる多結晶シリコン層７ｄと、第２多結晶シリコン層
（第２シリコン層）１１をパターニングして得られる多
結晶シリコン層１１ｄと、これら二つの多結晶シリコン
層７ｄ、１１ｄの間に形成された酸化膜１０ａ（酸化膜
４上に形成される酸化膜１０の一部）とから構成されて
いる。そして多結晶シリコン層７ｄはコンタクト領域２
０ｄを介してアルミ電極１５ｈに接続され、多結晶シリ
コン層１１ｇはコンタクト領域２０ｃを介してアルミ電
極１５ｉに接続されている。
シリコン層（第１シリコン層）７をパターニングして得
られる多結晶シリコン層７ｄと、第２多結晶シリコン層
（第２シリコン層）１１をパターニングして得られる多
結晶シリコン層１１ｄと、これら二つの多結晶シリコン
層７ｄ、１１ｄの間に形成された酸化膜１０ａ（酸化膜
４上に形成される酸化膜１０の一部）とから構成されて
いる。そして多結晶シリコン層７ｄはコンタクト領域２
０ｄを介してアルミ電極１５ｈに接続され、多結晶シリ
コン層１１ｇはコンタクト領域２０ｃを介してアルミ電
極１５ｉに接続されている。
【００３９】次に、本発明に係る保護機能内蔵絶縁ゲー
ト型半導体装置の製造方法を図３ないし図７にしたがっ
て説明する。
ト型半導体装置の製造方法を図３ないし図７にしたがっ
て説明する。
【００４０】まず、図４（ａ）に示すように、ヒ素濃度
が約２×１０ １９ ｃｍ −３ の高濃度ｎ型基板１上に抵抗
率約１Ωｃｍ、厚さ約７μｍのｎ型エピタキシャル層２
を成長させた後に、ボロンを２×１０ １３ ｃｍ −２ 程度
イオン打ち込みし、深さ約２μｍのｐ型ウエル３ａ、３
ｂを半導体結晶（半導体層）に拡散する。その後、表面
酸化を行ない、厚さ約３０ｎｍの酸化膜４を形成し、さ
らに、ナイトライド膜（図示省略）を酸化防止マスクと
して配置して、選択酸化を行なう。その後、ナイトライ
ド膜は除去する。ＦＥＴを形成するためのアクティブ領
域に約３０ｎｍの薄い酸化膜４が形成され、多結晶シリ
コンダイオード、キャパシタ、抵抗を形成するフィール
ド領域に約１００ｎｍの厚い酸化膜４が形成される。
が約２×１０ １９ ｃｍ −３ の高濃度ｎ型基板１上に抵抗
率約１Ωｃｍ、厚さ約７μｍのｎ型エピタキシャル層２
を成長させた後に、ボロンを２×１０ １３ ｃｍ −２ 程度
イオン打ち込みし、深さ約２μｍのｐ型ウエル３ａ、３
ｂを半導体結晶（半導体層）に拡散する。その後、表面
酸化を行ない、厚さ約３０ｎｍの酸化膜４を形成し、さ
らに、ナイトライド膜（図示省略）を酸化防止マスクと
して配置して、選択酸化を行なう。その後、ナイトライ
ド膜は除去する。ＦＥＴを形成するためのアクティブ領
域に約３０ｎｍの薄い酸化膜４が形成され、多結晶シリ
コンダイオード、キャパシタ、抵抗を形成するフィール
ド領域に約１００ｎｍの厚い酸化膜４が形成される。
【００４１】次に、図４（ｂ）に示すように、アクティ
ブ領域とフィールド領域の全面に酸化膜４を約３０ｎｍ
堆積して酸化膜４を厚くした後、シリコン溝を形成する
ために、ホトレジスト２８をパターニングする。
ブ領域とフィールド領域の全面に酸化膜４を約３０ｎｍ
堆積して酸化膜４を厚くした後、シリコン溝を形成する
ために、ホトレジスト２８をパターニングする。
【００４２】次に、ホトレジスト２８をマスクとして酸
化膜４を選択的にエッチングした後、ホトレジスト２８
を除去し、その後、図５（ｃ）に示すように、酸化膜４
のパターンをマスクとして、深さ約２μｍの溝（トレン
チ）５をドライエッチングで形成する。その後、全面
（半導体層の主面も裏面もすべて）を酸化膜エッチング
することで、横型ＭＯＳＦＥＴ３２のアクティブ領域の
シリコン層（ｐ型ウエル３ｂ）を露にする。さらに、高
温の下で長時間犠牲酸化膜を形成し、その後、この酸化
膜を除去することにより、溝５の角をスムージングし、
溝（シリコン溝）５を、均一の厚さのゲート酸化膜が形
成できる溝形状にする。
化膜４を選択的にエッチングした後、ホトレジスト２８
を除去し、その後、図５（ｃ）に示すように、酸化膜４
のパターンをマスクとして、深さ約２μｍの溝（トレン
チ）５をドライエッチングで形成する。その後、全面
（半導体層の主面も裏面もすべて）を酸化膜エッチング
することで、横型ＭＯＳＦＥＴ３２のアクティブ領域の
シリコン層（ｐ型ウエル３ｂ）を露にする。さらに、高
温の下で長時間犠牲酸化膜を形成し、その後、この酸化
膜を除去することにより、溝５の角をスムージングし、
溝（シリコン溝）５を、均一の厚さのゲート酸化膜が形
成できる溝形状にする。
【００４３】次に、図５（ｄ）に示すように、アクティ
ブ領域に対するゲート酸化を行ない、シリコン溝５の壁
面（側面と底面）にトレンチ型パワーＭＯＳＦＥＴ３０
用のゲート酸化膜６ａを形成し、ｐ型ウエル３ｂ上に横
型ＭＯＳＦＥＴ３２用のゲート酸化膜６ｂをそれぞれ約
８０ｎｍ形成する。
ブ領域に対するゲート酸化を行ない、シリコン溝５の壁
面（側面と底面）にトレンチ型パワーＭＯＳＦＥＴ３０
用のゲート酸化膜６ａを形成し、ｐ型ウエル３ｂ上に横
型ＭＯＳＦＥＴ３２用のゲート酸化膜６ｂをそれぞれ約
８０ｎｍ形成する。
【００４４】次に、図５（ｅ）に示すように、ゲート酸
化膜６ａ、６ｂ、酸化膜４上に、これらの表面がほぼ平
坦となるように、リンをドープしてある多結晶シリコン
層７を堆積し、その後、多結晶シリコン層７をエッチン
グする領域をホトレジスト２９でパターニングする。
化膜６ａ、６ｂ、酸化膜４上に、これらの表面がほぼ平
坦となるように、リンをドープしてある多結晶シリコン
層７を堆積し、その後、多結晶シリコン層７をエッチン
グする領域をホトレジスト２９でパターニングする。
【００４５】次に、ホトレジスト２９をマスクにしてエ
ッチバックを行なうことにより、図６（ｆ）に示すよう
に、パワーＭＯＳＦＥＴ３０のゲート電極として使用す
る多結晶シリコン層７ａ、７ｂと横型ＭＯＳＦＥＴ３２
のゲート電極となり厚さが約１μｍの多結晶シリコン層
７ｃがパターニングされる。この場合、多結晶シリコン
層７ｂはゲート電極１５ｂに接続されるため、多結晶シ
リコン層７ａよりも厚くパターニングする。
ッチバックを行なうことにより、図６（ｆ）に示すよう
に、パワーＭＯＳＦＥＴ３０のゲート電極として使用す
る多結晶シリコン層７ａ、７ｂと横型ＭＯＳＦＥＴ３２
のゲート電極となり厚さが約１μｍの多結晶シリコン層
７ｃがパターニングされる。この場合、多結晶シリコン
層７ｂはゲート電極１５ｂに接続されるため、多結晶シ
リコン層７ａよりも厚くパターニングする。
【００４６】次に、図６（ｇ）に示すように、ホトレジ
スト２５と多結晶シリコン層７ａ、７ｂをマスクにし
て、約４×１０ １３ ｃｍ −２ のボロンをイオン打ち込み
して、トレンチ型パワーＭＯＳＦＥＴ３０のボディ（チ
ャネル）となるｐ型拡散層（ボディ拡散層）８を形成す
る。
スト２５と多結晶シリコン層７ａ、７ｂをマスクにし
て、約４×１０ １３ ｃｍ −２ のボロンをイオン打ち込み
して、トレンチ型パワーＭＯＳＦＥＴ３０のボディ（チ
ャネル）となるｐ型拡散層（ボディ拡散層）８を形成す
る。
【００４７】次に、図６（ｈ）に示すように、ホトレジ
スト２５を除去した状態で拡散を行ない、ｐ型拡散層８
を深さ約１．５μｍに伸ばし、その後、横型ＭＯＳＦＥ
Ｔ３２のドレイン耐圧向上に必要な低濃度ｎ型オフセッ
ト層９ａを形成するために、全面に約５×１０ １２ ｃｍ
−２ のリンをイオン打ち込みする。このとき、低濃度ｎ
型拡散層９ｂ、９ｃも同時に形成されるが、これらの拡
散領域９ｂ、９ｃは、その後、高濃度の不純物層を形成
するときに実質的にはなくなる。その後、厚さ約５０ｎ
ｍの酸化膜１０と厚さ約２５０ｎｍの多結晶シリコン層
１１を堆積する。
スト２５を除去した状態で拡散を行ない、ｐ型拡散層８
を深さ約１．５μｍに伸ばし、その後、横型ＭＯＳＦＥ
Ｔ３２のドレイン耐圧向上に必要な低濃度ｎ型オフセッ
ト層９ａを形成するために、全面に約５×１０ １２ ｃｍ
−２ のリンをイオン打ち込みする。このとき、低濃度ｎ
型拡散層９ｂ、９ｃも同時に形成されるが、これらの拡
散領域９ｂ、９ｃは、その後、高濃度の不純物層を形成
するときに実質的にはなくなる。その後、厚さ約５０ｎ
ｍの酸化膜１０と厚さ約２５０ｎｍの多結晶シリコン層
１１を堆積する。
【００４８】次に、多結晶シリコン層１１にボロンをイ
オン打ち込みし、多結晶シリコンダイオード４４の低濃
度ｐ型領域１１ａや高抵抗の多結晶シリコン抵抗（図示
省略）を形成する。その後、図７（ｉ）に示すように、
ホトレジスト２４をマスクにして、約１×１０ １５ ｃｍ
−２ のボロンをイオン打ち込みし、トレンチ型パワーＭ
ＯＳＦＥＴ３０と横型ＭＯＳＦＥＴ３２のｐ型ボディコ
ンタクト用拡散層として、深さ約４０ｎｍの高濃度ｐ型
拡散層１２ａ、１２ｂを同時に形成するとともに、多結
晶シリコンダイオード４４の高濃度アノード領域１１ｃ
を同時に形成する。
オン打ち込みし、多結晶シリコンダイオード４４の低濃
度ｐ型領域１１ａや高抵抗の多結晶シリコン抵抗（図示
省略）を形成する。その後、図７（ｉ）に示すように、
ホトレジスト２４をマスクにして、約１×１０ １５ ｃｍ
−２ のボロンをイオン打ち込みし、トレンチ型パワーＭ
ＯＳＦＥＴ３０と横型ＭＯＳＦＥＴ３２のｐ型ボディコ
ンタクト用拡散層として、深さ約４０ｎｍの高濃度ｐ型
拡散層１２ａ、１２ｂを同時に形成するとともに、多結
晶シリコンダイオード４４の高濃度アノード領域１１ｃ
を同時に形成する。
【００４９】次に、図７（ｊ）に示すように、ホトレジ
スト２６をマスクにして、ヒ素を約５×１０ １３ ｃｍ
−２ 程度イオン打ち込みし、トレンチ型パワーＭＯＳＦ
ＥＴ３０のソース拡散層１３ａ、横型ＭＯＳＦＥＴ３２
のソース拡散層１３ｂとドレイン拡散層１３ｃをそれぞ
れ同時に深さ約３０ｎｍ程度形成する。このとき多結晶
シリコンダイオード４４の高濃度カソード領域１１ｂも
同時に形成する。
スト２６をマスクにして、ヒ素を約５×１０ １３ ｃｍ
−２ 程度イオン打ち込みし、トレンチ型パワーＭＯＳＦ
ＥＴ３０のソース拡散層１３ａ、横型ＭＯＳＦＥＴ３２
のソース拡散層１３ｂとドレイン拡散層１３ｃをそれぞ
れ同時に深さ約３０ｎｍ程度形成する。このとき多結晶
シリコンダイオード４４の高濃度カソード領域１１ｂも
同時に形成する。
【００５０】次に、図７（ｋ）に示すように、約５００
ｎｍの酸化膜１４を堆積してコンタクト部の形成を行な
うとともに、トレンチ型パワーＭＯＳＦＥＴ３０のソー
ス電極１５ａ、ゲート電極１５ｂ、横型ＭＯＳＦＥＴの
ソース電極１５ｄ、ボディ電極１５ｃ、ドレイン電極１
５ｅ、多結晶シリコンダイオード４４のカソード電極１
５ｆ、アノード電極１５ｇを形成する。
ｎｍの酸化膜１４を堆積してコンタクト部の形成を行な
うとともに、トレンチ型パワーＭＯＳＦＥＴ３０のソー
ス電極１５ａ、ゲート電極１５ｂ、横型ＭＯＳＦＥＴの
ソース電極１５ｄ、ボディ電極１５ｃ、ドレイン電極１
５ｅ、多結晶シリコンダイオード４４のカソード電極１
５ｆ、アノード電極１５ｇを形成する。
【００５１】最後に、図１に示すように、各電極上に保
護膜１６を形成するとともに、ＦＥＴ３０のソース電極
パッド１７などの窓開けを行なうとともに、半導体チッ
プ（基板１）の裏面をエッチングして、裏面電極１８を
ドレイン電極として形成する。
護膜１６を形成するとともに、ＦＥＴ３０のソース電極
パッド１７などの窓開けを行なうとともに、半導体チッ
プ（基板１）の裏面をエッチングして、裏面電極１８を
ドレイン電極として形成する。
【００５２】本実施形態によれば、トレンチ型パワーＭ
ＯＳＦＥＴ３０のソース拡散層１３ａと横型ＭＯＳＦＥ
Ｔ３２のソース拡散層１３ｂを溝５の穴埋め工程後に同
時に行っているため、ソース拡散層１３ａ、１３ｂのソ
ース・ボディ接合深さ（ソース拡散層の深さ）を同じま
たはソース拡散層１３ａの深さをソース拡散層１３ｂの
深さよりも浅くすることができる。すなわち、通常、ト
レンチ型パワーＭＯＳＦＥＴ３０のしきい電圧（しきい
値）は横型ＭＯＳＦＥＴ３２のしきい電圧よりも高く設
定されるので、横型ＭＯＳＦＥＴ３２のボディ拡散層
（ソース領域）１２ｂより高濃度の拡散層をボディ拡散
層８に使用する。このため、ソース拡散層１３ａのソー
ス・ボディ間接合の方がソース拡散層１３ｂのソース・
ボディ間接合よりも浅くなる。ただし、同じ濃度のｐ型
拡散層をボディ拡散層１２ｂ、８に用いた場合には、両
者（ソース拡散層１３ａ、１３ｂ）の接合の深さは同じ
になる。
ＯＳＦＥＴ３０のソース拡散層１３ａと横型ＭＯＳＦＥ
Ｔ３２のソース拡散層１３ｂを溝５の穴埋め工程後に同
時に行っているため、ソース拡散層１３ａ、１３ｂのソ
ース・ボディ接合深さ（ソース拡散層の深さ）を同じま
たはソース拡散層１３ａの深さをソース拡散層１３ｂの
深さよりも浅くすることができる。すなわち、通常、ト
レンチ型パワーＭＯＳＦＥＴ３０のしきい電圧（しきい
値）は横型ＭＯＳＦＥＴ３２のしきい電圧よりも高く設
定されるので、横型ＭＯＳＦＥＴ３２のボディ拡散層
（ソース領域）１２ｂより高濃度の拡散層をボディ拡散
層８に使用する。このため、ソース拡散層１３ａのソー
ス・ボディ間接合の方がソース拡散層１３ｂのソース・
ボディ間接合よりも浅くなる。ただし、同じ濃度のｐ型
拡散層をボディ拡散層１２ｂ、８に用いた場合には、両
者（ソース拡散層１３ａ、１３ｂ）の接合の深さは同じ
になる。
【００５３】このように、トレンチ溝形成工程後にソー
ス拡散層１３ａ、１３ｂを同時に形成しているため、ソ
ース形成用マスクが１枚で済み、製造工程数を少なくす
ることができるとともに製造コスト（プロセスコスト）
の低減に寄与することができる。
ス拡散層１３ａ、１３ｂを同時に形成しているため、ソ
ース形成用マスクが１枚で済み、製造工程数を少なくす
ることができるとともに製造コスト（プロセスコスト）
の低減に寄与することができる。
【００５４】さらに、本実施形態によれば、高温の下で
長時間犠牲酸化膜を形成する工程を含むトレンチ溝形成
工程後にソース拡散層１３ａ、１３ｂやボディ拡散層
８、１２ｂを形成しているため、ソース拡散層１３ａ、
１３ｂおよびボディ拡散層８、１２ｂを浅くすることが
できる。さらに、ソース拡散層１３ｂとドレイン用の低
濃度ｎ型オフセット層９は多結晶シリコンゲート電極７
ｃに対し、自己整合で形成する。このため、横型ＭＯＳ
ＦＥＴ３２に関しては、実効チャネル長（多結晶シリコ
ン層７ｃの幅）を短くすることができるともに、相互コ
ンダクタンスｇｍを高くすることができ、横型ＭＯＳＦ
ＥＴ３２の微細化およぼチップ面積の低減による低コス
ト化が可能になる。またソース拡散層１３ａ、１３ｂを
浅くできるため、ゲート・ソース間容量を低減すること
ができる。特に、トレンチ型パワーＭＯＳＦＥＴ３０に
関しては、ゲート・ソース間容量を低減できるだけでな
く、チャネル長を短くすることができるため、低損失化
が可能になる。
長時間犠牲酸化膜を形成する工程を含むトレンチ溝形成
工程後にソース拡散層１３ａ、１３ｂやボディ拡散層
８、１２ｂを形成しているため、ソース拡散層１３ａ、
１３ｂおよびボディ拡散層８、１２ｂを浅くすることが
できる。さらに、ソース拡散層１３ｂとドレイン用の低
濃度ｎ型オフセット層９は多結晶シリコンゲート電極７
ｃに対し、自己整合で形成する。このため、横型ＭＯＳ
ＦＥＴ３２に関しては、実効チャネル長（多結晶シリコ
ン層７ｃの幅）を短くすることができるともに、相互コ
ンダクタンスｇｍを高くすることができ、横型ＭＯＳＦ
ＥＴ３２の微細化およぼチップ面積の低減による低コス
ト化が可能になる。またソース拡散層１３ａ、１３ｂを
浅くできるため、ゲート・ソース間容量を低減すること
ができる。特に、トレンチ型パワーＭＯＳＦＥＴ３０に
関しては、ゲート・ソース間容量を低減できるだけでな
く、チャネル長を短くすることができるため、低損失化
が可能になる。
【００５５】また、本実施形態によれば、多結晶シリコ
ンダイオード４４に使用するシリコン層（１１ａ〜１１
ｃ）の厚さを横型ＭＯＳＦＥＴ３２のゲートに使用する
シリコン層７ｃに比べて薄くしているため、耐圧特性を
安定化することができる。
ンダイオード４４に使用するシリコン層（１１ａ〜１１
ｃ）の厚さを横型ＭＯＳＦＥＴ３２のゲートに使用する
シリコン層７ｃに比べて薄くしているため、耐圧特性を
安定化することができる。
【００５６】具体的には、横型ＭＯＳＦＥＴ３２のシリ
コン層７ｃの厚さは、例えば、約１００ｎｍと厚いのに
対して、多結晶シリコンダイオード４４のシリコン層１
１ａ〜１１ｃの厚さは約２５ｎｍと、シリコン層７ｃの
厚さに対して１５％以上薄く形成してあり、多結晶シリ
コンダイオード４４の耐圧特性を安定化することができ
る。
コン層７ｃの厚さは、例えば、約１００ｎｍと厚いのに
対して、多結晶シリコンダイオード４４のシリコン層１
１ａ〜１１ｃの厚さは約２５ｎｍと、シリコン層７ｃの
厚さに対して１５％以上薄く形成してあり、多結晶シリ
コンダイオード４４の耐圧特性を安定化することができ
る。
【００５７】この理由は以下の通りである。横型ＭＯＳ
ＦＥＴ３２のゲート電極に接続されるシリコン層７ｃ
は、トレンチ型パワーＭＯＳＦＥＴ３０の溝５に多結晶
シリコン層７を埋め込んだ後、平坦化する必要がある。
このため、横型ＭＯＳＦＥＴ３２の多結晶シリコン層７
ｃは約５０ｎｍ以上の厚さに形成することが望ましい。
一方、多結晶シリコンダイオード４４のシリコン層（１
１ａ〜１１ｃ）の膜厚は約４０ｎｍ以下に薄くして、拡
散層１３ａ、１３ｂやボディ拡散層８の形成と同一工程
で、カソード用ｎ型拡散層１１ｂとアノード用ｐ型拡散
層１１ｃを形成することで、これらの拡散層１１ｂ、１
１ｃを多結晶シリコン層１１の底部まで形成することが
できる。これにより、多結晶シリコンダイオード４４内
における電界が深さ方向に対して一定となるため、多結
晶シリコンダイオード４４の耐圧特性が安定化すること
になる。また、実行的に動作する接合面積の変動がシリ
コン層１１の厚さの変動による影響を受けにくくなるた
め、多結晶シリコンダイオード４４の順方向電圧の温度
変化または多結晶シリコンダイオード４４の逆方向リー
ク電流の温度変化を利用して、例えば、温度検出制御回
路を構成した場合、この温度検出制御回路の精度を高め
ることができる。
ＦＥＴ３２のゲート電極に接続されるシリコン層７ｃ
は、トレンチ型パワーＭＯＳＦＥＴ３０の溝５に多結晶
シリコン層７を埋め込んだ後、平坦化する必要がある。
このため、横型ＭＯＳＦＥＴ３２の多結晶シリコン層７
ｃは約５０ｎｍ以上の厚さに形成することが望ましい。
一方、多結晶シリコンダイオード４４のシリコン層（１
１ａ〜１１ｃ）の膜厚は約４０ｎｍ以下に薄くして、拡
散層１３ａ、１３ｂやボディ拡散層８の形成と同一工程
で、カソード用ｎ型拡散層１１ｂとアノード用ｐ型拡散
層１１ｃを形成することで、これらの拡散層１１ｂ、１
１ｃを多結晶シリコン層１１の底部まで形成することが
できる。これにより、多結晶シリコンダイオード４４内
における電界が深さ方向に対して一定となるため、多結
晶シリコンダイオード４４の耐圧特性が安定化すること
になる。また、実行的に動作する接合面積の変動がシリ
コン層１１の厚さの変動による影響を受けにくくなるた
め、多結晶シリコンダイオード４４の順方向電圧の温度
変化または多結晶シリコンダイオード４４の逆方向リー
ク電流の温度変化を利用して、例えば、温度検出制御回
路を構成した場合、この温度検出制御回路の精度を高め
ることができる。
【００５８】さらに、多結晶シリコン層１１ａは多結晶
シリコンを用いた高抵抗素子にも使用できるため、シリ
コン層１１ａの厚さを多結晶シリコン層７ｃの厚さより
も１５％以上薄くすることにより、高濃度でもシート抵
抗の高い抵抗素子を実現することができる。このため、
このような抵抗素子を用いれば、抵抗値の絶対値の精度
が向上し、さらに温度による抵抗値の変動を小さくする
ことができる。
シリコンを用いた高抵抗素子にも使用できるため、シリ
コン層１１ａの厚さを多結晶シリコン層７ｃの厚さより
も１５％以上薄くすることにより、高濃度でもシート抵
抗の高い抵抗素子を実現することができる。このため、
このような抵抗素子を用いれば、抵抗値の絶対値の精度
が向上し、さらに温度による抵抗値の変動を小さくする
ことができる。
【００５９】また、本実施形態によれば、ソース拡散層
１３ａ、１３ｂを同時に形成するとともに、ソース拡散
層１３ａ、１３ｂの形成と同時に、多結晶シリコンダイ
オード４４（４５、４６）のカソード領域１１ｆや多結
晶シリコン抵抗への不純物ドープを同時に行うことや、
さらに、ｐ型ボディコンタクト用拡散層１２ａの形成と
同時に多結晶シリコンダイオード４４のアノード領域１
１ｃや多結晶シリコン抵抗への不純物ドープを同時に行
うことで、プロセスの低コスト化が可能になる。
１３ａ、１３ｂを同時に形成するとともに、ソース拡散
層１３ａ、１３ｂの形成と同時に、多結晶シリコンダイ
オード４４（４５、４６）のカソード領域１１ｆや多結
晶シリコン抵抗への不純物ドープを同時に行うことや、
さらに、ｐ型ボディコンタクト用拡散層１２ａの形成と
同時に多結晶シリコンダイオード４４のアノード領域１
１ｃや多結晶シリコン抵抗への不純物ドープを同時に行
うことで、プロセスの低コスト化が可能になる。
【００６０】（実施形態２）次に、本発明に係る保護機
能内蔵絶縁ゲート型半導体装置をパワースイッチシステ
ムのスイッチ素子に適用したときの実施形態を図８にし
たがって説明する。
能内蔵絶縁ゲート型半導体装置をパワースイッチシステ
ムのスイッチ素子に適用したときの実施形態を図８にし
たがって説明する。
【００６１】本実施形態における保護機能内蔵絶縁ゲー
ト型半導体装置は、多結晶シリコンダイオード４０〜４
６、キャパシタ４８、多結晶シリコン抵抗５０〜５６、
トレンチ型ＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ
３２〜３７を備えて構成されており、ＭＯＳＦＥＴ３０
が負荷を駆動する駆動源として、ドレイン端子６０を介
して負荷に接続されている。トレンチ型ＭＯＳＦＥＴ３
１はＭＯＳＦＥＴ３０と同じデバイス構造を有し、チッ
プ面積だけが１／１００〜１／５０００と小さい電流検
出用の素子として構成されており、ゲート電極が、ＭＯ
ＳＦＥＴ３０のゲートとともに抵抗５０を介してゲート
端子６１に接続され、ソース電極が抵抗５１を介してソ
ース端子６２に接続されている。トレンチ型ＭＯＳＦＥ
Ｔ３１は、横型ＭＯＳＦＥＴ３２、抵抗５１とともに過
電流保護回路を構成し、ＭＯＳＦＥＴ３０のドレイン電
流が過剰に流れたときに、このドレイン電流とともに自
身のドレイン電流も増加するようになっている。そし
て、ドレイン電流の増加に伴ってトレンチ型ＭＯＳＦＥ
Ｔ３１のゲート電圧（抵抗５１の電圧）が設定電圧を超
えると横型ＭＯＳＦＥＴ３２がオンして、パワーＭＯＳ
ＦＥＴ３０のゲート電圧を低下させるようになってお
り、過電流保護回路により、パワーＭＯＳＦＥＴ３０に
過大なドレイン電流が流れるのを防止することができ
る。
ト型半導体装置は、多結晶シリコンダイオード４０〜４
６、キャパシタ４８、多結晶シリコン抵抗５０〜５６、
トレンチ型ＭＯＳＦＥＴ３０、３１、横型ＭＯＳＦＥＴ
３２〜３７を備えて構成されており、ＭＯＳＦＥＴ３０
が負荷を駆動する駆動源として、ドレイン端子６０を介
して負荷に接続されている。トレンチ型ＭＯＳＦＥＴ３
１はＭＯＳＦＥＴ３０と同じデバイス構造を有し、チッ
プ面積だけが１／１００〜１／５０００と小さい電流検
出用の素子として構成されており、ゲート電極が、ＭＯ
ＳＦＥＴ３０のゲートとともに抵抗５０を介してゲート
端子６１に接続され、ソース電極が抵抗５１を介してソ
ース端子６２に接続されている。トレンチ型ＭＯＳＦＥ
Ｔ３１は、横型ＭＯＳＦＥＴ３２、抵抗５１とともに過
電流保護回路を構成し、ＭＯＳＦＥＴ３０のドレイン電
流が過剰に流れたときに、このドレイン電流とともに自
身のドレイン電流も増加するようになっている。そし
て、ドレイン電流の増加に伴ってトレンチ型ＭＯＳＦＥ
Ｔ３１のゲート電圧（抵抗５１の電圧）が設定電圧を超
えると横型ＭＯＳＦＥＴ３２がオンして、パワーＭＯＳ
ＦＥＴ３０のゲート電圧を低下させるようになってお
り、過電流保護回路により、パワーＭＯＳＦＥＴ３０に
過大なドレイン電流が流れるのを防止することができ
る。
【００６２】一方、ダイオード４０、４１はパワーＭＯ
ＳＦＥＴ３０、３１のゲートを保護するゲート保護ダイ
オードとして構成されており、ダイオード４２は抵抗５
５とともに簡易型の定電圧回路を構成し、ツェナーダイ
オードとして機能するダイオード４２と抵抗５５との交
点に定電圧を発生するようになっている。ダイオード４
３は複数個のダイオードが直列接続されて構成されてお
り、抵抗５６、横型ＭＯＳＦＥＴ３７とともに温度検出
回路を構成し、チップ温度の上昇に伴ってダイオード４
３の端子電圧が低下し、チップ温度が規定温度以上に上
昇したときに、ＭＯＳＦＥＴ３７がオン状態からオフ状
態に変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧
に変化するように構成されている。抵抗５４はＭＯＳＦ
ＥＴ３６とともにインバータを構成し、温度検出回路に
よってチップ温度が規定温度以上に上昇したことが検出
されたときに、ＭＯＳＦＥＴ３７のドレイン電圧が高電
圧になるに伴って、ＭＯＳＦＥＴ３６のドレインが低電
圧となるように構成されている。抵抗５２、５３、ＭＯ
ＳＦＥＴ３４、３５はラッチ回路を構成しており、ＭＯ
ＳＦＥＴ３６のドレイン電圧が低電圧となったときに、
ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯ
ＳＦＥＴ３３をオンさせるようになっている。ＭＯＳＦ
ＥＴ３３は遮断回路を構成するようになっており、ＭＯ
ＳＦＥＴ３３がオンになるとＭＯＳＦＥＴ３０、３１の
ゲート電圧が低下し、ＭＯＳＦＥＴ３０、３１が遮断状
態（オフ）になる。この場合、ラッチ回路の働きにより
遮断回路が一度働くと、チップ温度が規定温度以下に下
がってもパワーＭＯＳＦＥＴ３０、３１の遮断状態は保
持される。この遮断状態を解除するためには、ゲート端
子６１の電圧を一旦０ボルトに低下させてラッチ回路を
リセットさせる。なお、ラッチ回路の抵抗５２の抵抗値
は抵抗５３の抵抗値よりも約一桁高い値に設定されてい
る。このため、室温ではゲート端子６１に電圧が印加さ
れても、ＭＯＳＦＥＴ３３は常にオフ状態に維持され、
印加電圧のレベルがしきい電圧を超えるとパワーＭＯＳ
ＦＥＴ３０、３１がオンすることになる。
ＳＦＥＴ３０、３１のゲートを保護するゲート保護ダイ
オードとして構成されており、ダイオード４２は抵抗５
５とともに簡易型の定電圧回路を構成し、ツェナーダイ
オードとして機能するダイオード４２と抵抗５５との交
点に定電圧を発生するようになっている。ダイオード４
３は複数個のダイオードが直列接続されて構成されてお
り、抵抗５６、横型ＭＯＳＦＥＴ３７とともに温度検出
回路を構成し、チップ温度の上昇に伴ってダイオード４
３の端子電圧が低下し、チップ温度が規定温度以上に上
昇したときに、ＭＯＳＦＥＴ３７がオン状態からオフ状
態に変化し、ＭＯＳＦＥＴ３７のドレイン電圧が高電圧
に変化するように構成されている。抵抗５４はＭＯＳＦ
ＥＴ３６とともにインバータを構成し、温度検出回路に
よってチップ温度が規定温度以上に上昇したことが検出
されたときに、ＭＯＳＦＥＴ３７のドレイン電圧が高電
圧になるに伴って、ＭＯＳＦＥＴ３６のドレインが低電
圧となるように構成されている。抵抗５２、５３、ＭＯ
ＳＦＥＴ３４、３５はラッチ回路を構成しており、ＭＯ
ＳＦＥＴ３６のドレイン電圧が低電圧となったときに、
ＭＯＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯ
ＳＦＥＴ３３をオンさせるようになっている。ＭＯＳＦ
ＥＴ３３は遮断回路を構成するようになっており、ＭＯ
ＳＦＥＴ３３がオンになるとＭＯＳＦＥＴ３０、３１の
ゲート電圧が低下し、ＭＯＳＦＥＴ３０、３１が遮断状
態（オフ）になる。この場合、ラッチ回路の働きにより
遮断回路が一度働くと、チップ温度が規定温度以下に下
がってもパワーＭＯＳＦＥＴ３０、３１の遮断状態は保
持される。この遮断状態を解除するためには、ゲート端
子６１の電圧を一旦０ボルトに低下させてラッチ回路を
リセットさせる。なお、ラッチ回路の抵抗５２の抵抗値
は抵抗５３の抵抗値よりも約一桁高い値に設定されてい
る。このため、室温ではゲート端子６１に電圧が印加さ
れても、ＭＯＳＦＥＴ３３は常にオフ状態に維持され、
印加電圧のレベルがしきい電圧を超えるとパワーＭＯＳ
ＦＥＴ３０、３１がオンすることになる。
【００６３】また、ダイオード４４〜４６はゲート端子
６１の電圧がソース端子６２の電圧よりも低下したとき
に、寄生トランジスタを通って、ソース端子６２からゲ
ート端子６１にリーク電流が流れるのを防止するように
なっている。なお、この寄生トランジスタは、例えば、
ｎ型エピタキシャル層２をコレクタ、ｐ型ウエル３ｂを
ベース、ｎ型拡散層１３ｃをエミッタとして構成され
る。またキャパシタ４８は周囲の回路からの雑音により
ラッチ回路が誤動作しないように電圧変動を抑制するた
めに設けられている。
６１の電圧がソース端子６２の電圧よりも低下したとき
に、寄生トランジスタを通って、ソース端子６２からゲ
ート端子６１にリーク電流が流れるのを防止するように
なっている。なお、この寄生トランジスタは、例えば、
ｎ型エピタキシャル層２をコレクタ、ｐ型ウエル３ｂを
ベース、ｎ型拡散層１３ｃをエミッタとして構成され
る。またキャパシタ４８は周囲の回路からの雑音により
ラッチ回路が誤動作しないように電圧変動を抑制するた
めに設けられている。
【００６４】上記過電流検出制御回路においては、室温
でゲート端子６１に電圧が印加されると、ＭＯＳＦＥＴ
３３がオフ状態にあるため、パワーＭＯＳＦＥＴ３０、
３１がオンになる。ＭＯＳＦＥＴ３０によって負荷が駆
動されているときに、負荷に過電流が流れると、電流セ
ンス用ＭＯＳＦＥＴ３１のドレイン電流も増加し、抵抗
５１の端子電圧が設定電圧を越えるとＭＯＳＦＥＴ３２
がオンになり、パワーＭＯＳＦＥＴ３０のゲート電圧が
低下するため、パワーＭＯＳＦＥＴ３０に過大なドレイ
ン電流が流れるのを防止することができる。
でゲート端子６１に電圧が印加されると、ＭＯＳＦＥＴ
３３がオフ状態にあるため、パワーＭＯＳＦＥＴ３０、
３１がオンになる。ＭＯＳＦＥＴ３０によって負荷が駆
動されているときに、負荷に過電流が流れると、電流セ
ンス用ＭＯＳＦＥＴ３１のドレイン電流も増加し、抵抗
５１の端子電圧が設定電圧を越えるとＭＯＳＦＥＴ３２
がオンになり、パワーＭＯＳＦＥＴ３０のゲート電圧が
低下するため、パワーＭＯＳＦＥＴ３０に過大なドレイ
ン電流が流れるのを防止することができる。
【００６５】一方、ＦＥＴ３０によって負荷が駆動され
ているときに、チップ温度が規定温度以上に上昇する
と、ＭＯＳＦＥＴ３７がオンからオフに変化し、ＭＯＳ
ＦＥＴ３７のドレイン電圧が高電圧になる。これにより
ＭＯＳＦＥＴ３６のドレイン電圧が低電圧となり、ＭＯ
ＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦ
ＥＴ３３がオンになる、これによりパワーＭＯＳＦＥＴ
３０、３１がオフになり、チップ温度が規定温度以上に
なったときにＭＯＳＦＥＴ３０を遮断状態に保持するこ
とができる。
ているときに、チップ温度が規定温度以上に上昇する
と、ＭＯＳＦＥＴ３７がオンからオフに変化し、ＭＯＳ
ＦＥＴ３７のドレイン電圧が高電圧になる。これにより
ＭＯＳＦＥＴ３６のドレイン電圧が低電圧となり、ＭＯ
ＳＦＥＴ３４のドレイン電圧が高電圧となってＭＯＳＦ
ＥＴ３３がオンになる、これによりパワーＭＯＳＦＥＴ
３０、３１がオフになり、チップ温度が規定温度以上に
なったときにＭＯＳＦＥＴ３０を遮断状態に保持するこ
とができる。
【００６６】本実施形態によれば、パワーＭＯＳＦＥＴ
３０、３１、横型ＭＯＳＦＥＴ３２〜３７として、前記
実施形態の製造工程を用いて製造されたものを使用して
いるため、プロセスコストが安く低損失なパワーＭＯＳ
ＦＥＴ３０、３１を用いることができるとともに、入力
容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３
７を用いることができる。
３０、３１、横型ＭＯＳＦＥＴ３２〜３７として、前記
実施形態の製造工程を用いて製造されたものを使用して
いるため、プロセスコストが安く低損失なパワーＭＯＳ
ＦＥＴ３０、３１を用いることができるとともに、入力
容量が小さく微細化が容易な横型ＭＯＳＦＥＴ３２〜３
７を用いることができる。
【００６７】また、本実施形態によれば、ダイオード４
０〜４６、抵抗５０〜５５としてプロセス工程の追加な
しで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオ
ードや抵抗を使用できるため、寄生素子が構成されない
多結晶シリコンダイオードや多結晶シリコン抵抗をトレ
ンチ型パワーＭＯＳＦＥＴと横型ＭＯＳＦＥＴを内蔵し
た半導体装置に低コストで形成することができる。
０〜４６、抵抗５０〜５５としてプロセス工程の追加な
しで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオ
ードや抵抗を使用できるため、寄生素子が構成されない
多結晶シリコンダイオードや多結晶シリコン抵抗をトレ
ンチ型パワーＭＯＳＦＥＴと横型ＭＯＳＦＥＴを内蔵し
た半導体装置に低コストで形成することができる。
【００６８】さらに、本実施形態によれば、パワーＭＯ
ＳＦＥＴチップに過電流検出制御回路や温度検出制御回
路を低コストに内蔵することができるため、例えば、自
動車分野におけるパワースイッチシステムのスイッチ素
子として使用した場合、外付け回路なしで通常の過負荷
状態に対してパワーＭＯＳＦＥＴが破壊するを防止でき
るため、信頼性の高いパワースイッチシステムを実現す
ることができる。
ＳＦＥＴチップに過電流検出制御回路や温度検出制御回
路を低コストに内蔵することができるため、例えば、自
動車分野におけるパワースイッチシステムのスイッチ素
子として使用した場合、外付け回路なしで通常の過負荷
状態に対してパワーＭＯＳＦＥＴが破壊するを防止でき
るため、信頼性の高いパワースイッチシステムを実現す
ることができる。
【００６９】また、本実施形態によれば、チップ温度が
規定温度以上になってＭＯＳＦＥＴ３０が遮断状態に保
持されたときでも、ゲート端子に０電圧を印加すること
で遮断状態を容易に解除することができるため、使い勝
手の良いパワースイッチシステムを実現することができ
る。
規定温度以上になってＭＯＳＦＥＴ３０が遮断状態に保
持されたときでも、ゲート端子に０電圧を印加すること
で遮断状態を容易に解除することができるため、使い勝
手の良いパワースイッチシステムを実現することができ
る。
【００７０】（実施形態３）次に、本発明に係る保護機
能内蔵絶縁ゲート型半導体装置をゲート保護機能だけを
内蔵した回路に適用したときの実施形態を図９および図
１０にしたがって説明する。図９はゲート保護回路の回
路構成図、図１０は保護機能内蔵絶縁ゲート型半導体装
置の縦断面図である。なお、図９と図１０において、前
記各実施形態と同一のものには同一符号を付してそれら
の詳細な説明は省略する。
能内蔵絶縁ゲート型半導体装置をゲート保護機能だけを
内蔵した回路に適用したときの実施形態を図９および図
１０にしたがって説明する。図９はゲート保護回路の回
路構成図、図１０は保護機能内蔵絶縁ゲート型半導体装
置の縦断面図である。なお、図９と図１０において、前
記各実施形態と同一のものには同一符号を付してそれら
の詳細な説明は省略する。
【００７１】本実施形態における半導体装置は、トレン
チ型パワーＭＯＳＦＥＴ３０と多結晶シリコンダイオー
ド（ゲート保護ダイオード）４７を備えて構成されてお
り、ＭＯＳＦＥＴ３０のドレイン電極がドレイン端子６
０に、ソース電極がソース端子６２に、ゲート電極がゲ
ート端子６１に接続され、バック・ツー・バック接続さ
れた多段の多結晶シリコンダイオード４７の両端がソー
ス端子６２とゲート端子６１に接続されている。すなわ
ち、温度検出制御回路や過電流検出制御回路に用いる横
型絶縁ゲート型半導体素子は内蔵していないが、トレン
チ型パワーＭＯＳＦＥＴ３０と、このＦＥＴ３０を保護
するための多結晶シリコンダイオード４７を備えて構成
されている。本実施形態の多段の多結晶シリコンダイオ
ード４７は、中心が高濃度ｎ型拡散層１１ｆで形成さ
れ、その周辺に低濃度ｐ型拡散層１１ｃが形成され、さ
らにその周辺に高濃度ｎ型拡散層１１ｅが形成され、さ
らにその周辺に低濃度ｐ型拡散層１１ｂが形成され、さ
らにその周辺に高濃度ｎ型拡散層１１ｄが形成され、全
体として、リング状の多結晶シリコンダイオードを構成
するようになっている。この多結晶シリコンダイオード
４７は、図２および図３に示す高濃度ｐ型拡散層１１
ｂ、アノード電極１５ｇが不要となるため、小面積でも
パワーＭＯＳＦＥＴ３０のゲート電極を静電破壊から防
止することができる。なお、ダイオード４７の中心には
ゲート電極１５ｉが形成されており、このゲート電極１
５ｉはボンディングワイヤとの接続ができるようにゲー
トパッド１７ｂを形成するようになっている。
チ型パワーＭＯＳＦＥＴ３０と多結晶シリコンダイオー
ド（ゲート保護ダイオード）４７を備えて構成されてお
り、ＭＯＳＦＥＴ３０のドレイン電極がドレイン端子６
０に、ソース電極がソース端子６２に、ゲート電極がゲ
ート端子６１に接続され、バック・ツー・バック接続さ
れた多段の多結晶シリコンダイオード４７の両端がソー
ス端子６２とゲート端子６１に接続されている。すなわ
ち、温度検出制御回路や過電流検出制御回路に用いる横
型絶縁ゲート型半導体素子は内蔵していないが、トレン
チ型パワーＭＯＳＦＥＴ３０と、このＦＥＴ３０を保護
するための多結晶シリコンダイオード４７を備えて構成
されている。本実施形態の多段の多結晶シリコンダイオ
ード４７は、中心が高濃度ｎ型拡散層１１ｆで形成さ
れ、その周辺に低濃度ｐ型拡散層１１ｃが形成され、さ
らにその周辺に高濃度ｎ型拡散層１１ｅが形成され、さ
らにその周辺に低濃度ｐ型拡散層１１ｂが形成され、さ
らにその周辺に高濃度ｎ型拡散層１１ｄが形成され、全
体として、リング状の多結晶シリコンダイオードを構成
するようになっている。この多結晶シリコンダイオード
４７は、図２および図３に示す高濃度ｐ型拡散層１１
ｂ、アノード電極１５ｇが不要となるため、小面積でも
パワーＭＯＳＦＥＴ３０のゲート電極を静電破壊から防
止することができる。なお、ダイオード４７の中心には
ゲート電極１５ｉが形成されており、このゲート電極１
５ｉはボンディングワイヤとの接続ができるようにゲー
トパッド１７ｂを形成するようになっている。
【００７２】本実施形態における温度検出制御回路の特
徴とするところは、パワーＭＯＳＦＥＴ３０として、ソ
ース拡散層１３ａ、ボディ（チャネル）拡散層８を溝５
の形成後に形成したものを用いるとともに、多結晶シリ
コンダイオード４７として、トレンチ型パワーＭＯＳＦ
ＥＴ３０に用いた多結晶シリコン層７ａ、７ｂの溝５に
引き出された領域の膜厚ｘ（図１に示す横型ＭＯＳＦＥ
Ｔ３２の多結晶シリコン層７ｃの厚さに相当）よりも薄
い膜厚ｙの第２のシリコン層（１１ｂ〜１１ｆ）を形成
したものを用いた点にある。
徴とするところは、パワーＭＯＳＦＥＴ３０として、ソ
ース拡散層１３ａ、ボディ（チャネル）拡散層８を溝５
の形成後に形成したものを用いるとともに、多結晶シリ
コンダイオード４７として、トレンチ型パワーＭＯＳＦ
ＥＴ３０に用いた多結晶シリコン層７ａ、７ｂの溝５に
引き出された領域の膜厚ｘ（図１に示す横型ＭＯＳＦＥ
Ｔ３２の多結晶シリコン層７ｃの厚さに相当）よりも薄
い膜厚ｙの第２のシリコン層（１１ｂ〜１１ｆ）を形成
したものを用いた点にある。
【００７３】具体的な製造方法は図１と図３に示した多
結晶シリコンダイオード４４と同じである。すなわち多
結晶シリコン層７ｂの膜厚ｘは約１００ｎｍと厚いのに
対して、多結晶シリコンダイオード４７のシリコン層の
膜厚ｙは、多結晶シリコン層７ｂの膜厚ｘよりも１５％
以上薄く、例えば２５ｎｍ程度の厚さに形成されてい
る。このため、トレンチ型パワーＭＯＳＦＥＴ３０のソ
ース拡散層１３ａの形成と多結晶シリコンダイオード４
７のカソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で
行うことができ、プロセスコストの低減に寄与すること
ができる。なお、ダイオード４７としてシリコン層７ｂ
の膜厚Ｘと同じ厚さのシリコン層または膜厚ｘよりも厚
いシリコン層で構成すると、カソード用ｎ型拡散層１１
ｄ〜１１ｆがシリコン層の底部に達しないことが生じ、
低濃度ｐ型拡散層１１ｂと１１ｃとを分離できなくなっ
て両者が短絡する恐れがある。このため、ダイオード４
７の膜厚ｙを膜厚ｘと同じか膜厚ｘよりも厚くするとき
には、ソース拡散層１３ａの形成工程とは別の工程で、
カソード用ｎ型拡散層１１ｄ〜１１ｆを形成することが
必要となる。
結晶シリコンダイオード４４と同じである。すなわち多
結晶シリコン層７ｂの膜厚ｘは約１００ｎｍと厚いのに
対して、多結晶シリコンダイオード４７のシリコン層の
膜厚ｙは、多結晶シリコン層７ｂの膜厚ｘよりも１５％
以上薄く、例えば２５ｎｍ程度の厚さに形成されてい
る。このため、トレンチ型パワーＭＯＳＦＥＴ３０のソ
ース拡散層１３ａの形成と多結晶シリコンダイオード４
７のカソード用ｎ型拡散層１１ｄ〜１１ｆを同一工程で
行うことができ、プロセスコストの低減に寄与すること
ができる。なお、ダイオード４７としてシリコン層７ｂ
の膜厚Ｘと同じ厚さのシリコン層または膜厚ｘよりも厚
いシリコン層で構成すると、カソード用ｎ型拡散層１１
ｄ〜１１ｆがシリコン層の底部に達しないことが生じ、
低濃度ｐ型拡散層１１ｂと１１ｃとを分離できなくなっ
て両者が短絡する恐れがある。このため、ダイオード４
７の膜厚ｙを膜厚ｘと同じか膜厚ｘよりも厚くするとき
には、ソース拡散層１３ａの形成工程とは別の工程で、
カソード用ｎ型拡散層１１ｄ〜１１ｆを形成することが
必要となる。
【００７４】また本実施形態においては、ダイオード４
７として、４個（２組）のバック・ツー・バック接続し
たダイオードを使用することにより、ソース端子６２と
ゲート端子６１との間にゲート耐圧として、±１４ボル
ト程度の電圧が得られるが、このゲート耐圧を±２０ボ
ルト程度とする場合は、６個（３組）のバック・ツー・
バックダイオードを使用すれば良い。この場合、高濃度
ｎ型拡散層１１ｄ、１１ｅ、１１ｆと低濃度ｐ型拡散層
１１ｂ、１１ｃで構成されるｐｎ接合ダイオードの段数
を増加させればよいことになる。
７として、４個（２組）のバック・ツー・バック接続し
たダイオードを使用することにより、ソース端子６２と
ゲート端子６１との間にゲート耐圧として、±１４ボル
ト程度の電圧が得られるが、このゲート耐圧を±２０ボ
ルト程度とする場合は、６個（３組）のバック・ツー・
バックダイオードを使用すれば良い。この場合、高濃度
ｎ型拡散層１１ｄ、１１ｅ、１１ｆと低濃度ｐ型拡散層
１１ｂ、１１ｃで構成されるｐｎ接合ダイオードの段数
を増加させればよいことになる。
【００７５】本実施形態によれば、温度検出制御回路を
構成する素子として、ソース拡散層１３ａ、カソード用
ｎ型拡散層１１ｄ〜１１ｆを同一工程で形成したものを
用いているため、プロセスコストを安くすることができ
るともに、ソース拡散層１３とボディ拡散層（チャネル
拡散層）８を形成した後の熱工程を少なくし、チャネル
長を短くできるため、低損失かつ入力容量の小さいパワ
ーＭＯＳＦＥＴ３０を用いることができ、性能の向上を
図ることができる。
構成する素子として、ソース拡散層１３ａ、カソード用
ｎ型拡散層１１ｄ〜１１ｆを同一工程で形成したものを
用いているため、プロセスコストを安くすることができ
るともに、ソース拡散層１３とボディ拡散層（チャネル
拡散層）８を形成した後の熱工程を少なくし、チャネル
長を短くできるため、低損失かつ入力容量の小さいパワ
ーＭＯＳＦＥＴ３０を用いることができ、性能の向上を
図ることができる。
【００７６】（実施形態４）次に、本発明に係る保護機
能内蔵絶縁ゲート型半導体装置の第４実施形態を図１１
にしたがって説明する。なお、本実施形態において、前
記各実施形態と同一のものについては、同一符号を付し
てそれらの詳細な説明を省略する。
能内蔵絶縁ゲート型半導体装置の第４実施形態を図１１
にしたがって説明する。なお、本実施形態において、前
記各実施形態と同一のものについては、同一符号を付し
てそれらの詳細な説明を省略する。
【００７７】本実施形態は、パワーＭＯＳトランジスタ
３０のゲート酸化膜６ａの厚さを、例えば、約８０ｎｍ
として、ゲート酸化膜６ｂの厚さ（約５０ｎｍ）よりも
１５％以上厚くしたことを特徴とするものである。
３０のゲート酸化膜６ａの厚さを、例えば、約８０ｎｍ
として、ゲート酸化膜６ｂの厚さ（約５０ｎｍ）よりも
１５％以上厚くしたことを特徴とするものである。
【００７８】ゲート酸化膜６ａの厚さをゲート酸化膜６
ｂよりも１５％以上厚くするに際しては、図１２に示す
ように、ゲート酸化膜６ａを形成後、一旦横型ＭＯＳＦ
ＥＴ３２のアクティブ領域に形成される酸化膜４をホト
レジスト２７をマスクにして除去し、その後、改めてゲ
ート酸化膜６ｂを形成することによって実現できる。
ｂよりも１５％以上厚くするに際しては、図１２に示す
ように、ゲート酸化膜６ａを形成後、一旦横型ＭＯＳＦ
ＥＴ３２のアクティブ領域に形成される酸化膜４をホト
レジスト２７をマスクにして除去し、その後、改めてゲ
ート酸化膜６ｂを形成することによって実現できる。
【００７９】本実施形態によれば、ゲート酸化膜６ａの
膜厚をゲート酸化膜６ｂの膜厚よりも厚くしたため、溝
５に形成したゲート酸化膜６ａの耐圧劣化を防止するこ
とができ、ゲート酸化膜６ａの信頼性を向上させること
ができる。
膜厚をゲート酸化膜６ｂの膜厚よりも厚くしたため、溝
５に形成したゲート酸化膜６ａの耐圧劣化を防止するこ
とができ、ゲート酸化膜６ａの信頼性を向上させること
ができる。
【００８０】また、本実施形態によれば、欠陥の発生し
にくい平坦部のゲート酸化膜６ｂをゲート酸化膜６ａよ
りも薄くしているため、横型ＭＯＳＦＥＴ３２の相互コ
ンダクタンスｇｍを向上させることができる。
にくい平坦部のゲート酸化膜６ｂをゲート酸化膜６ａよ
りも薄くしているため、横型ＭＯＳＦＥＴ３２の相互コ
ンダクタンスｇｍを向上させることができる。
【００８１】また、本実施形態によれば、前記実施形態
と同様に、素子としてプロセスコストの安いものを用い
ることができ、また、低損失で入力容量の小さいパワー
ＭＯＳＦＥＴ３０を用いることができるとともに微細化
が容易な横型ＭＯＳＦＥＴ３２を用いることができる。
と同様に、素子としてプロセスコストの安いものを用い
ることができ、また、低損失で入力容量の小さいパワー
ＭＯＳＦＥＴ３０を用いることができるとともに微細化
が容易な横型ＭＯＳＦＥＴ３２を用いることができる。
【００８２】（実施形態５）次に、本発明に係る保護機
能内蔵絶縁ゲート型半導体装置の第５実施形態を図１３
にしたがって説明する。
能内蔵絶縁ゲート型半導体装置の第５実施形態を図１３
にしたがって説明する。
【００８３】本実施形態は、図１に示す高濃度ｎ型基板
１の代わりに、高濃度ｐ型基板１９を使用するととも
に、電力用絶縁ゲート型半導体素子として、パワーＭＯ
ＳＦＥＴ３０の代わりに、ＩＧＢＴ３８を形成したもの
であり、他の構成は図１１と同様であり、同一のものに
は同一符号を付してそれらの詳細な説明は省略する。
１の代わりに、高濃度ｐ型基板１９を使用するととも
に、電力用絶縁ゲート型半導体素子として、パワーＭＯ
ＳＦＥＴ３０の代わりに、ＩＧＢＴ３８を形成したもの
であり、他の構成は図１１と同様であり、同一のものに
は同一符号を付してそれらの詳細な説明は省略する。
【００８４】ＩＧＢＴ３８は、ｐ型基板１９をコレク
タ、ｎ型エピキャシタル層２をｎ型ベース、ｐ型拡散層
８をｐ型ベース、ｎ型拡散層１３ａをエミッタとし、多
結晶シリコン層７ａ、７ｂをゲートとして使用するトレ
ンチ型ＩＧＢＴを構成するようになっている。
タ、ｎ型エピキャシタル層２をｎ型ベース、ｐ型拡散層
８をｐ型ベース、ｎ型拡散層１３ａをエミッタとし、多
結晶シリコン層７ａ、７ｂをゲートとして使用するトレ
ンチ型ＩＧＢＴを構成するようになっている。
【００８５】本実施形態によれば、前記実施形態１と同
様に、素子としてプロセスコストの安いものを用いるこ
とができるとともに、低損失でかつ入力容量が小さいＩ
ＧＢＴ３８を用いることができ、微細化が容易な横型Ｍ
ＯＳＦＥＴ３２を用いることが可能になる。
様に、素子としてプロセスコストの安いものを用いるこ
とができるとともに、低損失でかつ入力容量が小さいＩ
ＧＢＴ３８を用いることができ、微細化が容易な横型Ｍ
ＯＳＦＥＴ３２を用いることが可能になる。
【００８６】（実施形態６）次に、本発明に係る保護機
能内蔵絶縁ゲート型半導体装置の第６の実施形態を図１
４にしたがって説明する。本実施形態は、図１３に示す
半導体装置を過電流検出制御回路と温度検出制御回路を
内蔵する保護機能内蔵絶縁ゲート型半導体装置に適応し
たものであり、図８および図１３と同一のものには同一
符号を付してそれらの詳細な説明は省略する。
能内蔵絶縁ゲート型半導体装置の第６の実施形態を図１
４にしたがって説明する。本実施形態は、図１３に示す
半導体装置を過電流検出制御回路と温度検出制御回路を
内蔵する保護機能内蔵絶縁ゲート型半導体装置に適応し
たものであり、図８および図１３と同一のものには同一
符号を付してそれらの詳細な説明は省略する。
【００８７】本実施形態における半導体装置は、図８に
示すパワーＭＯＳＦＥＴ３０、３１の代わりに、トレン
チ型ＩＧＢＴ３８、３９を用いたものである。すなわち
ＩＧＢＴ３８、３９は同じデバイス構造を有し、電流検
出用のトレンチ型ＩＧＢＴ３９の面積だけがＩＧＢＴ３
８よりも１／１００〜１／５０００と小さくなってい
る。
示すパワーＭＯＳＦＥＴ３０、３１の代わりに、トレン
チ型ＩＧＢＴ３８、３９を用いたものである。すなわち
ＩＧＢＴ３８、３９は同じデバイス構造を有し、電流検
出用のトレンチ型ＩＧＢＴ３９の面積だけがＩＧＢＴ３
８よりも１／１００〜１／５０００と小さくなってい
る。
【００８８】電力用パワー素子として、ＩＧＢＴ３８を
使用した場合、多結晶シリコンダイオード４４〜４６に
より、ゲート端子６１の電圧がエミッタ端子６４の電圧
よりも低下したときに、寄生サイリスタを通ってエミッ
タ端子６４からゲート端子６１にリーク電流が流れるの
を防止することができる。なお、寄生サイリスタはｎ型
エピタキシャル基板２、ｐ型ウエル３ｂ、ｎ型拡散層１
３ｃ、ｐ型基板１９で構成される。
使用した場合、多結晶シリコンダイオード４４〜４６に
より、ゲート端子６１の電圧がエミッタ端子６４の電圧
よりも低下したときに、寄生サイリスタを通ってエミッ
タ端子６４からゲート端子６１にリーク電流が流れるの
を防止することができる。なお、寄生サイリスタはｎ型
エピタキシャル基板２、ｐ型ウエル３ｂ、ｎ型拡散層１
３ｃ、ｐ型基板１９で構成される。
【００８９】本実施形態によれば、ＩＧＢＴ３８、３
９、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態
の製造工程を用いて製造されたものを使用しているた
め、プロセスコストが安く低損失なＩＧＢＴ３８、３９
を用いることができるとともに、入力容量が小さく微細
化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることが
できる。
９、横型ＭＯＳＦＥＴ３２〜３７として、前記実施形態
の製造工程を用いて製造されたものを使用しているた
め、プロセスコストが安く低損失なＩＧＢＴ３８、３９
を用いることができるとともに、入力容量が小さく微細
化が容易な横型ＭＯＳＦＥＴ３２〜３７を用いることが
できる。
【００９０】また、本実施形態によれば、ダイオード４
０〜４６、抵抗５０〜５５としてプロセス工程の追加な
しで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオ
ードや抵抗を使用できるため、寄生素子が構成されない
多結晶シリコンダイオードや多結晶シリコン抵抗をトレ
ンチ型ＩＧＢＴと横型ＭＯＳＦＥＴを内蔵した半導体装
置に低コストで形成することができる。
０〜４６、抵抗５０〜５５としてプロセス工程の追加な
しで第２シリコン層（１１ａ〜１１ｃ）を用いたダイオ
ードや抵抗を使用できるため、寄生素子が構成されない
多結晶シリコンダイオードや多結晶シリコン抵抗をトレ
ンチ型ＩＧＢＴと横型ＭＯＳＦＥＴを内蔵した半導体装
置に低コストで形成することができる。
【００９１】さらに、本実施形態によれば、ＩＧＢＴチ
ップに過電流検出制御回路や温度検出制御回路を低コス
トに内蔵することができるため、例えば、自動車分野に
おけるパワースイッチシステムのスイッチ素子として使
用した場合、外付け回路なしで通常の過負荷状態に対し
てＩＧＢＴが破壊するを防止できるため、信頼性の高い
パワースイッチシステムを実現することができる。
ップに過電流検出制御回路や温度検出制御回路を低コス
トに内蔵することができるため、例えば、自動車分野に
おけるパワースイッチシステムのスイッチ素子として使
用した場合、外付け回路なしで通常の過負荷状態に対し
てＩＧＢＴが破壊するを防止できるため、信頼性の高い
パワースイッチシステムを実現することができる。
【００９２】また、本実施形態によれば、チップ温度が
規定温度以上になってＩＧＢＴが遮断状態に保持された
ときでも、ゲート端子に０電圧を印加することで遮断状
態を容易に解除することができるため、使い勝手の良い
パワースイッチシステムを実現することができる。
規定温度以上になってＩＧＢＴが遮断状態に保持された
ときでも、ゲート端子に０電圧を印加することで遮断状
態を容易に解除することができるため、使い勝手の良い
パワースイッチシステムを実現することができる。
【００９３】以上、本発明の好適な実施形態について説
明したが、本発明は前記各実施形態に限定されるもので
はなく、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴとして
ｎチャネル型の代わりに、ｐチャネル型を用いることも
できる。また絶縁層上のシリコンとして多結晶シリコン
を用いたものについて説明したが、絶縁層上のシリコン
としては、アモリファスシリコンや単結晶化したシリコ
ンを用いることもできる。さらに、前記各実施形態の半
導体装置をそれぞれ組み合わせたものを同一チップ上に
形成することもできる。
明したが、本発明は前記各実施形態に限定されるもので
はなく、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴとして
ｎチャネル型の代わりに、ｐチャネル型を用いることも
できる。また絶縁層上のシリコンとして多結晶シリコン
を用いたものについて説明したが、絶縁層上のシリコン
としては、アモリファスシリコンや単結晶化したシリコ
ンを用いることもできる。さらに、前記各実施形態の半
導体装置をそれぞれ組み合わせたものを同一チップ上に
形成することもできる。
【００９４】
【発明の効果】以上説明したように、本発明よれば、ト
レンチ型絶縁ゲート半導体素子と横型絶縁ゲート半導体
素子を同一チップ上に形成して半導体装置を構成するに
際して、トレンチ型絶縁半導体素子の第３の電極に接続
される拡散層（パワーＭＯＳＦＥＴならソース拡散層、
ＩＧＢＴならエミッタ拡散層）の深さを、横型絶縁ゲー
ト半導体素子のソース拡散層の深さに対して同じまたは
浅く形成するようにしたため、電極間容量を低減するこ
とができる。このため、横型絶縁ゲート半導体素子の関
しては、実効チャネル長を短くできるともに、相互コン
ダクタンスを容易に高くすることができ、微細化および
チップ面積の低減が可能になる。また、トレンチ型絶縁
ゲート半導体素子に関しては、チャネル長を短くできる
ため、低損失化が可能になる。さらに、トレンチ型絶縁
ゲート半導体素子とダイオードを同一チップ上に形成す
るに際して、絶縁ゲート半導体素子のゲート層領域の膜
厚よりダイオードの膜厚を薄く形成するようにしたた
め、トレンチ型絶縁半導体素子の第３の電極に接続され
る拡散層とダイオードのカソード用拡散層を同一工程で
形成することができ、プロセスコストを低減できるとと
もに、低損失かつ入力容量の小さいトレンチ型絶縁半導
体素子を用いることができ、性能の向上を図ることが可
能になる。
レンチ型絶縁ゲート半導体素子と横型絶縁ゲート半導体
素子を同一チップ上に形成して半導体装置を構成するに
際して、トレンチ型絶縁半導体素子の第３の電極に接続
される拡散層（パワーＭＯＳＦＥＴならソース拡散層、
ＩＧＢＴならエミッタ拡散層）の深さを、横型絶縁ゲー
ト半導体素子のソース拡散層の深さに対して同じまたは
浅く形成するようにしたため、電極間容量を低減するこ
とができる。このため、横型絶縁ゲート半導体素子の関
しては、実効チャネル長を短くできるともに、相互コン
ダクタンスを容易に高くすることができ、微細化および
チップ面積の低減が可能になる。また、トレンチ型絶縁
ゲート半導体素子に関しては、チャネル長を短くできる
ため、低損失化が可能になる。さらに、トレンチ型絶縁
ゲート半導体素子とダイオードを同一チップ上に形成す
るに際して、絶縁ゲート半導体素子のゲート層領域の膜
厚よりダイオードの膜厚を薄く形成するようにしたた
め、トレンチ型絶縁半導体素子の第３の電極に接続され
る拡散層とダイオードのカソード用拡散層を同一工程で
形成することができ、プロセスコストを低減できるとと
もに、低損失かつ入力容量の小さいトレンチ型絶縁半導
体素子を用いることができ、性能の向上を図ることが可
能になる。
【００９５】また、トレンチ型絶縁ゲート半導体素子と
横型絶縁ゲート半導体素子を同一チップ上に形成するに
際して、半導体層の主面に溝を形成した後、溝内にボデ
ィ拡散層と第３の電極に接続される拡散層を形成するよ
うにしたため、溝形成時の高温・長時間の熱工程によ
り、ソース拡散層、エミッタ拡散層、チャネル拡散層が
深くなることを防止することができ、電極間容量を低減
することができるとともに、トレンチ型絶縁ゲート半導
体素子のチャネル長を短くすることができ、低損失化が
可能になる。
横型絶縁ゲート半導体素子を同一チップ上に形成するに
際して、半導体層の主面に溝を形成した後、溝内にボデ
ィ拡散層と第３の電極に接続される拡散層を形成するよ
うにしたため、溝形成時の高温・長時間の熱工程によ
り、ソース拡散層、エミッタ拡散層、チャネル拡散層が
深くなることを防止することができ、電極間容量を低減
することができるとともに、トレンチ型絶縁ゲート半導
体素子のチャネル長を短くすることができ、低損失化が
可能になる。
【００９６】さらに、トレンチ型絶縁ゲート半導体素子
と横型絶縁ゲート半導体素子を同一チップ上に形成する
に際して、半導体層の主面に複数の溝を形成し、その
後、各溝内に、第３の電極に接続される拡散層を形成す
るとともに、横型絶縁ゲート型半導体素子のソース拡散
層を同一工程で形成するようにしたため、工程数を少な
くすることができるとともにマスクの数を減らすことが
でき、プロセスコストの低減に寄与することができる。
と横型絶縁ゲート半導体素子を同一チップ上に形成する
に際して、半導体層の主面に複数の溝を形成し、その
後、各溝内に、第３の電極に接続される拡散層を形成す
るとともに、横型絶縁ゲート型半導体素子のソース拡散
層を同一工程で形成するようにしたため、工程数を少な
くすることができるとともにマスクの数を減らすことが
でき、プロセスコストの低減に寄与することができる。
【図１】本発明の第１実施形態を示す縦断面図である。
【図２】本発明の第１実施形態を示す要部平面断面図で
ある。
ある。
【図３】図２のａ−ａ線に沿う断面図である。
【図４】本発明に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図５】本発明に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図６】本発明に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図７】本発明に係る半導体装置の製造方法を説明する
ための断面図である。
ための断面図である。
【図８】本発明の第２実施形態を示す回路構成図であ
る。
る。
【図９】本発明の第３実施形態を示す回路構成図であ
る。
る。
【図１０】図９に示す半導体装置の縦断面図である。
【図１１】本発明の第４実施形態を示す縦断面図であ
る。
る。
【図１２】図１１に示す装置の製造方法を説明するため
の断面図である。
の断面図である。
【図１３】本発明の第５実施形態を示す縦断面図であ
る。
る。
【図１４】本発明の第６実施形態を示す回路構成図であ
る。
る。
１ 高濃度ｎ型基板
２ ｎ型エピタキシャル層
３ａ、３ｂ ｐ型ウエル
４、１０、１４ 酸化膜
５ 溝
６ａ、６ｂ ゲート酸化膜
７ａ、７ｂ、７ｃ、７ｄ 多結晶シリコン層
８ ボディ（チャネル）拡散層
９ａ 低濃度ｎ型拡散層
１１ 第２多結晶シリコン層（ノンドープ）
１１ａ 第２多結晶シリコン層（低濃度ｐ型拡散層ドー
プ) １１ｂ、１１ｄ、１１ｅ、１１ｆ、１１ｇ 第２多結晶
シリコン層（高濃度ｎ型拡散層ドープ） １１ｃ 第２多結晶シリコン層（高濃度ｐ型拡散層ドー
プ） １２ａ 高濃度ｐ型拡散層 １２ｂ 高濃度ｐ型拡散層 １３ａ 高濃度ｎ型拡散層 １３ｂ、１３ｃ 高濃度ｎ型拡散層 １６ 保護膜 １７ａ、１７ｂ 電極パッド １８ 裏面電極 １９ 高濃度ｐ型基板 ２０ａ〜２０ｆ コンタクト領域 ２５〜２９ ホトレジスト ３０、３２ トレンチ型パワーＭＯＳＦＥＴ ３２〜３７ 横型ＭＯＳＦＥＴ ３８、３９ ＩＧＢＴ ４０〜４７ ダイオード ４８ キャパシタ ５０〜５５ 抵抗
プ) １１ｂ、１１ｄ、１１ｅ、１１ｆ、１１ｇ 第２多結晶
シリコン層（高濃度ｎ型拡散層ドープ） １１ｃ 第２多結晶シリコン層（高濃度ｐ型拡散層ドー
プ） １２ａ 高濃度ｐ型拡散層 １２ｂ 高濃度ｐ型拡散層 １３ａ 高濃度ｎ型拡散層 １３ｂ、１３ｃ 高濃度ｎ型拡散層 １６ 保護膜 １７ａ、１７ｂ 電極パッド １８ 裏面電極 １９ 高濃度ｐ型基板 ２０ａ〜２０ｆ コンタクト領域 ２５〜２９ ホトレジスト ３０、３２ トレンチ型パワーＭＯＳＦＥＴ ３２〜３７ 横型ＭＯＳＦＥＴ ３８、３９ ＩＧＢＴ ４０〜４７ ダイオード ４８ キャパシタ ５０〜５５ 抵抗
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 ６５７ Ｈ０１Ｌ 27/08 １０２Ｅ
(56)参考文献 特開 平９−129868（ＪＰ，Ａ)
特開 平６−334120（ＪＰ，Ａ)
特開 平９−82954（ＪＰ，Ａ)
特開 平９−162399（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
Claims (14)
- 【請求項１】 トレンチ型絶縁ゲート半導体素子と、こ
のトレンチ型絶縁ゲート半導体素子の動作に関連する横
型絶縁ゲート半導体素子を備え、 前記トレンチ型絶縁ゲート半導体素子は、半導体基板上
の半導体層の主面に複数の溝が形成され、前記複数の溝
内に、第１の電極に接続されるゲート層がゲート絶縁膜
を介して形成され、前記半導体層の主面とは反対の面に
第２の電極が形成され、前記各ゲート層の間には、第３
の電極に接続される拡散層が形成され、 前記横型絶縁ゲート半導体素子は、前記半導体基板上の
半導体層の主面に、ゲート電極に接続される主ゲート層
がゲート絶縁膜を介して形成され、前記半導体基板上の
半導体層内のうち前記主ゲート層を臨む領域を間にし
て、ドレイン電極に接続されるドレイン拡散層とソース
電極に接続されるソース拡散層が形成され、 前記第３の電極に接続される拡散層の深さは、前記横型
絶縁ゲート半導体素子のソース拡散層の深さに対して同
じまたは浅く形成されてなる絶縁ゲート型半導体装置。 - 【請求項２】 前記トレンチ型絶縁ゲート半導体素子の
ゲート絶縁膜は、前記横型絶縁ゲート半導体素子のゲー
ト絶縁膜よりも厚く形成されてなる請求項１記載の絶縁
ゲート型半導体装置。 - 【請求項３】 前記半導体基板上の半導体層の主面に絶
縁膜を形成し、この絶縁膜上に、ダイオードとして、前
記横型絶縁ゲート半導体素子のゲート層より膜厚が薄
く、かつ導電型が相異なる複数の領域からなるシリコン
層を形成してなる請求項１または２のいずれか１項に記
載の絶縁ゲート型半導体装置。 - 【請求項４】 前記半導体基板上の半導体層の主面に絶
縁膜を形成し、この絶縁膜上に、抵抗として、前記横型
絶縁ゲート半導体素子のゲート層より膜厚が薄いシリコ
ン層を形成してなる請求項１、２または３のいずれか１
項に記載の絶縁ゲート型半導体装置。 - 【請求項５】 前記半導体基板上の半導体層の主面に絶
縁膜を形成し、この絶縁膜上に、キャパシタとして、前
記横型絶縁ゲート半導体素子のゲート層より膜厚が薄い
シリコン層を形成し、前記横型絶縁ゲート半導体素子の
ゲート層に接続される電極と前記シリコン層に接続され
る電極を前記キャパシタの電極としてなる請求項１、
２、３または４のいずれか１項に記載の絶縁ゲート型半
導体装置。 - 【請求項６】 前記トレンチ型絶縁ゲート半導体素子の
出力電流値が過大になったときに前記トレンチ型絶縁ゲ
ート半導体素子の出力電流を抑制する過電流検出制御回
路を備え、前記過電流検出制御回路は前記横型絶縁ゲー
ト半導体素子を主要素として前記半導体基板に形成され
てなることを特徴とする請求項１、２、３、４または５
のいずれか１項に記載の絶縁ゲート型半導体装置。 - 【請求項７】 前記半導体層の温度が規定温度以上にな
ったときに前記トレンチ型絶縁ゲート半導体素子の出力
電流を抑制する温度検出制御回路を備え、前記温度流検
出制御回路は前記横型絶縁ゲート半導体素子を主要素と
して前記半導体基板に形成されてなることを特徴とする
請求項１、２、３、４、５または６のいずれか１項に記
載の絶縁ゲート型半導体装置。 - 【請求項８】 前記トレンチ型絶縁ゲート半導体素子は
ＭＯＳＦＥＴであって、半導体基板上の半導体層の主面
に複数の溝が形成され、前記複数の溝内に、ゲート電極
に接続されるゲート層がゲート絶縁膜を介して形成さ
れ、前記半導体層の主面とは反対の面にドレイン電極が
形成され、前記各ゲート層の間には、ソース電極に接続
されるソース拡散層が形成されてなり、前記ソース電極
に接続されるソース拡散層の深さは、前記横型絶縁ゲー
ト半導体素子のソース拡散層の深さに対して同じまたは
浅く形成されてなる請求項１から７のうちいずれか１項
に記載の絶縁ゲート型半導体装置。 - 【請求項９】 前記トレンチ型絶縁ゲート半導体素子
は、半導体基板上の半導体層の主面に複数の溝が形成さ
れ、前記複数の溝内に、ゲート電極に接続されるゲート
層がゲート絶縁膜を介して形成され、前記半導体層の主
面とは反対の面にコレクタ電極が形成され、前記各ゲー
ト層の間には、エミッタ電極に接続されるエミッタ拡散
層が形成され、前記エミッタ拡散層の深さは、前記横型
絶縁ゲート半導体素子のソース拡散層の深さに対して同
じまたは浅く形成されてなる請求項１から７のうちいず
れか１項に記載の絶縁ゲート型半導体装置。 - 【請求項１０】 前記半導体基板上の半導体層の主面に
複数の溝を形成し、前記複数の溝内に、前記第１の電極
に接続されるゲート層をゲート絶縁膜を介して形成し、
前記各ゲート層の間に、ボディ拡散層を形成し、その
後、前記第３の電極に接続される拡散層を形成すること
を特徴とする請求項１から９のうちいずれか１項に記載
の絶縁ゲート型半導体装置の製造方法。 - 【請求項１１】 前記半導体基板上の半導体層の主面に
複数の溝を形成し、前記複数の溝内に、前記第１の電極
に接続されるゲート層をゲート絶縁膜を介して形成し、
前記各ゲート層の間に、ボディ拡散層を形成し、その
後、前記第３の電極に接続される拡散層を形成するとと
もに、この拡散層と同一工程で前記横型絶縁ゲート半導
体素子のソース拡散層を形成することを特徴とする請求
項１から９のうちいずれか１項に記載の絶縁ゲート型半
導体装置の製造方法。 - 【請求項１２】 前記トレンチ型絶縁ゲート半導体素子
の前記ゲート層を形成するときに、前記横型絶縁ゲート
半導体素子のゲート層を同一工程で形成することを特徴
とする請求項１０または１１のうちいずれか１項に記載
の絶縁ゲート型半導体装置の製造方法。 - 【請求項１３】 前記半導体基板上の半導体層の主面に
複数の溝を形成し、前記複数の溝内に、前記第１の電極
に接続されるゲート層をゲート絶縁膜を介して形成し、
前記各ゲート層の間に、ボディ拡散層を形成し、その
後、前記第３の電極に接続される拡散層を形成するとと
もに、この拡散層と同一工程で前記ダイオードのカソー
ド層またはアノード層を形成することを特徴とする請求
項３に記載の絶縁ゲート型半導体装置の製造方法。 - 【請求項１４】 負荷を駆動する駆動源として請求項６
または７のいずれか1項に記載の絶縁ゲート型半導体装
置を有し、過負荷にともなって前記トレンチ型絶縁ゲー
ト半導体素子の出力電流値が過大になったとき、あるい
は前記半導体層の温度が規定温度以上になったときに、
前記トレンチ型絶縁ゲート半導体素子の出力電流を抑制
してなることを特徴とするパワースイッチシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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