JP2012182483A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板1上に形成されたパワーMOSFETと保護回路を備える。パワーMOSFETがトレンチゲート縦型PチャネルMOSFETであって、そのゲート電極6の導電型をP型とする。また、保護回路がプレーナゲート横型オフセットPチャネルMOSFETを備え、そのゲート電極10の導電型をN型とする。これらゲート電極6とゲート電極10は別工程で形成される。
【選択図】図16
【解決手段】同一の半導体基板1上に形成されたパワーMOSFETと保護回路を備える。パワーMOSFETがトレンチゲート縦型PチャネルMOSFETであって、そのゲート電極6の導電型をP型とする。また、保護回路がプレーナゲート横型オフセットPチャネルMOSFETを備え、そのゲート電極10の導電型をN型とする。これらゲート電極6とゲート電極10は別工程で形成される。
【選択図】図16
Description
本発明は、半導体装置およびその製造技術に関し、特に、トレンチゲート型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)とプレーナゲート型MOSFETとを同一半導体基板上に形成した半導体装置に適用して有効な技術に関するものである。
例えば自動車の電子制御ユニットでは、小型化、高温度環境での高信頼性化のために、パワーMOSFETとその保護回路(保護素子)とを一体化した半導体装置が適用されている。
特開昭63−229758号公報(特許文献1)には、自己加熱保護機能を有する縦型パワーMOSトランジスタに関する技術が開示されている。
特許第3414569号(特許文献2)には、同一チップ上に形成されたトレンチ型絶縁ゲート(トレンチゲート型)半導体素子と横型絶縁ゲート(プレーナゲート型)半導体素子に関する技術が開示されている。
電子部品などの負荷側にスイッチング素子として適用されるパワーMOSFETとその保護回路とを一体化した半導体装置は、同一の半導体基板上に形成(ワンチップ化)することによって、パワーMOSFETと保護回路とを別々に形成した構成に比べ、電子部品の集積化が図れ、製造コストを低減することができる。ここで、保護回路とは、パワーMOSFETを保護するための回路であり、例えば、温度検知過熱遮断回路などがあげられる。
例えば、PチャネルパワーMOSFETを図17に示すような自動車のハイサイドスイッチとして適用した場合に、地絡(短絡)が発生したとする。パワーMOSFETに対して何ら保護を行っていない場合には、瞬時に大電流が流れ、パワーMOSFETは破壊に至り、そのパワーMOSFETを搭載した電子制御ユニット(ボード)の交換などのメンテナンスが必要となる。そこで、保護回路を用いることによって、パワーMOSFETを地絡破壊(短絡破壊)から防止することが考えられる。
ここで、保護回路とパワーMOSFETとを別々に構成する方法(パワーMOSFETに保護回路を内蔵しない方法)と、パワーMOSFET自体に保護回路を内蔵させる方法があるが、部品点数の削減、コストの削減および取り扱いがし易いことから、保護回路内蔵のパワーMOSFET(保護回路内蔵パワーMOSFET)が有効である。特に、前述した自動車や、産業機器といった高信頼性を要求される分野では保護回路内蔵パワーMOSFETが有効である。また、パワーMOSFETおよび保護回路は、半導体プロセス技術を適用して形成されるので、同一の半導体基板上にパワーMOSFETに保護回路を内蔵させることができる。
このように、同一半導体基板上にパワーMOSFETと保護回路とを形成することによって、電子部品の集積化が図れ、製造コストを低減することができる。この同一半導体基板上に形成されたパワーMOSFETと保護回路を備えた半導体装置(保護回路内蔵パワーMOSFET)として、例えば、上記特許文献1では、パワーMOSFETとしてプレーナゲート型であってnチャネル縦型MOSFETが適用され、保護回路としてプレーナゲート型であってnチャネル横型ノーマルMOSFETが適用されている。ここで、ノーマルとは、後述するオフセットドレイン構造ではないことを意味している。
一般に、上記パワーMOSFETには、スイッチング時の損失(発熱)を抑えるために低オン抵抗化が求められている。この点、ゲートをプレーナ構造ではなく、トレンチ構造とすることによって、パワーMOSFETの低抵抗化を図ることができる。なお、トレンチゲートは溝にゲート絶縁膜を介して導電性膜を埋め込んでなるため、ゲート耐圧確保およびゲートリーク低減には、高品質・高信頼性のゲート絶縁膜が必要となる。
同一半導体基板上に形成されたトレンチゲート型のパワーMOSFETと保護回路を備えた半導体装置として、例えば、上記特許文献2では、パワーMOSFETにトレンチゲート型縦型NチャネルMOSFETが適用され、保護回路としてプレーナゲート型横型オフセットNチャネルMOSFETが適用されている。ここで、本願においてオフセットとは、半導体基板表面から例えば数μm程度の浅い領域(半導体領域)で高耐圧を維持する構造のことをいう。また、ドレイン側のみがオフセット構造の場合を、オフセットドレイン構造という。
例えば、図18に示すようなトレンチMOSFETおよびオフセットMOSFETを備えた半導体装置の場合、ゲートからの入力電圧はトレンチMOSFETのゲートおよびオフセットMOSFETのドレインに印加される。また、前述したように高品質・高信頼性のゲート絶縁膜を確保するため、ゲート絶縁膜の初期不良を除くために電圧スクリーニングが行われる。このため、電圧スクリーニング時にオフセットMOSFETでは、ドレインにスクリーニング電圧が印加されるため、少なくともスクリーニング電圧より高い高耐圧のオフセットドレイン構造が必要となる。
ところで、自動車には電子部品の負荷側にパワーMOSFETが適用されるが、そのパワーMOSFETは、バッテリの車体アース条件から、ハイサイドスイッチ、またはローサイドスイッチを構成する。このうちハイサイドスイッチ回路を、NチャネルのMOSFETで構成した場合(図19(a))、ゲートドライブのための昇圧回路(チャージポンプ)が必要となる。一方、PチャネルのMOSFETで構成した場合(図19(b))、昇圧回路を必要としない。このため、図20に示すように、NチャネルのMOSFETでハイサイドスイッチを構成した場合に比べ、PチャネルMOSFETでハイサイドスイッチを構成する方が、実装基板面積を約1/3に低減することができる。すなわち、PチャネルのパワーMOSFETをハイサイドスイッチに使用する場合、昇圧回路が不要なため実装基板面積を低減することができる。
このようなハイサイドスイッチ回路を構成するPチャネルのパワーMOSFETとして、例えば、同一半導体基板上に形成された保護回路を有するパワーMOSFET(保護回路内蔵パワーMOSFET)を適用できることが考えられ、この点に関して本発明者らは検討を行った。なお、上記特許文献1および特許文献2には、同一半導体基板上に形成されたパワーMOSFETと保護回路を備えた半導体装置に関しての記載がされているが、ハイサイドスイッチ回路を構成するPチャネルのパワーMOSFETを構成する点に関しての記載はされていない。
本発明者らが検討した同一半導体基板上に形成されたパワーMOSFETと保護回路を備えた半導体装置は、パワーMOSFETをトレンチゲート型縦型PチャネルMOSFETとし、また、保護回路をプレーナゲート型横型オフセットPチャネルMOSFETとした。ここで、製造工程を簡略化するために、トレンチゲート型MOSFETとプレーナゲート型MOSFETのゲート電極を同一工程で形成した。このため、例えば、ヒ素(As)またはリン(P)がドープされた多結晶シリコンからそれぞれのゲート電極は形成され、同じ導電型(N型)となる。
その一方で保護回路内蔵パワーMOSFETにおいて、パワーMOSFETにはオン抵抗が低いことが求められ、また、プレーナMOSFETには回路の誤動作を防ぐために特性変動が少ないことが求められる。
この点、PチャネルMOSFETのゲート電極をN型にした場合、P型にした時に比べて仕事関数の差からVthが約1V深くなってしまうが、バイアスストレスでの特性変動は少なくできる。
したがって、本発明者らが検討したトレンチPチャネルMOSFETとオフセットPチャネルMOSFETにおいて、ゲート電極を両方ともN型とした場合、オフセットPチャネルMOSFETの特性変動は低減できるが、トレンチPチャネルMOSFETのVthが深くなり、ゲート電圧が十分与えられない状態でのオン抵抗が増加してしまうという問題が生じる。
このためVthを浅い側に制御する技術として、PチャネルMOSFETのチャネル層(N型層)と反対の導電型(P型)の不純物層をチャネル表面に形成する方法が一般的に知られているが、この方法を用いる際には、実効チャネル長を十分確保しておく必要がある。実効チャネル長が短い状態でこの不純物層を形成するとパンチスルーしやすくなって耐圧が低下してしまうからである。オフセットPチャネルMOSFETでは、実効チャネル長を例えば4μm以上確保しておけば、パンチスルーを防止しながらVthを浅くすることが可能であるが、パワーMOSFETでは、実効チャネル長を長くしてしまうとチャネル抵抗が増大してオン抵抗が大きくなってしまう。したがって、パンチスルーせずにオン抵抗も低いというデバイスは非常に形成しにくい。
一方、本発明者らが検討したトレンチPチャネルMOSFETとオフセットPチャネルMOSFETにおいて、ゲート電極を両方ともP型とした場合、トレンチPチャネルMOSFETのVthが浅くなるが、NBT(negative bias temperature)によってオフセットPチャネルMOSFETの特性変動が大きくなるという問題が生じる。
なお、上記特許文献1および特許文献2には、同一半導体基板上に形成されたパワーMOSFETと保護回路を備えた半導体装置に関しての記載がされているが、N型ゲートにするとパワーMOSFETのVthが上昇し、P型ゲートにすると保護回路のMOSFETの特性変動が大きくなるという問題に関しての記載はされていない。また、パワーMOSFETのゲートと保護回路のMOSFETのゲートは、共に導電型が同一の場合のみで検討されている。
また、トレンチPチャネルMOSFETとオフセットPチャネルMOSFET(保護回路)とを単純に組み合わせた場合、前述のゲートの導電型による問題の他に、ゲート絶縁膜の厚さの問題およびゲート電極の厚さの問題が生じる。
ゲート絶縁膜の厚さの問題は、PチャネルMOSFETのゲート耐圧を確保しようとしてゲート絶縁膜を厚くするとオフセットMOSFETのゲート絶縁膜の厚さも厚くなってしまうことである。このため、PチャネルオフセットMOSFETのしきい値Vthの制御をウエル濃度で調整しなければならなくなる。また、PチャネルオフセットMOSFETのしきい値Vthを下げようとしてウエルを低濃度化すると、しきい値Vthのバラツキが大きくなってしまう。
ゲート電極の厚さの問題は、トレンチMOSFETのトレンチを埋め込むために厚い多結晶シリコン膜を積まなくてはならず、また、オフセットMOSFETのゲート電極も厚い多結晶シリコン膜で形成することになることである。このため、加工精度が悪くなるため、オフセットMOSのしきい値Vthのバラツキが大きくなってしまう。
本発明の目的は、信頼性の高い保護回路内蔵MOSFETを提供することにある。
また、本発明の他の目的は、良好な電気的特性の保護回路内蔵MOSFETを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、同一半導体基板上に形成されたパワーMOSFETと保護回路を備えており、パワーMOSFETがトレンチゲート型縦型PチャネルMOSFETであり、また、保護回路がプレーナゲート型横型オフセットPチャネルMOSFETである。このトレンチゲート型縦型PチャネルMOSFETのゲート電極の導電性はP型であり、また、プレーナゲート型横型オフセットPチャネルMOSFETのゲート電極の導電性はN型である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明の半導体装置によれば、信頼性と電気的特性の確保を両立した保護回路内蔵MOSFETを提供するができる。
本発明の実施の形態を説明する前に、特に説明がない場合の本願における用語を定義しておく。「MOS」はMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の略であり、「縦型」はドレイン−ソース間電流が半導体基板の厚さ方向に流れる構造であり、「横型」はドレイン−ソース間電流が半導体基板の厚さ方向と垂直な方向に流れる構造である。また、「トレンチ(トレンチゲート)」は後述するが半導体基板の厚さ方向に形成された溝にゲート電極を形成する構造であり、「プレーナ(プレーナゲート)」は半導体基板の主面上にゲート電極が形成された構造である。また、「オフセット」とは、半導体基板表面から例えば数μm程度の浅い領域(半導体領域)で高耐圧を維持する構造のことをいう。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
本発明の実施の形態で示す半導体装置は、パワーMOSFETおよび保護回路を備えている。このパワーMOSFETは、Pチャネルのトレンチゲート型縦型MOSFET(以下、トレンチPMOSと略する)であり、保護回路はPチャネルのプレーナゲート型横型オフセットMOSFET(以下、オフセットPMOSと略する)である。すなわち、この保護回路は、トレンチPMOSを自己破壊させないための制御回路であって、オフセットPMOSを備えている。
図1は、チップ状態の半導体装置であって、トレンチPMOSおよびオフセットPMOSを備えた半導体装置を模式的に示す平面図である。図2は、図1のトレンチPMOSを模式的に示す説明図であり、(a)は要部平面図、(b)は要部断面図である。図3は、図1のオフセットPMOSを模式的に示す説明図であり、(a)は要部平面図、(b)は要部断面図である。なお、図2(a)では、トレンチPMOSのセル構造を分かり易くするために、図2(b)に示す配線層21が略されている。
図1には、トレンチPMOS領域Atおよび保護回路領域(オフセットPMOS領域)Acが示されている。外部端子として、チップ表面にトレンチPMOSのゲートパット(ゲート電極)GP、トレンチPMOSのソースパッド(ソース電極)SPが配置されており、チップ裏面にトレンチPMOSのドレイン電極が配置されており、保護回路の外部端子はない。すなわち、保護回路(オフセットPMOS)は、トレンチPMOSに内蔵されているといえる。
これらトレンチPMOSおよび保護回路(オフセットPMOS)は、ワンチップで形成されており、図2および図3に示すように、トレンチPMOSおよびオフセットPMOSは、同一半導体基板1の主面上に形成されている。この半導体基板1は、P型の導電型を有するP++型単結晶シリコン基板1Aの主面に、P型の導電型を有する不純物がドープされたp+型単結晶シリコン層1Bをエピタキシャル成長させた半導体基板(以下、単に基板という)1である。
図2に示すトレンチPMOS領域Atでは、基板1の厚さ方向に掘られた溝にP型のポリシリコンを埋め込んでなるゲート電極6が形成されている。すなわち、トレンチPMOSのゲート電極6の導電型はP型である。なお、ゲート電極6以外のトレンチPMOSの構成の説明は、製造方法とともに後述する。
このように、本発明ではトレンチPMOSのゲート電極6にP型のポリシリコンを適用した場合、しきい値(Vth)がN型のポリシリコンの場合に比べて、仕事関数の差によって約1V浅い。このため、ゲート電圧が十分与えられていない状態でのオン抵抗を低減することができる。なお、P型のポリシリコンを適用することによって、特性変動がN型のポリシリコンの場合に比べて増えてしまうが、オフセットPMOSほど特性の精度を必要としないため、オン抵抗を低減する利点の方が大きい。
一方、図3に示す保護回路領域Acでは、基板1の主面上であって、基板1の厚さ方向とは垂直な方向にN型のポリシリコンからなるゲート電極10が形成されている。すなわち、オフセットPMOSのゲート電極10の導電型はN型である。このゲート電極10は、コンタクトCgを介してゲート配線Gと電気的に接続されている。また、オフセットPMOSのソースおよびドレインは、それぞれコンタクトCsを介してソース配線SおよびコンタクトCdを介してドレイン配線Dと電気的に接続されている。
このように本発明ではオフセットPMOSのゲート電極にN型のポリシリコンを適用した場合、特性変動を抑えて回路の誤動作を防止することができる。なお、N型のポリシリコンを適用することによって、しきい値(Vth)は深くなってしまう。しかし、例えばアナログ回路に適用するMOSでは特性ばらつきを抑えるために実効チャネル長を長く設定しておく必要があるが、実効チャネル長を例えば4μm以上確保しておけば、チャネル層(V型層)と反対の導電型(P型)の不純物層をチャネル表面に形成してもパンチスルーせずにしきい値(Vth)を浅い側に制御することができる。
ここで、図3に示すオフセットPMOSの構造について説明する。このオフセットPMOSは、ゲート電極10に対しソース領域とドレイン領域を非対称に有している。すなわち、ドレイン領域がP−型半導体領域(第1半導体領域)12およびP+型半導体領域(第2半導体領域)14からなるのに対し、ソース領域がP+型半導体領域(第2半導体領域)14からなり、このP−型半導体領域12の不純物濃度がP+型半導体領域14の不純物より低い。言い換えると、オフセットPMOSは、ゲート電極10とドレイン領域の間に低濃度領域であるLDD(Lightly doped drain)領域を有している。なお、LDD領域内の不純物濃度および基板1の表面に沿ったLDD領域の長さを調整することによって、高耐圧(高ブレイクダウン電圧)が維持されている。
このように半導体基板表面から例えば数μm程度の浅い領域(半導体領域)で高耐圧を維持する構造がオフセット構造である。なお、本実施の形態で示すオフセットPMOSは、そのドレイン側のみがオフセット構造のオフセットドレイン構造であり、LDD構造のCMOS(Complementary Metal Oxide Semiconductor)のようにソースおよびドレインがオフセットしているものではない。
次に、本実施の形態に係る半導体装置が構成する回路を図4に示す。パワーMOSFETであるトレンチPMOS(図4中では、Moと示す)のゲート−ソース間には保護回路が電気的に接続されている。この保護回路内に形成されているMOSFETの全てがオフセットPMOSである。また、本実施の形態に係る半導体装置は、パワーMOSFETであるトレンチPMOS(図4中、Moで示す)および保護回路の他に、制御回路用カレントセンストレンチMOS(図4中、Msで示す)を備えている。
前述したように、トレンチPMOSと同一基板に形成されたオフセットPMOSを含む保護回路は、トレンチPMOSに過電流が流れる状況が発生した場合、ある一定の電流以上をトレンチPMOSに流さないような回路動作(過電流制限)を行ない、半導体装置自身の自己破壊を防止することができる。また、過電流制限回路の保護回路は、デバイスに大電流が流れた場合に電流破壊を起こさぬよう、保護回路で流れる電流を制御する。
また、保護回路は、150℃以上の温度を検知し、ゲートからの入力電圧をカットする動作(温度検知過熱遮断)を行うことにより、ドレイン−ソース間に流れる電流を自己的にカットし、熱による自己破壊を防止することができる。すなわち、温度検知過熱遮断回路の保護回路は、デバイスに大電流が流れる際に、電力損失による自己発熱などにより150℃以上の熱が発生した場合、内蔵保護回路が動作し、トレンチPMOSのゲート電圧を自己遮断する。
次に、本実施の形態の半導体装置の製造方法を、図5〜図16を参照して説明する。図5〜図16は、製造工程中の半導体装置の断面を模式的に示す説明図であり、トレンチPMOS領域At、オフセットPMOS領域Ac、およびトレンチPMOS領域AtとオフセットPMOS領域Acとの境界領域Ac−Atを示している。
まず、図5に示すように、P型の導電型を有するP++型単結晶シリコン基板1Aの主面に、P型の不純物がドープされたP+型単結晶シリコン層1Bをエピタキシャル成長させた半導体基板(以下、単に基板という)1となる半導体ウエハを準備する。次いで、P+型単結晶シリコン層1Bの表面(主面)を熱酸化した後、基板1の全面に窒化シリコン膜(図示せず)を堆積し、フォトリソグラフィおよびエッチング技術を用いて選択用のパターニングされた窒化シリコン膜をマスクとしてN型の不純物をイオン注入、さらに、熱拡散させることによりN型ウエル2を形成する。次いで、露出している基板1の表面を酸化した後、前記窒化シリコン膜を除去することによって、素子分離部3を形成する。
続いて、図6に示すように、フォトリソグラフィおよびエッチング技術を用いて基板1をエッチングし、溝4を形成した後、基板1に熱処理を施すことにより、溝4の底部および側壁に酸化シリコン膜5を形成する。この酸化シリコン膜5は、トレンチPMOSのゲート絶縁膜となる。
続いて、図7に示すように、P型の不純物(例えば、ボロン)がドープされた多結晶シリコン膜を溝4の内部を含む酸化シリコン膜5上に堆積して溝4を埋め込む。または、ノンドープの多結晶シリコンを溝4の内部を含む酸化シリコン膜5上に堆積して溝4を埋め込んだ後、ノンドープの多結晶シリコンにP型の不純物(例えば、ボロン)をイオン注入するなどして多結晶シリコンをP型化しても良い。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして、トレンチPMOS領域Atにおいては多結晶シリコン膜を溝4内に残すことによって、溝4内にトレンチPMOSのゲート電極6を形成し、また、境界領域Ac−Atにおいては、ゲート電極6と電気的に接続される配線層6Mを形成する。
続いて、図8に示すように、基板1の主面上に酸化シリコン膜7を堆積した後、フォトリソグラフィおよびエッチング技術によってオフセットPMOSのチャネルとなる領域の酸化シリコン膜7を開口し、しきい値(Vth)調整のためのイオン注入を行い、インプラ層(図示せず)を形成する。
続いて、図9に示すように、フォトリソグラフィおよびエッチング技術を用いて酸化シリコン膜からなるオフセットPMOSの酸化シリコン膜8を形成した後、酸化シリコン膜8を覆うように、N型の不純物(例えば、ヒ素、リン)がドープされた多結晶シリコン膜9を堆積する。または、ノンドープの多結晶シリコン膜9を堆積した後、N型の不純物(例えば、ヒ素、リン)をイオン注入するなどして多結晶シリコン膜9をN型化しても良い。その後、この多結晶シリコン膜9上に酸化シリコン膜(図示せず)を堆積する。
続いて、図10に示すように、フォトリソグラフィおよびドライエッチング技術を用いて、多結晶シリコン膜9、酸化シリコン膜8を除去し、オフセットPMOSのゲート電極10およびゲート絶縁膜11を形成する。
このように本発明では、オフセットPMOSのゲート電極10は、先に形成したトレンチPMOSのゲート電極6と別工程で形成される。また、オフセットPMOSのゲート電極10は導電型をN型とし、トレンチPMOSのゲート電極6は導電型をP型として形成される。
続いて、図11に示すように、フォトリソグラフィおよびドライエッチング技術を用いて、酸化シリコン膜7を除去した後、オフセットPMOS領域Acにおいて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示せず)をマスクとしてP型の不純物イオンをP+型単結晶シリコン層1Bに導入する。次いで、トレンチMOS領域Atにおいて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示せず)をマスクとしてN型の不純物イオンをP+型単結晶シリコン層1Bに導入する。次いで、基板1に熱処理を施すことによって、それらP型およびN型の不純物イオンをそれぞれ拡散させてP−型半導体領域12およびN型半導体領域13を形成する。なお、このN型半導体領域13は、トレンチPMOSのチャネル層となる。
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示せず)をマスクとしてP型の導電型を有する不純物イオンをP+型単結晶シリコン層1Bに導入することによって、P−型半導体領域12より不純物濃度の高いP+型半導体領域14を、オフセットPMOS領域Acに形成する。また、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜(図示せず)をマスクとしてP型の導電型を有する不純物イオンをP+型単結晶シリコン層1Bに導入することによって、P+型半導体領域15を、トレンチPMOS領域Atに形成する。ここまでの工程により、P++型単結晶シリコン基板1AおよびP+型単結晶シリコン層1Bをドレインとし、N型半導体領域13をソースとするトレンチPMOSを適用することができる。また、P+型半導体領域15は、トレンチMOSにおけるパンチスルーストッパー層とすることができる。
このように本発明では、オフセットPMOSにおいて、基板1表面から例えば数μm程度の浅い領域で高耐圧を維持するオフセットドレイン構造となるように、P+型半導体領域14とゲート電極10の間に、P+型半導体領域14より不純物濃度の低いP−型半導体領域12を形成している。
続いて、図12に示すように、基板1上に酸化シリコン膜を堆積した後、その酸化シリコン膜上に窒化シリコン膜を堆積し、フォトリソグラフィおよびエッチング技術によって酸化シリコン膜および窒化シリコン膜からなる絶縁膜16を形成する。
続いて、図13に示すように、基板1上にPSG(Phospho Silicate Glass)膜を堆積した後、そのPSG膜上にSOG(Spin On Glass)膜を塗布することにより、そのPSG膜およびSOG膜からなる絶縁膜17を形成する。
続いて、図14に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示せず)をマスクとして絶縁膜17および基板1をエッチングした後、そのフォトレジスト膜を除去することによって、コンタクト溝18を形成する。このコンタクト溝18は、トレンチPMOS領域Atにおいて、隣接するゲート電極6間において、トレンチPMOSのソースとなるP+型半導体領域15を貫通するように形成される。
続いて、コンタクト溝18の底部からN型の不純物イオンを導入することによって、コンタクト溝18の底部にN+型半導体領域19を形成する。このように、コンタクト溝18を形成し、絶縁膜17をマスクとしてコンタクト溝18から不純物イオンを導入し、コンタクト溝18の底部に自己整合的にN+型半導体領域19を設けることによって、例えばマスク合わせ余裕を低減できるので、隣接するゲート電極6間の微細化を図ることができる。なお、このN+型半導体領域19は、後の工程で形成される配線層21をコンタクト溝18の底部にてN型半導体領域13とオーミック接触させるためのものである。
続いて、図15に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示せず)をマスクとして絶縁膜17をエッチングし、そのフォトレジスト膜を除去することによって、コンタクト溝20を形成する。このコンタクト溝20は、オフセットPMOS領域Acにおいて、P+型半導体領域14の表面を露出するように形成される。また、境界領域Ac−Atにおいて、このコンタクト溝20は、ゲート電極6と電気的に接続される配線層6Mの表面を露出するように形成される。
続いて、図16に示すように、コンタクト溝18、20の内部を含む絶縁膜17の上部に、バリア導体膜として、例えばスパッタリング法でTiW(チタンタングステン)からなる膜(図示せず)を薄く堆積した後、基板1に熱処理を施す。続いて、そのTiW膜上に、スパッタリング法にてゲート電極6を形成する多結晶シリコン膜より抵抗率の低いAl(アルミニウム)からなる導電性膜を堆積した後、フォトリソグラフィおよびエッチング技術により、Alからなる配線層21を形成する。なお、導電性膜はAlを主成分とする膜であり、例えば、Si(シリコン)、Cu(銅)を含有していてもよい。また、バリア導体膜は、Alと基板1とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。
続いて、絶縁膜17および配線層21を覆うように保護膜(図示せず)を堆積した後、フォトリソグラフィおよびエッチングによって、配線層21上の所定の領域における保護膜を除去し、表面電極(電極パッド)となる配線層21の表面を露出する。その後、基板1の裏面に裏面電極(図示せず)を堆積することによって、保護回路(オフセットPMOS)を内蔵したトレンチPMOSを備えた半導体装置が略完成する。
前述したように、本実施の形態では、トレンチPMOSのゲート電極6と、オフセットPMOSとのゲート電極10とを別工程で形成し、トレンチPMOSとオフセットPMOSとを同一の基板1の主面上に形成する。このとき、トレンチPMOSのゲート電極6を、ボロン(B)をドープしたP型多結晶シリコンから形成した後、オフセットPMOSのゲート電極10を、ヒ素(As)またはリン(P)をドープしたN型多結晶シリコンから形成する。これによって、トレンチPMOSのしきい値(Vth)を上昇させることなく、保護回路を構成するオフセットPMOSのしきい値(Vth)変動を抑制することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、トレンチPMOSのP型ゲート電極およびオフセットPMOSのN型ゲート電極を形成するにあたり、トレンチPMOSのゲート電極となる多結晶シリコンを形成した後、オフセットPMOSのゲート電極となる多結晶シリコンを形成(多結晶シリコン2層プロセス)した場合について説明した。これに対して、トレンチPMOSおよびオフセットPMOSのゲート電極となる多結晶シリコンを同時に形成(多結晶シリコン1層プロセス)しても良い。例えば、トレンチPMOSおよびオフセットPMOSのゲート絶縁膜をそれぞれ形成し、同時にそれらゲート絶縁膜上にノンドープの多結晶シリコンを堆積する。その後、トレンチMOS形成領域の多結晶シリコンにはボロンをイオン注入するなどしてP型化し、オフセットPMOS形成領域の多結晶シリコンにはヒ素またはリンをイオン注入するなどしてN型化する。これによっても、トレンチPMOSのしきい値(Vth)を上昇させることなく、保護回路を構成するオフセットPMOSのしきい値(Vth)変動を抑制することができる。
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
1 半導体基板
1A P++型単結晶シリコン基板
1B P+型単結晶シリコン層
2 N型ウエル
3 素子分離部
4 溝
5 酸化シリコン膜
6 ゲート電極
6M 配線層
7 酸化シリコン膜
8 酸化シリコン膜
9 多結晶シリコン膜
10 ゲート電極
11 ゲート絶縁膜
12 P−型半導体領域(第1半導体領域)
13 N型半導体領域
14 P+型半導体領域(第2半導体領域)
15 P+型半導体領域
16 絶縁膜
17 絶縁膜
18 コンタクト溝
19 N+型半導体領域
20 コンタクト溝
21 配線層
Ac 保護回路領域(オフセットPMOS領域)
At トレンチPMOS領域
Cd コンタクト
Cg コンタクト
Cs コンタクト
D ドレイン配線
G ゲート配線
GP ゲートパッド(ゲート電極)
S ソース配線
SP ソースパッド(ソース電極)
1A P++型単結晶シリコン基板
1B P+型単結晶シリコン層
2 N型ウエル
3 素子分離部
4 溝
5 酸化シリコン膜
6 ゲート電極
6M 配線層
7 酸化シリコン膜
8 酸化シリコン膜
9 多結晶シリコン膜
10 ゲート電極
11 ゲート絶縁膜
12 P−型半導体領域(第1半導体領域)
13 N型半導体領域
14 P+型半導体領域(第2半導体領域)
15 P+型半導体領域
16 絶縁膜
17 絶縁膜
18 コンタクト溝
19 N+型半導体領域
20 コンタクト溝
21 配線層
Ac 保護回路領域(オフセットPMOS領域)
At トレンチPMOS領域
Cd コンタクト
Cg コンタクト
Cs コンタクト
D ドレイン配線
G ゲート配線
GP ゲートパッド(ゲート電極)
S ソース配線
SP ソースパッド(ソース電極)
Claims (15)
- Pチャネルのトレンチゲート型MOSFETと、Pチャネルのプレーナゲート型MOSFETとを同一の半導体基板の主面上に形成する半導体装置の製造方法であって、
前記トレンチゲート型MOSFETのゲートと、前記プレーナゲート型MOSFETのゲートとを別工程で形成することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法であって、
前記トレンチゲート型MOSFETのゲート電極の導電型をP型とし、
前記プレーナゲート型MOSFETのゲート電極の導電型をN型とすることを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法であって、
前記トレンチゲート型MOSFETがパワーMOSFETであり、
前記プレーナゲート型MOSFETが前記トレンチゲート型MOSFETを保護する保護回路を構成することを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法であって、
前記プレーナゲート型MOSFETがオフセットドレイン構造であることを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法であって、
前記保護回路が温度検知過熱遮断回路であることを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法であって、
前記保護回路が過電流制限回路であることを特徴とする半導体装置の製造方法。 - Pチャネルのトレンチゲート型MOSFETと、Pチャネルのプレーナゲート型MOSFETとを同一の半導体基板の主面上に形成する半導体装置の製造方法であって、
(a)前記半導体基板を準備する工程、
(b)前記半導体基板の主面の第1領域にトレンチ溝を形成する工程、
(c)前記トレンチ溝内の側壁に第1ゲート絶縁膜を形成する工程、
(d)前記トレンチ溝内を埋め込むように前記第1ゲート絶縁膜上に第1ゲート電極を形成する工程、
(e)前記半導体基板の主面の第2領域に第2ゲート絶縁膜を形成する工程、
(f)前記第2ゲート絶縁膜上に第2ゲート電極を形成する工程、
を有し、前記工程(d)と、前記工程(f)とは別工程であることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記工程(d)は、
(d1)シリコン膜を前記半導体基板の主面上に形成する工程、
(d2)前記シリコン膜をP型の導電型とする不純物を導入する工程、
(d3)前記シリコン膜の一部を除去し、前記第1ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項8記載の半導体装置の製造方法において、
前記不純物はボロンであることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記工程(f)は、
(f1)シリコン膜を前記半導体基板の主面上に形成する工程、
(f2)前記シリコン膜をN型の導電型とする不純物を導入する工程、
(f3)前記シリコン膜の一部を除去し、前記第2ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項10記載の半導体装置の製造方法において、
前記不純物はヒ素であることを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記工程(f)は、
(f1)導電型がN型のシリコン膜を前記半導体基板の主面上に形成する工程、
(f2)前記シリコン膜の一部を除去し、前記第2ゲート電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記プレーナゲート型MOSFETのドレインが前記半導体基板の主面に形成された第1半導体領域および第2半導体領域から構成され、
前記第1半導体領域の不純物濃度が前記第2半導体領域の不純物濃度より低く、
前記第2ゲート電極と前記第2半導体領域との間に前記第1半導体領域を形成することを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、
前記工程(d)の後、前記工程(f)を行うことを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、
前記工程(d)と前記工程(f)との間に、前記第1ゲート電極を覆うように絶縁膜を形成することを特徴とする半導体装置の製造方法。
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JP2012109136A JP2012182483A (ja) | 2012-05-11 | 2012-05-11 | 半導体装置の製造方法 |
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Citations (6)
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JPH11354794A (ja) * | 1998-04-23 | 1999-12-24 | Internatl Rectifier Corp | P―チャネル・トレンチmosfet |
JP2000091344A (ja) * | 1998-09-16 | 2000-03-31 | Hitachi Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
JP2000299460A (ja) * | 1999-04-14 | 2000-10-24 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
JP2002359294A (ja) * | 2001-03-28 | 2002-12-13 | Seiko Instruments Inc | 半導体集積回路装置及びその製造方法 |
-
2012
- 2012-05-11 JP JP2012109136A patent/JP2012182483A/ja active Pending
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