JPH11284175A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH11284175A JPH11284175A JP10066757A JP6675798A JPH11284175A JP H11284175 A JPH11284175 A JP H11284175A JP 10066757 A JP10066757 A JP 10066757A JP 6675798 A JP6675798 A JP 6675798A JP H11284175 A JPH11284175 A JP H11284175A
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/861—Diodes
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-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】 （修正有）
【課題】サージ保護ダイオードを半導体基板上、または
基板内に作り付けるとともに、サージ電圧に対する耐量
を向上させ、動作を確実なものとする。 【解決手段】ツェナーダイオードが半導体基板上に堆積
された多結晶シリコン層からなる場合にはその接合長を
１０ｍｍ以上、半導体基板の表面層に形成される場合に
はその接合長を１ｍｍ以上とする。これにより、サージ
電圧耐量は実用的な１５０Ｖ以上とすることができる。
また、ツェナーダイオードを、半導体基板上に堆積され
た多結晶シリコン層からなるツェナーダイオードＺ1pの
分枝と、半導体基板の表面層に形成されたツェナーダイ
オードＺ2lとそのツェナーダイオードＺ2lと逆向きに直
列接続された半導体基板上に堆積された多結晶シリコン
層からなるダイオードＺ3pr とからなる分枝とを並列接
続したものとする。
基板内に作り付けるとともに、サージ電圧に対する耐量
を向上させ、動作を確実なものとする。 【解決手段】ツェナーダイオードが半導体基板上に堆積
された多結晶シリコン層からなる場合にはその接合長を
１０ｍｍ以上、半導体基板の表面層に形成される場合に
はその接合長を１ｍｍ以上とする。これにより、サージ
電圧耐量は実用的な１５０Ｖ以上とすることができる。
また、ツェナーダイオードを、半導体基板上に堆積され
た多結晶シリコン層からなるツェナーダイオードＺ1pの
分枝と、半導体基板の表面層に形成されたツェナーダイ
オードＺ2lとそのツェナーダイオードＺ2lと逆向きに直
列接続された半導体基板上に堆積された多結晶シリコン
層からなるダイオードＺ3pr とからなる分枝とを並列接
続したものとする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の表面
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）な
どのＭＯＳ型半導体装置に関する。
層に分散して金属−酸化膜−半導体（ＭＯＳ）構造のゲ
ートを持つ複数のソース領域が設けられるＭＯＳ型電界
効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶縁ゲ
ートバイポーラトランジスタ（以下ＩＧＢＴと記す）な
どのＭＯＳ型半導体装置に関する。
【０００２】
【従来の技術】例えばＭＯＳ型半導体素子の一つのＭＯ
ＳＦＥＴは、ｎ型半導体基板の表面層に、不純物の選択
的な拡散によりｐｎ接合が基板表面に露出するようなｐ
ベース領域を形成し、更にその表面層に同様のｎソース
領域を形成し、ｎソース領域とｎ型半導体基板に挟まれ
たｐベース領域の表面層であるチャネル領域の表面上に
絶縁膜を介してゲート電極を設け、ｐベース領域とｎソ
ース領域に共通に接触するソース電極を設け、ｎ型半導
体基板にドレイン電極を設けて製作される。ゲート電極
に適当な電圧を印加することにより、前記のチャネル領
域に反転層を生じ、その反転層を通じてドレイン電極・
ソース電極間が低抵抗化し、電流を流すものである。
ＳＦＥＴは、ｎ型半導体基板の表面層に、不純物の選択
的な拡散によりｐｎ接合が基板表面に露出するようなｐ
ベース領域を形成し、更にその表面層に同様のｎソース
領域を形成し、ｎソース領域とｎ型半導体基板に挟まれ
たｐベース領域の表面層であるチャネル領域の表面上に
絶縁膜を介してゲート電極を設け、ｐベース領域とｎソ
ース領域に共通に接触するソース電極を設け、ｎ型半導
体基板にドレイン電極を設けて製作される。ゲート電極
に適当な電圧を印加することにより、前記のチャネル領
域に反転層を生じ、その反転層を通じてドレイン電極・
ソース電極間が低抵抗化し、電流を流すものである。
【０００３】別のＭＯＳ型半導体素子であるＩＧＢＴ
は、ＭＯＳＦＥＴのドレイン電極側にｐ型の領域を加え
ることにより、少数キャリアの注入を利用し、伝導度変
調型にしたものといえる。スイッチング回路において、
オン抵抗の低さやスイッチング速度の速さ、電圧による
制御のし易さ等から、ＭＯＳ型半導体素子が多用されて
いる。
は、ＭＯＳＦＥＴのドレイン電極側にｐ型の領域を加え
ることにより、少数キャリアの注入を利用し、伝導度変
調型にしたものといえる。スイッチング回路において、
オン抵抗の低さやスイッチング速度の速さ、電圧による
制御のし易さ等から、ＭＯＳ型半導体素子が多用されて
いる。
【０００４】近年、スイッチング回路において、そのス
イッチング素子であるＭＯＳ型半導体素子は、スナバ回
路の省略化による回路の簡略化、装置の小型化等によ
り、発生したサージ電圧を受けやすくなってきている。
例えば、誘導性の負荷の電流を遮断しようとすると、イ
ンダクタンスに蓄えられていたエネルギのため、ＭＯＳ
型半導体装置にかかる電圧は上昇し、時には電源電圧以
上になることすらある。この過電圧ストレスは、ＭＯＳ
型半導体素子にとって破壊の原因につながり、その破壊
耐量（アバランシェ耐量）の向上が求められてきてい
る。
イッチング素子であるＭＯＳ型半導体素子は、スナバ回
路の省略化による回路の簡略化、装置の小型化等によ
り、発生したサージ電圧を受けやすくなってきている。
例えば、誘導性の負荷の電流を遮断しようとすると、イ
ンダクタンスに蓄えられていたエネルギのため、ＭＯＳ
型半導体装置にかかる電圧は上昇し、時には電源電圧以
上になることすらある。この過電圧ストレスは、ＭＯＳ
型半導体素子にとって破壊の原因につながり、その破壊
耐量（アバランシェ耐量）の向上が求められてきてい
る。
【０００５】一方ＭＯＳ型半導体素子の新しい動向とし
て、過電流、温度などをセンシングしてその信号をゲー
トにフィードバックする回路を集積したいわゆるインテ
リジェント素子、言い換えるとＭＯＳＦＥＴ型半導体素
子を含むＭＯＳ型半導体装置が使用され始めている。特
にそのようなＭＯＳ型半導体装置においては、サージ電
圧に対するゲートおよび制御入力端子の保護が重要であ
る。
て、過電流、温度などをセンシングしてその信号をゲー
トにフィードバックする回路を集積したいわゆるインテ
リジェント素子、言い換えるとＭＯＳＦＥＴ型半導体素
子を含むＭＯＳ型半導体装置が使用され始めている。特
にそのようなＭＯＳ型半導体装置においては、サージ電
圧に対するゲートおよび制御入力端子の保護が重要であ
る。
【０００６】図１４は、ゲートの保護をおこなったＭＯ
Ｓ型半導体装置の等価回路図である。主ＭＯＳ型半導体
素子２のソースＳ−ゲートＧ間に、ツェナーダイオード
５が接続されている。このツェナーダイオード５は、ゲ
ートＧに過電圧が加えられた際に、バイパスさせて素子
を保護する作用をもつ。また、抵抗６は、ゲートリード
の断線などにより、ゲートＧに高電圧ノイズ等が加えら
れるのを防止する働きをする。ドレインＤ−ゲートＧ間
には、多数のツェナーダイオードが互いに逆向きに接続
された逆直列ツェナーダイオード３が接続されている。
ドレインＤにかかる高電圧が逆直列ツェナーダイオード
３のクランプ電圧以上になると、その高電圧とクランプ
電圧との差が、ゲートＧに印加され、主ＭＯＳ型半導体
素子２をオンさせて、素子の保護をおこなう。
Ｓ型半導体装置の等価回路図である。主ＭＯＳ型半導体
素子２のソースＳ−ゲートＧ間に、ツェナーダイオード
５が接続されている。このツェナーダイオード５は、ゲ
ートＧに過電圧が加えられた際に、バイパスさせて素子
を保護する作用をもつ。また、抵抗６は、ゲートリード
の断線などにより、ゲートＧに高電圧ノイズ等が加えら
れるのを防止する働きをする。ドレインＤ−ゲートＧ間
には、多数のツェナーダイオードが互いに逆向きに接続
された逆直列ツェナーダイオード３が接続されている。
ドレインＤにかかる高電圧が逆直列ツェナーダイオード
３のクランプ電圧以上になると、その高電圧とクランプ
電圧との差が、ゲートＧに印加され、主ＭＯＳ型半導体
素子２をオンさせて、素子の保護をおこなう。
【０００７】Ｄ−Ｇ間の逆直列ツェナーダイオード３に
ついては、ＭＯＳ型半導体装置の半導体基板上の絶縁膜
上に堆積された多結晶シリコンを利用して形成した例が
ＵＳＰ．５，３６５，０９９に開示されている。
ついては、ＭＯＳ型半導体装置の半導体基板上の絶縁膜
上に堆積された多結晶シリコンを利用して形成した例が
ＵＳＰ．５，３６５，０９９に開示されている。
【０００８】
【発明が解決しようとする課題】発明者らは、Ｇ−Ｓ間
にサージ電圧に対する保護用のツェナーダイオードおよ
び過電流等を検知する手段を有し、出力段としてＭＯＳ
型半導体素子であるＩＧＢＴをもつインテリジェントＩ
ＧＢＴを試作した。図１５はその等価回路図である。半
導体装置のゲートＧは、センシングや演算をおこなう内
部制御回路９を介して出力段として使用した主ＩＧＢＴ
４のゲート（ｇ）に接続されている。ゲートＧ−ソース
Ｓ間に接続されているツェナーダイオード５が、サージ
電圧に対する保護用のツェナーダイオードである。この
ツェナーダイオード５は、ゲートＧに過電圧が加えられ
た際に、バイパスさせて素子を保護する作用をもつ。ド
レインＤ−主ＩＧＢＴのゲートｇ間には、多数のツェナ
ーダイオードが互いに逆向きに接続された逆直列ツェナ
ーダイオード３が接続されている。この逆直列ツェナー
ダイオード３は、ドレインＤにかかる高電圧が逆直列ツ
ェナーダイオード３のクランプ電圧以上になると、その
高電圧とクランプ電圧との差が、主ＩＧＢＴ４のゲート
ｇに印加され、主ＩＧＢＴ４をオンさせて、素子の保護
をおこなうものである。内部制御回路９の電源は、制御
入力端子Ｇから取られており、図１５の場合は電源端子
ＶDDは制御入力端子Ｇに直接接続されている。
にサージ電圧に対する保護用のツェナーダイオードおよ
び過電流等を検知する手段を有し、出力段としてＭＯＳ
型半導体素子であるＩＧＢＴをもつインテリジェントＩ
ＧＢＴを試作した。図１５はその等価回路図である。半
導体装置のゲートＧは、センシングや演算をおこなう内
部制御回路９を介して出力段として使用した主ＩＧＢＴ
４のゲート（ｇ）に接続されている。ゲートＧ−ソース
Ｓ間に接続されているツェナーダイオード５が、サージ
電圧に対する保護用のツェナーダイオードである。この
ツェナーダイオード５は、ゲートＧに過電圧が加えられ
た際に、バイパスさせて素子を保護する作用をもつ。ド
レインＤ−主ＩＧＢＴのゲートｇ間には、多数のツェナ
ーダイオードが互いに逆向きに接続された逆直列ツェナ
ーダイオード３が接続されている。この逆直列ツェナー
ダイオード３は、ドレインＤにかかる高電圧が逆直列ツ
ェナーダイオード３のクランプ電圧以上になると、その
高電圧とクランプ電圧との差が、主ＩＧＢＴ４のゲート
ｇに印加され、主ＩＧＢＴ４をオンさせて、素子の保護
をおこなうものである。内部制御回路９の電源は、制御
入力端子Ｇから取られており、図１５の場合は電源端子
ＶDDは制御入力端子Ｇに直接接続されている。
【０００９】ツェナーダイオード５および逆直列ツェナ
ーダイオード３は、半導体基板上に絶縁膜を介して堆積
した多結晶シリコンを用いて形成した。試作した素子に
ついてサージ電圧試験をおこなった。図１６（ａ）に試
験回路、同図（ｂ）に試験波形を示す。スイッチｓ1 を
閉じて電源ＶCCからコンデンサＣに充電した後、スイッ
チｓ1を開く。次に、スイッチｓ2 を閉じて試験素子
（ＤＵＴ）に試験電圧を印加するものである。コンデン
サＣは３３μＦ、抵抗Ｒａ、Ｒｂはそれぞれ１００Ω、
７５Ωである。電源電圧は３０〜５００Ｖ可変とした。
ーダイオード３は、半導体基板上に絶縁膜を介して堆積
した多結晶シリコンを用いて形成した。試作した素子に
ついてサージ電圧試験をおこなった。図１６（ａ）に試
験回路、同図（ｂ）に試験波形を示す。スイッチｓ1 を
閉じて電源ＶCCからコンデンサＣに充電した後、スイッ
チｓ1を開く。次に、スイッチｓ2 を閉じて試験素子
（ＤＵＴ）に試験電圧を印加するものである。コンデン
サＣは３３μＦ、抵抗Ｒａ、Ｒｂはそれぞれ１００Ω、
７５Ωである。電源電圧は３０〜５００Ｖ可変とした。
【００１０】図１６（ｂ）に見られるように試験素子に
印加される電圧波形は、急に立ち上がり、次第に減衰す
る幅９ｍｓ程度のパルスである。このサージ電圧試験に
おいて、試験電圧を１００Ｖ以上に増大すると、試験素
子が破壊するものがあった。そして破壊点は、ツェナー
ダイオード５の部分のものが多かった。
印加される電圧波形は、急に立ち上がり、次第に減衰す
る幅９ｍｓ程度のパルスである。このサージ電圧試験に
おいて、試験電圧を１００Ｖ以上に増大すると、試験素
子が破壊するものがあった。そして破壊点は、ツェナー
ダイオード５の部分のものが多かった。
【００１１】また、この半導体装置には、もう一つの問
題があった。従来このような内部制御回路をＩＧＢＴに
集積する場合は、例えば、Wrathall, R. S. 等が報告[
Proc. of the Symposium on High Voltage and Smart P
ower Devices, p.384,(1989)] したような埋め込み層に
よる分離構造や、ＩＧＢＴの基板と酸化膜で分離するＳ
ＯＩ分離構造が用いられていたが、これらの方式は複雑
で多くのプロセスステップを要し、コストも高くなると
いう難点があった。そこで今回の試作には、それらの方
式を採用せず、最も単純でプロセスを短くできる自己分
離構造を採用し、内部制御回路をＩＧＢＴに集積するこ
とにした。
題があった。従来このような内部制御回路をＩＧＢＴに
集積する場合は、例えば、Wrathall, R. S. 等が報告[
Proc. of the Symposium on High Voltage and Smart P
ower Devices, p.384,(1989)] したような埋め込み層に
よる分離構造や、ＩＧＢＴの基板と酸化膜で分離するＳ
ＯＩ分離構造が用いられていたが、これらの方式は複雑
で多くのプロセスステップを要し、コストも高くなると
いう難点があった。そこで今回の試作には、それらの方
式を採用せず、最も単純でプロセスを短くできる自己分
離構造を採用し、内部制御回路をＩＧＢＴに集積するこ
とにした。
【００１２】図１７は、ＭＯＳ型半導体装置に集積した
内部制御回路部の断面図である。２１、２２、２３、３
０はそれぞれ出力段ＩＧＢＴ部と共通のｐ+ ドレイン
層、ｎ+ バッファ層、ｎドリフト層、ドレイン電極であ
る。ｎドリフト層２３の表面層にｐ- ウェル３４が形成
され、更にその表面層および上にエンハンスメント型ｎ
チャネルＭＯＳＦＥＴ５１とデプレッション型ｎチャネ
ルＭＯＳＦＥＴ６１が形成されている。５３、６３はい
ずれもｐ- ウェル３４の表面層に形成されたｎ+ ドレイ
ン領域であり、その表面に接触してドレイン電極６０、
７０が設けられている。５６、６６はｎ+ ソース領域で
あり、その表面に接触してソース電極５９、６９が設け
られている。６４は、しきい電圧制御のためのｎチャネ
ルドープ領域である。５８、６８はゲート電極層であ
る。デプレッション型のｎチャネルＭＯＳＦＥＴ６１の
ドレイン電極７０は、この内部制御回路の電源端子（図
１５のＶDD）に接続されている。
内部制御回路部の断面図である。２１、２２、２３、３
０はそれぞれ出力段ＩＧＢＴ部と共通のｐ+ ドレイン
層、ｎ+ バッファ層、ｎドリフト層、ドレイン電極であ
る。ｎドリフト層２３の表面層にｐ- ウェル３４が形成
され、更にその表面層および上にエンハンスメント型ｎ
チャネルＭＯＳＦＥＴ５１とデプレッション型ｎチャネ
ルＭＯＳＦＥＴ６１が形成されている。５３、６３はい
ずれもｐ- ウェル３４の表面層に形成されたｎ+ ドレイ
ン領域であり、その表面に接触してドレイン電極６０、
７０が設けられている。５６、６６はｎ+ ソース領域で
あり、その表面に接触してソース電極５９、６９が設け
られている。６４は、しきい電圧制御のためのｎチャネ
ルドープ領域である。５８、６８はゲート電極層であ
る。デプレッション型のｎチャネルＭＯＳＦＥＴ６１の
ドレイン電極７０は、この内部制御回路の電源端子（図
１５のＶDD）に接続されている。
【００１３】この自己分離構造では、ｐ+ ドレイン層２
１、ｎ+ バッファ層２２、ｎドリフト層２３、ｐ- ウェ
ル３４、ｎ+ ドレイン領域６３がｐｎｐｎの四層構造と
なっている。すなわち、その四層からなる寄生サイリス
タを内蔵していることになる。この内部制御回路部の寄
生サイリスタは、インテリジェントＩＧＢＴの動作時、
または制御入力端子（Ｇ）が出力端子（Ｓ）に対して負
になるサージ電圧が印加された場合に順バイアスされ、
７１のようにラッチアップして破壊に至ることがあっ
た。
１、ｎ+ バッファ層２２、ｎドリフト層２３、ｐ- ウェ
ル３４、ｎ+ ドレイン領域６３がｐｎｐｎの四層構造と
なっている。すなわち、その四層からなる寄生サイリス
タを内蔵していることになる。この内部制御回路部の寄
生サイリスタは、インテリジェントＩＧＢＴの動作時、
または制御入力端子（Ｇ）が出力端子（Ｓ）に対して負
になるサージ電圧が印加された場合に順バイアスされ、
７１のようにラッチアップして破壊に至ることがあっ
た。
【００１４】このような問題に鑑み本発明の目的は、サ
ージ電圧保護用のツェナーダイオードを有するＭＯＳ型
半導体装置において、サージ電圧に対する耐量を向上さ
せ、しかも寄生サイリスタがラッチアップしにくく、動
作が確実で製造の容易なＭＯＳ型半導体装置を提供する
ことにある。
ージ電圧保護用のツェナーダイオードを有するＭＯＳ型
半導体装置において、サージ電圧に対する耐量を向上さ
せ、しかも寄生サイリスタがラッチアップしにくく、動
作が確実で製造の容易なＭＯＳ型半導体装置を提供する
ことにある。
【００１５】
【課題を解決するための手段】上記課題の破壊耐量の向
上策として、半導体装置のディメンジョンに対策を求
め、後述する各種の実験をおこなった結果、本発明のＭ
ＯＳ型半導体装置は、下記のようなものとする。金属−
酸化膜−半導体（ＭＯＳ）構造の制御部をもつ主ＭＯＳ
型半導体素子と、その二つの出力端のそれぞれに接続さ
れた出力端子（Ｄ、Ｓ）と、主ＭＯＳ型半導体素子の制
御入力端に内部制御回路を介して接続される制御入力端
子（Ｇ）と、制御入力端子（Ｇ）と一方の出力端子
（Ｓ）との間に接続された過電圧保護用のツェナーダイ
オードとを有するＭＯＳ型半導体装置において、ツェナ
ーダイオードがＭＯＳ型半導体装置の半導体基板上に絶
縁膜を介して堆積された多結晶シリコン層からなり、そ
の接合長が１０ｍｍ以上であるものとする。
上策として、半導体装置のディメンジョンに対策を求
め、後述する各種の実験をおこなった結果、本発明のＭ
ＯＳ型半導体装置は、下記のようなものとする。金属−
酸化膜−半導体（ＭＯＳ）構造の制御部をもつ主ＭＯＳ
型半導体素子と、その二つの出力端のそれぞれに接続さ
れた出力端子（Ｄ、Ｓ）と、主ＭＯＳ型半導体素子の制
御入力端に内部制御回路を介して接続される制御入力端
子（Ｇ）と、制御入力端子（Ｇ）と一方の出力端子
（Ｓ）との間に接続された過電圧保護用のツェナーダイ
オードとを有するＭＯＳ型半導体装置において、ツェナ
ーダイオードがＭＯＳ型半導体装置の半導体基板上に絶
縁膜を介して堆積された多結晶シリコン層からなり、そ
の接合長が１０ｍｍ以上であるものとする。
【００１６】また、そのツェナーダイオードが半導体基
板の表面層に形成されたものの場合には、その接合長が
１ｍｍ以上であるものとする。接合長が長い程、サージ
電圧印加時に流れる電流が分散されるので、耐量は増大
する。上記の接合長であれば、実用的な１００Ｖ以上の
耐量をもつことになる。
板の表面層に形成されたものの場合には、その接合長が
１ｍｍ以上であるものとする。接合長が長い程、サージ
電圧印加時に流れる電流が分散されるので、耐量は増大
する。上記の接合長であれば、実用的な１００Ｖ以上の
耐量をもつことになる。
【００１７】特に、制御入力端子（Ｇ）と一方の出力端
子（Ｓ）との間に、半導体基板上に絶縁膜を介して堆積
された多結晶シリコン層からなるツェナーダイオード
（Ｚ1p）の第一分枝と、半導体基板の表面層に形成され
たツェナーダイオード（Ｚ2l）とそれと逆向きに直列接
続され、かつ前記半導体基板上に絶縁膜を介して堆積さ
れた多結晶シリコン層からなるダイオード（Ｚ3pr ）と
からなる第二分枝とを有し、該第一、第二分枝を並列接
続すると良い。
子（Ｓ）との間に、半導体基板上に絶縁膜を介して堆積
された多結晶シリコン層からなるツェナーダイオード
（Ｚ1p）の第一分枝と、半導体基板の表面層に形成され
たツェナーダイオード（Ｚ2l）とそれと逆向きに直列接
続され、かつ前記半導体基板上に絶縁膜を介して堆積さ
れた多結晶シリコン層からなるダイオード（Ｚ3pr ）と
からなる第二分枝とを有し、該第一、第二分枝を並列接
続すると良い。
【００１８】そのようにすれば、耐量の大きいツェナー
ダイオード（Ｚ2l）があるため、ツェナーダイオードの
面積を小さくできる。しかも多結晶シリコン層からなる
ダイオード（Ｚ3pr ）を逆向きに接続しているため、ツ
ェナーダイオード部での寄生サイリスタのラッチアップ
の問題が起きない。半導体基板の表面層に形成されたツ
ェナーダイオード（Ｚ2l）の降伏電圧と、そのツェナー
ダイオードと逆向きに直列接続され、半導体基板上に絶
縁膜を介して堆積された多結晶シリコン層からなるダイ
オード（Ｚ3pr ）の順方向電圧との和が、半導体基板上
に堆積された多結晶シリコン層からなるツェナーダイオ
ード（Ｚ1p）の降伏電圧と同じかまたは小さくなるよう
にすれば、耐量の大きい半導体基板の表面層に形成され
たツェナーダイオード（Ｚ2l）が有効に働く。
ダイオード（Ｚ2l）があるため、ツェナーダイオードの
面積を小さくできる。しかも多結晶シリコン層からなる
ダイオード（Ｚ3pr ）を逆向きに接続しているため、ツ
ェナーダイオード部での寄生サイリスタのラッチアップ
の問題が起きない。半導体基板の表面層に形成されたツ
ェナーダイオード（Ｚ2l）の降伏電圧と、そのツェナー
ダイオードと逆向きに直列接続され、半導体基板上に絶
縁膜を介して堆積された多結晶シリコン層からなるダイ
オード（Ｚ3pr ）の順方向電圧との和が、半導体基板上
に堆積された多結晶シリコン層からなるツェナーダイオ
ード（Ｚ1p）の降伏電圧と同じかまたは小さくなるよう
にすれば、耐量の大きい半導体基板の表面層に形成され
たツェナーダイオード（Ｚ2l）が有効に働く。
【００１９】そして、ツェナーダイオードを制御入力端
子（Ｇ）の電極パッドと一方の出力端子（Ｓ）の電極パ
ッドとの間に配置し、ツェナーダイオードの二つの電極
を前記それぞれの電極パッドと一体化するとよい。その
ようにツェナーダイオードのアノード電極、カソード電
極がそれぞれソースパッド、ゲートパッドと一体化すれ
ば、接続のための配線の引回しを不要にできる。
子（Ｇ）の電極パッドと一方の出力端子（Ｓ）の電極パ
ッドとの間に配置し、ツェナーダイオードの二つの電極
を前記それぞれの電極パッドと一体化するとよい。その
ようにツェナーダイオードのアノード電極、カソード電
極がそれぞれソースパッド、ゲートパッドと一体化すれ
ば、接続のための配線の引回しを不要にできる。
【００２０】制御入力端子（Ｇ）と一方の出力端子
（Ｓ）との間に、抵抗とツェナーダイオードとを直列接
続した分枝を接続し、その抵抗とツェナーダイオードと
の間の点を主ＭＯＳ型半導体素子の制御入力端に接続す
ると良く、また、制御入力端子（Ｇ）と主ＭＯＳ型半導
体素子の制御入力端との間に複数の抵抗を直列接続し、
それぞれの抵抗の主ＭＯＳ型半導体素子の制御入力端側
と一方の出力端子（Ｓ）との間にツェナーダイオードを
接続してもよい。
（Ｓ）との間に、抵抗とツェナーダイオードとを直列接
続した分枝を接続し、その抵抗とツェナーダイオードと
の間の点を主ＭＯＳ型半導体素子の制御入力端に接続す
ると良く、また、制御入力端子（Ｇ）と主ＭＯＳ型半導
体素子の制御入力端との間に複数の抵抗を直列接続し、
それぞれの抵抗の主ＭＯＳ型半導体素子の制御入力端側
と一方の出力端子（Ｓ）との間にツェナーダイオードを
接続してもよい。
【００２１】そのようにすれば、前段のツェナーダイオ
ードの降伏電圧を、後段のツェナーダイオードと抵抗と
で担うことになるので、主ＭＯＳ型半導体素子の制御入
力端にかかる電圧は低減される。多段にすれば、段数を
重ねるだけ主ＭＯＳ型半導体素子の制御入力側にかかる
電圧は低減される。また、前段のツェナーダイオードの
順方向電圧を、抵抗の電圧降下と後段のツェナーダイオ
ードの順方向電圧とで担うことになるので、主ＭＯＳ型
半導体素子の制御入力端にかかる電圧は低減され、内部
制御回路部の寄生サイリスタのラッチアップが抑制され
る。多段にすれば、段数を重ねるだけ主ＭＯＳ型半導体
素子の制御入力端にかかる電圧は低減される。
ードの降伏電圧を、後段のツェナーダイオードと抵抗と
で担うことになるので、主ＭＯＳ型半導体素子の制御入
力端にかかる電圧は低減される。多段にすれば、段数を
重ねるだけ主ＭＯＳ型半導体素子の制御入力側にかかる
電圧は低減される。また、前段のツェナーダイオードの
順方向電圧を、抵抗の電圧降下と後段のツェナーダイオ
ードの順方向電圧とで担うことになるので、主ＭＯＳ型
半導体素子の制御入力端にかかる電圧は低減され、内部
制御回路部の寄生サイリスタのラッチアップが抑制され
る。多段にすれば、段数を重ねるだけ主ＭＯＳ型半導体
素子の制御入力端にかかる電圧は低減される。
【００２２】抵抗（Ｒ1 、Ｒ2 、・・・）およびツェナ
ーダイオード（Ｚ5p、Ｚ6p、・・・）が、多結晶シリコ
ンからなるものとするとよい。そのようにすれば、ツェ
ナーダイオード部または内部制御回路部の寄生サイリス
タのラッチアップの問題が起きない。内部制御回路の電
源端子側に、半導体基板上に絶縁膜を介して堆積された
多結晶シリコン層からなる前記ツェナーダイオード（Ｚ
1p）と逆向きのダイオード（Ｚ4pr ）を有するものとす
ることも有効である。
ーダイオード（Ｚ5p、Ｚ6p、・・・）が、多結晶シリコ
ンからなるものとするとよい。そのようにすれば、ツェ
ナーダイオード部または内部制御回路部の寄生サイリス
タのラッチアップの問題が起きない。内部制御回路の電
源端子側に、半導体基板上に絶縁膜を介して堆積された
多結晶シリコン層からなる前記ツェナーダイオード（Ｚ
1p）と逆向きのダイオード（Ｚ4pr ）を有するものとす
ることも有効である。
【００２３】そのようにすれば、内部制御回路部の寄生
サイリスタのラッチアップが抑制される。いずれかのツ
ェナーダイオードの電極をくし歯状にすれば、接合長が
長く、面積の小さいツェナーダイオードとすることがで
きる。金属−酸化膜−半導体（ＭＯＳ）構造の制御部を
もつＭＯＳ型半導体素子と、その二つの出力端子（Ｄ、
Ｓ）と、ＭＯＳ型半導体素子の制御入力側に内部制御回
路を介して接続される制御入力端子（Ｇ）とを有するＭ
ＯＳ型半導体装置において、内部制御回路が半導体基板
の表面層に形成された自己分離領域もしくは接合分離領
域内に集積された金属−酸化膜−半導体（ＭＯＳ）構造
の制御部をもつＭＯＳ型半導体素子を有し、主ＭＯＳ型
半導体素子のチャネル領域と内部制御回路のＭＯＳ型半
導体素子のチャネル領域との間の距離を２００μｍ以上
とする。
サイリスタのラッチアップが抑制される。いずれかのツ
ェナーダイオードの電極をくし歯状にすれば、接合長が
長く、面積の小さいツェナーダイオードとすることがで
きる。金属−酸化膜−半導体（ＭＯＳ）構造の制御部を
もつＭＯＳ型半導体素子と、その二つの出力端子（Ｄ、
Ｓ）と、ＭＯＳ型半導体素子の制御入力側に内部制御回
路を介して接続される制御入力端子（Ｇ）とを有するＭ
ＯＳ型半導体装置において、内部制御回路が半導体基板
の表面層に形成された自己分離領域もしくは接合分離領
域内に集積された金属−酸化膜−半導体（ＭＯＳ）構造
の制御部をもつＭＯＳ型半導体素子を有し、主ＭＯＳ型
半導体素子のチャネル領域と内部制御回路のＭＯＳ型半
導体素子のチャネル領域との間の距離を２００μｍ以上
とする。
【００２４】そのようにすれば、主ＭＯＳ型半導体素子
部分のキャリアが内部制御回路のＭＯＳ型半導体素子部
に流れ込まないので、寄生サイリスタのラッチァップが
抑制される。特に、半導体基板の表面層に形成された自
己分離領域もしくは接合分離領域の不純物量が、１×１
０13〜１×１０14ｃｍ-2であるものとする。
部分のキャリアが内部制御回路のＭＯＳ型半導体素子部
に流れ込まないので、寄生サイリスタのラッチァップが
抑制される。特に、半導体基板の表面層に形成された自
己分離領域もしくは接合分離領域の不純物量が、１×１
０13〜１×１０14ｃｍ-2であるものとする。
【００２５】後記する実験結果のように１×１０13ｃｍ
-2より少ない量であると、寄生サイリスタを構成するト
ランジスタの電流増幅率が大きくなり、非常にラッチア
ップし易くなる。また１×１０14ｃｍ-2より多い量であ
ると、内部制御回路のＭＯＳ型半導体素子のしきい電圧
が大きくなって、低電圧駆動ができなくなる。更に、自
己分離領域もしくは接合分離領域の表面に接触して設け
た一方の出力端子（Ｓ）に接続される引出し電極と、内
部制御回路のＭＯＳ型半導体素子のチャネル領域との間
の距離を１００μｍ以内とするとよい。
-2より少ない量であると、寄生サイリスタを構成するト
ランジスタの電流増幅率が大きくなり、非常にラッチア
ップし易くなる。また１×１０14ｃｍ-2より多い量であ
ると、内部制御回路のＭＯＳ型半導体素子のしきい電圧
が大きくなって、低電圧駆動ができなくなる。更に、自
己分離領域もしくは接合分離領域の表面に接触して設け
た一方の出力端子（Ｓ）に接続される引出し電極と、内
部制御回路のＭＯＳ型半導体素子のチャネル領域との間
の距離を１００μｍ以内とするとよい。
【００２６】そのようにすれば、自己分離領域もしくは
接合分離領域に入ったキャリアが、引出し電極から引き
出されるので、更に寄生サイリスタのラッチァップが抑
制される。
接合分離領域に入ったキャリアが、引出し電極から引き
出されるので、更に寄生サイリスタのラッチァップが抑
制される。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
のためにおこなった実験と実施例を説明する。以下にお
いて、ｎ、ｐを冠した領域、層等はそれぞれ電子、正孔
を多数キャリアとする領域、層を意味するものとし、第
一導電型をｎ型、第二導電型をｐ型とするが、これを逆
にすることも可能である。
のためにおこなった実験と実施例を説明する。以下にお
いて、ｎ、ｐを冠した領域、層等はそれぞれ電子、正孔
を多数キャリアとする領域、層を意味するものとし、第
一導電型をｎ型、第二導電型をｐ型とするが、これを逆
にすることも可能である。
【００２８】図３は、自動車のイグナイタ向けとして試
作した誘導負荷用のインテリジェントＩＧＢＴチップの
平面図である。７はＩＧＢＴのソース電極、８はゲート
電極、９は内部制御回路、５はツェナーダイオード、３
はアバランシェ耐量向上のための逆直列ツェナーダイオ
ードである。ツェナーダイオード５および逆直列ツェナ
ーダイオード３は、半導体基板上に絶縁膜を介して堆積
した多結晶シリコンを用いて形成した。
作した誘導負荷用のインテリジェントＩＧＢＴチップの
平面図である。７はＩＧＢＴのソース電極、８はゲート
電極、９は内部制御回路、５はツェナーダイオード、３
はアバランシェ耐量向上のための逆直列ツェナーダイオ
ードである。ツェナーダイオード５および逆直列ツェナ
ーダイオード３は、半導体基板上に絶縁膜を介して堆積
した多結晶シリコンを用いて形成した。
【００２９】図４は試作したインテリジェントＩＧＢＴ
の断面図であり、図３のＡ−Ａ線に沿った断面図であ
る。ここでは、ＭＯＳＦＥＴと類似の呼称をすることに
する。すなわちＩＧＢＴのコレクタをドレイン、エミッ
タをソースと呼ぶ。図の左側部分は、主電流のスイッチ
ングをおこなう主ＩＧＢＴ部２０である。この部分の構
造は、一般のＩＧＢＴとほぼ同じである。すなわち、高
比抵抗のｎドリフト層２３の一方の面側の表面層に互い
に離れたｐベース領域２４が形成され、さらに、寄生サ
イリスタのラッチアップを防ぐ目的で、ｐベース領域２
４の一部に重複してｐベース領域２４より拡散深さの深
いｐ+ ウェル２５が形成されている。ｎドリフト層２３
の他方の面側には、ｎドリフト層２３より低抵抗のｎ+
バッファ層２２を介してｐ+ ドレイン層２１が形成され
ている。ｐベース領域２４の表面層には、ｎ+ ソース領
域２６が選択的に形成されている。そして、ｎ+ ソース
領域２６とｎドリフト層２３とに挟まれたｐベース領域
２４の表面上にゲート酸化膜２７を介して多結晶シリコ
ンからなるゲート電極層２８が設けられてｎチャネル型
ＭＯＳＦＥＴが構成されている。この側の表面は、ほう
素りんシリカガラス（ＢＰＳＧ）等の絶縁膜３１で覆わ
れ、ｐベース領域２４およびｎ+ ソース領域２６の表面
上にソース電極２９が共通に接触するように、また金属
のゲート電極３２がゲート電極層２８あるいはその延長
部分に接触するように接触孔が開けられている。ｐ+ ド
レイン層２１の表面上にはドレイン電極３０が設けられ
ている。ソース電極２９は、図のように絶縁膜３１を挟
んで、ゲート電極層２８の上まで延長されることが多
い。ソース電極２９、ドレイン電極３０にはそれぞれＳ
端子、Ｄ端子が接続される。
の断面図であり、図３のＡ−Ａ線に沿った断面図であ
る。ここでは、ＭＯＳＦＥＴと類似の呼称をすることに
する。すなわちＩＧＢＴのコレクタをドレイン、エミッ
タをソースと呼ぶ。図の左側部分は、主電流のスイッチ
ングをおこなう主ＩＧＢＴ部２０である。この部分の構
造は、一般のＩＧＢＴとほぼ同じである。すなわち、高
比抵抗のｎドリフト層２３の一方の面側の表面層に互い
に離れたｐベース領域２４が形成され、さらに、寄生サ
イリスタのラッチアップを防ぐ目的で、ｐベース領域２
４の一部に重複してｐベース領域２４より拡散深さの深
いｐ+ ウェル２５が形成されている。ｎドリフト層２３
の他方の面側には、ｎドリフト層２３より低抵抗のｎ+
バッファ層２２を介してｐ+ ドレイン層２１が形成され
ている。ｐベース領域２４の表面層には、ｎ+ ソース領
域２６が選択的に形成されている。そして、ｎ+ ソース
領域２６とｎドリフト層２３とに挟まれたｐベース領域
２４の表面上にゲート酸化膜２７を介して多結晶シリコ
ンからなるゲート電極層２８が設けられてｎチャネル型
ＭＯＳＦＥＴが構成されている。この側の表面は、ほう
素りんシリカガラス（ＢＰＳＧ）等の絶縁膜３１で覆わ
れ、ｐベース領域２４およびｎ+ ソース領域２６の表面
上にソース電極２９が共通に接触するように、また金属
のゲート電極３２がゲート電極層２８あるいはその延長
部分に接触するように接触孔が開けられている。ｐ+ ド
レイン層２１の表面上にはドレイン電極３０が設けられ
ている。ソース電極２９は、図のように絶縁膜３１を挟
んで、ゲート電極層２８の上まで延長されることが多
い。ソース電極２９、ドレイン電極３０にはそれぞれＳ
端子、Ｄ端子が接続される。
【００３０】主ＩＧＢＴ部２０の動作は次のようにおこ
なわれる。ドレイン電極３０とソース電極２９間に電圧
をかけた状態で、ゲート電極層２８への正の電圧印加に
よって、ゲート電極層２８直下のｐベース領域２４の表
面層のチャネル領域３７に反転チャネルが誘起され、そ
の反転チャネルを通じてｎ+ ソース領域２６から電子が
ｎドリフト層２３に注入され、更にｐ+ ドレイン層２１
からの正孔の注入を招いて、ドレイン電極３０とソース
電極２９間が導通する。
なわれる。ドレイン電極３０とソース電極２９間に電圧
をかけた状態で、ゲート電極層２８への正の電圧印加に
よって、ゲート電極層２８直下のｐベース領域２４の表
面層のチャネル領域３７に反転チャネルが誘起され、そ
の反転チャネルを通じてｎ+ ソース領域２６から電子が
ｎドリフト層２３に注入され、更にｐ+ ドレイン層２１
からの正孔の注入を招いて、ドレイン電極３０とソース
電極２９間が導通する。
【００３１】図４の中央部分には、ゲート保護のための
手段が描かれている。すなわち、ｎドリフト層２３の表
面層にｐ- ウェル３４が形成され、その表面が厚いフィ
ールド酸化膜３３で覆われていて、フィールド酸化膜３
３上にツェナーダイオード４０が設けられている。この
ツェナーダイオード４０の一端から取り出された電極は
ソース電極２９に、他端から取り出された電極はゲート
電極３２に接続されている。ゲート電極３２にはＧ端子
が接続される。主ＩＧＢＴ部２０の周縁部には、ｐ+ 分
離ウェル３５が設けられている。ツェナーダイオード４
０の右側部分では、ｐ- ウェル内３４の表面に接触し
て、ソース電極２９と接続される引出し電極４９が設け
られている。引出し電極４９の下方にはｐ+ 引出しウェ
ル４５が形成されている。ｐ+ 引出しウェル４５は、引
出し電極４９とのコンタクタ抵抗低減と、ｐ- ウェル３
４の横方向抵抗低減のためであり、主ＩＧＢＴ部２０の
ｐ+ウェル領域２５やｐ+ 分離ウェル３５と同時に形成
してもよい。他に、多結晶シリコン層からなるツェナダ
イオードの代わりに、ｎドリフト層２３の表面層にツェ
ナーダイオードを形成したＭＯＳ型半導体素子も試作し
た。
手段が描かれている。すなわち、ｎドリフト層２３の表
面層にｐ- ウェル３４が形成され、その表面が厚いフィ
ールド酸化膜３３で覆われていて、フィールド酸化膜３
３上にツェナーダイオード４０が設けられている。この
ツェナーダイオード４０の一端から取り出された電極は
ソース電極２９に、他端から取り出された電極はゲート
電極３２に接続されている。ゲート電極３２にはＧ端子
が接続される。主ＩＧＢＴ部２０の周縁部には、ｐ+ 分
離ウェル３５が設けられている。ツェナーダイオード４
０の右側部分では、ｐ- ウェル内３４の表面に接触し
て、ソース電極２９と接続される引出し電極４９が設け
られている。引出し電極４９の下方にはｐ+ 引出しウェ
ル４５が形成されている。ｐ+ 引出しウェル４５は、引
出し電極４９とのコンタクタ抵抗低減と、ｐ- ウェル３
４の横方向抵抗低減のためであり、主ＩＧＢＴ部２０の
ｐ+ウェル領域２５やｐ+ 分離ウェル３５と同時に形成
してもよい。他に、多結晶シリコン層からなるツェナダ
イオードの代わりに、ｎドリフト層２３の表面層にツェ
ナーダイオードを形成したＭＯＳ型半導体素子も試作し
た。
【００３２】図４の右側部分には、インテリジェントＩ
ＧＢＴに集積した内部制御回路９の部分が描かれてい
る。この内部制御回路は、ＵＳＰ．５，６２１，６０１
にて開示されているゲート制御手段５０と同様の回路で
ある。また本実施例には記載していないが、ＵＳＰ．
５，６２１，６０１と同じく電流検出トランジスタと電
流検出抵抗Ｒd が用いられる。
ＧＢＴに集積した内部制御回路９の部分が描かれてい
る。この内部制御回路は、ＵＳＰ．５，６２１，６０１
にて開示されているゲート制御手段５０と同様の回路で
ある。また本実施例には記載していないが、ＵＳＰ．
５，６２１，６０１と同じく電流検出トランジスタと電
流検出抵抗Ｒd が用いられる。
【００３３】ｎドリフト層２３の表面層に形成されたｐ
- ウェル３４の表面層とその上にエンハンスメント型の
ｎチャネルＭＯＳＦＥＴ５１とデプレッション型のｎチ
ャネルＭＯＳＦＥＴ６１が形成されている。５３、６３
はいずれもｐ- ウェル３４の表面層に形成されたｎ+ ド
レイン領域であり、その表面に接触してドレイン電極６
０、７０が設けられている。５６、６６はｎ+ ソース領
域であり、その表面に接触してソース電極５７、６７が
設けられている。６４は、しきい電圧制御のためのｎチ
ャネルドープ領域である。５８、６８は多結晶シリコン
のゲート電極層である。デプレッション型のｎチャネル
ＭＯＳＦＥＴ６１のドレイン電極７０は、この内部制御
回路の電源端子（図１５のＶDDおよび制御入力端子Ｇ）
に接続されている。エンハンスメント型ＭＯＳＦＥＴ５
１は、ゲート電極５８への正電圧印加によって、ゲート
電極５８直下のｎ+ ソース領域５６、ｎ+ ドレイン領域
５３間のチャネル領域５７に反転チャネルが誘起され、
ソース電極５９、ドレイン電極６０間が導通する。デプ
レッション型ＭＯＳＦＥＴ６１では、ゲート電極６８へ
の負電圧印加によって、ゲート電極６８直下のｎ+ ソー
ス領域６６、ｎ+ ドレイン領域６３間のｎ- デプレッシ
ョン領域６４すなわちチャネル領域６７が空乏化し、ソ
ース電極６９、ドレイン電極７０間が遮断される。
- ウェル３４の表面層とその上にエンハンスメント型の
ｎチャネルＭＯＳＦＥＴ５１とデプレッション型のｎチ
ャネルＭＯＳＦＥＴ６１が形成されている。５３、６３
はいずれもｐ- ウェル３４の表面層に形成されたｎ+ ド
レイン領域であり、その表面に接触してドレイン電極６
０、７０が設けられている。５６、６６はｎ+ ソース領
域であり、その表面に接触してソース電極５７、６７が
設けられている。６４は、しきい電圧制御のためのｎチ
ャネルドープ領域である。５８、６８は多結晶シリコン
のゲート電極層である。デプレッション型のｎチャネル
ＭＯＳＦＥＴ６１のドレイン電極７０は、この内部制御
回路の電源端子（図１５のＶDDおよび制御入力端子Ｇ）
に接続されている。エンハンスメント型ＭＯＳＦＥＴ５
１は、ゲート電極５８への正電圧印加によって、ゲート
電極５８直下のｎ+ ソース領域５６、ｎ+ ドレイン領域
５３間のチャネル領域５７に反転チャネルが誘起され、
ソース電極５９、ドレイン電極６０間が導通する。デプ
レッション型ＭＯＳＦＥＴ６１では、ゲート電極６８へ
の負電圧印加によって、ゲート電極６８直下のｎ+ ソー
ス領域６６、ｎ+ ドレイン領域６３間のｎ- デプレッシ
ョン領域６４すなわちチャネル領域６７が空乏化し、ソ
ース電極６９、ドレイン電極７０間が遮断される。
【００３４】実験に使用したウェハは、比抵抗０．０１
Ω・ｃｍ、厚さ５００μm のｐ+ コレクタ層２１上にｎ
+ バッファ層２２として、比抵抗０．４Ω・ｃｍ、厚さ
３０μm のｎ型層をエピタキシャル成長し、その上に、
ｎ- ドリフト層２３として、比抵抗２５Ω・ｃｍ、厚さ
４０μｍのｎ型層を積層したウェハを用いた。その後の
プロセスは、従来のＩＧＢＴにマスクを変える等の多少
の変化を加えるだけで製造できる。ｐベース領域２４、
ｐ- ウェル３４、ｐ+ ウェル２５、ｐ+ 分離ウェル３
５、ｐ+ 引出しウェル４５およびツェナーダイオードの
ｐ領域等は、ホウ素イオンのイオン注入および熱拡散に
より形成し、ｎ+ ソース領域２６、５６、６６、ｎ+ ド
レイン領域５３、６３およびツェナーダイオードのｎ領
域は、砒素イオンまたは燐イオンのイオン注入および熱
拡散により形成した。ｐベース領域２４、ｎ+ ソース領
域２６の端は、ゲート電極層２８をマスクの一部とし
て、位置ぎめされて形成され、それぞれの横方向拡散に
より、間隔が決められている。ソース電極２９、５９、
６９、ドレイン電極６０、７０、引出し電極４９および
ゲート電極３２等は、Ａｌ合金のスパッタリングとその
後のフォトリソグラフィにより形成し、ドレイン電極３
０は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの
三層をスパッタリングで堆積して形成している。
Ω・ｃｍ、厚さ５００μm のｐ+ コレクタ層２１上にｎ
+ バッファ層２２として、比抵抗０．４Ω・ｃｍ、厚さ
３０μm のｎ型層をエピタキシャル成長し、その上に、
ｎ- ドリフト層２３として、比抵抗２５Ω・ｃｍ、厚さ
４０μｍのｎ型層を積層したウェハを用いた。その後の
プロセスは、従来のＩＧＢＴにマスクを変える等の多少
の変化を加えるだけで製造できる。ｐベース領域２４、
ｐ- ウェル３４、ｐ+ ウェル２５、ｐ+ 分離ウェル３
５、ｐ+ 引出しウェル４５およびツェナーダイオードの
ｐ領域等は、ホウ素イオンのイオン注入および熱拡散に
より形成し、ｎ+ ソース領域２６、５６、６６、ｎ+ ド
レイン領域５３、６３およびツェナーダイオードのｎ領
域は、砒素イオンまたは燐イオンのイオン注入および熱
拡散により形成した。ｐベース領域２４、ｎ+ ソース領
域２６の端は、ゲート電極層２８をマスクの一部とし
て、位置ぎめされて形成され、それぞれの横方向拡散に
より、間隔が決められている。ソース電極２９、５９、
６９、ドレイン電極６０、７０、引出し電極４９および
ゲート電極３２等は、Ａｌ合金のスパッタリングとその
後のフォトリソグラフィにより形成し、ドレイン電極３
０は、金属基板に半田づけするためＴｉ／Ｎｉ／Ａｕの
三層をスパッタリングで堆積して形成している。
【００３５】各部の寸法例としては、ｐ+ ウェル２５、
ｐ+ 分離ウェル３５、ｐ+ 引出しウェル４５の拡散深さ
は６μｍ、ｐベース領域２４とｐ- ウェル３４の拡散深
さは約２μｍ、ｎ+ ソース領域２６、５６、６６、ｎ+
ドレイン領域５３、６３の拡散深さは０．４μｍであ
る。ゲート絶縁膜２７の厚さは２５ｎｍ、多結晶シリコ
ンのゲート電極層２８の厚さは１μｍ、ソース電極２９
の厚さは約３μｍである。ツェナーダイオード４０はツ
ェナー電圧が約７Ｖのツェナーダイオードである。
ｐ+ 分離ウェル３５、ｐ+ 引出しウェル４５の拡散深さ
は６μｍ、ｐベース領域２４とｐ- ウェル３４の拡散深
さは約２μｍ、ｎ+ ソース領域２６、５６、６６、ｎ+
ドレイン領域５３、６３の拡散深さは０．４μｍであ
る。ゲート絶縁膜２７の厚さは２５ｎｍ、多結晶シリコ
ンのゲート電極層２８の厚さは１μｍ、ソース電極２９
の厚さは約３μｍである。ツェナーダイオード４０はツ
ェナー電圧が約７Ｖのツェナーダイオードである。
【００３６】［実験１］ツェナーダイオード４０が、ゲ
ート電極層２８と同じ減圧ＣＶＤ法による多結晶シリコ
ン層を利用したもの（Ｚp ）であるインテリジェントＩ
ＧＢＴにおいて、ツェナーダイオード４０の接合長を変
える実験をおこなった。実験の過程で、ツェナーダイオ
ード４０は、必ずしも単一のツェナーダイオードである
必要は無く、複数のツェナーダイオードを並列に接続し
ても良く、その接合長の合計値が重要であることがわか
った。種々検討の結果、図５（ａ）、（ｂ）に示す様な
構造とした。図５（ａ）はツェナーダイオード部の部分
平面図、同図（ｂ）はＢ−Ｂ線に沿った断面図である。
図５（ａ）において、細線は多結晶シリコン層とそのｐ
ｎ接合、点線は、絶縁膜に開けられた窓の位置、太線は
ツェナーダイオードのカソード電極４４とアノード電極
４３を示している。ｐｎｐｎと交互に導電型の変わる多
結晶シリコン層上を絶縁膜で覆い、接触孔を開けた後、
櫛形の電極を形成した。多結晶シリコン層の厚さは、１
μｍ、幅は０．１〜０．５ｍｍである。各ｐアノード領
域４１、ｎカソード領域４２の幅は約１５μｍである。
ート電極層２８と同じ減圧ＣＶＤ法による多結晶シリコ
ン層を利用したもの（Ｚp ）であるインテリジェントＩ
ＧＢＴにおいて、ツェナーダイオード４０の接合長を変
える実験をおこなった。実験の過程で、ツェナーダイオ
ード４０は、必ずしも単一のツェナーダイオードである
必要は無く、複数のツェナーダイオードを並列に接続し
ても良く、その接合長の合計値が重要であることがわか
った。種々検討の結果、図５（ａ）、（ｂ）に示す様な
構造とした。図５（ａ）はツェナーダイオード部の部分
平面図、同図（ｂ）はＢ−Ｂ線に沿った断面図である。
図５（ａ）において、細線は多結晶シリコン層とそのｐ
ｎ接合、点線は、絶縁膜に開けられた窓の位置、太線は
ツェナーダイオードのカソード電極４４とアノード電極
４３を示している。ｐｎｐｎと交互に導電型の変わる多
結晶シリコン層上を絶縁膜で覆い、接触孔を開けた後、
櫛形の電極を形成した。多結晶シリコン層の厚さは、１
μｍ、幅は０．１〜０．５ｍｍである。各ｐアノード領
域４１、ｎカソード領域４２の幅は約１５μｍである。
【００３７】図６は、サージ電圧耐量の接合長依存性を
示す図であり、横軸は、ツェナーダイオード４０の接合
長ｗ、たて軸はサージ試験電圧ＶCCである。○、●は、
それぞれ室温（２５℃）と高温（１５０℃）で破壊しな
かった最高電圧を示している。試験の結果は、接合長が
長い程サージ電圧耐量が増すことを示している。従っ
て、十分なサージ電圧耐量を実現するためには、この線
より長い接合長とすることが必要である。例えば、サー
ジ電圧耐量を通常実用的な１５０Ｖ以上とするために
は、接合長は１０ｍｍ以上とすることが望ましいことが
わかる。但し、むやみに長くしても無駄なので、実用的
には１００ｍｍ以下、好ましくは７０ｍｍ以下とするの
が良い。
示す図であり、横軸は、ツェナーダイオード４０の接合
長ｗ、たて軸はサージ試験電圧ＶCCである。○、●は、
それぞれ室温（２５℃）と高温（１５０℃）で破壊しな
かった最高電圧を示している。試験の結果は、接合長が
長い程サージ電圧耐量が増すことを示している。従っ
て、十分なサージ電圧耐量を実現するためには、この線
より長い接合長とすることが必要である。例えば、サー
ジ電圧耐量を通常実用的な１５０Ｖ以上とするために
は、接合長は１０ｍｍ以上とすることが望ましいことが
わかる。但し、むやみに長くしても無駄なので、実用的
には１００ｍｍ以下、好ましくは７０ｍｍ以下とするの
が良い。
【００３８】［実験２］上の実験の過程で、もう一つの
課題である図１７に示した寄生サイリスタのラッチアッ
プが、主ＩＧＢＴ部と、内部制御回路のＭＯＳＦＥＴと
の間の距離等に大きく影響されることを見いだした。こ
れは、主ＩＧＢＴ部がオンしていた時のキャリア（正
孔）が、ｐ- ウェル３４に入って横方向に拡散し、電位
差を生じて寄生サイリスタをラッチアップさせるものと
考えられる。
課題である図１７に示した寄生サイリスタのラッチアッ
プが、主ＩＧＢＴ部と、内部制御回路のＭＯＳＦＥＴと
の間の距離等に大きく影響されることを見いだした。こ
れは、主ＩＧＢＴ部がオンしていた時のキャリア（正
孔）が、ｐ- ウェル３４に入って横方向に拡散し、電位
差を生じて寄生サイリスタをラッチアップさせるものと
考えられる。
【００３９】そこで、主ＩＧＢＴ部２０からの拡散電流
を評価するため、主ＩＧＢＴ部２０のチャネル領域３７
から距離ｘを離したＩＧＢＴセルを設けた半導体装置を
試作し、そのセルに流れる電流を測定した。図１８は、
拡散電流の距離ｘ依存性を示す特性図であり、横軸は主
ＩＧＢＴ部２０のチャネル領域３７からの距離ｘ、たて
軸は拡散電流である。拡散電流はセルの大きさの他、主
ＩＧＢＴの電流にも依存するので、任意スケールとして
ある。
を評価するため、主ＩＧＢＴ部２０のチャネル領域３７
から距離ｘを離したＩＧＢＴセルを設けた半導体装置を
試作し、そのセルに流れる電流を測定した。図１８は、
拡散電流の距離ｘ依存性を示す特性図であり、横軸は主
ＩＧＢＴ部２０のチャネル領域３７からの距離ｘ、たて
軸は拡散電流である。拡散電流はセルの大きさの他、主
ＩＧＢＴの電流にも依存するので、任意スケールとして
ある。
【００４０】距離ｘが大きい程、拡散電流は減少してい
る。すなわち、主ＩＧＢＴ部２０と、内部制御回路のＭ
ＯＳＦＥＴ５１、６１との間の距離、具体的には主ＩＧ
ＢＴ部２０のチャネル領域３７からＭＯＳＦＥＴ５１、
６１のチャネル領域５７、６７までの距離は遠い程、ラ
ッチアップ防止に効果があることになる。しかし、その
減少の度合いは一様ではなく、２００μｍまでは急速に
減少し、その後緩やかになっている。従って、内部制御
回路のＭＯＳＦＥＴを隔離する距離としては２００μｍ
以上とするのが良いことがわかる。
る。すなわち、主ＩＧＢＴ部２０と、内部制御回路のＭ
ＯＳＦＥＴ５１、６１との間の距離、具体的には主ＩＧ
ＢＴ部２０のチャネル領域３７からＭＯＳＦＥＴ５１、
６１のチャネル領域５７、６７までの距離は遠い程、ラ
ッチアップ防止に効果があることになる。しかし、その
減少の度合いは一様ではなく、２００μｍまでは急速に
減少し、その後緩やかになっている。従って、内部制御
回路のＭＯＳＦＥＴを隔離する距離としては２００μｍ
以上とするのが良いことがわかる。
【００４１】距離ｘをむやみに大きくすると、半導体基
板の利用効率を低下させることになるので、実際的な上
限値としては３ｍｍ程度であろう。以後、主ＩＧＢＴ部
２０と、内部制御回路のＭＯＳＦＥＴ５１、６１との間
の距離ｘの設計値としては５００μｍとした。 ［実験３］寄生サイリスタのラッチアップはｐ- ウェル
３４の不純物量にも依存する。上の結果から主ＩＧＢＴ
部と、内部制御回路のＭＯＳＦＥＴとの間の距離ｘを５
００μｍと決め、ラッチアップ電流の評価のため、次の
ようなＭＯＳ半導体装置を試作した。ｐ- ウェル３４の
不純物量を変え、ＭＯＳＦＥＴのｎ+ ソース領域５６に
電極を設け、その電極に抵抗を直列に接続して、誘導負
荷の電流遮断の際に流れる電流を測定した。直列接続し
た抵抗のため、実際にはラッチアップしていないが、こ
の方法でほぼラッチアップ電流が評価できると考えられ
る。図１９は、その電流のｐ- ウェル３４の不純物量依
存性を示す特性図であり、横軸は、ｐ - ウェル３４形成
のためのほう素イオンの注入量、すなわちｐ- ウェル３
４の不純物量、右たて軸はラッチアップ電流である。こ
の場合もラッチアップ電流は任意スケールとしてある。
板の利用効率を低下させることになるので、実際的な上
限値としては３ｍｍ程度であろう。以後、主ＩＧＢＴ部
２０と、内部制御回路のＭＯＳＦＥＴ５１、６１との間
の距離ｘの設計値としては５００μｍとした。 ［実験３］寄生サイリスタのラッチアップはｐ- ウェル
３４の不純物量にも依存する。上の結果から主ＩＧＢＴ
部と、内部制御回路のＭＯＳＦＥＴとの間の距離ｘを５
００μｍと決め、ラッチアップ電流の評価のため、次の
ようなＭＯＳ半導体装置を試作した。ｐ- ウェル３４の
不純物量を変え、ＭＯＳＦＥＴのｎ+ ソース領域５６に
電極を設け、その電極に抵抗を直列に接続して、誘導負
荷の電流遮断の際に流れる電流を測定した。直列接続し
た抵抗のため、実際にはラッチアップしていないが、こ
の方法でほぼラッチアップ電流が評価できると考えられ
る。図１９は、その電流のｐ- ウェル３４の不純物量依
存性を示す特性図であり、横軸は、ｐ - ウェル３４形成
のためのほう素イオンの注入量、すなわちｐ- ウェル３
４の不純物量、右たて軸はラッチアップ電流である。こ
の場合もラッチアップ電流は任意スケールとしてある。
【００４２】ｐ- ウェル３４の不純物量が少ないと、ラ
ッチアップ電流は大きく、不純物量が多くなる程減少し
ている。すなわち、ｐ- ウェル３４の不純物量は多い
程、ラッチアップ防止に効果があることになる。しか
し、その減少の度合いは一様ではなく、１×１０13ｃｍ
-2までは急速に減少し、その後緩やかになっている。従
って、ｐ- ウェル３４の不純物量としては１×１０13ｃ
ｍ-2以上とするのが良いことがわかる。これは、ｐ- ウ
ェル３４の不純物量を大きくすると、ｎ- ドリフト層２
３、ｐ- ウェル３４、ｎ+ ソース領域５６からなるｎｐ
ｎトランジスタのベース抵抗が減少するため、そのトラ
ンジスタがオンしにくくなるためである。
ッチアップ電流は大きく、不純物量が多くなる程減少し
ている。すなわち、ｐ- ウェル３４の不純物量は多い
程、ラッチアップ防止に効果があることになる。しか
し、その減少の度合いは一様ではなく、１×１０13ｃｍ
-2までは急速に減少し、その後緩やかになっている。従
って、ｐ- ウェル３４の不純物量としては１×１０13ｃ
ｍ-2以上とするのが良いことがわかる。これは、ｐ- ウ
ェル３４の不純物量を大きくすると、ｎ- ドリフト層２
３、ｐ- ウェル３４、ｎ+ ソース領域５６からなるｎｐ
ｎトランジスタのベース抵抗が減少するため、そのトラ
ンジスタがオンしにくくなるためである。
【００４３】図１９には、内部制御回路のＭＯＳＦＥＴ
のしきい電圧のｐ- ウェル３４の不純物量依存性をも示
した。左縦軸は、内部制御回路のＭＯＳＦＥＴのしきい
電圧である。パラメータとして、ゲート酸化膜の厚さを
取った。ゲート酸化膜の厚さを３０ｎｍとしたとき、ｐ
- ウェル３４の不純物量１×１０13ｃｍ-2では、しきい
電圧は１．５Ｖであるが、１×１０14ｃｍ-2では、４Ｖ
以上となっている。内部制御回路のＭＯＳＦＥＴは、５
Ｖ電源のマイコンの出力レベルで駆動したいので、この
しきい電圧が４Ｖ以上になると、実際上駆動は困難にな
る。ゲート酸化膜の厚さを２５ｎｍとすると、多少しき
い電圧が低下しているが同じ傾向であり、しきい電圧が
４Ｖ以下になるようにするためには、ｐ-ウェル３４の
不純物量を１．３×１０14ｃｍ-2以下としなければなら
ないことがわかる。
のしきい電圧のｐ- ウェル３４の不純物量依存性をも示
した。左縦軸は、内部制御回路のＭＯＳＦＥＴのしきい
電圧である。パラメータとして、ゲート酸化膜の厚さを
取った。ゲート酸化膜の厚さを３０ｎｍとしたとき、ｐ
- ウェル３４の不純物量１×１０13ｃｍ-2では、しきい
電圧は１．５Ｖであるが、１×１０14ｃｍ-2では、４Ｖ
以上となっている。内部制御回路のＭＯＳＦＥＴは、５
Ｖ電源のマイコンの出力レベルで駆動したいので、この
しきい電圧が４Ｖ以上になると、実際上駆動は困難にな
る。ゲート酸化膜の厚さを２５ｎｍとすると、多少しき
い電圧が低下しているが同じ傾向であり、しきい電圧が
４Ｖ以下になるようにするためには、ｐ-ウェル３４の
不純物量を１．３×１０14ｃｍ-2以下としなければなら
ないことがわかる。
【００４４】上記二つの因子から、ｐ- ウェル３４の不
純物量としては１×１０13〜１．３×１０14ｃｍ-2とす
べきである。以後、ｐ- ウェル３４の不純物量の設計値
としては２×１０13ｃｍ-2とした。 ［実験４］更に、ターンオフ時の図１７に示した寄生サ
イリスタのラッチアップが、図４における引出し電極４
９と内部制御回路のＭＯＳＦＥＴ５１、６１との間の距
離ｙに大きく影響されることを見いだした。この場合も
距離ｙを短くすると、ｎ-ドリフト層２３、ｐ- ウェル
３４、ｎ+ ソース領域５６からなるｎｐｎトランジスタ
のベース抵抗が減少することに相当し、ＭＯＳＦＥＴ５
１、６１直下でのｐ - ウェル３４内の電位差が減少する
ため、そのトランジスタがオンしにくくなるのである。
純物量としては１×１０13〜１．３×１０14ｃｍ-2とす
べきである。以後、ｐ- ウェル３４の不純物量の設計値
としては２×１０13ｃｍ-2とした。 ［実験４］更に、ターンオフ時の図１７に示した寄生サ
イリスタのラッチアップが、図４における引出し電極４
９と内部制御回路のＭＯＳＦＥＴ５１、６１との間の距
離ｙに大きく影響されることを見いだした。この場合も
距離ｙを短くすると、ｎ-ドリフト層２３、ｐ- ウェル
３４、ｎ+ ソース領域５６からなるｎｐｎトランジスタ
のベース抵抗が減少することに相当し、ＭＯＳＦＥＴ５
１、６１直下でのｐ - ウェル３４内の電位差が減少する
ため、そのトランジスタがオンしにくくなるのである。
【００４５】引出し電極４９からの距離ｙ（具体的には
ｎ+ ソース領域５６、６６、ｎ+ ドレイン領域５３、６
３までの距離）を変えたＭＯＳＦＥＴ５１、６１をもつ
半導体装置を試作して実験したところ、距離ｙが１００
μｍを越えるものでラッチアップ破壊に到るものがあっ
た。８０μｍ以下では、破壊しなかった。下限値として
は、距離ｙを０μｍとしたもの、すなわち、ＭＯＳＦＥ
Ｔ５１のソース電極５９をｐ- ウェル３４にも接触させ
た場合にも問題なかった。
ｎ+ ソース領域５６、６６、ｎ+ ドレイン領域５３、６
３までの距離）を変えたＭＯＳＦＥＴ５１、６１をもつ
半導体装置を試作して実験したところ、距離ｙが１００
μｍを越えるものでラッチアップ破壊に到るものがあっ
た。８０μｍ以下では、破壊しなかった。下限値として
は、距離ｙを０μｍとしたもの、すなわち、ＭＯＳＦＥ
Ｔ５１のソース電極５９をｐ- ウェル３４にも接触させ
た場合にも問題なかった。
【００４６】従って、引出し電極４９からの距離ｙとし
ては、１００μｍ以下とすべきことになる。以後、引出
し電極４９と内部制御回路のＭＯＳＦＥＴ５１、６１と
の間の距離ｙの設計値としては３０μｍとした。 〔実施例１〕これまでの実験の結果に基づき、多結晶シ
リコンのツェナーダイオードの接合長を、４０ｍｍと大
きくし、実験２〜４の成果を盛り込んだインテリジェン
トＩＧＢＴを試作した。
ては、１００μｍ以下とすべきことになる。以後、引出
し電極４９と内部制御回路のＭＯＳＦＥＴ５１、６１と
の間の距離ｙの設計値としては３０μｍとした。 〔実施例１〕これまでの実験の結果に基づき、多結晶シ
リコンのツェナーダイオードの接合長を、４０ｍｍと大
きくし、実験２〜４の成果を盛り込んだインテリジェン
トＩＧＢＴを試作した。
【００４７】このインテリジェントＩＧＢＴは、電源電
圧を±３００Ｖとしたサージ電圧試験に耐え、十分実用
できるものであった。特に、図１（ｂ）に示したように
ツェナーダイオード５をインテリジェントＩＧＢＴのソ
ースパッド７ａと、ゲートパッド８の間に配置すること
により、ツェナーダイオードのアノード電極、カソード
電極がそれぞれソースパッド、ゲートパッドと一体化で
き、配線の引回しを不要にした。これにより、内部制御
回路へノイズが誘起されることが無く、動作が安定し
た。
圧を±３００Ｖとしたサージ電圧試験に耐え、十分実用
できるものであった。特に、図１（ｂ）に示したように
ツェナーダイオード５をインテリジェントＩＧＢＴのソ
ースパッド７ａと、ゲートパッド８の間に配置すること
により、ツェナーダイオードのアノード電極、カソード
電極がそれぞれソースパッド、ゲートパッドと一体化で
き、配線の引回しを不要にした。これにより、内部制御
回路へノイズが誘起されることが無く、動作が安定し
た。
【００４８】［実験５］次に、ツェナーダイオードがｎ
ドリフト層の表面層に形成したもの（Ｚl ）であるイン
テリジェントＩＧＢＴを試作し、この場合についても、
ツェナーダイオード４０ａの接合長を変える実験をおこ
なった。図７（ａ）はツェナーダイオード部の部分平面
図、同図（ｂ）はＣ−Ｃ線に沿った断面図である。図７
（ａ）において、細線はツェナーダイオードの拡散領
域、点線は、絶縁膜に開けられた窓の位置、太線はツェ
ナーダイオードのカソード電極４４とアノード電極４３
を示している。ｎドリフト層の表面層にほう素のイオン
注入および熱処理によりｐアノード領域４１を形成し、
その内部にひ素の選択的なイオン注入および熱処理によ
り短冊型のｎカソード領域４２を形成した。ｐアノード
領域４１、ｎ+ カソード領域４２のドーズ量、拡散深さ
は、それぞれ２×１０15ｃｍ-2、５×１０15ｃｍ-2、６
μｍ、０．５μｍである。更に、櫛形のアノード電極４
３、カソード電極４４を設けてツェナー電圧が約４Ｖの
ツェナーダイオードとした。
ドリフト層の表面層に形成したもの（Ｚl ）であるイン
テリジェントＩＧＢＴを試作し、この場合についても、
ツェナーダイオード４０ａの接合長を変える実験をおこ
なった。図７（ａ）はツェナーダイオード部の部分平面
図、同図（ｂ）はＣ−Ｃ線に沿った断面図である。図７
（ａ）において、細線はツェナーダイオードの拡散領
域、点線は、絶縁膜に開けられた窓の位置、太線はツェ
ナーダイオードのカソード電極４４とアノード電極４３
を示している。ｎドリフト層の表面層にほう素のイオン
注入および熱処理によりｐアノード領域４１を形成し、
その内部にひ素の選択的なイオン注入および熱処理によ
り短冊型のｎカソード領域４２を形成した。ｐアノード
領域４１、ｎ+ カソード領域４２のドーズ量、拡散深さ
は、それぞれ２×１０15ｃｍ-2、５×１０15ｃｍ-2、６
μｍ、０．５μｍである。更に、櫛形のアノード電極４
３、カソード電極４４を設けてツェナー電圧が約４Ｖの
ツェナーダイオードとした。
【００４９】この場合も、ツェナーダイオード４０ａ
は、必ずしも単一のツェナーダイオードである必要は無
く、複数のツェナーダイオードを並列に接続しても良
く、その接合長が重要である。図６のサージ電圧耐量の
接合長依存性を示す図に、その結果を点線で示した。
△、▲はそれぞれ、室温（２５℃）と高温（１５０℃）
で破壊しなかった最高電圧を示している。
は、必ずしも単一のツェナーダイオードである必要は無
く、複数のツェナーダイオードを並列に接続しても良
く、その接合長が重要である。図６のサージ電圧耐量の
接合長依存性を示す図に、その結果を点線で示した。
△、▲はそれぞれ、室温（２５℃）と高温（１５０℃）
で破壊しなかった最高電圧を示している。
【００５０】試験の結果では、接合長が長い程サージ電
圧耐量が増すことを示している。従って、十分なサージ
電圧耐量を実現するためには、この線より長い接合長と
することが必要である。例えば、サージ電圧耐量を１５
０Ｖ以上の耐量とするためには、接合長は１．０ｍｍ以
上とすることが望ましいことがわかる。実用的には１０
ｍｍ以下、好ましくは５ｍｍ以下とするのがよい。
圧耐量が増すことを示している。従って、十分なサージ
電圧耐量を実現するためには、この線より長い接合長と
することが必要である。例えば、サージ電圧耐量を１５
０Ｖ以上の耐量とするためには、接合長は１．０ｍｍ以
上とすることが望ましいことがわかる。実用的には１０
ｍｍ以下、好ましくは５ｍｍ以下とするのがよい。
【００５１】半導体基板内にツェナーダイオードを形成
すると、実施例１の多結晶シリコン層を利用したツェナ
ーダイオードより、接合長はほぼ１０分の１で済む。こ
れは、半導体基板が単結晶であり結晶性が良いこと、お
よび熱放散がよいことによると考えられる。 ［実施例２］上記の実験結果に基づき、基板内に形成す
るツェナーダイオードの接合長を、３ｍｍと大きくし、
この例でも実験２〜４の成果を盛り込んだインテリジェ
ントＩＧＢＴを試作した。ツェナーダイオードの面積は
ほぼ実施例１の約８分の１に縮小したにもかかわらず、
このインテリジェントＩＧＢＴは、電源電圧を±３００
Ｖとしたサージ電圧試験に耐え、十分実用できるもので
あった。またツェナーダイオードを狭くできた分だけセ
ル部を広くすることができた。
すると、実施例１の多結晶シリコン層を利用したツェナ
ーダイオードより、接合長はほぼ１０分の１で済む。こ
れは、半導体基板が単結晶であり結晶性が良いこと、お
よび熱放散がよいことによると考えられる。 ［実施例２］上記の実験結果に基づき、基板内に形成す
るツェナーダイオードの接合長を、３ｍｍと大きくし、
この例でも実験２〜４の成果を盛り込んだインテリジェ
ントＩＧＢＴを試作した。ツェナーダイオードの面積は
ほぼ実施例１の約８分の１に縮小したにもかかわらず、
このインテリジェントＩＧＢＴは、電源電圧を±３００
Ｖとしたサージ電圧試験に耐え、十分実用できるもので
あった。またツェナーダイオードを狭くできた分だけセ
ル部を広くすることができた。
【００５２】この場合も、図のようにツェナーダイオー
ドをインテリジェントＩＧＢＴのソースパッドと、ゲー
トパッドの間に配置することにより、ツェナーダイオー
ドのアノード電極、カソード電極がそれぞれソースパッ
ド、ゲートパッドと一体化でき、配線の引回しを不要に
した。これにより、内部制御回路へのノイズの誘起等も
無く、動作が安定した。
ドをインテリジェントＩＧＢＴのソースパッドと、ゲー
トパッドの間に配置することにより、ツェナーダイオー
ドのアノード電極、カソード電極がそれぞれソースパッ
ド、ゲートパッドと一体化でき、配線の引回しを不要に
した。これにより、内部制御回路へのノイズの誘起等も
無く、動作が安定した。
【００５３】［実施例３］ツェナーダイオードを半導体
基板に形成すると、確かにツェナーダイオードの面積を
大幅に縮小することができる。しかし、ＩＧＢＴのよう
に、ｎドリフト層、ｐ+ ドレイン層が下方にあると、ツ
ェナーダイオードのｐアノード領域、ｎ+カソード領域
と併せて、四層になるため、寄生サイリスタを生じてラ
ッチアップする問題がおきる。
基板に形成すると、確かにツェナーダイオードの面積を
大幅に縮小することができる。しかし、ＩＧＢＴのよう
に、ｎドリフト層、ｐ+ ドレイン層が下方にあると、ツ
ェナーダイオードのｐアノード領域、ｎ+カソード領域
と併せて、四層になるため、寄生サイリスタを生じてラ
ッチアップする問題がおきる。
【００５４】この対策を考えた。図１（ａ）は本発明実
施例３のＭＯＳ型半導体素子のツェナーダイオード部の
等価回路図である。Ｇ−Ｓ間に、多結晶シリコン層から
なるツェナーダイオードＺ1pを接続し、それと並列に、
半導体基板に形成したツェナーダイオードＺ2lと多結晶
シリコン層からなる逆向きのツェナーダイオードＺ3pr
を接続している。出力段ＩＧＢＴ４のゲートｇとドレイ
ンＤ間の逆直列ツェナーダイオードは省略して記載して
いる。
施例３のＭＯＳ型半導体素子のツェナーダイオード部の
等価回路図である。Ｇ−Ｓ間に、多結晶シリコン層から
なるツェナーダイオードＺ1pを接続し、それと並列に、
半導体基板に形成したツェナーダイオードＺ2lと多結晶
シリコン層からなる逆向きのツェナーダイオードＺ3pr
を接続している。出力段ＩＧＢＴ４のゲートｇとドレイ
ンＤ間の逆直列ツェナーダイオードは省略して記載して
いる。
【００５５】ここで、半導体基板に形成したツェナーダ
イオードＺ2lの降伏電圧と多結晶シリコン層からなる逆
向きのツェナーダイオードＺ3pr の順方向電圧の和は、
多結晶シリコン層からなるツェナーダイオードＺ1pの降
伏電圧と同じかまたは、小さいことが重要である。例え
ば、実施例３では、ツェナーダイオードＺ1pの降伏電圧
は７Ｖであり、ツェナーダイオードＺ2lの降伏電圧は約
４Ｖである。そのようにすれば、ゲートＧにサージ電圧
が印加されたとき、そのサージ電流は、ダイオードＺ2l
とＺ3pr の方に流れる。従って保護用ツェナーダイオー
ドとしては、実施例２と同様に多結晶シリコンのツェナ
ーダイオードより面積が少なくて、大きなサージ電圧に
耐えることになる。
イオードＺ2lの降伏電圧と多結晶シリコン層からなる逆
向きのツェナーダイオードＺ3pr の順方向電圧の和は、
多結晶シリコン層からなるツェナーダイオードＺ1pの降
伏電圧と同じかまたは、小さいことが重要である。例え
ば、実施例３では、ツェナーダイオードＺ1pの降伏電圧
は７Ｖであり、ツェナーダイオードＺ2lの降伏電圧は約
４Ｖである。そのようにすれば、ゲートＧにサージ電圧
が印加されたとき、そのサージ電流は、ダイオードＺ2l
とＺ3pr の方に流れる。従って保護用ツェナーダイオー
ドとしては、実施例２と同様に多結晶シリコンのツェナ
ーダイオードより面積が少なくて、大きなサージ電圧に
耐えることになる。
【００５６】しかも、半導体基板に形成したツェナーダ
イオードＺ2lと直列に、多結晶シリコン層からなる逆向
きのツェナーダイオードＺ3pr を接続しているため、ツ
ェナーダイオード部に寄生サイリスタを生じてラッチア
ップする問題が生じない。ソースＳ側が正の過電圧に対
しては、多結晶シリコン層からなるツェナーダイオード
Ｚ1pによりバイパスさせることができる。
イオードＺ2lと直列に、多結晶シリコン層からなる逆向
きのツェナーダイオードＺ3pr を接続しているため、ツ
ェナーダイオード部に寄生サイリスタを生じてラッチア
ップする問題が生じない。ソースＳ側が正の過電圧に対
しては、多結晶シリコン層からなるツェナーダイオード
Ｚ1pによりバイパスさせることができる。
【００５７】図１（ｂ）は本発明実施例３のＭＯＳ型半
導体素子の平面図である。７はＩＧＢＴのソース電極、
８はゲート電極、９は内部制御回路、５はツェナーダイ
オードである。ツェナーダイオード５の面積が、図３に
比べ、約３分の１になっている。図２（ａ）は、図１
（ｂ）の実施例３のＭＯＳ型半導体素子のツェナーダイ
オード５部分の拡大図である。ツェナーダイオード５の
約半分を占める多結晶シリコンのツェナーダイオードＺ
1pと約４分の１の半導体基板に形成したツェナーダイオ
ードＺ2l、約４分の１の多結晶シリコン層からなる逆向
きのツェナーダイオードＺ3pr が見られる。各ツェナー
ダイオードの接合長は、Ｚ1pが４ｍｍ、Ｚ2l、Ｚ3pr が
それぞれ３ｍｍである。図２（ｂ）は図２（ａ）の各ツ
ェナーダイオードＺ1p、Ｚ2l、Ｚ3pr の電極の接続構成
図である。
導体素子の平面図である。７はＩＧＢＴのソース電極、
８はゲート電極、９は内部制御回路、５はツェナーダイ
オードである。ツェナーダイオード５の面積が、図３に
比べ、約３分の１になっている。図２（ａ）は、図１
（ｂ）の実施例３のＭＯＳ型半導体素子のツェナーダイ
オード５部分の拡大図である。ツェナーダイオード５の
約半分を占める多結晶シリコンのツェナーダイオードＺ
1pと約４分の１の半導体基板に形成したツェナーダイオ
ードＺ2l、約４分の１の多結晶シリコン層からなる逆向
きのツェナーダイオードＺ3pr が見られる。各ツェナー
ダイオードの接合長は、Ｚ1pが４ｍｍ、Ｚ2l、Ｚ3pr が
それぞれ３ｍｍである。図２（ｂ）は図２（ａ）の各ツ
ェナーダイオードＺ1p、Ｚ2l、Ｚ3pr の電極の接続構成
図である。
【００５８】各ツェナーダイオードはいずれも櫛型の電
極をもち、ツェナーダイオードＺ1pのカソード電極Ｋ1
とＺ3pr のアノード電極Ａ3 、Ｚ1pのアノード電極Ａ1
とＺ 2lのアノード電極Ａ2 、Ｚ2lのカソード電極Ｋ2 と
Ｚ3pr のカソード電極Ｋ3 とが接続されている。この例
でも、ツェナーダイオードをインテリジェントＩＧＢＴ
のソースパッドと、ゲートパッドの間に配置することに
より、ツェナーダイオードのアノード電極、カソード電
極がそれぞれソースパッド、ゲートパッドと一体化で
き、配線の引回しを不要にした。これにより、演算回路
へのノイズの誘起等も無く、動作が安定し、十分なダイ
ナミック特性をもつＩＧＢＴが得られた。
極をもち、ツェナーダイオードＺ1pのカソード電極Ｋ1
とＺ3pr のアノード電極Ａ3 、Ｚ1pのアノード電極Ａ1
とＺ 2lのアノード電極Ａ2 、Ｚ2lのカソード電極Ｋ2 と
Ｚ3pr のカソード電極Ｋ3 とが接続されている。この例
でも、ツェナーダイオードをインテリジェントＩＧＢＴ
のソースパッドと、ゲートパッドの間に配置することに
より、ツェナーダイオードのアノード電極、カソード電
極がそれぞれソースパッド、ゲートパッドと一体化で
き、配線の引回しを不要にした。これにより、演算回路
へのノイズの誘起等も無く、動作が安定し、十分なダイ
ナミック特性をもつＩＧＢＴが得られた。
【００５９】［実施例４］図８は本発明実施例４のＭＯ
Ｓ型半導体素子の保護ツェナーダイオード部の等価回路
図である。Ｇ−Ｓ間に、多結晶シリコン層からなるツェ
ナーダイオードＺ1pを接続して保護している。ツェナー
ダイオードＺ1pは、実施例１と同様に接合長を１０ｍｍ
以上とするのがよい。更にＧ−Ｓ間に抵抗Ｒ1 とツェナ
ーダイオードＺ5pが接続されており、そのＲ1 とツェナ
ーダイオードＺ5pとの間からＩＧＢＴの内部制御回路の
電源端子ＶDDに接続されている。出力段ＩＧＢＴ４のゲ
ートｇとドレインＤ間の逆直列ツェナーダイオードは省
略して記載している。
Ｓ型半導体素子の保護ツェナーダイオード部の等価回路
図である。Ｇ−Ｓ間に、多結晶シリコン層からなるツェ
ナーダイオードＺ1pを接続して保護している。ツェナー
ダイオードＺ1pは、実施例１と同様に接合長を１０ｍｍ
以上とするのがよい。更にＧ−Ｓ間に抵抗Ｒ1 とツェナ
ーダイオードＺ5pが接続されており、そのＲ1 とツェナ
ーダイオードＺ5pとの間からＩＧＢＴの内部制御回路の
電源端子ＶDDに接続されている。出力段ＩＧＢＴ４のゲ
ートｇとドレインＤ間の逆直列ツェナーダイオードは省
略して記載している。
【００６０】ツェナーダイオードＺ5pの降伏電圧はツェ
ナーダイオードＺ1pのそれと同じかより小さいものとす
る。本実施例においては、ツェナーダイオードＺ1p、Ｚ
5pの降伏電圧はいずれも７Ｖ、抵抗Ｒ1 は１５０Ωとし
た。このようにすれば、Ｇ−Ｓ間にＧが正のサージ電圧
が印加されたとき、ツェナーダイオードＺ1pの降伏電圧
でクランプされる。そのクランプ電圧を抵抗Ｒ1 とツェ
ナーダイオードＺ5pとで担うことになる。インテリジェ
ントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェ
ナーダイオードＺ5pの降伏電圧が印加されることにな
り、ツェナーダイオードＺ1pの降伏電圧より抵抗Ｒ1 の
電圧降下分だけ低減されることになる。
ナーダイオードＺ1pのそれと同じかより小さいものとす
る。本実施例においては、ツェナーダイオードＺ1p、Ｚ
5pの降伏電圧はいずれも７Ｖ、抵抗Ｒ1 は１５０Ωとし
た。このようにすれば、Ｇ−Ｓ間にＧが正のサージ電圧
が印加されたとき、ツェナーダイオードＺ1pの降伏電圧
でクランプされる。そのクランプ電圧を抵抗Ｒ1 とツェ
ナーダイオードＺ5pとで担うことになる。インテリジェ
ントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェ
ナーダイオードＺ5pの降伏電圧が印加されることにな
り、ツェナーダイオードＺ1pの降伏電圧より抵抗Ｒ1 の
電圧降下分だけ低減されることになる。
【００６１】ツェナーダイオードＺ5pの降伏電圧がツェ
ナーダイオードＺ1pのそれと同じ場合でも、動作抵抗に
よりツェナーダイオードＺ1pでクランプされる電圧は、
ツェナーダイオードＺ5pの降伏電圧よりかなり大きい。
内部制御回路の電源端子ＶDDへの印加電圧は、抵抗Ｒ1
の電圧降下分が差し引かれてほぼツェナーダイオードＺ
5pの降伏電圧となるので、かなり低減されることにな
る。このようにして、サージ電圧に対する耐量を大きく
するとともにその内部制御回路への影響を抑えることが
できる。
ナーダイオードＺ1pのそれと同じ場合でも、動作抵抗に
よりツェナーダイオードＺ1pでクランプされる電圧は、
ツェナーダイオードＺ5pの降伏電圧よりかなり大きい。
内部制御回路の電源端子ＶDDへの印加電圧は、抵抗Ｒ1
の電圧降下分が差し引かれてほぼツェナーダイオードＺ
5pの降伏電圧となるので、かなり低減されることにな
る。このようにして、サージ電圧に対する耐量を大きく
するとともにその内部制御回路への影響を抑えることが
できる。
【００６２】また、Ｇ−Ｓ間にＳ側が正のサージ電圧が
印加されたときは、ツェナーダイオードＺ1pの順方向電
圧でクランプされる。そのクランプ電圧を抵抗Ｒ1 とツ
ェナーダイオードＺ5pとで担うことになる。インテリジ
ェントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツ
ェナーダイオードＺ1pの順方向電圧より抵抗Ｒ1 の電圧
降下分だけ小さい、ツェナーダイオードＺ5pの順方向電
圧が印加されることになる。
印加されたときは、ツェナーダイオードＺ1pの順方向電
圧でクランプされる。そのクランプ電圧を抵抗Ｒ1 とツ
ェナーダイオードＺ5pとで担うことになる。インテリジ
ェントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツ
ェナーダイオードＺ1pの順方向電圧より抵抗Ｒ1 の電圧
降下分だけ小さい、ツェナーダイオードＺ5pの順方向電
圧が印加されることになる。
【００６３】先に述べたようにＧ−Ｓ間にＳ側が正のサ
ージ電圧が印加されたときは、内部制御回路の寄生サイ
リスタでラッチアップ破壊が起きやすいが、この実施例
４のインテリジェントＩＧＢＴでは、抵抗Ｒ1 の電圧降
下分だけ低減されて電源端子ＶDDに印加されるので、そ
のようなラッチアップ破壊が抑制される。特に、ツェナ
ーダイオードＺ5pおよび抵抗Ｒ1 を多結晶シリコン層で
形成すれば、ツェナーダイオードを半導体基板に形成し
た場合に起きるツェナーダイオード部での寄生サイリス
タの問題を回避することができて動作が確実になる。
ージ電圧が印加されたときは、内部制御回路の寄生サイ
リスタでラッチアップ破壊が起きやすいが、この実施例
４のインテリジェントＩＧＢＴでは、抵抗Ｒ1 の電圧降
下分だけ低減されて電源端子ＶDDに印加されるので、そ
のようなラッチアップ破壊が抑制される。特に、ツェナ
ーダイオードＺ5pおよび抵抗Ｒ1 を多結晶シリコン層で
形成すれば、ツェナーダイオードを半導体基板に形成し
た場合に起きるツェナーダイオード部での寄生サイリス
タの問題を回避することができて動作が確実になる。
【００６４】［実施例５］図９は本発明実施例５のＭＯ
Ｓ型半導体素子の保護ツェナーダイオード部の等価回路
図であり、図８の実施例４の改良例である。Ｇ−Ｓ間
に、多結晶シリコン層からなるツェナーダイオードＺ1p
を接続し、それと並列に、半導体基板に形成したツェナ
ーダイオードＺ2lと多結晶シリコン層からなる逆向きの
ツェナーダイオードＺ3pr を接続しているのは実施例３
と同じであるが、更にＧ−Ｓ間に抵抗Ｒ1 とツェナーダ
イオードＺ5pが接続されており、そのＲ1 とツェナーダ
イオードＺ5pとの間の点から内部制御回路の電源端子Ｖ
DDに接続されている。ツェナーダイオードＺ5pの降伏電
圧はツェナーダイオードＺ2lの降伏電圧とＺ3pr の順方
向電圧との和より小さいものとする。ツェナーダイオー
ドＺ2lは、実施例２と同様に接合長を１ｍｍ以上とする
のがよい。
Ｓ型半導体素子の保護ツェナーダイオード部の等価回路
図であり、図８の実施例４の改良例である。Ｇ−Ｓ間
に、多結晶シリコン層からなるツェナーダイオードＺ1p
を接続し、それと並列に、半導体基板に形成したツェナ
ーダイオードＺ2lと多結晶シリコン層からなる逆向きの
ツェナーダイオードＺ3pr を接続しているのは実施例３
と同じであるが、更にＧ−Ｓ間に抵抗Ｒ1 とツェナーダ
イオードＺ5pが接続されており、そのＲ1 とツェナーダ
イオードＺ5pとの間の点から内部制御回路の電源端子Ｖ
DDに接続されている。ツェナーダイオードＺ5pの降伏電
圧はツェナーダイオードＺ2lの降伏電圧とＺ3pr の順方
向電圧との和より小さいものとする。ツェナーダイオー
ドＺ2lは、実施例２と同様に接合長を１ｍｍ以上とする
のがよい。
【００６５】このようにすれば、Ｇ−Ｓ間にＧ側が正の
サージ電圧が印加されたとき、半導体基板に形成したツ
ェナーダイオードＺ2lの降伏電圧と多結晶シリコン層か
らなる逆向きのツェナーダイオードＺ3pr の順方向電圧
の和でクランプされるが、そのクランプ電圧を抵抗Ｒ1
とツェナーダイオードＺ5pとで担うことになる。インテ
リジェントＩＧＢＴの内部制御回路の電源端子ＶDDに
は、ツェナーダイオードＺ5pの降伏電圧が印加されるこ
とになり、抵抗Ｒ1 の電圧降下分だけ低減されることに
なる。
サージ電圧が印加されたとき、半導体基板に形成したツ
ェナーダイオードＺ2lの降伏電圧と多結晶シリコン層か
らなる逆向きのツェナーダイオードＺ3pr の順方向電圧
の和でクランプされるが、そのクランプ電圧を抵抗Ｒ1
とツェナーダイオードＺ5pとで担うことになる。インテ
リジェントＩＧＢＴの内部制御回路の電源端子ＶDDに
は、ツェナーダイオードＺ5pの降伏電圧が印加されるこ
とになり、抵抗Ｒ1 の電圧降下分だけ低減されることに
なる。
【００６６】また、Ｇ−Ｓ間にＳ側が正のサージ電圧が
印加されたときは、実施例４と同じであり、インテリジ
ェントＩＧＢＴの内部制御回路へは、ツェナーダイオー
ドＺ 1pの順方向電圧より、抵抗Ｒ1 の電圧降下分だけ小
さいツェナーダイオードＺ5pの順方向電圧が印加される
ことになる。この実施例５のインテリジェントＩＧＢＴ
でも、抵抗Ｒ1 の電圧降下分だけ低減された電圧が内部
制御回路の電源端子ＶDDに印加されるので、内部制御回
路部での寄生サイリスタのラッチアップ破壊が抑制され
る。
印加されたときは、実施例４と同じであり、インテリジ
ェントＩＧＢＴの内部制御回路へは、ツェナーダイオー
ドＺ 1pの順方向電圧より、抵抗Ｒ1 の電圧降下分だけ小
さいツェナーダイオードＺ5pの順方向電圧が印加される
ことになる。この実施例５のインテリジェントＩＧＢＴ
でも、抵抗Ｒ1 の電圧降下分だけ低減された電圧が内部
制御回路の電源端子ＶDDに印加されるので、内部制御回
路部での寄生サイリスタのラッチアップ破壊が抑制され
る。
【００６７】特に、ツェナーダイオードＺ5pおよび抵抗
Ｒ1 を多結晶シリコン層で形成すれば、先に問題とした
ようなツェナーダイオード部での寄生サイリスタの問題
を回避できる。 ［実施例６］図１０は本発明実施例６のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図であり、
図８の実施例４の別の改良例である。
Ｒ1 を多結晶シリコン層で形成すれば、先に問題とした
ようなツェナーダイオード部での寄生サイリスタの問題
を回避できる。 ［実施例６］図１０は本発明実施例６のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図であり、
図８の実施例４の別の改良例である。
【００６８】図８の実施例４に加えて、ＩＧＢＴの制御
入力側に抵抗Ｒ2 と、ツェナーダイオードＺ6pとが接続
されている。ツェナーダイオードＺ6pの降伏電圧はツェ
ナーダイオードＺ5pのそれと同じかより小さいものとす
る。このようにすれば、Ｇ−Ｓ間にＧ側が正のサージ電
圧が印加されたとき、多結晶シリコン層からなるツェナ
ーダイオードＺ1pの降伏電圧でクランプされたクランプ
電圧を抵抗Ｒ1 とツェナーダイオードＺ5pとで担い、更
にツェナーダイオードＺ5pの降伏電圧を抵抗Ｒ2 とツェ
ナーダイオードＺ6pとで担うことになる。インテリジェ
ントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェ
ナーダイオードＺ6pの降伏電圧が印加されることにな
り、実施例４のものより更に抵抗Ｒ2 の電圧降下分だけ
低減される。
入力側に抵抗Ｒ2 と、ツェナーダイオードＺ6pとが接続
されている。ツェナーダイオードＺ6pの降伏電圧はツェ
ナーダイオードＺ5pのそれと同じかより小さいものとす
る。このようにすれば、Ｇ−Ｓ間にＧ側が正のサージ電
圧が印加されたとき、多結晶シリコン層からなるツェナ
ーダイオードＺ1pの降伏電圧でクランプされたクランプ
電圧を抵抗Ｒ1 とツェナーダイオードＺ5pとで担い、更
にツェナーダイオードＺ5pの降伏電圧を抵抗Ｒ2 とツェ
ナーダイオードＺ6pとで担うことになる。インテリジェ
ントＩＧＢＴの内部制御回路の電源端子ＶDDへは、ツェ
ナーダイオードＺ6pの降伏電圧が印加されることにな
り、実施例４のものより更に抵抗Ｒ2 の電圧降下分だけ
低減される。
【００６９】また、Ｇ−Ｓ間にＳ側が正のサージ電圧が
印加されたときは、ツェナーダイオードＺ5pの順方向電
圧は、ツェナーダイオードＺ1pの順方向電圧より抵抗Ｒ
1 の電圧降下分だけ小さくなり、更にツェナーダイオー
ドＺ6pの順方向電圧は、ツェナーダイオードＺ5pの順方
向電圧より抵抗Ｒ2 の電圧降下分だけ小さくなる。そし
て、インテリジェントＩＧＢＴの内部制御回路の電源端
子ＶDDへは、ツェナーダイオードＺ6pの順方向電圧が印
加されることになる。例えば、Ｚ1pの順方向電圧が２Ｖ
のとき、Ｚ5pの順方向電圧は１Ｖ、Ｚ6pの順方向電圧は
０．６Ｖとなる。従って、この実施例６のインテリジェ
ントＩＧＢＴでは、実施例４の場合より更に抵抗Ｒ2 の
分担分だけ低減された電圧となるので、内部制御回路部
の寄生サイリスタのラッチアップが抑制される。
印加されたときは、ツェナーダイオードＺ5pの順方向電
圧は、ツェナーダイオードＺ1pの順方向電圧より抵抗Ｒ
1 の電圧降下分だけ小さくなり、更にツェナーダイオー
ドＺ6pの順方向電圧は、ツェナーダイオードＺ5pの順方
向電圧より抵抗Ｒ2 の電圧降下分だけ小さくなる。そし
て、インテリジェントＩＧＢＴの内部制御回路の電源端
子ＶDDへは、ツェナーダイオードＺ6pの順方向電圧が印
加されることになる。例えば、Ｚ1pの順方向電圧が２Ｖ
のとき、Ｚ5pの順方向電圧は１Ｖ、Ｚ6pの順方向電圧は
０．６Ｖとなる。従って、この実施例６のインテリジェ
ントＩＧＢＴでは、実施例４の場合より更に抵抗Ｒ2 の
分担分だけ低減された電圧となるので、内部制御回路部
の寄生サイリスタのラッチアップが抑制される。
【００７０】このようにして、サージ電圧の内部制御回
路への影響を前二例に比べ一層抑えることができる。ツ
ェナーダイオードＺ5p、Ｚ6pおよび抵抗Ｒ1 、Ｒ2 を多
結晶シリコン層で形成すれば、ツェナーダイオード部で
の寄生サイリスタの問題を回避できることは、前の例と
同様である。
路への影響を前二例に比べ一層抑えることができる。ツ
ェナーダイオードＺ5p、Ｚ6pおよび抵抗Ｒ1 、Ｒ2 を多
結晶シリコン層で形成すれば、ツェナーダイオード部で
の寄生サイリスタの問題を回避できることは、前の例と
同様である。
【００７１】更にこの手法は、ツェナーダイオード
Ｚ7p、Ｚ8p、・・・、抵抗Ｒ3 、Ｒ4 、・・・と多段に
拡張できるであろうことは容易に理解される。 ［実施例７］図１１は本発明実施例７のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図であり、
図９の実施例５について、実施例６と同様の改良をおこ
なった例である。
Ｚ7p、Ｚ8p、・・・、抵抗Ｒ3 、Ｒ4 、・・・と多段に
拡張できるであろうことは容易に理解される。 ［実施例７］図１１は本発明実施例７のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図であり、
図９の実施例５について、実施例６と同様の改良をおこ
なった例である。
【００７２】図９の実施例５に加えて、ＩＧＢＴの制御
入力側に抵抗Ｒ2 と、ツェナーダイオードＺ6pとが接続
されている。ツェナーダイオードＺ6pの降伏電圧はツェ
ナーダイオードＺ5pのそれと同じかより小さいものとす
る。このようにすれば実施例５と同じく、保護用のツェ
ナーダイオードの面積を低減でき、しかもその部分での
寄生サイリスタのラッチアップの問題も回避出来るだけ
でなく、更に、実施例６と同様の作用も得られる。
入力側に抵抗Ｒ2 と、ツェナーダイオードＺ6pとが接続
されている。ツェナーダイオードＺ6pの降伏電圧はツェ
ナーダイオードＺ5pのそれと同じかより小さいものとす
る。このようにすれば実施例５と同じく、保護用のツェ
ナーダイオードの面積を低減でき、しかもその部分での
寄生サイリスタのラッチアップの問題も回避出来るだけ
でなく、更に、実施例６と同様の作用も得られる。
【００７３】すなわち、Ｇ−Ｓ間にＧ側が正のサージ電
圧が印加されたとき、半導体基板に形成したツェナーダ
イオードＺ2lと多結晶シリコン層からなる逆向きのツェ
ナーダイオードＺ3pr の順方向電圧の和でクランプされ
たクランプ電圧を抵抗Ｒ1 とツェナーダイオードＺ5pと
で担い、更にツェナーダイオードＺ5pの降伏電圧を抵抗
Ｒ2 とツェナーダイオードＺ6pとで担うことになる。す
なわち、インテリジェントＩＧＢＴの内部制御回路の電
源端子ＶDDへは、ツェナーダイオードＺ6pの降伏電圧が
印加されることになり、抵抗Ｒ2 の電圧降下分だけ低減
されることになる。
圧が印加されたとき、半導体基板に形成したツェナーダ
イオードＺ2lと多結晶シリコン層からなる逆向きのツェ
ナーダイオードＺ3pr の順方向電圧の和でクランプされ
たクランプ電圧を抵抗Ｒ1 とツェナーダイオードＺ5pと
で担い、更にツェナーダイオードＺ5pの降伏電圧を抵抗
Ｒ2 とツェナーダイオードＺ6pとで担うことになる。す
なわち、インテリジェントＩＧＢＴの内部制御回路の電
源端子ＶDDへは、ツェナーダイオードＺ6pの降伏電圧が
印加されることになり、抵抗Ｒ2 の電圧降下分だけ低減
されることになる。
【００７４】また、Ｇ−Ｓ間にＳ側が正のサージ電圧が
印加されたときは、実施例６と同じであり、ツェナーダ
イオードＺ1pの順方向電圧より、抵抗Ｒ1 の電圧降下分
と抵抗Ｒ2 の電圧降下分だけ小さいツェナーダイオード
Ｚ6pの順方向電圧が、インテリジェントＩＧＢＴの内部
制御回路の電源端子ＶDDに印加されることになり、一層
低減されるので、内部制御回路部の寄生サイリスタのラ
ッチアップ破壊が抑制される。
印加されたときは、実施例６と同じであり、ツェナーダ
イオードＺ1pの順方向電圧より、抵抗Ｒ1 の電圧降下分
と抵抗Ｒ2 の電圧降下分だけ小さいツェナーダイオード
Ｚ6pの順方向電圧が、インテリジェントＩＧＢＴの内部
制御回路の電源端子ＶDDに印加されることになり、一層
低減されるので、内部制御回路部の寄生サイリスタのラ
ッチアップ破壊が抑制される。
【００７５】このようにして、サージ電圧の内部制御回
路への影響を一層抑えることができる。特に、ツェナー
ダイオードＺ5p、Ｚ6pおよび抵抗Ｒ1 、Ｒ2 を多結晶シ
リコン層で形成すれば、先に問題としたようなツェナー
ダイオード部での寄生サイリスタの問題を回避できる。 ［実施例８］図１２は本発明実施例８のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図である。
路への影響を一層抑えることができる。特に、ツェナー
ダイオードＺ5p、Ｚ6pおよび抵抗Ｒ1 、Ｒ2 を多結晶シ
リコン層で形成すれば、先に問題としたようなツェナー
ダイオード部での寄生サイリスタの問題を回避できる。 ［実施例８］図１２は本発明実施例８のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図である。
【００７６】Ｇ−Ｓ間に、多結晶シリコン層からなるツ
ェナーダイオードＺ1pを接続して保護している。ツェナ
ーダイオードＺ1pは、実施例１と同様に接合長を１０ｍ
ｍ以上とするのがよい。更にＩＧＢＴの内部制御回路の
電源端子ＶDD側に、ツェナーダイオードＺ1pとは逆極性
の多結晶シリコン層からなるツェナーダイオードＺ4p r
が接続されている。出力段ＩＧＢＴ４のゲートｇとドレ
インＤ間の逆直列ツェナーダイオードは省略して記載し
ている。
ェナーダイオードＺ1pを接続して保護している。ツェナ
ーダイオードＺ1pは、実施例１と同様に接合長を１０ｍ
ｍ以上とするのがよい。更にＩＧＢＴの内部制御回路の
電源端子ＶDD側に、ツェナーダイオードＺ1pとは逆極性
の多結晶シリコン層からなるツェナーダイオードＺ4p r
が接続されている。出力段ＩＧＢＴ４のゲートｇとドレ
インＤ間の逆直列ツェナーダイオードは省略して記載し
ている。
【００７７】このようにすれば、Ｇ−Ｓ間にＳが正のサ
ージ電圧が印加されたとき、ツェナーダイオードＺ1pの
順方向電圧でクランプされる。内部制御回路にもそのク
ランプ電圧が印加されるが、ツェナーダイオードＺ4pr
の降伏電圧が十分大きいものであれば、ツェナーダイオ
ードＺ4pr がその電圧を担い、図１７に示したような内
部制御回路内の寄生サイリスタのラッチアップが防止さ
れる。
ージ電圧が印加されたとき、ツェナーダイオードＺ1pの
順方向電圧でクランプされる。内部制御回路にもそのク
ランプ電圧が印加されるが、ツェナーダイオードＺ4pr
の降伏電圧が十分大きいものであれば、ツェナーダイオ
ードＺ4pr がその電圧を担い、図１７に示したような内
部制御回路内の寄生サイリスタのラッチアップが防止さ
れる。
【００７８】特に、ツェナーダイオードＺ4pr を多結晶
シリコン層で形成すれば、ツェナーダイオードを半導体
基板に形成した場合に起きるツェナーダイオード部での
寄生サイリスタの問題を回避することができて動作が確
実になる。 ［実施例９］図１３は本発明実施例９のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図であり、
図１１の実施例７の改良例である。
シリコン層で形成すれば、ツェナーダイオードを半導体
基板に形成した場合に起きるツェナーダイオード部での
寄生サイリスタの問題を回避することができて動作が確
実になる。 ［実施例９］図１３は本発明実施例９のＭＯＳ型半導体
素子の保護ツェナーダイオード部の等価回路図であり、
図１１の実施例７の改良例である。
【００７９】Ｇ−Ｓ間に、多結晶シリコン層からなるツ
ェナーダイオードＺ1pを接続し、それと並列に、半導体
基板に形成したツェナーダイオードＺ2lと多結晶シリコ
ン層からなる逆向きのツェナーダイオードＺ3pr を接続
しており、更にＧ−Ｓ間に抵抗Ｒ1 とツェナーダイオー
ドＺ5pが接続されており、ツェナーダイオードＺ5pと並
列に抵抗Ｒ2 と、ツェナーダイオードＺ6pとが接続され
ている。Ｒ1 とツェナーダイオードＺ5pとの間の点から
内部制御回路の電源端子ＶDDに接続されているのは実施
例７と同じであるが、更にＩＧＢＴの内部制御回路の電
源端子ＶDD側に、ツェナーダイオードＺ1pとは逆極性の
多結晶シリコン層からなるツェナーダイオードＺ4pr が
接続されている。出力段ＩＧＢＴ４のゲートｇとドレイ
ンＤ間の逆直列ツェナーダイオードは省略して記載して
いる。
ェナーダイオードＺ1pを接続し、それと並列に、半導体
基板に形成したツェナーダイオードＺ2lと多結晶シリコ
ン層からなる逆向きのツェナーダイオードＺ3pr を接続
しており、更にＧ−Ｓ間に抵抗Ｒ1 とツェナーダイオー
ドＺ5pが接続されており、ツェナーダイオードＺ5pと並
列に抵抗Ｒ2 と、ツェナーダイオードＺ6pとが接続され
ている。Ｒ1 とツェナーダイオードＺ5pとの間の点から
内部制御回路の電源端子ＶDDに接続されているのは実施
例７と同じであるが、更にＩＧＢＴの内部制御回路の電
源端子ＶDD側に、ツェナーダイオードＺ1pとは逆極性の
多結晶シリコン層からなるツェナーダイオードＺ4pr が
接続されている。出力段ＩＧＢＴ４のゲートｇとドレイ
ンＤ間の逆直列ツェナーダイオードは省略して記載して
いる。
【００８０】ツェナーダイオードＺ5pの降伏電圧はツェ
ナーダイオードＺ2lの降伏電圧とＺ 3pr の順方向電圧と
の和より小さいものとする。ツェナーダイオードＺ
2lは、実施例２と同様に接合長を１ｍｍ以上とするのが
よい。ツェナーダイオードＺ6pの降伏電圧はツェナーダ
イオードＺ5pのそれと同じかより小さいものとする。こ
のようにすれば実施例７と同じく、Ｇ−Ｓ間にＧ側が正
のサージ電圧が印加されたとき、半導体基板に形成した
ツェナーダイオードＺ2lの降伏電圧と多結晶シリコン層
からなる逆向きのツェナーダイオードＺ3pr の順方向電
圧の和でクランプされるが、そのクランプ電圧を抵抗Ｒ
1 とツェナーダイオードＺ5pとで担い、ツェナーダイオ
ードＺ5pの降伏電圧を抵抗Ｒ2 とツェナーダイオードＺ
6pとで担うことになる。インテリジェントＩＧＢＴの内
部制御回路の電源端子ＶDDには、ツェナーダイオードＺ
6pの降伏電圧が印加されることになり、抵抗、Ｒ1 、Ｒ
2 の電圧降下分だけ低減されることになる。保護用のツ
ェナーダイオードの面積を低減でき、しかもその部分で
の寄生サイリスタのラッチアップの問題も回避出来るこ
とも勿論である。更に、実施例８と同様の作用も得られ
る。
ナーダイオードＺ2lの降伏電圧とＺ 3pr の順方向電圧と
の和より小さいものとする。ツェナーダイオードＺ
2lは、実施例２と同様に接合長を１ｍｍ以上とするのが
よい。ツェナーダイオードＺ6pの降伏電圧はツェナーダ
イオードＺ5pのそれと同じかより小さいものとする。こ
のようにすれば実施例７と同じく、Ｇ−Ｓ間にＧ側が正
のサージ電圧が印加されたとき、半導体基板に形成した
ツェナーダイオードＺ2lの降伏電圧と多結晶シリコン層
からなる逆向きのツェナーダイオードＺ3pr の順方向電
圧の和でクランプされるが、そのクランプ電圧を抵抗Ｒ
1 とツェナーダイオードＺ5pとで担い、ツェナーダイオ
ードＺ5pの降伏電圧を抵抗Ｒ2 とツェナーダイオードＺ
6pとで担うことになる。インテリジェントＩＧＢＴの内
部制御回路の電源端子ＶDDには、ツェナーダイオードＺ
6pの降伏電圧が印加されることになり、抵抗、Ｒ1 、Ｒ
2 の電圧降下分だけ低減されることになる。保護用のツ
ェナーダイオードの面積を低減でき、しかもその部分で
の寄生サイリスタのラッチアップの問題も回避出来るこ
とも勿論である。更に、実施例８と同様の作用も得られ
る。
【００８１】すなわち、Ｇ−Ｓ間にＳ側が正のサージ電
圧が印加されたときは、ツェナーダイオードＺ1pの順方
向電圧が、抵抗Ｒ1 とツェナーダイオードＺ5pとで担わ
れ、ツェナーダイオードＺ5pの順方向電圧が、抵抗Ｒ2
とツェナーダイオードＺ6pとで担われ、インテリジェン
トＩＧＢＴの内部制御回路へは、ツェナーダイオードＺ
6pの順方向電圧が印加される。従ってツェナーダイオー
ドＺ1pの順方向電圧より既にかなり低い電圧となってい
るが、更に、内部制御回路の電源端子ＶDD側に、ツェナ
ーダイオードＺ1pとは逆極性の多結晶シリコン層からな
るツェナーダイオードＺ4pr が接続されているため、ツ
ェナーダイオードＺ4pr がその電圧を担い、図１７に示
したような内部制御回路部での寄生サイリスタのラッチ
アップが、より確実に防止される。
圧が印加されたときは、ツェナーダイオードＺ1pの順方
向電圧が、抵抗Ｒ1 とツェナーダイオードＺ5pとで担わ
れ、ツェナーダイオードＺ5pの順方向電圧が、抵抗Ｒ2
とツェナーダイオードＺ6pとで担われ、インテリジェン
トＩＧＢＴの内部制御回路へは、ツェナーダイオードＺ
6pの順方向電圧が印加される。従ってツェナーダイオー
ドＺ1pの順方向電圧より既にかなり低い電圧となってい
るが、更に、内部制御回路の電源端子ＶDD側に、ツェナ
ーダイオードＺ1pとは逆極性の多結晶シリコン層からな
るツェナーダイオードＺ4pr が接続されているため、ツ
ェナーダイオードＺ4pr がその電圧を担い、図１７に示
したような内部制御回路部での寄生サイリスタのラッチ
アップが、より確実に防止される。
【００８２】特に、ツェナーダイオードＺ4pr を多結晶
シリコン層で形成すれば、ツェナーダイオードを半導体
基板に形成した場合に起きるツェナーダイオード部での
寄生サイリスタの問題を回避することができて動作が確
実になる。実施例２ないし実施例６のＭＯＳ型半導体素
子に同様の改良を加えた例も容易に考えられる。
シリコン層で形成すれば、ツェナーダイオードを半導体
基板に形成した場合に起きるツェナーダイオード部での
寄生サイリスタの問題を回避することができて動作が確
実になる。実施例２ないし実施例６のＭＯＳ型半導体素
子に同様の改良を加えた例も容易に考えられる。
【００８３】以上、インテリジェントＩＧＢＴの例を実
施例としたが、必ずしもセンス部をもつインテリジェン
ト半導体装置に限らず、通常のＭＯＳＦＥＴ、ＩＧＢＴ
等についても本発明は適用される。
施例としたが、必ずしもセンス部をもつインテリジェン
ト半導体装置に限らず、通常のＭＯＳＦＥＴ、ＩＧＢＴ
等についても本発明は適用される。
【００８４】
【発明の効果】以上説明したように本発明は、ゲート保
護用のツェナーダイオードを有するＭＯＳ型半導体装置
において、サージ電圧耐量にツェナーダイオードの接合
長が極めて重要であり、ツェナーダイオードが半導体基
板上に堆積された多結晶シリコン層からなる場合にはそ
の接合長を１０ｍｍ以上、半導体基板の表面層に形成さ
れる場合には、その接合長が１ｍｍ以上とすることによ
り、破壊耐量を大幅に増大させられることを実験で示し
た。また、主ＭＯＳ半導体素子と、内部制御回路のＭＯ
Ｓ半導体素子との間の距離や、分離ウェルの不純物量、
引出し電極と内部制御回路のＭＯＳ半導体素子との間の
距離を吟味することが寄生サイリスタのラッチアップ防
止に重要なことも示した。
護用のツェナーダイオードを有するＭＯＳ型半導体装置
において、サージ電圧耐量にツェナーダイオードの接合
長が極めて重要であり、ツェナーダイオードが半導体基
板上に堆積された多結晶シリコン層からなる場合にはそ
の接合長を１０ｍｍ以上、半導体基板の表面層に形成さ
れる場合には、その接合長が１ｍｍ以上とすることによ
り、破壊耐量を大幅に増大させられることを実験で示し
た。また、主ＭＯＳ半導体素子と、内部制御回路のＭＯ
Ｓ半導体素子との間の距離や、分離ウェルの不純物量、
引出し電極と内部制御回路のＭＯＳ半導体素子との間の
距離を吟味することが寄生サイリスタのラッチアップ防
止に重要なことも示した。
【００８５】特に、ツェナーダイオードを、半導体基板
上に堆積された多結晶シリコン層からなるツェナーダイ
オード（Ｚ1p）の分枝と、半導体基板の表面層に形成さ
れたツェナーダイオード（Ｚ2l）とそのツェナーダイオ
ード（Ｚ2l）と逆向きに直列接続された半導体基板上に
堆積された多結晶シリコン層からなるダイオード（Ｚ
3pr ）とからなる分枝とを並列接続したものとすれば、
面積も小さく、ラッチアップの懸念の無いＭＯＳ型半導
体装置とすることができる。
上に堆積された多結晶シリコン層からなるツェナーダイ
オード（Ｚ1p）の分枝と、半導体基板の表面層に形成さ
れたツェナーダイオード（Ｚ2l）とそのツェナーダイオ
ード（Ｚ2l）と逆向きに直列接続された半導体基板上に
堆積された多結晶シリコン層からなるダイオード（Ｚ
3pr ）とからなる分枝とを並列接続したものとすれば、
面積も小さく、ラッチアップの懸念の無いＭＯＳ型半導
体装置とすることができる。
【００８６】制御入力端子（Ｇ）と一方の出力端子
（Ｓ）との間に、ツェナーダイオードの分枝と、抵抗と
ツェナーダイオードとを直列接続した分枝を接続するこ
とによって、ツェナーダイオードの降伏電圧または順方
向電圧でクランブされた電圧を抵抗の電圧降下分だけ低
減し、ＭＯＳ型半導体素子の内部制御回路への負荷を低
減することができる。そして、サージ電圧の影響を減
じ、あるいは寄生サイリスタのラッチアップを抑制する
ことができる。更に、抵抗とツェナーダイオードの組み
合わせを多段にして、一層サージ電圧の影響を減じ動作
を確実にすることができる。
（Ｓ）との間に、ツェナーダイオードの分枝と、抵抗と
ツェナーダイオードとを直列接続した分枝を接続するこ
とによって、ツェナーダイオードの降伏電圧または順方
向電圧でクランブされた電圧を抵抗の電圧降下分だけ低
減し、ＭＯＳ型半導体素子の内部制御回路への負荷を低
減することができる。そして、サージ電圧の影響を減
じ、あるいは寄生サイリスタのラッチアップを抑制する
ことができる。更に、抵抗とツェナーダイオードの組み
合わせを多段にして、一層サージ電圧の影響を減じ動作
を確実にすることができる。
【００８７】近年、イグナイタ用を始めとする誘導性負
荷用のスイッチング回路において、スナバ回路等の省略
等の回路の簡略化、装置の小型化等により、そのスイッ
チング素子であるＭＯＳ型半導体装置はますます過酷な
ストレスを受けつつある。そのような状況で、ダイナミ
ックな特性の破壊耐量を向上させる本発明の寄与は大き
いものがある。
荷用のスイッチング回路において、スナバ回路等の省略
等の回路の簡略化、装置の小型化等により、そのスイッ
チング素子であるＭＯＳ型半導体装置はますます過酷な
ストレスを受けつつある。そのような状況で、ダイナミ
ックな特性の破壊耐量を向上させる本発明の寄与は大き
いものがある。
【図１】（ａ）は本発明実施例３のインテリジェントＩ
ＧＢＴの等価回路図、（ｂ）はその平面図
ＧＢＴの等価回路図、（ｂ）はその平面図
【図２】（ａ）は本発明実施例３のインテリジェントＩ
ＧＢＴのツェナーダイオード部の拡大図、（ｂ）はツェ
ナーダイオード部の電極構成図
ＧＢＴのツェナーダイオード部の拡大図、（ｂ）はツェ
ナーダイオード部の電極構成図
【図３】本発明実施例１のインテリジェントＩＧＢＴの
平面図
平面図
【図４】本発明実施例１のインテリジェントＩＧＢＴの
部分断面図
部分断面図
【図５】（ａ）は本発明実施例１のインテリジェントＩ
ＧＢＴのツェナーダイオード部の拡大図、（ｂ）はＢ−
Ｂ線に沿った断面図
ＧＢＴのツェナーダイオード部の拡大図、（ｂ）はＢ−
Ｂ線に沿った断面図
【図６】サージ電圧耐量の接合長依存性を示す特性図
【図７】（ａ）は本発明実施例２のインテリジェントＩ
ＧＢＴのツェナーダイオード部の拡大図、（ｂ）はＣ−
Ｃ線に沿った断面図
ＧＢＴのツェナーダイオード部の拡大図、（ｂ）はＣ−
Ｃ線に沿った断面図
【図８】本発明実施例４のインテリジェントＩＧＢＴの
等価回路図
等価回路図
【図９】本発明実施例５のインテリジェントＩＧＢＴの
等価回路図
等価回路図
【図１０】本発明実施例６のインテリジェントＩＧＢＴ
の等価回路図
の等価回路図
【図１１】本発明実施例７のインテリジェントＩＧＢＴ
の等価回路図
の等価回路図
【図１２】本発明実施例８のインテリジェントＩＧＢＴ
の等価回路図
の等価回路図
【図１３】本発明実施例９のインテリジェントＩＧＢＴ
の等価回路図
の等価回路図
【図１４】従来の保護用ツェナーダイオードを持つＭＯ
ＳＦＥＴの等価回路図
ＳＦＥＴの等価回路図
【図１５】試作したインテリジェントＩＧＢＴの等価回
路図
路図
【図１６】（ａ）はサージ電圧試験回路図、（ｂ）はサ
ージ電圧試験波形図
ージ電圧試験波形図
【図１７】試作したインテリジェントＩＧＢＴの内部制
御回路部の断面図
御回路部の断面図
【図１８】拡散電流の距離ｘ依存性を示す特性図
【図１９】ラッチアップ電流および内部等制御回路のＭ
ＯＳＦＥＴのしきい電圧のｐ- ウェルの不純物量依存性
を示す特性図
ＯＳＦＥＴのしきい電圧のｐ- ウェルの不純物量依存性
を示す特性図
２ ＭＯＳ型半導体素子 ３ 逆直列ツェナーダイオード ４ 出力段ＩＧＢＴ ５ ツェナーダイオード ６ 抵抗 ７ ソース電極 ７ａ ソースパッド ８ ゲート電極パッド ９ 内部制御回路 ２０ 主ＩＧＢＴ部 ２１ ｐ+ ドレイン層 ２２ ｎ+ バッファ層 ２３ ｎドリフト層 ２４ ｐベース領域 ２５ ｐ+ ウェル ２６ ｎ+ ソース領域 ２７ ゲート酸化膜 ２８ ゲート電極層 ２９ ソース電極 ３０ ドレイン電極 ３１ 絶縁膜 ３２ ゲート電極 ３３ フィールド酸化膜 ３４ ｐ- ウェル ３５ ｐ+ 分離ウェル ３７、５７、６７ チャネル領域 ４０、４０ａ ツェナーダイオード ４１ ｐアノード領域 ４２ ｎ+ カソード領域 ４３ アノード電極 ４４ カソード電極 ４５ ｐ+ 引出しウェル ４９ 引出し電極 ５１ エンハンスメント型ｎチャネルＭ
ＯＳＦＥＴ ５３、６３ ｎ+ ドレイン領域 ５６、６６ ｎ+ ソース領域 ５８、６８ ゲート電極層 ５９、６９ ソース電極 ６０、７０ ドレイン電極 ６１ デプレッション型ｎチャネルＭＯ
ＳＦＥＴ ６４ ｎチャネルドープ領域 ７１ ラッチアップ Ｃ コンデンサ Ｄ ドレイン（コレクタ） ＤＵＴ 試験素子 ｇ 出力段ＩＧＢＴのゲート Ｇ ゲート ｓ１、ｓ２ スイッチ Ｓ ソース（エミッタ） Ｒ1 、Ｒ2 、Ｒａ、Ｒｂ 抵抗 ＶCC 電源 ＶDD 内部制御回路の電源端子 Ｚ1p、Ｚ2l、Ｚ3pr 、Ｚ4pr 、Ｚ5p、Ｚ6p ツェナーダ
イオード
ＯＳＦＥＴ ５３、６３ ｎ+ ドレイン領域 ５６、６６ ｎ+ ソース領域 ５８、６８ ゲート電極層 ５９、６９ ソース電極 ６０、７０ ドレイン電極 ６１ デプレッション型ｎチャネルＭＯ
ＳＦＥＴ ６４ ｎチャネルドープ領域 ７１ ラッチアップ Ｃ コンデンサ Ｄ ドレイン（コレクタ） ＤＵＴ 試験素子 ｇ 出力段ＩＧＢＴのゲート Ｇ ゲート ｓ１、ｓ２ スイッチ Ｓ ソース（エミッタ） Ｒ1 、Ｒ2 、Ｒａ、Ｒｂ 抵抗 ＶCC 電源 ＶDD 内部制御回路の電源端子 Ｚ1p、Ｚ2l、Ｚ3pr 、Ｚ4pr 、Ｚ5p、Ｚ6p ツェナーダ
イオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 古畑 昌一 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 竹内 茂行 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (18)
- 【請求項１】金属−酸化膜−半導体（ＭＯＳ）構造の制
御部をもつ主ＭＯＳ型半導体素子と、その二つの出力端
のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主ＭＯ
Ｓ型半導体素子の制御入力端に内部制御回路を介して接
続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）と
一方の出力端子（Ｓ）との間に接続された過電圧保護用
のツェナーダイオードとを有するＭＯＳ型半導体装置に
おいて、ツェナーダイオードがＭＯＳ型半導体装置の半
導体基板上に絶縁膜を介して堆積された多結晶シリコン
層からなり、その接合長が１０ｍｍ以上であることを特
徴とするＭＯＳ型半導体装置。 - 【請求項２】金属−酸化膜−半導体（ＭＯＳ）構造の制
御部をもつ主ＭＯＳ型半導体素子と、その二つの出力端
のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主ＭＯ
Ｓ型半導体素子の制御入力端に内部制御回路を介して接
続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）と
一方の出力端子（Ｓ）との間に接続された過電圧保護用
のツェナーダイオードとを有するＭＯＳ型半導体装置に
おいて、そのツェナーダイオードがＭＯＳ型半導体装置
の半導体基板の表面層に形成され、その接合長が１ｍｍ
以上であることを特徴とするＭＯＳ型半導体装置。 - 【請求項３】金属−酸化膜−半導体（ＭＯＳ）構造の制
御部をもつ主ＭＯＳ型半導体素子と、その二つの出力端
のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主ＭＯ
Ｓ型半導体素子の制御入力端に内部制御回路を介して接
続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）と
一方の出力端子（Ｓ）との間に接続された過電圧保護用
のツェナーダイオードとを有するＭＯＳ型半導体装置に
おいて、制御入力端子（Ｇ）と一方の出力端子（Ｓ）と
の間（ＧＳ間）に、ＭＯＳ型半導体装置の半導体基板上
に絶縁膜を介して堆積された多結晶シリコン層からなる
ツェナーダイオード（Ｚ1p）の第一分枝と、前記半導体
基板の表面層に形成されたツェナーダイオード（Ｚ2l）
とそれと逆向きに直列接続され、かつ前記半導体基板上
に絶縁膜を介して堆積された多結晶シリコン層からなる
ダイオード（Ｚ3p r ）とからなる第二分枝とを有し、該
第一、第二分枝を並列接続したことを特徴とするＭＯＳ
型半導体装置。 - 【請求項４】前記半導体基板の表面層に形成されたツェ
ナーダイオード（Ｚ 2l）の接合長が１ｍｍ以上であるこ
とを特徴とする請求項３記載のＭＯＳ型半導体装置。 - 【請求項５】前記半導体基板の表面層に形成されたツェ
ナーダイオード（Ｚ 2l）の降伏電圧と、そのツェナーダ
イオードと逆向きに直列接続され、半導体基板上に絶縁
膜を介して堆積された多結晶シリコン層からなるダイオ
ード（Ｚ3pr）の順方向電圧との和が、半導体基板上に
絶縁膜を介して堆積された多結晶シリコン層からなるツ
ェナーダイオード（Ｚ1p）の降伏電圧と同じかまたはそ
れより小さいことを特徴とする請求項３または４に記載
のＭＯＳ型半導体装置。 - 【請求項６】ツェナーダイオードを制御入力端子（Ｇ）
の電極パッドと一方の出力端子（Ｓ）の電極パッドとの
間に配置し、ツェナーダイオードの二つの電極を前記そ
れぞれの電極パッドと一体化したことを特徴とする請求
項１ないし５のいずれかに記載のＭＯＳ型半導体装置。 - 【請求項７】金属−酸化膜−半導体（ＭＯＳ）構造の制
御部をもつ主ＭＯＳ型半導体素子と、その二つの出力端
のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主ＭＯ
Ｓ型半導体素子の制御入力端に内部制御回路を介して接
続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）と
一方の出力端子（Ｓ）との間に接続された過電圧保護用
のツェナーダイオードとを有するＭＯＳ型半導体装置に
おいて、制御入力端子（Ｇ）と一方の出力端子（Ｓ）と
の間に、抵抗（Ｒ1 ）とツェナーダイオード（Ｚ5p）と
を直列接続した分枝を接続し、その抵抗（Ｒ1 ）とツェ
ナーダイオード（Ｚ5p）との間の点を主ＭＯＳ型半導体
素子の制御入力端に接続し、かつ前記過電圧保護用のツ
ェナーダイオード（Ｚ1p）、抵抗（Ｒ1 ）、ツェナーダ
イオード（Ｚ5p）がＭＯＳ型半導体装置の半導体基板上
に絶縁膜を介して配置されていることを特徴とするＭＯ
Ｓ型半導体装置。 - 【請求項８】金属−酸化膜−半導体（ＭＯＳ）構造の制
御部をもつ主ＭＯＳ型半導体素子と、その二つの出力端
のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主ＭＯ
Ｓ型半導体素子の制御入力端に内部制御回路を介して接
続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）と
一方の出力端子（Ｓ）との間に接続された過電圧保護用
のツェナーダイオードとを有するＭＯＳ型半導体装置に
おいて、制御入力端子（Ｇ）と主ＭＯＳ型半導体素子の
制御入力端との間に複数の抵抗（Ｒ1 、Ｒ2 、・・・）
を直列接続し、それぞれの抵抗の主ＭＯＳ型半導体素子
の制御入力端側と一方の出力端子（Ｓ）との間にそれぞ
れツェナーダイオードを（Ｚ5p、Ｚ6p、・・・）を接続
し、かつそれらの抵抗（Ｒ1 、Ｒ2 、・・・）およびツ
ェナーダイオード（Ｚ5p、Ｚ6p、・・・）がＭＯＳ型半
導体装置の半導体基板上に絶縁膜を介して配置されてい
ることを特徴とするＭＯＳ型半導体装置。 - 【請求項９】抵抗（Ｒ1 、Ｒ2 、・・・）およびツェナ
ーダイオード（Ｚ5p、Ｚ6p、・・・）が、多結晶シリコ
ンからなることを特徴とする請求項７または８に記載の
ＭＯＳ型半導体装置。 - 【請求項１０】制御入力端子（Ｇ）と一方の出力端子
（Ｓ）との間（ＧＳ間）に、抵抗とツェナーダイオード
とを直列接続した分枝を接続し、その抵抗とツェナーダ
イオードとの間の点を主ＭＯＳ型半導体素子の制御入力
端に接続することを特徴とする請求項１ないし６のいず
れかに記載のＭＯＳ型半導体装置。 - 【請求項１１】制御入力端子（Ｇ）と主ＭＯＳ型半導体
素子の制御入力端側との間に複数の抵抗を直列接続し、
それぞれの抵抗の主ＭＯＳ型半導体素子の制御入力端側
と一方の出力端子（Ｓ）との間にそれぞれツェナーダイ
オードを接続することを特徴とする請求項１ないし６の
いずれかに記載のＭＯＳ型半導体装置。 - 【請求項１２】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ主ＭＯＳ型半導体素子と、その二つの出力
端のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主Ｍ
ＯＳ型半導体素子の制御入力端に内部制御回路を介して
接続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）
と一方の出力端子（Ｓ）との間に接続された過電圧保護
用のツェナーダイオードとを有するＭＯＳ型半導体装置
において、その過電圧保護用のツェナーダイオードがＭ
ＯＳ型半導体装置の半導体基板上に絶縁膜を介して堆積
された多結晶シリコン層からなり、内部制御回路の電源
端子側に、前記ツェナーダイオード（Ｚ1p）と逆向きの
ダイオード（Ｚ4pr ）を有することを特徴とするＭＯＳ
型半導体装置。 - 【請求項１３】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ主ＭＯＳ型半導体素子と、その二つの出力
端のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主Ｍ
ＯＳ型半導体素子の制御入力端に内部制御回路を介して
接続される制御入力端子（Ｇ）と、制御入力端子（Ｇ）
と一方の出力端子（Ｓ）との間に接続された過電圧保護
用のツェナーダイオードとを有するＭＯＳ型半導体装置
において、その過電圧保護用のツェナーダイオードが前
記半導体基板上に絶縁膜を介して堆積された多結晶シリ
コン層からなり、内部制御回路の電源端子側に、前記ツ
ェナーダイオード（Ｚ1p）と逆向きのダイオード（Ｚ
4pr ）を有することを特徴とする請求項１ないし１１の
いずれかに記載のＭＯＳ型半導体装置。 - 【請求項１４】いずれかのツェナーダイオードの電極を
くし歯状としたことを特徴とする請求項１ないし１３の
いずれかに記載のＭＯＳ型半導体装置。 - 【請求項１５】金属−酸化膜−半導体（ＭＯＳ）構造の
制御部をもつ主ＭＯＳ型半導体素子と、その二つの出力
端のそれぞれに接続された出力端子（Ｄ、Ｓ）と、主Ｍ
ＯＳ型半導体素子の制御入力端に内部制御回路を介して
接続される制御入力端子（Ｇ）とを有するＭＯＳ型半導
体装置において、内部制御回路が半導体基板の表面層に
形成された自己分離領域もしくは接合分離領域内に集積
された金属−酸化膜−半導体（ＭＯＳ）構造の制御部を
もつＭＯＳ型半導体素子を有し、主ＭＯＳ型半導体素子
のチャネル領域と内部制御回路のＭＯＳ型半導体素子の
チャネル領域との間の距離を２００μｍ以上とすること
を特徴とするＭＯＳ型半導体装置。 - 【請求項１６】内部制御回路が半導体基板の表面層に形
成された自己分離領域もしくは接合分離領域内に集積さ
れた金属−酸化膜−半導体（ＭＯＳ）構造の制御部をも
つＭＯＳ型半導体素子を有し、主ＭＯＳ型半導体素子の
チャネル領域と内部制御回路のＭＯＳ型半導体素子のチ
ャネル領域との間の距離を２００μｍ以上とすることを
特徴とする請求項１ないし１４のいずれかに記載のＭＯ
Ｓ型半導体装置。 - 【請求項１７】半導体基板の表面層に形成された自己分
離領域もしくは接合分離領域の不純物量が、１×１０13
〜１×１０14ｃｍ-2であることを特徴とする請求項１５
または１６に記載のＭＯＳ型半導体装置。 - 【請求項１８】自己分離領域もしくは接合分離領域の表
面に接触して設けた一方の出力端子（Ｓ）に接続される
引出し電極と、内部制御回路のＭＯＳ型半導体素子のチ
ャネル領域との間の距離を１００μｍ以内とすることを
特徴とする請求項１５ないし１７のいずれかに記載のＭ
ＯＳ型半導体装置。
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