JPWO2014024595A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

温度検出用ダイオード（１）の下部又は保護用のダイオード（２１，２２）の下部に容量成分領域を形成する。また、温度検出用ダイオード（１）とアノード電極パッド（３）とを接続するアノード金属配線（６）の下部、及び、温度検出用ダイオード（１）とカソード電極パッド（４）とを接続するカソード金属配線（７）の下部に容量成分領域を形成する。容量成分領域は、多結晶シリコン層間に挟まれた絶縁膜からなる。具体的には、半導体基板の第１主面上に、第１の絶縁膜、多結晶シリコンの導電層、第２の絶縁膜を順に積層し、第２の絶縁膜の上面に、多結晶シリコンの、温度検出用ダイオード（１）、保護用のダイオード（２１，２２）、アノード金属配線（６）又はカソード金属配線（７）を配置する。これにより、温度検出用ダイオード（１）又は保護用ダイオード（２１，２２）の静電耐量を向上させることができる。

Description

本発明はＭＯＳ型半導体素子と温度検出用ダイオード又は保護用ダイオードを備えた半導体装置及びその製造方法に関する。
従来技術では、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）型半導体素子の熱的破壊を防ぐため、過熱保護機能としてダイオードを備えることが公知である。具体的には、ＭＯＳ型半導体素子の過電圧保護として、ゲートとソースとの間やゲートとドレインとの間に複数のダイオード又は双方向のダイオードを備えることが行われている。
このような温度検出用ダイオードを備えた従来のＭＯＳ型半導体装置には、温度検出用ダイオードに作用する高周波ノイズを低減するため、コンデンサが半導体基板の厚さ方向に重ねて形成され、温度検出用ダイオードに電気的に並列に接続されていることが開示されている（例えば、下記特許文献１参照。）。
また、別のＭＯＳ型半導体装置として、温度検出用ダイオードの静電耐量を向上させるため、保護用のコンデンサやダイオードが同一基板上に形成され、温度検出用ダイオードに電気的に並列に接続されていることが開示されている（例えば、下記特許文献２、下記特許文献３参照。）。
さらに、別のＭＯＳ型半導体装置として、温度検出用ダイオードの保護用ダイオードに静電気の放電などによって保護用ダイオードの降伏電圧を超える電圧が逆方向に印加されたときに特性変化や破損を防止するためのコンデンサを備えていることが開示されている（例えば、下記特許文献４参照。）。
また、別のＭＯＳ型半導体装置として、温度検出用ダイオードの配置位置が温度検出用ダイオードの下部（温度検出用ダイオードよりも半導体基板側の部分）の拡散構造に制限されないようにするため、半導体基板上に絶縁膜を形成し、その絶縁膜上に導電層を形成し、さらにその上に絶縁膜を介して温度検出用ダイオードを形成し、温度検出用ダイオードを半導体基板から電気的に分離していることが開示されている（例えば、下記特許文献５参照。）。
また、別のＭＯＳ型半導体装置として、半導体基板主面上に形成した絶縁膜上に、多結晶シリコンダイオードが絶縁膜を介して２層に形成され、多結晶シリコンダイオード間の絶縁膜を容量成分領域として備えた装置が開示されている（例えば、下記特許文献６参照。）。下記特許文献６では、コンデンサとしている絶縁膜は開口部を有し、絶縁膜上部の多結晶シリコンダイオードと絶縁膜下部の多結晶シリコンダイオードとを開口部で接続する。このように多結晶シリコンダイオードを２層に形成することで多結晶シリコンダイオードの占有面積の小型化を図り、かつコンデンサを半導体基板と電気的に絶縁することで安定した静電容量が得られる。
また、別のＭＯＳ型半導体装置として、ゲートパッド内にストライプ状又は矩形状の複数のツェナーダイオード形成し、並列に接続して静電耐量を向上させた装置が開示されている（例えば、下記特許文献７参照。）。また、ＭＯＳ型半導体装置の製造方法としては、多結晶シリコンダイオード、コンデンサ及び抵抗を絶縁ゲート型半導体素子と同一半導体基板上に形成するときの工程数を低減するため、ゲート酸化膜とゲート酸化膜より厚い酸化膜とを形成し、その上に多結晶シリコン層を形成してゲート電極と、ダイオード、コンデンサ及び抵抗とをパターニングして形成する製造方法が開示されている（例えば、下記特許文献８参照。）。
また、ＭＯＳ型半導体装置の別の製造方法として、温度検出用ダイオードと半導体基板との間の絶縁膜をゲート酸化膜と同じ工程で形成する方法が開示されている（例えば、下記特許文献９参照。）。
特許第４３２９８２９号公報 特開平７−２０２２２４号公報 特許第４７６５２５２号公報 特開２００７−３３５４７４号公報 特開２００５−２６２７９号公報 特開平６−４５６２０号公報 特開２００９−４３９５３号公報 特許第３４１３５６９号公報 特開２０１０−１２９７０７号公報
従来のＭＯＳ型半導体装置では、図２０に示すようにＭＯＳ型半導体装置の温度が最も高温になる中央部付近に温度検出用ダイオード１が配置されている。図２０は、従来のＭＯＳ型半導体装置の構造を示す平面図である。図２１は、図２０の切断線Ａ−Ａ’における断面構造を示す断面図である。温度検出用ダイオード１、アノード電極パッド３及びカソード電極パッド４は、図２１に示すようにゲート絶縁膜３２に比べて厚い絶縁膜１９上に形成されている。温度検出用ダイオード１とアノード電極パッド３とを接続するアノード金属配線６や、温度検出用ダイオード１とカソード電極パッド４とを接続するカソード金属配線７も絶縁膜１９上に形成されている。これらＭＯＳ型半導体装置の構成部を絶縁膜１９上に形成する理由は、ゲート電極パッド５、ソース電極３４、アノード電極又はカソード電極に印加される静電気や過電圧により温度検出用ダイオード１や保護用ダイオード２１、２２の破壊を防ぐためである。
しかしながら、温度検出用ダイオード１や保護用ダイオード２１、２２は静電耐量が低いという問題がある。温度検出用ダイオード１の静電耐量を向上させるには、温度検出用ダイオード１の保護用ダイオードを形成する、高抵抗を接続するなどの方法が取られている。しかし、温度検出用ダイオード１の保護用に大きなダイオードを形成した場合、漏れ電流が増加するという問題や、無効面積が増加することによりオン抵抗（オン電圧）が増加したり、素子面積（活性領域８の面積）が増加してコストアップになるという問題がある。
また、ＭＯＳ型半導体素子のゲート電極３３とソース電極３４との間に形成された保護用ダイオード２１や、ＭＯＳ型半導体素子のゲート電極３３とドレイン電極３５との間に形成された保護用ダイオード２２は、ゲート電極パッド５に沿って形成されている。このため、保護用ダイオード２１、２２の静電容量を上げるには、保護用ダイオード２１、２２のｐｎ接合面積を大きくしなければならず、保護用ダイオード２１、２２の面積増加につながる。したがって、活性領域８の面積が減少してオン抵抗が増加するという問題がある。
本発明は、上述した従来技術による問題点を解消するため、温度検出用ダイオード又は保護用ダイオードの静電耐量を向上させることができる半導体装置及びその製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子に接続されたダイオードと、を備えた半導体装置であって、次の特徴を有する。前記半導体基板の第１主面上に、第１の絶縁膜が形成されている。前記第１の絶縁膜上に導電層が形成されている。前記導電層上に第２の絶縁膜が形成されている。前記第２の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードが配置されている。前記第１導電型層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２導電型層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。そして、前記導電層は電気的に絶縁されている。
また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記半導体素子は、次の構成を備える。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の前記第１主面側の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、ゲート絶縁膜を介してゲート電極が形成されている。
また、この発明にかかる半導体装置は、上述した発明において、前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記導電層は、前記第２の絶縁膜を介して前記第１導電型層と対向する第１導電層部と、前記第２の絶縁膜を介して前記第２導電型層と対向する第２導電層部と、に分割されている。前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれている。前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサが形成されている。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサが形成されている。前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサが形成されている。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、次の特徴を有する。前記半導体素子の活性領域内に、前記温度検出用ダイオードが配置されている。前記半導体基板の第１主面側に、前記温度検出用ダイオードのアノードに接続されるアノード金属配線が配置されている。前記半導体基板の前記第１主面側に、前記温度検出用ダイオードのカソードに接続されるカソード金属配線が配置されている。前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に、第１の絶縁膜が形成されている。前記第１の絶縁膜上に導電層が形成されている。前記導電層上に第２の絶縁膜が形成されている。前記第２の絶縁膜と前記アノード金属配線との間に、前記アノード金属配線に接続された第１の半導体層が形成されている。前記第２の絶縁膜と前記カソード金属配線との間に、前記カソード金属配線に接続された第２の半導体層が形成されている。前記第１の半導体層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２の半導体層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。そして、前記導電層は電気的に絶縁されている。
また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記半導体素子は、次の構成を有する。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の前記第１主面側の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、ゲート絶縁膜を介してゲート電極が形成されている。
また、この発明にかかる半導体装置は、上述した発明において、前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサを備えたことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記導電層は、前記第２の絶縁膜を介して前記第１の半導体層と対向する第１導電層部と、前記第２の絶縁膜を介して前記第２の半導体層と対向する第２導電層部と、に分割されている。前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれている。前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサが形成されている。
また、この発明にかかる半導体装置は、上述した発明において、さらに次の特徴を有する。前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサが形成されている。前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサが形成されている。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードは、前記半導体素子の活性領域内に形成され、前記半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、前記第３半導体領域に接続されるドレイン電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した発明において、次の特徴を有する。まず、前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程を行う。次に、前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程を行う。次に、前記ゲート電極及び前記導電層をパターニングする工程を行う。次に、パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程を行う。次に、前記第２の絶縁膜上に多結晶シリコンからなる第２半導体層を形成する工程を行う。次に、第１導電型不純物をイオン注入することにより、前記第２半導体層に選択的に前記ダイオードの前記第１導電型層を形成するとともに、前記第１半導体領域の前記第１主面側の表面層に前記半導体素子のソース領域となる前記第２半導体領域を形成する工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、上述した発明において、次の特徴を有する。まず、前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程を行う。次に、前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程を行う。次に、前記ゲート電極及び前記導電層をパターニングする工程を行う。次に、パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程を行う。次に、前記第２の絶縁膜上の前記アノード金属配線側に多結晶シリコンからなる前記第１の半導体層を形成するとともに、前記第２の絶縁膜上の前記カソード金属配線側に多結晶シリコンからなる前記第２の半導体層とを形成する工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子に接続されたダイオードと、を備えた半導体装置であって、次の特徴を有する。前記半導体基板の第１主面上に、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下の厚さの第１の絶縁膜が形成されている。前記第１の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードが配置されている。前記第１導電型層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２導電型層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。
また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記絶縁ゲート型半導体素子は、次の構成を有する。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、前記ゲート絶縁膜を介してゲート電極が形成されている。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、次の特徴を有する。前記絶縁ゲート型半導体素子の活性領域内に前記温度検出用ダイオードが配置されている。前記半導体基板の第１主面側に、前記温度検出用ダイオードのアノードに接続されるアノード金属配線が配置されている。前記半導体基板の前記第１主面側に、前記温度検出用ダイオードのカソードに接続されるカソード金属配線が配置されている。前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下までの厚さの第１の絶縁膜が形成されている。前記第１の絶縁膜と前記アノード金属配線との間に、前記アノード金属配線に接続された第１の半導体層が形成されている。前記第１の絶縁膜と前記カソード金属配線との間に、前記カソード金属配線に接続された第２の半導体層が形成されている。前記第１の半導体層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサが形成されている。前記第２の半導体層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサが形成されている。
また、この発明にかかる半導体装置は、上述した発明において、さらに、次の特徴を有する。前記絶縁ゲート型半導体素子は、次の構成を有する。前記半導体基板の前記第１主面の表面層に、第１導電型の第１半導体層が形成されている。前記第１半導体層の前記第１主面側の表面層に、第２導電型の第１半導体領域が選択的に形成されている。前記第１半導体領域の前記第１主面側の表面層に、第１導電型の第２半導体領域が選択的に形成されている。前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に、前記ゲート絶縁膜を介してゲート電極が形成されている。
また、この発明にかかる半導体装置は、上述した発明において、前記ダイオードは、前記絶縁ゲート型半導体素子の活性領域内に形成され、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲート電極と接続されるゲート電極パッドと、前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、前記第３半導体領域に接続されるドレイン電極と、をさらに備える。そして、前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記温度検出用ダイオードは多結晶シリコンで形成されたことを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードは多結晶シリコンで形成されたことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記導電層は多結晶シリコンで形成されたことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記温度検出用ダイオードはツェナーダイオードであることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードはツェナーダイオードであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記絶縁ゲート型半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする。
本発明にかかる半導体装置及びその製造方法によれば、温度検出用ダイオードの下部、温度検出用ダイオードのアノード電極と接続されるアノード金属配線の下部、又は、温度検出用ダイオードのカソード電極と接続されるカソード金属配線の下部に容量成分領域を形成することにより、温度検出用ダイオードの静電耐量を向上させることができるという効果を奏する。また、本発明にかかる半導体装置及びその製造方法によれば、保護用ダイオードの下部容量成分領域を形成することにより、保護用ダイオードの静電耐量を向上させることができるという効果を奏する。
図１は、本発明の実施の形態１にかかる半導体装置の構造を示す説明図である。 図２は、本発明の実施の形態２にかかる半導体装置の構造を示す断面図である。 図３は、本発明の実施の形態２にかかる半導体装置の回路構成を示す回路図である。 図４は、本発明の実施の形態２にかかる半導体装置の構造を示す断面図である。 図５は、本発明の実施の形態３にかかる半導体装置の構造を示す説明図である。 図６は、本発明の実施の形態４にかかる半導体装置の構造を示す説明図である。 図７は、本発明の実施の形態５にかかる半導体装置の構造を示す断面図である。 図８は、本発明の実施の形態５にかかる半導体装置の構造の別の一例を示す断面図である。 図９は、本発明の実施の形態６にかかる半導体装置の構造を示す断面図である。 図１０は、本発明の実施の形態６にかかる半導体装置の構造を示す断面図である。 図１１は、本発明の実施の形態７にかかる半導体装置の構造を示す説明図である。 図１２は、本発明の実施の形態８にかかる半導体装置の構造を示す断面図である。 図１３は、本発明の実施の形態８にかかる半導体装置の回路構成を示す回路図である。 図１４は、本発明の実施の形態８にかかる半導体装置の構造を示す断面図である。 図１５は、本発明の実施の形態９にかかる半導体装置の構造を示す説明図である。 図１６は、本発明の実施の形態１０にかかる半導体装置の構造を示す説明図である。 図１７は、本発明の実施の形態１１にかかる半導体装置の構造を示す断面図である。 図１８は、本発明の実施の形態１２にかかる半導体装置の製造方法を示す断面図である。 図１９は、本発明の実施の形態１３にかかる半導体装置の製造方法を示す断面図である。 図２０は、従来のＭＯＳ型半導体装置の構造を示す平面図である。 図２１は、図２０の切断線Ａ−Ａ’における断面構造を示す断面図である。
以下、本発明にかかる半導体装置及びその製造方法の好適な実施の形態を添付図面に基づいて詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び−は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。なお、以下の実施の形態の説明及び添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
以下の各実施の形態では、ＭＯＳ型半導体素子としてＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を用いたものについて説明するが、ＭＯＳ型半導体素子は、ＭＯＳＦＥＴに限定されるものではなく、例えば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などを適用することができる。
なお、特許請求の範囲に記載の温度検出用ダイオード及び保護用ダイオードは、それぞれ温度検出用ダイオード１及び保護用ダイオード２を示している。
実施の形態１．
本発明の実施の形態１にかかる半導体装置について説明する。図１は、本発明の実施の形態１にかかる半導体装置の構造を示す説明図である。図１（ａ）には本発明の実施の形態１にかかる半導体装置の構造を示す平面図を示し、図１（ｂ）には図１（ａ）の保護用ダイオード２１、２２の等価回路図を示す。
図１（ａ）、１（ｂ）に示すように、実施の形態１にかかる半導体装置は、ＭＯＳＦＥＴ５１と、温度検出用ダイオード１と、保護用ダイオード２１、２２（保護用ダイオード２）と、を備える。温度検出用ダイオード１は、ＭＯＳＦＥＴ５１の温度を検出する機能を有する。保護用ダイオード２１は、ＭＯＳＦＥＴ５１のゲートＧとソースＳとの間に接続され、例えば静電気やサージ（過渡的な過電圧）による絶縁破壊を防止する機能を有する。保護用ダイオード２２は、ＭＯＳＦＥＴ５１のゲートＧとドレインＤとの間に接続され、例えば静電気やサージによる素子破壊を防止する機能を有する。
温度検出用ダイオード１は、温度が最も高くなるＭＯＳＦＥＴ５１の活性領域８の中央部付近に形成される。活性領域８の、温度検出用ダイオード１、アノード金属配線６及びカソード金属配線７以外の部分を覆うように、ＭＯＳＦＥＴ５１のソース電極３４（ソースＳ）が配置されている。活性領域８の外周部には、温度検出用ダイオード１のアノードＡと接続されるアノード電極パッド３、温度検出用ダイオード１のカソードＫと接続されるカソード電極パッド４、及び、ＭＯＳＦＥＴ５１のゲートＧと接続されるゲート電極パッド５が形成されている。アノード電極パッド３、カソード電極パッド４及びゲート電極パッド５は、例えば、活性領域８の外周に沿うように配置される。ＭＯＳＦＥＴ５１のドレイン電極３５（ドレインＤ）は、ゲート電極パッド５よりも半導体装置の外周側に配置されている。
温度検出用ダイオード１と、アノード電極パッド３及びカソード電極パッド４とは離れて配置されている。そして、温度検出用ダイオード１のアノードＡ（図１（ｂ））とアノード電極パッド３とは、アノード金属配線６によって接続されている。温度検出用ダイオード１のカソードＫとカソード電極パッド４とは、カソード金属配線７によって接続されている。アノード金属配線６及びカソード金属配線７は、それぞれ、例えば活性領域８の外周に沿うように、温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４まで延びている。保護用ダイオード２１は、ゲート電極パッド５の半導体装置の内側（活性領域８の中央部側）に、ゲート電極パッド５、アノード電極パッド３、及びカソード電極パッド４に沿うように形成され、ゲート電極パッド５とソース電極３４とに接続されている。
保護用ダイオード２２は、ゲート電極パッド５の半導体装置の外周側に沿うように形成され、ゲート電極パッド５とドレイン電極３５とに接続されている。アノード金属配線６の下部（アノード金属配線６よりも紙面奥行側に配置された図示省略する半導体基板側の部分）と、カソード金属配線７の下部（カソード金属配線７よりも半導体基板側の部分）とには、半導体層と、当該半導体層の下面（図示省略する半導体基板側の面）に接して設けられた温度検出用ダイオード１の静電耐量を向上させるための容量成分領域（不図示）とが形成される。
また、温度検出用ダイオード１の下部（温度検出用ダイオード１よりも半導体基板側の部分）及び保護用ダイオード２１、２２の下部（保護用ダイオード２１、２２よりも半導体基板側の部分）にも容量成分領域（不図示）を形成し、活性領域８の面積を減少させることなく、温度検出用ダイオード１及び保護用ダイオード２１、２２の静電耐量を向上させることができる。なお、温度検出用ダイオード１、保護用ダイオード２１、２２は、それぞれ用途に応じて単独で形成しても良いし、又はこれらを組み合わせて形成しても良い。
以上、説明したように、実施の形態１によれば、温度検出用ダイオード１とアノード電極パッド３を接続するアノード金属配線６の下部、及び、温度検出用ダイオード１とカソード電極パッド４とを接続するカソード金属配線７の下部に容量成分領域を形成することにより、温度検出用ダイオード１の静電耐量を向上させることができる。また、実施の形態１によれば、温度検出用ダイオード１及び保護用ダイオード２１、２２の下部に容量成分領域を形成することにより、活性領域８の面積を減少させることなく、温度検出用ダイオード１及び保護用ダイオード２１、２２の静電耐量を向上させることができる。
実施の形態２．
本発明の実施の形態２にかかる半導体装置として、実施の形態１の温度検出用ダイオード１、アノード金属配線６及びカソード金属配線７について詳細に説明する。図２及び図４は、本発明の実施の形態２にかかる半導体装置の構造を示す断面図である。図３は、本発明の実施の形態２にかかる半導体装置の回路構成を示す回路図である。実施の形態２にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図２は、図１（ａ）の切断線Ａ−Ａ’ における断面構造を示す断面図である。図３は、図２の等価回路図である。図４は、図１（ａ）の切断線Ｂ−Ｂ’ における断面構造を示す断面図である。
図２〜４に示すように、実施の形態２にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層（基板第１主面側の表面層、以下、単に表面層とする）に、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面（半導体基板１００の第２主面）にドレイン電極３７が形成されている。
オン状態のときに電流が流れる活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、トレンチ３１の内部には、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物（例えばｎ型不純物）がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクト（導通接続）している。
温度検出用ダイオード１の下部（温度検出用ダイオード１よりも半導体基板１００側の部分）には、第１半導体領域１０上（すなわち、半導体基板１００の第１主面上）に第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面（半導体基板１００側に対して反対側の表面）に、不純物がドープされた多結晶シリコンであるｎ+型の導電層１４が形成されている。導電層１４の上面に第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面に、多結晶シリコンにより温度検出用ダイオード１が形成される。第２の絶縁膜１３は、酸化膜からなる。第２の絶縁膜１３の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
温度検出用ダイオード１は、ｐ+型層１１１とｎ+型層１１２とからなるツェナーダイオードを複数直列接続して構成されている。ｐ+型層１１１は、例えば、硼素（Ｂ）をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素（Ａｓ）やリン（Ｐ）をドープした多結晶シリコンからなる。
アノード金属配線６は、温度検出用ダイオード１とアノード電極パッド３とを接続する。アノード金属配線６の下部（アノード金属配線６よりも半導体基板１００側の部分）には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、多結晶シリコンである導電層１４が形成される。導電層１４の上面には、ゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、第１の半導体層１５が形成される。
カソード金属配線７は、温度検出用ダイオード１とカソード電極パッド４の間を接続する。カソード金属配線７の下部（カソード金属配線７よりも半導体基板１００側の部分）には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、多結晶シリコンである導電層１４が形成される。導電層１４の上面には、ゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、第２の半導体層１６が形成される。
第１の半導体層１５及び第２の半導体層１６は、不純物がドープされた多結晶シリコンからなる。第１の半導体層１５及び第２の半導体層１６の厚さ（膜厚）は、例えば０．５μｍ〜１μｍ程度である。第１の半導体層１５及び第２の半導体層１６を形成するための多結晶シリコンの形成、イオン注入及び熱拡散の工程は、温度検出用ダイオード１の形成と同じ工程で行われる。第１の半導体層１５及び第２の半導体層１６の導電型は、ｐ型、ｎ型のいずれの導電型であっても良い。多結晶シリコンにドープする不純物としては、多結晶シリコンを例えばｐ型とする場合は硼素を用い、ｎ型とする場合は砒素やリンを用いることができる。
アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６は、同一の第１半導体領域１０、第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３上に形成されている。
また、温度検出用ダイオード１、アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６は、同一の第１半導体領域１０、第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３上に形成されている。
導電層１４は、例えば不純物濃度４×１０20ｃｍ-3〜５×１０20ｃｍ-3でｎ型にドープされた多結晶シリコンである。導電層１４は、例えば、トレンチ３１の内部に設けられたゲート電極３３と同時に形成される。このため、導電層１４の厚さは、トレンチ３１の内部を埋め込むのに必要な厚さであれば良く、本発明の実施の形態２では例えば０．５μｍ程度であっても良い。
なお、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。これにより、各電極に印加されるサージ電圧の悪影響が導電層１４に及ぶことを回避することができる。
このように、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に温度検出用ダイオード１を設けることにより、温度検出用ダイオード１と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ２（Ｃ２ａ〜Ｃ２ｊ）を形成することができる。さらに、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ１（Ｃ１ａ〜Ｃ１ｅ）を形成することができる。
また、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に第１の半導体層１５を設けることにより、アノード金属配線６の下部の第１の半導体層１５と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ４を形成することができる。また、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に第２の半導体層１６を設けることにより、カソード金属配線７の下部の第２の半導体層１６と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ５を形成することができる。さらに、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ３を形成することができる。
コンデンサＣ４及びコンデンサＣ５は、第２の絶縁膜１３の上面に第１の半導体層１５及び第２の半導体層１６を形成せずに、アノード金属配線６及びカソード金属配線７を直接形成しても第２の絶縁膜１３を容量成分領域とすることができるが、次の理由により好ましくない。アノード金属配線６及びカソード金属配線７を形成する前に、半導体基板１００の第１主面側を層間絶縁膜１７で覆い、層間絶縁膜１７をエッチングする工程を行う。第２の絶縁膜１３の上面に第１の半導体層１５及び第２の半導体層１６を形成しない場合、層間絶縁膜１７をエッチングする工程によって、第２の絶縁膜１３の表面にエッチング残渣やダメージが生じる。これにより、第２の絶縁膜１３の厚さにばらつきが生じ、容量成分領域のばらつきが発生するからである。
このため、第２の絶縁膜１３の上面に第１の半導体層１５及び第２の半導体層１６を形成することで、層間絶縁膜１７のエッチングの影響を受けずに、安定した容量成分領域を有するコンデンサＣ４及びコンデンサＣ５を形成することができる。
なお、第２の絶縁膜１３を容量成分領域とするコンデンサＣ２、コンデンサＣ４、コンデンサＣ５の容量は、第２の絶縁膜１３の厚さを変えることで必要とする静電耐量に調整することができる。
例えば、温度検出用ダイオード１の静電耐圧が２００Ｖ程度までの場合は、静電容量が９０ｐＦ程度必要となるため、第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
また、第１の絶縁膜１２の厚さはゲート絶縁膜３２の厚さ以上の厚さであれば良いが、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域として使用するためには、ゲート絶縁膜３２の厚さ以上から１０００Å程度の厚さとすることが望ましい。一方、第１の絶縁膜１２を容量成分領域として使用しない場合は、第１の絶縁膜１２の厚さの上限は特になく、第１の絶縁膜１２の厚さは、例えば半導体基板１００の第１主面（表面）上に形成される図示しないフィールド酸化膜と同じ厚さとすることができる。
以上、説明したように、実施の形態２によれば、導電層１４と温度検出用ダイオード１との間に容量成分領域を形成することで、温度検出用ダイオード１の面積を増加させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。また、実施の形態２によれば、温度検出用ダイオード１の下部の第１半導体領域１０と導電層１４との間に容量成分領域を形成することで、さらに温度検出用ダイオード１の静電耐量を向上させることができる。
また、実施の形態２によれば、アノード金属配線６及びカソード金属配線７の下部の導電層１４と第１の半導体層１５及び第２の半導体層１６との間に容量成分領域を形成することで、活性領域８を減少させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。また、実施の形態２によれば、アノード金属配線６及びカソード金属配線７の下部の導電層１４と第１半導体領域１０との間に容量成分領域を形成することで、さらに温度検出用ダイオード１の静電耐量を向上させることができる。
実施の形態３．
本発明の実施の形態３にかかる半導体装置として、実施の形態１の保護用ダイオード２１について詳細に説明する。図５は、本発明の実施の形態３にかかる半導体装置の構造を示す説明図である。実施の形態３にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図５（ａ）は、図１（ａ）の切断線Ｃ−Ｃ’における断面構造を示す断面図であり、図５（ｂ）は図５（ａ）の等価回路図である。
図５に示すように、実施の形態３にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層には、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、トレンチ３１の内部には、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクトしている。
保護用ダイオード２１は、ソース電極３４とゲート電極パッド５との間に配置されている。保護用ダイオード２１の下部には、第１半導体領域１０上に第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面に不純物がドープされた多結晶シリコンであるｎ+型の導電層１４が形成される。導電層１４の上面に第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、多結晶シリコンにより保護用ダイオード２１が形成される。保護用ダイオード２１は、ゲートＧ（ゲート電極パッド５）とソースＳ（ソース電極３４）との間に接続される。第２の絶縁膜１３は、酸化膜からなる。第２の絶縁膜１３の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
ゲートＧとソースＳとの間の保護用ダイオード２１は、ｐ+型層１１１とｎ+型層１１２とからなる多段の双方向ツェナーダイオードである。すなわち、保護用ダイオード２１は、ｐ+型層１１１とｎ+型層１１２とが並ぶ方向に、ｐ+型層１１１とｎ+型層１１２とが交互に繰り返し配置されてなる。保護用ダイオード２１の両端部はｎ+型層１１２であり、一方の端部のｎ+型層１１２がゲートＧに接続され、他方の端部のｎ+型層１１２がソースＳに接続されている。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
導電層１４は、例えば不純物濃度４×１０20ｃｍ-3〜５×１０20ｃｍ-3でｎ型にドープされた多結晶シリコンである。導電層１４は、例えば、トレンチ３１の内部に設けられたゲート電極３３と同時に形成される。このため、導電層１４の厚さは、トレンチ３１の内部を埋め込むのに必要な厚さであれば良く、本発明の実施の形態では例えば０．５μｍ程度であっても良い。
なお、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。これにより、各電極に印加されるサージ電圧の悪影響が導電層１４に及ぶことを回避することができる。
このように、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に保護用ダイオード２１を設けることにより、保護用ダイオード２１と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ７（Ｃ７ａ〜Ｃ７ｅ）を形成することができる。さらに、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ６を形成することができる。
なお、第２の絶縁膜１３を容量成分領域とするコンデンサＣ７の容量は、第２の絶縁膜１３の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２１の静電耐圧が２００Ｖ程度までの場合は、静電容量が９０ｐＦ程度必要となるため、第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
また、第１の絶縁膜１２の厚さはゲート絶縁膜３２の厚さ以上の厚さであれば良いが、導電層１４と第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域として使用するためには、ゲート絶縁膜３２の厚さ以上から１０００Å程度の厚さとすることが望ましい。一方、第１の絶縁膜１２を容量成分領域として使用しない場合は、第１の絶縁膜１２の厚さの上限は特になく、第１の絶縁膜１２の厚さは、例えば半導体基板１００の第１主面上に形成される図示しないフィールド酸化膜と同じ厚さとすることができる。
以上、説明したように、実施の形態３によれば、導電層１４と保護用ダイオード２１との間に容量成分領域を形成することによって、保護用ダイオード２１の面積を増加させることなく、保護用ダイオード２１の静電耐量を向上させることができる。また、実施の形態３によれば、保護用ダイオード２１の下部の第１半導体領域１０と導電層１４との間に容量成分領域を形成することで、さらに保護用ダイオード２１の静電耐量を向上させることができる。
実施の形態４．
本発明の実施の形態４にかかる半導体装置として、実施の形態１の保護用ダイオード２２について詳細に説明する。図６は、本発明の実施の形態４にかかる半導体装置の構造を示す説明図である。実施の形態４にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図６（ａ）は、図１（ａ）の切断線Ｄ−Ｄ’ における断面構造を示す断面図であり、図６（ｂ）は図６（ａ）の等価回路図である。
図６に示すように、実施の形態４にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。ゲート電極パッド５側（内側）の第１半導体層９の表面層には、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。ドレイン電極３５側（外周側）の第１半導体層９の表面層には、ｎ+型のドレイン領域３６が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
保護用ダイオード２２は、ゲート電極パッド５とドレイン電極３５の間に配置されている。半導体基板１００の第１主面上には、ゲート電極パッド５側の第１半導体領域１０とドレイン電極３５側のドレイン領域３６とにまたがるように第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面に不純物がドープされた多結晶シリコンであるｎ+型の導電層１４が形成される。導電層１４の上面に第２の絶縁膜１３が形成される。第２の絶縁膜１３の上面には、多結晶シリコンにより保護用ダイオード２２が形成される。保護用ダイオード２２は、ゲートＧ（ゲート電極パッド５）とドレインＤ（ドレイン電極３５）との間に接続される。第２の絶縁膜１３は、酸化膜からなる。第２の絶縁膜１３の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
ゲートＧとドレインＤとの間の保護用ダイオード２２は、ｐ+型層１１１とｎ+型層１１２とからなる多段の双方向ツェナーダイオードである。すなわち、保護用ダイオード２２は、ｐ+型層１１１とｎ+型層１１２とが並ぶ方向に、ｐ+型層１１１とｎ+型層１１２とが交互に繰り返し配置されてなる。保護用ダイオード２２の両端部はｎ+型層１１２であり、一方の端部のｎ+型層１１２がゲートＧに接続され、他方の端部のｎ+型層１１２がドレインＤに接続されている。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
導電層１４は、例えば不純物濃度４×１０20ｃｍ-3〜５×１０20ｃｍ-3でｎ型にドープされた多結晶シリコンである。導電層１４は、例えば、トレンチ３１の内部に設けられたゲート電極３３と同時に形成される。このため、導電層１４の厚さは、トレンチ３１の内部を埋め込むのに必要な厚さであれば良く、本発明の実施の形態では例えば０．５μｍ程度であっても良い。
なお、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。これにより、各電極に印加されるサージ電圧の悪影響が導電層１４に及ぶことを回避することができる。
このように、第１半導体領域１０上に第１の絶縁膜１２、導電層１４及び第２の絶縁膜１３を積層し、第２の絶縁膜１３の上面に保護用ダイオード２２を設けることにより、保護用ダイオード２２と導電層１４との間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ９（Ｃ９ａ〜Ｃ９ｅ）を形成することができる。さらに、導電層１４と半導体基板１００との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ８を形成することができる。
なお、第２の絶縁膜１３を容量成分領域とするコンデンサＣ９の容量は、第２の絶縁膜１３の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２２の静電耐圧２００Ｖ程度までの場合は、静電容量が９０ｐＦ程度必要となるため、第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
また、第１の絶縁膜１２の厚さはゲート絶縁膜３２の厚さ以上の厚さであれば良いが、導電層１４と半導体基板１００との間の第１の絶縁膜１２を容量成分領域として使用するためには、ゲート絶縁膜３２の厚さ以上から１０００Å程度の厚さとすることが望ましい。一方、第１の絶縁膜１２を容量成分領域として使用しない場合は、第１の絶縁膜１２の厚さの上限は特になく、第１の絶縁膜１２の厚さは、例えば半導体基板１００の第１主面上に形成される図示しないフィールド酸化膜と同じ厚さとすることができる。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を有する。また、実施の形態４によれば、導電層１４と保護用ダイオード２２との間に容量成分領域を形成することで、保護用ダイオード２２の面積を増加させることなく、保護用ダイオード２２の静電耐量を向上させることができる。また、実施の形態４によれば、保護用ダイオード２２の下部の第１半導体領域１０と導電層１４との間に容量成分領域を形成することで、さらに保護用ダイオード２２の静電耐量を向上させることができる。
実施の形態５．
本発明の実施の形態５にかかる半導体装置について説明する。図７は、本発明の実施の形態５にかかる半導体装置の構造を示す断面図である。図８は、本発明の実施の形態５にかかる半導体装置の構造の別の一例を示す断面図である。実施の形態５にかかる半導体装置は、実施の形態２にかかる半導体装置の変形例である。実施の形態５にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。実施の形態５にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、層間絶縁膜１７の、第１の半導体層１５と第２の半導体層１６とに挟まれた部分を容量成分領域とする点である。
図７は、実施の形態５にかかる半導体装置における、図１の切断線Ｂ−Ｂ’での断面構造を示す断面図である。アノード金属配線６下部の第１の半導体層１５と、カソード金属配線７の下部の第２の半導体層１６との間隔を狭めて、第１の半導体層１５と第２の半導体層１６との間の層間絶縁膜１７を容量成分領域とするコンデンサＣ１０を形成することができる。第１の半導体層１５と第２の半導体層１６との間隔は例えば０．５μｍ程度であっても良い。
図８は、実施の形態５にかかる半導体装置における、図１の切断線Ｂ−Ｂ’ での断面構造の別の一例を示す断面図である。第１の半導体層１５と第２の半導体層１６との間に凹部を残すように層間絶縁膜１７が形成されている。そして、層間絶縁膜１７の凹部を埋め込むようにアノード金属配線６を形成することにより、アノード金属配線６と第２の半導体層１６との間の層間絶縁膜１７を容量成分領域とするコンデンサＣ１１を形成することができる。
図７、図８に示すいずれの半導体装置であっても、温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４までの間に設けられたアノード金属配線６及びカソード金属配線７の下部に、活性領域８の面積を減少させることなく容量成分領域を形成することができ、温度検出用ダイオード１の静電耐量を向上させることができる。
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を有する。
実施の形態６．
本発明の実施の形態６にかかる半導体装置について説明する。図９、図１０は、本発明の実施の形態６にかかる半導体装置の構造を示す断面図である。実施の形態６にかかる半導体装置は、実施の形態２にかかる半導体装置の変形例である。実施の形態６にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。実施の形態６にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、厚さ方向に貫通する第２の絶縁膜１３によって導電層１４を複数に分割している点である。
図９は、実施の形態６にかかる半導体装置における、図１の切断線Ａ−Ａ’での温度検出用ダイオード１の断面構造を示す断面図である。導電層１４を第２の絶縁膜１３を介して形成された温度検出用ダイオード１の導電型層（ｐ+型層１１１及びｎ+型層１１２）毎に導電層１４ａ、導電層１４ｂに分割する。具体的には、導電層１４は、第２の絶縁膜１３を介してｐ+型層１１１に対向する導電層１４ａと、第２の絶縁膜１３を介してｎ+型層１１２に対向する導電層１４ｂとに分割されている。分割した導電層１４ａと導電層１４ｂとの間は、第２の絶縁膜１３で埋め込まれる。これにより、導電層１４ａと導電層１４ｂとの間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ１２を形成することができる。
図１０は、実施の形態６にかかる半導体装置における、図１の切断線Ｂ−Ｂ’での断面構造を示す断面図である。導電層１４を第２の絶縁膜１３を介して形成された第１の半導体層１５側の導電層１４ａと第２の半導体層１６側の導電層１４ｂとに分割する。すなわち、第２の絶縁膜１３を介して第１の半導体層１５に対向する導電層１４ａと、第２の絶縁膜１３を介して第２の半導体層１６に対向する導電層１４ｂが配置される。分割した導電層１４ａと導電層１４ｂとの間は、第２の絶縁膜１３で埋め込まれる。
分割した導電層１４ａと導電層１４ｂとの間の第２の絶縁膜１３を容量成分領域とするコンデンサＣ１３を形成することができる。符号Ｃ３ａ、Ｃ３ｂは、導電層１４ａ、１４ｂと第１半導体領域１０との間の第１の絶縁膜１２を容量成分領域とするコンデンサである。図９、図１０のように、導電層１４は、導電層１４の上面に第２の絶縁膜１３を介して配置される素子を構成する導電型層ごとに当該導電型層に対向する部分を分割しても良く、例えば、実施の形態３で説明したゲートＧとソースＳとの間の保護用ダイオード２１や、実施の形態４で説明したゲートＧとドレインＤとの間の保護用ダイオード２２にも適用することができる。
以上、説明したように、実施の形態６によれば、実施の形態１〜５と同様の効果を有する。
実施の形態７．
本発明の実施の形態７にかかる半導体装置について説明する。図１１は、本発明の実施の形態７にかかる半導体装置の構造を示す説明図である。実施の形態７にかかる半導体装置は、実施の形態３の変形例である。実施の形態７にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。実施の形態７にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、導電層１４を、厚さ方向に貫通する第２の絶縁膜１３によって、保護用ダイオード２１が配置される導電層１４ａと、保護用ダイオード２１が配置されない導電層１４ｂとに分割している点である。
図１１（ａ）は、実施の形態７にかかる半導体装置における、図１の切断線Ｃ−Ｃ’での断面構造を示す断面図である。図１１（ｂ）は、図１１（ａ）の等価回路図である。導電層１４を図中の導電層１４ａ、１４ｂのように分離する。分離した一方の導電層１４ａの上面にはゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第２の絶縁膜１３が形成され、さらに第２の絶縁膜１３の上面に保護用ダイオード２１が形成される。他方の導電層１４ｂはソース電極３４に接続される。
このとき、導電層１４ａは、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極及びカソード電極と電気的に絶縁されている。導電層１４ａと導電層１４ｂとの間の層間絶縁膜１７を容量成分領域とするコンデンサＣ１４を形成することができる。
以上、説明したように、実施の形態７によれば、実施の形態１〜６と同様の効果を有する。
実施の形態８．
本発明の実施の形態８にかかる半導体装置について説明する。図１２及び図１４は、本発明の実施の形態８にかかる半導体装置の構造を示す断面図である。図１３は、本発明の実施の形態８にかかる半導体装置の回路構成を示す回路図である。実施の形態８にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１２は、実施の形態８にかかる半導体装置における、図１の切断線Ａ−Ａ’での断面構造を示す断面図である。図１３は、図１２の等価回路図である。図１４は、実施の形態８にかかる半導体装置における、図１の切断線Ｂ−Ｂ’での断面構造を示す断面図である。本発明の実施の形態８にかかる半導体装置が本発明の実施の形態２にかかる半導体装置と異なる点は、導電層１４及び第２の絶縁膜１３を設けずに、第１の絶縁膜１２の上面に温度検出用ダイオード１、アノード金属配線６及びカソード金属配線７を形成する点である。
図１２〜１４に示すように、実施の形態８にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層に、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、トレンチ３１の内部には、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクトしている。
温度検出用ダイオード１の下部には、第１半導体領域１０上に第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面に、多結晶シリコンにより温度検出用ダイオード１が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
温度検出用ダイオード１は、ｐ+型層１１１とｎ+型層１１２とからなるツェナーダイオードを複数直列接続して構成されている。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
温度検出用ダイオード１とアノード電極パッド３とを接続するアノード金属配線６の下部には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、第１の半導体層１５が形成される。
温度検出用ダイオード１とカソード電極パッド４とを接続するカソード金属配線７の下部には、第１半導体領域１０上にゲート絶縁膜３２の厚さ以上の厚さの酸化膜である第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、第２の半導体層１６が形成される。
第１の半導体層１５及び第２の半導体層１６は、不純物がドープされた多結晶シリコンからなる。第１の半導体層１５及び第２の半導体層１６の厚さは、例えば０．５μｍ〜１μｍ程度である。第１の半導体層１５及び第２の半導体層１６を形成するための多結晶シリコンの形成、イオン注入及び熱拡散の工程は、温度検出用ダイオード１の形成と同じ工程で行われる。第１の半導体層１５及び第２の半導体層１６の導電型は、ｐ型、ｎ型のいずれの導電型であっても良い。多結晶シリコンにドープする不純物としては、例えばｐ型とする場合は硼素を用い、ｎ型とする場合は砒素やリンを用いて形成できる。
アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６は、同一の第１半導体領域１０、第１の絶縁膜１２上に形成されている。また、温度検出用ダイオード１、アノード金属配線６の下部の第１の半導体層１５、及びカソード金属配線７の下部の第２の半導体層１６も同一の第１半導体領域１０及び第１の絶縁膜１２上に形成されている。
このように、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に温度検出用ダイオード１を設けることにより、温度検出用ダイオード１の下部に、第１半導体領域１０と温度検出用ダイオード１との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４１（Ｃ４１ａ〜Ｃ４１ｊ）を形成することができる。
また、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に第１の半導体層１５を設けることにより、アノード金属配線６の下部に、第１半導体領域１０と第１の半導体層１５との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４２を形成することができる。
また、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に第２の半導体層１６を設けることにより、カソード金属配線７下部に、第１半導体領域１０と第２の半導体層１６との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４３を形成することができる。
第１の絶縁膜１２上に第１の半導体層１５及び第２の半導体層１６を形成せずに、アノード金属配線６とカソード金属配線７とを直接形成しても第１の絶縁膜１２を容量成分領域とすることができるが、次の理由により好ましくない。アノード金属配線６及びカソード金属配線７を形成する前に、半導体基板１００の第１主面側を層間絶縁膜１７で覆い、層間絶縁膜１７をエッチングする工程を行う。第１の絶縁膜１２の上面に第１の半導体層１５及び第２の半導体層１６を形成しない場合、層間絶縁膜１７をエッチングする工程によって、第１の絶縁膜１２の表面にエッチング残渣やダメージが生じる。これにより、第１の絶縁膜１２の厚さにばらつきが生じ、容量成分領域のばらつきが発生するからである。
このため、第１の絶縁膜１２の上面に第１の半導体層１５及び第２の半導体層１６を形成することで、層間絶縁膜１７のエッチングの影響を受けずに、安定した容量成分領域を有するコンデンサＣ４２及びコンデンサＣ４３を形成することができる。
なお、第１の絶縁膜１２を容量成分領域とするコンデンサＣ４１、コンデンサＣ４２及びコンデンサＣ４３の容量は、第１の絶縁膜１２の厚さを変えることで必要とする静電耐量に調整することができる。
例えば、温度検出用ダイオード１の静電耐圧２００Ｖ程度までの場合は、静電容量は９０ｐＦ程度必要となるため、第１の絶縁膜１２の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
以上、説明したように、実施の形態８によれば、温度検出用ダイオード１の下部の第１半導体領域１０と温度検出用ダイオード１との間に容量成分領域を形成することで、温度検出用ダイオード１の面積を増加させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。
また、実施の形態８によれば、アノード金属配線６及びカソード金属配線７の下部の第１半導体領域１０と第１の半導体層１５及び第２の半導体層１６との間に容量成分領域を形成することで、活性領域８を減少させることなく、温度検出用ダイオード１の静電耐量を向上させることができる。
実施の形態９．
本発明の実施の形態９にかかる半導体装置について説明する。図１５は、本発明の実施の形態９にかかる半導体装置の構造を示す説明図である。実施の形態９にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１５（ａ）は、実施の形態９にかかる半導体装置における、図１の切断線Ｃ−Ｃ’ での断面構造を示す断面図である。図１５（ｂ）は図１５（ａ）の等価回路図である。本発明の実施の形態９にかかる半導体装置が本発明の実施の形態３にかかる半導体装置と異なる点は、導電層１４及び第２の絶縁膜１３を設けずに、第１の絶縁膜１２の上面に保護用ダイオード２１を形成する点である。
図１５に示すように、実施の形態９にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。第１半導体層９の表面層に、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。半導体基板１００の第２主面側にｎ+型のドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
活性領域８には、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９に達するトレンチ３１が形成されている。トレンチ３１の内部には、トレンチ３１の内壁に沿ってゲート絶縁膜３２が形成されている。また、そのトレンチ３１の内部に、ゲート絶縁膜３２を介してゲート電極３３が埋め込まれている。ゲート絶縁膜３２は、酸化膜からなる。ゲート電極３３は、不純物がドープされた多結晶シリコンからなり層間絶縁膜１７で覆われている。トレンチ３１の側壁に隣接してソース領域となるｎ+型の第２半導体領域１１が形成されている。第２半導体領域１１及び第１半導体領域１０には、ソース電極３４がコンタクトしている。
保護用ダイオード２１は、ソース電極３４とゲート電極パッド５との間に配置されている。保護用ダイオード２１の下部には、第１半導体領域１０上に第１の絶縁膜１２が形成される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。第１の絶縁膜１２の上面には、多結晶シリコンにより保護用ダイオード２１が形成される。保護用ダイオード２１は、ゲートＧとソースＳとの間に接続される。
ゲートＧとソースＳとの間の保護用ダイオード２１はｐ+型層１１１とｎ+型層１１２からなる多段の双方向ツェナーダイオードである。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
このように、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に保護用ダイオード２１を設けることにより、ゲートＧとソースＳとの間の保護用ダイオード２１の下部に、第１半導体領域１０と保護用ダイオード２１との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４４（Ｃ４４ａ〜Ｃ４４ｅ）を形成することができる。
なお、第１の絶縁膜１２を容量成分領域とするコンデンサＣ４４の容量は、第１の絶縁膜１２の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２１の静電耐圧２００Ｖ程度までの場合は、静電容量は９０ｐＦ程度必要となるため、第１の絶縁膜１２の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
以上、説明したように、実施の形態９によれば、ゲートＧとソースＳとの間の保護用ダイオード２１の下部の第１半導体領域１０と保護用ダイオード２１との間に容量成分領域を形成することによって、保護用ダイオード２１の面積を増加させることなく、保護用ダイオード２１の静電耐量を向上させることができる。
実施の形態１０．
本発明の実施の形態１０にかかる半導体装置について説明する。図１６は、本発明の実施の形態１０にかかる半導体装置の構造を示す説明図である。実施の形態１０にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１６（ａ）は、実施の形態１０にかかる半導体装置における、図１の切断線Ｄ−Ｄ’での断面構造を示す断面図である。図１６（ｂ）は図１６（ａ）の等価回路図である。本発明の実施の形態１０にかかる半導体装置が本発明の実施の形態４にかかる半導体装置と異なる点は、導電層１４及び第２の絶縁膜１３を設けずに、第１の絶縁膜１２の上面に保護用ダイオード２２を形成する点である。
図１６に示すように、実施の形態１０にかかる半導体装置において、半導体基板１００の第１主面側には、ＭＯＳＦＥＴ５１のドリフト領域となるｎ-型の第１半導体層９が形成されている。ゲート電極パッド５側の第１半導体層９には、ＭＯＳＦＥＴ５１のベース領域となるｐ型の第１半導体領域１０が形成されている。ドレイン電極３５側の第１半導体層９の表面層には、ｎ+型のドレイン領域３６が形成されている。半導体基板１００の第２主面側にドレイン領域３８が形成されている。ドレイン領域３８の表面にドレイン電極３７が形成されている。
保護用ダイオード２２は、ゲート電極パッド５とドレイン電極３５の間に配置されている。半導体基板１００の第１主面上には、ゲート電極パッド５側の第１半導体領域１０とドレイン電極３５側のドレイン領域３６とにまたがるように第１の絶縁膜１２が形成される。第１の絶縁膜１２の上面には、多結晶シリコンにより保護用ダイオード２２が形成される。保護用ダイオード２２は、ゲートＧとドレインＤとの間に接続される。第１の絶縁膜１２は、酸化膜からなる。第１の絶縁膜１２の厚さは、例えば、静電気や過電圧による電圧破壊の点からゲート絶縁膜３２の厚さ以上である。
ゲートＧとドレインＤとの間に接続される保護用ダイオード２２は、ｐ+型層１１１とｎ+型層１１２とからなる多段の双方向ツェナーダイオードである。ｐ+型層１１１は、例えば、硼素をドープした多結晶シリコンからなる。ｎ+型層１１２は、例えば、砒素やリンをドープした多結晶シリコンからなる。
このように、第１半導体領域１０上に第１の絶縁膜１２を積層し、第１の絶縁膜１２の上面に保護用ダイオード２２を設けることにより、ゲートＧとドレインＤとの間の保護用ダイオード２２の下部に、半導体基板１００と保護用ダイオード２２との間の第１の絶縁膜１２を容量成分領域とするコンデンサＣ４５（Ｃ４５ａ〜Ｃ４５ｅ）を形成することができる。
なお、第１の絶縁膜１２を容量成分領域とするコンデンサＣ４５の容量は、第１の絶縁膜１２の厚さを変えることで必要とする静電耐量に調整することができる。例えば、保護用ダイオード２２の静電耐圧２００Ｖ程度までの場合は、静電容量は９０ｐＦ程度必要となるため、第１の絶縁膜１２の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。
以上、説明したように、実施の形態１０によれば、ゲートＧとドレインＤとの間の保護用ダイオード２２の下部の半導体基板１００と保護用ダイオード２２との間に容量成分領域を形成することによって、保護用ダイオード２２の面積を増加させることなく、保護用ダイオード２２の静電耐量を向上させることができる。
実施の形態１１．
本発明の実施の形態１１にかかる半導体装置について説明する。図１７は、本発明の実施の形態１１にかかる半導体装置の構造を示す断面図である。実施の形態１１にかかる半導体装置の平面構造は、図１に示す実施の形態１の平面構造と同様である。図１７には、実施の形態１１にかかる半導体装置における、図１の切断線Ｂ−Ｂ’での断面構造を示す。実施の形態１１にかかる半導体装置は、実施の形態８にかかる半導体装置の変形例である。実施の形態１１にかかる半導体装置が実施の形態８にかかる半導体装置と異なる点は、層間絶縁膜１７の、第１の半導体層１５と第２の半導体層１６とに挟まれた部分を容量成分領域とする点である。
図１７に示すように、アノード金属配線６の下部の第１の半導体層１５と、カソード金属配線７の下部の第２の半導体層１６との間隔を狭めて、第１の半導体層１５と第２の半導体層１６との間の層間絶縁膜１７を容量成分領域とするコンデンサＣ４６を形成することができる。第１の半導体層１５と第２の半導体層１６との間隔は、例えば０．５μｍ程度であっても良い。
以上、説明したように、実施の形態１１によれば、温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４までの間に設けられたアノード金属配線６及びカソード金属配線７の下部に、活性領域８の面積を減少させることなく容量成分領域を形成することができ、温度検出用ダイオード１の静電耐量を向上させることができる。
実施の形態１２．
本発明の実施の形態１２にかかる半導体装置の製造方法について説明する。図１８は、本発明の実施の形態１２にかかる半導体装置の製造方法を示す断面図である。実施の形態１２として実施の形態３のゲートＧとソースＳとの間の保護用ダイオード２１の製造方法を例に示す。
まず、図１８（ａ）に示すように、第１半導体層９の表面層に拡散により第１半導体領域１０を形成した半導体基板１００に、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９にまで達する深さのトレンチ３１を形成する。次に、半導体基板１００の表面（半導体基板１００の第１主面及びトレンチ３１の内壁）に熱酸化により第１の絶縁膜１２を形成する。トレンチ３１の内壁に沿って形成される第１の絶縁膜１２がゲート絶縁膜３２となる。すなわち、第１の絶縁膜１２は、ゲート絶縁膜３２の成膜工程と同一工程で形成される。
次に、第１の絶縁膜１２上に、導電層１４となる多結晶シリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型不純物をドープしながら形成する。導電層１４の不純物濃度は、例えば４×１０20ｃｍ-3〜５×１０20ｃｍ-3とする。このとき、トレンチ３１の内部に埋め込まれた導電層１４がゲート電極３３となる。すなわち、導電層１４は、ゲート電極３３を形成する多結晶シリコンの成膜工程と同一工程で形成される。
次に、図１８（ｂ）に示すように、導電層１４をパターニングし、トレンチ３１内にゲート電極３３を形成するとともに、第１の絶縁膜１２の上に導電層１４を形成する。このとき、導電層１４の厚さは、例えば０．５μｍとする。
次に、図１８（ｃ）に示すように、導電層１４上にゲート絶縁膜３２の厚さ以上の厚さで第２の絶縁膜１３を熱酸化又はＣＶＤ法により全面に形成する。第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上から１０００Åまでの厚さであることが望ましい。次に、第２の絶縁膜１３上に、保護用ダイオード２１を形成するためのノンドープの多結晶シリコンである半導体層１８をＣＶＤ法により例えば０．５μｍ〜１μｍの厚さに形成し、パターニングする。
次に、図１８（ｄ）に示すように、半導体層１８に選択的にｐ型不純物のイオン注入とｎ型不純物のイオン注入とを順次行い、その後、活性化処理を行うことにより、ｐ+型層１１１とｎ+型層１１２とからなる保護用ダイオード２１を形成する。ｐ型不純物のイオン注入と、ｎ型不純物のイオン注入とは、それぞれ、半導体層１８上に形成した図示省略したレジストを所定のパターンにパターニングしてなるマスクを用いて順に行う。そして、ｎ型不純物をイオン注入する際に、同時に活性領域８の第１半導体領域１０にｎ型不純物のイオン注入を行い、第１半導体領域１０の表面層に第２半導体領域１１を形成する。
ｎ型のイオン注入は、ドーパントとして例えば砒素を用いて行い、不純物濃度を例えば０．５×１０20ｃｍ-3〜２．５×１０20ｃｍ-3程度とする。ｐ型のイオン注入は、ドーパントとして例えば硼素を用いて行い、不純物濃度を例えば０．５×１０20ｃｍ-3〜２．５×１０20ｃｍ-3程度とする。第２半導体領域１１の不純物濃度は、例えば０．５×１０20ｃｍ-3〜２．５×１０20ｃｍ-3程度とし、ドーパントを例えば砒素とする。
なお、イオン注入で注入される砒素の代わりにリンを使用しても良い。次に、図１８（ｅ）に示すように、半導体基板１００の第１主面側に層間絶縁膜１７を形成し、層間絶縁膜１７のパターニングを行う。このとき、導電層１４は、層間絶縁膜１７及び第２の絶縁膜１３によって、ゲート電極３３や後の工程で形成される各電極と電気的に絶縁される。その後、一般的な方法により、半導体基板１００の第１主面側に残りの素子構造を形成し、半導体基板１００の第２主面側にドレイン領域やドレイン電極を形成することにより、図５に示す半導体装置が完成する。
この実施の形態１２にかかる半導体装置の製造方法は、保護用ダイオード２１を形成する場合を例に説明しているが、温度検出用ダイオード１及び、ゲートＧとドレインＤとの間の保護用ダイオード２２の製造方法にも適用することができる。
以上、説明したように、実施の形態１２によれば、第１の絶縁膜１２をゲート絶縁膜３２とし、ゲート電極３３を形成する多結晶シリコンを導電層１４とすることで製造工程の工程数の低減を図ることができる。
実施の形態１３．
図１９は、本発明の実施の形態１３にかかる半導体装置の製造方法を示す断面図である。実施の形態１３として実施の形態２の温度検出用ダイオード１からアノード電極パッド３及びカソード電極パッド４までの間を接続するアノード金属配線６及びカソード金属配線７の下部の製造方法を例に示す。
まず、図１９（ａ）に示すように、第１半導体層９の表面層に拡散により第１半導体領域１０を形成した半導体基板１００に、半導体基板１００の第１主面から第１半導体領域１０を貫通して第１半導体層９にまで達する深さのトレンチ３１を形成する。次に、半導体基板１００の表面（半導体基板１００の第１主面及びトレンチ３１の内壁）に熱酸化により第１の絶縁膜１２を形成する。トレンチ３１の内壁に沿って形成される第１の絶縁膜１２がゲート絶縁膜３２となる。すなわち、第１の絶縁膜１２は、ゲート絶縁膜３２の成膜工程と同一工程で形成される。
次に、第１の絶縁膜１２上に、導電層１４となる多結晶シリコンをＣＶＤ法によりｎ型の不純物をドープしながら形成する。導電層１４の不純物濃度は、例えば４×１０20ｃｍ-3〜５×１０20ｃｍ-3とする。このとき、トレンチ３１の内部に埋め込まれた導電層１４がゲート電極３３となる。すなわち、導電層１４は、ゲート電極３３を形成する多結晶シリコンの成膜工程と同一工程で形成される。
次に、図１９（ｂ）に示すように、導電層１４をパターニングし、トレンチ３１内にゲート電極３３を形成するとともに、第１の絶縁膜１２の上に導電層１４を形成する。このとき、導電層１４の厚さは例えば０．５μｍ〜１μｍとする。
次に、図１９（ｃ）に示すように、導電層１４上にゲート絶縁膜３２の厚さ以上の厚さで第２の絶縁膜１３を熱酸化又はＣＶＤ法により全面に形成する。第２の絶縁膜１３の厚さは、ゲート絶縁膜３２の厚さ以上１０００Åまでの厚さであることが望ましい。次に、第２の絶縁膜１３上に、第１の半導体層１５及び第２の半導体層１６を形成するためのノンドープの多結晶シリコンである半導体層をＣＶＤ法により形成し、パターニングする。第１の半導体層１５及び第２の半導体層１６の厚さは、例えば０．５μｍ〜１μｍとする。
また、第１の半導体層１５及び第２の半導体層１６は、半導体層に選択的にｐ型不純物のイオン注入とｎ型不純物のイオン注入とを順次行い、その後、活性化処理を行うことにより所定の導電型にする。第１の半導体層１５及び第２の半導体層１６を形成するためのｐ型不純物及びｎ型不純物のイオン注入は、それぞれ、ノンドープの半導体層上に形成した図示省略したレジストを所定のパターンにパターニングしてなるマスクを用いて順に行う。そして、ｎ型不純物イオンをイオン注入する際に、同時に活性領域８の第１半導体領域１０にイオン注入を行い、第１半導体領域１０の表面層に第２半導体領域１１を形成する。
ｎ型のイオン注入は、ドーパントとして例えば砒素を用いて行い、不純物濃度を例えば０．５×１０20ｃｍ-3〜２．５×１０20ｃｍ-3程度とする。ｐ型のイオン注入は硼素を用いて行い、不純物濃度は０．５〜２．５×１０20ｃｍ-3程度とする。
なお、イオン注入で注入される砒素の代わりにリンを使用しても良い。次に、図１９（ｄ）に示すように、半導体基板１００の第１主面側に層間絶縁膜１７を形成し、層間絶縁膜１７のパターニングを行う。このとき、導電層１４は、層間絶縁膜１７及び第２の絶縁膜によって、ゲート電極３３や後の工程で形成される各電極と電気的に絶縁される。その後、一般的な方法により、半導体基板１００の第１主面側に残りの素子構造を形成し、半導体基板１００の第２主面側にドレイン領域やドレイン電極を形成することにより、図４に示す半導体装置が完成する。
なお、このアノード金属配線６の下部の第１の半導体層１５、及び、カソード金属配線７の下部の第２の半導体層１６は、温度検出用ダイオード１と同時に形成される。このため、アノード金属配線６及びカソード金属配線７の下部の第１の絶縁膜１２、導電層１４、第２の絶縁膜１３は、それぞれ、温度検出用ダイオード１を形成する工程における第１の絶縁膜１２、導電層１４、第２の絶縁膜１３と同時に形成される。また、第１の半導体層１５及び第２の半導体層１６を形成するためのノンドープの多結晶シリコンの半導体層は、温度検出用ダイオード１を形成するためのノンドープの多結晶シリコンの半導体層と同時に形成される。
以上、説明したように、実施の形態１３によれば、第１の絶縁膜１２をゲート絶縁膜３２とし、ゲート電極３３を形成する多結晶シリコンを導電層１４とすることで製造工程の工程数の低減を図ることができる。
上述した実施の形態１３に係る半導体装置の製造方法を実施の形態８〜１１に適用した場合、導電層１４及び第２の絶縁膜１３の形成工程を省略すれば良い。これにより、温度検出用ダイオード１と半導体基板１００との間、保護用ダイオード２１、２２と半導体基板１００との間、アノード金属配線６の下部の第１の半導体層１５と半導体基板１００との間、又はカソード金属配線７の下部の第２の半導体層１６と半導体基板１００との間に容量成分領域が形成される。
また、上述した実施の形態１３に係る半導体装置の製造方法を実施の形態１〜７に適用した場合、温度検出用ダイオード１と導電層１４との間、保護用ダイオード２１、２２と導電層１４との間、アノード金属配線６の下部の第１の半導体層１５と導電層１４との間、及び、カソード金属配線７の下部の第２の半導体層１６と導電層１４との間に容量成分領域が形成される。さらに、導電層１４と半導体基板１００との間に容量成分領域を形成することができるため、実施の形態８〜１１よりも温度検出用ダイオード１及び保護用ダイオード２１、２２の静電耐量が向上する。また、導電層１４がゲート電極３３、ソース電極３４、ドレイン電極３５、アノード電極、カソード電極と電気的に絶縁されるため、各電極に印加されるサージ電圧の悪影響を回避することができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置及びその製造方法は、温度検出用ダイオードや保護用ダイオードを備えたＭＯＳ型半導体素子に有用である。
１ 温度検出用ダイオード
２ 保護用ダイオード
３ アノード電極パッド
４ カソード電極パッド
５ ゲート電極パッド
６ アノード金属配線
７ カソード金属配線
８ 活性領域
９ 第１半導体層
１０ 第１半導体領域
１１ 第２半導体領域（ソース領域）
１２ 第１の絶縁膜
１３ 第２の絶縁膜
１４、１４ａ、１４ｂ 導電層
１５ 第１の半導体層
１６ 第２の半導体層
１７ 層間絶縁膜
１８ 半導体層
１９ 絶縁膜
２１ ゲート−ソース間の保護用ダイオード
２２ ゲート−ドレイン間の保護用ダイオード
３１ トレンチ
３２ ゲート絶縁膜
３３ ゲート電極
３４ ソース電極
３５ ドレイン電極
３６ ドレイン領域
３７ ドレイン電極（第２主面）
３８ ドレイン領域（第２主面）
５１ ＭＯＳＦＥＴ
１００ 半導体基板
１１１ ｐ+型層
１１２ ｎ+型層
Ｇ ゲート
Ｓ ソース
Ｄ ドレイン
Ａ アノード
Ｋ カソード
Ｃ１、Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃ、Ｃ１ｄ、Ｃ１ｅ、Ｃ２、Ｃ２ａ、Ｃ２ｂ、Ｃ２ｃ、Ｃ２ｄ、Ｃ２ｅ、Ｃ２ｆ、Ｃ２ｇ、Ｃ２ｈ、Ｃ２ｉ、Ｃ２ｊ、Ｃ３、Ｃ３ａ、Ｃ３ｂ、Ｃ４、Ｃ５、Ｃ６、Ｃ７、Ｃ７ａ、Ｃ７ｂ、Ｃ７ｃ、Ｃ７ｄ、Ｃ７ｅ、Ｃ８、Ｃ９、Ｃ９ａ、Ｃ９ｂ、Ｃ９ｃ、Ｃ９ｄ、Ｃ９ｅ、Ｃ１０、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ４１、Ｃ４１ａ、Ｃ４１ｂ、Ｃ４１ｃ、Ｃ４１ｄ、Ｃ４１ｅ、Ｃ４１ｆ、Ｃ４１ｇ、Ｃ４１ｈ、Ｃ４１ｉ、Ｃ４１ｊ、Ｃ４２、Ｃ４３、Ｃ４４、Ｃ４４ａ、Ｃ４４ｂ、Ｃ４４ｃ、Ｃ４４ｄ、Ｃ４４ｅ、Ｃ４５、Ｃ４５ａ、Ｃ４５ｂ、Ｃ４５ｃ、Ｃ４５ｄ、Ｃ４５ｅ、Ｃ４６ コンデンサ

Claims (29)

  1. 半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子に接続されたダイオードと、を備えた半導体装置であって、
    前記半導体基板の第１主面上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成された導電層と、
    前記導電層上に形成された第２の絶縁膜と、
    前記第２の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードと、
    前記第１導電型層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    前記第２導電型層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    を備え、
    前記導電層は電気的に絶縁されていることを特徴とする半導体装置。
  2. 前記半導体素子は、
    前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域の前記第１主面側の表面層に選択的に形成された第１導電型の第２半導体領域と、
    前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
    を備えたことを特徴とする請求項１に記載の半導体装置。
  3. 前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする請求項１に記載の半導体装置。
  4. 前記導電層は、
    前記第２の絶縁膜を介して前記第１導電型層と対向する第１導電層部と、
    前記第２の絶縁膜を介して前記第２導電型層と対向する第２導電層部と、に分割されており、
    前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれ、
    前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする請求項１に記載の半導体装置。
  5. 前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサと、
    前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサと、
    をさらに備えたことを特徴とする請求項４に記載の半導体装置。
  6. 半導体基板の厚さ方向に電流を流す半導体素子と、前記半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、
    前記半導体素子の活性領域内に配置される前記温度検出用ダイオードと、
    前記半導体基板の第１主面側に配置され、前記温度検出用ダイオードのアノードに接続されるアノード金属配線と、
    前記半導体基板の前記第１主面側に配置され、前記温度検出用ダイオードのカソードに接続されるカソード金属配線と、
    前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に形成された第１の絶縁膜と、
    前記第１の絶縁膜上に形成された導電層と、
    前記導電層上に形成された第２の絶縁膜と、
    前記第２の絶縁膜と前記アノード金属配線との間に形成され、前記アノード金属配線に接続された第１の半導体層と、
    前記第２の絶縁膜と前記カソード金属配線との間に形成され、前記カソード金属配線に接続された第２の半導体層と、
    前記第１の半導体層と前記導電層との間の前記第２の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    前記第２の半導体層と前記導電層との間の前記第２の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    を備え、
    前記導電層は電気的に絶縁されていることを特徴とする半導体装置。
  7. 前記半導体素子は、
    前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域の前記第１主面側の表面層に選択的に形成された第１導電型の第２半導体領域と、
    前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上にゲート絶縁膜を介して形成されたゲート電極と、
    を備えたことを特徴とする請求項６に記載の半導体装置。
  8. 前記導電層と前記半導体基板との間の前記第１の絶縁膜を第３の容量成分領域とする第３のコンデンサを備えたことを特徴とする請求項６に記載の半導体装置。
  9. 前記導電層は、
    前記第２の絶縁膜を介して前記第１の半導体層と対向する第１導電層部と、
    前記第２の絶縁膜を介して前記第２の半導体層と対向する第２導電層部と、に分割されており、
    前記第１導電層部と前記第２導電層部との間は、前記第２の絶縁膜で埋め込まれ、
    前記第１導電層部と前記第２導電層部との間に埋め込まれた前記第２の絶縁膜を第３の容量成分領域とする第３のコンデンサをさらに備えたことを特徴とする請求項６に記載の半導体装置。
  10. 前記第１導電層部と前記半導体基板との間の前記第１の絶縁膜を第４の容量成分領域とする第４のコンデンサと、
    前記第２導電層部と前記半導体基板との間の前記第１の絶縁膜を第５の容量成分領域とする第５のコンデンサと、
    をさらに備えたことを特徴とする請求項９に記載の半導体装置。
  11. 前記ダイオードは、前記半導体素子の活性領域内に形成され、前記半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする請求項２に記載の半導体装置。
  12. 前記ゲート電極と接続されるゲート電極パッドと、
    前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、
    をさらに備え、
    前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする請求項２に記載の半導体装置。
  13. 前記ゲート電極と接続されるゲート電極パッドと、
    前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、
    前記第３半導体領域に接続されるドレイン電極と、
    をさらに備え、
    前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする請求項２に記載の半導体装置。
  14. 請求項２、１１、１２及び１３のいずれか一つに記載の半導体装置の製造方法であって、
    前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程と、
    前記ゲート電極及び前記導電層をパターニングする工程と、
    パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上に多結晶シリコンからなる第２半導体層を形成する工程と、
    第１導電型不純物をイオン注入することにより、前記第２半導体層に選択的に前記ダイオードの前記第１導電型層を形成するとともに、前記第１半導体領域の前記第１主面側の表面層に前記半導体素子のソース領域となる前記第２半導体領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 請求項７に記載の半導体装置の製造方法であって、
    前記第１半導体領域上に前記ゲート絶縁膜及び前記第１の絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に多結晶シリコンからなる前記ゲート電極を形成するとともに、前記第１の絶縁膜上に多結晶シリコンからなる前記導電層を形成する工程と、
    前記ゲート電極及び前記導電層をパターニングする工程と、
    パターニング後の前記導電層上に前記第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜上の前記アノード金属配線側に多結晶シリコンからなる前記第１の半導体層を形成するとともに、前記第２の絶縁膜上の前記カソード金属配線側に多結晶シリコンからなる前記第２の半導体層とを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  16. 半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子に接続されたダイオードと、を備えた半導体装置であって、
    前記半導体基板の第１主面上に形成された、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下の厚さの第１の絶縁膜と、
    前記第１の絶縁膜上に形成された第１導電型層及び第２導電型層からなる前記ダイオードと、
    前記第１導電型層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    前記第２導電型層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    を備えたこと特徴とする半導体装置。
  17. 前記絶縁ゲート型半導体素子は、
    前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域と、
    前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    を備えたことを特徴とする請求項１６に記載の半導体装置。
  18. 半導体基板の厚さ方向に電流を流す絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードと、を備えた半導体装置であって、
    前記絶縁ゲート型半導体素子の活性領域内に配置される前記温度検出用ダイオードと、
    前記半導体基板の第１主面側に配置され、前記温度検出用ダイオードのアノードに接続されるアノード金属配線と、
    前記半導体基板の前記第１主面側に配置され、前記温度検出用ダイオードのカソードに接続されるカソード金属配線と、
    前記アノード金属配線及び前記カソード金属配線と前記半導体基板との間の、前記半導体基板の前記第１主面上に形成された、前記絶縁ゲート型半導体素子のゲート絶縁膜の厚さ以上１０００Å以下までの厚さの第１の絶縁膜と、
    前記第１の絶縁膜と前記アノード金属配線との間に形成され、前記アノード金属配線に接続された第１の半導体層と、
    前記第１の絶縁膜と前記カソード金属配線との間に形成され、前記カソード金属配線に接続された第２の半導体層と、
    前記第１の半導体層と前記半導体基板との間の前記第１の絶縁膜を第１の容量成分領域とする第１のコンデンサと、
    前記第２の半導体層と前記半導体基板との間の前記第１の絶縁膜を第２の容量成分領域とする第２のコンデンサと、
    を備えたことを特徴とする半導体装置。
  19. 前記絶縁ゲート型半導体素子は、
    前記半導体基板の前記第１主面の表面層に形成された第１導電型の第１半導体層と、
    前記第１半導体層の前記第１主面側の表面層に選択的に形成された第２導電型の第１半導体領域と、
    前記第１半導体領域の前記第１主面側の表面層に選択的に形成された第１導電型の第２半導体領域と、
    前記第１半導体層と前記第２半導体領域とに挟まれた部分における前記第１半導体領域の表面上に前記ゲート絶縁膜を介して形成されたゲート電極と、
    を備えたことを特徴とする請求項１８に記載の半導体装置。
  20. 前記ダイオードは、前記絶縁ゲート型半導体素子の活性領域内に形成され、前記絶縁ゲート型半導体素子の温度を検出する温度検出用ダイオードであることを特徴とする請求項１６に記載の半導体装置。
  21. 前記ゲート電極と接続されるゲート電極パッドと、
    前記第１半導体領域及び前記第２半導体領域に接続されるソース電極と、
    をさらに備え、
    前記ダイオードは、前記ゲート電極パッドと前記ソース電極との間に形成された保護用ダイオードであることを特徴とする請求項１７に記載の半導体装置。
  22. 前記ゲート電極と接続されるゲート電極パッドと、
    前記第１半導体層の前記第１主面側の表面層に選択的に形成された第１導電型の第３半導体領域と、
    前記第３半導体領域に接続されるドレイン電極と、
    をさらに備え、
    前記ダイオードは、前記ゲート電極パッドと前記ドレイン電極との間に形成された保護用ダイオードであることを特徴とする請求項１７に記載の半導体装置。
  23. 前記温度検出用ダイオードは多結晶シリコンで形成されたことを特徴とする請求項６〜１１、１８、１９及び２０のいずれか一つに記載の半導体装置。
  24. 前記保護用ダイオードは多結晶シリコンで形成されたことを特徴とする請求項１２、１３、２１及び２２のいずれか一つに記載の半導体装置。
  25. 前記導電層は多結晶シリコンで形成されたことを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置。
  26. 前記温度検出用ダイオードはツェナーダイオードであることを特徴とする請求項６〜１１、１８、１９及び２０のいずれか一つに記載の半導体装置。
  27. 前記保護用ダイオードはツェナーダイオードであることを特徴とする請求項１２、１３、２１及び２２のいずれか一つに記載の半導体装置。
  28. 前記半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする請求項１〜１３のいずれか一つに記載の半導体装置。
  29. 前記絶縁ゲート型半導体素子はトレンチ型絶縁ゲート半導体素子であることを特徴とする請求項１６〜２２のいずれか一つに記載の半導体装置。
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