CN114497030A - 一种静电保护ggnmos结构 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 239000012212 insulator Substances 0.000 claims abstract description 3
- 238000002955 isolation Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
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Abstract
本申请公开了一种静电保护GGNMOS结构，属于半导体器件及制造领域。基于SOI工艺，该结构引入一圈N型阱，并在N型阱中形成P型重掺杂区和N型重掺杂区交替的块状掺杂区，N型阱处的P型重掺杂区、N型阱、P型阱与源端处的N型重掺杂区形成SCR结构，打开泄放电流；N型阱处的P型重掺杂区、N型重掺杂区与漏端的N型重掺杂区短接形成阳极，源端的N型重掺杂区与栅端短接形成阴极，SCR结构用于ESD电压加到阳极时打开泄放电流，增加了额外的ESD电流泄放通道，提高了SOI GGNMOS的ESD防护能力。
Description
技术领域
本申请涉及半导体器件及制造领域，具体涉及一种静电保护GGNMOS结构。
背景技术
随着半导体集成电路的制造工艺的特征尺寸越来越小，芯片单元的尺寸也越来也，芯片的抗静电能力越来越变得重要。静电放电会对半导体组件以及计算机系统等形成永久性毁坏，因而影响集成电路的电路功能，而使电子产品工作不正常，所以必须设计一些保护措施或者功能来保护芯片不受静电放电现象的破坏。
常见的ESD保护器件主要有二极管、GGNMOS(Gate Ground NMOS)、可控硅(SiliconControlled Rectifier，SCR)等。SCR常用作ESD保护器件。
基于SOI工艺的GGNMOS ESD器件，一般情况下N+(N型重掺杂区)直接与OxideLayer(埋氧层)接触，相对于体硅GGNMOS缺少N+底部与PW(P型阱)形成的PN结。在ESD电压加在阳极时，将会导致泄放电流的结面积减少，相关技术中GGNMOS的ESD防护能力非常薄弱。
发明内容
本申请提供了一种静电保护GGNMOS结构，可以解决相关技术中GGNMOS ESD防护能力弱的问题。
本申请提供了一种静电保护GGNMOS结构，该结构至少包括：
硅衬底，所述硅衬底通过SOI工艺形成有埋氧层；通过STI工艺定义出的源端，在所述埋氧层处形成有P型阱；形成于所述P型阱外围处的一圈N型阱，所述N型阱处形成有P型重掺杂区和N型重掺杂区的交替块状重掺杂区；形成于所述P型阱之间的N型重掺杂区，所述P型阱之间形成有间隔的栅端和漏端；
所述N型阱处的P型重掺杂区、所述N型重掺杂区与所述漏端的N型重掺杂区短接形成阳极，所述源端的N型重掺杂区与栅端短接形成阴极；所述N型阱处的P型重掺杂区、所述N型阱、所述P型阱与所述源端处的N型重掺杂区形成SCR结构，所述SCR结构用于ESD电压加到所述阳极时打开泄放电流。
可选的，所述N型阱处的P型重掺杂区和N型重掺杂区与所述源端之间设有隔离层，所述隔离层用于防止所述N型阱处的P型重掺杂区和N型重掺杂区与所述源端处的N型重掺杂区短接。
可选的，所述隔离层为栅极多晶硅Poly或金属硅化物阻挡层。
可选的，所述N型阱中的P型重掺杂区与N型阱、P型阱、源端的N型重掺杂区形成NPN结构，所述NPN结构用于ESD电压加到所述阳极时打开。
可选的，所述N型阱处N型重掺杂区与P型重掺杂区，与所述P型阱处N型重掺杂区形成有多晶硅隔离。
可选的，位于所述P型阱之间的N型重掺杂区处，所述源端、所述栅端和所述漏端交替形成。
可选的，交替形成顺序依次为所述源端、所述栅端、所述漏端与所述栅端。
可选的，所述埋氧层位于所述P型阱、所述N型阱和交替块状重掺杂区外围。
综上，本发明提供一种静电保护GGNMOS结构，基于SOI工艺，该结构引入一圈N型阱，并在N型阱中形成P型重掺杂区和N型重掺杂区交替的块状掺杂区，N型阱处的P型重掺杂区、N型阱、P型阱与源端处的N型重掺杂区形成SCR结构，打开泄放电流；N型阱处的P型重掺杂区、N型重掺杂区与漏端的N型重掺杂区短接形成阳极，源端的N型重掺杂区与栅端短接形成阴极，SCR结构用于ESD电压加到阳极时打开泄放电流，增加了额外的ESD电流泄放通道，提高了SOI GGNMOS的ESD防护能力。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本申请实施例提供的一种静电保护GGNMOS结构的俯视图；
图2示出了图1对应结构的剖面图；
图3示出了本申请实施例提供的另一种静电保护GGNMOS结构的俯视图；
图4示出了图3对应结构的剖面图；
图5示出了关技术中基于SOI工艺的GGNMOS ESD的结构示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
请参考图1和图2，图1示出了本申请实施例提供的一种静电保护GGNMOS结构的俯视图，图2示出了图1对应结构的剖面图。
如图1和图2所示，该结构至少包括硅衬底(Sub)，硅衬底通过SOI工艺形成有埋氧层(Oxide Layer)；通过STI工艺定义出的源端S，在埋氧层处形成有P型阱PW；形成于P型阱外围处的一圈N型阱NW，N型阱处形成有P型重掺杂区P+和N型重掺杂区N+的交替块状重掺杂区；形成于P型阱之间的N型重掺杂区，P型阱之间形成有间隔的栅端G和漏端D。
其中，N型阱处的P型重掺杂区、N型重掺杂区与漏端的N型重掺杂区短接形成阳极Anode，源端的N型重掺杂区与栅端短接形成阴极Cathode；N型阱处的P型重掺杂区、N型阱、P型阱与源端处的N型重掺杂区形成SCR结构，SCR结构用于ESD(ESD泄放通道构成：Drain/PW/Source)电压加到阳极时打开泄放电流。
综上所述，本发明提供一种静电保护GGNMOS结构，基于SOI工艺，该结构引入一圈N型阱，并在N型阱中形成P型重掺杂区和N型重掺杂区交替的块状掺杂区，N型阱处的P型重掺杂区、N型阱、P型阱与源端处的N型重掺杂区形成SCR结构，打开泄放电流；N型阱处的P型重掺杂区、N型重掺杂区与漏端的N型重掺杂区短接形成阳极，源端的N型重掺杂区与栅端短接形成阴极，SCR结构用于ESD电压加到阳极时打开泄放电流，增加了额外的ESD电流泄放通道，提高了SOI GGNMOS的ESD防护能力。
进一步的，继续参考图1和图2。
在上述实施例的基础上，N型阱处的P型重掺杂区和N型重掺杂区与源端之间设有隔离层，隔离层用于防止N型阱处的P型重掺杂区和N型重掺杂区与源端处的N型重掺杂区短接。
可选的，如图1和2所示，隔离层可以为栅极多晶硅Poly；如图3和4所示，隔离层可以为金属硅化物阻挡层(Salicide block)。
在本申请实施例中，埋氧层位于P型阱、N型阱和交替块状重掺杂区外围。
P型阱之间的N型重掺杂区与P型阱形成NPN结构，NPN结构用于ESD电压加到阳极时打开。此外，N型阱处N型重掺杂区与P型重掺杂区，与P型阱处N型重掺杂区形成有多晶硅(Poly)隔离。
如图1-4所示，位于P型阱之间的N型重掺杂区处，源端、栅端和漏端交替形成，交替形成顺序依次为源端、栅端、漏端与栅端，并按照次此交替顺序呈中心对称。
此外，在N型阱处的P型重掺杂区和N型重掺杂区与源端之间设隔离层，防止N型阱中的N型重掺杂区与P型重掺杂区，与源端处的N型重掺杂区短接，进一步提高了SOI GGNMOS的ESD防护能力。
进一步的，在上述实施例的基础上，结合如图5所示的相关技术中的静电保护GGNMOS结构来对本发明做进一步的改进说明。
如图5所示，基于SOI工艺的GGNMOS ESD器件如图所示，可以看到，N型重掺杂区(N+)直接与埋氧层(Oxide Layer)接触，相对于体硅GGNMOS而言，导致存在有缺少N+底部与PW形成的PN结的问题。
在ESD电压加在Anode端时，Drain端的N+侧面、PW、Source端的N+侧面形成的NPN打开泄放电流，然而，由于缺少N+底部的PN结，导致泄放电流的结面积减少，由此如图5所示的相关技术中基于SOI工艺的GGNMOS ESD防护能力非常薄弱。
而通过上述实施例提供的一种静电保护GGNMOS结构，在常规的GGNMOS基础上引入一圈N型阱，并在该圈N型阱中形成P+/N+/P+/N+交替块状重掺杂区，N型阱处的P型重掺杂区、N型阱、P型阱与源端处的N型重掺杂区形成SCR结构，打开泄放电流；N型阱处的P型重掺杂区、N型重掺杂区与漏端的N型重掺杂区短接形成阳极，源端的N型重掺杂区与栅端短接形成阴极，SCR结构用于ESD电压加到阳极时打开泄放电流，增加了额外的ESD电流泄放通道，提高了SOI GGNMOS的ESD防护能力。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种静电保护GGNMOS结构，其特征在于，该结构至少包括：
硅衬底，所述硅衬底通过SOI工艺形成有埋氧层；通过STI工艺定义出的源端，在所述埋氧层处形成有P型阱；形成于所述P型阱外围处的一圈N型阱，所述N型阱处形成有P型重掺杂区和N型重掺杂区的交替块状重掺杂区；形成于所述P型阱之间的N型重掺杂区，所述P型阱之间形成有间隔的栅端和漏端；
所述N型阱处的P型重掺杂区、所述N型重掺杂区与所述漏端的N型重掺杂区短接形成阳极，所述源端的N型重掺杂区与栅端短接形成阴极；所述N型阱处的P型重掺杂区、所述N型阱、所述P型阱与所述源端处的N型重掺杂区形成SCR结构，所述SCR结构用于ESD电压加到所述阳极时打开泄放电流。
2.根据权利要求1所述的静电保护GGNMOS结构，其特征在于，所述N型阱处的P型重掺杂区和N型重掺杂区与所述源端之间设有隔离层，所述隔离层用于防止所述N型阱处的P型重掺杂区和N型重掺杂区与所述源端处的N型重掺杂区短接。
3.根据权利要求2所述的静电保护GGNMOS结构，其特征在于，所述隔离层为栅极多晶硅Poly或金属硅化物阻挡层。
4.根据权利要求1所述的静电保护GGNMOS结构，其特征在于，所述N型阱中的P型重掺杂区与N型阱、P型阱、源端的N型重掺杂区形成NPN结构，所述NPN结构用于ESD电压加到所述阳极时打开。
5.根据权利要求1所述的静电保护GGNMOS结构，其特征在于，所述N型阱处N型重掺杂区与P型重掺杂区，与所述P型阱处N型重掺杂区形成有多晶硅隔离。
6.根据权利要求1所述的静电保护GGNMOS结构，其特征在于，位于所述P型阱之间的N型重掺杂区处，所述源端、所述栅端和所述漏端交替形成。
7.根据权利要求6所述的静电保护GGNMOS结构，其特征在于，交替形成顺序依次为所述源端、所述栅端、所述漏端与所述栅端。
8.根据权利要求1所述的静电保护GGNMOS结构，其特征在于，所述埋氧层位于所述P型阱、所述N型阱和交替块状重掺杂区外围。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210096916.6A CN114497030A (zh) | 2022-01-27 | 2022-01-27 | 一种静电保护ggnmos结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210096916.6A CN114497030A (zh) | 2022-01-27 | 2022-01-27 | 一种静电保护ggnmos结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114497030A true CN114497030A (zh) | 2022-05-13 |
Family
ID=81476858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210096916.6A Pending CN114497030A (zh) | 2022-01-27 | 2022-01-27 | 一种静电保护ggnmos结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114497030A (zh) |
-
2022
- 2022-01-27 CN CN202210096916.6A patent/CN114497030A/zh active Pending
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