JP7341831B2 - ダイオードチップ - Google Patents

Description

本発明は、ダイオードチップに関する。

特許文献１は、半導体基板と、半導体基板に形成されたＴＶＳ回路（Transient Voltage Suppressor circuit）と備えた半導体装置を開示している。ＴＶＳ回路は、ツェナーダイオードを含む複数のダイオードによって構成されている。

特開２０１２－４３５０号公報

本発明の一実施形態は、耐圧を向上できるダイオードチップを提供する。

本発明の一実施形態は、主面を有する第１導電型の半導体層と、前記主面の表層部に形成された第２導電型の半導体領域と、前記主面において前記半導体領域の内方部を取り囲む環状に形成され、前記半導体領域の内方部に前記半導体領域の周縁部から切り離されたｐｎ接合部を区画する溝と、を含む、ダイオードチップを提供する。
このダイオードチップによれば、半導体領域の周縁部に起因したブレークダウンを抑制できるから、耐圧を向上できる。

本発明の一実施形態は、主面を有する第１導電型の半導体層と、前記主面の表層部に形成された第２導電型の第１領域と、前記第１領域外の前記主面の表層部に形成された第２導電型の第２領域と、前記主面において前記第１領域の内方部を取り囲む環状に形成され、前記第１領域の内方部に前記第１領域の周縁部から切り離された第１ｐｎ接合部を区画する第１溝と、前記主面において前記第２領域の内方部を取り囲む環状に形成され、前記第２領域の内方部に、前記第２領域の周縁部から切り離され、前記半導体層を介して前記第１ｐｎ接合部に逆バイアス接続された第２ｐｎ接合部を区画する第２溝と、を含む、ダイオードチップを提供する。

このダイオードチップによれば、第１領域の周縁部および第２領域の周縁部に起因したブレークダウンを抑制できるから、耐圧を向上できる。

図１は、本発明の第１実施形態に係るダイオードチップの切欠き斜視図である。 図２は、図１に示すダイオードチップの平面図である。 図３は、図２に示すIII-III線に沿う断面図である。 図４は、図２に示すIV-IV線に沿う断面図である。 図５は、図２に示すV-V線に沿う断面図である。 図６は、半導体チップの第１主面の構造を示す平面図である。 図７は、第１電極層および第２電極層の構造を示す平面図である。 図８は、半導体チップの濃度勾配を示すグラフである。 図９は、図１のダイオードチップの電気回路図である。 図１０は、図６の対応図であって、本発明の第２実施形態に係るダイオードチップの平面図である。 図１１は、図１０に示すXI-XI線に沿う断面図である。 図１２は、図１０に示すXII-XII線に沿う断面図である。 図１３は、図６の対応図であって、本発明の第３実施形態に係るダイオードチップの平面図である。 図１４は、図１０に示すXIV-XIV線に沿う断面図である。 図１５は、図１０に示すXV-XV線に沿う断面図である。 図１６は、図１３のダイオードチップの電気回路図である。 図１７は、図６の対応図であって、本発明の第４実施形態に係るダイオードチップの平面図である。 図１８は、図１７のダイオードチップの電気回路図である。 図１９は、図１７の対応図であって、本発明の第５実施形態に係るダイオードチップの平面図である。 図２０は、図１７の対応図であって、本発明の第６実施形態に係るダイオードチップの平面図である。 図２１は、図３の対応図であって、本発明の第７実施形態に係るダイオードチップの断面図である。 図２２は、図５の対応図であって、本発明の第８実施形態に係るダイオードチップの断面図である。 図２３Ａは、第１～第８実施形態に係るダイオードチップに適用される製造方法の一例を説明するための断面図である。 図２３Ｂは、図２３Ａの後の工程を示す断面図である。 図２３Ｃは、図２３Ｂの後の工程を示す断面図である。 図２３Ｄは、図２３Ｃの後の工程を示す断面図である。 図２３Ｅは、図２３Ｄの後の工程を示す断面図である。 図２３Ｆは、図２３Ｅの後の工程を示す断面図である。 図２３Ｇは、図２３Ｆの後の工程を示す断面図である。 図２３Ｈは、図２３Ｇの後の工程を示す断面図である。 図２３Ｉは、図２３Ｈの後の工程を示す断面図である。 図２３Ｊは、図２３Ｉの後の工程を示す断面図である。 図２３Ｋは、図２３Ｊの後の工程を示す断面図である。 図２３Ｌは、図２３Ｋの後の工程を示す断面図である。 図２３Ｍは、図２３Ｌの後の工程を示す断面図である。 図２３Ｎは、図２３Ｍの後の工程を示す断面図である。 図２３Ｏは、図２３Ｎの後の工程を示す断面図である。 図２３Ｐは、図２３Ｏの後の工程を示す断面図である。 図２３Ｑは、図２３Ｐの後の工程を示す断面図である。 図２３Ｒは、図２３Ｑの後の工程を示す断面図である。 図２３Ｓは、図２３Ｒの後の工程を示す断面図である。 図２３Ｔは、図２３Ｓの後の工程を示す断面図である。 図２３Ｕは、図２３Ｔの後の工程を示す断面図である。

以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１実施形態に係るダイオードチップ１の切欠き斜視図である。図２は、図１に示すダイオードチップ１の平面図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図２に示すIV-IV線に沿う断面図である。図５は、図２に示すV-V線に沿う断面図である。図６は、第１主面１１の構造を示す平面図である。図７は、第１電極層９１および第２電極層９２の構造を示す平面図である。

図１～図７を参照して、ダイオードチップ１は、平面寸法に基づいて１００５（１ｍｍ×０．５ｍｍ）チップ、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される小型のチップ部品（半導体装置）である。ダイオードチップ１は、この形態（this embodiment）では、ＥＳＤ（Electro-Static Discharge）から電気回路を保護するＥＳＤ保護チップからなる。

ダイオードチップ１は、直方体形状のチップ本体２を含む。チップ本体２は、パッケージを兼ねている。つまり、ダイオードチップ１（チップ本体２）は、チップサイズをパッケージサイズとして有するチップサイズパッケージからなる。チップ本体２は、一方側の第１チップ主面３、他方側の第２チップ主面４、ならびに、第１チップ主面３および第２チップ主面４を接続する４つのチップ側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。

第１チップ主面３および第２チップ主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。第１チップ主面３は、実装基板等の接続対象に接続される際に当該接続対象に対向する接続面（実装面）である。第２チップ主面４は、接続面の反対側の非接続面（非実装面）である。第２チップ主面４は、研削痕を有する研削面または鏡面からなる。

チップ側面５Ａ～５Ｄは、第１チップ側面５Ａ、第２チップ側面５Ｂ、第３チップ側面５Ｃおよび第４チップ側面５Ｄを含む。第１チップ側面５Ａおよび第２チップ側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第１チップ側面５Ａ（第２チップ側面５Ｂ）は、チップ本体２の短辺を形成している。第３チップ側面５Ｃおよび第４チップ側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３チップ側面５Ｃ（第４チップ側面５Ｄ）は、チップ本体２の長辺を形成している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。チップ側面５Ａ～５Ｄは、法線方向Ｚに沿って延びる平坦面からなる。

チップ本体２の４つの角部は、この形態では、平面視においてチップ本体２の外方に向かう湾曲状に形成（Ｒ面取り）されている。チップ本体２の４つの角部は、Ｃ面取りされていてもよい。チップ本体２の４つの角部は、面取りされずに、角張っていてもよい。
前述の「０６０３」、「０４０２」、「０３０１５」等は、チップ本体２の短辺の長さおよび長辺の長さによって定義される。チップ本体２の短辺の長さは、前記数値に限らず、０．０５ｍｍ以上１ｍｍ以下であってもよい。チップ本体２の長辺の長さは、０．０５ｍｍ以上０．１ｍｍ以下、０．１ｍｍ以上０．２ｍｍ以下、０．２ｍｍ以上０．３ｍｍ以下、０．３ｍｍ以上０．４ｍｍ以下、０．４ｍｍ以上０．５ｍｍ以下、０．５ｍｍ以上０．６ｍｍ以下、０．６ｍｍ以上０．７ｍｍ以下、０．７ｍｍ以上０．８ｍｍ以下、０．８ｍｍ以上０．９ｍｍ以下、または、０．９ｍｍ以上１ｍｍ以下であってもよい。

また、チップ本体２の長辺の長さは、前記数値に限らず、０．１ｍｍ以上２ｍｍ以下であってもよい。チップ本体２の長辺の長さは、０．１ｍｍ以上０．２ｍｍ以下、０．２ｍｍ以上０．４ｍｍ以下、０．４ｍｍ以上０．６ｍｍ以下、０．６ｍｍ以上０．８ｍｍ以下、０．８ｍｍ以上１ｍｍ以下、１ｍｍ以上１．２ｍｍ以下、１．２ｍｍ以上１．４ｍｍ以下、１．４ｍｍ以上１．６ｍｍ以下、１．６ｍｍ以上１．８ｍｍ以下、または、１．８ｍｍ以上２ｍｍ以下であってもよい。チップ本体２の短辺の長さに対するチップ本体２の長辺の長さの比は、１以上３以下であることが好ましい。

チップ本体２の厚さは、５０μｍ以上１０００μｍ以下であってもよい。チップ本体２の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、６００μｍ以上８００μｍ以下、または、８００μｍ以上１０００μｍ以下であってもよい。チップ本体２の厚さは、５０μｍ以上５００μｍ以下であることが好ましい。

ダイオードチップ１（チップ本体２）は、直方体形状に形成されたシリコン製の半導体チップ１０を含む。半導体チップ１０は、一方側の第１主面１１、他方側の第２主面１２、ならびに、第１主面１１および第２主面１２を接続する４つの側面１３Ａ、１３Ｂ、１３Ｃ、１３Ｄを含む。第１主面１１および第２主面１２は、平面視において四角形状（この形態では長方形状）に形成されている。

第１主面１１は、機能装置が形成された装置面である。第２主面１２は、第２チップ主面４を形成している。側面１３Ａ～１３Ｄは、第１側面１３Ａ、第２側面１３Ｂ、第３側面１３Ｃおよび第４側面１３Ｄを含む。
図８は、半導体チップ１０の濃度勾配を示すグラフである。図８において、縦軸は不純物濃度［ｃｍ^－３］を示し、横軸は厚さ（深さ）［μｍ］を示している。半導体チップ１０の濃度勾配は、シミュレーションによって求められている。

図８を参照して、半導体チップ１０のｐ型不純物濃度は、１×１０^１２ｃｍ^－３以上１×１０^２１ｃｍ^－３以下である。半導体チップ１０は、第１主面１１側のｐ型不純物濃度が、第２主面１２側のｐ型不純物濃度未満となるように形成されている。
半導体チップ１０は、具体的には、第２主面１２側から第１主面１１側に向けてこの順に形成されたｐ^＋＋型の半導体基板２０およびｐ型の半導体層２１を含む積層構造を有している。半導体基板２０は、半導体チップ１０の第２主面１２および側面１３Ａ～１３Ｄの一部を形成している。半導体層２１は、半導体基板２０の厚さ未満の厚さを有し、半導体チップ１０の第１主面１１および側面１３Ａ～１３Ｄの一部を形成している。

半導体基板２０は、全域に亘ってほぼ一定のｐ型不純物濃度を有している。半導体層２１は、第１主面１１側のｐ型不純物濃度が、第２主面１２側（半導体基板２０側）のｐ型不純物濃度未満となる濃度勾配を有している。半導体層２１は、具体的には、半導体基板２０から第１主面１１側に向けてこの順に積層されたｐ^＋型の濃度低下層２２およびｐ型の濃度保持層２３（concentration keeping layer）を含む。

半導体基板２０は、厚さ方向の平均値が第１値Ａとなるｐ型不純物濃度を有している。濃度低下層２２は、厚さ方向の平均値が第１値Ａ未満の第２値Ｂ（Ｂ＜Ａ）となるｐ型不純物濃度を有している。濃度保持層２３は、厚さ方向の平均値が第２値Ｂ未満の第３値Ｃ（Ｂ＜Ａ＜Ｃ）となるｐ型不純物濃度を有している。
第１値Ａは、半導体チップ１０の濃度勾配を関数ｆ（ｘ）で定義したとき、半導体基板２０によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第２値Ｂは、濃度低下層２２によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第３値Ｃは、濃度保持層２３によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。

半導体基板２０のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。半導体基板２０のｐ型不純物濃度は、この形態では、５×１０^１９ｃｍ^－３以上５×１０^２０ｃｍ^－３以下である。
半導体基板２０の厚さは、１０μｍ以上８００μｍ以下であってもよい。半導体基板２０の厚さは、１０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、または、６００μｍ以上８００μｍ以下であってもよい。半導体基板２０の厚さは、３０μｍ以上４００μｍ以下であることが好ましい。

濃度低下層２２は、半導体基板２０の上に形成されたｐ^＋型のエピタキシャル層からなる。濃度低下層２２は、半導体基板２０から拡散したｐ型不純物を含み、半導体基板２０のｐ型不純物濃度未満のｐ型不純物濃度を有する領域である。濃度低下層２２は、半導体基板２０から結晶成長方向に向けてｐ型不純物濃度が漸減する濃度勾配を有している。濃度低下層２２のｐ型不純物濃度の減少率は、半導体基板２０から結晶成長方向に向けて漸増している。

濃度低下層２２は、ｐ型不純物濃度の最小値が１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下の範囲に位置するまで漸減している。濃度低下層２２のｐ型不純物濃度の最小値は、この形態では、１×１０^１６ｃｍ^－３以上１×１０^１７ｃｍ^－３以下の範囲に位置している。
濃度低下層２２の厚さは、５μｍ以上２０μｍ以下であってもよい。濃度低下層２２の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。濃度低下層２２の厚さは、この形態では、６μｍ以上８μｍ以下である。

濃度保持層２３は、濃度低下層２２（エピタキシャル層）の上に形成されたｐ型のエピタキシャル層からなる。濃度保持層２３は、所定の厚さ範囲において所定のｐ型不純物濃度を保持し、濃度低下層２２の濃度低下を抑制する。換言すると、濃度保持層２３は、所定の厚さ範囲において濃度低下層２２のｐ型不純物濃度の減少率を低減する。
濃度保持層２３は、所定の厚さ範囲において５×１０^１５ｃｍ^－３以下５×１０^１７ｃｍ^－３以下のｐ型不純物濃度を保持することが好ましい。これにより、濃度保持層２３は、半導体基板２０の濃度勾配に急峻な下降領域が形成されることを抑制する。図８には、濃度保持層２３が存在しない場合の濃度低下層２２の濃度勾配が二点鎖線によって示されている。

濃度保持層２３は、濃度遷移層２４を介して濃度低下層２２の上に形成されている。濃度遷移層２４は、濃度勾配の傾斜が零またはほぼ零とみなせる濃度停留領域である。濃度保持層２３は、この形態では、濃度低下層２２のｐ型不純物濃度の最小値を超えるｐ型不純物濃度を有している。また、濃度保持層２３は、濃度低下層２２から結晶成長方向に向けてｐ型不純物濃度が漸増する濃度勾配を有している。

つまり、濃度遷移層２４は、ｐ型不純物濃度勾配が減少から増加に転じ、濃度低下層２２のｐ型不純物濃度が濃度保持層２３のｐ型不純物濃度に置き換わる領域である。濃度保持層２３は、濃度低下層２２から拡散したｐ型不純物、および、外部から導入されたｐ型不純物を含む。
このような濃度保持層２３は、濃度低下層２２の表層部にｐ型不純物を選択的に導入し、エピタキシャル層を濃度低下層２２の上に形成した後、当該エピタキシャル層に濃度低下層２２に導入されたｐ型不純物を拡散させることによって形成される。また、このような濃度保持層２３は、ｐ型不純物の導入を伴うエピタキシャル成長法によって比較的高濃度なエピタキシャル層を濃度低下層２２の上に直接形成することによっても得られる。

濃度保持層２３のｐ型不純物濃度は、濃度低下層２２のｐ型不純物濃度の最小値を超えて５×１０^１７ｃｍ^－３以下の範囲に位置するまで漸増していてもよい。濃度保持層２３のｐ型不純物濃度の最大値は、濃度低下層２２のｐ型不純物濃度の最小値を超えて１×１０^１７ｃｍ^－３以下であることが好ましい。
濃度保持層２３は、必ずしもｐ型不純物濃度が増加する濃度勾配を有している必要はない。濃度保持層２３は、ｐ型不純物濃度を所定の厚さだけ保持するのであれば、たとえば、図８に太い二点鎖線で示されたように、結晶成長方向に向けてｐ型不純物濃度が漸減する濃度勾配を有していてもよい。

濃度保持層２３の厚さは、１μｍ以上１０μｍ以下であってもよい。濃度保持層２３の厚さは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。濃度保持層２３の厚さは、２μｍ以上５μｍ以下であることが好ましい。
図２～図７を参照して、ダイオードチップ１は、半導体チップ１０に設定されたデバイス領域３１、第１パッド領域３２および第２パッド領域３３を含む。デバイス領域３１は、第１主面１１の中央部に設定されている。デバイス領域３１は、平面視において半導体チップ１０の側面１３Ａ～１３Ｄに平行な４辺を有する四角形状に設定されている。

第１パッド領域３２は、デバイス領域３１に対して第１主面１１の一方側（第１側面１３Ａ側）の領域に設定されている。第１パッド領域３２は、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に設定されている。第２パッド領域３３は、デバイス領域３１に対して第１主面１１の他方側（第２側面１３Ｂ側）の領域に設定されている。第２パッド領域３３は、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に設定されている。

図２～図７を参照して、ダイオードチップ１は、第１主面１１（半導体層２１）の表層部に形成されたｎ^＋型の第１半導体領域４１（第１領域）を含む。第１半導体領域４１は、第１主面１１のデバイス領域３１に形成されている。第１半導体領域４１は、具体的には、半導体層２１の濃度保持層２３の表層部に形成されている。第１半導体領域４１の底部は、濃度低下層２２から第１主面１１側に間隔を空けて濃度保持層２３内に形成されている。

第１半導体領域４１は、この形態では、第１主面１１の第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインから外側（第３側面１３Ｃ側）にずれて形成されている。第１半導体領域４１は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。第１半導体領域４１の平面形状は任意である。第１半導体領域４１は、多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。第１半導体領域４１は、第１平面積を有している。

第１半導体領域４１は、半導体層２１の表層部のｐ型不純物濃度を超えるｎ型不純物濃度を有している。第１半導体領域４１のｎ型不純物濃度は、具体的には、半導体層２１の濃度保持層２３のｐ型不純物濃度を超えている。第１半導体領域４１のｎ型不純物濃度のピーク値は、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい（図８も併せて参照）。第１半導体領域４１のｎ型不純物濃度のピーク値は、５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であることが好ましい。

第１半導体領域４１の厚さは、０．１μｍ以上５μｍ以下であってもよい。第１半導体領域４１の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。第１半導体領域４１の厚さは、この形態では、１μｍ以上３μｍ以下である。
第１半導体領域４１は、第１内方部４１Ａおよび第１周縁部４１Ｂを含む。第１内方部４１Ａは、第１半導体領域４１の内方部を形成し、第１主面１１に対して平行に延びるようにｎ型不純物が導入された領域である。第１周縁部４１Ｂは、第１半導体領域４１の周縁部を形成し、第１内方部４１Ａから外方に拡がる円弧状にｎ型不純物が導入された領域である。

このような第１周縁部４１Ｂは、第１半導体領域４１の周縁部を起点にｎ型不純物が円弧状（同心円状）に拡散することによって形成されている。第１周縁部４１Ｂのｎ型不純物濃度のピーク値は、第１内方部４１Ａのｎ型不純物濃度のピーク値未満である。つまり、第１周縁部４１Ｂは、第１内方部４１Ａと比較して空乏層の拡がりが不十分となる電気的性質を有している。

図２～図７を参照して、ダイオードチップ１は、第１半導体領域４１外の第１主面１１（半導体層２１）の表層部に形成されたｎ^＋型の第２半導体領域４２（第２領域）を含む。第２半導体領域４２は、第１主面１１のデバイス領域３１に形成されている。第２半導体領域４２は、具体的には、半導体層２１の濃度保持層２３の表層部に形成されている。第２半導体領域４２の底部は、濃度低下層２２から第１主面１１側に間隔を空けて濃度保持層２３内に形成されている。

第２半導体領域４２は、この形態では、第１主面１１の第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインから外側（第４側面１３Ｄ側）にずれて形成されている。第２半導体領域４２は、この形態では、第１半導体領域４１から第４側面１３Ｄ側に間隔を空けて形成されている。第２半導体領域４２は、第１方向Ｘに第１半導体領域４１に対向している。

第２半導体領域４２は、平面視において第２方向Ｙに沿って延びる帯状に形成されている。第２半導体領域４２の平面形状は任意である。第１半導体領域４１は、多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。第２半導体領域４２は、第１半導体領域４１の第１平面積と等しい第２平面積を有していることが好ましい。第２半導体領域４２は、第１半導体領域４１の平面形状と等しい平面形状を有していることが好ましい。第２半導体領域４２は、第１主面１１の中央部に対して第１半導体領域４１と点対称となるレイアウトで形成されていることが好ましい。

第２半導体領域４２は、半導体層２１の表層部のｐ型不純物濃度を超えるｎ型不純物濃度を有している。第２半導体領域４２のｎ型不純物濃度は、具体的には、半導体層２１の濃度保持層２３のｐ型不純物濃度を超えている。第１半導体領域４１のｎ型不純物濃度のピーク値は、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい（図８も併せて参照）。第１半導体領域４１のｎ型不純物濃度のピーク値は、５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であることが好ましい。

第２半導体領域４２の厚さは、０．１μｍ以上５μｍ以下であってもよい。第２半導体領域４２の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。第２半導体領域４２の厚さは、この形態では、１μｍ以上３μｍ以下である。第２半導体領域４２の厚さは、第１半導体領域４１の厚さと等しいことが好ましい。

第２半導体領域４２は、第２内方部４２Ａおよび第２周縁部４２Ｂを含む。第２内方部４２Ａは、第２半導体領域４２の内方部を形成し、第１主面１１に対して平行に延びるようにｎ型不純物が導入された領域である。第２周縁部４２Ｂは、第２半導体領域４２の周縁部を形成し、第２内方部４２Ａから外方に拡がる円弧状にｎ型不純物が導入された領域である。

このような第２周縁部４２Ｂは、第２半導体領域４２の周縁部を起点にｎ型不純物が円弧状（同心円状）に拡散することによって形成されている。第２周縁部４２Ｂのｎ型不純物濃度のピーク値は、第２内方部４２Ａのｎ型不純物濃度のピーク値未満である。つまり、第２周縁部４２Ｂは、第２内方部４２Ａと比較して空乏層の拡がりが不十分となる電気的性質を有している。

第２半導体領域４２の第２周縁部４２Ｂは、第１半導体領域４１の第１周縁部４１Ｂと一体的に形成されていてもよい。つまり、第２半導体領域４２は、第１半導体領域４１との間で１つのｎ^＋型の半導体領域を形成していてもよい。
図２～図７を参照して、ダイオードチップ１は、第１主面１１に形成され、第１半導体領域４１の第１内方部４１Ａを第１周縁部４１Ｂから切り離す第１トレンチ構造５０（第１溝構造）を含む。一部の図面では、便宜上、第１トレンチ構造５０がクロスハッチングによって示されている。第１トレンチ構造５０は、具体的には、第１トレンチ５１（第１溝）、第１絶縁層５２および第１ポリシリコン５３を含む。

第１トレンチ５１は、第１半導体領域４１の第１周縁部４１Ｂから内方に間隔を空けて形成され、第１内方部４１Ａを第１レイアウトおよび第１平面積Ｓ１で区画している。第１トレンチ５１は、この形態では、平面視において第１周縁部４１Ｂに沿って延びる環状（長方形環状）に形成され、第１内方部４１Ａを帯状（長方形状）に区画している。第１トレンチ５１の平面形状は任意である。第１トレンチ５１は、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。

第１トレンチ５１は、第１主面１１を第２主面１２側に向けて掘り下げることによって形成されている。第１トレンチ５１は、第１半導体領域４１を貫通し、半導体層２１に至っている。第１トレンチ５１は、この形態では、半導体層２１をさらに貫通し、半導体基板２０に至っている。
第１トレンチ５１は、内周壁、外周壁および底壁を含む。第１トレンチ５１の内周壁は、第１半導体領域４１の第１内方部４１Ａ、半導体層２１および半導体基板２０を露出させている。第１トレンチ５１の外周壁は、第１半導体領域４１の第１周縁部４１Ｂ、半導体層２１および半導体基板２０を露出させている。第１トレンチ５１の底壁は、半導体基板２０を露出させている。これにより、第１トレンチ５１は、第１周縁部４１Ｂを第１内方部４１Ａから電気的に切り離している。

第１トレンチ５１の内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第１トレンチ５１の内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第１トレンチ５１は、底面積が開口面積未満の先細り形状に形成されていてもよい。
第１トレンチ５１は、アスペクト比が１を超えるディープトレンチによって形成されている。アスペクト比は、第１トレンチ５１の幅に対する第１トレンチ５１の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。

第１トレンチ５１の幅は、０．１μｍ以上３μｍ以下であってもよい。第１トレンチ５１の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第１トレンチ５１の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。

第１トレンチ５１の深さは、１μｍ以上５０μｍ以下であってもよい。第１トレンチ５１の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第１トレンチ５１の深さは、１５μｍ以上３５μｍ以下であることが好ましい。

第１絶縁層５２は、第１トレンチ５１内に形成されている。第１絶縁層５２は、具体的には、第１トレンチ５１の内壁に沿って膜状に形成されている。これにより、第１絶縁層５２は、第１トレンチ５１内においてリセス空間を区画している。
第１絶縁層５２は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第１絶縁層５２は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第１絶縁層５２は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第１絶縁層５２は、この形態では、酸化シリコン層からなる単層構造を有している。

第１ポリシリコン５３は、第１絶縁層５２を挟んで第１トレンチ５１に埋設されている。第１ポリシリコン５３は、電気的に浮遊状態に形成されている。第１トレンチ構造５０は、第１ポリシリコン５３を有さず、第１トレンチ５１に一体物として埋設された第１絶縁層５２を含んでいてもよい。
このように、第１トレンチ構造５０は、第１半導体領域４１の第１内方部４１Ａにおいて第１周縁部４１Ｂから切り離された第１ｐｎ接合部５４を区画している。第１ｐｎ接合部５４は、半導体層２１（具体的には濃度保持層２３）および第１半導体領域４１の第１内方部４１Ａを含み、第１主面１１に沿って面状に延びている。第１ｐｎ接合部５４は、第１半導体領域４１の第１内方部４１Ａをカソードとし、半導体層２１（具体的には濃度保持層２３）をアノードとして有する第１ツェナーダイオードＤ１を形成している。

図２～図７を参照して、ダイオードチップ１は、第１主面１１に形成され、第２半導体領域４２の第２内方部４２Ａを第２周縁部４２Ｂから切り離す第２トレンチ構造６０（第２溝構造）を含む。一部の図面では、便宜上、第２トレンチ構造６０がクロスハッチングによって示されている。第２トレンチ構造６０は、具体的には、第２トレンチ６１（第２溝）、第２絶縁層６２および第２ポリシリコン６３を含む。

第２トレンチ６１は、第２半導体領域４２の第２周縁部４２Ｂから内方に間隔を空けて形成され、第２内方部４２Ａを第２レイアウトおよび第２平面積Ｓ２で区画している。第２トレンチ６１は、この形態では、平面視において第２周縁部４２Ｂに沿って延びる環状（長方形環状）に形成され、第２内方部４２Ａを帯状（長方形状）に区画している。第２トレンチ６１の平面形状は任意である。第２トレンチ６１は、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。

第２内方部４２Ａの第２レイアウトは、第１内方部４１Ａの第１レイアウトと等しいことが好ましい。また、第２内方部４２Ａの第２平面積Ｓ２は、第１内方部４１Ａの第１平面積Ｓ１と等しいことが好ましい。第２トレンチ６１は、第１主面１１の中央部に対して第１トレンチ５１と点対称となるレイアウトで形成されていることが好ましい。
第２トレンチ６１は、第１主面１１を第２主面１２側に向けて掘り下げることによって形成されている。第２トレンチ６１は、第２半導体領域４２を貫通し、半導体層２１に至っている。第２トレンチ６１は、この形態では、半導体層２１をさらに貫通し、半導体基板２０に至っている。

第２トレンチ６１は、内周壁、外周壁および底壁を含む。第２トレンチ６１の内周壁は、第２半導体領域４２の第２内方部４２Ａ、半導体層２１および半導体基板２０を露出させている。第２トレンチ６１の外周壁は、第２半導体領域４２の第２周縁部４２Ｂ、半導体層２１および半導体基板２０を露出させている。第２トレンチ６１の底壁は、半導体基板２０を露出させている。これにより、第２トレンチ６１は、第２周縁部４２Ｂを第２内方部４２Ａから電気的に切り離している。

第２トレンチ６１の内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第２トレンチ６１の内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第２トレンチ６１は、底面積が開口面積未満の先細り形状に形成されていてもよい。
第２トレンチ６１は、アスペクト比が１を超えるディープトレンチによって形成されている。アスペクト比は、第２トレンチ６１の幅に対する第２トレンチ６１の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。

第２トレンチ６１の幅は、０．１μｍ以上３μｍ以下であってもよい。第２トレンチ６１の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第２トレンチ６１の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。第２トレンチ６１の幅は、第１トレンチ５１の幅と等しいことが好ましい。

第２トレンチ６１の深さは、１μｍ以上５０μｍ以下であってもよい。第２トレンチ６１の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第２トレンチ６１の深さは、１５μｍ以上３５μｍ以下であることが好ましい。第２トレンチ６１の深さは、第１トレンチ５１の深さと等しいことが好ましい。

第２絶縁層６２は、第２トレンチ６１内に形成されている。第２絶縁層６２は、具体的には、第２トレンチ６１の内壁に沿って膜状に形成されている。これにより、第２絶縁層６２は、第２トレンチ６１内においてリセス空間を区画している。
第２絶縁層６２は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第２絶縁層６２は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第２絶縁層６２は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第２絶縁層６２は、第１絶縁層５２と同一の絶縁材料からなることが好ましい。第２絶縁層６２は、この形態では、酸化シリコン層からなる単層構造を有している。

第２ポリシリコン６３は、第２絶縁層６２を挟んで第２トレンチ６１に埋設されている。第２ポリシリコン６３は、電気的に浮遊状態に形成されている。第２トレンチ構造６０は、第２ポリシリコン６３を有さず、第２トレンチ６１に一体物として埋設された第２絶縁層６２を含んでいてもよい。
このように、第２トレンチ構造６０は、第２半導体領域４２の第２内方部４２Ａにおいて第２周縁部４２Ｂから切り離された第２ｐｎ接合部６４を区画している。第２ｐｎ接合部６４は、半導体層２１（具体的には濃度保持層２３）および第２半導体領域４２の第２内方部４２Ａを含み、第１主面１１に沿って面状に延びている。第２ｐｎ接合部６４は、第２半導体領域４２の第２内方部４２Ａをカソードとし、半導体層２１（具体的には濃度保持層２３）をアノードとして有する第２ツェナーダイオードＤ２を形成している。

第２ｐｎ接合部６４は、半導体層２１（半導体基板２０）を介して第１ｐｎ接合部５４に逆バイアス接続されている。これにより、第２ｐｎ接合部６４は、第１ｐｎ接合部５４との間で１つのダイオード対６５を形成している。
第２トレンチ構造６０は、この形態では、第１トレンチ構造５０から間隔を空けて形成されている。しかし、第１半導体領域４１および第２半導体領域４２が一体的に形成されている場合、第２トレンチ構造６０は、第１半導体領域４１および第２半導体領域４２の領域において第１トレンチ構造５０と一体的に形成されていてもよい。

図２～図７を参照して、ダイオードチップ１は、半導体チップ１０の周縁部に形成されたシールド構造７１を含む。一部の図面では、便宜上、シールド構造７１がクロスハッチングによって示されている。シールド構造７１は、側面１３Ａ～１３Ｄから内方に間隔を空けて第１主面１１に形成されている。シールド構造７１は、平面視において側面１３Ａ～１３Ｄに沿って帯状に延び、デバイス領域３１、第１パッド領域３２および第２パッド領域３３を複数方向から区画している。シールド構造７１は、具体的には、デバイス領域３１、第１パッド領域３２および第２パッド領域３３を一括して取り囲む環状（この形態では四角環状）に形成されている。

これにより、シールド構造７１は、半導体チップ１０を内方領域、および、内方領域外の外側領域に区画している。内方領域は、デバイス領域３１、第１パッド領域３２および第２パッド領域３３を含む。シールド構造７１は、外側領域に加えられた外力や、外側領域に生じたクラック等から内方領域を保護する。
シールド構造７１は、半導体チップ１０とは異なる材料からなり、第１主面１１から第２主面１２に向けて壁状に延びている。シールド構造７１は、具体的には、シールドトレンチ７２、シールド絶縁層７３およびシールドポリシリコン７４を含むトレンチ絶縁構造を有している。

シールドトレンチ７２は、第１主面１１を第２主面１２側に向けて掘り下げることによって形成されている。シールドトレンチ７２は、法線方向Ｚに関して、第１半導体領域４１および第２半導体領域４２を横切る深さで形成されている。シールドトレンチ７２は、この形態では、半導体層２１を貫通し、半導体基板２０に至っている。第２トレンチ６１は、側壁および底壁を含む。第２トレンチ６１の側壁は、半導体層２１および半導体基板２０を露出させている。第２トレンチ６１の底壁は、半導体基板２０を露出させている。

第２トレンチ６１の側壁は、第１主面１１に対して垂直に形成されていてもよい。第２トレンチ６１の側壁は、第１主面１１に対して傾斜していてもよい。この場合、第２トレンチ６１は、底面積が開口面積未満の先細り形状に形成されていてもよい。
シールドトレンチ７２は、この形態では、アスペクト比が１を超えるディープトレンチによって形成されている。アスペクト比は、シールドトレンチ７２の幅に対するシールドトレンチ７２の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。

シールドトレンチ７２の幅は、０．１μｍ以上３μｍ以下であってもよい。シールドトレンチ７２の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。シールドトレンチ７２の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。シールドトレンチ７２の幅は、第１トレンチ５１の幅と等しいことが好ましい。

シールドトレンチ７２の深さは、１μｍ以上５０μｍ以下であってもよい。シールドトレンチ７２の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。シールドトレンチ７２の深さは、１５μｍ以上３５μｍ以下であることが好ましい。シールドトレンチ７２の深さは、第１トレンチ５１の深さと等しいことが好ましい。

シールド絶縁層７３は、シールドトレンチ７２内に形成されている。シールド絶縁層７３は、具体的には、シールドトレンチ７２の内壁に沿って膜状に形成されている。これにより、シールド絶縁層７３は、シールドトレンチ７２内においてリセス空間を区画している。
シールド絶縁層７３は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。シールド絶縁層７３は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。シールド絶縁層７３は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。シールド絶縁層７３は、第１絶縁層５２と同一の絶縁材料からなることが好ましい。シールド絶縁層７３は、この形態では、酸化シリコン層からなる単層構造を有している。

シールドポリシリコン７４は、シールド絶縁層７３を挟んでシールドトレンチ７２に埋設されている。シールドポリシリコン７４は、電気的に浮遊状態に形成されている。シールド構造７１は、シールドポリシリコン７４を有さず、シールドトレンチ７２に一体物として埋設されたシールド絶縁層７３を含んでいてもよい。
図１～図７を参照して、ダイオードチップ１（チップ本体２）は、第１主面１１を被覆する中間絶縁層８１を含む。中間絶縁層８１は、半導体チップ１０の側面１３Ａ～１３Ｄから露出する周縁部を有している。中間絶縁層８１の周縁部は、側面１３Ａ～１３Ｄに連なっている。中間絶縁層８１の周縁部は、具体的には、側面１３Ａ～１３Ｄに対して面一に形成されている。

中間絶縁層８１は、複数の絶縁層が積層された積層構造を有していてもよいし、単一の絶縁層からなる単層構造を有していてもよい。中間絶縁層８１は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。中間絶縁層８１は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。中間絶縁層８１は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。

中間絶縁層８１は、第１主面１１側からこの順に積層された第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を含むＯＮＯ（Oxide-Nitride-Oxide）積層構造を有していてもよい。中間絶縁層８１は、その全域においてＯＮＯ積層構造を有している必要はない。中間絶縁層８１は、たとえば、第１主面１１の一方側の領域（第１パッド領域３２）および他方側の領域（第２パッド領域３３）を被覆する部分においてＯＮＯ積層構造を有し、それら以外の領域を被覆する部分においてＯＮＯ積層構造とは異なる絶縁層を有していてもよい。

第１酸化シリコン層は、複数の酸化シリコン層が積層された積層構造を有していてもよいし、単一の酸化シリコン層からなる単層構造を有していてもよい。第１酸化シリコン層は、酸化シリコン層の一例としてのＵＳＧ（Undoped Silica Glass）層、ＰＳＧ（Phosphor Silicate Glass）層およびＢＰＳＧ（Boron Phosphor Silicate Glass）層のうちの少なくとも１種を含んでいてもよい。第１酸化シリコン層は、単一の酸化シリコン層からなる単層構造を有している。

第２酸化シリコン層は、複数の酸化シリコン層が積層された積層構造を有していてもよいし、単一の酸化シリコン層からなる単層構造を有していてもよい。第２酸化シリコン層は、酸化シリコン層の一例としてのＵＳＧ層、ＰＳＧ層およびＢＰＳＧ層のうちの少なくとも１種を含んでいてもよい。第２酸化シリコン層は、窒化シリコン層側からこの順に積層されたＵＳＧ層およびＢＰＳＧ層を含む積層構造を有していてもよい。

中間絶縁層８１の厚さ（総厚さ）は、１μｍ以上１０μｍ以下であってもよい。中間絶縁層８１の厚さ（総厚さ）は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。中間絶縁層８１の厚さ（総厚さ）は、４μｍ以上５μｍ以下であることが好ましい。
中間絶縁層８１は、第１コンタクト開口８２および第２コンタクト開口８３を含む。第１コンタクト開口８２は、第１半導体領域４１を露出させている。第１コンタクト開口８２は、平面視において第１半導体領域４１の第１周縁部４１Ｂから第１内方部４１Ａ側に間隔を空けて第１内方部４１Ａを露出させている。これにより、中間絶縁層８１は、第１半導体領域４１の第１周縁部４１Ｂを被覆している。第１コンタクト開口８２は、この形態では、第１トレンチ構造５０から内方に間隔を空けて第１内方部４１Ａを露出させている。これにより、中間絶縁層８１は、第１トレンチ構造５０を被覆している。

第１コンタクト開口８２は、この形態では、平面視において第１内方部４１Ａに沿って延びる帯状（長方形状）に形成されている。第１コンタクト開口８２の平面形状は任意である。第１コンタクト開口８２は、平面視において多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。
第２コンタクト開口８３は、第２半導体領域４２を露出させている。第２コンタクト開口８３は、平面視において第２半導体領域４２の第２周縁部４２Ｂから第２内方部４２Ａ側に間隔を空けて第２内方部４２Ａを露出させている。これにより、中間絶縁層８１は、第２半導体領域４２の第２周縁部４２Ｂを被覆している。第２コンタクト開口８３は、この形態では、第２トレンチ構造６０から内方に間隔を空けて第２内方部４２Ａを露出させている。これにより、中間絶縁層８１は、第２トレンチ構造６０を被覆している。

第２コンタクト開口８３は、この形態では、平面視において第２内方部４２Ａに沿って延びる帯状（長方形状）に形成されている。第２コンタクト開口８３の平面形状は任意である。第２コンタクト開口８３は、平面視において多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。
図２～図７（特に図７）を参照して、ダイオードチップ１は、中間絶縁層８１を貫通して第１半導体領域４１に電気的に接続された第１電極層９１（第１電極）を含む。第１電極層９１は、中間絶縁層８１の上に膜状に形成されている。第１電極層９１は、第１パッド部９１Ａおよび第１配線部９１Ｂを含む。

第１パッド部９１Ａは、平面視において第１半導体領域４１および第２半導体領域４２から離間して第１パッド領域３２の上に形成されている。第１パッド部９１Ａは、中間絶縁層８１を挟んで第１パッド領域３２に対向している。第１パッド部９１Ａは、平面視において第１方向Ｘに延びる長方形状に形成されている。第１パッド部９１Ａの平面形状は任意である。

第１配線部９１Ｂは、第１パッド部９１Ａから第１半導体領域４１に向けて帯状に引き出されている。第１配線部９１Ｂの第１方向Ｘの幅は、第１パッド部９１Ａの第１方向Ｘの幅未満である。第１配線部９１Ｂの第１方向Ｘの幅は任意である。第１配線部９１Ｂの第１方向Ｘの幅を小さくすることによって、寄生容量を抑制できる。
第１配線部９１Ｂは、中間絶縁層８１の上から第１コンタクト開口８２に入り込んでいる。第１配線部９１Ｂは、第１コンタクト開口８２内において第１半導体領域４１に電気的に接続されている。第１配線部９１Ｂは、第１半導体領域４１との間でオーミック接触を形成している。

第１電極層９１は、純Ｃｕ層（純度が９９％以上のＣｕ層）、純Ａｌ層（純度が９９％以上のＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含んでいてもよい。
図２～図７（特に図７）を参照して、ダイオードチップ１は、中間絶縁層８１を貫通して第２半導体領域４２に電気的に接続された第２電極層９２（第２電極）を含む。第２電極層９２は、第１電極層９１から離間して中間絶縁層８１の上に膜状に形成されている。第２電極層９２は、第２パッド部９２Ａおよび第２配線部９２Ｂを含む。

第２パッド部９２Ａは、平面視において第１半導体領域４１および第２半導体領域４２から離間して第２パッド領域３３の上に形成されている。第２パッド部９２Ａは、中間絶縁層８１を挟んで第２パッド領域３３に対向している。第２パッド部９２Ａは、平面視において第１方向Ｘに延びる長方形状に形成されている。第２パッド部９２Ａの平面形状は任意である。第２パッド部９２Ａの平面形状は、第１パッド部９１Ａの平面形状と等しいことが好ましい。

第２配線部９２Ｂは、第２パッド部９２Ａから第２半導体領域４２に向けて帯状に引き出されている。第２配線部９２Ｂは、第１配線部９１Ｂに対して平行に延び、第１方向Ｘに第１配線部９１Ｂと対向している。第２配線部９２Ｂの第１方向Ｘの幅は、第２パッド部９２Ａの第１方向Ｘの幅未満である。第２配線部９２Ｂの第１方向Ｘの幅は任意である。第２配線部９２Ｂの第１方向Ｘの幅を小さくすることによって、寄生容量を抑制できる。第２配線部９２Ｂの第１方向Ｘの幅は、第１配線部９１Ｂの第１方向Ｘの幅と等しいことが好ましい。

第２配線部９２Ｂは、中間絶縁層８１の上から第２コンタクト開口８３に入り込んでいる。第２配線部９２Ｂは、第２コンタクト開口８３内において第２半導体領域４２に電気的に接続されている。第２配線部９２Ｂは、第２半導体領域４２との間でオーミック接触を形成している。
第２電極層９２は、純Ｃｕ層（純度が９９％以上のＣｕ層）、純Ａｌ層（純度が９９％以上のＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含んでいてもよい。第２電極層９２は、第１電極層９１の導電材料と同一の導電材料を含むことが好ましい。

図１～図５を参照して、ダイオードチップ１（チップ本体２）は、中間絶縁層８１を被覆する最上絶縁層１０１を含む。最上絶縁層１０１は、中間絶縁層８１の上において第１電極層９１および第２電極層９２を被覆している。最上絶縁層１０１は、半導体チップ１０の側面１３Ａ～１３Ｄから露出する周縁部を有している。最上絶縁層１０１の周縁部は、側面１３Ａ～１３Ｄに連なっている。最上絶縁層１０１の周縁部は、具体的には、側面１３Ａ～１３Ｄに対して面一に形成されている。最上絶縁層１０１は、チップ本体２のチップ側面５Ａ～５Ｄの一部を形成している。

最上絶縁層１０１は、この形態では、パッシベーション層１０２および樹脂層１０３を含む積層構造を有している。パッシベーション層１０２は、酸化シリコン層または窒化シリコン層を含む単層構造を有していてもよい。パッシベーション層１０２は、任意の順で積層された酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。パッシベーション層１０２は、中間絶縁層８１の主面を形成する部分とは異なる絶縁材料からなることが好ましい。パッシベーション層１０２は、この形態では、窒化シリコン層からなる単層構造を有している。

樹脂層１０３は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。樹脂層１０３は、感光性樹脂の一例としてのポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層１０３は、この形態では、ポリイミドを含む。
最上絶縁層１０１は、第１電極層９１を露出させる第１パッド開口１０４、および、第２電極層９２を露出させる第２パッド開口１０５を含む。

第１パッド開口１０４は、第１電極層９１の第１パッド部９１Ａを露出させている。第１パッド開口１０４は、第１パッド部９１Ａの縁部を除く第１パッド部９１Ａの内方部を露出させている。第１パッド開口１０４は、平面視において第１パッド部９１Ａに整合する四角形状（具体的には長方形状）に形成されている。第１パッド開口１０４の平面形状は任意である。

第２パッド開口１０５は、第２電極層９２の第２パッド部９２Ａを露出させている。第２パッド開口１０５は、第２パッド部９２Ａの縁部を除く第２パッド部９２Ａの内方部を露出させている。第２パッド開口１０５は、平面視において第２パッド部９２Ａに整合する四角形状（具体的には長方形状）に形成されている。第２パッド開口１０５の平面形状は任意である。

図１～図７を参照して、ダイオードチップ１（チップ本体２）は、第１電極層９１に電気的に接続された第１端子電極１１１を含む。第１端子電極１１１は、最上絶縁層１０１を貫通して第１電極層９１に接続されている。第１端子電極１１１は、具体的には、第１パッド開口１０４に埋設され、第１パッド開口１０４内において第１パッド部９１Ａに電気的に接続されている。

第１端子電極１１１は、平面視において第１半導体領域４１および第２半導体領域４２から離間して第１パッド領域３２の上に形成されている。第１端子電極１１１は、第１方向Ｘに沿って延びる長方形状に形成されている。第１端子電極１１１の平面形状は任意である。
第１端子電極１１１は、樹脂層１０３の主面（第１チップ主面３）から露出する第１電極面１１１Ａを有している。第１電極面１１１Ａは、樹脂層１０３の主面（第１チップ主面３）から離間するように突出している。第１電極面１１１Ａは、樹脂層１０３の主面（第１チップ主面３）を被覆するオーバラップ部を有している。第１端子電極１１１は、第１電極層９１側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有していてもよい。

図１～図７を参照して、ダイオードチップ１（チップ本体２）は、第２電極層９２に電気的に接続された第２端子電極１１２を含む。第２端子電極１１２は、最上絶縁層１０１を貫通して第２電極層９２に接続されている。第２端子電極１１２は、具体的には、第２パッド開口１０５に埋設され、第２パッド開口１０５内において第２パッド部９２Ａに電気的に接続されている。

第２端子電極１１２は、平面視において第１半導体領域４１および第２半導体領域４２から離間して第２パッド領域３３の上に形成されている。第２端子電極１１２は、第１方向Ｘに沿って延びる長方形状に形成されている。第２端子電極１１２の平面形状は任意である。
第２端子電極１１２は、樹脂層１０３の主面（第１チップ主面３）から露出する第２電極面１１２Ａを有している。第２電極面１１２Ａは、樹脂層１０３の主面（第１チップ主面３）から離間するように突出している。第２電極面１１２Ａは、樹脂層１０３の主面（第１チップ主面３）を被覆するオーバラップ部を有している。第２端子電極１１２は、第２電極層９２側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有していてもよい。

図１～図７を参照して、ダイオードチップ１（チップ本体２）は、半導体チップ１０の側面１３Ａ～１３Ｄを被覆する側面絶縁層１２１を含む。側面絶縁層１２１は、側面１３Ａ～１３Ｄを一括して被覆している。側面絶縁層１２１は、チップ本体２のチップ側面５Ａ～５Ｄを形成している。側面絶縁層１２１は、半導体チップ１０の絶縁性を高めると同時に、半導体チップ１０を保護する。

側面絶縁層１２１は、側面１３Ａ～１３Ｄに沿って膜状に形成されている。側面絶縁層１２１は、平坦な外面を有している。側面絶縁層１２１の外面は、側面１３Ａ～１３Ｄに対して平行に延びている。側面絶縁層１２１は、中間絶縁層８１の一部を被覆していてもよい。側面絶縁層１２１は、さらに、中間絶縁層８１を横切って最上絶縁層１０１の一部を被覆していてもよい。

側面絶縁層１２１は、半導体チップ１０の第２主面１２を露出させている。側面絶縁層１２１は、第２主面１２に連なっている。側面絶縁層１２１は、具体的には、第２主面１２に対して面一に形成されている。側面絶縁層１２１は、さらに具体的には、第２主面１２との間で一つの研削面または鏡面を形成している。
側面絶縁層１２１は、酸化シリコン層または窒化シリコン層を含む単層構造を有していてもよい。側面絶縁層１２１は、任意の順で積層された酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。側面絶縁層１２１は、この形態では、酸化シリコン層からなる単層構造を有している。

図９は、図１のダイオードチップ１の電気回路図である。図９を参照して、ダイオードチップ１は、第１端子電極１１１、第２端子電極１１２およびダイオード対６５を含む。ダイオード対６５は、第１ｐｎ接合部５４（第１ツェナーダイオードＤ１）および第２ｐｎ接合部６４（第１ツェナーダイオードＤ１）が逆バイアス接続された直列回路からなり、第１端子電極１１１および第２端子電極１１２に電気的に接続されている。

ダイオードチップ１は、第１端子電極１１１および第２端子電極１１２の双方向に電流を流すことができる双方向デバイスである。すなわち、第１端子電極１１１および第２端子電極１１２の間に第１端子電極１１１を正とする所定の閾値電圧以上の電圧が印加されると、第１端子電極１１１からダイオード対６５を介して第２端子電極１１２に電流が流れる。

一方、第１端子電極１１１および第２端子電極１１２の間に第２端子電極１１２を正とする所定の閾値電圧以上の電圧が印加されると、第２端子電極１１２からダイオード対６５を介して第１端子電極１１１に電流が流れる。
第１半導体領域４１等のレイアウトに対する第２半導体領域４２等のレイアウトの対称性を高めることにより、双方向デバイスとしての電気的特性を向上できる。つまり、第１端子電極１１１から第２端子電極１１２に向けて電流が流れた場合の電気的特性が、第２端子電極１１２から第１端子電極１１１に向けて電流が流れた場合の電気的特性と等しくなる。

以上、ダイオードチップ１によれば、第１トレンチ５１によって第１半導体領域４１の第１内方部４１Ａに第１半導体領域４１の第１周縁部４１Ｂから切り離された第１ｐｎ接合部５４が区画されている。また、第２トレンチ６１によって第２半導体領域４２の第２内方部４２Ａに第２半導体領域４２の第２周縁部４２Ｂから切り離された第２ｐｎ接合部６４が区画されている。第２ｐｎ接合部６４は、半導体層２１（半導体基板２０）を介して第１ｐｎ接合部５４に逆バイアス接続されている。

第１周縁部４１Ｂおよび第２周縁部４２Ｂは、空乏層が拡がり難いため、ブレークダウンの起点になり易い電気的性質を有している。したがって、第１周縁部４１Ｂから切り離して第１ｐｎ接合部５４を形成することによって、ブレークダウンの発生個所を第１ｐｎ接合部５４に制限できる。また、第２周縁部４２Ｂから切り離して第２ｐｎ接合部６４を形成することによって、ブレークダウンの発生個所を第２ｐｎ接合部６４に制限できる。これにより、第１周縁部４１Ｂに起因したブレークダウン、および、第２周縁部４２Ｂに起因したブレークダウンを抑制できるから、耐圧を向上できるダイオードチップ１を提供できる。

また、ダイオードチップ１によれば、第１周縁部４１Ｂから第１内方部４１Ａが切り離されることによって、第１主面１１に対して面状に延びる第１ｐｎ接合部５４が形成されている。これにより、ブレークダウンの発生個所を面状の第１ｐｎ接合部５４に制限できる。よって、ブレークダウン時の電流能力の向上によって、耐圧を適切に向上できる。
半導体層２１が濃度保持層２３を有さない場合、第１半導体領域４１の第１内方部４１Ａは、濃度低下層２２との間でｐｎ接合を形成する。この場合、第１ｐｎ接合部５４におけるｐｎ濃度変化が急峻になるため、当該第１ｐｎ接合部５４を起点に実際の耐圧（具体的にはブレークダウン電圧）が目標とする耐圧から変動する可能性がある。このような問題は、濃度低下層２２の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。

そこで、ダイオードチップ１では、濃度低下層２２の上に濃度保持層２３を形成し、第１ｐｎ接合部５４におけるｐｎ濃度変化を緩慢にしている。これにより、第１ｐｎ接合部５４を起点とする耐圧（具体的にはブレークダウン電圧）の変動を抑制できる。また、濃度低下層２２の厚さにバラツキが生じたとしても、所定厚さの濃度保持層２３が形成されているため、濃度低下層２２の厚さバラツキに起因する耐圧の変動を適切に抑制できる。また、濃度保持層２３の厚さにバラツキが生じたとしても、ｐｎ濃度変化が緩慢であるため、濃度保持層２３の厚さバラツキに起因する耐圧の変動を適切に抑制できる。

また、ダイオードチップ１によれば、第１半導体領域４１を貫通して半導体層２１に至る第１トレンチ５１が形成されている。これにより、第１半導体領域４１から第１ｐｎ接合部５４を適切に切り離すことができる。第１トレンチ５１は、この形態では、半導体層２１をさらに貫通し、半導体基板２０に至っている。これにより、第１ｐｎ接合部５４に起因するパンチスルーを抑制できるから、スナップバック現象の発生を適切に抑制できる。

半導体基板２０および第１半導体領域４１の底部の間の領域に底壁を有する第１トレンチ５１が採用されてもよい。この場合、第１トレンチ５１の深さを調節することによって、所望の電圧値において第１ｐｎ接合部５４のパンチスルーに起因するスナップバック現象を敢えて導入することもできる。
つまり、第１トレンチ５１の深さを調節することによって、スナップバック現象が抑制された構造のダイオードチップ１、または、スナップバック現象が許容された構造のダイオードチップ１の双方を提供できる。よって、スナップバック現象を敢えて利用したアプリケーションにもダイオードチップ１を組み込むことができる。

また、ダイオードチップ１によれば、第２周縁部４２Ｂから第２内方部４２Ａが切り離されることによって、第１主面１１に対して面状に延びる第２ｐｎ接合部６４が形成されている。これにより、ブレークダウンの発生個所を面状の第２ｐｎ接合部６４に制限できる。よって、ブレークダウン時の電流能力の向上によって、耐圧を適切に向上できる。
半導体層２１が濃度保持層２３を有さない場合、第２半導体領域４２の第２内方部４２Ａは、濃度低下層２２との間でｐｎ接合を形成する。この場合、第２ｐｎ接合部６４におけるｐｎ濃度変化が急峻になるため、当該第２ｐｎ接合部６４を起点に実際の耐圧（具体的にはブレークダウン電圧）が目標とする耐圧から変動する可能性がある。このような問題は、濃度低下層２２の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。

そこで、ダイオードチップ１では、濃度低下層２２の上に濃度保持層２３を形成し、第２ｐｎ接合部６４におけるｐｎ濃度変化を緩慢にしている。これにより、第２ｐｎ接合部６４を起点とする耐圧（具体的にはブレークダウン電圧）の変動を抑制できる。また、濃度低下層２２の厚さにバラツキが生じたとしても、所定厚さの濃度保持層２３が形成されているため、濃度低下層２２の厚さバラツキに起因する耐圧の変動を適切に抑制できる。また、濃度保持層２３の厚さにバラツキが生じたとしても、ｐｎ濃度変化が緩慢であるため、濃度保持層２３の厚さバラツキに起因する耐圧の変動を適切に抑制できる。

また、ダイオードチップ１によれば、第１半導体領域４１を貫通して半導体層２１に至る第２トレンチ６１が形成されている。これにより、第２半導体領域４２から第２ｐｎ接合部６４を適切に切り離すことができる。第２トレンチ６１は、この形態では、半導体層２１をさらに貫通し、半導体基板２０に至っている。これにより、第２ｐｎ接合部６４に起因するパンチスルーを抑制できるから、スナップバック減少の発生を抑制できる。

半導体基板２０および第２半導体領域４２の底部の間の領域に底壁を有する第２トレンチ６１が採用されてもよい。この場合、第２トレンチ６１の深さを調節することによって、所望の電圧値において第２ｐｎ接合部６４のパンチスルーに起因するスナップバック現象を敢えて導入することもできる。
つまり、第２トレンチ６１の深さを調節することによって、スナップバック現象が抑制された構造のダイオードチップ１、または、スナップバック現象が許容された構造のダイオードチップ１の双方を提供できる。よって、スナップバック現象を敢えて利用したアプリケーションにもダイオードチップ１を組み込むことができる。

また、ダイオードチップ１によれば、中間絶縁層８１が、第１半導体領域４１の第１周縁部４１Ｂを被覆し、第１半導体領域４１の第１内方部４１Ａを露出させる第１コンタクト開口８２を有している。第１コンタクト開口８２は、この形態では、第１トレンチ構造５０から内方に間隔を空けて第１内方部４１Ａを露出させている。これにより、第１半導体領域４１の第１周縁部４１Ｂを適切に絶縁させることができるから、第１周縁部４１Ｂに起因するブレークダウンを適切に抑制できる。

また、ダイオードチップ１によれば、中間絶縁層８１が、第２半導体領域４２の第２周縁部４２Ｂを被覆し、第２半導体領域４２の第２内方部４２Ａを露出させる第２コンタクト開口８３を有している。第２コンタクト開口８３は、この形態では、第２トレンチ構造６０から内方に間隔を空けて第２内方部４２Ａを露出させている。これにより、第２半導体領域４２の第２周縁部４２Ｂを適切に絶縁させることができるから、第２周縁部４２Ｂに起因するブレークダウンを適切に抑制できる。

図１０は、図６の対応図であって、本発明の第２実施形態に係るダイオードチップ１４１の平面図である。図１１は、図１０に示すXI-XI線に沿う断面図である。図１２は、図１０に示すXII-XII線に沿う断面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１０～図１２を参照して、第１半導体領域４１は、デバイス領域３１から第１パッド領域３２に引き出されている。これにより、第１半導体領域４１の第１平面積が増加されている。同様に、第２半導体領域４２は、デバイス領域３１から第２パッド領域３３に引き出されている。これにより、第２半導体領域４２の第２平面積が増加されている。

第１トレンチ構造５０（第１トレンチ５１）は、第１実施形態の場合と同様に、平面視において第１半導体領域４１の第１周縁部４１Ｂに沿って延びる環状（長方形環状）に形成され、第１内方部４１Ａを帯状（長方形状）に区画している。これにより、第１トレンチ構造５０は、デバイス領域３１および第１パッド領域３２において第１内方部４１Ａに第１ｐｎ接合部５４を区画している。

第２トレンチ構造６０（第２トレンチ６１）は、第１実施形態の場合と同様に、平面視において第２半導体領域４２の第２周縁部４２Ｂに沿って延びる環状（長方形環状）に形成され、第２内方部４２Ａを帯状（長方形状）に区画している。これにより、第２トレンチ構造６０は、デバイス領域３１および第２パッド領域３３において第２内方部４２Ａに第２ｐｎ接合部６４を区画している。

中間絶縁層８１の第１コンタクト開口８２は、この形態では、デバイス領域３１および第１パッド領域３２において第１半導体領域４１を露出させている。中間絶縁層８１の第２コンタクト開口８３は、この形態では、デバイス領域３１および第２パッド領域３３において第２半導体領域４２を露出させている。
第１電極層９１の第１パッド部９１Ａは、この形態では、第２半導体領域４２から離間して第１パッド領域３２の上に形成され、第１半導体領域４１の一部を被覆している。第１パッド部９１Ａは、中間絶縁層８１の上から第１コンタクト開口８２に入り込んでいる。第１パッド部９１Ａは、第１コンタクト開口８２内において第１半導体領域４１に電気的に接続されている。第１パッド部９１Ａは、第１半導体領域４１との間でオーミック接触を形成している。

第２電極層９２の第２パッド部９２Ａは、この形態では、第１半導体領域４１から離間して第２パッド領域３３の上に形成され、第２半導体領域４２の一部を被覆している。第２パッド部９２Ａは、中間絶縁層８１の上から第２コンタクト開口８３に入り込んでいる。第２パッド部９２Ａは、第２コンタクト開口８３内において第２半導体領域４２に電気的に接続されている。第２パッド部９２Ａは、第２半導体領域４２との間でオーミック接触を形成している。

第１端子電極１１１は、第１パッド開口１０４内において第１電極層９１の第１パッド部９１Ａを挟んで第１半導体領域４１の一部に対向し、かつ、第１パッド部９１Ａを挟んで中間絶縁層８１に対向している。
第２端子電極１１２は、第２パッド開口１０５内において第２電極層９２の第２パッド部９２Ａを挟んで第２半導体領域４２の一部に対向し、かつ、第２パッド部９２Ａを挟んで中間絶縁層８１に対向している。

以上、ダイオードチップ１４１によっても、ダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ１４１によれば、第１ｐｎ接合部５４の面積および第２ｐｎ接合部６４の面積を増加させることができる。よって、電流経路を増加させることができるから、電気的特性をさらに向上できる。
図１３は、図６の対応図であって、本発明の第３実施形態に係るダイオードチップ１５１の平面図である。図１４は、図１０に示すXIV-XIV線に沿う断面図である。図１５は、図１０に示すXV-XV線に沿う断面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１３～図１５を参照して、ダイオードチップ１５１は、第１主面１１（半導体層２１）の表層部に形成されたｎ^＋型の第３半導体領域１５２を含む。第３半導体領域１５２は、第１半導体領域４１および第２半導体領域４２から離間して第１パッド領域３２に形成されている。第３半導体領域１５２は、具体的には、半導体層２１の濃度保持層２３の表層部に形成されている。第３半導体領域１５２の底部は、濃度低下層２２から第１主面１１側に間隔を空けて濃度保持層２３内に形成されている。

第３半導体領域１５２は、平面視において第１パッド領域３２を第１方向Ｘに沿って延びる帯状に形成されている。第３半導体領域１５２は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを第１方向Ｘに横切る帯状（長方形状）に形成されている。これにより、第３半導体領域１５２は、第２方向Ｙに沿って第１半導体領域４１および第２半導体領域４２に対向している。

第３半導体領域１５２の平面形状は任意である。第３半導体領域１５２は、第１半導体領域４１および第２半導体領域４２のいずれか一方だけに対向した平面形状を有していてもよい。また、第３半導体領域１５２は、多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。
第３半導体領域１５２は、第３平面積を有している。第３平面積は、この形態では、第１半導体領域４１の第１平面積および第２半導体領域４２の第２平面積を超えている。第３平面積は、第１平面積および第２平面積以下であってもよい。

第３半導体領域１５２は、半導体層２１の表層部のｐ型不純物濃度を超えるｎ型不純物濃度を有している。第３半導体領域１５２のｎ型不純物濃度は、具体的には、半導体層２１の濃度保持層２３のｐ型不純物濃度を超えている。第３半導体領域１５２のｎ型不純物濃度のピーク値は、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第３半導体領域１５２のｎ型不純物濃度のピーク値は、５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であることが好ましい。第３半導体領域１５２のｎ型不純物濃度のピーク値は、第１半導体領域４１のｎ型不純物濃度のピーク値と等しいことが好ましい。

第３半導体領域１５２の厚さは、０．１μｍ以上５μｍ以下であってもよい。第３半導体領域１５２の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。第３半導体領域１５２の厚さは、この形態では、１μｍ以上３μｍ以下である。第３半導体領域１５２の厚さは、第１半導体領域４１の厚さと等しいことが好ましい。

第３半導体領域１５２は、第３内方部１５２Ａおよび第３周縁部１５２Ｂを含む。第３内方部１５２Ａは、第３半導体領域１５２の内方部を形成し、第１主面１１に対して平行に延びるようにｎ型不純物が導入された領域である。第３周縁部１５２Ｂは、第３半導体領域１５２の周縁部を形成し、第３内方部１５２Ａから外方に拡がる円弧状にｎ型不純物が導入された領域である。

このような第３周縁部１５２Ｂは、第３半導体領域１５２の周縁部を起点にｎ型不純物が円弧状（同心円状）に拡散することによって形成されている。第３周縁部１５２Ｂのｎ型不純物濃度のピーク値は、第３内方部１５２Ａのｎ型不純物濃度のピーク値未満である。つまり、第３周縁部１５２Ｂは、第３内方部１５２Ａと比較して空乏層の拡がりが不十分となる電気的性質を有している。

第３半導体領域１５２の第３周縁部１５２Ｂは、第１半導体領域４１の第１周縁部４１Ｂおよび第２半導体領域４２の第２周縁部４２Ｂのいずれか一方または双方と一体的に形成されていてもよい。つまり、第２半導体領域４２は、第１半導体領域４１および第２半導体領域４２のいずれか一方または双方との間で１つのｎ^＋型の半導体領域を形成していてもよい。

ダイオードチップ１５１は、第１主面１１（半導体層２１）の表層部に形成されたｎ^＋型の第４半導体領域１５３を含む。第４半導体領域１５３は、第１半導体領域４１および第２半導体領域４２から離間して第２パッド領域３３に形成されている。第４半導体領域１５３は、具体的には、半導体層２１の濃度保持層２３の表層部に形成されている。第４半導体領域１５３の底部は、濃度低下層２２から第１主面１１側に間隔を空けて濃度保持層２３内に形成されている。

第４半導体領域１５３は、平面視において第２パッド領域３３を第１方向Ｘに沿って延びる帯状に形成されている。第４半導体領域１５３は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを第１方向Ｘに横切る帯状（長方形状）に形成されている。
これにより、第４半導体領域１５３は、第２方向Ｙに沿って第１半導体領域４１および第２半導体領域４２に対向している。また、第４半導体領域１５３は、第１半導体領域４１および第２半導体領域４２を挟んで第３半導体領域１５２に対向している。

第４半導体領域１５３の平面形状は任意である。第４半導体領域１５３は、第１半導体領域４１および第２半導体領域４２のいずれか一方だけに対向した平面形状を有していてもよい。また、第４半導体領域１５３は、多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。
第４半導体領域１５３は、第４平面積を有している。第４平面積は、この形態では、第１半導体領域４１の第１平面積および第２半導体領域４２の第２平面積を超えている。第４平面積は、第１平面積および第２平面積以下であってもよい。第４平面積は、第３半導体領域１５２の第３平面積と等しいことが好ましい。第４半導体領域１５３は、第１主面１１の中央部に対して第３半導体領域１５２と点対称となるレイアウトで形成されていることが好ましい。

第４半導体領域１５３は、半導体層２１の表層部のｐ型不純物濃度を超えるｎ型不純物濃度を有している。第４半導体領域１５３のｎ型不純物濃度は、具体的には、半導体層２１の濃度保持層２３のｐ型不純物濃度を超えている。第４半導体領域１５３のｎ型不純物濃度のピーク値は、１×１０^１８ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第４半導体領域１５３のｎ型不純物濃度のピーク値は、５×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であることが好ましい。第４半導体領域１５３のｎ型不純物濃度のピーク値は、第１半導体領域４１のｎ型不純物濃度のピーク値と等しいことが好ましい。

第４半導体領域１５３の厚さは、０．１μｍ以上５μｍ以下であってもよい。第４半導体領域１５３の厚さは、０．１μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。第４半導体領域１５３の厚さは、この形態では、１μｍ以上３μｍ以下である。第４半導体領域１５３の厚さは、第１半導体領域４１の厚さと等しいことが好ましい。

第４半導体領域１５３は、第４内方部１５３Ａおよび第４周縁部１５３Ｂを含む。第４内方部１５３Ａは、第４半導体領域１５３の内方部を形成し、第１主面１１に対して平行に延びるようにｎ型不純物が導入された領域である。第４周縁部１５３Ｂは、第４半導体領域１５３の周縁部を形成し、第４内方部１５３Ａから外方に拡がる円弧状にｎ型不純物が導入された領域である。

このような第４周縁部１５３Ｂは、第４半導体領域１５３の周縁部を起点にｎ型不純物が円弧状（同心円状）に拡散することによって形成されている。第４周縁部１５３Ｂのｎ型不純物濃度のピーク値は、第４内方部１５３Ａのｎ型不純物濃度のピーク値未満である。つまり、第４周縁部１５３Ｂは、第４内方部１５３Ａと比較して空乏層の拡がりが不十分となる電気的性質を有している。

第４半導体領域１５３の第４周縁部１５３Ｂは、第１半導体領域４１の第１周縁部４１Ｂおよび第２半導体領域４２の第２周縁部４２Ｂのいずれか一方または双方と一体的に形成されていてもよい。つまり、第４半導体領域１５３は、第１半導体領域４１および第２半導体領域４２のいずれか一方または双方との間で１つのｎ^＋型の半導体領域を形成していてもよい。

ダイオードチップ１５１は、第１主面１１に形成され、第３半導体領域１５２の第３内方部１５２Ａを第３周縁部１５２Ｂから切り離す第３トレンチ構造１６０（第３溝構造）を含む。一部の図面では、便宜上、第３トレンチ構造１６０がクロスハッチングによって示されている。第３トレンチ構造１６０は、具体的には、第３トレンチ１６１（第３溝）、第３絶縁層１６２および第３ポリシリコン１６３を含む。

第３トレンチ１６１は、第３半導体領域１５２の第３周縁部１５２Ｂから内方に間隔を空けて形成され、第３内方部１５２Ａを第３レイアウトおよび第３平面積Ｓ３で区画している。第３レイアウトは、第１半導体領域４１（第１内方部４１Ａ）の第１レイアウトおよび第２半導体領域４２（第２内方部４２Ａ）の第２レイアウトと異なっていてもよい。第３平面積Ｓ３は、この形態では、第１半導体領域４１の第１平面積Ｓ１および第２半導体領域４２の第２平面積Ｓ２を超えている。第３平面積Ｓ３は、第１平面積Ｓ１および第２平面積Ｓ２以下であってもよい。

第３トレンチ１６１は、この形態では、平面視において第３周縁部１５２Ｂに沿って延びる環状（長方形環状）に形成され、第３内方部１５２Ａを帯状（長方形状）に区画している。第３トレンチ１６１の平面形状は任意である。第３トレンチ１６１は、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第３トレンチ１６１は、第１主面１１を第２主面１２側に向けて掘り下げることによって形成されている。第３トレンチ１６１は、第３半導体領域１５２を貫通し、半導体層２１に至っている。第３トレンチ１６１は、この形態では、半導体層２１をさらに貫通し、半導体基板２０に至っている。

第３トレンチ１６１は、内周壁、外周壁および底壁を含む。第３トレンチ１６１の内周壁は、第３半導体領域１５２の第３内方部１５２Ａ、半導体層２１および半導体基板２０を露出させている。第３トレンチ１６１の外周壁は、第３半導体領域１５２の第３周縁部１５２Ｂ、半導体層２１および半導体基板２０を露出させている。第３トレンチ１６１の底壁は、半導体基板２０を露出させている。これにより、第３トレンチ１６１は、第３周縁部１５２Ｂを第３内方部１５２Ａから電気的に切り離している。

第３トレンチ１６１の内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第３トレンチ１６１の内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第３トレンチ１６１は、底面積が開口面積未満の先細り形状に形成されていてもよい。
第３トレンチ１６１は、アスペクト比が１を超えるディープトレンチによって形成されている。アスペクト比は、第３トレンチ１６１の幅に対する第３トレンチ１６１の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。

第３トレンチ１６１の幅は、０．１μｍ以上３μｍ以下であってもよい。第３トレンチ１６１の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第３トレンチ１６１の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。第３トレンチ１６１の幅は、第１トレンチ５１の幅と等しいことが好ましい。

第３トレンチ１６１の深さは、１μｍ以上５０μｍ以下であってもよい。第３トレンチ１６１の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第３トレンチ１６１の深さは、１５μｍ以上３５μｍ以下であることが好ましい。第３トレンチ１６１の深さは、第１トレンチ５１の深さと等しいことが好ましい。

第３絶縁層１６２は、第３トレンチ１６１内に形成されている。第３絶縁層１６２は、具体的には、第３トレンチ１６１の内壁に沿って膜状に形成されている。これにより、第３絶縁層１６２は、第３トレンチ１６１内においてリセス空間を区画している。
第３絶縁層１６２は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第３絶縁層１６２は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第３絶縁層１６２は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第３絶縁層１６２は、第１絶縁層５２と同一の絶縁材料からなることが好ましい。第３絶縁層１６２は、この形態では、酸化シリコン層からなる単層構造を有している。

第３ポリシリコン１６３は、第３絶縁層１６２を挟んで第３トレンチ１６１に埋設されている。第３ポリシリコン１６３は、電気的に浮遊状態に形成されている。第３トレンチ構造１６０は、第３ポリシリコン１６３を有さず、第３トレンチ１６１に一体物として埋設された第３絶縁層１６２を含んでいてもよい。
このように、第３トレンチ構造１６０は、第３半導体領域１５２の第３内方部１５２Ａにおいて第３周縁部１５２Ｂから切り離された第３ｐｎ接合部１６４を区画している。第３ｐｎ接合部１６４は、半導体層２１（具体的には濃度保持層２３）および第３半導体領域１５２の第３内方部１５２Ａを含み、第１主面１１に沿って面状に延びている。第３ｐｎ接合部１６４は、第３半導体領域１５２の第３内方部１５２Ａをカソードとし、半導体層２１（具体的には濃度保持層２３）をアノードとして有する第３ツェナーダイオードＤ３を形成している。

第３ｐｎ接合部１６４は、第１ｐｎ接合部５４と同一の極性方向で第１ｐｎ接合部５４に並列接続され、かつ、第１ｐｎ接合部５４との間で第１並列回路１６５を形成している。
第３トレンチ構造１６０は、この形態では、第１トレンチ構造５０および第２トレンチ構造６０から離間して形成されている。しかし、第１半導体領域４１および第３半導体領域１５２が一体的に形成されている場合、第３トレンチ構造１６０は、第１半導体領域４１および第３半導体領域１５２の領域において第１トレンチ構造５０と一体的に形成されていてもよい。また、第２半導体領域４２および第３半導体領域１５２が一体的に形成されている場合、第３トレンチ構造１６０は、第２半導体領域４２および第３半導体領域１５２の領域において第２トレンチ構造６０と一体的に形成されていてもよい。

ダイオードチップ１５１は、第１主面１１に形成され、第４半導体領域１５３の第４内方部１５３Ａを第４周縁部１５３Ｂから切り離す第４トレンチ構造１７０（第４溝構造）を含む。一部の図面では、便宜上、第４トレンチ構造１７０がクロスハッチングによって示されている。第４トレンチ構造１７０は、具体的には、第４トレンチ１７１（第４溝）、第４絶縁層１７２および第４ポリシリコン１７３を含む。

第４トレンチ１７１は、第４半導体領域１５３の第４周縁部１５３Ｂから内方に間隔を空けて形成され、第４内方部１５３Ａを第４レイアウトおよび第４平面積Ｓ４で区画している。第４レイアウトは、第１半導体領域４１（第１内方部４１Ａ）の第１レイアウトおよび第２半導体領域４２（第２内方部４２Ａ）の第２レイアウトと異なっていてもよい。第４内方部１５３Ａの第４レイアウトは、第３内方部１５２Ａの第３レイアウトと等しいことが好ましい。

第４平面積Ｓ４は、この形態では、第１半導体領域４１の第１平面積Ｓ１および第２半導体領域４２の第２平面積Ｓ２を超えている。第４平面積Ｓ４は、第１平面積Ｓ１および第２平面積Ｓ２以下であってもよい。第４平面積Ｓ４は、第３内方部１５２Ａの第３平面積Ｓ３と等しいことが好ましい。第４トレンチ１７１は、第１主面１１の中央部に対して第３トレンチ１６１と点対称となるレイアウトで形成されていることが好ましい。

第４トレンチ１７１は、この形態では、平面視において第４周縁部１５３Ｂに沿って延びる環状（長方形環状）に形成され、第４内方部１５３Ａを帯状（長方形状）に区画している。第４トレンチ１７１の平面形状は任意である。第４トレンチ１７１は、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第４トレンチ１７１は、第１主面１１を第２主面１２側に向けて掘り下げることによって形成されている。第４トレンチ１７１は、第４半導体領域１５３を貫通し、半導体層２１に至っている。第４トレンチ１７１は、この形態では、半導体層２１をさらに貫通し、半導体基板２０に至っている。

第４トレンチ１７１は、内周壁、外周壁および底壁を含む。第４トレンチ１７１の内周壁は、第４半導体領域１５３の第４内方部１５３Ａ、半導体層２１および半導体基板２０を露出させている。第４トレンチ１７１の外周壁は、第４半導体領域１５３の第４周縁部１５３Ｂ、半導体層２１および半導体基板２０を露出させている。第４トレンチ１７１の底壁は、半導体基板２０を露出させている。これにより、第４トレンチ１７１は、第４周縁部１５３Ｂを第４内方部１５３Ａから電気的に切り離している。

第４トレンチ１７１の内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第４トレンチ１７１の内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第４トレンチ１７１は、底面積が開口面積未満の先細り形状に形成されていてもよい。
第４トレンチ１７１は、アスペクト比が１を超えるディープトレンチによって形成されている。アスペクト比は、第４トレンチ１７１の幅に対する第４トレンチ１７１の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。

第４トレンチ１７１の幅は、０．１μｍ以上３μｍ以下であってもよい。第４トレンチ１７１の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第４トレンチ１７１の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。第４トレンチ１７１の幅は、第１トレンチ５１の幅と等しいことが好ましい。

第４トレンチ１７１の深さは、１μｍ以上５０μｍ以下であってもよい。第４トレンチ１７１の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第４トレンチ１７１の深さは、１５μｍ以上３５μｍ以下であることが好ましい。第４トレンチ１７１の深さは、第１トレンチ５１の深さと等しいことが好ましい。

第４絶縁層１７２は、第４トレンチ１７１内に形成されている。第４絶縁層１７２は、具体的には、第４トレンチ１７１の内壁に沿って膜状に形成されている。これにより、第４絶縁層１７２は、第４トレンチ１７１内においてリセス空間を区画している。
第４絶縁層１７２は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第４絶縁層１７２は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第４絶縁層１７２は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第４絶縁層１７２は、第３絶縁層１６２と同一の絶縁材料からなることが好ましい。第４絶縁層１７２は、この形態では、酸化シリコン層からなる単層構造を有している。

第４ポリシリコン１７３は、第４絶縁層１７２を挟んで第４トレンチ１７１に埋設されている。第４ポリシリコン１７３は、電気的に浮遊状態に形成されている。第４トレンチ構造１７０は、第４ポリシリコン１７３を有さず、第４トレンチ１７１に一体物として埋設された第４絶縁層１７２を含んでいてもよい。
このように、第４トレンチ構造１７０は、第４半導体領域１５３の第４内方部１５３Ａにおいて第４周縁部１５３Ｂから切り離された第４ｐｎ接合部１７４を区画している。第４ｐｎ接合部１７４は、半導体層２１（具体的には濃度保持層２３）および第４半導体領域１５３の第４内方部１５３Ａを含み、第１主面１１に沿って面状に延びている。第４ｐｎ接合部１７４は、第４半導体領域１５３の第４内方部１５３Ａをカソードとし、半導体層２１（具体的には濃度保持層２３）をアノードとして有する第４ツェナーダイオードＤ４を形成している。

第４ｐｎ接合部１７４は、第２ｐｎ接合部６４と同一の極性方向で第２ｐｎ接合部６４に並列接続され、かつ、第２ｐｎ接合部６４との間で第２並列回路１７５を形成している。第２並列回路１７５は、半導体層２１（半導体基板２０）を介して第１並列回路１６５に逆バイアス接続されている。これにより第２並列回路１７５は、第１並列回路１６５との間で１つのダイオード対１７６を形成している。

第４トレンチ構造１７０は、この形態では、第１トレンチ構造５０および第２トレンチ構造６０から離間して形成されている。しかし、第１半導体領域４１および第４半導体領域１５３が一体的に形成されている場合、第４トレンチ構造１７０は、第１半導体領域４１および第４半導体領域１５３の領域において第１トレンチ構造５０と一体的に形成されていてもよい。また、第２半導体領域４２および第４半導体領域１５３が一体的に形成されている場合、第４トレンチ構造１７０は、第２半導体領域４２および第４半導体領域１５３の領域において第２トレンチ構造６０と一体的に形成されていてもよい。

中間絶縁層８１は、第３コンタクト開口１８１および第４コンタクト開口１８２をさらに含む。第３コンタクト開口１８１は、第３半導体領域１５２を露出させている。第３コンタクト開口１８１は、平面視において第３半導体領域１５２の第３周縁部１５２Ｂから第３内方部１５２Ａ側に間隔を空けて第３内方部１５２Ａを露出させている。これにより、中間絶縁層８１は、第３半導体領域１５２の第３周縁部１５２Ｂを被覆している。

第３コンタクト開口１８１は、この形態では、第３トレンチ構造１６０から内方に間隔を空けて第３内方部１５２Ａを露出させている。これにより、中間絶縁層８１は、第３トレンチ構造１６０を被覆している。
第３コンタクト開口１８１は、この形態では、平面視において第３内方部１５２Ａに沿って延びる帯状（長方形状）に形成されている。第３コンタクト開口１８１の平面形状は任意である。第３コンタクト開口１８１は、平面視において多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。

第４コンタクト開口１８２は、第４半導体領域１５３を露出させている。第４コンタクト開口１８２は、平面視において第４半導体領域１５３の第４周縁部１５３Ｂから第４内方部１５３Ａ側に間隔を空けて第４内方部１５３Ａを露出させている。これにより、中間絶縁層８１は、第４半導体領域１５３の第４周縁部１５３Ｂを被覆している。
第４コンタクト開口１８２は、この形態では、第４トレンチ構造１７０から内方に間隔を空けて第４内方部１５３Ａを露出させている。これにより、中間絶縁層８１は、第４トレンチ構造１７０を被覆している。

第４コンタクト開口１８２は、この形態では、平面視において第４内方部１５３Ａに沿って延びる帯状（長方形状）に形成されている。第４コンタクト開口１８２の平面形状は任意である。第４コンタクト開口１８２は、平面視において多角形状（たとえば四角形状）や円形状（楕円形状を含む）に形成されていてもよい。
第１電極層９１は、この形態では、中間絶縁層８１を貫通して第１半導体領域４１および第３半導体領域１５２に電気的に接続されている。つまり、第１電極層９１は、第１ｐｎ接合部５４および第３ｐｎ接合部１６４を並列接続させている。

第１電極層９１の第１パッド部９１Ａは、具体的には、平面視において第１半導体領域４１および第２半導体領域４２から離間して第１パッド領域３２の上に形成され、第３半導体領域１５２を被覆している。第１パッド部９１Ａは、中間絶縁層８１の上から第３コンタクト開口１８１に入り込んでいる。第１パッド部９１Ａは、第３コンタクト開口１８１内において第３半導体領域１５２に電気的に接続されている。第１パッド部９１Ａは、第３半導体領域１５２との間でオーミック接触を形成している。

第２電極層９２は、この形態では、中間絶縁層８１を貫通して第２半導体領域４２および第４半導体領域１５３に電気的に接続されている。つまり、第２電極層９２は、第２ｐｎ接合部６４および第４ｐｎ接合部１７４を並列接続させている。
第２電極層９２の第２パッド部９２Ａは、具体的には、平面視において第１半導体領域４１および第２半導体領域４２から離間して第２パッド領域３３の上に形成され、第４半導体領域１５３を被覆している。第２パッド部９２Ａは、中間絶縁層８１の上から第４コンタクト開口１８２に入り込んでいる。第２パッド部９２Ａは、第４コンタクト開口１８２内において第４半導体領域１５３に電気的に接続されている。第２パッド部９２Ａは、第４半導体領域１５３との間でオーミック接触を形成している。

第１端子電極１１１は、第１パッド開口１０４内において第１電極層９１の第１パッド部９１Ａを挟んで第３半導体領域１５２に対向している。第２端子電極１１２は、第２パッド開口１０５内において第２電極層９２の第２パッド部９２Ａを挟んで第２半導体領域４２に対向している。
図１６は、図１３のダイオードチップ１５１の電気回路図である。図１６を参照して、ダイオードチップ１５１は、第１端子電極１１１、第２端子電極１１２およびダイオード対１７６を含む。ダイオード対１７６は、第１並列回路１６５および第２並列回路１７５を含む。

第１並列回路１６５は、第１ｐｎ接合部５４（第１ツェナーダイオードＤ１）および第３ｐｎ接合部１６４（第３ツェナーダイオードＤ３）が同一の極性方向で並列接続された並列回路からなる。第１ｐｎ接合部５４のアノードおよび第３ｐｎ接合部１６４のアノードは、第１端子電極１１１に接続されている。
第２並列回路１７５は、第２ｐｎ接合部６４（第２ツェナーダイオードＤ２）および第４ｐｎ接合部１７４（第４ツェナーダイオードＤ４）が同一の極性方向で並列接続された並列回路からなる。第２ｐｎ接合部６４のアノードおよび第４ｐｎ接合部１７４のアノードは、第２端子電極１１２に接続されている。第２ｐｎ接合部６４のカソードおよび第４ｐｎ接合部１７４のカソードは、第１ｐｎ接合部５４のカソードおよび第３ｐｎ接合部１６４のカソードに接続されている。

第１端子電極１１１および第２端子電極１１２の間に第１端子電極１１１を正とする所定の閾値電圧以上の電圧が印加されると、第１端子電極１１１からダイオード対１７６を介して第２端子電極１１２に電流が流れる。
一方、第１端子電極１１１および第２端子電極１１２の間に第２端子電極１１２を正とする所定の閾値電圧以上の電圧が印加されると、第２端子電極１１２からダイオード対１７６を介して第１端子電極１１１に電流が流れる。

第１半導体領域４１および第３半導体領域１５２等のレイアウトに対する第２半導体領域４２および第４半導体領域１５３等のレイアウトの対称性を高めることにより、双方向デバイスとしての電気的特性を向上できる。つまり、第１端子電極１１１から第２端子電極１１２に向けて電流が流れた場合の電気的特性が、第２端子電極１１２から第１端子電極１１１に向けて電流が流れた場合の電気的特性と等しくなる。

以上、ダイオードチップ１５１によっても、ダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ１５１によれば、第３ｐｎ接合部１６４および第４ｐｎ接合部１７４が形成されている。これにより、第１ｐｎ接合部５４を流れる電流を第３ｐｎ接合部１６４に分流させることができ、第２ｐｎ接合部６４を流れる電流を第４ｐｎ接合部１７４に分流させることができる。よって、第１ｐｎ接合部５４および第２ｐｎ接合部６４に対する負荷を低減できると同時に、電流経路を増加させることができるから、電気的特性をさらに向上できる。

また、ダイオードチップ１５１によれば、第３トレンチ１６１によって第３半導体領域１５２の第３内方部１５２Ａに第３半導体領域１５２の第３周縁部１５２Ｂから切り離された第３ｐｎ接合部１６４が区画されている。また、第４トレンチ１７１によって第４半導体領域１５３の第４内方部１５３Ａに第４半導体領域１５３の第４周縁部１５３Ｂから切り離された第４ｐｎ接合部１７４が区画されている。第４ｐｎ接合部１７４は、半導体層２１（半導体基板２０）を介して第３ｐｎ接合部１６４に逆バイアス接続されている。

第３周縁部１５２Ｂおよび第４周縁部１５３Ｂは、空乏層が拡がり難いため、ブレークダウンの起点になり易い電気的性質を有している。したがって、第３周縁部１５２Ｂから切り離して第３ｐｎ接合部１６４を形成することによって、ブレークダウンの発生個所を第３ｐｎ接合部１６４に制限できる。また、第４周縁部１５３Ｂから切り離して第４ｐｎ接合部１７４を形成することによって、ブレークダウンの発生個所を第４ｐｎ接合部１７４に制限できる。これにより、第３周縁部１５２Ｂに起因したブレークダウン、および、第４周縁部１５３Ｂに起因したブレークダウンを抑制できるから、耐圧を向上できるダイオードチップ１５１を提供できる。

また、ダイオードチップ１５１によれば、第３周縁部１５２Ｂから第３内方部１５２Ａが切り離されることによって、第１主面１１に対して面状に延びる第３ｐｎ接合部１６４が形成されている。これにより、ブレークダウンの発生個所を面状の第３ｐｎ接合部１６４に制限できる。よって、ブレークダウン時の電流能力の向上によって、耐圧を適切に向上できる。

半導体層２１が濃度保持層２３を有さない場合、第３半導体領域１５２の第３内方部１５２Ａは、濃度低下層２２との間でｐｎ接合を形成する。この場合、第３ｐｎ接合部１６４におけるｐｎ濃度変化が急峻になるため、当該第３ｐｎ接合部１６４を起点に実際の耐圧（具体的にはブレークダウン電圧）が目標とする耐圧から変動する可能性がある。このような問題は、濃度低下層２２の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。

そこで、ダイオードチップ１５１では、濃度低下層２２の上に濃度保持層２３を形成し、第３ｐｎ接合部１６４におけるｐｎ濃度変化を緩慢にしている。これにより、第３ｐｎ接合部１６４を起点とする耐圧（具体的にはブレークダウン電圧）の変動を抑制できる。また、濃度低下層２２の厚さにバラツキが生じたとしても、所定厚さの濃度保持層２３が形成されているため、濃度低下層２２の厚さバラツキに起因する耐圧の変動を適切に抑制できる。また、濃度保持層２３の厚さにバラツキが生じたとしても、ｐｎ濃度変化が緩慢であるため、濃度保持層２３の厚さバラツキに起因する耐圧の変動を適切に抑制できる。

また、ダイオードチップ１５１によれば、第３半導体領域１５２を貫通して半導体層２１に至る第３トレンチ１６１が形成されている。これにより、第３半導体領域１５２から第３ｐｎ接合部１６４を適切に切り離すことができる。第３トレンチ１６１は、この形態では、半導体層２１を貫通し、半導体基板２０に至っている。これにより、第３ｐｎ接合部１６４に起因するパンチスルーを抑制できるから、スナップバック現象の発生を適切に抑制できる。

半導体基板２０および第３半導体領域１５２の底部の間の領域に底壁を有する第３トレンチ１６１が採用されてもよい。この場合、第３トレンチ１６１の深さを調節することによって、所望の電圧値において第３ｐｎ接合部１６４のパンチスルーに起因するスナップバック現象を敢えて導入することもできる。
つまり、第３トレンチ１６１の深さを調節することによって、スナップバック現象が抑制された構造のダイオードチップ１５１、または、スナップバック現象が許容された構造のダイオードチップ１５１の双方を提供できる。よって、スナップバック現象を敢えて利用したアプリケーションにもダイオードチップ１５１を組み込むことができる。

また、ダイオードチップ１５１によれば、第４周縁部１５３Ｂから第４内方部１５３Ａが切り離されることによって、第１主面１１に対して面状に延びる第４ｐｎ接合部１７４が形成されている。これにより、ブレークダウンの発生個所を面状の第４ｐｎ接合部１７４に制限できる。よって、ブレークダウン時の電流能力の向上によって、耐圧を適切に向上できる。

半導体層２１が濃度保持層２３を有さない場合、第４半導体領域１５３の第４内方部１５３Ａは、濃度低下層２２との間でｐｎ接合を形成する。この場合、第４ｐｎ接合部１７４におけるｐｎ濃度変化が急峻になるため、当該第４ｐｎ接合部１７４を起点に実際の耐圧（具体的にはブレークダウン電圧）が目標とする耐圧から変動する可能性がある。このような問題は、濃度低下層２２の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。

そこで、ダイオードチップ１５１では、濃度低下層２２の上に濃度保持層２３を形成し、第４ｐｎ接合部１７４におけるｐｎ濃度変化を緩慢にしている。これにより、第４ｐｎ接合部１７４を起点とする耐圧（具体的にはブレークダウン電圧）の変動を抑制できる。また、濃度低下層２２の厚さにバラツキが生じたとしても、所定厚さの濃度保持層２３が形成されているため、濃度低下層２２の厚さバラツキに起因する耐圧の変動を適切に抑制できる。また、濃度保持層２３の厚さにバラツキが生じたとしても、ｐｎ濃度変化が緩慢であるため、濃度保持層２３の厚さバラツキに起因する耐圧の変動を適切に抑制できる。

また、ダイオードチップ１５１によれば、第３半導体領域１５２を貫通して半導体層２１に至る第４トレンチ１７１が形成されている。これにより、第４半導体領域１５３から第４ｐｎ接合部１７４を適切に切り離すことができる。第４トレンチ１７１は、この形態では、半導体層２１を貫通し、半導体基板２０に至っている。これにより、第４ｐｎ接合部１７４に起因するパンチスルーを抑制できるから、スナップバック減少の発生を抑制できる。

半導体基板２０および第４半導体領域１５３の底部の間の領域に底壁を有する第４トレンチ１７１が採用されてもよい。この場合、第４トレンチ１７１の深さを調節することによって、所望の電圧値において第４ｐｎ接合部１７４のパンチスルーに起因するスナップバック現象を敢えて導入することもできる。
つまり、第４トレンチ１７１の深さを調節することによって、スナップバック現象が抑制された構造のダイオードチップ１５１、または、スナップバック現象が許容された構造のダイオードチップ１５１の双方を提供できる。よって、スナップバック現象を敢えて利用したアプリケーションにもダイオードチップ１５１を組み込むことができる。

また、ダイオードチップ１５１によれば、中間絶縁層８１が、第３半導体領域１５２の第３周縁部１５２Ｂを被覆し、第３半導体領域１５２の第３内方部１５２Ａを露出させる第３コンタクト開口１８１を有している。第３コンタクト開口１８１は、この形態では、第３トレンチ構造１６０から内方に間隔を空けて第３内方部１５２Ａを露出させている。これにより、第３半導体領域１５２の第３周縁部１５２Ｂを適切に絶縁させることができるから、第３周縁部１５２Ｂに起因するブレークダウンを適切に抑制できる。

また、ダイオードチップ１５１によれば、中間絶縁層８１が、第４半導体領域１５３の第４周縁部１５３Ｂを被覆し、第４半導体領域１５３の第４内方部１５３Ａを露出させる第４コンタクト開口１８２を有している。第４コンタクト開口１８２は、この形態では、第４トレンチ構造１７０から内方に間隔を空けて第４内方部１５３Ａを露出させている。これにより、第４半導体領域１５３の第４周縁部１５３Ｂを適切に絶縁させることができるから、第４周縁部１５３Ｂに起因するブレークダウンを適切に抑制できる。

図１７は、図６の対応図であって、本発明の第４実施形態に係るダイオードチップ１９１の平面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１７を参照して、ダイオードチップ１９１は、複数（この形態では３つ）の第１半導体領域４１を含む。第１半導体領域４１の個数は、２つ以上であればよく、４つ以上形成されていてもよい。複数の第１半導体領域４１は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。これにより、複数の第１半導体領域４１は、全体として第２方向Ｙに沿って延びるストライプ状に形成されている。

複数の第１半導体領域４１の平面形状は任意である。複数の第１半導体領域４１は、平面視において多角形状や円形状（楕円形状を含む）に形成されていてもよい。複数の第１半導体領域４１は、電気的特性を一致させる観点から、互いに等しい平面形状で形成されていることが好ましい。
ダイオードチップ１９１は、複数（この形態では３つ）の第２半導体領域４２を含む。第２半導体領域４２の個数は、２つ以上であればよく、４つ以上形成されていてもよい。第２半導体領域４２の個数は、第１半導体領域４１の個数と等しいことが好ましい。

複数の第２半導体領域４２は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数の第２半導体領域４２は、具体的には、１つの第１半導体領域４１を挟み込む態様で、第１方向Ｘに沿って複数の第１半導体領域４１と交互に形成されている。これにより、複数の第２半導体領域４２は、全体として第２方向Ｙに沿って延びるストライプ状に形成されている。

複数の第２半導体領域４２は、複数の第１半導体領域４１を第１方向Ｘに横切るラインを設定したとき、当該ライン上に位置している。これにより、複数の第２半導体領域４２は、第１方向Ｘに複数の第１半導体領域４１に対向している。さらに、第１主面１１の中央部を第１方向Ｘに横切る中央ラインを設定したとき、複数の第２半導体領域４２は、当該中央ライン上において、第１方向Ｘに複数の第１半導体領域４１に対向している。

複数の第２半導体領域４２の平面形状は任意である。複数の第２半導体領域４２は、平面視において多角形状や円形状（楕円形状を含む）に形成されていてもよい。複数の第２半導体領域４２は、電気的特性を一致させる観点から、互いに等しい平面形状で形成されていることが好ましい。複数の第２半導体領域４２は、電気的特性を一致させる観点から、複数の第１半導体領域４１と互いに等しい平面形状で形成されていることがさらに好ましい。複数の第２半導体領域４２は、第１主面１１の中央部に対して複数の第１半導体領域４１と点対称となるレイアウトで形成されていることが好ましい。

ダイオードチップ１９１は、複数の第１トレンチ構造５０を含む。複数の第１トレンチ構造５０は、複数の第１半導体領域４１に対して１対１対応の関係で形成されている。各第１トレンチ構造５０は、第１実施形態の場合と同様に、各第１半導体領域４１の第１周縁部４１Ｂから内方に間隔を空けて形成され、各第１半導体領域４１の第１内方部４１Ａを第１レイアウトおよび第１平面積Ｓ１で区画している。

複数の第１トレンチ構造５０は、対応する第１半導体領域４１の第１内方部４１Ａにおいて第１周縁部４１Ｂから切り離された第１ｐｎ接合部５４をそれぞれ区画している。複数の第１ｐｎ接合部５４は、互いに並列接続され、かつ、第１並列回路１９２を形成している。
各第１ｐｎ接合部５４は、半導体層２１（具体的には濃度保持層２３）および第１半導体領域４１の第１内方部４１Ａを含み、第１主面１１に沿って面状に延びている。各第１ｐｎ接合部５４は、第１半導体領域４１の第１内方部４１Ａをカソードとし、半導体層２１（具体的には濃度保持層２３）をアノードとして有する第１ツェナーダイオードＤ１を形成している。

ダイオードチップ１９１は、複数の第２トレンチ構造６０を含む。複数の第２トレンチ構造６０は、複数の第２半導体領域４２に対して１対１対応の関係で形成されている。各第２トレンチ構造６０は、第１実施形態の場合と同様に、各第２半導体領域４２の第２周縁部４２Ｂから内方に間隔を空けて形成され、各第２半導体領域４２の第２内方部４２Ａを第２レイアウトおよび第２平面積Ｓ２で区画している。

複数の第２トレンチ構造６０は、対応する第２半導体領域４２の第２内方部４２Ａにおいて第２周縁部４２Ｂから切り離された第２ｐｎ接合部６４をそれぞれ区画している。各第２ｐｎ接合部６４は、半導体層２１（具体的には濃度保持層２３）および第２半導体領域４２の第２内方部４２Ａを含み、第１主面１１に沿って面状に延びている。各第２ｐｎ接合部６４は、第２半導体領域４２の第２内方部４２Ａをカソードとし、半導体層２１（具体的には濃度保持層２３）をアノードとして有する第２ツェナーダイオードＤ２を形成している。

複数の第２ｐｎ接合部６４は、互いに並列接続され、かつ、第２並列回路１９３を形成している。第２並列回路１９３は、半導体層２１（半導体基板２０）を介して第１並列回路１９２に逆バイアス接続されている。これにより、第２並列回路１９３は、第１並列回路１９２との間で１つのダイオード対１９４を形成している。
複数の第１半導体領域４１および複数の第２半導体領域４２が一体的に形成されている場合、複数の第２トレンチ構造６０は、複数の第１半導体領域４１および複数の第２半導体領域４２の領域において複数の第１トレンチ構造５０と一体的に形成されていてもよい。

中間絶縁層８１は、複数の第１コンタクト開口８２および複数の第２コンタクト開口８３を含む。複数の第１コンタクト開口８２は、対応する第１半導体領域４１を１対１対応の関係でそれぞれ露出させている。複数の第１コンタクト開口８２は、平面視において対応する第１半導体領域４１の第１周縁部４１Ｂから第１内方部４１Ａ側に間隔を空けて対応する第１半導体領域４１の第１内方部４１Ａをそれぞれ露出させている。これにより、中間絶縁層８１は、複数の第１半導体領域４１の第１周縁部４１Ｂを被覆している。

複数の第１コンタクト開口８２は、この形態では、対応する第１トレンチ構造５０から内方に間隔を空けて対応する第１内方部４１Ａをそれぞれ露出させている。これにより、中間絶縁層８１は、複数の第１トレンチ構造５０を被覆している。
複数の第２コンタクト開口８３は、対応する第２半導体領域４２を１対１対応の関係でそれぞれ露出させている。複数の第２コンタクト開口８３は、平面視において対応する第２半導体領域４２の第２周縁部４２Ｂから第２内方部４２Ａ側に間隔を空けて対応する第２半導体領域４２の第２内方部４２Ａをそれぞれ露出させている。これにより、中間絶縁層８１は、複数の第２半導体領域４２の第２周縁部４２Ｂを被覆している。

複数の第２コンタクト開口８３は、この形態では、対応する第２トレンチ構造６０から内方に間隔を空けて対応する第２内方部４２Ａをそれぞれ露出させている。これにより、中間絶縁層８１は、複数の第２トレンチ構造６０を被覆している。
第１電極層９１は、中間絶縁層８１を貫通して複数の第１半導体領域４１に電気的に接続されている。これにより、第１電極層９１は、複数の第１ｐｎ接合部５４を並列接続させている。第１電極層９１は、この形態では、第１パッド部９１Ａおよび複数の第１配線部９１Ｂを含む。

第１パッド部９１Ａは、平面視において複数の第１半導体領域４１および複数の第２半導体領域４２から離間して第１パッド領域３２の上に形成されている。複数の第１配線部９１Ｂは、第１パッド部９１Ａから複数の第１半導体領域４１に向けて帯状にそれぞれ引き出されている。複数の第１配線部９１Ｂは、複数の第１半導体領域４１に対して１対１対応の関係で引き出されている。これにより、複数の第１配線部９１Ｂは、平面視において櫛歯状に形成されている。複数の第１配線部９１Ｂの第１方向Ｘの幅は任意である。

複数の第１配線部９１Ｂは、中間絶縁層８１の上から対応する第１コンタクト開口８２にそれぞれ入り込んでいる。複数の第１配線部９１Ｂは、対応する第１コンタクト開口８２内において対応する第１半導体領域４１にそれぞれ電気的に接続されている。複数の第１配線部９１Ｂは、対応する第１半導体領域４１との間でオーミック接触をそれぞれ形成している。

第２電極層９２は、中間絶縁層８１を貫通して複数の第２半導体領域４２に電気的に接続されている。これにより、第２電極層９２は、複数の第２ｐｎ接合部６４を並列接続させている。第２電極層９２は、この形態では、第２パッド部９２Ａおよび複数の第２配線部９２Ｂを含む。
第２パッド部９２Ａは、平面視において複数の第１半導体領域４１および複数の第２半導体領域４２から離間して第２パッド領域３３の上に形成されている。複数の第２配線部９２Ｂは、第２パッド部９２Ａから複数の第２半導体領域４２に向けて帯状にそれぞれ引き出されている。複数の第２配線部９２Ｂは、複数の第２半導体領域４２に対して１対１対応の関係で引き出されている。

複数の第２配線部９２Ｂは、複数の第１配線部９１Ｂに対して平行に延びている。複数の第２配線部９２Ｂは、複数の第１配線部９１Ｂから第１方向Ｘに間隔を空けて形成され、かつ、複数の第１配線部９１Ｂと交互に形成されている。これにより、複数の第２配線部９２Ｂは、平面視において複数の第１配線部９１Ｂに噛み合う櫛歯状に形成されている。複数の第２配線部９２Ｂの第１方向Ｘの幅は任意である。複数の第２配線部９２Ｂの第１方向Ｘの幅は、複数の第１配線部９１Ｂの第１方向Ｘの幅と等しいことが好ましい。

複数の第２配線部９２Ｂは、中間絶縁層８１の上から対応する第２コンタクト開口８３にそれぞれ入り込んでいる。複数の第２配線部９２Ｂは、対応する第２コンタクト開口８３内において対応する第２半導体領域４２にそれぞれ電気的に接続されている。複数の第２配線部９２Ｂは、対応する第２半導体領域４２との間でオーミック接触をそれぞれ形成している。

図１８は、図１７のダイオードチップ１９１の電気回路図である。図１８を参照して、ダイオードチップ１９１は、第１端子電極１１１、第２端子電極１１２およびダイオード対１９４を含む。ダイオード対１９４は、第１並列回路１９２および第２並列回路１９３を含む。
第１並列回路１９２は、複数の第１ｐｎ接合部５４（第１ツェナーダイオードＤ１）を含む。複数の第１ｐｎ接合部５４のアノードは、第１端子電極１１１に接続されている。第２並列回路１９３は、複数の第２ｐｎ接合部６４（第２ツェナーダイオードＤ２）を含む。複数の第２ｐｎ接合部６４のアノードは、第２端子電極１１２に接続されている。複数の第２ｐｎ接合部６４のカソードは、複数の第１ｐｎ接合部５４のカソードに接続されている。

第１端子電極１１１および第２端子電極１１２の間に第１端子電極１１１を正とする所定の閾値電圧以上の電圧が印加されると、第１端子電極１１１からダイオード対１９４を介して第２端子電極１１２に電流が流れる。
一方、第１端子電極１１１および第２端子電極１１２の間に第２端子電極１１２を正とする所定の閾値電圧以上の電圧が印加されると、第２端子電極１１２からダイオード対１９４を介して第１端子電極１１１に電流が流れる。

複数の第１ｐｎ接合部５４等のレイアウトに対する複数の第２ｐｎ接合部６４等のレイアウトの対称性を高めることにより、双方向デバイスとしての電気的特性を向上できる。つまり、第１端子電極１１１から第２端子電極１１２に向けて電流が流れた場合の電気的特性が、第２端子電極１１２から第１端子電極１１１に向けて電流が流れた場合の電気的特性と等しくなる。

以上、ダイオードチップ１９１によっても、ダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ１９１によれば、複数の第１ｐｎ接合部５４および複数の第２ｐｎ接合部６４が形成されている。これにより、複数の第１ｐｎ接合部５４に電流を分流させることができ、複数の第２ｐｎ接合部６４に電流を分流させることができる。よって、１つの第１ｐｎ接合部５４および１つの第２ｐｎ接合部６４に対する負荷を低減できると同時に、電流経路を増加させることができるから、電気的特性をさらに向上できる。

図１９は、図１７の対応図であって、本発明の第５実施形態に係るダイオードチップ２０１の平面図である。ダイオードチップ２０１は、第２実施形態に係るダイオードチップ１４１（図１０等参照）の構造を第４実施形態に係るダイオードチップ１９１（図１７参照）の構造に組み込んだ形態を有している。以下、ダイオードチップ１９１等に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１９を参照して、複数の第１半導体領域４１は、デバイス領域３１から第１パッド領域３２に引き出されている。これにより、複数の第１半導体領域４１の第１平面積が増加されている。同様に、複数の第２半導体領域４２は、デバイス領域３１から第２パッド領域３３に引き出されている。これにより、複数の第２半導体領域４２の第２平面積が増加されている。

各第１トレンチ構造５０（第１トレンチ５１）は、第４実施形態の場合と同様に、平面視において各第１半導体領域４１の第１周縁部４１Ｂに沿って延びる環状（長方形環状）に形成され、第１内方部４１Ａを帯状（長方形状）に区画している。これにより、各第１トレンチ構造５０は、デバイス領域３１および第１パッド領域３２において第１内方部４１Ａに第１ｐｎ接合部５４を区画している。

各第２トレンチ構造６０（第２トレンチ６１）は、第４実施形態の場合と同様に、平面視において各第２半導体領域４２の第２周縁部４２Ｂに沿って延びる環状（長方形環状）に形成され、第２内方部４２Ａを帯状（長方形状）に区画している。これにより、各第２トレンチ構造６０は、デバイス領域３１および第２パッド領域３３において第２内方部４２Ａに第２ｐｎ接合部６４を区画している。

中間絶縁層８１の複数の第１コンタクト開口８２は、デバイス領域３１および第１パッド領域３２において対応する第１半導体領域４１を１対１対応の関係でそれぞれ露出させている。中間絶縁層８１の複数の第２コンタクト開口８３は、デバイス領域３１および第２パッド領域３３において複数の第２半導体領域４２を１対１対応の関係でそれぞれ露出させている。

第１電極層９１の第１パッド部９１Ａは、この形態では、複数の第２半導体領域４２から離間して第１パッド領域３２の上に形成され、複数の第１半導体領域４１の一部を被覆している。第１パッド部９１Ａは、中間絶縁層８１の上から複数の第１コンタクト開口８２に入り込んでいる。第１パッド部９１Ａは、複数の第１コンタクト開口８２内において複数の第１半導体領域４１に電気的に接続されている。第１パッド部９１Ａは、複数の第１半導体領域４１との間でオーミック接触を形成している。

第２電極層９２の第２パッド部９２Ａは、この形態では、複数の第１半導体領域４１から離間して第２パッド領域３３の上に形成され、複数の第２半導体領域４２の一部を被覆している。第２パッド部９２Ａは、中間絶縁層８１の上から複数の第２コンタクト開口８３に入り込んでいる。第２パッド部９２Ａは、複数の第２コンタクト開口８３内において複数の第２半導体領域４２に電気的に接続されている。第２パッド部９２Ａは、複数の第２半導体領域４２との間でオーミック接触を形成している。

第１端子電極１１１は、第１パッド開口１０４内において第１電極層９１の第１パッド部９１Ａを挟んで複数の第１半導体領域４１の一部に対向し、かつ、第１パッド部９１Ａを挟んで中間絶縁層８１に対向している。
第２端子電極１１２は、第２パッド開口１０５内において第２電極層９２の第２パッド部９２Ａを挟んで複数の第２半導体領域４２の一部に対向し、かつ、第２パッド部９２Ａを挟んで中間絶縁層８１に対向している。

以上、ダイオードチップ２０１によれば、ダイオードチップ１４１やダイオードチップ１９１に対して述べた効果と同様の効果を奏することができる。
図２０は、図１７の対応図であって、本発明の第６実施形態に係るダイオードチップ２１１の平面図である。ダイオードチップ２１１は、第３実施形態に係るダイオードチップ１５１（図１３等参照）の構造を第４実施形態に係るダイオードチップ１９１（図１７参照）の構造に組み込んだ形態を有している。以下、ダイオードチップ１５１やダイオードチップ１９１等に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図２０を参照して、ダイオードチップ２１１は、第３半導体領域１５２、第４半導体領域１５３、第３トレンチ構造１６０および第４トレンチ構造１７０を含む。また、中間絶縁層８１は、第３コンタクト開口１８１および第４コンタクト開口１８２を含む。第３半導体領域１５２、第４半導体領域１５３、第３トレンチ構造１６０、第４トレンチ構造１７０、第３コンタクト開口１８１および第４コンタクト開口１８２の構造は、第３実施形態の場合と同様であるので、説明を省略する。

第１電極層９１は、この形態では、中間絶縁層８１を貫通して複数の第１半導体領域４１および第３半導体領域１５２に電気的に接続されている。つまり、第１電極層９１は、複数の第１ｐｎ接合部５４および第３ｐｎ接合部１６４を並列接続させている。
第１電極層９１の第１パッド部９１Ａは、具体的には、平面視において複数の第１半導体領域４１および複数の第２半導体領域４２から離間して第１パッド領域３２の上に形成され、第３半導体領域１５２を被覆している。第１パッド部９１Ａは、中間絶縁層８１の上から第３コンタクト開口１８１に入り込んでいる。第１パッド部９１Ａは、第３コンタクト開口１８１内において第３半導体領域１５２に電気的に接続されている。第１パッド部９１Ａは、第３半導体領域１５２との間でオーミック接触を形成している。

第２電極層９２は、この形態では、中間絶縁層８１を貫通して複数の第２半導体領域４２および第４半導体領域１５３に電気的に接続されている。つまり、第２電極層９２は、複数の第２ｐｎ接合部６４および第４ｐｎ接合部１７４を並列接続させている。
第２電極層９２の第２パッド部９２Ａは、具体的には、平面視において複数の第１半導体領域４１および第２半導体領域４２から離間して第２パッド領域３３の上に形成され、第４半導体領域１５３を被覆している。第２パッド部９２Ａは、中間絶縁層８１の上から第４コンタクト開口１８２に入り込んでいる。第２パッド部９２Ａは、第４コンタクト開口１８２内において第４半導体領域１５３に電気的に接続されている。第２パッド部９２Ａは、第４半導体領域１５３との間でオーミック接触を形成している。

第１端子電極１１１は、第１パッド開口１０４内において第１電極層９１の第１パッド部９１Ａを挟んで第３半導体領域１５２に対向している。第２端子電極１１２は、第２パッド開口１０５内において第２電極層９２の第２パッド部９２Ａを挟んで第２半導体領域４２に対向している。
以上、ダイオードチップ２１１によれば、ダイオードチップ１５１やダイオードチップ１９１等に対して述べた効果と同様の効果を奏することができる。

図２１は、図３の対応図であって、本発明の第７実施形態に係るダイオードチップ２２１の断面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
前述の第１実施形態では、第１半導体領域４１および第２半導体領域４２が一体的に形成されてもよいと説明した。これは、第１ｐｎ接合部５４が第１トレンチ構造５０によって区画され、第２ｐｎ接合部６４が第２トレンチ構造６０によって区画されるためである。

したがって、図２１を参照して、第１半導体領域４１および第２半導体領域４２が一体となった半導体領域２２２が、第１主面１１の表層部の全域に形成されてもよい。半導体領域２２２の周縁部は、半導体チップ１０の側面１３Ａ～１３Ｄから露出している。このような半導体領域２２２が形成される場合であっても、第１トレンチ構造５０および第２トレンチ構造６０を形成することによって、第１ｐｎ接合部５４および第２ｐｎ接合部６４を区画できる。

以上、ダイオードチップ２２１によっても、ダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ２２１によれば、第１主面１１の表層部の全域に半導体領域２２２を形成すればよく、イオン注入マスクの形成工程を省略できるため、工数を削減できる。
ダイオードチップ２２１に係る半導体領域２２２は、第２～第６実施形態にも適用できる。前述の第３実施形態（第６実施形態）では、第３半導体領域１５２および第４半導体領域１５３のいずれか一方または双方が、第１半導体領域４１および第２半導体領域４２のいずれか一方または双方と一体的に形成されてもよいと説明した。これは、第３ｐｎ接合部１６４が第３トレンチ構造１６０によって区画され、第４ｐｎ接合部１７４が第４トレンチ構造１７０によって区画されるためである。

したがって、前述の第３実施形態（第６実施形態）において半導体領域２２２が形成される場合であっても、第３トレンチ構造１６０および第４トレンチ構造１７０を形成することによって、第３ｐｎ接合部１６４および第４ｐｎ接合部１７４を区画できる。
図２２は、図５の対応図であって、本発明の第８実施形態に係るダイオードチップ２３１の断面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図２２を参照して、第１トレンチ５１は、第１半導体領域４１を貫通し、半導体層２１に至っている。第１トレンチ５１は、この形態では、半導体基板２０から第１主面１１側に間隔を空けて形成されている。第１トレンチ５１の底壁は、この形態では、濃度低下層２２内に位置している。第１トレンチ５１の底壁は、濃度保持層２３内に位置していてもよい。

また、第２トレンチ６１は、第１半導体領域４１を貫通し、半導体層２１に至っている。第２トレンチ６１は、この形態では、半導体基板２０から第１主面１１側に間隔を空けて形成されている。第２トレンチ６１の底壁は、この形態では、濃度低下層２２内に位置している。第２トレンチ６１の底壁は、濃度保持層２３内に位置していてもよい。第２トレンチ６１の深さは、第１トレンチ５１の深さと等しいことが好ましい。

また、シールドトレンチ７２は、第１半導体領域４１を貫通し、半導体層２１に至っている。シールドトレンチ７２は、この形態では、半導体基板２０から第１主面１１側に間隔を空けて形成されている。シールドトレンチ７２の底壁は、この形態では、濃度低下層２２内に位置している。シールドトレンチ７２の底壁は、濃度保持層２３内に位置していてもよい。シールドトレンチ７２の深さは、第１トレンチ５１の深さと等しいことが好ましい。

ダイオードチップ２３１は、半導体層２１において第１トレンチ５１の底壁に沿う領域に形成されたｐ^＋型の第１高濃度領域２３２を含む。第１高濃度領域２３２は、第１トレンチ５１の形成後、第１トレンチ５１の底壁に対してｐ型不純物を導入する工程を追加することによって形成される。第１高濃度領域２３２は、半導体基板２０から第１トレンチ５１の底壁に間隔を空けて形成されている。第１高濃度領域２３２の底部は、半導体基板２０に接続されていてもよい。第１高濃度領域２３２は、第１トレンチ５１の側壁を被覆していてもよい。

第１高濃度領域２３２は、濃度低下層２２のｐ型不純物濃度を高めている。第１高濃度領域２３２のｐ型不純物濃度は、濃度保持層２３のｐ型不純物濃度を超えていてもよい。第１高濃度領域２３２のｐ型不純物濃度のピーク値は、１×１０^１７ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。
ダイオードチップ２３１は、半導体層２１において第２トレンチ６１の底壁に沿う領域に形成されたｐ^＋型の第２高濃度領域２３３を含む。第２高濃度領域２３３は、第２トレンチ６１の形成後、第２トレンチ６１の底壁に対してｐ型不純物を導入する工程を追加することによって形成される。第２高濃度領域２３３は、半導体基板２０から第２トレンチ６１の底壁に間隔を空けて形成されている。第２高濃度領域２３３の底部は、半導体基板２０に接続されていてもよい。第１高濃度領域２３２は、第２トレンチ６１の側壁を被覆していてもよい。

第２高濃度領域２３３は、濃度低下層２２のｐ型不純物濃度を高めている。第２高濃度領域２３３のｐ型不純物濃度は、濃度保持層２３のｐ型不純物濃度を超えていてもよい。第２高濃度領域２３３のｐ型不純物濃度のピーク値は、１×１０^１７ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第２高濃度領域２３３のｐ型不純物濃度は、第１高濃度領域２３２のｐ型不純物濃度と等しいことが好ましい。

ダイオードチップ２３１は、半導体層２１においてシールドトレンチ７２の底壁に沿う領域に形成されたｐ^＋型の第３高濃度領域２３４を含む。第３高濃度領域２３４は、シールドトレンチ７２の形成後、シールドトレンチ７２の底壁に対してｐ型不純物を導入する工程を追加することによって形成される。第３高濃度領域２３４は、半導体基板２０からシールドトレンチ７２の底壁に間隔を空けて形成されている。第３高濃度領域２３４の底部は、半導体基板２０に接続されていてもよい。第３高濃度領域２３４は、シールドトレンチ７２の側壁を被覆していてもよい。

第３高濃度領域２３４は、濃度低下層２２のｐ型不純物濃度を高めている。第３高濃度領域２３４のｐ型不純物濃度は、濃度保持層２３のｐ型不純物濃度を超えていてもよい。第３高濃度領域２３４のｐ型不純物濃度のピーク値は、１×１０^１７ｃｍ^－３以上１×１０^２１ｃｍ^－３以下であってもよい。第３高濃度領域２３４のｐ型不純物濃度は、第１高濃度領域２３２のｐ型不純物濃度と等しいことが好ましい。

以上、ダイオードチップ２３１によっても、ダイオードチップ１に対して述べた効果と同様の効果を奏することができる。
第１トレンチ５１の深さが半導体基板２０に達しない構造では、半導体層２１において第１トレンチ５１の側壁に沿う領域が、界面電荷に起因して反転する可能性がある。この場合、半導体層２１において第１トレンチ５１の側壁に沿う領域において局所的なスナップバック現象が発生する結果、電流能力や耐圧（たとえばＥＳＤ耐量）が設計値未満となる問題がある。

そこで、ダイオードチップ２３１では、第１トレンチ５１の深さが半導体基板２０に達しない構造において、半導体層２１において第１トレンチ５１の底壁に沿う領域に第１高濃度領域２３２を形成している。これにより、第１トレンチ５１の側壁に沿う領域における反転を抑制できるから、スナップバック現象を抑制できる。
また、第２トレンチ６１の深さが半導体基板２０に達しない構造では、半導体層２１において第２トレンチ６１の側壁に沿う領域が、界面電荷に起因して反転する可能性がある。この場合、半導体層２１において第２トレンチ６１の側壁に沿う領域において局所的なスナップバック現象が発生する結果、電流能力や耐圧（たとえばＥＳＤ耐量）が設計値未満となる問題がある。

そこで、ダイオードチップ２３１では、第２トレンチ６１の深さが半導体基板２０に達しない構造において、半導体層２１において第２トレンチ６１の底壁に沿う領域に第２高濃度領域２３３を形成している。これにより、第２トレンチ６１の側壁に沿う領域における反転を抑制できるから、スナップバック現象を抑制できる。
ダイオードチップ２３１に係る第１～第３高濃度領域２３２～２３４は、第２～第６実施形態にも適用できる。また、ダイオードチップ１５１等のように第３トレンチ構造１６０を含む場合には、半導体層２１において第３トレンチ１６１の底壁に沿う領域に第１高濃度領域２３２に対応した高濃度領域を形成してもよい。この場合、第３トレンチ構造１６０側におけるスナップバック現象を抑制できる。

また、ダイオードチップ１５１等のように第４トレンチ構造１７０を含む場合には、半導体層２１において第４トレンチ１７１の底壁に沿う領域に第１高濃度領域２３２に対応した高濃度領域を形成してもよい。この場合、第４トレンチ構造１７０側におけるスナップバック現象を抑制できる。
図２３Ａ～図２３Ｕは、第１～第８実施形態に係るダイオードチップ（符号省略）に適用される製造方法の一例を説明するための断面図である。以下では、第１実施形態に係るダイオードチップ１が製造される例について説明する。

まず、図２３Ａを参照して、半導体チップ１０（具体的には半導体基板２０）のベースとなるｐ^＋＋型のシリコン製の半導体ウエハ３０１が用意される。半導体ウエハ３０１のｐ型不純物は、ホウ素であってもよい。
次に、図２３Ｂを参照して、エピタキシャル成長法によって、半導体ウエハ３０１の主面からシリコンが結晶成長される。この工程では、半導体ウエハ３０１から結晶成長途中のシリコンにｐ型不純物が拡散する。これにより、濃度低下層２２のベースとなるｐ^＋型の第１エピタキシャル層３０２が、半導体ウエハ３０１の上に形成される。

次に、図２３Ｃを参照して、ｐ型不純物（たとえばホウ素）が第１エピタキシャル層３０２の表層部に導入される。ｐ型不純物は、イオン注入法によって第１エピタキシャル層３０２の表層部に導入されてもよい。これにより、第１エピタキシャル層３０２の表層部のｐ型不純物濃度が高められる。
次に、図２３Ｄを参照して、エピタキシャル成長法によって、第１エピタキシャル層３０２からシリコンが結晶成長される。これにより、濃度保持層２３のベースとなる第２エピタキシャル層３０３が、第１エピタキシャル層３０２の上に形成される。第２エピタキシャル層３０３の導電型は、ｎ型であってもよいし、ｐ型であってもよい。

次に、第１エピタキシャル層３０２の表層部に導入されたｐ型不純物が、ドライブイン処理法によって拡散される。これにより、第１エピタキシャル層３０２の表層部に導入されたｐ型不純物が、第２エピタキシャル層３０３内に拡散し、濃度保持層２３が形成される。
濃度保持層２３は、イオン注入法および不純物拡散法に代えて、ｐ型不純物の導入を伴うエピタキシャル成長法によって比較的高濃度な第２エピタキシャル層３０３を直接形成することによっても得られる。

図２３Ａ～図２３Ｄの工程を経て、半導体ウエハ３０１、第１エピタキシャル層３０２および第２エピタキシャル層３０３を含む半導体ウエハ構造３０４が形成される。半導体ウエハ構造３０４は、一方側の第１ウエハ主面３０５および他方側の第２ウエハ主面３０６を有している。第１ウエハ主面３０５および第２ウエハ主面３０６は、半導体チップ１０の第１主面１１および第２主面１２にそれぞれ対応している。

次に、図２３Ｅを参照して、ダイオードチップ１にそれぞれ対応した複数のチップ領域３０７、および、複数のチップ領域３０７を区画する切断予定領域３０８が設定される。図２３Ｅでは、１つのチップ領域３０７が図示されている（以下、同じ。）。複数のチップ領域３０７は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて行列状に設定される。切断予定領域３０８は、第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定され、複数のチップ領域３０７を区画する。

次に、所定パターンを有するハードマスク３０９が、第１ウエハ主面３０５の上に形成される。ハードマスク３０９は、各チップ領域３０７において複数のトレンチ３１０を形成すべき領域を露出させ、それら以外の領域を被覆している。複数のトレンチ３１０は、第１トレンチ５１、第２トレンチ６１、シールドトレンチ７２等を含む。ダイオードチップ１５１等のように第３トレンチ構造１６０および第４トレンチ構造１７０を含む場合には、複数のトレンチ３１０は、第３トレンチ１６１および第４トレンチ１７１を含む。

ハードマスク３０９は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。ハードマスク３０９に対するパターニングは、エッチングマスクを介するエッチング法によって行われてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、ハードマスク３０９を介するエッチング法によって、第１ウエハ主面３０５の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ（Reactive Ion Etching）法であることが好ましい。これにより、複数のトレンチ３１０が第１ウエハ主面３０５に形成される。ハードマスク３０９は、その後、除去される。

ダイオードチップ２３１のように、第１高濃度領域２３２、第２高濃度領域２３３および第３高濃度領域２３４を含む場合には、複数のトレンチ３１０の形成工程後、複数のトレンチ３１０の底壁にｐ型不純物が導入される。ｐ型不純物は、イオン注入マスクを介するイオン注入法によって複数のトレンチ３１０の底壁に導入されてもよい。
次に、図２３Ｆを参照して、第１ベース絶縁層３１１が、第１ウエハ主面３０５の上に形成される。第１ベース絶縁層３１１は、第１絶縁層５２、第２絶縁層６２およびシールド絶縁層７３のベースとなる。ダイオードチップ１５１等のように第３トレンチ構造１６０および第４トレンチ構造１７０を含む場合には、第１ベース絶縁層３１１は、第３絶縁層１６２および第４絶縁層１７２を含む。

第１ベース絶縁層３１１は、第１ウエハ主面３０５および複数のトレンチ３１０の内壁に沿って膜状に形成される。第１ベース絶縁層３１１は、ＣＶＤ法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。第１ベース絶縁層３１１は、この形態では、熱酸化処理法によって形成される。
次に、ポリシリコン層３１２が、第１ベース絶縁層３１１の上に形成される。ポリシリコン層３１２は、第１ポリシリコン５３、第２ポリシリコン６３、シールドポリシリコン７４等のベースとなる。ダイオードチップ１５１等のように第３トレンチ構造１６０および第４トレンチ構造１７０を含む場合には、ポリシリコン層３１２は、第３ポリシリコン１６３および第４ポリシリコン１７３を含む。

ポリシリコン層３１２は、第１ベース絶縁層３１１を挟んで複数のトレンチ３１０を埋め、第１ウエハ主面３０５を被覆する。ポリシリコン層３１２は、ＣＶＤ法によって形成されてもよい。図２３Ｆでは、複数のトレンチ３１０内の構造がクロスハッチングによって示されている（以下、同じ）。
次に、図２３Ｇを参照して、ポリシリコン層３１２の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。ポリシリコン層３１２は、第１ベース絶縁層３１１が露出するまで除去される。

次に、第１ベース絶縁層３１１の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース絶縁層３１１は、第１ウエハ主面３０５が露出するまで除去される。第１ベース絶縁層３１１のうち第１ウエハ主面３０５を被覆する部分は、中間絶縁層８１の一部として残存させてもよい。

これにより、第１トレンチ構造５０、第２トレンチ構造６０およびシールド構造７１が、各チップ領域３０７に形成される。ダイオードチップ１５１等のように第３トレンチ構造１６０および第４トレンチ構造１７０を含む場合には、この工程によって、第３トレンチ構造１６０および第４トレンチ構造１７０が形成される。
次に、図２３Ｈを参照して、所定パターンを有するイオン注入マスク３１３が、第１ウエハ主面３０５の上に形成される。イオン注入マスク３１３は、各チップ領域３０７において第１半導体領域４１および第２半導体領域４２を形成すべき領域を露出させ、それら以外の領域を被覆している。ダイオードチップ１５１等のように第３半導体領域１５２および第４半導体領域１５３を含む場合には、イオン注入マスク３１３は、各チップ領域３０７において第３半導体領域１５２および第４半導体領域１５３を形成すべき領域をさらに露出させている。

次に、ｎ型不純物（たとえば燐）が、イオン注入マスク３１３を介して第１ウエハ主面３０５（第２エピタキシャル層３０３）の表層部に導入される。これにより、第１半導体領域４１および第２半導体領域４２が第１ウエハ主面３０５の表層部に形成される。ダイオードチップ１５１等のように第３半導体領域１５２および第４半導体領域１５３を含む場合には、この工程において、第３半導体領域１５２および第４半導体領域１５３が形成される。イオン注入マスク３１３は、その後、除去される。

次に、図２３Ｉを参照して、中間絶縁層８１のベースとなる第２ベース絶縁層３１４が、第１ウエハ主面３０５の上に形成される。第２ベース絶縁層３１４は、この形態では、第１ウエハ主面３０５側からこの順に積層された第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を含むＯＮＯ積層構造を有している。第１酸化シリコン層は、ＣＶＤ法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。窒化シリコン層および第２酸化シリコン層は、ＣＶＤ法によってそれぞれ形成されてもよい。

次に、図２３Ｊを参照して、所定パターンを有するレジストマスク３１５が、第２ベース絶縁層３１４の上に形成される。レジストマスク３１５は、各チップ領域３０７の第２ベース絶縁層３１４において第１コンタクト開口８２および第２コンタクト開口８３を形成すべき領域を露出させ、それら以外の領域を被覆している。ダイオードチップ１５１等のように第３半導体領域１５２および第４半導体領域１５３を含む場合には、レジストマスク３１５は、各チップ領域３０７の第２ベース絶縁層３１４において第３コンタクト開口１８１および第４コンタクト開口１８２を形成すべき領域をさらに露出させている。

次に、レジストマスク３１５を介するエッチング法によって、第２ベース絶縁層３１４の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１コンタクト開口８２および第２コンタクト開口８３が各チップ領域３０７の第２ベース絶縁層３１４に形成される。また、ダイオードチップ１５１等のように第３半導体領域１５２および第４半導体領域１５３を含む場合には、この工程において、第３コンタクト開口１８１および第４コンタクト開口１８２が形成される。レジストマスク３１５は、その後、除去される。

次に、図２３Ｋを参照して、第１電極層９１および第２電極層９２のベースとなるベース電極層３１６が、第２ベース絶縁層３１４の上に形成される。ベース電極層３１６は、純Ｃｕ層（純度が９９％以上のＣｕ層）、純Ａｌ層（純度が９９％以上のＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含んでいてもよい。ベース電極層３１６は、スパッタ法および／または蒸着法によって形成されてもよい。

次に、図２３Ｌを参照して、所定パターンを有するレジストマスク３１７が、ベース電極層３１６の上に形成される。レジストマスク３１７は、各チップ領域３０７のベース電極層３１６において第１電極層９１および第２電極層９２を形成すべき領域を被覆し、それら以外の領域を露出させている。
次に、レジストマスク３１７を介するエッチング法によって、ベース電極層３１６の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、各チップ領域３０７に第１電極層９１および第２電極層９２に形成される。レジストマスク３１７は、その後、除去される。

次に、図２３Ｍを参照して、パッシベーション層１０２が、第２ベース絶縁層３１４の上に形成される。パッシベーション層１０２は、第２ベース絶縁層３１４の上において第１電極層９１および第２電極層９２を被覆する。パッシベーション層１０２は、この形態では、窒化シリコンを含む。パッシベーション層１０２は、ＣＶＤ法によって形成されてもよい。

次に、図２３Ｎを参照して、樹脂層１０３が、パッシベーション層１０２の上に形成される。樹脂層１０３は、感光性樹脂（この形態ではポリイミド）をパッシベーション層１０２の上に塗布することによって形成される。これにより、パッシベーション層１０２および樹脂層１０３を含む最上絶縁層１０１が形成される。
次に、図２３Ｏを参照して、樹脂層１０３が、第１パッド開口１０４、第２パッド開口１０５および切断予定領域３０８に対応したパターンで露光された後、現像される。これにより、第１パッド開口１０４、第２パッド開口１０５および切断予定領域３０８に対応したパターンを有する複数の開口３１８が、樹脂層１０３に形成される。

次に、図２３Ｐを参照して、パッシベーション層１０２において樹脂層１０３の開口３１８から露出する部分が、樹脂層１０３をマスクとして利用したエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１パッド開口１０４、第２パッド開口１０５およびダイシングストリート３１９が、最上絶縁層１０１に形成される。ダイシングストリート３１９は、切断予定領域３０８に沿う格子状に形成される。

次に、図２３Ｑを参照して、第２ベース絶縁層３１４においてダイシングストリート３１９から露出する部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第２ベース絶縁層３１４において各チップ領域３０７を被覆する部分が中間絶縁層８１として分割される。

次に、第１ウエハ主面３０５においてダイシングストリート３１９から露出する部分が、エッチング法によってさらに除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ法であることが好ましい。エッチング法は、ボッシュプロセスであることがさらに好ましい。これにより、複数のチップ領域３０７を区画するダイシング溝３２０が、第１ウエハ主面３０５に形成される。

ダイシング溝３２０は、第２エピタキシャル層３０３および第１エピタキシャル層３０２を貫通して、半導体ウエハ３０１の厚さ方向途中部に至る。これにより、第１エピタキシャル層３０２が濃度低下層２２となり、第２エピタキシャル層３０３が濃度保持層２３となる。
次に、図２３Ｒを参照して、側面絶縁層１２１のベースとなる第３ベース絶縁層３２１が、第１ウエハ主面３０５の上に形成される。第３ベース絶縁層３２１は、ダイシング溝３２０の内壁に沿って膜状に形成され、かつ、第１ウエハ主面３０５側の構造物を一括して被覆する。第３ベース絶縁層３２１は、この形態では、酸化シリコンを含む。第３ベース絶縁層３２１は、ＣＶＤ法によって形成されてもよい。

次に、図２３Ｓを参照して、第３ベース絶縁層３２１の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ法であることが好ましい。これにより、第３ベース絶縁層３２１においてダイシング溝３２０の側面を被覆する部分以外の部分が除去される。

次に、図２３Ｔを参照して、第１端子電極１１１および第２端子電極１１２が、各チップ領域３０７に形成される。第１端子電極１１１および第２端子電極１１２は、この形態では、第１ウエハ主面３０５側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。Ｎｉ層、Ｐｄ層およびＡｕ層は、電解めっき法および／または無電解めっき法によってそれぞれ形成されてもよい。

次に、図２３Ｕを参照して、第２ウエハ主面３０６が、ダイシング溝３２０に連通するまで研削される。これにより、半導体ウエハ構造３０４が半導体チップ１０となり、複数のダイオードチップ１が１枚の半導体ウエハ構造３０４から切り出される。第２ウエハ主面３０６の研削工程は、第２ウエハ主面３０６がダイシング溝３２０に連通した後も継続されてもよい。つまり、第２ウエハ主面３０６の研削工程は、半導体チップ１０（半導体基板２０）の薄膜化工程を含んでいてもよい。以上を含む工程を経て、ダイオードチップ１が製造される。

本発明の実施形態は、さらに他の形態で実施できる。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。
前述の各実施形態において、シールド構造７１を有さない構造が採用されてもよい。また、前述の各実施形態において、側面絶縁層１２１を有さない構造が採用されてもよい。この場合、半導体チップ１０の側面１３Ａ～側面１３Ｄはチップ本体２のチップ側面５Ａ～５Ｄの一部をそれぞれ形成する。

前述の各実施形態において、濃度保持層２３を有さない半導体基板２０（半導体チップ１０）が形成され、濃度低下層２２との間でｐｎ接合を形成する第１半導体領域４１、第２半導体領域４２、第３半導体領域１５２および第４半導体領域１５３が形成されてもよい。ただし、この場合、実際の耐圧（具体的にはブレークダウン電圧）が目標の耐圧から変動する可能性がある点に留意する。

この明細書は、第１～第８実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第８実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第８実施形態に示された特徴が任意の態様および任意の形態で組み合わされたダイオードチップが採用されてもよい。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

１ ダイオードチップ
１１ 第１主面
２０ 半導体基板
２１ 半導体層
２２ 濃度低下層
２３ 濃度保持層
４１ 第１半導体領域
４１Ａ 第１内方部
４１Ｂ 第１周縁部
４２ 第２半導体領域
４２Ａ 第２内方部
４２Ｂ 第２周縁部
５１ 第１トレンチ
５２ 第１絶縁層
５３ 第１ポリシリコン
５４ 第１ｐｎ接合部
６１ 第２トレンチ
６２ 第２絶縁層
６３ 第２ポリシリコン
６４ 第２ｐｎ接合部
８１ 中間絶縁層
８２ 第１コンタクト開口
８３ 第２コンタクト開口
９１ 第１電極層
９２ 第２電極層
１０１ 最上絶縁層
１１１ 第１端子電極
１１２ 第２端子電極
１４１ ダイオードチップ
１５１ ダイオードチップ
１５２ 第３半導体領域
１５２Ａ 第３内方部
１５２Ｂ 第３周縁部
１５３ 第４半導体領域
１５３Ａ 第４内方部
１５３Ｂ 第４周縁部
１６１ 第３トレンチ
１６２ 第３絶縁層
１６３ 第３ポリシリコン
１６４ 第３ｐｎ接合部
１７１ 第４トレンチ
１７２ 第４絶縁層
１７３ 第４ポリシリコン
１７４ 第４ｐｎ接合部
１８１ 第３コンタクト開口
１８２ 第４コンタクト開口
１９１ ダイオードチップ
２０１ ダイオードチップ
２１１ ダイオードチップ
２２１ ダイオードチップ
２３１ ダイオードチップ
Ｄ１ 第１ツェナーダイオード
Ｄ２ 第２ツェナーダイオード
Ｄ３ 第３ツェナーダイオード
Ｄ４ 第４ツェナーダイオード
Ｓ１ 第１面積
Ｓ２ 第２面積
Ｓ３ 第３面積
Ｓ４ 第４面積

Claims (19)

1. 主面を有する第１導電型の半導体層と、
   前記主面の表層部に形成された第２導電型の半導体領域と、
   前記主面において前記半導体領域の内方部を取り囲む環状に形成され、前記半導体領域の内方部に前記半導体領域の周縁部から切り離されたｐｎ接合部を区画する溝と、を含む、ダイオードチップ。
2. 前記半導体領域は、前記主面に沿って平行に延びる内方部、および、当該内方部から外方に向かって円弧状に拡がる周縁部を有し、
   前記溝は、前記半導体領域の円弧状の周縁部を、前記半導体領域の内方部から切り離している、請求項１に記載のダイオードチップ。
3. 前記半導体領域の内方部を露出させるコンタクト開口を有し、前記半導体領域の周縁部を被覆する中間絶縁層と、
   前記中間絶縁層の上から前記コンタクト開口に入り込み、前記半導体領域の内方部に電気的に接続された電極と、をさらに含む、請求項１または２に記載のダイオードチップ。
4. 前記中間絶縁層は、前記溝を被覆している、請求項３に記載のダイオードチップ。
5. 前記溝内に形成された絶縁層をさらに含む、請求項１～４のいずれか一項に記載のダイオードチップ。
6. 前記溝は、１を超えて２０以下のアスペクト比を有している、請求項１～５のいずれか一項に記載のダイオードチップ。
7. 第１導電型の半導体基板をさらに含み、
   前記半導体層は、前記半導体基板の上に形成され、前記半導体基板の第１導電型不純物濃度未満の第１導電型不純物濃度を有している、請求項１～６のいずれか一項に記載のダイオードチップ。
8. 主面を有する第１導電型の半導体層と、
   前記主面の表層部に形成された第２導電型の第１領域と、
   前記第１領域外の前記主面の表層部に形成された第２導電型の第２領域と、
   前記主面において前記第１領域の内方部を取り囲む環状に形成され、前記第１領域の内方部に前記第１領域の周縁部から切り離された第１ｐｎ接合部を区画する第１溝と、
   前記主面において前記第２領域の内方部を取り囲む環状に形成され、前記第２領域の内方部に、前記第２領域の周縁部から切り離され、前記半導体層を介して前記第１ｐｎ接合部に逆バイアス接続された第２ｐｎ接合部を区画する第２溝と、を含む、ダイオードチップ。
9. 前記主面に沿って面状に延びる前記第１ｐｎ接合部が区画され、
   前記主面に沿って面状に延びる前記第２ｐｎ接合部が区画される、請求項８に記載のダイオードチップ。
10. 前記半導体層は、第１導電型不純物濃度が低下する濃度勾配を有する第１導電型の濃度低下層、および、前記濃度低下層の上に形成され、前記濃度低下層の濃度低下を抑制する第１導電型の濃度保持層を含み、
    前記第１領域および前記第２領域は、前記濃度保持層の表層部にそれぞれ形成され、
    前記第１ｐｎ接合部は、前記第１領域および前記濃度保持層によって形成され、
    前記第２ｐｎ接合部は、前記第２領域および前記濃度保持層によって形成されている、請求項８または９に記載のダイオードチップ。
11. 第１導電型の半導体基板をさらに含み、
    前記半導体層は、前記半導体基板の上に形成され、前記半導体基板の第１導電型不純物濃度未満の第１導電型不純物濃度を有している、請求項８～１０のいずれか一項に記載のダイオードチップ。
12. 前記主面を被覆する中間絶縁層と、
    前記中間絶縁層を貫通して前記第１ｐｎ接合部に電気的に接続された第１電極と、
    前記中間絶縁層を貫通して前記第２ｐｎ接合部に電気的に接続された第２電極と、を含む、請求項８～１１のいずれか一項に記載のダイオードチップ。
13. 前記中間絶縁層は、前記第１領域の周縁部および前記第２領域の周縁部を被覆し、
    前記第１電極は、前記第１領域の周縁部から間隔を空けて前記第１領域の内方部に接続され、
    前記第２電極は、前記第２領域の周縁部から間隔を空けて前記第２領域の内方部に接続されている、請求項１２に記載のダイオードチップ。
14. 前記第１電極に電気的に接続された第１端子電極と、
    前記第２電極に電気的に接続された第２端子電極と、をさらに含む、請求項１２または１３に記載のダイオードチップ。
15. 前記中間絶縁層を被覆する最上絶縁層をさらに含み、
    前記第１端子電極は、前記最上絶縁層を貫通して前記第１電極に接続され、
    前記第２端子電極は、前記最上絶縁層を貫通して前記第２電極に接続されている、請求項１４に記載のダイオードチップ。
16. 前記第１溝内に形成された第１絶縁層と、
    前記第２溝内に形成された第２絶縁層と、をさらに含む、請求項８～１５のいずれか一項に記載のダイオードチップ。
17. 前記第１絶縁層を挟んで前記第１溝に埋設された第１ポリシリコンと、
    前記第２絶縁層を挟んで前記第２溝に埋設された第２ポリシリコンと、をさらに含む、請求項１６に記載のダイオードチップ。
18. 前記第１溝は、１を超えて２０以下のアスペクト比を有し、
    前記第２溝は、１を超えて２０以下のアスペクト比を有している、請求項８～１７のいずれか一項に記載のダイオードチップ。
19. 前記第１ｐｎ接合部は、第１ツェナーダイオードを形成し、
    前記第２ｐｎ接合部は、第２ツェナーダイオードを形成している、請求項８～１８のいずれか一項に記載のダイオードチップ。

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