CN112582482B - 二极管芯片 - Google Patents

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Abstract

本发明提供一种能够实现优异的电特性的二极管芯片。本发明提供一种二极管芯片(1)，包含：半导体芯片(10)，具有第1主面(11)；第1pin结部(31)，在第1极性方向上形成在第1主面(11)的表层部；第1二极管对(37)(整流器对)，包含与第1pin结部(31)隔开且在第1极性方向上形成在半导体芯片(10)内部的第1pn结部(35)、及以反向连接于第1pn结部(35)的方式在第2极性方向上形成在第1主面(11)的表层部的第1反向pin结部(38)；以及第1接合分离沟槽(46)，以将第1pin结部(31)与第1二极管对(37)划分开的方式形成在第1主面(11)。

Description

二极管芯片
技术领域
本发明涉及一种二极管芯片。
背景技术
专利文献1公开了一种半导体装置，其具备半导体衬底、及形成在半导体衬底上的TVS电路(Transient Voltage Suppressor circuit，瞬态电压抑制器电路)。TVS电路由包含稳压二极管的多个二极管构成。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2012-4350号公报
发明内容
[发明要解决的问题]
本发明的一实施方式提供一种能够实现优异的电特性的二极管芯片。
[解决问题的技术手段]
本发明的一实施方式提供一种二极管芯片，其包含：半导体芯片，具有主面；pin结部，在第1极性方向上形成在所述主面的表层部；整流器对，包含pn结部及反向pin结部，所述pn结部与所述pin结部隔开且在第1极性方向上形成在所述半导体芯片内部，所述反向pin结部以反向连接于所述pn结部的方式在第2极性方向上形成在所述主面的表层部；以及接合分离槽，以将所述pin结部与所述整流器对划分开的方式形成在所述主面。
根据该二极管芯片，能够利用接合分离槽抑制pin结部、pn结部及反向pin结部彼此之间的杂质的非所愿的扩散。由此，能够适当地形成pin结部、pn结部及反向pin结部。由此，可提供一种能够实现优异的电特性的二极管芯片。
本发明的一实施方式提供一种二极管芯片，其包含：半导体芯片；区域分离结构，将所述半导体芯片划分为第1装置区域及第2装置区域；第1pin结部，在第1极性方向上形成在所述第1装置区域的表层部；第1整流器对，包含第1pn结部及第1反向pin结部，所述第1pn结部与所述第1pin结部隔开且在第1极性方向上形成在所述第1装置区域内部，所述第1反向pin结部以反向连接于所述第1pn结部的方式在第2极性方向上形成在所述第1装置区域的表层部；第1接合分离槽，以将所述第1pin结部与所述第1整流器对划分开的方式形成在所述第1装置区域中；第2pin结部，在第1极性方向上形成在所述第2装置区域的表层部；第2整流器对，包含第2pn结部及第2反向pin结部，所述第2pn结部与所述第2pin结部隔开且在第1极性方向上形成在所述第2装置区域内部，所述第2反向pin结部以反向连接于所述第2pn结部的方式在第2极性方向上形成在所述第2装置区域的表层部；以及第2接合分离槽，以将所述第2pin结部与所述第2整流器对划分开的方式形成在所述第2装置区域中。
根据该二极管芯片，在第1装置区域中，能够利用第1接合分离槽抑制第1pin结部、第1pn结部及第1反向pin结部彼此之间的杂质的非所愿的扩散。由此，在第1装置区域中，能够适当地形成第1pin结部、第1pn结部及第1反向pin结部。
另外，在第2装置区域中，能够利用第2接合分离槽抑制第2pin结部、第2pn结部及第2反向pin结部彼此之间的杂质的非所愿的扩散。由此，在第2装置区域中，能够适当地形成第2pin结部、第2pn结部及第2反向pin结部。由此，可提供一种能够实现优异的电特性的二极管芯片。
附图说明
图1是本发明的第1实施方式的二极管芯片的剖视立体图。
图2是图1所示的二极管芯片的俯视图。
图3是沿着图2所示的III-III线的剖视图。
图4是图3所示的第1装置区域的放大剖视图。
图5是图3所示的第2装置区域的放大剖视图。
图6是表示半导体芯片的第1主面的结构的俯视图。
图7是表示第1电极层及第2电极层的结构的俯视图。
图8是表示半导体芯片的浓度梯度的曲线图。
图9是图1的二极管芯片的电路图。
图10是表示图1的二极管芯片的端子间电容的曲线图。
图11是表示图1的二极管芯片的最大电流能力的曲线图。
图12是表示图1的二极管芯片的箝位电压的曲线图。
图13是表示参考例的二极管芯片的击穿电压的曲线图。
图14是表示图1的二极管芯片的击穿电压的曲线图。
图15A是用来说明图1的二极管芯片所应用的制造方法的一例的剖视图。
图15B是表示图15A的下一步骤的剖视图。
图15C是表示图15B的下一步骤的剖视图。
图15D是表示图15C的下一步骤的剖视图。
图15E是表示图15D的下一步骤的剖视图。
图15F是表示图15E的下一步骤的剖视图。
图15G是表示图15F的下一步骤的剖视图。
图15H是表示图15G的下一步骤的剖视图。
图15I是表示图15H的下一步骤的剖视图。
图15J是表示图15I的下一步骤的剖视图。
图15K是表示图15J的下一步骤的剖视图。
图15L是表示图15K的下一步骤的剖视图。
图15M是表示图15L的下一步骤的剖视图。
图15N是表示图15M的下一步骤的剖视图。
图15O是表示图15N的下一步骤的剖视图。
图15P是表示图15O的下一步骤的剖视图。
图15Q是表示图15P的下一步骤的剖视图。
图15R是表示图15Q的下一步骤的剖视图。
图15S是表示图15R的下一步骤的剖视图。
图15T是表示图15S的下一步骤的剖视图。
图15U是表示图15T的下一步骤的剖视图。
图15V是表示图15U的下一步骤的剖视图。
图15W是表示图15V的下一步骤的剖视图。
图15X是表示图15W的下一步骤的剖视图。
图15Y是表示图15X的下一步骤的剖视图。
图16是图6的对应图，且为本发明的第2实施方式的二极管芯片的俯视图。
图17是图16的二极管芯片的电路图。
具体实施方式
以下，参考随附附图，对本发明的实施方式详细地进行说明。
图1是本发明的第1实施方式的二极管芯片1的剖视立体图。图2是图1所示的二极管芯片1的俯视图。图3是沿着图2所示的III-III线的剖视图。图4是图3所示的第1装置区域21的放大剖视图。图5是图3所示的第2装置区域22的放大剖视图。图6是表示半导体芯片10的第1主面11的结构的俯视图。图7是表示第1电极层101及第2电极层102的结构的俯视图。
参考图1～图7，二极管芯片1是基于平面尺寸而被称为1005(1mm×0.5mm)芯片、0603(0.6mm×0.3mm)芯片、0402(0.4mm×0.2mm)芯片、03015(0.3mm×0.15mm)芯片等的小型芯片零件(半导体装置)。在该实施方式(this embodiment)中，二极管芯片1包含保护电路免受ESD(Electro-Static Discharge，静电放电)损害的ESD保护芯片。
二极管芯片1包含长方体形状的芯片本体2。芯片本体2兼用作封装。也就是说，二极管芯片1(芯片本体2)包含具有芯片尺寸作为封装尺寸的芯片尺寸封装。芯片本体2包含一侧的第1芯片主面3、另一侧的第2芯片主面4、及连接第1芯片主面3与第2芯片主面4的4个芯片侧面5A、5B、5C、5D。
第1芯片主面3及第2芯片主面4在从它们的法线方向Z观察时的俯视(以下，简称为“俯视”)下形成为四边形(具体来说是长方形)。第1芯片主面3是在连接于安装衬底等连接对象时与该连接对象对向的连接面(安装面)。第2芯片主面4是连接面的相反侧的非连接面(非安装面)。第2芯片主面4包含具有研削痕迹的研削面或镜面。
芯片侧面5A～5D包含第1芯片侧面5A、第2芯片侧面5B、第3芯片侧面5C及第4芯片侧面5D。第1芯片侧面5A及第2芯片侧面5B在第1方向X上延伸，且在与第1方向X交叉的第2方向Y上对向。第1芯片侧面5A(第2芯片侧面5B)形成芯片本体2的短边。第3芯片侧面5C及第4芯片侧面5D在第2方向Y上延伸，且在第1方向X上对向。第3芯片侧面5C(第4芯片侧面5D)形成芯片本体2的长边。具体来说，第2方向Y与第1方向X正交。芯片侧面5A～5D包含沿着法线方向Z延伸的平坦面。
在该实施方式中，芯片本体2的4个角部俯视下形成(R倒角)为朝向芯片本体2外侧的弯曲状。芯片本体2的4个角部也可以进行C倒角。芯片本体2的4个角部还可不进行倒角，而是有棱角。
所述“0603”、“0402”、“03015”等是由芯片本体2的短边长度及长边长度来定义的。芯片本体2的短边长度并不限于所述数值，也可以为0.05mm以上1mm以下。芯片本体2的长边长度还可以为0.05mm以上0.1mm以下、0.1mm以上0.2mm以下、0.2mm以上0.3mm以下、0.3mm以上0.4mm以下、0.4mm以上0.5mm以下、0.5mm以上0.6mm以下、0.6mm以上0.7mm以下、0.7mm以上0.8mm以下、0.8mm以上0.9mm以下、或0.9mm以上1mm以下。
另外，芯片本体2的长边长度并不限于所述数值，也可以为0.1mm以上2mm以下。芯片本体2的长边长度还可以为0.1mm以上0.2mm以下、0.2mm以上0.4mm以下、0.4mm以上0.6mm以下、0.6mm以上0.8mm以下、0.8mm以上1mm以下、1mm以上1.2mm以下、1.2mm以上1.4mm以下、1.4mm以上1.6mm以下、1.6mm以上1.8mm以下、或1.8mm以上2mm以下。芯片本体2的长边长度相对于芯片本体2的短边长度的比优选为1以上3以下。
芯片本体2的厚度可以为50μm以上1000μm以下。芯片本体2的厚度也可以为50μm以上100μm以下、100μm以上200μm以下、200μm以上400μm以下、400μm以上600μm以下、600μm以上800μm以下、或800μm以上1000μm以下。芯片本体2的厚度优选为50μm以上500μm以下。
二极管芯片1(芯片本体2)包含形成为长方体形状的硅制的半导体芯片10。半导体芯片10包含一侧的第1主面11、另一侧的第2主面12、及连接第1主面11与第2主面12的4个侧面13A、13B、13C、13D。第1主面11及第2主面12俯视下形成为四边形(在该实施方式中为长方形)。
第1主面11是形成着功能装置的装置面。第2主面12形成第2芯片主面4。侧面13A～13D包含第1侧面13A、第2侧面13B、第3侧面13C及第4侧面13D。
二极管芯片1包含从半导体芯片10的第2主面12侧朝向第1主面11侧依次形成的p型的第1半导体层14及n型的第2半导体层15。第1半导体层14从半导体芯片10的第2主面12及侧面13A～13D露出。第2半导体层15从半导体芯片10的第1主面11及侧面13A～13D露出。
以下，同时参考图8，对第1半导体层14及第2半导体层15具体地进行说明。图8是表示半导体芯片10的浓度梯度的曲线图。在图8中，纵轴表示杂质浓度[cm-3]，横轴表示厚度(深度)[μm]。半导体芯片10的浓度梯度是通过模拟而求出的。
参考图8，第1半导体层14的p型杂质浓度为1×1012cm-3以上1×1021cm-3以下。第1半导体层14是以第1主面11侧的p型杂质浓度小于第2主面12侧的p型杂质浓度的方式形成。具体来说，第1半导体层14包含从第2主面12侧朝向第1主面11侧依次积层的p++型的高浓度层16、p+型的浓度下降层17及p型的浓度保持层18(concentration keeping layer)。
高浓度层16具有厚度方向的平均值成为第1值A的p型杂质浓度。浓度下降层17具有厚度方向的平均值成为比第1值A小的第2值B(B＜A)的p型杂质浓度。浓度保持层18具有厚度方向的平均值成为比第2值B小的第3值C(B＜A＜C)的p型杂质浓度。
第1值A在以函数f(x)定义半导体芯片10的浓度梯度时，根据由高浓度层16所规定的区间内的函数f(x)的平均值而求出。第2值B根据由浓度下降层17所规定的区间内的函数f(x)的平均值而求出。第3值C根据由浓度保持层18所规定的区间内的函数f(x)的平均值而求出。
高浓度层16由p++型的半导体衬底构成。高浓度层16具有在整个区域中大体上固定的p型杂质浓度。高浓度层16的p型杂质浓度可以为1×1019cm-3以上1×1021cm-3以下。在该实施方式中，高浓度层16的p型杂质浓度为1×1019cm-3以上1×1020cm-3以下。
高浓度层16的厚度可以为10μm以上800μm以下。高浓度层16的厚度也可以为10μm以上100μm以下、100μm以上200μm以下、200μm以上400μm以下、400μm以上600μm以下、或600μm以上800μm以下。高浓度层16的厚度优选为30μm以上400μm以下。
浓度下降层17由形成在高浓度层16(半导体衬底)之上的p+型的外延层构成。浓度下降层17是包含从高浓度层16扩散的p型杂质，且具有比高浓度层16的p型杂质浓度低的p型杂质浓度的区域。浓度下降层17具有p型杂质浓度从高浓度层16朝向结晶生长方向递减的浓度梯度。浓度下降层17的p型杂质浓度的减少率从高浓度层16朝向结晶生长方向递增。
浓度下降层17逐渐递减直到p型杂质浓度的最小值处于1×1015cm-3以上1×1017cm-3以下的范围内。在该实施方式中，浓度下降层17的p型杂质浓度的最小值处于1×1016cm-3以上1×1017cm-3以下的范围内。
浓度下降层17的厚度可以为5μm以上20μm以下。浓度下降层17的厚度也可以为5μm以上10μm以下、10μm以上15μm以下、或15μm以上20μm以下。在该实施方式中，浓度下降层17的厚度为6μm以上8μm以下。
浓度保持层18由形成在浓度下降层17(外延层)之上的p型的外延层构成。浓度保持层18在指定的厚度范围内保持指定的p型杂质浓度，抑制浓度下降层17的浓度下降。换句话说，浓度保持层18在指定的厚度范围内降低浓度下降层17的p型杂质浓度的减少率。
浓度保持层18优选在指定的厚度范围内保持5×1015cm-3以下5×1017cm-3以下的p型杂质浓度。由此，浓度保持层18抑制在第1半导体层14的浓度梯度中形成急剧下降的区域。在图8中，利用双点划线表示不存在浓度保持层18的情况下的浓度下降层17的浓度梯度。
浓度保持层18隔着浓度转变层19形成在浓度下降层17之上。浓度转变层19是浓度梯度的斜率为零或基本上可看作零的浓度停止区域。在该实施方式中，浓度保持层18具有超过浓度下降层17的p型杂质浓度的最小值的p型杂质浓度。另外，浓度保持层18具有p型杂质浓度从浓度下降层17朝向结晶生长方向递增的浓度梯度。
也就是说，浓度转变层19是p型杂质浓度梯度从减少转为增加，而浓度下降层17的p型杂质浓度替换成浓度保持层18的p型杂质浓度的区域。浓度保持层18包含从浓度下降层17扩散的p型杂质、及从外部导入的p型杂质。
这种浓度保持层18是通过选择性地将p型杂质导入到浓度下降层17的表层部，并在浓度下降层17之上形成外延层之后，使被导入到浓度下降层17的p型杂质扩散至该外延层的方式形成。另外，这种浓度保持层18也可以通过利用伴有p型杂质导入的外延生长法在浓度下降层17之上直接形成浓度相对较高的外延层而获得。
浓度保持层18的p型杂质浓度也可以逐渐递增到超过浓度下降层17的p型杂质浓度的最小值且处于5×1017cm-3以下的范围内。浓度保持层18的p型杂质浓度的最大值优选为超过浓度下降层17的p型杂质浓度的最小值且为1×1017cm-3以下。
浓度保持层18不一定需要具有p型杂质浓度增加的浓度梯度。浓度保持层18只要在指定的厚度中保持p型杂质浓度，就也可以如例如图8中粗双点划线所示，具有p型杂质浓度朝向结晶生长方向递减的浓度梯度。
浓度保持层18的厚度可以为1μm以上10μm以下。浓度保持层18的厚度也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。浓度保持层18的厚度优选为2μm以上5μm以下。
第2半导体层15由形成在浓度保持层18(外延层)之上的n型的外延层构成。第2半导体层15具有比第1半导体层14的p型杂质浓度小的n型杂质浓度。第2半导体层15的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第2半导体层15的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第2半导体层15形成为n型杂质浓度相对较低的n型的高电阻层。第2半导体层15可具有50Ω·cm以上150Ω·cm以下的电阻率。第2半导体层15的电阻率也可以为50Ω·cm以上75Ω·cm以下、75Ω·cm以上100Ω·cm以下、100Ω·cm以上125Ω·cm以下、或125Ω·cm以上150Ω·cm以下。第2半导体层15的电阻率优选为80Ω·cm以上120Ω·cm以下。
第2半导体层15具有比第1半导体层14的厚度小的厚度。第2半导体层15的厚度可以为5μm以上20μm以下。第2半导体层15的厚度也可以为5μm以上10μm以下、10μm以上15μm以下、或15μm以上20μm以下。第2半导体层15的厚度优选为8μm以上15μm以下。
参考图2～图6，半导体芯片10包含第1装置区域21及第2装置区域22。
第1装置区域21形成在半导体芯片10的一侧(第1侧面13A侧)区域中。在该实施方式中，第1装置区域21俯视下相对于第1主面11的中央形成在第1侧面13A侧的区域中。第1装置区域21俯视下形成为具有与侧面13A～13D平行的4条边的四边形。第1装置区域21的平面形状是任意的。第1装置区域21也可以俯视下形成为除四边形以外的多边形，还可以形成为圆形(包括椭圆形)。
第2装置区域22与第1装置区域21在第2方向Y上隔开间隔地形成在半导体芯片10的另一侧(第2侧面13B侧)区域中。在该实施方式中，第2装置区域22俯视下相对于第1主面11的中央形成在第2侧面13B侧的区域中。第2装置区域22俯视下形成为具有与侧面13A～13D平行的4条边的四边形。第2装置区域22的平面形状是任意的。第2装置区域22也可以俯视下形成为除四边形以外的多边形，还可以形成为圆形(包括椭圆形)。
第2装置区域22当设定有在第1方向X上横穿半导体芯片10的中央部的中央线时，优选以相对于该中央线与第1装置区域21线对称的布局形成。另外，第2装置区域22优选以相对于半导体芯片10的中央部与第1装置区域21点对称的布局形成。
以下，将第1装置区域21中的第1侧面13A侧的区域称为第1装置区域21的一侧(第1侧面13A侧)区域，将第1装置区域21中的第2侧面13B侧的区域称为第1装置区域21的另一侧(第2侧面13B侧)区域。另外，将第2装置区域22中的第1侧面13A侧的区域称为第2装置区域22的一侧(第1侧面13A侧)区域，将第2装置区域22中的第2侧面13B侧的区域称为第2装置区域22的另一侧(第2侧面13B侧)区域。
二极管芯片1包含划分第1装置区域21及第2装置区域22的区域分离结构23(region separation structure)。在一部分附图中，为了方便起见，利用双向影线(crosshatching)表示区域分离结构23。区域分离结构23包含划分第1装置区域21的第1区域分离结构23A、及划分第2装置区域22的第2区域分离结构23B。
第1区域分离结构23A俯视下形成为包围第1装置区域21的环状(在该实施方式中为方形环状)。第1装置区域21的平面形状是通过第1区域分离结构23A来调整。第2区域分离结构23B俯视下与第1区域分离结构23A隔开且形成为包围第2装置区域22的环状(在该实施方式中为方形环状)。第2装置区域22的平面形状是通过第2区域分离结构23B来调整。第2区域分离结构23B也可以在第1装置区域21与第2装置区域22之间的区域中，与第1区域分离结构23A一体地形成。
区域分离结构23具有包含区域分离沟槽(trench)24(区域分离槽)、区域分离绝缘层25及多晶硅26的沟槽绝缘结构。区域分离沟槽24是通过将第1主面11朝向第2主面12刻蚀而形成。区域分离沟槽24贯通第2半导体层15且到达至第1半导体层14。具体来说，区域分离沟槽24贯通第2半导体层15及浓度保持层18且到达至浓度下降层17。
区域分离沟槽24包含侧壁及底壁。区域分离沟槽24的侧壁可相对于第1主面11垂直地形成。区域分离沟槽24的侧壁也可以相对于第1主面11倾斜。在该情况下，区域分离沟槽24也可以形成为底面面积小于开口面积的前端变细的形状。
区域分离沟槽24的底壁相对于高浓度层16位于浓度下降层17侧。由此，区域分离沟槽24的侧壁使第2半导体层15、浓度保持层18及浓度下降层17露出。另外，区域分离沟槽24的底壁使浓度下降层17露出。
在该实施方式中，区域分离沟槽24是由具有超过1的纵横比的深沟槽形成。纵横比是由区域分离沟槽24的深度相对于区域分离沟槽24的宽度来定义。纵横比优选为5以上20以下。
区域分离沟槽24的宽度可以为0.1μm以上3μm以下。区域分离沟槽24的宽度也可以为0.1μm以上0.5μm以上、0.5μm以上1μm以下、1μm以上1.5μm以上、1.5μm以上2μm以下、2μm以上2.5μm以上、或2.5μm以上3μm以下。区域分离沟槽24的宽度优选为1.5μm以上2.5μm以下。
区域分离沟槽24的深度可以为1μm以上50μm以下。区域分离沟槽24的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。区域分离沟槽24的深度优选为15μm以上35μm以下。
区域分离绝缘层25形成在区域分离沟槽24内。具体来说，区域分离绝缘层25沿着区域分离沟槽24的内壁形成为膜状。由此，区域分离绝缘层25在区域分离沟槽24内划分出凹槽(recess)空间。
区域分离绝缘层25可以包含氧化硅层及氮化硅层中的至少1个。区域分离绝缘层25可以具有氧化硅层及氮化硅层按任意顺序积层而成的积层结构。区域分离绝缘层25也可以具有由氧化硅层或氮化硅层构成的单层结构。在该实施方式中，区域分离绝缘层25具有由氧化硅层构成的单层结构。
多晶硅26隔着区域分离绝缘层25埋设在区域分离沟槽24中。多晶硅26形成为电浮动状态。区域分离结构23也可不具有多晶硅26，而且包含以一体物的形式埋设在区域分离沟槽24中的区域分离绝缘层25。
以此方式，区域分离绝缘层25使第1装置区域21经由半导体芯片10(第1半导体层14)电连接于第2装置区域22。另一方面，区域分离绝缘层25使第1装置区域21内的第2半导体层15与第2装置区域22内的第2半导体层15电分离。
参考图2～图6，二极管芯片1包含第1pin结部31(p-intrinsic-n junctionportion，正-本征-负结部)，该第1pin结部31在第1极性方向上形成在第1装置区域21的表层部。第1pin结部31在第1装置区域21的表层部形成第1pin二极管D1。
“极性方向”意指正向电流流动的方向(也就是说，二极管的极性的方向)。第1极性方向是正向电流沿着半导体芯片10的厚度方向(也就是法线方向Z)流动的方向。在该实施方式中，第1极性方向是正向电流从第2主面12侧向第1主面11侧流动的方向。
第1pin结部31俯视下形成在第1装置区域21的表层部的一侧(第1侧面13A侧)区域中。第1pin结部31关于第1方向X形成在第1装置区域21的中央部。
第1pin结部31包含从第1装置区域21的表层部朝向厚度方向依次形成的n+型的第1N层32(第1上侧半导体层)、n型的第1I层33(第1电阻层)及p+型的第1P层34(第1下侧半导体层)。
第1N层32形成在第2半导体层15的表层部。第1N层32俯视下形成为圆形(包括椭圆形)。第1N层32的平面形状是任意的。第1N层32也可以形成为多边形(例如四边形)。
第1N层32具有超过第2半导体层15的n型杂质浓度的n型杂质浓度。第1N层32的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1N层32的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1I层33是利用第2半导体层15而形成的。第1I层33具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第1I层33的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第1I层33的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第1P层34形成在第1半导体层14(具体来说是浓度保持层18)与第2半导体层15的交界部。第1P层34隔着第1I层33与第1N层32的全域对向。第1P层34隔着浓度保持层18的一部分与浓度下降层17对向。
第1P层34俯视下具有超过第1N层32的宽度的宽度。第1P层34的周缘俯视下包围第1N层32。第1P层34俯视下形成为圆形(包括椭圆形)。第1P层34的平面形状是任意的。第1P层34也可以形成为多边形(例如四边形)。
第1P层34具有超过第1I层33的n型杂质浓度的p型杂质浓度。另外，第1P层34具有至少超过浓度保持层18的p型杂质浓度的p型杂质浓度。第1P层34也可以具有超过高浓度层16的p型杂质浓度的p型杂质浓度。第1P层34的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1P层34的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1N层32、第1I层33及第1P层34形成沿着半导体芯片10的厚度方向(也就是法线方向Z)的pin结。由此，具有第1N层32作为阴极且具有第1P层34作为阳极的第1pin二极管D1形成在第1装置区域21的表层部。第1pin二极管D1的阳极电连接于第1半导体层14。
参考图2～图6，二极管芯片1包含第1pn结部35(pn junction portion)，该第1pn结部35与第1pin结部31隔开且在第1装置区域21的内部于第1极性方向上形成。第1pn结部35在第1装置区域21的内部形成第1稳压二极管DZ1。
第1pn结部35经由半导体芯片10(第1半导体层14)电连接于第1pin结部31。具体来说，第1pn结部35经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin结部31。
第1pn结部35包含n+型的第1内部N层36(第1内部半导体层)，该第1内部N层36在第1装置区域21的内部，与第1半导体层14(具体来说是浓度保持层18)之间形成pn结。第1内部N层36形成在第1半导体层14(具体来说是浓度保持层18)与第2半导体层15的交界部。第1内部N层36在第1装置区域21中形成在除第1pin结部31(具体来说是第1P层34)以外的区域。第1内部N层36也可以形成在除第1pin结部31(第1P层34)以外的大致整个区域。
第1内部N层36具有包围第1pin结部31(第1P层34)的内周缘部。第1内部N层36的内周缘部可以连接于第1P层34，也可以与第1P层34隔开。第1内部N层36的外周缘部也可以位于第1装置区域21外。也就是说，第1内部N层36的外周缘部也可以通过第1区域分离结构23A与第1内部N层36的内侧部分离。
参考图8，第1内部N层36具有超过第2半导体层15的n型杂质浓度的n型杂质浓度。在图8中，利用虚线表示第1内部N层36的n型杂质浓度梯度。第1内部N层36具有超过浓度保持层18的p型杂质浓度的n型杂质浓度。第1内部N层36的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1内部N层36的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1pn结部35形成具有第1内部N层36作为阴极且具有第1半导体层14(具体来说是浓度保持层18)作为阳极的第1稳压二极管DZ1。第1稳压二极管DZ1的阳极经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin二极管D1的阳极。
在第1半导体层14不具有浓度保持层18的情况下，第1内部N层36与浓度下降层17之间形成pn结。在该情况下，第1pn结部35中的pn浓度变化变得急剧，所以实际耐压(具体来说是击穿电压VB)有可能以该第1pn结部35为起点从目标耐压发生变动。这种问题会因为浓度下降层17的厚度偏差(例如±5％左右)而变得明显。
因此，在二极管芯片1中，在浓度下降层17之上形成浓度保持层18，使第1pn结部35中的pn浓度变化变得缓慢。由此，能够抑制耐压(具体来说是击穿电压VB)以第1pn结部35为起点的变动。
另外，即使浓度下降层17的厚度产生偏差，也因形成有指定厚度的浓度保持层18而能够适当地抑制由浓度下降层17的厚度偏差引起的耐压变动。另外，即使浓度保持层18的厚度产生偏差，也因pn浓度变化缓慢而能够适当地抑制由浓度保持层18的厚度偏差引起的耐压变动。
参考图2～图6，二极管芯片1包含第1反向pin结部38(reverse p-intrinsic-njunction portion)，该第1反向pin结部38以反向偏压连接于第1pn结部35的方式在第2极性方向上形成在第1装置区域21的表层部。
第2极性方向是关于半导体芯片10的厚度方向，正向电流朝第1极性方向的反方向流动的方向。在该实施方式中，第2极性方向是正向电流从第1主面11侧向第2主面12侧流动的方向。
第1反向pin结部38在第1装置区域21的表层部形成第1反向pin二极管DR1。第1反向pin结部38与第1pn结部35之间形成第1二极管对37(第1整流器对)。
第1反向pin结部38俯视下与第1pin结部31隔开且形成在第1装置区域21的表层部的另一侧(第2侧面13B侧)区域中。第1反向pin结部38当设定有在第2方向Y上横穿第1pin结部31的线时，配置在该线上。也就是说，第1反向pin结部38关于第1方向X形成在第1装置区域21的中央部。另外，第1反向pin结部38在第2方向Y上与第1pin结部31对向。
第1反向pin结部38包含从第1装置区域21的表层部朝向厚度方向依次形成的p+型的第1反向P层39(第1上侧反向半导体层)、n型的第1反向I层40(第1反向电阻层)及n+型的第1反向N层41(第1下侧反向半导体层)。
第1反向P层39形成在第2半导体层15的表层部。第1反向P层39具有超过第2半导体层15的n型杂质浓度的p型杂质浓度。第1反向P层39的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1反向P层39的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1反向P层39俯视下形成为圆形(包括椭圆形)。第1反向P层39的平面形状是任意的。第1反向P层39也可以形成为多边形(例如四边形)。
第1反向P层39具有第1平面面积S1。第1平面面积S1可以为1000μm2以上10000μm2以下。第1平面面积S1也可以为1000μm2以上2000μm2以下、2000μm2以上4000μm2以下、4000μm2以上6000μm2以下、6000μm2以上8000μm2以下、或8000μm2以上10000μm2以下。
第1反向I层40是利用第2半导体层15而形成的。第1反向I层40具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第1反向I层40的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第1反向I层40的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第1反向N层41形成在第1半导体层14(具体来说是浓度保持层18)与第2半导体层15的交界部。第1反向N层41是利用作为第1pn结部35的一部分的第1内部N层36而形成的。因此，第1反向N层41(第1内部N层36)隔着第1反向I层40与第1反向N层41的全域对向。
第1反向P层39、第1反向I层40及第1反向N层41形成沿着半导体芯片10的厚度方向(也就是法线方向Z)的pin结。由此，形成具有第1反向P层39作为阳极且具有第1反向N层41作为阴极的第1反向pin二极管DR1。第1反向pin二极管DR1的阴极连接在第1稳压二极管DZ1的阴极。
由此，形成包含第1稳压二极管DZ1、及反向偏压串联连接于第1稳压二极管DZ1的第1反向pin二极管DR1的第1二极管对37。第1二极管对37经由半导体芯片10(第1半导体层14)并联连接于第1pin二极管D1。以此方式，形成包含第1pin二极管D1及第1二极管对37的第1并联电路42。
参考图2～图6，二极管芯片1包含第1接合分离结构45(junction separationstructure)，该第1接合分离结构45形成在第1装置区域21中，将第1pin结部31与第1pn结部35及第1反向pin结部38划分开。
第1接合分离结构45包含第1接合分离沟槽46(第1接合分离槽)、第1接合分离绝缘层47及多晶硅48。在该实施方式中，第1接合分离沟槽46具有如下的双沟槽结构(双槽结构)，即，以位于第1pin结部31(第1P层34)与第1pn结部35(第1内部N层36)的交界两侧的方式包围第1pin结部31。具体来说，第1接合分离沟槽46包含第1内侧沟槽46A及第1外侧沟槽46B。
第1内侧沟槽46A俯视下形成为包围第1pin结部31的环状(在该实施方式中为圆环状)。第1内侧沟槽46A的平面形状是任意的。第1内侧沟槽46A也可以形成为多边形环状(例如方形环状)或圆环状(包括椭圆环状)。
第1内侧沟槽46A是通过将第1主面11朝向第2主面12刻蚀而形成。第1内侧沟槽46A贯通第1pin结部31的第1P层34且到达至第1半导体层14(具体来说是浓度下降层17)。
第1内侧沟槽46A包含内周壁、外周壁及底壁。第1内侧沟槽46A的内周壁使第1P层34的内侧部露出。第1内侧沟槽46A的外周壁使第1P层34的周缘部露出。由此，第1内侧沟槽46A使第1P层34的周缘部与第1pin结部31电分离。
第1内侧沟槽46A的内周壁及外周壁可相对于第1主面11垂直地形成。第1内侧沟槽46A的内周壁及外周壁也可以相对于第1主面11倾斜。在该情况下，第1内侧沟槽46A也可以形成为底面面积小于开口面积的前端变细的形状。
第1内侧沟槽46A的底壁相对于高浓度层16位于浓度下降层17侧。第1内侧沟槽46A的底壁使浓度下降层17露出。第1内侧沟槽46A可与区域分离沟槽24同时形成。在该情况下，第1内侧沟槽46A具有与区域分离沟槽24相等的宽度及深度。
第1外侧沟槽46B俯视下与第1内侧沟槽46A隔开且形成为包围第1内侧沟槽46A的环状(在该实施方式中为圆环状)。第1外侧沟槽46B的平面形状任意，不一定需要与第1内侧沟槽46A的平面形状一致。第1外侧沟槽46B也可以形成为多边形环状(例如方形环状)或圆环状(包括椭圆环状)。
第1外侧沟槽46B是通过将第1主面11朝向第2主面12刻蚀而形成。第1外侧沟槽46B贯通第1pn结部35的第1内部N层36(第1反向N层41)且到达至第1半导体层14(具体来说是浓度下降层17)。
第1外侧沟槽46B包含内周壁、外周壁及底壁。第1外侧沟槽46B的内周壁使第1内部N层36(第1反向N层41)的内周缘部露出。第1外侧沟槽46B的外周壁使第1内部N层36(第1反向N层41)的内侧部露出。由此，第1外侧沟槽46B使第1内部N层36(第1反向N层41)的内周缘部与第1pn结部35及第1反向pin结部38电分离。
第1外侧沟槽46B的内周壁及外周壁可相对于第1主面11垂直地形成。第1外侧沟槽46B的内周壁及外周壁也可以相对于第1主面11倾斜。在该情况下，第1外侧沟槽46B也可以形成为底面面积小于开口面积的前端变细的形状。
第1外侧沟槽46B的底壁相对于高浓度层16位于浓度下降层17侧。第1外侧沟槽46B的底壁使浓度下降层17露出。第1外侧沟槽46B可与区域分离沟槽24同时形成。在该情况下，第1外侧沟槽46B具有与区域分离沟槽24相等的宽度及深度。
第1内侧沟槽46A与第1外侧沟槽46B之间的沟槽间距可以为1μm以上10μm以下。沟槽间距也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。沟槽间距优选为3μm以上8μm以下。
在该实施方式中，第1内侧沟槽46A及第1外侧沟槽46B分别由具有超过1的纵横比的深沟槽形成。纵横比是由第1内侧沟槽46A(第1外侧沟槽46B)的深度相对于第1内侧沟槽46A(第1外侧沟槽46B)的宽度来定义。纵横比优选为5以上20以下。
第1内侧沟槽46A(第1外侧沟槽46B)的宽度可以为0.1μm以上3μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的宽度也可以为0.1μm以上0.5μm以上、0.5μm以上1μm以下、1μm以上1.5μm以上、1.5μm以上2μm以下、2μm以上2.5μm以上、或2.5μm以上3μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的宽度优选为1.5μm以上2.5μm以下。
第1内侧沟槽46A(第1外侧沟槽46B)的深度可以为1μm以上50μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的深度优选为15μm以上35μm以下。
以此方式，第1外侧沟槽46B与第1内侧沟槽46A一并形成位于第1pin结部31(第1P层34)与第1pn结部35(第1内部N层36)的交界两侧的双沟槽结构(双槽结构)。
第1接合分离绝缘层47形成在第1接合分离沟槽46内。具体来说，第1接合分离绝缘层47沿着第1内侧沟槽46A的内壁形成为膜状。由此，第1接合分离绝缘层47在第1内侧沟槽46A内划分出凹槽空间。另外，第1接合分离绝缘层47沿着第1外侧沟槽46B的内壁形成为膜状。由此，第1接合分离绝缘层47在第1外侧沟槽46B内划分出凹槽空间。
第1接合分离绝缘层47可以包含氧化硅层及氮化硅层中的至少1个。第1接合分离绝缘层47可以具有氧化硅层及氮化硅层按任意顺序积层而成的积层结构。第1接合分离绝缘层47也可以具有由氧化硅层或氮化硅层构成的单层结构。第1接合分离绝缘层47优选由与区域分离绝缘层25相同的绝缘材料构成。在该实施方式中，第1接合分离绝缘层47具有由氧化硅层构成的单层结构。
多晶硅48隔着第1接合分离绝缘层47埋设在第1接合分离沟槽46中。具体来说，多晶硅48隔着第1接合分离绝缘层47埋设在第1内侧沟槽46A中。另外，多晶硅48隔着第1接合分离绝缘层47埋设在第1外侧沟槽46B中。
多晶硅48形成为电浮动状态。第1接合分离结构45也可以不具有多晶硅48，而是包含以一体物的形式埋设在第1内侧沟槽46A中的第1接合分离绝缘层47。另外，第1接合分离结构45也可以不具有多晶硅48，而是包含以一体物的形式埋设在第1外侧沟槽46B中的第1接合分离绝缘层47。
在该实施方式中，对第1接合分离沟槽46具有位于第1pin结部31与第1pn结部35的交界两侧的双沟槽结构(双槽结构)的例子进行了说明。但是，第1接合分离沟槽46也可以具有横穿第1pin结部31与第1pn结部35的交界的单沟槽结构(单槽结构)。在该情况下，第1接合分离沟槽46成为第1内侧沟槽46A与第1外侧沟槽46B一体化的结构。
参考图2～图6，二极管芯片1包含第2pin结部51，该第2pin结部51在第1极性方向上形成在第2装置区域22的表层部。第2pin结部51在第2装置区域22的表层部形成第2pin二极管D2。
第2pin结部51俯视下形成在第2装置区域22的表层部的另一侧(第2侧面13B侧)区域中。第2pin结部51关于第1方向X形成在第2装置区域22的中央部。第2pin结部51当设定有在第1方向X上横穿第1主面11的中央部的中央线时，优选以相对于该中央线与第1pin结部31线对称的布局形成。另外，第2pin结部51优选以相对于第1主面11的中央部与第1pin结部31点对称的布局形成。
第2pin结部51包含从第2装置区域22的表层部朝向厚度方向依次形成的n+型的第2N层52(第2上侧半导体层)、n型的第2I层53(第2电阻层)及p+型的第2P层54(第2下侧半导体层)。
第2N层52形成在第2半导体层15的表层部。第2N层52俯视下形成为圆形(包括椭圆形)。第2N层52的平面形状是任意的。第2N层52也可以形成为多边形(例如四边形)。
第2N层52具有超过第2半导体层15的n型杂质浓度的n型杂质浓度。第2N层52的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2N层52的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2N层52的n型杂质浓度优选与第1pin结部31的第1N层32的n型杂质浓度相等。
第2I层53是利用第2半导体层15而形成的。第2I层53具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第2I层53的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第2I层53的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。第2I层53的n型杂质浓度优选与第1pin结部31的第1I层33的n型杂质浓度相等。
第2P层54形成在第1半导体层14(具体来说是浓度保持层18)与第2半导体层15的交界部。第2P层54隔着第2I层53与第2N层52的全域对向。第2P层54隔着浓度保持层18的一部分与浓度下降层17对向。
第2P层54俯视下具有超过第2N层52的宽度的宽度。由此，第2P层54的周缘俯视下包围第2N层52。第2P层54俯视下形成为圆形(包括椭圆形)。第2P层54的平面形状是任意的。第2P层54也可以形成为多边形(例如四边形)。
第2P层54具有超过第2I层53的n型杂质浓度的p型杂质浓度。另外，第2P层54具有至少超过浓度保持层18的p型杂质浓度的p型杂质浓度。第2P层54也可以具有超过高浓度层16的p型杂质浓度的p型杂质浓度。
第2P层54的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2P层54的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2P层54的p型杂质浓度优选与第1pin结部31的第1P层34的p型杂质浓度相等。
第2N层52、第2I层53及第2P层54形成沿着半导体芯片10的厚度方向(也就是法线方向Z)的pin结。由此，具有第2N层52作为阴极且具有第2P层54作为阳极的第2pin二极管D2形成在第2装置区域22的表层部。第2pin二极管D2的阳极电连接于第1半导体层14。第2pin二极管D2的阳极经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin二极管D1的阳极。
参考图2～图6，二极管芯片1包含第2pn结部55，该第2pn结部55与第2pin结部51隔开且在第2装置区域22的内部于第1极性方向上形成。第2pn结部55在第2装置区域22的内部形成第2稳压二极管DZ2。
第2pn结部55包含n+型的第2内部N层56(第2内部半导体层)，该第2内部N层56在第2装置区域22的内部，与第1半导体层14(具体来说是浓度保持层18)之间形成pn结。第2内部N层56形成在第1半导体层14(具体来说是浓度保持层18)与第2半导体层15的交界部。第2内部N层56在第2装置区域22中形成在除第2pin结部51(具体来说是第2P层54)以外的区域。第2内部N层56也可以形成在除第2pin结部51(第2P层54)以外的大致全域。
第2内部N层56具有包围第2pin结部51(第2P层54)的内周缘部。第2内部N层56的内周缘部可连接于第2P层54，也可以与第2P层54隔开。第2内部N层56的外周缘部也可以位于第2装置区域22外。也就是说，第2内部N层56的外周缘部也可以通过第2区域分离结构23B与第2内部N层56的内侧部分离。第2内部N层56的外周缘部也可以在第1装置区域21与第2装置区域22之间的交界处与第1内部N层36的外周缘部一体地形成。
参考图8，第2内部N层56具有超过第2半导体层15的n型杂质浓度的n型杂质浓度。在图8中，与第1内部N层36的n型杂质浓度梯度一并利用虚线表示第2内部N层56的n型杂质浓度梯度。另外，第2内部N层56具有超过浓度保持层18的p型杂质浓度的n型杂质浓度。
第2内部N层56的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2内部N层56的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2内部N层56的n型杂质浓度优选与第1pn结部35的第1内部N层36的n型杂质浓度相等。
第2pn结部55形成具有第2内部N层56作为阴极且具有第1半导体层14(具体来说是浓度保持层18)作为阳极的第2稳压二极管DZ2。第2稳压二极管DZ2的阳极经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin二极管D1的阳极及第2pin二极管D2的阳极。
在第1半导体层14不具有浓度保持层18的情况下，第2内部N层56与浓度下降层17之间形成pn结。在该情况下，第2pn结部55中的pn浓度变化变得急剧，所以实际耐压(具体来说是击穿电压VB)有可能以该第2pn结部55为起点从目标耐压发生变动。这种问题会因为浓度下降层17的厚度偏差(例如±5％左右)而变得明显。
因此，在二极管芯片1中，在浓度下降层17之上形成浓度保持层18，使第2pn结部55中的pn浓度变化变得缓慢。由此，能够抑制耐压(具体来说是击穿电压VB)以第2pn结部55为起点的变动。
另外，即使浓度下降层17的厚度产生偏差，也因形成有指定厚度的浓度保持层18而能够适当地抑制由浓度下降层17的厚度偏差引起的耐压变动。另外，即使浓度保持层18的厚度产生偏差，也因pn浓度变化缓慢而能够适当地抑制由浓度保持层18的厚度偏差引起的耐压变动。
参考图2～图6，二极管芯片1包含第2反向pin结部58，该第2反向pin结部58以反向偏压连接于第2pn结部55的方式在第2极性方向上形成在第2装置区域22的表层部。第2反向pin结部58在第2装置区域22的表层部形成第2反向pin二极管DR2。第2反向pin结部58与第2pn结部55之间形成第2二极管对57(第2整流器对)。
第2反向pin结部58俯视下与第2pin结部51隔开且形成在第2装置区域22的表层部的一侧(第1侧面13A侧)区域中。第2反向pin结部58当设定有在第2方向Y上横穿第2pin结部51的线时，配置在该线上。
也就是说，第2反向pin结部58关于第1方向X形成在第2装置区域22的中央部。另外，第2反向pin结部58在第2方向Y上与第2pin结部51对向。在该实施方式中，第1pin结部31、第1反向pin结部38、第2pin结部51及第2反向pin结部58沿着第2方向Y排列成一列。
第2反向pin结部58当设定有在第1方向X上横穿第1主面11的中央部的中央线时，优选以相对于该中央线与第1反向pin结部38线对称的布局形成。另外，第2反向pin结部58优选以相对于第1主面11的中央部与第1反向pin结部38点对称的布局形成。
第2反向pin结部58包含从第2装置区域22的表层部朝向厚度方向依次形成的p+型的第2反向P层59(第2上侧反向半导体层)、n型的第2反向I层60(第2反向电阻层)及n+型的第2反向N层61(第2下侧反向半导体层)。
第2反向P层59形成在第2半导体层15的表层部。第2反向P层59具有超过第2半导体层15的n型杂质浓度的p型杂质浓度。第2反向P层59的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2反向P层59的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2反向P层59的p型杂质浓度优选与第1反向pin结部38的第1反向P层39的p型杂质浓度相等。
第2反向P层59俯视下形成为圆形(包括椭圆形)。第2反向P层59的平面形状是任意的。第2反向P层59也可以形成为多边形(例如四边形)。
第2反向P层59具有第2平面面积S2。第2平面面积S2可以为1000μm2以上10000μm2以下。第2平面面积S2也可以为1000μm2以上2000μm2以下、2000μm2以上4000μm2以下、4000μm2以上6000μm2以下、6000μm2以上8000μm2以下、或8000μm2以上10000μm2以下。第2平面面积S2优选与第1反向P层39的第1平面面积S1相等。
第2反向I层60是利用第2半导体层15而形成的。第2反向I层60具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第2反向I层60的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第2反向I层60的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第2反向N层61形成在第1半导体层14(具体来说是浓度保持层18)与第2半导体层15的交界部。第2反向N层61是利用作为第2pn结部55的一部分的第2内部N层56而形成的。因此，第2反向N层61(第2内部N层56)隔着第2反向I层60与第2反向N层61的全域对向。
第2反向P层59、第2反向I层60及第2反向N层61形成沿着半导体芯片10的厚度方向(也就是法线方向Z)的pin结。由此，形成具有第2反向P层59作为阳极且具有第2反向N层61作为阴极的第2反向pin二极管DR2。第2反向pin二极管DR2的阴极连接于第2稳压二极管DZ2的阴极。
由此，形成第2二极管对57，该第2二极管对57包含第2稳压二极管DZ2、及反向偏压串联连接于第2稳压二极管DZ2的第2反向pin二极管DR2。第2二极管对57经由半导体芯片10(第1半导体层14)而并联连接于第2pin二极管D2。以此方式，形成包含第2pin二极管D2及第2二极管对57的第2并联电路62。第2并联电路62与第1并联电路42之间形成TVS电路63(Transient Voltage Suppressor circuit)。
参考图2～图6，二极管芯片1包含第2接合分离结构65，该第2接合分离结构65形成在第2装置区域22中，将第2pin结部51与第2pn结部55及第2反向pin结部58划分开。
第2接合分离结构65包含第2接合分离沟槽66(第2接合分离槽)、第2接合分离绝缘层67及多晶硅68。在该实施方式中，第2接合分离沟槽66具有如下的双沟槽结构(双槽结构)，即，以位于第2pin结部51(第2P层54)与第2pn结部55(第2内部N层56)的交界两侧的方式包围第2pin结部51。具体来说，第2接合分离沟槽66包含第2内侧沟槽66A及第2外侧沟槽66B。
第2内侧沟槽66A俯视下形成为包围第2pin结部51的环状(在该实施方式中为圆环状)。第2内侧沟槽66A的平面形状是任意的。第2内侧沟槽66A也可以形成为多边形环状(例如方形环状)或圆环状(包括椭圆环状)。
第2内侧沟槽66A是通过将第1主面11朝向第2主面12刻蚀而形成。第2内侧沟槽66A贯通第2pin结部51的第2P层54且到达至第1半导体层14(具体来说是浓度下降层17)。
第2内侧沟槽66A包含内周壁、外周壁及底壁。第2内侧沟槽66A的内周壁使第2P层54的内侧部露出。第2内侧沟槽66A的外周壁使第2P层54的周缘部露出。由此，第2内侧沟槽66A使第2P层54的周缘部与第2pin结部51电分离。
第2内侧沟槽66A的内周壁及外周壁可相对于第1主面11垂直地形成。第2内侧沟槽66A的内周壁及外周壁也可以相对于第1主面11倾斜。在该情况下，第2内侧沟槽66A也可以形成为底面面积小于开口面积的前端变细的形状。
第2内侧沟槽66A的底壁相对于高浓度层16位于浓度下降层17侧。第2内侧沟槽66A的底壁使浓度下降层17露出。第2内侧沟槽66A可与区域分离沟槽24同时形成。在该情况下，第2内侧沟槽66A具有与区域分离沟槽24相等的宽度及深度。
第2外侧沟槽66B俯视下与第2内侧沟槽66A隔开且形成为包围第2内侧沟槽66A的环状(在该实施方式中为圆环状)。第2外侧沟槽66B的平面形状任意，不一定需要与第2内侧沟槽66A的平面形状一致。第2外侧沟槽66B也可以形成为多边形环状(例如方形环状)或圆环状(包括椭圆环状)。
第2外侧沟槽66B是通过将第1主面11朝向第2主面12刻蚀而形成。第2外侧沟槽66B贯通第2pn结部55的第2内部N层56(第2反向N层61)且到达至第1半导体层14(具体来说是浓度下降层17)。
第2外侧沟槽66B包含内周壁、外周壁及底壁。第2外侧沟槽66B的内周壁使第2内部N层56(第2反向N层61)的内周缘部露出。第2外侧沟槽66B的外周壁使第2内部N层56(第2反向N层61)的内侧部露出。由此，第2外侧沟槽66B使第2内部N层56(第2反向N层61)的内周缘部与第2pn结部55及第2反向pin结部58电分离。
第2外侧沟槽66B的内周壁及外周壁可相对于第1主面11垂直地形成。第2外侧沟槽66B的内周壁及外周壁也可以相对于第1主面11倾斜。在该情况下，第2外侧沟槽66B也可以形成为底面面积小于开口面积的前端变细的形状。
第2外侧沟槽66B的底壁相对于高浓度层16位于浓度下降层17侧。第2外侧沟槽66B的底壁使浓度下降层17露出。第2外侧沟槽66B与区域分离沟槽24同时形成。在该情况下，第2外侧沟槽66B具有与区域分离沟槽24相等的宽度及深度。
第2内侧沟槽66A与第2外侧沟槽66B之间的沟槽间距可以为1μm以上10μm以下。沟槽间距也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。沟槽间距优选为3μm以上8μm以下。
在该实施方式中，第2内侧沟槽66A及第2外侧沟槽66B分别由具有超过1的纵横比的深沟槽形成。纵横比是由第2内侧沟槽66A(第2外侧沟槽66B)的深度相对于第2内侧沟槽66A(第2外侧沟槽66B)的宽度来定义。纵横比优选为5以上20以下。
第2内侧沟槽66A(第2外侧沟槽66B)的宽度可以为0.1μm以上3μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的宽度也可以为0.1μm以上0.5μm以上、0.5μm以上1μm以下、1μm以上1.5μm以上、1.5μm以上2μm以下、2μm以上2.5μm以上、或2.5μm以上3μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的宽度优选为1.5μm以上2.5μm以下。
第2内侧沟槽66A(第2外侧沟槽66B)的深度可以为1μm以上50μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的深度优选为15μm以上35μm以下。
以此方式，第2外侧沟槽66B与第2内侧沟槽66A一并形成位于第2pin结部51(第2P层54)与第2pn结部55(第2内部N层56)的交界两侧的双沟槽结构(双槽结构)。
第2接合分离绝缘层67形成在第2接合分离沟槽66内。具体来说，第2接合分离绝缘层67沿着第2内侧沟槽66A的内壁形成为膜状。由此，第2接合分离绝缘层67在第2内侧沟槽66A内划分出凹槽空间。另外，第2接合分离绝缘层67沿着第2外侧沟槽66B的内壁形成为膜状。由此，第2接合分离绝缘层67在第2外侧沟槽66B内划分出凹槽空间。
第2接合分离绝缘层67可以包含氧化硅层及氮化硅层中的至少1个。第2接合分离绝缘层67可以具有氧化硅层及氮化硅层按任意顺序积层而成的积层结构。第2接合分离绝缘层67也可以具有由氧化硅层或氮化硅层构成的单层结构。第2接合分离绝缘层67优选由与区域分离绝缘层25相同的绝缘材料构成。在该实施方式中，第2接合分离绝缘层67具有由氧化硅层构成的单层结构。
多晶硅68隔着第2接合分离绝缘层67埋设在第2接合分离沟槽66中。具体来说，多晶硅68隔着第2接合分离绝缘层67埋设在第2内侧沟槽66A中。另外，多晶硅68隔着第2接合分离绝缘层67埋设在第2外侧沟槽66B中。
多晶硅68形成为电浮动状态。第2接合分离结构65也可以不具有多晶硅68，而是包含以一体物的形式埋设在第2内侧沟槽66A中的第2接合分离绝缘层67。另外，第2接合分离结构65也可以不具有多晶硅68，而是包含以一体物的形式埋设在第2外侧沟槽66B中的第2接合分离绝缘层67。
在该实施方式中，对第2接合分离沟槽66具有位于第2pin结部51与第2pn结部55的交界两侧的双沟槽结构(双槽结构)的例子进行了说明。但是，第2接合分离沟槽66也可以具有横穿第2pin结部51与第2pn结部55的交界的单沟槽结构(单槽结构)。在该情况下，第2接合分离沟槽66成为第2内侧沟槽66A与第2外侧沟槽66B一体化而成的结构。
参考图2～图7，二极管芯片1包含形成在半导体芯片10的周缘部的遮蔽结构71。遮蔽结构71朝内侧与侧面13A～13D隔开间隔地形成在第1主面11上。遮蔽结构71俯视下沿着侧面13A～13D呈带状延伸，从多个方向划分第1装置区域21及第2装置区域22。具体来说，遮蔽结构71形成为一起包围第1装置区域21及第2装置区域22的环状(在该实施方式中为方形环状)。
由此，遮蔽结构71将半导体芯片10划分为内侧区域72、及除内侧区域72外的外侧区域73。内侧区域72包含第1装置区域21、第2装置区域22及区域分离结构23。遮蔽结构71保护内侧区域72免受施加于外侧区域73的外力、或外侧区域73所产生的龟裂等影响。
遮蔽结构71由与半导体芯片10不同的材料构成，从第1主面11朝向第2主面12呈壁状延伸。具体来说，遮蔽结构71具有包含遮蔽沟槽74、遮蔽绝缘层75及多晶硅76的沟槽绝缘结构。
遮蔽沟槽74是通过将第1主面11朝向第2主面12刻蚀而形成。遮蔽沟槽74贯通第2半导体层15且到达至第1半导体层14。具体来说，遮蔽沟槽74贯通第2半导体层15及浓度保持层18且到达至浓度下降层17。
遮蔽沟槽74包含侧壁及底壁。遮蔽沟槽74的侧壁可相对于第1主面11垂直地形成。遮蔽沟槽74的侧壁也可以相对于第1主面11倾斜。在该情况下，遮蔽沟槽74也可以形成为底面面积小于开口面积的前端变细的形状。
遮蔽沟槽74的底壁相对于高浓度层16位于浓度下降层17侧。由此，遮蔽沟槽74的侧壁使第2半导体层15、浓度保持层18及浓度下降层17露出。另外，遮蔽沟槽74的底壁使浓度下降层17露出。遮蔽沟槽74可与区域分离沟槽24同时形成。在该情况下，遮蔽沟槽74具有与区域分离沟槽24相等的宽度及深度。
在该实施方式中，遮蔽沟槽74是由具有超过1的纵横比的深沟槽形成。纵横比是由遮蔽沟槽74的深度相对于遮蔽沟槽74的宽度来定义。纵横比优选为5以上20以下。
遮蔽沟槽74的宽度可以为0.1μm以上3μm以下。遮蔽沟槽74的宽度也可以为0.1μm以上0.5μm以上、0.5μm以上1μm以下、1μm以上1.5μm以上、1.5μm以上2μm以下、2μm以上2.5μm以上、或2.5μm以上3μm以下。遮蔽沟槽74的宽度优选为1.5μm以上2.5μm以下。
遮蔽沟槽74的深度可以为1μm以上50μm以下。遮蔽沟槽74的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。遮蔽沟槽74的深度优选为15μm以上35μm以下。
遮蔽绝缘层75形成在遮蔽沟槽74内。具体来说，遮蔽绝缘层75沿着遮蔽沟槽74的内壁形成为膜状。由此，遮蔽绝缘层75在遮蔽沟槽74内划分出凹槽空间。
遮蔽绝缘层75可以包含氧化硅层及氮化硅层中的至少1个。遮蔽绝缘层75可以具有氧化硅层及氮化硅层按任意顺序积层而成的积层结构。遮蔽绝缘层75也可以具有由氧化硅层或氮化硅层构成的单层结构。遮蔽绝缘层75优选由与区域分离绝缘层25相同的绝缘材料构成。在该实施方式中，遮蔽绝缘层75具有由氧化硅层构成的单层结构。
多晶硅76隔着遮蔽绝缘层75埋设在遮蔽沟槽74中。多晶硅76形成为电浮动状态。遮蔽结构71也可以不具有多晶硅76，而是包含以一体物的形式埋设在遮蔽沟槽74中的遮蔽绝缘层75。
参考图2～图5，二极管芯片1在第1主面11的周缘包含形成在第1主面11的表层部的p+型的外侧杂质层80。外侧杂质层80抑制半导体芯片10的周缘处的第1半导体层14与第2半导体层15之间的漏电流。
外侧杂质层80形成在遮蔽结构71与侧面13A～13D之间的区域(也就是外侧区域73)。外侧杂质层80朝侧面13A～13D侧与遮蔽结构71隔开间隔地形成。外侧杂质层80从侧面13A～13D露出。外侧杂质层80也可以被覆遮蔽结构71。
外侧杂质层80俯视下沿着侧面13A～13D呈带状延伸。具体来说，外侧杂质层80形成为沿着侧面13A～13D延伸的环状(在该实施方式中为方形环状)。
外侧杂质层80具有超过第2半导体层15的p型杂质浓度的p型杂质浓度。外侧杂质层80的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。外侧杂质层80的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
外侧杂质层80以横穿第1半导体层14与第2半导体层15的交界的方式形成在第1主面11的表层部。具体来说，外侧杂质层80包含从第1主面11朝向厚度方向依次形成的上侧区域81及下侧区域82。上侧区域81形成在第2半导体层15的表层部。上侧区域81的p型杂质浓度超过第2半导体层15的n型杂质浓度。上侧区域81具有p型杂质浓度从第1主面11侧朝向第2主面12侧递减的浓度梯度。
下侧区域82以与上侧区域81连接的方式形成在第1半导体层14(具体来说是浓度保持层18)与第2半导体层15的交界部。下侧区域82具有与上侧区域81不同的p型杂质浓度(浓度梯度)。具体来说，下侧区域82具有p型杂质浓度从第2主面12侧朝向第1主面11侧递增后再递减的浓度梯度。下侧区域82的p型杂质浓度优选与第1pin结部31的第1P层34(第2pin结部51的第2P层54)的p型杂质浓度相等。
参考图1～图7，二极管芯片1(芯片本体2)包含被覆第1主面11的中间绝缘层91。中间绝缘层91具有从半导体芯片10的侧面13A～13D露出的周缘部。中间绝缘层91的周缘部与侧面13A～13D相连。具体来说，中间绝缘层91的周缘部相对于侧面13A～13D形成为同一面。
中间绝缘层91可以具有积层多个绝缘层而成的积层结构，也可以具有由单一的绝缘层构成的单层结构。中间绝缘层91可以包含氧化硅层及氮化硅层中的至少1个。中间绝缘层91可以具有将氧化硅层及氮化硅层按任意顺序积层而成的积层结构。中间绝缘层91也可以具有由氧化硅层或氮化硅层构成的单层结构。
在该实施方式中，中间绝缘层91具有包含从第1主面11侧起依次积层的第1氧化硅层、氮化硅层及第2氧化硅层的ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)积层结构。中间绝缘层91无需在整个区域具有ONO积层结构。中间绝缘层91例如也可以在被覆第1主面11的一侧(第1侧面13A侧)区域及另一侧(第2侧面13B侧)区域的部分具有ONO积层结构，在被覆除这两个区域以外的区域的部分具有与ONO积层结构不同的绝缘层。
第1氧化硅层可具有多个氧化硅层积层而成的积层结构，也可以具有包含单一的氧化硅层的单层结构。第1氧化硅层也可以包含作为氧化硅层的一例的USG(UndopedSilica Glass，未掺杂硅玻璃)层、PSG(Phosphor Silicate Glass，掺杂磷的硅玻璃)层及BPSG(Boron Phosphor Silicate Glass，硼磷硅玻璃)层中的至少1种。在该实施方式中，第1氧化硅层具有由单一的氧化硅层构成的单层结构。
第2氧化硅层可以具有多个氧化硅层积层而成的积层结构，也可以具有由单一的氧化硅层构成的单层结构。第2氧化硅层还可以包含作为氧化硅层的一例的USG层、PSG层及BPSG层中的至少1种。在该实施方式中，第2氧化硅层具有包含从氮化硅层侧起依次积层的USG层及BPSG层的积层结构。
中间绝缘层91的厚度(总厚度)可以为1μm以上10μm以下。中间绝缘层91的厚度(总厚度)也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。中间绝缘层91的厚度(总厚度)优选为4μm以上5μm以下。
中间绝缘层91包含第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95。第1pin开口92在第1装置区域21中使第1pin结部31露出。第1反向pin开口93在第1装置区域21中使第1反向pin结部38露出。第2pin开口94在第2装置区域22中使第2pin结部51露出。第2反向pin开口95在第2装置区域22中使第2反向pin结部58露出。
第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95俯视下形成为圆形(包括椭圆形)。第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95的平面形状是任意的。第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95俯视下也可以形成为多边形(例如四边形)。
参考图2～图7(尤其是图7)，二极管芯片1包含第1电极层101(第1电极)，该第1电极层101在第1装置区域21中贯通中间绝缘层91且电连接于第1pin结部31及第1二极管对37。第1电极层101使第1pin结部31与第1二极管对37并联连接。第1电极层101呈膜状地形成在中间绝缘层91之上。第1电极层101包含第1焊垫部101A及第1配线部101B。
第1焊垫部101A俯视下形成在半导体芯片10的一侧(第1侧面13A侧)区域中。第1焊垫部101A隔着中间绝缘层91与第1装置区域21对向。第1焊垫部101A俯视下形成为在第1方向X上延伸的长方形。第1焊垫部101A的平面形状是任意的。在该实施方式中，第1焊垫部101A俯视下形成在与第1pin结部31重叠且不与第1反向pin结部38重叠的区域。
第1焊垫部101A从中间绝缘层91之上进入至第1pin开口92。第1焊垫部101A在第1pin开口92内电连接于第1pin结部31。第1焊垫部101A与第1pin结部31(具体来说是第1N层32)之间形成欧姆接触。
第1配线部101B从第1焊垫部101A朝向第1反向pin结部38呈带状被引出。在该实施方式中，第1配线部101B的第1方向X的宽度小于第1焊垫部101A的第1方向X的宽度。第1配线部101B的第1方向X的宽度任意。第1配线部101B的第1方向X的宽度也可以与第1焊垫部101A的第1方向X的宽度相等。关于第1配线部101B的第1方向X的宽度，就抑制寄生电容的观点来说，优选小于第1焊垫部101A的第1方向X的宽度。
第1配线部101B从中间绝缘层91之上进入至第1反向pin开口93。第1配线部101B在第1反向pin开口93内电连接于第1反向pin结部38。第1配线部101B与第1反向pin结部38(具体来说是第1反向P层39)之间形成欧姆接触。
第1电极层101可以包含纯Cu层(纯度为99％以上的Cu层)、纯Al层(纯度为99％以上的Al层)、AlSi合金层、AlCu合金层及AlSiCu合金层中的至少1个。
参考图2～图7(尤其是图7)，二极管芯片1包含第2电极层102(第2电极)，该第2电极层102在第2装置区域22中贯通中间绝缘层91且电连接于第2pin结部51及第2二极管对57。第2电极层102使第2pin结部51与第2二极管对57并联连接。第2电极层102与第1电极层101隔开且呈膜状地形成在中间绝缘层91之上。第2电极层102包含第2焊垫部102A及第2配线部102B。
第2焊垫部102A俯视下形成在半导体芯片10的另一侧(第2侧面13B侧)区域中。第2焊垫部102A隔着中间绝缘层91与第2装置区域22对向。第2焊垫部102A俯视下形成为在第1方向X上延伸的长方形。第2焊垫部102A的平面形状是任意的。在该实施方式中，第2焊垫部102A俯视下形成在与第2pin结部51重叠且不与第2反向pin结部58重叠的区域。
第2焊垫部102A从中间绝缘层91之上进入至第2pin开口94。第2焊垫部102A在第2pin开口94内电连接于第2pin结部51。第2焊垫部102A与第2pin结部51(具体来说是第2N层52)之间形成欧姆接触。
第2配线部102B从第2焊垫部102A朝向第2反向pin结部58呈带状被引出。第2配线部102B在第2方向Y上与第1配线部101B对向。在该实施方式中，第2配线部102B的第1方向X的宽度小于第2焊垫部102A的第1方向X的宽度。
第2配线部102B的第1方向X的宽度任意。第2配线部102B的第1方向X的宽度也可以与第2焊垫部102A的第1方向X的宽度相等。关于第2配线部102B的第1方向X的宽度，就抑制寄生电容的观点来说，优选小于第2焊垫部102A的第1方向X的宽度。第2配线部102B的第1方向X的宽度优选与第1配线部101B的第1方向X的宽度相等。
第2配线部102B从中间绝缘层91之上进入至第2反向pin开口95。第2配线部102B在第2反向pin开口95内电连接于第2反向pin结部58。第2配线部102B与第2反向pin结部58(具体来说是第2反向P层59)之间形成欧姆接触。
第2电极层102可以包含纯Cu层(纯度为99％以上的Cu层)、纯Al层(纯度为99％以上的Al层)、AlSi合金层、AlCu合金层及AlSiCu合金层中的至少1个。第2电极层102优选包含与第1电极层101的导电材料相同的导电材料。
参考图1～图5，二极管芯片1(芯片本体2)包含被覆中间绝缘层91的最上绝缘层111。最上绝缘层111在中间绝缘层91之上被覆第1电极层101及第2电极层102。最上绝缘层111具有从半导体芯片10的侧面13A～13D露出的周缘部。最上绝缘层111的周缘部与侧面13A～13D相连。具体来说，最上绝缘层111的周缘部相对于侧面13A～13D形成为同一面。最上绝缘层111形成芯片本体2的芯片侧面5A～5D的一部分。
在该实施方式中，最上绝缘层111具有包含钝化层112及树脂层113的积层结构。钝化层112可以具有包含氧化硅层或氮化硅层的单层结构。钝化层112也可以具有包含按任意顺序积层的氧化硅层及氮化硅层的积层结构。钝化层112优选由与形成中间绝缘层91的主面的部分不同的绝缘材料构成。在该实施方式中，钝化层112具有由氮化硅层构成的单层结构。
树脂层113可以包含感光性树脂。感光性树脂可以为负型(negative type)或正型(positive type)。树脂层113可一包含作为感光性树脂的一例的聚酰亚胺、聚酰胺及聚苯并唑中的至少1种。在该实施方式中，树脂层113包含聚酰亚胺。
最上绝缘层111包含使第1电极层101露出的第1焊垫开口114、及使第2电极层102露出的第2焊垫开口115。
第1焊垫开口114使第1电极层101的第1焊垫部101A露出。第1焊垫开口114使除第1焊垫部101A的缘部以外的第1焊垫部101A的内侧部露出。第1焊垫开口114俯视下形成于与第1焊垫部101A匹配的四边形(具体来说是长方形)。第1焊垫开口114的平面形状是任意的。
第2焊垫开口115使第2电极层102的第2焊垫部102A露出。第2焊垫开口115使除第2焊垫部102A的缘部以外的第2焊垫部102A的内侧部露出。第2焊垫开口115俯视下形成为与第2焊垫部102A匹配的四边形(具体来说是长方形)。第2焊垫开口115的平面形状是任意的。
参考图1～图7，二极管芯片1(芯片本体2)包含电连接于第1电极层101的第1端子电极121。第1端子电极121贯通最上绝缘层111且连接于第1电极层101。具体来说，第1端子电极121埋设在第1焊垫开口114中，且在第1焊垫开口114内电连接于第1焊垫部101A。
第1端子电极121俯视下与第1pin结部31重叠且与第1反向pin结部38隔开。第1端子电极121形成为沿着第1方向X延伸的长方形。第1端子电极121的平面形状是任意的。
第1端子电极121具有从树脂层113的主面(第1芯片主面3)露出的第1电极面121A。第1电极面121A以离开树脂层113的主面(第1芯片主面3)的方式突出。第1电极面121A具有被覆树脂层113的主面(第1芯片主面3)的正遮盖(over lap)部。第1端子电极121也可以具有包含从第1电极层101侧起依次积层的Ni层、Pd层及Au层的积层结构。
参考图1～图7，二极管芯片1(芯片本体2)包含电连接于第2电极层102的第2端子电极122。第2端子电极122贯通最上绝缘层111且连接于第2电极层102。具体来说，第2端子电极122埋设在第2焊垫开口115中，且在第2焊垫开口115内电连接于第2焊垫部102A。
第2端子电极122俯视下与第2pin结部51重叠且与第2反向pin结部58隔开。第2端子电极122形成为沿着第1方向X延伸的长方形。第2端子电极122的平面形状是任意的。
第2端子电极122具有从树脂层113的主面(第1芯片主面3)露出的第2电极面122A。第2电极面122A以离开树脂层113的主面(第1芯片主面3)的方式突出。第2电极面122A具有被覆树脂层113的主面(第1芯片主面3)的正遮盖部。第2端子电极122也可以具有包含从第2电极层102侧起依次积层的Ni层、Pd层及Au层的积层结构。
参考图1～图7，二极管芯片1(芯片本体2)包含被覆半导体芯片10的侧面13A～13D的侧面绝缘层131。侧面绝缘层131一起被覆侧面13A～13D。侧面绝缘层131形成芯片本体2的芯片侧面5A～5D。侧面绝缘层131提高半导体芯片10的绝缘性，同时保护半导体芯片10。
侧面绝缘层131沿着侧面13A～13D形成为膜状。侧面绝缘层131具有平坦的外表面。侧面绝缘层131的外表面相对于侧面13A～13D平行地延伸。侧面绝缘层131可被覆中间绝缘层91的一部分。侧面绝缘层131也可以进一步横穿中间绝缘层91而被覆最上绝缘层111的一部分。在该情况下，侧面绝缘层131可被覆钝化层112的一部分，也可以被覆树脂层113的一部分。
侧面绝缘层131使半导体芯片10的第2主面12露出。侧面绝缘层131与第2主面12相连。具体来说，侧面绝缘层131相对于第2主面12形成为同一面。更具体来说，侧面绝缘层131与第2主面12之间形成一个研削面或镜面。
侧面绝缘层131可以具有包含氧化硅层或氮化硅层的单层结构。侧面绝缘层131也可以具有包含按任意顺序积层的氧化硅层及氮化硅层的积层结构。在该实施方式中，侧面绝缘层131具有由氧化硅层构成的单层结构。
图9是图1的二极管芯片1的电路图。参考图9，二极管芯片1包含第1端子电极121、第2端子电极122及TVS电路63。TVS电路63包含串联连接着第1并联电路42及第2并联电路62的串联电路，且电连接于第1端子电极121及第2端子电极122。
第1并联电路42包含第1pin二极管D1及第1二极管对37。第1二极管对37包含第1反向pin二极管DR1及第1稳压二极管DZ1。第1pin二极管D1的阴极电连接于第1端子电极121。
第1二极管对37包含第1反向pin二极管DR1的阴极反向偏压连接于第1稳压二极管DZ1的阴极的反向串联电路。第1反向pin二极管DR1的阳极电连接于第1端子电极121。第1稳压二极管DZ1的阳极反向偏压连接于第1pin二极管D1的阳极。
第2并联电路62包含第2pin二极管D2及第2二极管对57。第2二极管对57包含第2反向pin二极管DR2及第2稳压二极管DZ2。第2pin二极管D2的阴极电连接于第2端子电极122。第2pin二极管D2的阳极反向偏压连接于第1pin二极管D1的阳极及第1稳压二极管DZ1的阳极。
第2二极管对57包含第2反向pin二极管DR2的阴极反向偏压连接于第2稳压二极管DZ2的阴极的反向串联电路。第2反向pin二极管DR2的阳极电连接于第2端子电极122。第2稳压二极管DZ2的阳极反向偏压连接于第1pin二极管D1的阳极、第1稳压二极管DZ1的阳极及第2pin二极管D2的阳极。
二极管芯片1是可使电流朝第1端子电极121及第2端子电极122这两个方向流动的双向器件。即，如果在第1端子电极121与第2端子电极122之间施加以第1端子电极121为正极的指定阈值电压以上的电压，则电流从第1端子电极121经由第1二极管对37及第2pin二极管D2流动到第2端子电极122。
另一方面，如果在第1端子电极121与第2端子电极122之间施加以第2端子电极122为正极的指定阈值电压以上的电压，则电流从第2端子电极122经由第2二极管对57及第1pin二极管D1流动到第1端子电极121。
通过提高第2pin结部51、第2pn结部55及第2反向pin结部58的布局相对于第1pin结部31、第1pn结部35及第1反向pin结部38的布局的对称性，能够提高作为双向器件的电特性。也就是说，电流从第1端子电极121朝向第2端子电极122流动时的电特性与电流从第2端子电极122朝向第1端子电极121流动时的电特性相等。
图10是表示图1的二极管芯片1的端子间电容CT的曲线图。纵轴表示端子间电容CT[pF]，横轴表示第1反向P层39的第1平面面积S1[μm2]。由于二极管芯片1为双向器件，所以可以说将横轴设为第2反向P层59的第2平面面积S2[μm2]时也同样。
图10中示出了表示二极管芯片1的端子间电容CT的电容特性L1。参考电容特性L1，端子间电容CT与第1平面面积S1的增加成比例地增加，与第1平面面积S1的减少成比例地减少。在第1平面面积S1位于1000μm2以上10000μm2以下的范围内的情况下，端子间电容CT为0.15pF以上0.35pF以下。
图11是表示图1的二极管芯片1的最大电流能力IPP的曲线图。纵轴表示最大电流能力IPP[A]，横轴表示第1反向P层39的第1平面面积S1[μm2]。由于二极管芯片1为双向器件，所以可以说将横轴设为第2反向P层59的第2平面面积S2[μm2]时也同样。
图11中示出了表示二极管芯片1的最大电流能力IPP的电流特性L2。参考电流特性L2，最大电流能力IPP与第1平面面积S1的增加成比例地增加，与第1平面面积S1的减少成比例地减少。在第1平面面积S1位于1000μm2以上10000μm2以下的范围内的情况下，最大电流能力IPP为2A以上5A以下。
图12是表示图1的二极管芯片1的箝位电压VCL的曲线图。纵轴表示箝位电压VCL[V]，横轴表示第1反向P层39的第1平面面积S1[μm2]。由于二极管芯片1为双向器件，所以可以说将横轴设为第2反向P层59的第2平面面积S2[μm2]时也同样。
图12中示出了表示二极管芯片1的箝位电压VCL的电压特性L3。参考电压特性L3，箝位电压VCL与第1平面面积S1的增加成比例地减少，与第1平面面积S1的减少成比例地增加。在第1平面面积S1位于1000μm2以上10000μm2以下的范围内的情况下，箝位电压VCL为23V以上27V以下。
参考图10～图12，已知端子间电容CT、最大电流能力IPP及箝位电压VCL具有取舍的关系。就二极管芯片1来说，可求出较低的端子间电容CT、较高的最大电流能力IPP及较低的箝位电压VCL。
通过减小第1反向pin结部38(第1反向P层39)的第1平面面积S1，可实现较低的端子间电容CT，但无法实现较高的最大电流能力IPP及较低的箝位电压VCL。另一方面，通过增大第1反向pin结部38(第1反向P层39)的第1平面面积S1，可实现较高的最大电流能力IPP及较低的箝位电压VCL，但无法实现较低的端子间电容CT。
因此，第1反向pin结部38(第1反向P层39)的第1平面面积S1必须根据应达成的端子间电容CT、最大电流能力IPP及箝位电压VCL而调整为适当的值。根据其它见解，由于通过调整第1反向pin结部38(第1反向P层39)的第1平面面积S1，能够调整端子间电容CT、最大电流能力IPP及箝位电压VCL，所以能够容易地提供具有各种电特性的二极管芯片1。
以上，根据二极管芯片1，半导体芯片10通过区域分离结构23被划分为第1装置区域21及第2装置区域22。由此，能够在第1装置区域21的表层部及内部适当地精细制作第1pin结部31、第1pn结部35及第1反向pin结部38。另外，能够在第2装置区域22的表层部及内部适当地精细制作第2pin结部51、第2pn结部55及第2反向pin结部58。由此，能够实现优异的电特性。
尤其是，根据二极管芯片1，区域分离结构23具有包含区域分离沟槽24的沟槽结构。由此，在第1装置区域21中能够利用区域分离结构23适当地抑制第1pin结部31、第1pn结部35及第1反向pin结部38的非所愿的扩散。另外，在第2装置区域22中能够利用区域分离结构23适当地抑制第2pin结部51、第2pn结部55及第2反向pin结部58的非所愿的扩散。由此，能够适当地提高电特性。
另外，二极管芯片1包含第1接合分离结构45，该第1接合分离结构45在第1装置区域21中将第1pin结部31与第1pn结部35及第1反向pin结部38划分开。由此，能够在第1装置区域21的表层部适当地精细制作第1pin结部31。
尤其是，第1接合分离结构45具有包含第1接合分离沟槽46的沟槽结构。由此，在第1装置区域21中能够利用第1接合分离结构45适当地抑制第1pin结部31的非所愿的扩散。
进而，第1接合分离沟槽46具有在第1装置区域21中位于第1pin结部31(第1P层34)与第1pn结部35(第1内部N层36)的交界两侧的双沟槽结构(双槽结构)。具体来说，第1接合分离沟槽46包含位于第1pin结部31与第1pn结部35的交界两侧的第1内侧沟槽46A及第1外侧沟槽46B。
根据这种结构，能够适当地抑制第1pin结部31及第1pn结部35(第1反向pin结部38)彼此之间的杂质的非所愿的扩散。由此，能够在第1装置区域21中适当地形成第1pin结部31、第1pn结部35及第1反向pin结部38。
另外，二极管芯片1包含第2接合分离结构65，该第2接合分离结构65在第2装置区域22中将第2pin结部51与第2pn结部55及第2反向pin结部58划分开。由此，能够在第2装置区域22的表层部适当地精细制作第2pin结部51。
尤其是，第2接合分离结构65具有包含第2接合分离沟槽66的沟槽结构。由此，能够在第2装置区域22中利用第2接合分离结构65适当地抑制第2pin结部51的非所愿的扩散。
进而，第2接合分离沟槽66具有在第2装置区域22中位于第2pin结部51(第2P层54)与第2pn结部55(第2内部N层56)的交界两侧的双沟槽结构(双槽结构)。具体来说，第2接合分离沟槽66包含位于第2pin结部51与第2pn结部55的交界两侧的第2内侧沟槽66A及第2外侧沟槽66B。
根据这种结构，能够适当地抑制第2pin结部51及第2pn结部55(第2反向pin结部58)彼此之间的杂质的非所愿的扩散。由此，能够在第2装置区域22中适当地形成第2pin结部51、第2pn结部55及第2反向pin结部58。
以下，参考图13及图14，对参考例的二极管芯片的击穿电压VB、及二极管芯片1的击穿电压VB进行说明。参考例的二极管芯片具有如下形态：不具有浓度保持层18，而是第1内部N层36与浓度下降层17之间形成pn结，并且第2内部N层56与浓度下降层17之间形成pn结。参考例的二极管芯片的其它结构与二极管芯片1相同。
图13是表示参考例的二极管芯片的击穿电压VB的曲线图。在图13中，纵轴表示击穿电压VB[V]，横轴表示浓度下降层17的厚度。参考例的二极管芯片的浓度下降层17不具有浓度保持层18，相应地较厚地形成。参考例的二极管芯片的浓度下降层17的厚度为10μm以上15μm以下。
参考图13，参考例的二极管芯片的击穿电压VB与浓度下降层17的厚度增加成比例地增加，与浓度下降层17的厚度减少成比例地减少。10μm以上15μm以下的厚度范围内的浓度下降层17的每0.1μm的击穿电压VB的变化量(绝对值)为0.8V以上1V以下。
在将浓度下降层17的目标厚度设定为12μm的情况下，目标击穿电压VB成为20V。在该情况下，如果相对于浓度下降层17的目标厚度而实际厚度产生-5％的量的误差，则实际击穿电压VB变为15V，从目标击穿电压VB减少25％的量。
另一方面，如果相对于浓度下降层17的目标厚度而实际厚度产生+5％的量的误差，则实际击穿电压VB变为25V，从目标击穿电压VB增加25％的量。也就是说，根据浓度下降层17，如果相对于目标厚度而实际厚度产生±5％的误差，则目标击穿电压VB会产生±25％的偏差。
击穿电压VB取决于第1pn结部35(第2pn结部55)的pn结浓度。在浓度下降层17的厚度产生偏差的情况下，第1pn结部35(第2pn结部55)的形成位置偏移，结果为pn结浓度变动。尤其是，在第1半导体层14不具有浓度保持层18的情况下，第1内部N层36(第2内部N层56)与浓度下降层17之间的pn浓度变化变得急剧(参考图8)。因此，在浓度下降层17的厚度产生偏差的情况下，pn结浓度的偏差变大，结果为击穿电压VB所产生的偏差变大。
图14是表示图1的二极管芯片1的击穿电压VB的曲线图。在图13中纵轴表示击穿电压VB[V]，横轴表示浓度保持层18的厚度。图14中示出了使浓度保持层18的厚度从2μm变化到7μm的情况下的击穿电压VB。
参考图14，二极管芯片1的击穿电压VB与浓度保持层18的厚度增加成比例地增加，与浓度保持层18的厚度减少成比例地减少。2μm以上7μm以下的厚度范围内的浓度保持层18的每0.1μm的击穿电压VB的变化量(绝对值)为0.1V以上0.3V以下。
具体来说，击穿电压VB的变化量(绝对值)关于浓度保持层18的厚度在2μm以上5μm以下的第1范围、及超过5μm且为7μm以下的第2范围内不同。第1范围内的浓度保持层18的每0.1μm的击穿电压VB的变化量(绝对值)为0.1V以上0.2V以下。另一方面，第2范围内的浓度保持层18的每0.1μm的击穿电压VB的变化量(绝对值)为0.3V以上0.4V以下。
如果较厚地形成浓度保持层18，则与参考例的二极管芯片的浓度下降层17的情况同样地，由浓度保持层18的厚度误差所引起的pn结浓度的偏差变大，结果为击穿电压VB所产生的偏差变大。因此，浓度保持层18的厚度优选为5μm以下。
在将浓度保持层18的目标厚度设定为4μm的情况下，目标击穿电压VB变为20V。在该情况下，如果相对于浓度保持层18的目标厚度而实际厚度产生-5％的量的误差，则实际击穿电压VB变为19.6V，从目标击穿电压VB减少2％的量。
另一方面，如果相对于浓度保持层18的目标厚度而实际厚度产生+5％的量的误差，则实际击穿电压VB变为20.4V，从目标击穿电压VB增加2％的量。也就是说，根据5μm以下的浓度保持层18，即使相对于目标厚度而实际厚度产生±5％的误差，也能将目标击穿电压VB的偏差抑制在±2％以内。
如上所述，根据二极管芯片1，第1半导体层14包含浓度下降层17及浓度保持层18，第1pn结部35的第1内部N层36与第1半导体层14的浓度保持层18之间形成pn结。
在第1半导体层14不具有浓度保持层18的情况下，第1内部N层36与浓度下降层17之间形成pn结。在该情况下，第1pn结部35中的pn浓度变化变得急剧，所以实际耐压(具体来说是击穿电压VB)有可能以该第1pn结部35为起点从目标耐压发生变动。这种问题会因为浓度下降层17的厚度偏差(例如±5％左右)而变得明显。
因此，在二极管芯片1中，在浓度下降层17之上形成浓度保持层18，使第1pn结部35中的pn浓度变化变得缓慢(参考图8)。由此，能够抑制耐压(具体来说是击穿电压VB)以第1pn结部35为起点的变动。
另外，即使浓度下降层17的厚度产生偏差，也因形成有指定厚度的浓度保持层18而能够适当地抑制由浓度下降层17的厚度偏差引起的耐压变动。另外，即使浓度保持层18的厚度产生偏差，也因pn浓度变化缓慢而能够适当地抑制由浓度保持层18的厚度偏差引起的耐压变动。
另外，根据二极管芯片1，第1半导体层14包含浓度下降层17及浓度保持层18，第2pn结部55的第2内部N层56与浓度保持层18之间形成pn结。
在第1半导体层14不具有浓度保持层18的情况下，第2内部N层56与浓度下降层17之间形成pn结。在该情况下，第2pn结部55中的pn浓度变化变得急剧，所以实际耐压(具体来说是击穿电压VB)有可能以该第2pn结部55为起点从目标耐压发生变动。这种问题会因为浓度下降层17的厚度偏差(例如±5％左右)而变得明显。
因此，在二极管芯片1中，在浓度下降层17之上形成浓度保持层18，使第2pn结部55中的pn浓度变化变得缓慢。由此，能够抑制耐压(具体来说是击穿电压VB)以第2pn结部55为起点的变动。
另外，即使浓度下降层17的厚度产生偏差，也因形成有指定厚度的浓度保持层18而能够适当地抑制由浓度下降层17的厚度偏差引起的耐压变动。另外，即使浓度保持层18的厚度产生偏差，也因pn浓度变化缓慢而能够适当地抑制由浓度保持层18的厚度偏差引起的耐压变动。
图15A～图15Y是用来说明图1的二极管芯片1所应用的制造方法的一例的剖视图。
首先，参考图15A，准备成为半导体芯片10(具体来说是高浓度层16)的基底的p++型的硅制的半导体晶圆401。半导体晶圆401的p型杂质也可以为硼。
接下来，参考图15B，通过外延生长法从半导体晶圆401的主面使硅结晶生长。在该步骤中，p型杂质扩散到从半导体晶圆401结晶生长中途的硅中。由此，成为浓度下降层17的基底的p+型的第1外延层402形成在半导体晶圆401之上。
接下来，参考图15C，p型杂质(例如硼)被导入到第1外延层402的表层部。p型杂质也可以通过离子注入法而被导入到第1外延层402的表层部。由此，能提高第1外延层402的表层部的p型杂质浓度。
接下来，参考图15D，通过外延生长法从第1外延层402使硅结晶生长。由此，成为浓度保持层18的基底的p型的第2外延层403形成在第1外延层402之上。第2外延层403的导电型可以为n型，也可以为p型。
接下来，设定分别对应于二极管芯片1的多个芯片区域404、及划分多个芯片区域404的切断预定区域405。在图15D中，图示出了1个芯片区域404(以下，相同)。多个芯片区域404沿着第1方向X及第2方向Y隔开间隔地设定为矩阵状。切断预定区域405被设定为沿着第1方向X及第2方向Y延伸的晶格状，划分出多个芯片区域404。
接下来，将n型杂质(例如砷及/或磷)选择性地导入到各芯片区域404的第2外延层403的表层部中的应形成第1pn结部35的第1内部N层36(第1反向pin结部38的第1反向N层41)、及第2pn结部55的第2内部N层56(第2反向pin结部58的第2反向N层61)的区域中。n型杂质可以通过介隔离子注入掩模(未图示)的离子注入法而被导入到第2外延层403的表层部。
另外，将p型杂质(例如硼)选择性地导入到各芯片区域404的第2外延层403的表层部中的应形成第1pin结部31的第1P层34及第2pin结部51的第2P层54的区域中。另外，将p型杂质选择性地导入到各芯片区域404的第2外延层403的表层部中的应形成外侧杂质层80的下侧区域82的区域中。用于外侧杂质层80的p型杂质以横跨切断预定区域405的方式被导入到各芯片区域404的周缘部。p型杂质也可以通过介隔离子注入掩模(未图示)的离子注入法被导入到第2外延层403的表层部。
接下来，参考图15E，被导入到第1外延层402的表层部的p型杂质、以及被导入到第2外延层403的表层部的p型杂质及n型杂质通过再分布(drive-in)处理法而扩散。由此，被导入到第1外延层402的表层部的p型杂质在第2外延层403内扩散，形成浓度保持层18。
被导入到第2外延层403的表层部的p型杂质及n型杂质成为第1P层34、第1内部N层36(第1反向N层41)、第2P层54、第2内部N层56(第2反向N层61)及下侧区域82的基底。半导体晶圆401、第1外延层402及第2外延层403成为第1半导体层14的基底。浓度保持层18也可以通过代替离子注入法及杂质扩散法，利用伴有p型杂质导入的外延生长法直接形成浓度相对较高的第2外延层403而获得。
接下来，参考图15F，通过伴有n型杂质导入的外延生长法，能从第2外延层403使硅结晶生长。在该步骤中，p型杂质及n型杂质从第2外延层403扩散到结晶生长中途的硅中。由此，成为第2半导体层15的基底的第3外延层406形成在第2外延层403之上。
另外，第1内部N层36(第1反向N层41)、第2内部N层56(第2反向N层61)、第1P层34、第2P层54及下侧区域82形成在第2外延层403与第3外延层406的交界部。另外，第1pn结部35及第2pn结部55形成在第2外延层403与第3外延层406的交界部。
经过图15A～图15F的步骤，形成包含半导体晶圆401、第1外延层402、第2外延层403及第3外延层406的半导体晶圆结构407。半导体晶圆结构407具有一侧的第1晶圆主面408及另一侧的第2晶圆主面409。第1晶圆主面408及第2晶圆主面409分别对应于半导体芯片10的第1主面11及第2主面12。
接下来，参考图15G，具有指定图案的离子注入掩模410形成在第1晶圆主面408之上。离子注入掩模410使各芯片区域404及切断预定区域405中的应形成外侧杂质层80的上侧区域81的区域露出，且被覆除了这些以外的区域。
接下来，p型杂质(例如硼)经由离子注入掩模410被导入到第1晶圆主面408(第3外延层406)的表层部。由此，外侧杂质层80的上侧区域81在各芯片区域404及切断预定区域405中形成在第1晶圆主面408的表层部。
接下来，参考图15H，具有指定图案的硬质掩模411形成在第1晶圆主面408之上。硬质掩模411使各芯片区域404中的应形成多个沟槽412的区域露出，且被覆除了这些以外的区域。多个沟槽412包含区域分离沟槽24、第1接合分离沟槽46、第2接合分离沟槽66及遮蔽沟槽74。
硬质掩模411可以通过CVD(Chemical Vapor Deposition，化学气相沉积)法或氧化处理法(例如热氧化处理法)而形成。对于硬质掩模411的图案化也可以通过介隔蚀刻掩模的蚀刻法而进行。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。
接下来，通过介隔硬质掩模411的蚀刻法，第1晶圆主面408的多余部分被去除。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。蚀刻法优选为作为干式蚀刻法的一例的RIE(Reactive Ion Etching，反应性离子蚀刻)法。由此，在第1晶圆主面408形成多个沟槽412。然后，去除硬质掩模411。
接下来，参考图15I，第1基底绝缘层413形成在第1晶圆主面408之上。第1基底绝缘层413成为区域分离绝缘层25、第1接合分离绝缘层47、第2接合分离绝缘层67、遮蔽绝缘层75的基底。
第1基底绝缘层413沿着第1晶圆主面408及多个沟槽412的内壁形成为膜状。第1基底绝缘层413可以通过CVD法或氧化处理法(例如热氧化处理法)形成。在该实施方式中，第1基底绝缘层413通过热氧化处理法形成。
接下来，多晶硅层414形成在第1基底绝缘层413之上。多晶硅层414成为区域分离结构23的多晶硅26、第1接合分离结构45的多晶硅48、第2接合分离结构65的多晶硅68及遮蔽结构71的多晶硅76的基底。多晶硅层414隔着第1基底绝缘层413填埋多个沟槽412，且被覆第1晶圆主面408。多晶硅层414可以通过CVD法形成。
接下来，参考图15J，多晶硅层414的多余的部分通过蚀刻法被去除。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。去除多晶硅层414直至第1基底绝缘层413露出。
接下来，利用蚀刻法去除第1基底绝缘层413的多余的部分。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。去除第1基底绝缘层413直至第1晶圆主面408露出。第1基底绝缘层413中的被覆第1晶圆主面408的部分可作为中间绝缘层91的一部分残存。由此，区域分离结构23、第1接合分离结构45、第2接合分离结构65及遮蔽结构71形成在各芯片区域404中。
接下来，参考图15K，具有指定图案的离子注入掩模415形成在第1晶圆主面408之上。离子注入掩模415使各芯片区域404中的应形成第1pin结部31的第1N层32及第2pin结部51的第2N层52的区域露出，且被覆除了这些以外的区域。
接下来，n型杂质(例如磷)经由离子注入掩模415被导入到第1晶圆主面408(第3外延层406)的表层部。由此，第1N层32及第2N层52在各芯片区域404中形成在第1晶圆主面408的表层部。另外，包含第1N层32、第1I层33及第1P层34的第1pin结部31、以及包含第2N层52、第2I层53及第2P层54的第2pin结部51在各芯片区域404中形成在第1晶圆主面408(第3外延层406)的表层部。然后，去除离子注入掩模415。
接下来，参考图15L，具有指定图案的离子注入掩模416形成在第1晶圆主面408之上。离子注入掩模416使各芯片区域404中的应形成第1反向pin结部38的第1反向P层39及第2反向pin结部58的第2反向P层59的区域露出，且被覆除了这些以外的区域。
接下来，p型杂质(例如硼)经由离子注入掩模416被导入到第1晶圆主面408(第3外延层406)的表层部。由此，第1反向P层39及第2反向P层59在各芯片区域404中形成在第1晶圆主面408的表层部。另外，包含第1反向P层39、第1反向I层40及第1反向N层41的第1反向pin结部38、以及包含第2反向P层59、第2反向I层60及第2反向N层61的第2反向pin结部58在各芯片区域404中形成在第1晶圆主面408(第3外延层406)的表层部。然后，去除离子注入掩模416。图15L的步骤也可以在图15K的步骤之前实施。
接下来，参考图15M，成为中间绝缘层91的基底的第2基底绝缘层417形成在第1晶圆主面408之上。在该实施方式中，第2基底绝缘层417具有包含从第1晶圆主面408侧起依次积层的第1氧化硅层、氮化硅层及第2氧化硅层的ONO积层结构。第1氧化硅层可一通过CVD法或氧化处理法(例如热氧化处理法)形成。氮化硅层及第2氧化硅层可以分别通过CVD法形成。
接下来，参考图15N，具有指定图案的抗蚀剂掩模418形成在第2基底绝缘层417之上。抗蚀剂掩模418使各芯片区域404的第2基底绝缘层417中的应形成第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95的区域露出，且被覆除了这些以外的区域。
接下来，通过介隔抗蚀剂掩模418的蚀刻法，去除第2基底绝缘层417的多余的部分。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。由此，第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95形成在各芯片区域404的第2基底绝缘层417上。然后，去除抗蚀剂掩模418。
接下来，参考图15O，成为第1电极层101及第2电极层102的基底的基底电极层419形成在第2基底绝缘层417之上。基底电极层419可以包含纯Cu层(纯度为99％以上的Cu层)、纯Al层(纯度为99％以上的Al层)、AlSi合金层、AlCu合金层及AlSiCu合金层中的至少1个。基底电极层419可以通过溅镀法及/或蒸镀法形成。
接下来，参考图15P，具有指定图案的抗蚀剂掩模420形成在基底电极层419之上。抗蚀剂掩模420被覆各芯片区域404的基底电极层419中的应形成第1电极层101及第2电极层102的区域，且使除了这些以外的区域。
接下来，通过介隔抗蚀剂掩模420的蚀刻法，去除基底电极层419的多余的部分。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。由此，在各芯片区域404中形成第1电极层101及第2电极层102。然后，去除抗蚀剂掩模420。
接下来，参考图15Q，钝化层112形成在第2基底绝缘层417之上。钝化层112在第2基底绝缘层417之上被覆第1电极层101及第2电极层102。在该实施方式中，钝化层112包含氮化硅。钝化层112可以通过CVD法形成。
接下来，参考图15R，树脂层113形成在钝化层112之上。树脂层113是通过将感光性树脂(在该实施方式中为聚酰亚胺)涂布在钝化层112之上而形成。由此，形成包含钝化层112及树脂层113的最上绝缘层111。
接下来，参考图15S，树脂层113以与第1焊垫开口114、第2焊垫开口115及切断预定区域405对应的图案被曝光后，进行显影。由此，具有与第1焊垫开口114、第2焊垫开口115及切断预定区域405对应的图案的多个开口421形成在树脂层113上。
接下来，参考图15T，钝化层112中的从树脂层113的开口421露出的部分通过将树脂层113用作掩模的蚀刻法被去除。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。由此，第1焊垫开口114、第2焊垫开口115及切割道(dicing street)422形成在最上绝缘层111上。切割道422形成为沿着切断预定区域405的晶格状。
接下来，参考图15U，第2基底绝缘层417中的从切割道422露出的部分通过蚀刻法被去除。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。由此，第2基底绝缘层417中的被覆各芯片区域404的部分被分割为中间绝缘层91。
接下来，第1晶圆主面408中的从切割道422露出的部分通过蚀刻法进一步被去除。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。蚀刻法优选为作为干式蚀刻法的一例的RIE法。蚀刻法更优选为波希法(Bosch process)。由此，划分出多个芯片区域404的切割沟423形成在第1晶圆主面408。
切割沟423贯通第3外延层406、第2外延层403及第1外延层402且到达至半导体晶圆401(具体来说是高浓度层16)的厚度方向中途部。由此，第1外延层402成为浓度下降层17，第2外延层403成为浓度保持层18，第3外延层406成为第2半导体层15。
接下来，参考图15V，成为侧面绝缘层131的基底的第3基底绝缘层424形成在第1晶圆主面408之上。第3基底绝缘层424沿着切割沟423的内壁形成为膜状，且一起被覆第1晶圆主面408侧的结构物。在该实施方式中，第3基底绝缘层424包含氧化硅。第3基底绝缘层424可以通过CVD法形成。
接下来，参考图15W，第3基底绝缘层424的多余的部分通过蚀刻法被去除。蚀刻法可以为湿式蚀刻法及/或干式蚀刻法。蚀刻法优选为作为干式蚀刻法的一例的RIE法。由此，第3基底绝缘层424中的除被覆切割沟423的侧面的部分以外的部分被去除。
接下来，参考图15X，第1端子电极121及第2端子电极122形成在各芯片区域404。在该实施方式中，第1端子电极121及第2端子电极122具有包含从第1晶圆主面408侧起依次积层的Ni层、Pd层及Au层的积层结构。Ni层、Pd层及Au层可以通过电镀法及/或无电解镀覆法分别形成。
接下来，参考图15Y，第2晶圆主面409被研削至与切割沟423连通。由此，半导体晶圆结构407成为半导体芯片10，从1片半导体晶圆结构407切割出多个二极管芯片1。第2晶圆主面409的研削步骤可在第2晶圆主面409与切割沟423连通之后也继续进行。也就是说，第2晶圆主面409的研削步骤也可以包含半导体芯片10(高浓度层16)的薄膜化步骤。经过包含以上的步骤，制造二极管芯片1。
图16是图6的对应图，且为本发明的第2实施方式的二极管芯片191的俯视图。
在所述第1实施方式中，第1二极管对37与第1pin结部31之间形成第1并联电路42，第2二极管对57与第2pin结部51之间形成第2并联电路62。
与此相对，在二极管芯片191中，第2pin结部51与第1二极管对37之间形成第1并联电路192，第2二极管对57与第1pin结部31之间形成第2并联电路193。以下，对与针对二极管芯片1等所叙述的结构对应的结构，标注相同的参考符号而省略说明。
参考图16，二极管芯片191在第1装置区域21中包含1个第1pin结部31、1个第1pn结部35、及1个第1反向pin结部38。在该实施方式中，第1pin结部31以与第1实施方式的情况相同的布局形成。第1pin结部31的布局任意。
第1反向pin结部38俯视下与第1pin结部31隔开且形成在第1装置区域21的表层部的另一侧(第2侧面13B侧)区域中。第1反向pin结部38当设定有在第2方向Y上横穿第1主面11的中央部的中央线时，从该中央线向第3侧面13C侧偏移地形成。
第1反向pin结部38可在第2方向Y上与第1pin结部31对向，也可以在第2方向Y上不与第1pin结部31对向。第1反向pin结部38与第1pn结部35之间形成第1二极管对37。
二极管芯片191在第2装置区域22中包含1个第2pin结部51、1个第2pn结部55、及1个第2反向pin结部58。在该实施方式中，第2pin结部51以与第1实施方式的情况相同的布局形成。
在该实施方式中，第2pin结部51经由半导体芯片10(第1半导体层14)与第1二极管对37之间形成第1并联电路192。第2pin结部51的布局任意，但优选以与第1pin结部31线对称及/或点对称的布局形成。
第2反向pin结部58俯视下与第2pin结部51隔开且形成在第2装置区域22的表层部的一侧(第1侧面13A侧)区域中。第2反向pin结部58当设定有在第2方向Y上横穿第1主面11的中央部的中央线时，从该中央线向第4侧面13D侧偏移地形成。
第2反向pin结部58在第2方向Y上不与第1反向pin结部38对向。第2反向pin结部58也可以在第2方向Y上与第2pin结部51对向，还可在第2方向Y上不与第2pin结部51对向。第2反向pin结部58优选以相对于第1主面11的中央部与第1反向pin结部38点对称的布局形成。
第2反向pin结部58与第2pn结部55之间形成第2二极管对57。在该实施方式中，第2二极管对57经由半导体芯片10(第1半导体层14)与第1pin结部31之间形成第2并联电路193。第2并联电路193与第1并联电路192之间形成TVS电路194。
第1电极层101在第1装置区域21中贯通中间绝缘层91且连接于第1pin结部31，并且在第2装置区域22中贯通中间绝缘层91且电连接于第2二极管对57。
具体来说，第1电极层101包含第1焊垫部101A及第1配线部101B。第1焊垫部101A俯视下与第1反向pin结部38隔开且形成在第1装置区域21的一侧(第1侧面13A侧)区域中。第1焊垫部101A俯视下形成在与第1pin结部31重叠且不与第1反向pin结部38重叠的区域中。
第1焊垫部101A从中间绝缘层91之上进入至第1pin开口92。第1焊垫部101A在第1pin开口92内电连接于第1pin结部31。第1焊垫部101A与第1pin结部31(具体来说是第1N层32)之间形成欧姆接触。
第1配线部101B从第1焊垫部101A横穿第1装置区域21与第2装置区域22的交界朝向第2反向pin结部58呈带状地被引出。第1配线部101B的第1方向X的宽度小于第1焊垫部101A的第1方向X的宽度。第1配线部101B的第1方向X的宽度任意。
第1配线部101B从中间绝缘层91之上进入至第2反向pin开口95。第1配线部101B在第2反向pin开口95内电连接于第2反向pin结部58。第1配线部101B与第2反向pin结部58(具体来说是第2反向P层59)之间形成欧姆接触。
以此方式，第1电极层101在第1装置区域21中连接于第1pin结部31，在第2装置区域22中电连接于第2二极管对57。也就是说，第1电极层101使第1pin结部31与第2二极管对57并联连接。
第2电极层102在第2装置区域22中贯通中间绝缘层91且连接于第2pin结部51，并且在第1装置区域21中贯通中间绝缘层91且电连接于第1二极管对37。
具体来说，第2电极层102包含第2焊垫部102A及第2配线部102B。第2焊垫部102A俯视下与第2反向pin结部58隔开且形成在第2装置区域22的另一侧(第2侧面13B侧)区域中。第2焊垫部102A俯视下形成在与第2pin结部51重叠且不与第2反向pin结部58重叠的区域中。
第2焊垫部102A从中间绝缘层91之上进入至第2pin开口94。第2焊垫部102A在第2pin开口94内电连接于第2pin结部51。第2焊垫部102A与第2pin结部51(具体来说是第2N层52)之间形成欧姆接触。
第2配线部102B从第2焊垫部102A横穿第1装置区域21与第2装置区域22的交界朝向第1反向pin结部38呈带状地被引出。第2配线部102B与第1配线部101B在第1方向X上隔开间隔地形成，并且相对于第1配线部101B平行地延伸。
第2配线部102B的第1方向X的宽度小于第2焊垫部102A的第1方向X的宽度。第2配线部102B的第1方向X的宽度任意。第2配线部102B的第1方向X的宽度优选与第1配线部101B的第1方向X的宽度相等。
第2配线部102B从中间绝缘层91之上进入至第1反向pin开口93。第2配线部102B在第1反向pin开口93内电连接于第1反向pin结部38。第2配线部102B与第1反向pin结部38(具体来说是第1反向P层39)之间形成欧姆接触。
以此方式，第2电极层102在第2装置区域22中连接于第2pin结部51，在第1装置区域21中电连接于第1二极管对37。也就是说，第2电极层102使第2pin结部51与第1二极管对37并联连接。
图17是图16的二极管芯片191的电路图。参考图16，二极管芯片191包含第1端子电极121、第2端子电极122及TVS电路194。TVS电路194包含串联连接着第1并联电路192及第2并联电路193的串联电路，且电连接于第1端子电极121及第2端子电极122。
第1并联电路192包含第2pin二极管D2及第1二极管对37。第1二极管对37包含第1反向pin二极管DR1及第1稳压二极管DZ1。第2pin二极管D2的阴极电连接于第2端子电极122。
第1二极管对37包含第1反向pin二极管DR1的阴极反向偏压连接于第1稳压二极管DZ1的阴极的反向串联电路。第1反向pin二极管DR1的阳极电连接于第2端子电极122。第1稳压二极管DZ1的阳极反向偏压连接于第2pin二极管D2的阳极。
第2并联电路193包含第1pin二极管D1及第2二极管对57。第2二极管对57包含第2反向pin二极管DR2及第2稳压二极管DZ2。第1pin二极管D1的阴极电连接于第1端子电极121。第1pin二极管D1的阳极反向偏压连接于第2pin二极管D2及第1稳压二极管DZ1的阳极。
第2二极管对57包含第2反向pin二极管DR2的阴极反向偏压连接于第2稳压二极管DZ2的阴极的反向串联电路。第2反向pin二极管DR2的阳极电连接于第1端子电极121。第2稳压二极管DZ2的阳极反向偏压连接于第1pin二极管D1的阳极、第1稳压二极管DZ1的阳极及第2pin二极管D2的阳极。
二极管芯片191是可使电流朝第1端子电极121及第2端子电极122这两个方向流动的双向器件。即，如果在第1端子电极121与第2端子电极122之间施加以第1端子电极121为正极的指定阈值电压以上的电压，则电流从第1端子电极121经由第2二极管对57及第2pin二极管D2流动到第2端子电极122。
另一方面，如果在第1端子电极121与第2端子电极122之间施加以第2端子电极122为正极的指定阈值电压以上的电压，则电流从第2端子电极122经由第1二极管对37及第1pin二极管D1流动到第1端子电极121。
通过提高第2pin结部51、第2pn结部55及第2反向pin结部58的布局相对于第1pin结部31、第1pn结部35及第1反向pin结部38的布局的对称性，能够提高作为双向器件的电特性。也就是说，电流从第1端子电极121朝向第2端子电极122流动时的电特性与电流从第2端子电极122朝向第1端子电极121流动时的电特性相等。
以上，利用二极管芯片191也能发挥与针对二极管芯片1所叙述的效果同样的效果。另外，根据二极管芯片191，就电连接形态的观点来说也能提高电特性。
即，在二极管芯片1的情况下，从第1二极管对37流入到半导体芯片10(第1半导体层14)的电流横穿第1装置区域21与第2装置区域22的交界流入到第2pin结部51。同样地，从第2二极管对57流入到半导体芯片10(第1半导体层14)的电流横穿第1装置区域21与第2装置区域22的交界流入到第1pin结部31。因此，二极管芯片1具有容易受半导体芯片10(第1半导体层14)的电阻成分影响的结构。
因此，在二极管芯片191中，采用第2pin结部51与第1二极管对37之间形成第1并联电路192，第2二极管对57与第1pin结部31之间形成第2并联电路193的结构。在二极管芯片191中，第1电极层101电连接于第1pin结部31及第2二极管对57，第2电极层102电连接于第1二极管对37及第2pin结部51。
根据这种结构，在第1装置区域21中能够经由第1二极管对37使电流流入到第1pin结部31。另外，在第2装置区域22中能够经由第2二极管对57使电流流入到第2pin结部51。由此，能够缩短电流路径，所以能够减少半导体芯片10(第1半导体层14)的电阻成分所产生的影响。结果为，能够根据电阻成分的减少量，而使最大电流能力IPP增大，使箝位电压VCL降低。
本发明的实施方式还可以其它实施方式实施。
在所述各实施方式中，也可以将第1pin结部31及第1反向pin结部38的配置调换，将第2pin结部51及第2反向pin结部58的配置调换。
在所述各实施方式中，也可以形成多个第1pin结部31及多个第2pin结部51。多个第2pin结部51优选以相对于多个第1pin结部31的布局线对称及/或点对称的布局形成。
在所述各实施方式中，也可以形成多个第1反向pin结部38及多个第2反向pin结部58。在该情况下，多个第1反向pin结部38相互并联连接，且与1个第1pn结部35之间形成1个第1二极管对37。同样地，多个第2反向pin结部58相互并联连接，且与1个第2pn结部55之间形成1个第2二极管对57。多个第2反向pin结部58优选以相对于多个第1反向pin结部38的布局线对称及/或点对称的布局形成。
在所述各实施方式中，也可以采用各半导体部分的导电型反转的结构。也就是说，也可以使p型的部分形成为n型，n型的部分形成为p型。在该情况下，第1pin二极管D1、第1稳压二极管DZ1、第1反向pin二极管DR1、第2pin二极管D2、第2稳压二极管DZ2、第2反向pin二极管DR2的极性方向分别变为反方向。
在所述各实施方式中，也可以采用不具有遮蔽结构71的结构。另外，在所述各实施方式中，也可以采用不具有外侧杂质层80的结构。另外，在所述各实施方式中，也可以采用不具有侧面绝缘层131的结构。在该情况下，半导体芯片10的侧面13A～侧面13D分别形成芯片本体2的芯片侧面5A～5D的一部分。
将从本说明书及附图抽出的特征性示例示于以下。
[A1]～[A19]的目的在于提供一种能够实现优异的电特性的半导体装置。
[A1]一种半导体装置，包含：第1导电型的第1半导体层，包含第1导电型的高浓度层、形成在所述高浓度层之上且具有从所述高浓度层起第1导电型杂质浓度下降的浓度梯度的第1导电型的浓度下降层、及形成在所述浓度下降层之上且通过保持指定的第1导电型杂质浓度而抑制所述浓度下降层的浓度下降的第1导电型的浓度保持层；第2导电型的第2半导体层，形成在所述浓度保持层之上；以及第2导电型的内部半导体层，形成在所述浓度保持层与所述第2半导体层之间的交界，具有超过所述第2半导体层的第2导电型杂质浓度的第2导电型杂质浓度，与所述浓度保持层之间形成pn结。
半导体装置的耐压取决于pn结的pn结浓度。在第1半导体层不具有浓度保持层的情况下，内部半导体层与浓度下降层之间形成pn结。在该情况下，pn结中的pn浓度变化变得急剧，所以实际耐压有可能以pn结为起点从目标耐压发生变动。这种问题会因为浓度下降层的厚度偏差而变得变得明显。
因此，在该半导体装置中，在浓度下降层之上形成浓度保持层，而使其与内部半导体层之间的pn结的pn浓度变化变得缓慢。根据这种结构，即使浓度保持层的厚度产生偏差，也因pn浓度变化缓慢，而能够适当地抑制由浓度保持层的厚度偏差引起的耐压变动。由此，能够抑制以pn结为起点的耐压变动。由此，可提供一种能够实现优异的电特性的半导体装置。
[A2]如A1所记载的半导体装置，其中所述浓度保持层介隔浓度梯度的斜率停止的浓度转变层而形成在所述浓度下降层之上。
[A3]如A1或A2所记载的半导体装置，其中所述浓度保持层具有超过所述浓度下降层的第1导电型杂质浓度的最小值的第1导电型杂质浓度。
[A4]如A1至A3中任一项所记载的半导体装置，其中所述浓度保持层具有第1导电型杂质浓度递增的浓度梯度。
[A5]如A1至A4中任一项所记载的半导体装置，其中所述高浓度层具有1×1019cm-3以上1×1021cm-3以下的第1导电型杂质浓度。
[A6]如A1至A5中任一项所记载的半导体装置，其中所述浓度下降层在1×1015cm-3以上1×1017cm-3以下的范围中具有第1导电型杂质浓度的最小值。
[A7]如A1至A6中任一项所记载的半导体装置，其中所述浓度保持层具有5×1015cm-3以下5×1017cm-3以下的第1导电型杂质浓度。
[A8]如A1至A7中任一项所记载的半导体装置，其中所述浓度保持层具有1μm以上8μm以下的厚度。
[A9]如A1至A8中任一项所记载的半导体装置，其中所述浓度保持层具有5μm以下的厚度。
[A10]如A1至A9中任一项所记载的半导体装置，其中所述高浓度层包含半导体衬底。
[A11]如A1至A10中任一项所记载的半导体装置，其中所述浓度下降层包含外延层。
[A12]如A1至A11中任一项所记载的半导体装置，其中所述浓度保持层包含外延层。
[A13]如A1至A12中任一项所记载的半导体装置，其中所述第2半导体层包含外延层。
[A14]如A1至A13中任一项所记载的半导体装置，其还包含第2导电型的上侧半导体层，所述第2导电型的上侧半导体层具有超过所述第2半导体层的第2导电型杂质浓度的第1导电型杂质浓度，且以隔着所述第2半导体层的一部分与所述内部半导体层对向的方式形成在所述第2半导体层的表层部。
[A15]如A14所记载的半导体装置，其中所述上侧半导体层与所述第2半导体层及所述内部半导体层之间形成pin结，且反向连接于所述pn结。
[A16]如A1至A15中任一项所记载的半导体装置，其中所述pn结形成稳压二极管。
[A17]如A1至A16中任一项所记载的半导体装置，其包含芯片尺寸封装。
[A18]如A1至A17中任一项所记载的半导体装置，其包含二极管芯片。
[A19]如A1至A18中任一项所记载的半导体装置，其包含ESD保护芯片。
对本发明的实施方式详细地进行了说明，但这些不过是用来使本发明的技术性内容变得明确的具体例，本发明不应受这些具体例限定地进行解释，本发明的范围只由随附的权利要求书限定。
[符号的说明]
1 二极管芯片
10 半导体芯片
21 第1装置区域
22 第2装置区域
23 区域分离结构
24 区域分离沟槽
25 区域分离绝缘体
26 多晶硅
31 第1pin结部
35 第1pn结部
37 第1二极管对
38 第1反向pin结部
45 第1接合分离结构
46 第1接合分离沟槽
47 第1接合分离绝缘层
48 第1多晶硅
51 第2pin结部
55 第2pn结部
57 第2二极管对
58 第2反向pin结部
65 第2接合分离结构
66 第2接合分离沟槽
67 第2接合分离绝缘层
68 第2多晶硅
91 中间绝缘层
101 第1电极层
102 第2电极层
111 最上绝缘层
121 第1端子电极
122 第2端子电极
191 二极管芯片
DZ1 第1稳压二极管
DZ2 第2稳压二极管

Claims (22)

1.一种二极管芯片，包含：
半导体芯片，具有主面；
pin结部，在第1极性方向上形成在所述主面的表层部，且具备第1P层、位于所述第1P层上方的第1I层、以及位于所述第1I层上方并露出于所述表层部的第1N层；
整流器对，包含与所述pin结部隔开且在第1极性方向上形成在所述半导体芯片内部的pn结部、及以反向连接于所述pn结部的方式在第2极性方向上形成在所述主面的所述表层部的反向pin结部；以及
接合分离槽，以将所述pin结部与所述整流器对划分开的方式形成在所述主面以及所述pin结部与所述整流器对之间，
所述反向pin结部具备第2N层、位于所述第2N层上方的第2I层、以及位于所述第2I层上方并露出于所述表层部的第2P层，并且所述pn结部和所述反向pin结部共享所述第2N层。
2.根据权利要求1所述的二极管芯片，其中所述第1极性方向为正向电流在所述半导体芯片的厚度方向上流动的方向，
所述第2极性方向为与所述第1极性方向反方向的正向电流在所述半导体芯片的厚度方向上流动的方向。
3.根据权利要求1所述的二极管芯片，其中所述接合分离槽俯视下形成为包围所述pin结部的环状。
4.根据权利要求1所述的二极管芯片，其中所述接合分离槽具有双槽结构，即包含俯视下包围所述pin结部的内侧槽、及俯视下与所述内侧槽隔开间隔且包围所述内侧槽的外侧槽。
5.根据权利要求4所述的二极管芯片，其中所述外侧槽及所述内侧槽位于所述pin结部与所述pn结部之间。
6.根据权利要求4所述的二极管芯片，其中所述外侧槽与所述内侧槽隔开1μm以上10μm以下的间隔而形成。
7.根据权利要求1至6中任一项所述的二极管芯片，其中所述接合分离槽具有超过1且为20以下的纵横比。
8.根据权利要求1至6中任一项所述的二极管芯片，还包含接合分离绝缘层，所述接合分离绝缘层形成在所述接合分离槽内。
9.根据权利要求8所述的二极管芯片，还包含接合分离多晶硅，所述接合分离多晶硅位于包含所述接合分离绝缘的所述接合分离槽中。
10.根据权利要求1至6中任一项所述的二极管芯片，还包含区域分离槽，所述区域分离槽划分出所述半导体芯片的一部分区域作为装置区域，
所述pin结部、所述整流器对及所述接合分离槽形成在所述装置区域中。
11.根据权利要求10所述的二极管芯片，还包含区域分离绝缘层，所述区域分离绝缘层形成在所述区域分离槽内。
12.根据权利要求11所述的二极管芯片，还包含区域分离多晶硅，所述区域分离多晶硅位于包含所述区域分离绝缘层埋的所述区域分离槽内。
13.根据权利要求10所述的二极管芯片，其中所述区域分离槽俯视下形成为包围所述半导体芯片的一部分区域的环状。
14.根据权利要求10所述的二极管芯片，其中所述区域分离槽具有超过1且为20以下的纵横比。
15.根据权利要求10所述的二极管芯片，其中所述接合分离槽具有与所述区域分离槽的深度相等的深度。
16.根据权利要求1至6中任一项所述的二极管芯片，其中所述pn结部形成稳压二极管。
17.根据权利要求1至6中任一项所述的二极管芯片，包含芯片尺寸封装。
18.一种二极管芯片，包含：
半导体芯片；
区域分离结构，将所述半导体芯片划分为第1装置区域及第2装置区域；
第1pin结部，在第1极性方向上形成在所述第1装置区域的表层部，且具备第1P层、位于所述第1P层上方的第1I层、以及位于所述第1I层上方并露出于所述半导体芯片的表层部的第1N层；
第1整流器对，包含第1pn结部及第1反向pin结部，所述第1pn结部与所述第1pin结部隔开且在第1极性方向上形成在所述第1装置区域的内部，所述第1反向pin结部以反向连接于所述第1pn结部的方式在第2极性方向上形成在所述第1装置区域的所述表层部，其中所述第1反向pin结部具备第2N层、位于所述第2N层上方的第2I层、以及位于所述第2I层上方并露出于所述半导体芯片的所述表层部的第2P层，且所述第1pn结部和所述第1反向pin结部共享所述第2N层；
第1接合分离槽，以将所述第1pin结部与所述第1整流器对划分开的方式形成在所述第1装置区域中以及所述第1pin结部与所述第1整流器对之间；
第2pin结部，在第1极性方向上形成在所述第2装置区域的表层部，且具备第3P层、位于所述第3P层上方的第3I层、以及位于所述第3I层上方并露出于所述半导体芯片的所述表层部的第3N层；
第2整流器对，包含第2pn结部及第2反向pin结部，所述第2pn结部与所述第2pin结部隔开且在第1极性方向上形成在所述第2装置区域的内部，所述第2反向pin结部以反向连接于所述第2pn结部的方式在第2极性方向上形成在所述第2装置区域的所述表层部，其中所述第2反向pin结部具备第4N层、位于所述第4N层上方的第4I层、以及位于所述第4I层上方并露出于所述半导体芯片的所述表层部的第4P层，并且所述第2pn结部和所述第2反向pin结部共享所述第4N层；以及
第2接合分离槽，以将所述第2pin结部与所述第2整流器对划分开的方式形成在所述第2装置区域中以及所述第2pin结部与所述第2整流器对之间。
19.根据权利要求18所述的二极管芯片，其中所述第1极性方向为正向电流在所述半导体芯片的厚度方向上流动的方向，
所述第2极性方向为与所述第1极性方向反方向的正向电流在所述半导体芯片的厚度方向上流动的方向。
20.根据权利要求18或19所述的二极管芯片，还包含：
中间绝缘层，被覆所述半导体芯片；
第1电极，在所述第1装置区域中，贯通所述中间绝缘层且电连接于所述第1pin结部及所述第1整流器对；以及
第2电极，在所述第2装置区域中，贯通所述中间绝缘层且电连接于所述第2pin结部及所述第2整流器对。
21.根据权利要求20所述的二极管芯片，还包含：
第1端子电极，电连接于所述第1电极；以及
第2端子电极，电连接于所述第2电极。
22.根据权利要求21所述的二极管芯片，还包含最上绝缘层，所述最上绝缘层被覆所述中间绝缘层，
所述第1端子电极贯通所述最上绝缘层且连接于所述第1电极，
所述第2端子电极贯通所述最上绝缘层且连接于所述第2电极。
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