CN111755518A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供半导体装置及其制造方法。半导体装置(100)具备：有源区(A)，其形成有纵型晶体管，该纵型晶体管在设置于半导体衬底(140)的沟槽(104)内具有沟槽栅极(106)；和场区(B)，其包围有源区(A)，在所述半导体衬底正面上的场绝缘膜上形成有保护二极管(117)。沟槽栅极(106)由第1多晶硅层构成，具有：埋入部分，其被埋入沟槽(104)内部；和延伸部(113a)，其与埋入部分连接并在半导体衬底(140)正面上延伸，保护二极管(117)由膜厚比第1多晶硅层厚的第2多晶硅层构成。在延伸部(113a)上形成有由第2多晶硅层构成的重叠部(113b)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置，特别涉及具备沟槽栅极和栅极绝缘膜的纵型晶体管以及具有栅极保护二极管的半导体装置。
背景技术
通常，具有具备栅极绝缘膜的纵型晶体管的半导体装置具有保护栅极绝缘膜不受ESD(Electro-Static Discharge，静电释放)等影响的栅极保护二极管。那样的保护二极管由在绝缘膜上形成的多晶硅膜等构成，由与构成栅极的多晶硅层相同的层形成。在专利文献1中公开了如下技术：在具备沟槽栅极和栅极绝缘膜的纵型晶体管中，在沟槽内以及半导体衬底上沉积不含杂质的多晶硅层，通过基于气相热扩散的杂质导入和构图来分开制作沟槽栅极和保护二极管。通常，形成沟槽栅极时采用如下方法：为了在沟槽内无间隙地埋设多晶硅层，沉积与沟槽宽度同等程度的膜厚的多晶硅膜，通过回蚀而在沟槽内残留多晶硅层。另外，沟槽栅极是指埋入于纵型晶体管的沟槽内的栅电极。
近年来，为了应对具备沟槽栅极和栅极绝缘膜的纵型晶体管的小型化和大电流化，沟槽宽度的微细化不断发展。与此相伴，用于形成沟槽栅极的多晶硅膜具有薄膜化的倾向。此外，还要求沟槽栅极的低电压驱动化，需要栅极绝缘膜的薄膜化和与此相伴的保护二极管的低电压化。
现有技术文献
专利文献1：日本特开2006-93505号公报
然而，伴随沟槽栅极宽度的微细化，当使所沉积的多晶硅层变薄时，由与沟槽栅极相同的多晶硅层形成的保护二极管的多晶硅层也同时变薄，因此，随着电流容量的降低，ESD耐性降低。为了抑制那样的ESD耐性的降低，为了增加电流容量，需要增加保护二极管中的PN结面积，而这会导致保护二极管所需面积的增加，难以实现半导体装置的小型化。此外，电连接沟槽栅极和金属布线的栅极接触孔有可能在多晶硅层的薄膜化的同时穿透下方的多晶硅层而引起漏电流的产生等电特性的劣化。
另一方面，在沉积了膜厚比沟槽的宽度大的多晶硅层的情况下，由于用于形成沟槽栅极的回蚀量也增大，因此，随着蚀刻偏差增大，沟槽栅极上表面的深度偏差增大。并且，沟槽栅极上表面的深度偏差会引起晶体管的沟道长度的偏差，导致纵型晶体管特性的偏差等电特性的劣化。
发明内容
因此，鉴于上述问题，本发明的目的在于提供能够抑制伴随沟槽微细化的栅极保护二极管的ESD耐性的降低和纵型晶体管的电特性的劣化的半导体装置及其制造方法。
为了解决上述课题，本发明设为以下那样的半导体装置。
即，设为一种半导体装置，该半导体装置具备：有源区，其形成有纵型晶体管，该纵型晶体管在设置于半导体衬底的沟槽内具有沟槽栅极；和场区，其包围所述有源区，在所述半导体衬底正面上的场绝缘膜上形成有保护二极管，其中，所述沟槽栅极包含第1多晶硅层，具有：埋入部分，其埋入于所述沟槽内；和延伸部，其与所述埋入部分连接并在所述半导体衬底正面上延伸，所述保护二极管包含膜厚比所述第1多晶硅层厚的第2多晶硅层，在所述延伸部上形成有包含所述第2多晶硅层的重叠部。
此外，本发明设为以下那样的半导体装置的制造方法。
即，设为一种半导体装置的制造方法，其中，包含以下工序：在半导体衬底的有源区形成沟槽，在包围所述有源区的场区形成场绝缘膜，在所述沟槽底面及侧面形成栅极绝缘膜；在所述半导体衬底上以直到埋入所述沟槽为止的膜厚形成含有高浓度杂质的第1多晶硅层，通过对所述有源区内的所述第1多晶硅层进行蚀刻来形成沟槽栅极和延伸部；以及在所述半导体衬底上形成膜厚比所述第1多晶硅层厚的第2多晶硅层，通过对所述第2多晶硅层进行蚀刻，在所述延伸部上形成重叠部，在所述场绝缘膜上形成保护二极管。
根据本发明，通过分别设定用于保护二极管的多晶硅层和用于沟槽栅极的多晶硅层，使得用于保护二极管的多晶硅层以及栅极接触孔下方的多晶硅层变厚，从而能够使得用于沟槽栅极的多晶硅层成为与沟槽宽度对应的膜厚。由此，能够实现伴随沟槽微细化的栅极保护二极管的ESD耐性的降低和具备沟槽栅极及栅极绝缘膜的纵型晶体管的电特性的偏差的抑制。
附图说明
图1的(a)是本发明的实施方式的半导体装置的俯视图，(b)是图1的(a)的栅极焊盘(gate pad)附近的放大俯视图。
图2的(a)是沿图1的(a)的C-C’线的剖视图，(b)是沿D-D’线的剖视图。
图3是示出本发明的实施方式的半导体装置的制造工序的剖视图。
图4的(a)示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的C-C’线的剖视图，(b)是沿D-D’线的剖视图。
图5的(a)示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的C-C’线的剖视图，(b)是沿D-D’线的剖视图。
图6的(a)示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的C-C’线的剖视图，(b)是沿D-D’线的剖视图。
图7的(a)示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的C-C’线的剖视图，(b)是沿D-D’线的剖视图。
图8示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的D-D’线的剖视图。
图9示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的D-D’线的剖视图。
图10示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的D-D’线的剖视图。
图11示出本发明的实施方式的半导体装置的制造工序，是沿图1的(a)的D-D’线的剖视图。
标号说明
101a：高浓度半导体层；
101b：外延层；
102：漂移区；
103：基区；
104：沟槽；
105：栅极绝缘膜；
106：沟槽栅极；
107：绝缘膜；
108：源区；
109：基极接触区；
110：源极金属层；
111：保护膜；
112：场绝缘膜；
113a：延伸部；
113b：重叠部；
114a、114b：P型杂质区；
115a、115b、115c：N型杂质区；
116a、116b：栅极接触孔(gate contact)；
116c：源极接触孔(source contact)；
117：保护二极管；
118：栅极金属层；
119：漏极金属层；
120：光致抗蚀剂；
121a、121b：多晶硅层；
130：保护二极管；
140：半导体衬底。
具体实施方式
以下，适当参照附图，对本发明的实施方式进行说明。另外，关于在以下的说明中使用的附图，为了易于理解本发明的特征，存在一部分省略、放大、透视表示的情况，此外，有时与实际的尺寸比不同。另外，对相同的构成要素标注相同的标号，并适当省略重复的说明。
图1的(a)是用于说明具有本发明的实施方式的沟槽栅极纵型MOSFET的半导体装置100的示意俯视图，图1的(b)是将图1的(a)的栅极焊盘GG附近放大并进一步透视的示意俯视图。
如图1的(a)所示，半导体装置100具备有源区A和设置在其外周的场区B。有源区A是形成有沟槽栅极纵型MOSFET(未图示)的区域，在该有源区A的上方设有与沟槽栅极纵型MOSFET的源极连接的源极金属层110。场区B是未形成有沟槽栅极纵型MOSFET的区域，形成有用于保护栅极绝缘膜(未图示)不受ESD影响的保护二极管117，该保护二极管117的一端与源极金属层110连接，另一端与栅极金属层118连接。该保护二极管117的面积越增大，ESD耐性越提高，当增大形成保护二极管117的场区B的面积时，需要减小形成沟槽栅极纵型MOSFET的有源区A的面积。因此，为了半导体装置100的小型化，保护二极管117的面积增大不是优选的。
在有源区A、场区B形成有保护膜111，在源极金属层110上和栅极金属层118上的保护膜111上设有开口部。源极金属层110上的开口部是源极焊盘SS，用作源电极，栅极金属层118上的开口部是栅极焊盘GG，用作栅电极。此外，在半导体衬底140的背面上，在整个面形成漏极金属层(未图示)，用作漏电极。即，半导体装置100所具备的沟槽栅极纵型MOSFET是通过沟槽栅极106控制从背面向正面纵向流动的电流的纵型晶体管。
如透视栅极焊盘GG附近的图1的(b)所示，在栅极金属层118的下方形成有由多晶硅层构成的保护二极管117，俯视观察时，P型杂质区114a、114b以及N型杂质区115a、115b、115c设置成同心圆状。保护二极管117是使用由中央的N型杂质区115a、向外侧依次包围该N型杂质区115a的P型杂质区114a、N型杂质区115b、P型杂质区114b以及N型杂质区115c形成的多个PN结的双向二极管。并且，作为保护二极管117的一端的N型杂质区115c经由栅极接触孔116b与栅极金属层118连接，作为另一端的N型杂质区115a与源极金属层110连接(未图示)，由此保护栅极绝缘膜不受施加在栅电极与源电极间的ESD的影响。
保护二极管117在所施加的电压达到与存在于P型杂质区和N型杂质区的区间的PN结的各击穿电压及其结数对应的保持电压时，使ESD中产生的电流通过。此外，用于不被ESD完全破坏的保护二极管117的电流容量随着剖视观察时的PN结面积的增大而增加。通常，在保护二极管117的结构中，调整PN结数以使保持电压低于应保护的栅极绝缘膜的绝缘耐压，并设定PN结面积以成为能够承受ESD中产生的电流的电流容量。
图2的(a)是用于说明半导体装置100中的沟槽栅极纵型MOSFET的结构的、沿图1的(a)的C-C’线的剖视图。此外，图2的(b)是用于说明有源区A与场区B的边界部和保护二极管的一部分的、沿图1的(a)的D-D’线的剖视图。
如图2的(a)所示，半导体装置100具有纵型晶体管，该纵型晶体管包含：漏极，其由形成在半导体衬底140的高杂质浓度的N型导电型(以下称作N+型)的高浓度半导体层101a和设置在高浓度半导体层101a上的低杂质浓度的N型的导电型的漂移区102构成；P型的导电型的基区103，其形成在漂移区102上；以及N+型的源区108，其形成在基区103上。在半导体衬底140的背面上形成漏极金属层119作为漏电极，在半导体衬底140的正面上形成源极金属层110作为源电极。
沟槽104具有从半导体衬底140的正面贯穿基区103而到达漂移区102的上表面的深度。在各沟槽104内，以覆盖内侧面和底面的方式形成有栅极绝缘膜105。隔着栅极绝缘膜105，从沟槽104底部到比半导体衬底140正面靠下方的位置d，埋入有由第1多晶硅层构成的作为N+型的栅电极的沟槽栅极106，构成埋入部分。此外，在沟槽104内的沟槽栅极106上，绝缘膜107埋入到半导体衬底140的正面的高度。
在与沟槽104的上部外侧面相邻的区域，设有具有从半导体衬底140的正面到d的位置的深度的N+型的源区108。此外，在基区103内的相邻的源区间的半导体衬底140的正面，设有杂质浓度比基区103高的P型的基极接触区109。
接下来，参照图2的(b)，对将沟槽104内的沟槽栅极106向沟槽104外引出的部分、以及用于保护栅极绝缘膜105不受ESD影响的保护二极管的结构进行说明。
形成在沟槽104内的沟槽栅极106在有源区A的端部被引出至半导体衬底140正面上的栅极绝缘膜105上，进而与延伸到场区B的场绝缘膜112上的延伸部113a连接。由第2多晶硅层构成的重叠部113b覆盖延伸部113a，经由延伸部113a与沟槽栅极106电连接，所述第2多晶硅层是与沟槽栅极106和延伸部113a相同的N+型。
在场绝缘膜112上形成由第2多晶硅层构成的保护二极管117，选择性地配置有P型杂质区114a、114b以及N型杂质区115a、115b、115c。保护二极管117是以纸面右侧的N型杂质区115c作为一端、以纸面左侧的N型杂质区115a作为另一端的2端子的元件。
在重叠部113b和保护二极管117上形成有绝缘膜107。此外，在绝缘膜107中，在重叠部113b和保护二极管117的一端上形成有接触孔116a、116b。在绝缘膜107上设有栅极金属层118和源极金属层110。由于栅极金属层118以埋入接触孔116a、116b的方式形成，因此，沟槽栅极106和保护二极管的一端电连接。
如图2的(a)所示，源极金属层110与半导体衬底140上的源区108和基极接触区109相接并电连接。图2的(b)中的源极金属层110埋入于在沟槽104上以直到半导体衬底140正面的高度为止的深度形成的源极接触孔116c，与沟槽栅极106不相接而电绝缘。此外，如图1的(b)所示，源极金属层110经由源极接触孔116c与保护二极管117的另一端连接。
构成为，绝缘膜107的上表面在半导体衬底140上被大致平坦化，另一方面，源极金属层110和栅极金属层118与基底层相接，因此，源极接触孔116c的深度比栅极接触孔116a的深度深。由于源极接触孔116c和栅极接触孔116a在同一工序中通过蚀刻形成，因此，通过该蚀刻，栅极接触孔116a下方的延伸部113a具有被过度蚀刻的倾向。如果场绝缘膜112上形成的层仅是由多晶硅层121a构成的延伸部113a，则当该多晶硅层121a的膜厚成为0.2μm以下时，存在栅极接触孔116a由于过度蚀刻而穿透延伸部113a的情况。
在本发明的实施方式中，由于在由多晶硅层121a构成的延伸部113a上设有由多晶硅层121b构成的重叠部113b，因此，能够抑制栅极接触孔116a因过度蚀刻而穿透到延伸部113a的下方的情况。因此，即使多晶硅层121a在沟槽104的微细化的同时变薄，也能够抑制由于栅极接触孔116c穿透而产生的漏电流等引起的电特性的劣化。
在源极金属层110和栅极金属层118上设有绝缘膜111，该绝缘膜111使源极金属层110上表面的一部分以及栅极金属层118上表面的一部分露出地形成栅极焊盘GG和源极焊盘SS。
另一方面，如图2的(b)所示，构成保护二极管117的第2多晶硅层由与构成沟槽栅极106的第1多晶硅层不同的层形成。因此，保护二极管117不会受到伴随沟槽104的宽度的微细化所需的第1多晶硅层的薄膜化的影响。决定保护二极管117的电流容量的保护二极管117的PN结的截面积的大小与图2的(b)中的P型杂质区114a和N型杂质区115a在纸面纵向上相接的长度成比例。因此，为了在不使保护二极管117的俯视观察时的面积增大的情况下增大PN结面积，只要使形成保护二极管117的第2多晶硅层的膜厚变厚即可。因此，相对于使得用于包含沟槽栅极的栅电极的多晶硅层和用于保护二极管的多晶硅层相同的现有结构，本实施方式能够抑制伴随沟槽微细化的栅极保护二极管的ESD耐性的降低。
接下来，参照图3至图11的剖视图对本发明的实施方式的半导体装置的制造方法进行说明。
首先，如图3所示，准备半导体衬底140，该半导体衬底140在N+型的高浓度半导体层101a上具备含有N型低浓度杂质的外延层101b。
接下来，如图4的(a)、(b)所示，进行场绝缘膜112、基区103、沟槽104、栅极绝缘膜105的形成。图4的(a)是沿图1的半导体装置100中的C-C’线的剖视图，图4的(b)表示沿D-D’线的剖视图，以后，根据需要，也同样地示出2个截面。首先，如图4的(b)所示，为了划分形成沟槽栅极纵型MOSFET的有源区A和作为除此以外的区域的场区B，在半导体衬底140的场区B上形成场绝缘膜112。接下来，通过离子注入和热扩散而在半导体衬底140的场区A形成P型的基区103。接下来，在半导体衬底140上沉积绝缘膜，对一部分绝缘膜进行蚀刻，使半导体衬底140正面露出，对露出的半导体衬底140以绝缘膜作为掩模进行蚀刻直到贯穿基区103，从而形成沟槽104。接下来，去除该绝缘膜，以覆盖沟槽104的内侧的底面及侧面的方式形成栅极绝缘膜105。基区103的形成也可以在沟槽104形成之后，只要是图5的(a)、(b)那样的结构，可以是任意的制造工序顺序。
接下来，如图5的(a)、(b)所示，通过含有杂质气体的气相生长法，将含有高浓度杂质的N+型的多晶硅层121a埋入沟槽104，遍及半导体衬底140的正面整个面地沉积，直到上表面平坦化为止。例如，在沟槽104的宽度为0.2μm的情况下，为了使上表面平坦化，优选将多晶硅层121a沉积到0.2μm的厚度。当多晶硅层121a的膜厚成为沟槽104的宽度以下时，容易发生向沟槽内的埋入不良。另一方面，当多晶硅层121a的膜厚形成得超过沟槽104的宽度时，在之后的蚀刻工序中，容易产生蚀刻偏差。该N+型的第1多晶硅层121a的形成也可以在沉积不含杂质的多晶硅层之后，通过基于气相热扩散的杂质导入来进行。
接下来，如图6的(a)、(b)所示，对有源区A和场区B的边界的被光致抗蚀剂119覆盖的部分以外的多晶硅层121a进行蚀刻，形成沟槽栅极106。通过该蚀刻，场区B的多晶硅层121a在未被光致抗蚀剂119覆盖的场绝缘膜112上被全部去除。此外，有源区A的多晶硅层121a在未被光致抗蚀剂119覆盖的半导体衬底140的正面上被全部去除，在沟槽104内，残留在位置d的下方。
如果有源区A中的未被光致抗蚀剂119覆盖的半导体衬底140正面上的多晶硅层121a的膜厚较厚，则蚀刻量会与此相应地增多，因此蚀刻偏差也容易变大。并且，在有源区A中，半导体衬底140正面露出，在进行沟槽104内的蚀刻时，其偏差之差急剧加速。多晶硅层121a中所含的杂质浓度越高，该倾向越显著。并且，该偏差与作为残留在沟槽104内的沟槽栅极106的高度的位置d的偏差、即沟槽型纵型MOSFET的沟道长度的偏差相关。因此，优选为有源区A中的未被光致抗蚀剂119覆盖的半导体衬底140正面上的多晶硅层121a的膜厚尽可能薄。
接下来，如图7的(a)、(b)所示，在半导体衬底140上的整个面沉积不含杂质的第2多晶硅层121b。在本发明的实施方式中，多晶硅层121b以0.4μm的厚度沉积。多晶硅层121b通过使膜厚变厚而使保护二极管的PN结中的结面积也变大。因此，多晶硅层121b的膜厚可以根据保护二极管所要求的电流容量、即ESD耐性来变更。
接下来，如图8所示，蚀刻去除不含杂质的多晶硅层121b的、保护二极管形成预定区域与有源区A和场区B的边界部分以外的部分。图8是沿这时的图1的半导体装置100中的D-D’线的剖视图。在沿C-C’线的截面中，多晶硅层121b被全部去除，成为与图6的(a)同样的结构。多晶硅层121b不含杂质，因此蚀刻速度比多晶硅层121a慢。此外，多晶硅层121b对于形成在第1多晶硅层121a上的自然氧化膜具有充分的蚀刻选择性。因此，在多晶硅层121b被蚀刻之后，多晶硅层121a不会接着立即被蚀刻。
接下来，如图9所示，以使有源区A与场区B的边界部分的多晶硅层121b成为N+型的方式进行杂质注入，形成重叠部113b。同时，对场绝缘膜112上的多晶硅层121b的一部分也进行使其成为N+型那样的杂质注入，形成N型杂质区115a、115b、115c。接下来，在多晶硅层121b中，对场绝缘膜112上的多晶硅层121b的N型杂质区的另一部分进行P型的杂质注入，形成P型杂质区114a、114b。由此，形成具有PN结的保护二极管117。
接下来，如图10所示，在半导体衬底140上的整个面沉积绝缘膜107。
接下来，如图11所示，对绝缘膜107的规定区域进行蚀刻，形成栅极接触孔116a、116b、源极接触孔116c。
接下来，进行金属布线沉积和对规定区域的蚀刻，进行栅极金属层118、源极金属层110的形成。最后，在半导体衬底140上的整个面沉积保护膜111，去除保护膜111的规定部分并开口，由此形成栅极焊盘GG、源极焊盘SS，得到图2的(a)、(b)的结构。
通过使用本发明的实施方式的制造方法，在半导体装置100中，对于沟槽栅极和保护二极管，可以分别使用多晶硅层121a、121b，可以采用分别适合于沟槽栅极和保护二极管的膜厚的多晶硅层。由此，能够实现伴随沟槽微细化的栅极保护二极管的ESD耐性的降低和具备沟槽栅极及栅极绝缘膜的纵型晶体管的电特性偏差的抑制。

Claims (5)

1.一种半导体装置，该半导体装置具备：
有源区，其形成有纵型晶体管，该纵型晶体管在设置于半导体衬底的沟槽内具有沟槽栅极；和
场区，其包围所述有源区，在所述半导体衬底正面上的场绝缘膜上形成有保护二极管，
其中，所述沟槽栅极包含第1多晶硅层，具有：埋入部分，其埋入于所述沟槽内；和延伸部，其与所述埋入部分连接并在所述半导体衬底正面上延伸，
所述保护二极管包含膜厚比所述第1多晶硅层厚的第2多晶硅层，
在所述延伸部上形成有包含所述第2多晶硅层的重叠部。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具备：
绝缘膜，其形成在所述纵型晶体管和所述保护二极管上；
第1栅极接触孔，其形成在所述重叠部上的所述绝缘膜内；
第2栅极接触孔，其形成在所述保护二极管的一端上的所述绝缘膜内；以及
金属布线，其经由所述第1栅极接触孔和所述第2栅极接触孔将所述沟槽栅极和所述保护二极管的一端电连接。
3.根据权利要求2所述的半导体装置，其中，
所述半导体装置还具备：
第1源极接触孔，其在所述纵型晶体管的源极上形成于所述绝缘膜内；
第2源极接触孔，其形成在所述保护二极管的另一端上的所述绝缘膜内；以及
金属布线，其经由所述第1源极接触孔和所述第2源极接触孔将所述源极和所述保护二极管的另一端电连接。
4.根据权利要求1至3中的任一项所述的半导体装置，其中，
所述沟槽的宽度为0.2μm以下。
5.一种半导体装置的制造方法，其中，包含以下工序：
在半导体衬底的有源区形成沟槽，在包围所述有源区的场区形成场绝缘膜，在所述沟槽底面及侧面形成栅极绝缘膜；
在所述半导体衬底上以埋入所述沟槽的膜厚形成含有高浓度杂质的第1多晶硅层，通过对所述有源区内的所述第1多晶硅层进行蚀刻来形成沟槽栅极和延伸部；以及
在所述半导体衬底上形成膜厚比所述第1多晶硅层厚的第2多晶硅层，通过对所述第2多晶硅层进行蚀刻，在所述延伸部上形成重叠部，在所述场绝缘膜上形成保护二极管。
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