JP2006093505A - Ｍｏｓ型素子の保護装置及び半導体装置 - Google Patents

Abstract

【課題】チップサイズの小さいＭＯＳＦＥＴの場合静電破壊耐量をマシンモデルで２００Ｖ以上にすることが困難であった。ゲート抵抗を接続すると静電破壊耐量を向上できるが、高速動作が要求されるＭＯＳＦＥＴではスイッチングスピードが向上できず、好ましくなかった。
【解決手段】低濃度領域の拡散前のパターン幅を１１μｍ〜１３μｍとし、実低濃度領域幅を６μｍ〜８μｍにする。これにより、チップサイズが小さいものでもマシンモデルにて２００Ｖ以上の静電破壊耐量を実現できる。パターン幅はポリシリコン厚みにより変動するが、ツェナーダイオードの抵抗換算値が１３０Ω以下であれば２００Ｖ以上の静電破壊耐量を実現できる。ゲート抵抗が不要となるので、高速動作にも対応できる。
【選択図】 図１

Description

本発明はＭＯＳ型素子の保護装置および半導体装置に係り、特に静電耐量を向上したＭＯＳ型素子の保護装置および半導体装置に関する。

ＭＯＳＦＥＴでは薄いゲート酸化膜を静電破壊から保護するため、ゲート電極とソース電極間にツェナーダイオードが接続され、更に保護用の抵抗体をゲート電極に接続している。

図７に従来のＭＯＳＦＥＴおよび保護装置を示す。図７（Ａ）は平面図であり、図７（Ｂ）は等価回路図である。

保護装置３２は、ＭＯＳＦＥＴ５０と同一チップ上に集積化されている。実動作領域３５はＭＯＳＦＥＴのセル３６が多数配置され、各セル３６のゲート電極はゲート連結電極３４により実動作領域３５外に引き出され、ゲートパッド電極３１と接続する。

保護装置はゲートパッド電極３１下方に配置され、ｐｎ接合ダイオードを複数接続した双方向のツェナーダイオード３２である。ツェナーダイオード３２は一端が各セル３６のソース電極に接続し、他端がゲートパッド電極３１に接続する。抵抗体３３はポリシリコンで形成され、一端がゲートパッド電極３１に接続し、他端がゲート連結電極３４に接続されている。

つまり、図７（Ｂ）のごとくツェナーダイオード３２は、ゲート端子−ソース端子間に接続されており、また抵抗体３３がゲート電極に接続している（例えば特許文献１参照。）。
特開２００２−４３５７４号公報

図８は、図７のツェナーダイオード３２部分を抽出した図である。図８（Ａ）は平面図であり、図８（Ｂ）（Ｃ）はツェナーダイオードの製造方法を説明する断面図である。ツェナーダイオード３２は、図のごとくチャネル層が形成された基板４１上にポリシリコン３７を堆積し、不純物を例えば同心円状に選択的に導入し、複数のｐｎ接合ダイオードを形成する。

１つのｐｎ接合ダイオードは所定のツェナー電圧を有するので、これらのｐｎ接合ダイオードを複数直列接続することでツェナーダイオード３２は所定の耐圧を確保している。つまりツェナーダイオード３２の耐圧は、ｐｎ接合ダイオードのパターン、低濃度領域４５、高濃度領域４６の不純物濃度、ポリシリコン３７の膜厚などにより決定される。

図を参照して、例えばｎチャネル型ＭＯＳＦＥＴに集積化するツェナーダイオード３２の具体的なパターン例を説明する。以下の条件は１つのｐｎ接合ダイオードのツェナー電圧が６Ｖ〜９Ｖの場合である。

基板上に設けられたポリシリコン３７に、低濃度領域となるｐ型不純物（例えばボロン（Ｂ））が全体に拡散されている。ポリシリコン３７の膜厚は８０００Åであり、不純物はドーズ量１．５×１０^１４ｃｍ^−２、注入エネルギー５０ＫｅＶでイオン注入される。そして、ｎ型の高濃度領域を形成するために、選択的にＣＶＤ酸化膜等によるマスク４０を設ける。マスク４０のパターン幅ｗ２１＝１５μｍ、マスク４０の開口幅ｗ２２＝３μｍであり、マスク４０が設けられた領域下方が低濃度領域となる（図８（Ｂ））。

そして、ＰＯＣｌ_３（オキシ塩化リン）のデポジションなどによりシート抵抗値Ｒｓ＝９Ω／□の高濃度領域となるｎ型不純物を選択的に導入する。その後熱処理によりｎ型不純物を拡散し、低濃度領域４５、高濃度領域４６を形成する。拡散により高濃度領域４６は水平方向に広がるため拡散後の低濃度領域４５の幅ｗ２３＝１０μｍ、高濃度領域４６の幅ｗ２４＝８μｍとなる（図８（Ａ）（Ｃ））。

近年では静電耐量としてマシンモデルにて２００Ｖ保証する装置が増えている。しかし、チップサイズが小さい場合静電容量が小さく、静電耐量が２００Ｖに満たない場合がある。例えば０．５５ｍｍ^２以下の小さいチップサイズのＭＯＳＦＥＴの場合、上記のパターンで形成したツェナーダイオードでは、マシンモデルにて１４０Ｖ程度のものもある。

また、従来ではゲート電極に抵抗体を接続することにより、ゲート−ソース間に係る静電気を減衰させる手法も採用されていた。しかし抵抗体を接続することによりスイッチングスピードが遅くなるため、高速動作が要求されるＭＯＳＦＥＴには対応できない問題があった。

本発明はかかる課題に鑑みてなされ、第１に、ポリシリコン層に設けた一導電型の高濃度領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードを複数個重ねたＭＯＳ型素子の保護装置において、前記低濃度領域のパターン幅を狭めて抵抗換算値を約１４０Ω以下とし、静電耐量を２００Ｖ以上にしたことにより解決するものである。

また、第２に、ポリシリコン層に設けた一導電型の高濃度領域領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードを複数個重ねたＭＯＳ型素子の保護装置において、前記低濃度領域を形成するマスクのパターン幅を１１μｍ〜１３μｍとし、静電耐量を２００Ｖ以上にしたことにより解決するものである。

また、前記低濃度領域の拡散後のパターン幅は６μｍ〜８μｍであることを特徴とするものである。

また、前記マスクの開口幅は、３μｍ程度であることを特徴とするものである。

また、１つの前記ｐｎ接合ダイオードの耐圧は６Ｖ〜９Ｖであることを特徴とするものである。

第３に、基板に設けたＭＯＳ型素子と、前記基板上に設けたポリシリコン層に一導電型の高濃度領域および逆導電型の低濃度領域を形成し、ｐｎ接合ダイオードを複数個重ねた保護装置とを具備し、前記低濃度領域のパターン幅を狭めて前記保護装置の抵抗換算値を約１４０Ω以下とし、静電耐量を２００Ｖ以上にしたことにより解決するものである。

また、前記ＭＯＳ型素子と前記保護装置を集積化しチップサイズを０．５５ｍｍ角以下にすることを特徴とするものである。

本発明に依れば、第１に、ツェナーダイオードの抵抗換算値を低減することにより、静電耐量をマシンモデルにて２００Ｖ以上にすることができる。外部の静電気に対する静電耐量を向上させることにより回路基板組立時や製品において優位となるＭＯＳＦＥＴの保護装置を提供できる。

第２に、ツェナーダイオードの抵抗値を低減するには低濃度領域幅を低減すればよいが、低減しすぎると耐圧を劣化させる。そこで、低濃度領域幅、高濃度領域幅を最適化し、従来同様の耐圧を維持したまま静電耐量を向上することとした。低濃度領域幅はマスクのパターン幅で１１〜１３μｍ、実低濃度領域幅６μｍ〜８μｍが好適である。

尚、パターン幅やポリシリコン厚みにより変動するが、抵抗換算値を１３０Ω以下にすることにより静電耐量２００Ｖ以上にすることができる。

第３に、従来では静電容量が小さいため静電耐量の向上が図れなかった０．５５ｍｍ^２以下のチップサイズのＭＯＳＦＥＴについても、静電耐量を２００Ｖ以上にすることができる。

第４に、ゲート抵抗を接続せずに高静電耐量を実現できるので、高速動作が要求されるＭＯＳＥＦＴにも適用できる。

第５に、低濃度領域幅のみを低減するためツェナーダイオードの大きさを縮小できる。更に抵抗体が不要となるので、同一チップサイズに集積化する場合に従来のツェナーダイオードと比較して実動作領域の面積を増加させることができ、オン抵抗の低減にも寄与する。

本発明の実施の形態を図１から図６を参照して、ＭＯＳ型素子としてｎチャネル型ＭＯＳＦＥＴを例に詳細に説明する。

図１は本実施形態のＭＯＳＦＥＴおよび保護装置を示す平面図である。保護装置は、ＭＯＳＦＥＴ１０と同一チップ上に集積化される。保護装置２は、ポリシリコンに一導電型の高濃度領域および逆導電型の低濃度領域を選択的に形成し、ｐｎ接合ダイオードを複数接続した双方向のツェナーダイオード２である。

実動作領域５には多数のＭＯＳＦＥＴのセル６が配列されている。ここでの図示は省略するが、実動作領域５上には、各セル６のソース領域に接続するソース電極が設けられる。

ツェナーダイオード２は、破線のごとくゲートパッド電極１下方に設けられ、一般的にリーク電流を防ぐため環状に形成される。ツェナーダイオード２の一端となる中心の高濃度領域はゲートパッド電極１と接続し、他端となる最外周の高濃度領域は実動作領域５のソース電極７と接続する。

ゲートパッド電極１は実動作領域５の周囲に配置されるゲート連結電極４により各セル６のゲート電極と接続される。つまりツェナーダイオード２は、ゲートパッド電極１を介してＭＯＳＦＥＴ１０のソース−ゲート間に接続され、外部の静電気や動作中の過電圧からゲート酸化膜を保護している。

ツェナーダイオード２はポリシリコンにｐ型およびｎ型の不純物を導入し、同心円状に形成される（図８（Ａ）参照）。

図２は、本実施形態のツェナーダイオード２を説明する図であり、図２（Ａ）は図１のＡ−Ａ線断面図であり、図２（Ｂ）はツェナーダイオード２を形成する際のマスクパターン図である。

実動作領域５は、ｎ＋型の半導体基板１１の上にｎ−型のエピタキシャル層からなるドレイン領域１２を設け、その表面にｐ型の不純物をドープして形成したチャネル層１３に多数のＭＯＳＦＥＴのセル６を形成してなる。

トレンチ１４は、半導体基板１１をエッチングし、チャネル層１３を貫通してドレイン領域１２まで到達させる。トレンチ１４の内壁はゲート酸化膜１５で被膜され、トレンチ１４内にゲート電極１６が埋設される。ゲート電極は不純物が導入されたポリシリコンよりなる。

トレンチ１４に隣接したチャネル層１３表面にはｎ^＋型のソース領域１８が形成され、隣り合う２つのセルのソース領域１８間のチャネル層１３表面にはｐ^＋型のボディ領域１９が形成される。ゲート電圧印加時にはチャネル層１３にはソース領域１８からトレンチ１４に沿ってチャネル領域（不図示）が形成される。

ゲート電極１６上は層間絶縁膜２０で覆われ、その上に設けたソース電極７がコンタクトホールＣＨを介してソース領域１８およびボディ領域１９に接続する。

ツェナーダイオード２は、チャネル層１３を覆うゲート酸化膜１５上に配置される。ツェナーダイオード２のポリシリコンは、トレンチ１４にポリシリコンを埋設する際に、実動作領域５外のチャネル層１３上に酸化膜１５を介して所望のパターンに堆積したものである。ツェナーダイオード２は低濃度領域２５（本実施形態ではｐ型領域）と高濃度領域２６（本実施形態ではｎ＋型領域）を交互に配置して、複数のｐｎ接合ダイオードを直列接続している。このｐｎ接合は、その接合端をポリシリコン側面に露出しないように同心円状に閉ループの形状を採用し、リーク電流を抑制している（図８（Ａ）参照）。

本実施形態では、低濃度領域２５の形成領域の幅（ｗ１３）を狭め、ツェナーダイオード２を抵抗換算した値（以下抵抗換算値と称する）を約１４０Ω以下とする。これにより、ＭＯＳＦＥＴ１０に外部より印加される静電気に対する静電耐量をマシンモデルにて２００Ｖ以上にすることができる。

ここで、マシンモデルとは、静電破壊試験モデルの一つであり、具体的には、以下の条件により静電破壊電圧を測定したものである。

２００ｐＦの試験用容量の両端に試験用電圧を印加し、試験用容量に電荷を蓄積した後、電圧印加のための配線を遮断する。その後、試験用容量に蓄積された電荷を被試験素子（ＭＯＳＦＥＴ）の両端に抵抗成分およびインダクタ成分を付加しない状態で放電し、その後ＭＯＳＦＥＴの破壊の有無を測定する。破壊していなければ印加電圧を１０Ｖずつ上げて試験を繰返す。これにより、ＭＯＳＦＥＴが破壊に至る最初の印加電圧がマシンモデルによる静電破壊電圧となる。

ツェナーダイオード２は、前述の如く１組のｐｎ接合ダイオードのツェナー電圧により耐圧が決定する。ｐｎ接合ダイオードのツェナー電圧は、低濃度領域２５に広がる空乏層幅により決まるため、低濃度領域２５および高濃度領域２６の形成領域幅、不純物濃度、ポリシリコンの厚み等により変化する。

本実施形態では、低濃度領域２５の形成領域幅ｗ１３を従来の低濃度領域４５の形成領域幅ｗ２３（１０μｍ）と比較して２０％〜４０％低減することにより直列の抵抗成分を低減する。これによりツェナーダイオード２に流れる電流値を増加させ、静電耐量を向上させるものである。ここで、低濃度領域２５の形成領域幅ｗ１３とは、低濃度領域２５の拡散後の幅であり以下、実低濃度領域幅ｗ１３と称する。

ここで、実低濃度領域幅ｗ１３を狭くしすぎると空乏層の広がりが不十分となり、耐圧が低減することになる。そこで、本実施形態では低濃度領域、高濃度領域、両領域の不純物濃度及び領域幅、ポリシリコンの厚みを最適化する。これにより所定の耐圧、すなわち１つのｐｎ接合ダイオードあたりのツェナー電圧を、所定の値に維持したまま静電耐量を向上させるものである。

以下に１組のｐｎ接合ダイオードのツェナー電圧が６Ｖ〜９Ｖ（より具体的には７Ｖ〜８Ｖ）の場合の、ツェナーダイオード２のパターンの一例を説明する。

ポリシリコンの厚みは例えば８０００Åである。低濃度領域２５は、ポリシリコンに例えばボロン（Ｂ）をドーズ量１．５×１０^１４ｃｍ^−２、５０ＫｅＶでイオン注入後、拡散して形成する。また、高濃度領域となる高濃度領域２６は、ＣＶＤ酸化膜などによるマスク３０により選択的にＰＯＣｌ_３をデポジションし、シート抵抗（Ｒｓ）値９Ω／□に形成する。

図２（Ｂ）はマスク３０のパターン図である。マスク３０のパターン幅（ポリシリコン上に残存するマスクの幅）ｗ１１は１１μｍ〜１３μｍであり、マスクの開口幅ｗ１２は３μｍである。このマスク３０を用いて高濃度領域２６となるｎ＋型不純物のデポジションおよび拡散を行う。すなわちマスク３０の下方に低濃度領域２５が形成され、実低濃度領域幅ｗ１３は６μｍ〜８μｍに形成される。またマスク３０の開口部下方には高濃度領域２６が形成され、拡散後の高濃度領域幅ｗ１４は従来同様８μｍに形成される（図２（Ａ）参照）。このように実低濃度領域幅ｗ１３を従来の実低濃度領域幅ｗ２３より低減することにより直列の抵抗成分が低減し、マシンモデルの静電破壊耐量を２００Ｖ以上にできる。

尚、上記の例は一例であり、耐圧に応じてポリシリコンの厚み、低濃度領域２５、高濃度領域２６のパターン幅および不純物濃度が変化する。本実施形態では上記のパターン例に限らずツェナーダイオード２の抵抗換算値を１３０Ω以下とすることにより、静電破壊耐量を２００Ｖ以上にできることを確認した。

図３は、低濃度領域２５のマスクのパターン幅ｗ１１と静電耐量の関係を示すＶＧＳＳ（ゲート−ソース間の電圧）測定波形である。

マスクのパターン幅ｗ１１をそれぞれ１１μｍ、１３μｍ、１５μｍ、１７μｍとして４つのツェナーダイオードを作成し、ツェナーダイオードのＩ−Ｖ特性を測定した。尚、それぞれ同一チップサイズ（０．５５ｍｍ角以下）とし、パターンの開口幅はいずれも３μｍとする。

図の如く低濃度領域の幅を決定するパターン幅が狭くなるに伴って電圧の立ち上がりが急峻となり抵抗が小さくなる。つまり本実施形態によれば従来のパターン幅（１５μｍ）と比較して直列の抵抗成分が低減できることが明らかである。

図４には抵抗換算値と、静電耐量の関係を示す。抵抗換算値は図３の丸印部における傾き（ΔＶＧＳ／ΔＩＧＳ）であり、図４（Ａ）の静電耐量は、上述のマシンモデルにてパルス電圧を印加し、ゲート−ソース間およびドレイン−ソース間について測定を行った結果である。また図４（Ｂ）は抵抗換算値、静電耐量と、実低濃度領域幅との関係を示す。

何れの場合もポリシリコン中の拡散幅は２．５μｍであるので、マスクのパターン幅１１μｍ、１３μｍ、１５μｍ、１７μｍの実低濃度領域幅はそれぞれ６μｍ、８μｍ、１０μｍ、１２μｍとなる。

これによると、マスクのパターン幅が１５μｍ（実低濃度領域幅１０μｍ）では静電破壊耐量が２００Ｖに満たない。一方、パターン幅１３μｍ（実低濃度領域幅８μｍ）以下では抵抗換算値が１３０．７Ω以下となり、静電破壊耐量を２００Ｖ以上にできる。

また、図４（Ｂ）の如く抵抗換算値と実低濃度領域幅の関係が線形であるのに対し、静電耐量と実低濃度領域幅の関係は累乗となる。つまり実低濃度領域幅が狭い方がより静電耐量を向上できることがわかる。

一方、実低濃度領域幅は、狭すぎてもよくない。例えば本実施形態のマスクのパターン幅（１１μｍ〜１３μｍ）で、ｐｎ接合（７Ｖ〜８Ｖ）を２組形成する（図８（Ａ）参照）ことにより、１４Ｖ〜１６Ｖの耐圧を確保できる。しかし、他の条件は維持したままパターン幅を９μｍにすると、リーク電流が大きくなりショートに近い状態となった。このように、実低濃度領域の幅が狭くなると耐圧が低下し、リーク電流が増加してしまう。

従って、本実施形態では必要耐圧（１４Ｖ〜１６Ｖ）を確保するため、マスクのパターン幅ｗ１１を１１μｍ〜１３μｍとし、実低濃度領域幅ｗ１３を６μｍ〜８μｍとすることとした。

図５は、本実施形態のＭＯＳＦＥＴ１０および保護装置２の等価回路図を示す。ゲート端子Ｇとソース端子Ｓ間にツェナーダイオード２が接続される。なおダイオードＤ_IはＭＯＳＦＥＴのドレイン端子Ｄとソース端子Ｓ間に形成される寄生ダイオードである。

本実施形態ではツェナーダイオード２の抵抗値を低減することにより、ツェナーダイオード２に流れる静電気電流の電流量を増加し、静電耐量を向上させる。これにより、従来ゲート電極に接続されていた抵抗体３３（図７（Ｂ）参照）が不要となるので、静電耐量を向上させ、なおかつ高速動作も可能となる。

また、ツェナーダイオード２と寄生ダイオードＤ_Iを介してゲート−ドレイン間に静電気の電流経路が形成される。従って、ゲート−ドレイン間の静電耐量もゲート−ソース間の静電耐量と同等に向上させることができる。

このように、本実施形態では実低濃度領域幅ｗ１３を低減し高い静電耐量を実現する。また高濃度領域２６の幅ｗ１４は従来同様とし、実低濃度領域幅ｗ１３のみ低減することによりツェナーダイオード２の大きさを縮小できる。更に本実施形態では抵抗体が不要となる。つまり図８に示すツェナーダイオードと同一チップサイズに集積化する場合と比較して、実動作領域の面積を増加させることができオン抵抗の低減も図ることができる。

図６を参照して上記のツェナーダイオード２の製造方法を説明する。図６は図２のツェナーダイオード２部分の拡大断面図である。

ゲート酸化膜１５が形成されたチャネル層１３上にポリシリコン１７を堆積する。ポリシリコン１７はゲート電極１６を形成するポリシリコンを所望の形状（例えば円形）にパターニングしたものである。ポリシリコン１７厚みは例えば８０００Åである。

ｐ型の低濃度領域を形成するため全面に例えばボロン（Ｂ）をドーズ量１．５×１０^１４ｃｍ^−２、注入エネルギー５０ＫｅＶでイオン注入し、ＣＶＤ酸化膜を全面に形成し、熱処理（９００℃のＮ_２雰囲気で２５分程度）を行う（図６（Ａ））。

その後、レジストにより選択的に開口してマスク３０を形成する。ここで、マスク３０のパターン幅ｗ１１＝１０μｍ〜１３μｍ（好適には１１μｍ〜１３μｍ）とし、マスク３０の開口幅ｗ１２＝３μｍとする。マスク３０は、図２（Ｂ）のごとく同心円状に複数設けられる（図６（Ｂ））。

全面に、ＰＯＣｌ_３（オキシ塩化リン）をデポジションし、拡散(９５０℃、１８０分)してシート抵抗（Ｒｓ）値が９Ω／□の高濃度領域２６を選択的に形成する（図６（Ｃ））。

その後表面のリングラス層およびマスク３０を除去する。ポリシリコン１７中の拡散幅は２．５μｍであり、これにより実低濃度領域幅ｗ１３＝５〜８μｍ（好適には６μｍ〜８μｍ）のツェナーダイオード２が形成される。尚拡散後の高濃度領域幅ｗ１４は図８の場合と同様８μｍとなる（図６（Ｄ））。

更に、層間絶縁膜となるＢＰＳＧ膜２０をツェナーダイオード２上に堆積し、ツェナーダイオード２の中心部と外周部にコンタクト孔を設ける。その後ソース電極７形成時にツェナーダイオード２上にもアルミニウムをスパッタし、不要な部分を除去してツェナーダイオード２の中央にコンタクトするゲートパッド電極１を形成する。また、ツェナーダイオード２の外周部はソース電極７にコンタクトさせ、図２（Ａ）に示す構造を得る。

尚、本実施形態ではＭＯＳ型素子としてｎチャネル型ＭＯＳＦＥＴを例に説明したが、ｐチャネル型ＭＯＳＦＥＴの場合も同様に実施できる。ｐチャネル型ＭＯＳＦＥＴの場合は、ｎ型不純物により低濃度領域２５が形成され、ｐ型不純物により高濃度領域２６が形成される。

また、ＭＯＳ型素子はＭＯＳＦＥＴに限らず、例えばＩＧＢＴ等他のＭＯＳ型素子でも同様に実施できる。

本実施形態のＭＯＳＦＥＴおよび保護装置を説明する平面図である。 本実施形態のＭＯＳＦＥＴおよび保護装置を説明する（Ａ）断面図、（Ｂ）マスクパターン図である。 本実施形態の保護装置を説明する特性図である。 本実施形態の保護装置を説明する特性図である。 本実施形態のＭＯＳＦＥＴおよび保護装置を説明する等価回路図である。 本実施形態の保護装置の製造方法を説明する断面図である。 従来のＭＯＳＦＥＴおよび保護装置を説明する（Ａ）平面図、（Ｂ）等価回路図である。 従来の保護装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。

符号の説明

１ ゲートパッド電極
２ ツェナーダイオード
４ ゲート連結電極
５ 実動作領域
６ セル
１０ ＭＯＳＦＥＴ
１１ ｎ＋型半導体基板
１２ ｎ−型エピタキシャル層
１３ チャネル層
１４ トレンチ
１５ ゲート酸化膜
１６ ゲート電極
１８ ソース領域
１９ ボディ領域
２０ 層間絶縁膜（ＢＰＳＧ膜）
２５ 低濃度領域
２６ 高濃度領域
３０ マスク
３３ 抵抗体
３１ ゲートパッド電極
３２ ツェナーダイオード
３４ ゲート連結電極
３５ 実動作領域
３６ セル
４１ 基板
４５ 低濃度領域
４６ 高濃度領域
５０ ＭＯＳＦＥＴ
ｗ１１ マスクパターン幅
ｗ１２ マスク開口幅
ｗ１３ 実低濃度領域幅
ｗ１４ 高濃度領域幅
ｗ２１ マスクパターン幅
ｗ２２ マスク開口幅
ｗ２３ 実低濃度領域幅
ｗ２４ 高濃度領域幅

Claims (7)

1. ポリシリコン層に設けた一導電型の高濃度領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードを複数個重ねたＭＯＳ型素子の保護装置において、
   前記低濃度領域のパターン幅を狭めて抵抗換算値を約１４０Ω以下とし、静電耐量を２００Ｖ以上にしたことを特徴とするＭＯＳ型素子の保護装置。
2. ポリシリコン層に設けた一導電型の高濃度領域領域および逆導電型の低濃度領域からなるｐｎ接合ダイオードを複数個重ねたＭＯＳ型素子の保護装置において、
   前記低濃度領域を形成するマスクのパターン幅を１１μｍ〜１３μｍとし、静電耐量を２００Ｖ以上にしたことを特徴とするＭＯＳ型素子の保護装置。
3. 前記低濃度領域の拡散後のパターン幅は６μｍ〜８μｍであることを特徴とする請求項１または請求項２に記載のＭＯＳ型素子の保護装置。
4. 前記マスクの開口幅は、３μｍ程度であることを特徴とする請求項１または請求項２に記載のＭＯＳ型素子の保護装置。
5. １つの前記ｐｎ接合ダイオードの耐圧は６Ｖ〜９Ｖであることを特徴とする請求項１または請求項２に記載のＭＯＳ型素子の保護装置。
6. 基板に設けたＭＯＳ型素子と、
   前記基板上に設けたポリシリコン層に一導電型の高濃度領域および逆導電型の低濃度領域を形成し、ｐｎ接合ダイオードを複数個重ねた保護装置とを具備し、
   前記低濃度領域のパターン幅を狭めて前記保護装置の抵抗換算値を約１４０Ω以下とし、静電耐量を２００Ｖ以上にしたことを特徴とする半導体装置。
7. 前記ＭＯＳ型素子と前記保護装置を集積化しチップサイズを０．５５ｍｍ角以下にすることを特徴とする請求項６に記載の半導体装置。

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