JPS63164361A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は素子分離に埋め込みエピタキシャル技術を用
いた半導体集積回路に係り、特に素子間の耐圧を改善し
たものである。

（従来の技術） 素子分離に埋め込みエピタキシャル技術を利用し、かつ
高耐圧化が図られた従来の半導体集積回路の構造を第３
図及び第４図の断面図に示す。

第３図のものは、Ｐ−型基板３１内にＮ＋型の埋め込み
層３２及びＮ′″型のエピタキシャル層３３を堆積する
ことにより互いに分離された島領域３４を形成し、かつ
各島領域３４の端部表面には絶縁［４３５を介して多結
晶シリコン層等で構成されたフィールド・プレート３６
を形成し、ざらに各島領域３４相互間の基板表面にはＰ
＋型のチャネルカット領域３７を形成するようにしたも
のである。この集積回路では、フィールド・プレート３
６にその島領域３４に印加される電位と略等しい電位が
印加されるようになっているので、島領域端部付近にお
ける電界の集中がフィールド・プレート３６の影響によ
り緩和され、この結果、島領域３４と基板３１との間の
高耐圧化が図られている。

ところが、フィールド・プレート３６の下部の絶縁１１
１３５の膜厚が均一であるため、島領域端部付近の電界
集中の緩和には限界があり、高耐圧化にも限界がある。

第４図のものはこれを改良したものであり、島領域端部
付近で絶縁膜３５の膜厚を一部厚くすることにより耐圧
を向上させている。

しかしながら、絶縁膜３５の膜厚が一部厚くなることに
より、この上部に形成されるフィールド・プレート３６
や図示しない配線に段切れが発生し易くなり、信頼性の
点で問題がある。

ざらに上記両従来回路では島領域３４の端部からチャネ
ルカット領域３７までの距離に応じて島領域相互間の耐
圧が決定されるので、この高耐圧化を図るにはこの距離
を大きくする必要がある。このため、素子間の無駄な面
積が広く必要となり、高集積化が図りにくいという問題
もある。

（発明が解決しようとする問題点） このように高耐圧化が図られた従来の集積回路では、信
頼性が低い、高集積化しにくい、等の種々の問題がある
。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、信頼性及び高集積化を損わずに高耐
圧化を図ることができる半導体集積回路を提供すること
にある。

［発明の構成］ （問題点を解決するための手段） この発明の半導体集積回路は、第１導電型の第１半導体
領域と、上記第１半導体領域内の複数箇所に設けられた
第２導電型の第２半導体領域と、上記各第２半導体領域
の端部付近上に絶縁膜を介して設けられ、各第２半導体
領域と略等しい電位に設定された導電体層と、上記第２
半導体領域相互間の第１半導体領域において上記導電体
層端部の下部付近に設けられた溝部と、上記溝部の内部
を埋めるように設けられた誘電体もしくは絶縁体とから
構成されている。

（作用） この発明の半導体集積回路では島領域間の耐圧を向上さ
せるために内部が誘電体もしくは絶縁体で埋められた溝
部を設けることにより、上記各第２半導体領域の端部付
近上に設けられた導電体層の下部に位置する絶縁膜の膜
厚を実質的に厚くすることによって第２半導体領域と第
１半導体領域との間の耐圧の向上を図ると共に、各島領
域から伸びる空乏層の伸びをこの溝部で阻止して第２半
導体領域相互間の耐圧向上を図っている。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図（ａ）ないしくｅ）はこの発明の半導体集積回路
を製造する場合の工程を順次示す断面図である。

まず、第１図（ａ）に示すように、Ｐ−型のシリコン半
導体基板１１に対し周知の埋め込みエピタキシャル法に
よりＮ型の島領域１２を形成して阻止分離を行なう。各
島領域１２は化学的もしくは物理的エツチング技術によ
り形成された溝の内周面を所定の厚みで覆うＮ＋型埋め
込み層１３と、その上に堆積され溝を埋めるように形成
されたＮ“型エピタキシャル成長層１４とから構成され
ている。

次に第１図（ｂ）に示すように、基板１１の表面上に熱
酸化法等により０．５μｍの膜厚のシリコン酸化膜１５
を形成する。続いて、その上にフォトレジスト１６を一
様の膜厚に塗布し、上記島領域１２の相互間に開口部１
７を有するような形状にバターニングし、これをマスク
に異方性エツチング技術もしくは等方性エツチング技術
により、下部のシリコン酸化１１１５並びに基板１１の
表面を連続的に選択除去し、基板１１の表面に幅２μｍ
１深さ４μｍの溝部１８を形成する。

次に上記エツチングで使用したフォトレジスト１６を除
去した後、熱酸化法により基板表面に０．５μｍのシリ
コン酸化膜を成長させる。このとき、第１図（Ｃ）に示
すように溝部１８の内周面にも０．５μｍのシリコン酸
化膜が成長する。また、基板１１の表面上には予め０．
５μｍの膜厚のシリコン酸化膜が形成されているので、
基板表面上のシリコン酸化膜の膜厚は０．７μｍ程度に
なる。なお、第１図（Ｃ）ではこれらのシリコン酸化膜
を全て同一符号１９で示している。

次に第１図（ｄ）に示すように、ＣＶＤ法（化学的気相
成長法）により、不純物が含まれたシリコン酸化１１１
２０を１μｍの厚みに堆積する。なお、このシリコン酸
化［１２０の代わりに不純物を含まないシリコン酸化膜
を堆積してもよい。この工程により、上記溝部１８の内
部はこのシリコン酸化［９２０で完全に埋め込まれる。

さらに、シリコン酸化膜２０の堆積後はアニール処理を
必要に応じて行なう。

次に第１図（ｅ）に示すように、通常のベース拡散工程
、エミッタ・コレクタ拡散工程により、島領域１２内に
Ｐ＋型のベース領域２１を、このベース領域２１内にＮ
ゝ型のエミッタ領域２２を、Ｎ−型領域１４内にＮ＋型
のコレクタ拡散工程２３をそれぞれ形成した後、上記シ
リコン酸化Ｉ！！１２０上に不純物を含む多結晶シリコ
ン層をＣＶＤ法により堆積し、これをバターニングして
上記各島領域１２の端部上付近でかつ溝部上付近に選択
的に残してフィールド・プレート２４を形成する。なお
、このフィールド・プレート２４を構成する多結晶シリ
コン層は始め不純物を含まない状態で堆積した後に不純
物を導入するようにしてもよい。続いて、全面にＣＶＤ
法によりシリコン酸化１Ｉ２５を堆積し、さらに上記ベ
ース領域２１、エミッタ領域２２、コレクタ領域２３そ
れぞれに通じるコンタクトホールを開口した後、全面に
アルミニュームを真空蒸着法もしくはスパッタリング法
により堆積し、これをバターニングしてエミッタ電極２
６、ベース電極２７及びコレクタ電極２８をそれぞれ形
成する。

このような構造の半導体集積回路では、島領域１２に印
加される電位と略等しい電位が島領域端部付近に配置さ
れたフィールド・プレート２４にも印加されるため、従
来のものと同様に、島領域１２と基板１１との間の耐圧
向上が図られている。しかも上記実施例回路では、フィ
ールド・プレート２４下部付近には、内部が誘電体（不
純物が含まれたシリコン酸化膜２０）もしくは絶縁体（
不純物を含まないシリコン酸化１１２０）で埋められた
溝部１８が設けられているので、フィールド・プレート
下部の絶縁膜の膜厚は実質的に平坦部上でのシリコン酸
化１［１１９の膜厚よりもほぼ溝部１８の深さの分だけ
増加した状態になっている。このため、基板表面の段差
を伴わずに高耐圧化を図ることができ、フィールド・プ
レート２４やこの上に形成される図示しない配線の段切
れが防止でき、信頼性が損われることがない。しかも、
溝部１８の深さを調整することにより耐圧性能を自由に
決定することができる。

さらに、上記実施例によれば、島領域１２から伸びる空
乏層は溝部１８によりその伸びが阻止されるので、各島
領域相互間の距離を小さくしても所定の島領域間で所定
の耐圧性能を得ることができ、高集積化が実現できる。

第２図は上記実施例の変形例の構成を示す断面図である
。この変形例のものでは、溝部１８の底部にＰ＋型のチ
ャネルカット領域２９を設けることにより、島領域１２
から伸びる空乏層の伸びをざらに押さえて、島領域間の
耐圧性能の向上を図るようにしたものである。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例では島領′ｒｌＪ、１２内に縦型のバイポ
ーラトランジスタを形成した場合について説明したが、
これは二重拡散型のＭＯＳトランジスタや横型のＰＮＰ
型バイポーラトランジスタなどの素子を形成してもよい
。さらに、上記実施例では基板１１としてＰ”型のもの
を使用する場合について説明したが、これはＮ−型基板
を使用するようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、信頼性及び高集
積化を損わずに高耐圧化を図ることができる半導体集積
回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例回路を製造する際の工程を
示す断面図、第２図はその変形例の構成を示す断面図、
第３図及び第４図はそれぞれ従来回路の断面図である。 １１・・・Ｐ−型のシリコン半導体基板、１２・・・島
領域、１３・・・Ｎ“型埋め込み層、１４・・・Ｎ−型
エピタキシャル成長層、１５・・・シリコン酸化膜、１
６・・・フォトレジスト、１７・・・開口部、１８・・
・溝部、１９・・・シリコン酸化膜、２０・・・シリコ
ン酸化膜、２１・・・Ｐ＋型のベース領域、２２・・・
Ｎ＋型のエミッタ領域、２３・・・Ｎ＋型のコレクタ領
域、２４・・・フィールド・プレート、２５・・・シリ
コン酸化膜、２６・・・エミッタ電極、２７・・・ベー
ス電極、２８・・・コレクタ電極、２９・・・Ｐ＋型の
チャネルカット領域。 出願人代理人　弁理士　鈴江武彦 （ａ） □　　第１図 第１図 第２図 ｉ 第３図 第４図

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の第１半導体領域と、上記第１半導体
   領域内の複数箇所に設けられた第２導電型の第２半導体
   領域と、上記各第２半導体領域の端部付近上に絶縁膜を
   介して設けられ、各第２半導体領域と略等しい電位に設
   定された導電体層と、上記第２半導体領域相互間の第１
   半導体領域において上記導電体層端部の下部付近に設け
   られた溝部と、上記溝部の内部を埋めるように設けられ
   た誘電体もしくは絶縁体とを具備したことを特徴とする
   半導体集積回路。
2. （２）前記各第２半導体領域それぞれがこれら第２導電
   型の不純物を高濃度に含む第３半導体領域を介して前記
   第１半導体領域と接している特許請求の範囲第１項に記
   載の半導体集積回路。
3. （３）前記溝部の底部には前記第１半導体領域側に伸び
   る第１導電型の不純物を高濃度に含む第４半導体領域が
   設けられている特許請求の範囲１項に記載の半導体集積
   回路。