JP3186265B2 - バイポーラトランジスタおよびその製造方法 - Google Patents
バイポーラトランジスタおよびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タおよびその製造方法に関し、特にＩＣの構造及び製法
に関する。
タおよびその製造方法に関し、特にＩＣの構造及び製法
に関する。
【０００２】
【従来の技術】近年バイポーラトランジスタの高速化・
高性能化が急速に進められている。バイポーラトランジ
スタの高性能化には、第１に微細化による寄生容量およ
びベース抵抗の低減、第２に接合を浅くすることによる
キャリア走行時間の短縮が試みられている。具体的に
は、ｆT （カットオフ周波数）の向上、ｒｂｂ’（ベー
ス抵抗）の低下が性能の良否の指標となっている。ここ
でｒｂｂ’を例にとると、ｒｂｂ’は次式のように表す
ことができる。 ｒｂｂ’＝（ｒｂ1 ＋ ｒｂ2 ＋ｒｂ3 ） ／（エミッタ
本数） ここでそれぞれｒｂ1 、ｒｂ2 、ｒｂ3 は図３の１７、
１８、１９の抵抗に相当する。 ｒｂ1 ；真性（エミッタ直下）ベース抵抗 ｒｂ2 ；外部ベース抵抗 ｒｂ3 ；コンタクト部ベース抵抗 ダブルベースの場合 ｒｂ1 ＝ρＳ１・Ｓ1 ／（１２・ｌｅ） ｒｂ2 ＝ρＳ２・Ｓ2 ／（２・ｌｅ） ｒｂ3 ＝ρＳ３・Ｓ3 ／（６・ｌｅ） である。ここで ρＳ１；真性ベース層抵抗 ρＳ２；外部ベース層抵抗 ρＳ３；コンタクト部層抵抗 Ｓ1 ；エミッタ幅 Ｓ2 ；エミッタ・ベースコンタクト距離 Ｓ3 ；ベースコンタクト幅 ｌｅ；エミッタ長 ここからベース抵抗を低減する方法として （１）エミッタ幅を細くする。 （２）ベース・エミッタ間を短くする。 （３）各ベース層抵抗を低くする。 等が挙げられる。ここで上述のバイポーラトランジスタ
の高性能化のための微細化は、（１）と（２）に貢献し
ている。また（３）の低減には、グラフト・ベースの採
用などが行われている。
高性能化が急速に進められている。バイポーラトランジ
スタの高性能化には、第１に微細化による寄生容量およ
びベース抵抗の低減、第２に接合を浅くすることによる
キャリア走行時間の短縮が試みられている。具体的に
は、ｆT （カットオフ周波数）の向上、ｒｂｂ’（ベー
ス抵抗）の低下が性能の良否の指標となっている。ここ
でｒｂｂ’を例にとると、ｒｂｂ’は次式のように表す
ことができる。 ｒｂｂ’＝（ｒｂ1 ＋ ｒｂ2 ＋ｒｂ3 ） ／（エミッタ
本数） ここでそれぞれｒｂ1 、ｒｂ2 、ｒｂ3 は図３の１７、
１８、１９の抵抗に相当する。 ｒｂ1 ；真性（エミッタ直下）ベース抵抗 ｒｂ2 ；外部ベース抵抗 ｒｂ3 ；コンタクト部ベース抵抗 ダブルベースの場合 ｒｂ1 ＝ρＳ１・Ｓ1 ／（１２・ｌｅ） ｒｂ2 ＝ρＳ２・Ｓ2 ／（２・ｌｅ） ｒｂ3 ＝ρＳ３・Ｓ3 ／（６・ｌｅ） である。ここで ρＳ１；真性ベース層抵抗 ρＳ２；外部ベース層抵抗 ρＳ３；コンタクト部層抵抗 Ｓ1 ；エミッタ幅 Ｓ2 ；エミッタ・ベースコンタクト距離 Ｓ3 ；ベースコンタクト幅 ｌｅ；エミッタ長 ここからベース抵抗を低減する方法として （１）エミッタ幅を細くする。 （２）ベース・エミッタ間を短くする。 （３）各ベース層抵抗を低くする。 等が挙げられる。ここで上述のバイポーラトランジスタ
の高性能化のための微細化は、（１）と（２）に貢献し
ている。また（３）の低減には、グラフト・ベースの採
用などが行われている。
【０００３】また、キャリア走行時間の短縮のために、
ＭＢＥ等による薄いエピ厚をベースに適用することが行
われている。しかしながら、ベースの薄化に伴ない層抵
抗が増加し、ひいてはベース抵抗の増加を招くためグラ
フトベースの採用によるベース抵抗の低減が必須となっ
ている。図３に、ＭＢＥで形成した薄いベース層に、グ
ラフトベースを適用した従来例を示す。
ＭＢＥ等による薄いエピ厚をベースに適用することが行
われている。しかしながら、ベースの薄化に伴ない層抵
抗が増加し、ひいてはベース抵抗の増加を招くためグラ
フトベースの採用によるベース抵抗の低減が必須となっ
ている。図３に、ＭＢＥで形成した薄いベース層に、グ
ラフトベースを適用した従来例を示す。
【０００４】
【発明が解決しようとする課題】従来グラフトベースの
形成にはイオン注入法、熱拡散法を用いるため、一般に
接合が深くなり、グラフトベース下部の実効的エピタキ
シャル層厚の低下をもたらし、結果としてＣ−Ｂ間の耐
圧の低下、Ｃ−Ｂ間の接合容量の増加を招いてしまうと
いう問題点があった。
形成にはイオン注入法、熱拡散法を用いるため、一般に
接合が深くなり、グラフトベース下部の実効的エピタキ
シャル層厚の低下をもたらし、結果としてＣ−Ｂ間の耐
圧の低下、Ｃ−Ｂ間の接合容量の増加を招いてしまうと
いう問題点があった。
【０００５】本発明の目的は、バイポーラトランジスタ
のベース抵抗を低減するために設けるグラフトベースに
よって生じるＣ−Ｂ間の接合耐圧の低下、接合容量の増
加を防ぐことができるバイポーラトランジスタおよびそ
の製造方法を提供することにある。
のベース抵抗を低減するために設けるグラフトベースに
よって生じるＣ−Ｂ間の接合耐圧の低下、接合容量の増
加を防ぐことができるバイポーラトランジスタおよびそ
の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタは半導体基板の一主面上の第１の表面保護膜間
に形成された一導電型のベース層と、前記ベース層上の
エミッタ形成領域を含む領域に形成され、その両端に隣
接した領域に前記ベース層表面が露出するように形成さ
れたグラフトベース形成用保護膜と、前記第１の表面保
護膜と前記グラフトベース形成用保護膜間の前記ベース
層上に形成され、前記ベース層と同一導電型で前記ベー
ス層より高濃度の不純物を有するグラフトベース層と、
前記半導体基板全面に形成された第２の表面保護膜と前
記グラフトベース形成用保護膜に開口され、前記ベース
層に達するコンタクトに充填された多結晶シリコン成長
膜と、前記多結晶シリコン成長膜を介してイオン注入し
て前記コンタクト底部の前記ベース層表面に形成された
前記ベース層と逆導電型の高濃度エミッタとを有するこ
とを特徴として構成される。また本発明のバイポーラト
ランジスタの製造方法は半導体基板の一主面上の第１の
表面保護膜間に一導電型のベース層を形成する工程と、
前記ベース層上のエミッタ形成領域を含む領域にその両
端に隣接した領域に前記ベース層表面が露出するように
グラフトベース形成用保護膜を形成する工程と、前記第
１の表面保護膜と前記グラフトベース形成用保護膜間の
前記ベース層上に前記ベース層と同一導電型で前記ベー
ス層より高濃度の不純物を有するグラフトベース層を形
成する工程と、前記半導体基板全面に第２の表面保護膜
を形成した後、前記エミッタ形成領域の前記第２の表面
保護膜および前記グラフトベース形成用保護膜に前記ベ
ース層に達するコンタクトを形成する工程と、前記コン
タクトに多結晶シリコン成長膜を充填した後、前記多結
晶シリコン膜を介してイオン注入して前記コンタクト底
部の前記ベース層表面に前記ベース層と逆導電型の高濃
度エミッタを形成する工程とを含んで構成される。
ンジスタは半導体基板の一主面上の第１の表面保護膜間
に形成された一導電型のベース層と、前記ベース層上の
エミッタ形成領域を含む領域に形成され、その両端に隣
接した領域に前記ベース層表面が露出するように形成さ
れたグラフトベース形成用保護膜と、前記第１の表面保
護膜と前記グラフトベース形成用保護膜間の前記ベース
層上に形成され、前記ベース層と同一導電型で前記ベー
ス層より高濃度の不純物を有するグラフトベース層と、
前記半導体基板全面に形成された第２の表面保護膜と前
記グラフトベース形成用保護膜に開口され、前記ベース
層に達するコンタクトに充填された多結晶シリコン成長
膜と、前記多結晶シリコン成長膜を介してイオン注入し
て前記コンタクト底部の前記ベース層表面に形成された
前記ベース層と逆導電型の高濃度エミッタとを有するこ
とを特徴として構成される。また本発明のバイポーラト
ランジスタの製造方法は半導体基板の一主面上の第１の
表面保護膜間に一導電型のベース層を形成する工程と、
前記ベース層上のエミッタ形成領域を含む領域にその両
端に隣接した領域に前記ベース層表面が露出するように
グラフトベース形成用保護膜を形成する工程と、前記第
１の表面保護膜と前記グラフトベース形成用保護膜間の
前記ベース層上に前記ベース層と同一導電型で前記ベー
ス層より高濃度の不純物を有するグラフトベース層を形
成する工程と、前記半導体基板全面に第２の表面保護膜
を形成した後、前記エミッタ形成領域の前記第２の表面
保護膜および前記グラフトベース形成用保護膜に前記ベ
ース層に達するコンタクトを形成する工程と、前記コン
タクトに多結晶シリコン成長膜を充填した後、前記多結
晶シリコン膜を介してイオン注入して前記コンタクト底
部の前記ベース層表面に前記ベース層と逆導電型の高濃
度エミッタを形成する工程とを含んで構成される。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を説明するために工程順に
示した半導体素子の断面図である。
る。図１は本発明の一実施例を説明するために工程順に
示した半導体素子の断面図である。
【０００８】まず、図１（ａ）に示すように、Ｐ型半導
体基板１にＮ + 埋込み層２を形成したのち、Ｎ - エピタ
キシャル層３を成長させる。次に素子分離領域４をつく
ったあと、コレクタ引出部５をあけて、リンイオン注入
を行ってコレクタ直下にＮ+型のコレクタ直下高濃度域
６を形成する。その後、Ｐ型ベース層７を第１の表面保
護膜（表面保護膜１）８をマスクとして例えば厚さ５０
ｎｍホウ素を１×１０18ａｔｏｍ／ｃｍ3でつくる。
体基板１にＮ + 埋込み層２を形成したのち、Ｎ - エピタ
キシャル層３を成長させる。次に素子分離領域４をつく
ったあと、コレクタ引出部５をあけて、リンイオン注入
を行ってコレクタ直下にＮ+型のコレクタ直下高濃度域
６を形成する。その後、Ｐ型ベース層７を第１の表面保
護膜（表面保護膜１）８をマスクとして例えば厚さ５０
ｎｍホウ素を１×１０18ａｔｏｍ／ｃｍ3でつくる。
【０００９】次に図１（ｂ）に示すように、例えば酸化
膜を用いてグラフトベース（Ｇ／Ｂ）形成用保護膜９を
作り、グラフトベース（Ｇ／Ｂ）層１０として例えば厚
さ１００ｎｍ、ホウ素を１×１０20ａｔｏｍ／ｃｍ3 を
形成させる。ここでベース層及びグラフトベースの形成
には、例えばＭＢＥ（分子線エピタキシー法）、或いは
ＣＶＤ（化学的気相成長）法などを使用する。
膜を用いてグラフトベース（Ｇ／Ｂ）形成用保護膜９を
作り、グラフトベース（Ｇ／Ｂ）層１０として例えば厚
さ１００ｎｍ、ホウ素を１×１０20ａｔｏｍ／ｃｍ3 を
形成させる。ここでベース層及びグラフトベースの形成
には、例えばＭＢＥ（分子線エピタキシー法）、或いは
ＣＶＤ（化学的気相成長）法などを使用する。
【００１０】次に図１（ｃ）のように全面に例えば酸化
膜からなる第２の表面保護膜１１（あるいは、酸化膜と
窒化膜等の積層膜でもよい）を成長させた後、エミッタ
コンタクト１２を開口し、多結晶シリコン（ポリシリ）
成長膜１３を成長させる。その後、図１（ｄ）のように
Ａｓ+ Ｉ／Ｉを行い、Ｎ+ 層の高濃度エミッタ１４を形
成し、更にそれぞれの電極１５を形成する。このときエ
ミッタ、コレクタの上部にＮ型不純物をドープした多結
晶シリコン（ポリシリ）成長膜１３を残してもよい。
膜からなる第２の表面保護膜１１（あるいは、酸化膜と
窒化膜等の積層膜でもよい）を成長させた後、エミッタ
コンタクト１２を開口し、多結晶シリコン（ポリシリ）
成長膜１３を成長させる。その後、図１（ｄ）のように
Ａｓ+ Ｉ／Ｉを行い、Ｎ+ 層の高濃度エミッタ１４を形
成し、更にそれぞれの電極１５を形成する。このときエ
ミッタ、コレクタの上部にＮ型不純物をドープした多結
晶シリコン（ポリシリ）成長膜１３を残してもよい。
【００１１】次に第２の実施例を図２を使用して説明す
る。第１の実施例では集積回路中でのトランジスタの形
成を行なうためコレクタ引き出し口が上部に位置してい
るが、この発明をディスクリートトランジスタに使用す
る場合コレクタ部を図２の１６に配置する。この場合も
グラフトベースの製法は、第１の実施例と同様に行な
う。
る。第１の実施例では集積回路中でのトランジスタの形
成を行なうためコレクタ引き出し口が上部に位置してい
るが、この発明をディスクリートトランジスタに使用す
る場合コレクタ部を図２の１６に配置する。この場合も
グラフトベースの製法は、第１の実施例と同様に行な
う。
【００１２】
【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタのベース層上に、エミッタ形成領域を絶
縁保護膜で保護してグラフトベース層を形成することに
より従来のグラフトベース層と異なり、デバイスの接合
容量の増加、接合耐圧の低下をもたらすことなしにベー
ス抵抗の低下を実現することを可能とすると同時に、エ
ミッタは前記絶縁保護膜の開口に自己整合的に形成され
るためにエミッタの形成精度を向上できる効果がある。
これは即ち、デバイスの持つ性能を高周波特性、直流特
性の両面から向上させることにつながる。特に接合耐圧
は従来のグラフトベース有りのものから単純に約１５％
向上し、接合容量は約２０％向上すると計算できる。
ラトランジスタのベース層上に、エミッタ形成領域を絶
縁保護膜で保護してグラフトベース層を形成することに
より従来のグラフトベース層と異なり、デバイスの接合
容量の増加、接合耐圧の低下をもたらすことなしにベー
ス抵抗の低下を実現することを可能とすると同時に、エ
ミッタは前記絶縁保護膜の開口に自己整合的に形成され
るためにエミッタの形成精度を向上できる効果がある。
これは即ち、デバイスの持つ性能を高周波特性、直流特
性の両面から向上させることにつながる。特に接合耐圧
は従来のグラフトベース有りのものから単純に約１５％
向上し、接合容量は約２０％向上すると計算できる。
【図１】本発明の一実施例を説明するために工程順に示
したバイポーラトランジスタ素子の断面図である。
したバイポーラトランジスタ素子の断面図である。
【図２】本発明の第２の実施例を示す断面図である。
【図３】従来のバイポーラトランジスタの構造並びに製
造方法を説明するための半導体素子の断面図である。
造方法を説明するための半導体素子の断面図である。
１ Ｐ型半導体基板 ２ Ｎ+ 埋込層 ３ Ｎ- エピタキシャル層 ４ 素子分離領域 ５ コレクタ引出部 ６ コレクタ直下高濃度域 ７ Ｐ型ベース層 ８ 第１の表面保護膜（表面保護膜１） ９ Ｇ／Ｂ形成用保護膜 １０ Ｇ／Ｂ層 １１ 第２の表面保護膜（表面保護膜２） １２ エミッタコンタクト １３ 多結晶シリコン（ポリシリ）成長膜 １４ 高濃度エミッタ １５ 電極 １６ Ｎ型半導体基板 １７ 真性（エミッタ直下）ベース抵抗 １８ 外部ベース抵抗 １９ コンタクト部ベース抵抗 ２０ 従来のＧ／Ｂ層
Claims (2)
- 【請求項１】 半導体基板の一主面上の第１の表面保護
膜間に形成された一導電型のベース層と、前記ベース層
上のエミッタ形成領域を含む領域に形成され、その両端
に隣接した領域に前記ベース層表面が露出するように形
成されたグラフトベース形成用保護膜と、前記第１の表
面保護膜と前記グラフトベース形成用保護膜間の前記ベ
ース層上に形成され、前記ベース層と同一導電型で前記
ベース層より高濃度の不純物を有するグラフトベース層
と、前記半導体基板全面に形成された第２の表面保護膜
と前記グラフトベース形成用保護膜に開口され、前記ベ
ース層に達するコンタクトに充填された多結晶シリコン
成長膜と、前記多結晶シリコン成長膜を介してイオン注
入して前記コンタクト底部の前記ベース層表面に形成さ
れた前記ベース層と逆導電型の高濃度エミッタとを有す
ることを特徴とするバイポーラトランジスタ。 - 【請求項２】 半導体基板の一主面上の第１の表面保護
膜間に一導電型のベース層を形成する工程と、前記ベー
ス層上のエミッタ形成領域を含む領域にその両端に隣接
した領域に前記ベース層表面が露出するようにグラフト
ベース形成用保護膜を形成する工程と、前記第１の表面
保護膜と前記グラフトベース形成用保護膜間の前記ベー
ス層上に前記ベース層と同一導電型で前記ベース層より
高濃度の不純物を有するグラフトベース層を形成する工
程と、前記半導体基板全面に第２の表面保護膜を形成し
た後、前記エミッタ形成領域の前記第２の表面保護膜お
よび前記グラフトベース形成用保護膜に前記ベース層に
達するコンタクトを形成する工程と、前記コンタクトに
多結晶シリコン成長膜を充填した後、前記多結晶シリコ
ン膜を介してイオン注入して前記コンタクト底部の前記
ベース層表面に前記ベース層と逆導電型の高濃度エミッ
タを形成する工程とを含むことを特徴とするバイポーラ
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32387892A JP3186265B2 (ja) | 1992-12-03 | 1992-12-03 | バイポーラトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32387892A JP3186265B2 (ja) | 1992-12-03 | 1992-12-03 | バイポーラトランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177144A JPH06177144A (ja) | 1994-06-24 |
| JP3186265B2 true JP3186265B2 (ja) | 2001-07-11 |
Family
ID=18159613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32387892A Expired - Fee Related JP3186265B2 (ja) | 1992-12-03 | 1992-12-03 | バイポーラトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186265B2 (ja) |
-
1992
- 1992-12-03 JP JP32387892A patent/JP3186265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177144A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010410 |
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