JPH0548936B2 - - Google Patents
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- JPH0548936B2 JPH0548936B2 JP62247175A JP24717587A JPH0548936B2 JP H0548936 B2 JPH0548936 B2 JP H0548936B2 JP 62247175 A JP62247175 A JP 62247175A JP 24717587 A JP24717587 A JP 24717587A JP H0548936 B2 JPH0548936 B2 JP H0548936B2
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係わり、特に素子分離溝
とバイポーラ型トランジスタを有する半導体装置
に関する。
とバイポーラ型トランジスタを有する半導体装置
に関する。
従来、バイポーラ型トランジスタを有する集積
回路を高集積化、高性能化する為に、素子間の絶
縁領域の縮少と、トランジスタ領域の縮少化が行
われてきた。例えば素子間の絶縁領域を縮少する
為には、従来の選択酸化法に代えて内壁に絶縁膜
を有する溝による溝分離法が用いられる様になつ
てきた。又トランジスタ領域の縮少の為には、エ
ミツタとベースを自己整合的に形成する方法等が
用いられるようになつた。
回路を高集積化、高性能化する為に、素子間の絶
縁領域の縮少と、トランジスタ領域の縮少化が行
われてきた。例えば素子間の絶縁領域を縮少する
為には、従来の選択酸化法に代えて内壁に絶縁膜
を有する溝による溝分離法が用いられる様になつ
てきた。又トランジスタ領域の縮少の為には、エ
ミツタとベースを自己整合的に形成する方法等が
用いられるようになつた。
第４図は、素子間の絶縁分離に溝分離法を用い
た従来の半導体装置の一例の縦断面図であり、内
壁にシリコン酸化膜２１を有し、内部多結晶シリ
コン３１が埋設された溝２によつて素子間の絶縁
分離を行つている。又溝２の底面にはシリコン酸
化膜２１とＰ型シリコン基板１１との界面でのチ
ヤンネル形成を防ぐ為のP+型チヤネルストツパ
ー層１４が形成されている。
た従来の半導体装置の一例の縦断面図であり、内
壁にシリコン酸化膜２１を有し、内部多結晶シリ
コン３１が埋設された溝２によつて素子間の絶縁
分離を行つている。又溝２の底面にはシリコン酸
化膜２１とＰ型シリコン基板１１との界面でのチ
ヤンネル形成を防ぐ為のP+型チヤネルストツパ
ー層１４が形成されている。
第５図は、溝分離法の他にベース・エミツタが
自己整合的に形成されたトランジスタを有する従
来例であり、Ｐ型ベース領域１６とＮ型エミツタ
層１７とはP+型及びN+型の多結晶シリコン１９
Ａ，２０Ａで電極を形成し、そのエミツタ電極２
０Ａとベース電極１９Ａ間の距離は、ベース電極
用の多結晶シリコン１９Ａ上に成長された絶縁膜
３０の膜厚で自己整合的に決定されており、トラ
ンジスタ領域自体を縮少する事が出来た。
自己整合的に形成されたトランジスタを有する従
来例であり、Ｐ型ベース領域１６とＮ型エミツタ
層１７とはP+型及びN+型の多結晶シリコン１９
Ａ，２０Ａで電極を形成し、そのエミツタ電極２
０Ａとベース電極１９Ａ間の距離は、ベース電極
用の多結晶シリコン１９Ａ上に成長された絶縁膜
３０の膜厚で自己整合的に決定されており、トラ
ンジスタ領域自体を縮少する事が出来た。
尚第４図及び第５図において、１２はN+型埋
込層，１２ＡはN+型拡散層，１３はＮ型エピタ
キシヤル層，２３Ａ〜２３ＣはAl電極である。
込層，１２ＡはN+型拡散層，１３はＮ型エピタ
キシヤル層，２３Ａ〜２３ＣはAl電極である。
上述した従来の半導体装置は、エミツタとベー
ス電極間或いは素子間の距離は縮少されている
が、コレクタ部はコレクタ直列抵抗を下げる為に
サブコレクタとなるN+型埋込層に達するN+型拡
散層１２Ａをコレクタ電極下に形成しなければな
らない。その結果コレクタ電極の占有面積が広く
なつたり、又N+型拡散層とＰ型ベース領域１６
との距離をある程度とらないとコレクタ・ベース
間耐圧が低下したり、歩留が下るという問題点が
あり、トランジスタ自体の縮少の妨げとなつてい
た。
ス電極間或いは素子間の距離は縮少されている
が、コレクタ部はコレクタ直列抵抗を下げる為に
サブコレクタとなるN+型埋込層に達するN+型拡
散層１２Ａをコレクタ電極下に形成しなければな
らない。その結果コレクタ電極の占有面積が広く
なつたり、又N+型拡散層とＰ型ベース領域１６
との距離をある程度とらないとコレクタ・ベース
間耐圧が低下したり、歩留が下るという問題点が
あり、トランジスタ自体の縮少の妨げとなつてい
た。
本発明の目的は、上記問題点を除去し集積度の
向上した半導体装置を提供することにある。
向上した半導体装置を提供することにある。
本発明の半導体装置は、一導電型半導体基板上
に形成された高濃度の逆導電型埋込層と、該埋込
層上に形成された逆導電型エピタキシヤル層と、
前記エピタキシヤル層と埋込層を貫き前記半導体
基板内に達する溝と、前記溝の内面に設けられた
第１の絶縁膜と、前記溝内に埋込まれ前記第１の
絶縁膜に設けられた開孔部を通して前記埋込層に
接続しかつ上面に第２の絶縁膜が設けられた逆導
電型多結晶シリコンと、前記溝に囲まれた前記エ
ピタキシヤル層表面に設けられた一導電型ベース
領域と、前記ベース領域の周囲に設けられた高濃
度の一導電型グラフトベース領域と、前記溝の上
部に前記第２の絶縁膜を介して設けられかつ前記
グラフトベースに接続する一導電型多結晶シリコ
ンとを含んで構成される。
に形成された高濃度の逆導電型埋込層と、該埋込
層上に形成された逆導電型エピタキシヤル層と、
前記エピタキシヤル層と埋込層を貫き前記半導体
基板内に達する溝と、前記溝の内面に設けられた
第１の絶縁膜と、前記溝内に埋込まれ前記第１の
絶縁膜に設けられた開孔部を通して前記埋込層に
接続しかつ上面に第２の絶縁膜が設けられた逆導
電型多結晶シリコンと、前記溝に囲まれた前記エ
ピタキシヤル層表面に設けられた一導電型ベース
領域と、前記ベース領域の周囲に設けられた高濃
度の一導電型グラフトベース領域と、前記溝の上
部に前記第２の絶縁膜を介して設けられかつ前記
グラフトベースに接続する一導電型多結晶シリコ
ンとを含んで構成される。
次に、本発明について図面を参照して説明す
る。
る。
第１図は、本発明の第１の実施例の縦断面図、
第２図ａ〜ｉは第１の実施例の製造方法を説明す
るための工程順に示した半導体チツプの縦断面図
である。
第２図ａ〜ｉは第１の実施例の製造方法を説明す
るための工程順に示した半導体チツプの縦断面図
である。
第１図において、Ｐ型シリコン基板１１上には
N+型埋込層１２とＮ型エピタキシヤル層１３と
が形成されている。そして、このＮ型エピタキシ
ヤル層１３とN+型埋込層１２とを貫き、Ｐ型シ
リコン基板１１内に達する溝１Ａ，１Ｂとが形成
されている。この溝１Ａ，１Ｂ内には、溝の内面
に設けられたシリコン酸化膜２１と、この溝内に
埋込まれシリコン酸化膜２１に設けられた開孔部
を通してN+型埋込層１２に接続し、上面にシリ
コン酸化膜２５Ａが設けられたN+型多結晶シリ
コン１８とが設けられている。
N+型埋込層１２とＮ型エピタキシヤル層１３と
が形成されている。そして、このＮ型エピタキシ
ヤル層１３とN+型埋込層１２とを貫き、Ｐ型シ
リコン基板１１内に達する溝１Ａ，１Ｂとが形成
されている。この溝１Ａ，１Ｂ内には、溝の内面
に設けられたシリコン酸化膜２１と、この溝内に
埋込まれシリコン酸化膜２１に設けられた開孔部
を通してN+型埋込層１２に接続し、上面にシリ
コン酸化膜２５Ａが設けられたN+型多結晶シリ
コン１８とが設けられている。
そして、溝１Ａ，１Ｂに囲まれたＮ型エピタキ
シヤル層１３表面にはＰ型ベース領域１６とこの
Ｐ型ベース領域１６の周囲に接してP+型グラフ
トベース領域１５とが設けられている。更に、溝
１Ａ，１Ｂの上部にはシリコン酸化膜２５Ａを介
し、P+型グラフトベース領域１５に接するP+型
多結晶シリコン１９が設けられている。尚１７は
Ｎ型エミツタ領域である。
シヤル層１３表面にはＰ型ベース領域１６とこの
Ｐ型ベース領域１６の周囲に接してP+型グラフ
トベース領域１５とが設けられている。更に、溝
１Ａ，１Ｂの上部にはシリコン酸化膜２５Ａを介
し、P+型グラフトベース領域１５に接するP+型
多結晶シリコン１９が設けられている。尚１７は
Ｎ型エミツタ領域である。
以下製造方法と共に更に詳しく説明する。
まず第２図ａに示すように、Ｐ型シリコン基板
１１上にN+型埋込層１２を形成したのちＮ型エ
ピタキシヤル層１３を形成する。次にエピタキシ
ヤル層表面に熱酸化によりシリコン酸化膜２５を
形成後シリコン窒化膜２６及び気相成長法による
シリコン酸化膜２７を順次形成する、その後、フ
オトレジスト２８Ａをマスクに、シリコン酸化膜
２５，シリコン窒化膜２６，シリコン酸化膜２
７，Ｎ型エピタキシヤル層１３，N+型埋込層１
２及びＰ型シリコン基板１１をエツチングし、素
子領域３を囲む様に溝１Ａ，１Ｂを形成する。更
に、溝の底面にチヤンネル・ストツパー層１４を
形成する。尚、幅の広い溝１ＢはコレクタのAl
電極を取り出す部分である。
１１上にN+型埋込層１２を形成したのちＮ型エ
ピタキシヤル層１３を形成する。次にエピタキシ
ヤル層表面に熱酸化によりシリコン酸化膜２５を
形成後シリコン窒化膜２６及び気相成長法による
シリコン酸化膜２７を順次形成する、その後、フ
オトレジスト２８Ａをマスクに、シリコン酸化膜
２５，シリコン窒化膜２６，シリコン酸化膜２
７，Ｎ型エピタキシヤル層１３，N+型埋込層１
２及びＰ型シリコン基板１１をエツチングし、素
子領域３を囲む様に溝１Ａ，１Ｂを形成する。更
に、溝の底面にチヤンネル・ストツパー層１４を
形成する。尚、幅の広い溝１ＢはコレクタのAl
電極を取り出す部分である。
次に第２図ｂに示すように、フオトレジスト２
８Ａを除去後、溝の内壁に熱酸化によりシリコン
酸化膜２１を形成する。その後、多結晶シリコン
をその上面が、埋込層１２の上面より下になる様
に溝内に埋設しＮ型の不純物拡散を行う。
８Ａを除去後、溝の内壁に熱酸化によりシリコン
酸化膜２１を形成する。その後、多結晶シリコン
をその上面が、埋込層１２の上面より下になる様
に溝内に埋設しＮ型の不純物拡散を行う。
次に第２図ｃに示すように、フオトレジスト２
８Ｂをマスクとし、溝の素子領域側の内壁のシリ
コン酸化膜２１をエツチングし、埋込層より浅い
溝４を形成する。
８Ｂをマスクとし、溝の素子領域側の内壁のシリ
コン酸化膜２１をエツチングし、埋込層より浅い
溝４を形成する。
次に第２図ｄに示すように、この浅い溝４を多
結晶シリコンで埋設し、Ｎ型多結晶シリコン１８
の表面を酸化してシリコン酸化膜２５Ａを形成し
たのち、フイールドの気相成長のシリコン酸化膜
２７とシリコン窒化膜２６を除去する。この状態
で溝内のＮ型多結晶シリコン１８は、N+型埋込
層１２と電気的に接続されている。
結晶シリコンで埋設し、Ｎ型多結晶シリコン１８
の表面を酸化してシリコン酸化膜２５Ａを形成し
たのち、フイールドの気相成長のシリコン酸化膜
２７とシリコン窒化膜２６を除去する。この状態
で溝内のＮ型多結晶シリコン１８は、N+型埋込
層１２と電気的に接続されている。
次に第２図ｅに示すように、再び溝１Ａ，１Ｂ
上部のシリコン酸化膜２５Ａ上にＰ型不純物を含
む多結晶シリコン１９を埋設する。この時幅の狭
い溝１Ａは完全に埋設されるが、幅の広い溝１Ｂ
は、内壁部にのみ残る様に多結晶シリコンの堆積
とエツチングを行なう。
上部のシリコン酸化膜２５Ａ上にＰ型不純物を含
む多結晶シリコン１９を埋設する。この時幅の狭
い溝１Ａは完全に埋設されるが、幅の広い溝１Ｂ
は、内壁部にのみ残る様に多結晶シリコンの堆積
とエツチングを行なう。
次に第２図ｆに示すように、フオトレジスト２
８Ｃをマスクに素子領域表面のシリコン酸化膜２
５及び溝の素子領域側の内壁のシリコン酸化膜を
エツチングし内壁に沿つて、エピタキシヤル層よ
り浅い溝５を形成する。
８Ｃをマスクに素子領域表面のシリコン酸化膜２
５及び溝の素子領域側の内壁のシリコン酸化膜を
エツチングし内壁に沿つて、エピタキシヤル層よ
り浅い溝５を形成する。
次に第２図ｇに示すように、ノンドーブの多結
晶シリコンを成長し、溝内に埋設されているP+
型多結晶シリコン１９からＰ型不純物をノンドー
ブ多結晶シリコン側に拡散し、KOH，N2H4等の
溶液により、ノンドーブ多結晶シリコンのみを選
択的に除去する事によつて、浅い溝５は埋めら
れ、P+型多結晶シリコン１９と接するＮ型エピ
タキシヤル層１３内に、P+型グラフトベース領
域１５が形成される。次で溝１Ｂ上のP+型多結
晶シリコン１９とシリコン酸化膜２５Ａとをエツ
チングし開孔６を形成する。
晶シリコンを成長し、溝内に埋設されているP+
型多結晶シリコン１９からＰ型不純物をノンドー
ブ多結晶シリコン側に拡散し、KOH，N2H4等の
溶液により、ノンドーブ多結晶シリコンのみを選
択的に除去する事によつて、浅い溝５は埋めら
れ、P+型多結晶シリコン１９と接するＮ型エピ
タキシヤル層１３内に、P+型グラフトベース領
域１５が形成される。次で溝１Ｂ上のP+型多結
晶シリコン１９とシリコン酸化膜２５Ａとをエツ
チングし開孔６を形成する。
次に第２図ｈに示すように、P+型多結晶シリ
コン１９とＮ型エピタキシヤル層１３表面を酸化
する。この際、Ｐ型不純物を含む多結晶シリコン
１９の方が酸化レートが大きいためその表面には
厚い酸化膜が形成されるので、適当な酸化膜エツ
チングを行う事により、多結晶シリコン１９上の
みに酸化膜が残る様にし、素子領域のＮ型エピタ
キシヤル層１３及びN+型多結晶シリコン１８上
の開孔部の酸化膜は除去する。
コン１９とＮ型エピタキシヤル層１３表面を酸化
する。この際、Ｐ型不純物を含む多結晶シリコン
１９の方が酸化レートが大きいためその表面には
厚い酸化膜が形成されるので、適当な酸化膜エツ
チングを行う事により、多結晶シリコン１９上の
みに酸化膜が残る様にし、素子領域のＮ型エピタ
キシヤル層１３及びN+型多結晶シリコン１８上
の開孔部の酸化膜は除去する。
次に第２図ｉに示すように、Ｎ型エピタキシヤ
ル層１３上にＰ型ベース領域１６をイオン注入法
で形成後、N+型多結晶シリコン２０を形成し、
このN+型多結晶シリコン２０からＰ型ベース領
域１６にＮ型不純物を拡散しＮ型エミツタ領域１
７を形成する。
ル層１３上にＰ型ベース領域１６をイオン注入法
で形成後、N+型多結晶シリコン２０を形成し、
このN+型多結晶シリコン２０からＰ型ベース領
域１６にＮ型不純物を拡散しＮ型エミツタ領域１
７を形成する。
その後気相成長法で表面にシリコン酸化膜２９
を形成後、P+型多結晶シリコン１９及びN+型多
結晶シリコン２０上にそれぞれ開孔を設け、Al
電極２３Ａ，２３Ｂ，２３Ｃを形成する事によ
り、第１図に示した本発明の第１の実施例の半導
体装置を完成させる。
を形成後、P+型多結晶シリコン１９及びN+型多
結晶シリコン２０上にそれぞれ開孔を設け、Al
電極２３Ａ，２３Ｂ，２３Ｃを形成する事によ
り、第１図に示した本発明の第１の実施例の半導
体装置を完成させる。
このように構成された第１の実施例において
は、溝１Ａ，１Ｂはトランジスタの絶縁領域とな
る。又溝１Ｂ内のN+型多結晶シリコン１８は、
コレクタの引し出し電極の役目を果し、溝１Ｂの
上部の開孔６を通し、コレクタ電極であるAl電
極２３Ｃに接続するN+型多結晶シリコン２０に
接続されている。従つて従来問題となつていたコ
レクタ電極の占有面積が大幅に減小される。又コ
レクタ引き出し用のN+型拡散層が必要ないので
コレクタとベース間のマージンを確保しなければ
ならないという問題もなくなり、実質上ベース領
域の占有面積でトランジスタを形成する事が出来
る。
は、溝１Ａ，１Ｂはトランジスタの絶縁領域とな
る。又溝１Ｂ内のN+型多結晶シリコン１８は、
コレクタの引し出し電極の役目を果し、溝１Ｂの
上部の開孔６を通し、コレクタ電極であるAl電
極２３Ｃに接続するN+型多結晶シリコン２０に
接続されている。従つて従来問題となつていたコ
レクタ電極の占有面積が大幅に減小される。又コ
レクタ引き出し用のN+型拡散層が必要ないので
コレクタとベース間のマージンを確保しなければ
ならないという問題もなくなり、実質上ベース領
域の占有面積でトランジスタを形成する事が出来
る。
第３図は、本発明の第２の実施例を示す縦断面
図である。
図である。
この第２の実施例においては、溝１Ａ，１Ｂ中
に埋込まれたN+型多結晶シリコン１８のコレク
タ領域との接触領域を、N+型埋込層１２だけで
なく、Ｎ型エピタキシヤル層１３にまで及ばせて
いるため、第１の実施例よりコレクタ直列抵抗を
小さくできる。又、Ｎ型エミツタ領域１７をフオ
トレジストをマスクに溝１Ａ，１Ｂから離して形
成してある。従つて、エミツタベース間耐圧が高
くなると共に、マスクの目合せ等が容易となるた
め製造歩留りが向上する等の利点がある。
に埋込まれたN+型多結晶シリコン１８のコレク
タ領域との接触領域を、N+型埋込層１２だけで
なく、Ｎ型エピタキシヤル層１３にまで及ばせて
いるため、第１の実施例よりコレクタ直列抵抗を
小さくできる。又、Ｎ型エミツタ領域１７をフオ
トレジストをマスクに溝１Ａ，１Ｂから離して形
成してある。従つて、エミツタベース間耐圧が高
くなると共に、マスクの目合せ等が容易となるた
め製造歩留りが向上する等の利点がある。
以上説明したように本発明は、素子間の絶縁分
離用の溝内に埋設された多結晶シリコンをコレク
タの引き出し電極の一部として用いる事により、
コレクタ電極の広い占有面積と、コレクタ領域と
ベース領域間の広いマージンを大幅に減小させる
事が出来るので高速で集積度の向上した半導体装
置が得られる。
離用の溝内に埋設された多結晶シリコンをコレク
タの引き出し電極の一部として用いる事により、
コレクタ電極の広い占有面積と、コレクタ領域と
ベース領域間の広いマージンを大幅に減小させる
事が出来るので高速で集積度の向上した半導体装
置が得られる。
第１図は本発明の第１の実施例を示す縦断面
図、第２図ａ〜ｉは第１の実施例の製造方法を説
明するための工程順に示した半導体チツプの縦断
面図、第３図は本発明の第２の実施例を示す縦断
面図、第４図及び第５図は従来の半導体装置の一
例の縦断面図である。 １Ａ，１Ｂ……溝、２……溝、３……素子領
域、４，５……浅い溝、６……開孔、１１……Ｐ
型シリコン基板、１２……N+型埋込層、１２Ａ
……N+型拡散層、１３……Ｎ型エピタキシヤル
層、１４……P+型チヤンネルストツパー層、１
５……P+型グラフトベース領域、１６……P+型
ベース領域、１７……Ｎ型エミツタ領域、１８…
…N+型多結晶シリコン、１９，１９Ａ……P+型
多結晶シリコン、２０，２０Ａ……N+型多結晶
シリコン、２１，２２……シリコン酸化膜、２３
Ａ〜２３Ｃ……Al電極、２５，２５Ａ……シリ
コン酸化膜、２６……シリコン窒化膜、２７……
シリコン酸化膜、２８Ａ〜２８Ｃ……フオトレジ
スト、２９……シリコン酸化膜、３０……絶縁
膜、３１……多結晶シリコン。
図、第２図ａ〜ｉは第１の実施例の製造方法を説
明するための工程順に示した半導体チツプの縦断
面図、第３図は本発明の第２の実施例を示す縦断
面図、第４図及び第５図は従来の半導体装置の一
例の縦断面図である。 １Ａ，１Ｂ……溝、２……溝、３……素子領
域、４，５……浅い溝、６……開孔、１１……Ｐ
型シリコン基板、１２……N+型埋込層、１２Ａ
……N+型拡散層、１３……Ｎ型エピタキシヤル
層、１４……P+型チヤンネルストツパー層、１
５……P+型グラフトベース領域、１６……P+型
ベース領域、１７……Ｎ型エミツタ領域、１８…
…N+型多結晶シリコン、１９，１９Ａ……P+型
多結晶シリコン、２０，２０Ａ……N+型多結晶
シリコン、２１，２２……シリコン酸化膜、２３
Ａ〜２３Ｃ……Al電極、２５，２５Ａ……シリ
コン酸化膜、２６……シリコン窒化膜、２７……
シリコン酸化膜、２８Ａ〜２８Ｃ……フオトレジ
スト、２９……シリコン酸化膜、３０……絶縁
膜、３１……多結晶シリコン。
Claims (1)
- １ 一導電型半導体基板上に形成された高濃度の
逆導電型埋込層と、該埋込層上に形成された逆導
電型エピタキシヤル層と、前記エピタキシヤル層
と埋込層を貫き前記半導体基板内に達する溝と、
前記溝の内面に設けられた第１の絶縁膜と、前記
溝内に埋込まれ前記第１の絶縁膜に設けられた開
孔部を通して前記埋込層に接続しかつ上面に第２
の絶縁膜が設けられた逆導電型多結晶シリコン
と、前記溝に囲まれた前記エピタキシヤル層表面
に設けられた一導電型ベース領域と、前記ベース
領域の周囲に設けられた高濃度の一導電型グラフ
トベース領域と、前記溝の上部に前記第２の絶縁
膜を介して設けられかつ前記グラフトベースに接
続する一導電型多結晶シリコンとを含むことを特
徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247175A JPS6489365A (en) | 1987-09-29 | 1987-09-29 | Semiconductor device |
| DE3889610T DE3889610T2 (de) | 1987-09-29 | 1988-09-29 | Halbleiteranordnung mit einem Trench-Bipolartransistor. |
| US07/250,670 US4963957A (en) | 1987-09-29 | 1988-09-29 | Semiconductor device having bipolar transistor with trench |
| EP88116120A EP0310087B1 (en) | 1987-09-29 | 1988-09-29 | Semiconductor device having bipolar transistor with trench |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62247175A JPS6489365A (en) | 1987-09-29 | 1987-09-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6489365A JPS6489365A (en) | 1989-04-03 |
| JPH0548936B2 true JPH0548936B2 (ja) | 1993-07-22 |
Family
ID=17159555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62247175A Granted JPS6489365A (en) | 1987-09-29 | 1987-09-29 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4963957A (ja) |
| EP (1) | EP0310087B1 (ja) |
| JP (1) | JPS6489365A (ja) |
| DE (1) | DE3889610T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800157A (nl) * | 1988-01-25 | 1989-08-16 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| US5008210A (en) * | 1989-02-07 | 1991-04-16 | Hewlett-Packard Company | Process of making a bipolar transistor with a trench-isolated emitter |
| US5109263A (en) * | 1989-07-28 | 1992-04-28 | Hitachi, Ltd. | Semiconductor device with optimal distance between emitter and trench isolation |
| JPH04373133A (ja) * | 1991-06-24 | 1992-12-25 | Hitachi Ltd | 半導体装置 |
| US5194926A (en) * | 1991-10-03 | 1993-03-16 | Motorola Inc. | Semiconductor device having an inverse-T bipolar transistor |
| US5311055A (en) * | 1991-11-22 | 1994-05-10 | The United States Of America As Represented By The Secretary Of The Navy | Trenched bipolar transistor structures |
| US5345102A (en) * | 1992-02-28 | 1994-09-06 | Nec Corporation | Bipolar transistor having collector electrode penetrating emitter and base regions |
| JP2971246B2 (ja) * | 1992-04-15 | 1999-11-02 | 株式会社東芝 | ヘテロバイポーラトランジスタの製造方法 |
| KR960016229B1 (ko) * | 1993-09-13 | 1996-12-07 | 삼성전자 주식회사 | 반도체소자의 콘택구조 및 그 제조방법 |
| JPH07106412A (ja) * | 1993-10-07 | 1995-04-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5426059A (en) * | 1994-05-26 | 1995-06-20 | Queyssac; Daniel G. | Method of making vertically stacked bipolar semiconductor structure |
| DE4445565C2 (de) * | 1994-12-20 | 2002-10-24 | Korea Electronics Telecomm | Säulen-Bipolartransistor und Verfahren zu seiner Herstellung |
| KR0171000B1 (ko) * | 1995-12-15 | 1999-02-01 | 양승택 | 자동 정의된 베이스 전극을 갖는 바이폴라 트랜지스터 구조 및 그 제조방법 |
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| US5912501A (en) * | 1997-07-18 | 1999-06-15 | Advanced Micro Devices, Inc. | Elimination of radius of curvature effects of p-n junction avalanche breakdown using slots |
| JP3466102B2 (ja) * | 1999-03-12 | 2003-11-10 | 沖電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2001244416A (ja) * | 2000-02-29 | 2001-09-07 | Hitachi Ltd | 信号処理用半導体集積回路 |
| FR2807567A1 (fr) * | 2000-04-10 | 2001-10-12 | St Microelectronics Sa | Procede de realisation d'un transistor bipolaire |
| JP4955222B2 (ja) * | 2005-05-20 | 2012-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100818892B1 (ko) * | 2007-03-19 | 2008-04-03 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
| US9673084B2 (en) * | 2014-12-04 | 2017-06-06 | Globalfoundries Singapore Pte. Ltd. | Isolation scheme for high voltage device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1534896A (en) * | 1975-05-19 | 1978-12-06 | Itt | Direct metal contact to buried layer |
| ATE78363T1 (de) * | 1984-02-03 | 1992-08-15 | Advanced Micro Devices Inc | Bipolartransistor mit in schlitzen gebildeten aktiven elementen. |
| JPS60241261A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS61127169A (ja) * | 1984-11-24 | 1986-06-14 | Sony Corp | 半導体装置及びその製造方法 |
| JPH0719838B2 (ja) * | 1985-07-19 | 1995-03-06 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| US4887144A (en) * | 1985-07-26 | 1989-12-12 | Texas Instruments Incorporated | Topside substrate contact in a trenched semiconductor structure and method of fabrication |
| US4764801A (en) * | 1985-10-08 | 1988-08-16 | Motorola Inc. | Poly-sidewall contact transistors |
| US4910575A (en) * | 1986-06-16 | 1990-03-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and its manufacturing method |
-
1987
- 1987-09-29 JP JP62247175A patent/JPS6489365A/ja active Granted
-
1988
- 1988-09-29 DE DE3889610T patent/DE3889610T2/de not_active Expired - Fee Related
- 1988-09-29 US US07/250,670 patent/US4963957A/en not_active Expired - Fee Related
- 1988-09-29 EP EP88116120A patent/EP0310087B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4963957A (en) | 1990-10-16 |
| EP0310087A3 (en) | 1989-12-13 |
| DE3889610T2 (de) | 1994-09-01 |
| DE3889610D1 (de) | 1994-06-23 |
| EP0310087A2 (en) | 1989-04-05 |
| JPS6489365A (en) | 1989-04-03 |
| EP0310087B1 (en) | 1994-05-18 |
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