JP2003243655A - 絶縁ゲート型トランジスタ及びその製造方法 - Google Patents
絶縁ゲート型トランジスタ及びその製造方法Info
- Publication number
- JP2003243655A JP2003243655A JP2002042990A JP2002042990A JP2003243655A JP 2003243655 A JP2003243655 A JP 2003243655A JP 2002042990 A JP2002042990 A JP 2002042990A JP 2002042990 A JP2002042990 A JP 2002042990A JP 2003243655 A JP2003243655 A JP 2003243655A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- region
- semiconductor
- groove
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 239000004020 conductor Substances 0.000 claims abstract description 55
- 239000004065 semiconductor Substances 0.000 claims description 123
- 239000012535 impurity Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 3
- 210000000746 body region Anatomy 0.000 abstract description 35
- 239000010410 layer Substances 0.000 description 84
- 210000004027 cell Anatomy 0.000 description 18
- 230000015556 catabolic process Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 210000002777 columnar cell Anatomy 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
(57)【要約】
【課題】 ＦＥＴ及びＩＧＢＴ等の絶縁ゲ−ト型トラン
ジスタの高耐圧化が困難であった。 【解決手段】 Ｎ+形ドレイン領域２１とＮ形ドリフト
領域２２と多数のＦＥＴセルを構成するための多数のボ
デイ領域２３及びソ−ス領域２４を有する基板２０を用
意する。多数のＦＥＴセルを分離するように溝２７を基
板２０に形成する。溝２７の中に空乏層用絶縁膜３４ａ
を介して空乏層用導体層３５、３６、３７を配置する。
空乏層用導体層３５、３６、３７に電圧を印加するため
の手段４０を設ける。ゲ−ト電極３２によってＦＥＴが
オン制御されていない時に、空乏層用絶縁膜３４ａと導
体層３５、３６、３７の働きによってドリフト領域２２
に空乏層を発生させ、高耐圧加を図る。
ジスタの高耐圧化が困難であった。 【解決手段】 Ｎ+形ドレイン領域２１とＮ形ドリフト
領域２２と多数のＦＥＴセルを構成するための多数のボ
デイ領域２３及びソ−ス領域２４を有する基板２０を用
意する。多数のＦＥＴセルを分離するように溝２７を基
板２０に形成する。溝２７の中に空乏層用絶縁膜３４ａ
を介して空乏層用導体層３５、３６、３７を配置する。
空乏層用導体層３５、３６、３７に電圧を印加するため
の手段４０を設ける。ゲ−ト電極３２によってＦＥＴが
オン制御されていない時に、空乏層用絶縁膜３４ａと導
体層３５、３６、３７の働きによってドリフト領域２２
に空乏層を発生させ、高耐圧加を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、柱状に形成された
ボデイ領域を有する絶縁ゲート型トランジスタ及びその
製造方法に関する。
ボデイ領域を有する絶縁ゲート型トランジスタ及びその
製造方法に関する。
【０００２】
【従来の技術】動作抵抗の低減化と高耐圧化の両方を高
水準に達成することを目的として絶縁ゲート型電界効果
トランジスタ（以下ＦＥＴと言う。）を図１に示すよう
に構成することは公知である。このＦＥＴは、Ｎ形ドリ
フト領域１とＮ＋形ドレイン領域２と複数のＰ形ボデイ
領域３と複数のソース領域４とから成るシリコン半導体
基体５と、ドレイン電極６と、ソース電極７と、ゲート
電極８と、ゲート絶縁膜９と、周辺保護絶縁膜１０と、
層間絶縁膜１１とを備えている。このＦＥＴのベース領
域又はチャネル形成領域と呼ぶことのできるボデイ領域
３は特異な形状を有し、ドリフト領域１の厚み方向に深
く柱状に形成されており、その底面はドリフト領域１と
ドレイン領域２との界面近くまで達している。複数のボ
デイ領域３を柱状に形成すると、ＦＥＴのオフ期間にボ
デイ領域３とドリフト領域１との間のＰＮ接合に高い逆
方向電圧が印加された時に複数のボデイ領域３の相互間
のドリフト領域１が空乏層によって埋められ、耐圧が向
上する。また、図１の構造の場合、ドリフト領域１の比
抵抗を小さくして動作抵抗の低減化を図っても比較的高
耐圧を得ることができる。即ち、ドリフト領域１の比抵
抗を、浅いボデイ領域を有する従来の標準的な構造のＦ
ＥＴのドレイン領域の抵抗率の１／３〜１／５に設定し
ても、空乏層の働きで標準的な構造のＦＥＴと同等の耐
圧を得ることができる。
水準に達成することを目的として絶縁ゲート型電界効果
トランジスタ（以下ＦＥＴと言う。）を図１に示すよう
に構成することは公知である。このＦＥＴは、Ｎ形ドリ
フト領域１とＮ＋形ドレイン領域２と複数のＰ形ボデイ
領域３と複数のソース領域４とから成るシリコン半導体
基体５と、ドレイン電極６と、ソース電極７と、ゲート
電極８と、ゲート絶縁膜９と、周辺保護絶縁膜１０と、
層間絶縁膜１１とを備えている。このＦＥＴのベース領
域又はチャネル形成領域と呼ぶことのできるボデイ領域
３は特異な形状を有し、ドリフト領域１の厚み方向に深
く柱状に形成されており、その底面はドリフト領域１と
ドレイン領域２との界面近くまで達している。複数のボ
デイ領域３を柱状に形成すると、ＦＥＴのオフ期間にボ
デイ領域３とドリフト領域１との間のＰＮ接合に高い逆
方向電圧が印加された時に複数のボデイ領域３の相互間
のドリフト領域１が空乏層によって埋められ、耐圧が向
上する。また、図１の構造の場合、ドリフト領域１の比
抵抗を小さくして動作抵抗の低減化を図っても比較的高
耐圧を得ることができる。即ち、ドリフト領域１の比抵
抗を、浅いボデイ領域を有する従来の標準的な構造のＦ
ＥＴのドレイン領域の抵抗率の１／３〜１／５に設定し
ても、空乏層の働きで標準的な構造のＦＥＴと同等の耐
圧を得ることができる。
【０００３】
【発明が解決しようとする課題】ところで、図１の絶縁
ゲート型ＦＥＴにおけるボデイ領域３は、周知のエピタ
キシャル成長と不純物拡散を複数回繰り返して形成され
る。即ち、ドレイン領域２の上に肉薄のＮ形エピタキシ
ャル層を形成し、このエピタキシャル層にＰ形不純物を
導入してボデイ領域３のためのＰ形拡散領域を形成す
る。次に、このＮ形エピタキシャル層とＰ形拡散領域の
表面を被覆するように肉薄のＮ形エピタキシャル層を形
成し、先に形成した下側のＰ形半導体領域と連続するよ
うにＰ形不純物を導入してボデイ領域３のための上側Ｐ
形拡散領域を形成する。これを複数回繰り返すことによ
って、ボデイ領域３が柱状に素子の厚み方向に延びるよ
うに形成された図１の絶縁ゲート型電界効果トランジス
タが得られる。
ゲート型ＦＥＴにおけるボデイ領域３は、周知のエピタ
キシャル成長と不純物拡散を複数回繰り返して形成され
る。即ち、ドレイン領域２の上に肉薄のＮ形エピタキシ
ャル層を形成し、このエピタキシャル層にＰ形不純物を
導入してボデイ領域３のためのＰ形拡散領域を形成す
る。次に、このＮ形エピタキシャル層とＰ形拡散領域の
表面を被覆するように肉薄のＮ形エピタキシャル層を形
成し、先に形成した下側のＰ形半導体領域と連続するよ
うにＰ形不純物を導入してボデイ領域３のための上側Ｐ
形拡散領域を形成する。これを複数回繰り返すことによ
って、ボデイ領域３が柱状に素子の厚み方向に延びるよ
うに形成された図１の絶縁ゲート型電界効果トランジス
タが得られる。
【０００４】しかし、図１の絶縁ゲート型ＦＥＴでは、
エピタキシャル成長と拡散を複数回繰り返して形成する
必要があるため、素子の製造工程が複雑であり、比較的
コストも高かった。この種の問題はＩＧＢＴ等において
も生じる。
エピタキシャル成長と拡散を複数回繰り返して形成する
必要があるため、素子の製造工程が複雑であり、比較的
コストも高かった。この種の問題はＩＧＢＴ等において
も生じる。
【０００５】そこで、本発明の目的は、上記の問題を解
決し、且つ耐圧の向上と動作抵抗の低減化を高水準に達
成することができる新規な構造の絶縁ゲート型トランジ
スタ及びその製造方法を提供することにある。
決し、且つ耐圧の向上と動作抵抗の低減化を高水準に達
成することができる新規な構造の絶縁ゲート型トランジ
スタ及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】次に、上記課題を解決
し、上記目的を達成するための本発明を実施形態を示す
符号を参照して説明する。なお、特許請求の範囲及び本
発明の説明で参照する符号は、本発明の理解を助けるた
めのみのものであって本発明を限定するものではない。
本願請求項１の発明は、複数の絶縁ゲート型トランジス
タのセルの集合から成る絶縁ゲート型トランジスタであ
って、前記複数のセルのための複数のセル部分（１９）
を有する半導体基板（２０）と、第１及び第２の主電極
（２９、３１）と、ゲート電極（３１）と、ゲート絶縁
膜（３３）と、空乏層用絶縁膜（３４）と、空乏層用導
体層（３５）と、電圧印加手段とを備え、前記複数のセ
ル部分（１９）を互いに分離するように前記半導体基板
に溝（２７）が形成され、前記溝（２７）は前記半導体
基板の一方の主面に入口を有するように形成され、前記
半導体基板の各セル部分（１９）は、前記溝の壁面に露
出する表面を有するように配置された第１導電形の第１
の半導体領域（２２）と、前記半導体基板の一方の主面
と前記第１の半導体領域（２２）との間に配置され且つ
前記一方の主面に露出する表面を有している第２導電形
の第２の半導体領域（２３）と、前記一方の主面と前記
第２の半導体領域（２３）との間に配置され且つ前記一
方の主面に露出する表面を有している第１導電形の第３
の半導体領域（２４）とをそれぞれ備えており、前記第
２の半導体領域（２３）は前記第１の半導体領域（２
２）と前記第３の半導体領域（２４）との間において露
出するチャネル用表面を有し、前記第１の主電極（２
９）は前記半導体基板（２０）の前記一方の主面に配置
され且つ各セル部分の前記第２及び第３の半導体領域
（２３、２４）にそれぞれ接続され、前記第２の主電極
（３１）は前記第１の半導体領域（２２）に直接に又は
別の半導体領域を介して接続され、前記ゲート絶縁膜
（３３）は前記第２の半導体領域（２３）の前記チャネ
ル用表面を覆うように配置され、前記ゲート電極（３
１）は前記ゲート絶縁膜（３３）に隣接配置され、空乏
層用絶縁膜（３４）は前記溝の壁面に配置され、空乏層
用導体層（３５）は前記溝の中に配置され且つ前記空乏
層用絶縁膜（３４）に隣接配置され、前記電圧印加手段
は、前記第１及び第２の半導体領域（２２、２３）間の
ＰＮ接合に逆方向電圧が印加され且つ前記第２の半導体
領域にチャネルが形成されていない状態において前記第
１の半導体領域（２２）に空乏層を形成するための電圧
を前記空乏層用導体層（３５）に供給するものであるこ
とを特徴とする絶縁ゲート型トランジスタに係るもので
ある。
し、上記目的を達成するための本発明を実施形態を示す
符号を参照して説明する。なお、特許請求の範囲及び本
発明の説明で参照する符号は、本発明の理解を助けるた
めのみのものであって本発明を限定するものではない。
本願請求項１の発明は、複数の絶縁ゲート型トランジス
タのセルの集合から成る絶縁ゲート型トランジスタであ
って、前記複数のセルのための複数のセル部分（１９）
を有する半導体基板（２０）と、第１及び第２の主電極
（２９、３１）と、ゲート電極（３１）と、ゲート絶縁
膜（３３）と、空乏層用絶縁膜（３４）と、空乏層用導
体層（３５）と、電圧印加手段とを備え、前記複数のセ
ル部分（１９）を互いに分離するように前記半導体基板
に溝（２７）が形成され、前記溝（２７）は前記半導体
基板の一方の主面に入口を有するように形成され、前記
半導体基板の各セル部分（１９）は、前記溝の壁面に露
出する表面を有するように配置された第１導電形の第１
の半導体領域（２２）と、前記半導体基板の一方の主面
と前記第１の半導体領域（２２）との間に配置され且つ
前記一方の主面に露出する表面を有している第２導電形
の第２の半導体領域（２３）と、前記一方の主面と前記
第２の半導体領域（２３）との間に配置され且つ前記一
方の主面に露出する表面を有している第１導電形の第３
の半導体領域（２４）とをそれぞれ備えており、前記第
２の半導体領域（２３）は前記第１の半導体領域（２
２）と前記第３の半導体領域（２４）との間において露
出するチャネル用表面を有し、前記第１の主電極（２
９）は前記半導体基板（２０）の前記一方の主面に配置
され且つ各セル部分の前記第２及び第３の半導体領域
（２３、２４）にそれぞれ接続され、前記第２の主電極
（３１）は前記第１の半導体領域（２２）に直接に又は
別の半導体領域を介して接続され、前記ゲート絶縁膜
（３３）は前記第２の半導体領域（２３）の前記チャネ
ル用表面を覆うように配置され、前記ゲート電極（３
１）は前記ゲート絶縁膜（３３）に隣接配置され、空乏
層用絶縁膜（３４）は前記溝の壁面に配置され、空乏層
用導体層（３５）は前記溝の中に配置され且つ前記空乏
層用絶縁膜（３４）に隣接配置され、前記電圧印加手段
は、前記第１及び第２の半導体領域（２２、２３）間の
ＰＮ接合に逆方向電圧が印加され且つ前記第２の半導体
領域にチャネルが形成されていない状態において前記第
１の半導体領域（２２）に空乏層を形成するための電圧
を前記空乏層用導体層（３５）に供給するものであるこ
とを特徴とする絶縁ゲート型トランジスタに係るもので
ある。
【０００７】なお、請求項２に示すように、更に、前記
第１の半導体領域（２２）と前記半導体基板（２０）の
他方の主面との間に前記第１の半導体領域（２２）より
も高い不純物濃度を有する第４の半導体領域（２１）を
有し、前記第２の主電極（３１）が前記第４の半導体領
域（２１）に接続されていることが望ましい。また、請
求項３に示すように、更に、前記第１の半導体領域（２
２）と前記半導体基板（２０）の他方の主面との間に配
置され且つ前記第１の半導体領域（２２）よりも高い不
純物濃度を有している第４の半導体領域（２１ａ）と、
前記第４の半導体領域（２１ａ）と前記半導体基板（２
０）の他方の主面との間に配置され且つ第２の導電形を
有している第５の半導体領域（２１ｂ）とを有し、前記
第２の主電極（３１ａ）は前記第５の半導体領域（２１
ｂ）に接続されていることが望ましい。また、請求項４
に示すように、前記第２の半導体領域（２３）の前記チ
ャネル表面は前記溝の中に露出していることが望まし
い。また、請求項５に示すように、前記第２の半導体領
域（２３）の前記チャネル表面を前記半導体基板（２
０）の一方の主面に露出させることができるい。また、
請求項６に示すように、前記電圧印加手段は、前記ゲー
ト電極（３２）と前記空乏層用導体層（３５）との間に
接続された第１の定電圧素子と、前記空乏層用導体層
（３５）と前記第２の主電極（３１）との間に接続され
た第２の定電圧素子とから成ることが望ましい。また、
請求項７に示すように、請求項１に記載の絶縁ゲ−ト型
トランジスタを、前記第１の半導体領域（２２）を得る
ための第１の導電形半導体領域を有する基板（２０）を
用意する工程と、前記基板（２０）に前記第２及び第３
の半導体領域(２３、２４)を不純物拡散で形成する工程
と、前記第２及び第３の半導体領域(２３、２４)の形成
工程の後又は前に前記溝（２７）を形成する工程と、前
記溝（２７）の壁面に前記空乏層用絶縁膜（２４ａ）を
形成する工程と、前記溝（２７）の中に前記空乏層用導
体層（３５）を形成する工程と、前記ゲ−ト絶縁膜（３
３）を介して前記チャネル表面に対向するようにゲ−ト
電極（３２）を形成する工程とで形成することが望まし
い。
第１の半導体領域（２２）と前記半導体基板（２０）の
他方の主面との間に前記第１の半導体領域（２２）より
も高い不純物濃度を有する第４の半導体領域（２１）を
有し、前記第２の主電極（３１）が前記第４の半導体領
域（２１）に接続されていることが望ましい。また、請
求項３に示すように、更に、前記第１の半導体領域（２
２）と前記半導体基板（２０）の他方の主面との間に配
置され且つ前記第１の半導体領域（２２）よりも高い不
純物濃度を有している第４の半導体領域（２１ａ）と、
前記第４の半導体領域（２１ａ）と前記半導体基板（２
０）の他方の主面との間に配置され且つ第２の導電形を
有している第５の半導体領域（２１ｂ）とを有し、前記
第２の主電極（３１ａ）は前記第５の半導体領域（２１
ｂ）に接続されていることが望ましい。また、請求項４
に示すように、前記第２の半導体領域（２３）の前記チ
ャネル表面は前記溝の中に露出していることが望まし
い。また、請求項５に示すように、前記第２の半導体領
域（２３）の前記チャネル表面を前記半導体基板（２
０）の一方の主面に露出させることができるい。また、
請求項６に示すように、前記電圧印加手段は、前記ゲー
ト電極（３２）と前記空乏層用導体層（３５）との間に
接続された第１の定電圧素子と、前記空乏層用導体層
（３５）と前記第２の主電極（３１）との間に接続され
た第２の定電圧素子とから成ることが望ましい。また、
請求項７に示すように、請求項１に記載の絶縁ゲ−ト型
トランジスタを、前記第１の半導体領域（２２）を得る
ための第１の導電形半導体領域を有する基板（２０）を
用意する工程と、前記基板（２０）に前記第２及び第３
の半導体領域(２３、２４)を不純物拡散で形成する工程
と、前記第２及び第３の半導体領域(２３、２４)の形成
工程の後又は前に前記溝（２７）を形成する工程と、前
記溝（２７）の壁面に前記空乏層用絶縁膜（２４ａ）を
形成する工程と、前記溝（２７）の中に前記空乏層用導
体層（３５）を形成する工程と、前記ゲ−ト絶縁膜（３
３）を介して前記チャネル表面に対向するようにゲ−ト
電極（３２）を形成する工程とで形成することが望まし
い。
【０００８】
【発明の効果】本願各請求項の発明は次の効果を有す
る。 （１） 半導体基板（２０）の中に溝（２７）が形成さ
れ、この溝（２７）の中に少なくとも１つの空乏層用絶
縁膜(３４ａ)及び導体層（３５）が配置されている。こ
のため、絶縁ゲ−ト型トランジスタのオフ状態時に空乏
層用絶縁膜(３４ａ)及び導体層（３５）の働きで第１の
半導体領域（２２）に空乏層を生成することができ、耐
圧向上を図ることができる。なお、耐圧が従来と同一で
良い場合には、第１の半導体領域（２２）の抵抗率を従
来よりも小さくしてオン状態における第１の半導体領域
（２２）の抵抗値を従来よりも小さくすることができ
る。 （２）第１の半導体領域（２２）の厚みを、複数回のエ
ピタキシャル成長工程を伴わないで容易に厚くすること
ができる。
る。 （１） 半導体基板（２０）の中に溝（２７）が形成さ
れ、この溝（２７）の中に少なくとも１つの空乏層用絶
縁膜(３４ａ)及び導体層（３５）が配置されている。こ
のため、絶縁ゲ−ト型トランジスタのオフ状態時に空乏
層用絶縁膜(３４ａ)及び導体層（３５）の働きで第１の
半導体領域（２２）に空乏層を生成することができ、耐
圧向上を図ることができる。なお、耐圧が従来と同一で
良い場合には、第１の半導体領域（２２）の抵抗率を従
来よりも小さくしてオン状態における第１の半導体領域
（２２）の抵抗値を従来よりも小さくすることができ
る。 （２）第１の半導体領域（２２）の厚みを、複数回のエ
ピタキシャル成長工程を伴わないで容易に厚くすること
ができる。
【０００９】
【第１の実施形態】次に、図２乃至図１１を参照して本
発明の実施形態に従う絶縁ゲート型電界効果トランジス
タを説明する。
発明の実施形態に従う絶縁ゲート型電界効果トランジス
タを説明する。
【００１０】図２は本発明の第１の実施形態に従う複数
の微小ＦＥＴ即ちセルの集まりから成る縦形絶縁ゲート
型電界効果トランジスタ即ちＦＥＴの半導体基板２０の
表面の一部を示す平面図であり、図３はＦＥＴの図２の
Ａ−Ａ線の一部に相当する部分を示す断面図であり、図
４は図２のＢ−Ｂ線に相当する部分を示す断面図であ
る。このＦＥＴを構成するシリコン半導体基板２０は、
溝２７によって碁盤の目状に分割された複数のＦＥＴセ
ル部分１９を有する。複数のセル部分１９は図３に示す
ようにＮ＋形（第１導電形）半導体から成るＮ＋形ドレ
イン領域２１の上に配置されている。各セル部分１９
は、Ｎ形即ち第１導電形の第１の半導体領域としてのド
リフト領域２２と、Ｐ形即ち第２導電形の第２の半導体
領域としてのボデイ領域２３と、Ｎ形の第３の半導体領
域としてのソース領域２４とを備えている。なお、Ｎ＋
形ドレイン領域２１を低抵抗又は第１のドレイン領域、
Ｎ形ドリフト領域を高抵抗又は第２のドレイン領域と呼
ぶこともできる。
の微小ＦＥＴ即ちセルの集まりから成る縦形絶縁ゲート
型電界効果トランジスタ即ちＦＥＴの半導体基板２０の
表面の一部を示す平面図であり、図３はＦＥＴの図２の
Ａ−Ａ線の一部に相当する部分を示す断面図であり、図
４は図２のＢ−Ｂ線に相当する部分を示す断面図であ
る。このＦＥＴを構成するシリコン半導体基板２０は、
溝２７によって碁盤の目状に分割された複数のＦＥＴセ
ル部分１９を有する。複数のセル部分１９は図３に示す
ようにＮ＋形（第１導電形）半導体から成るＮ＋形ドレ
イン領域２１の上に配置されている。各セル部分１９
は、Ｎ形即ち第１導電形の第１の半導体領域としてのド
リフト領域２２と、Ｐ形即ち第２導電形の第２の半導体
領域としてのボデイ領域２３と、Ｎ形の第３の半導体領
域としてのソース領域２４とを備えている。なお、Ｎ＋
形ドレイン領域２１を低抵抗又は第１のドレイン領域、
Ｎ形ドリフト領域を高抵抗又は第２のドレイン領域と呼
ぶこともできる。
【００１１】半導体基板２０は互いに対向している第１
即ち一方の主面２５と第２即ち他方の主面２６とを有す
る。セル部分１９を電気的に分離するための溝２７は、
半導体基板２０の第１の主面２５に図２に示すように格
子状に形成されている。この溝２７はトレンチ又は堀と
も呼ぶことができるものであって、平面的に見てＮ＋形
ソース領域２４を囲むように形成され且つ第１の主面２
５に対して垂直方向に延びている。この溝２７の深さ
は、図３から明らかなように、第１の主面２５を基準に
してＰ形ボデイ領域２３よりも深い。また、この溝２７
の深さは第１の主面２５からＮ＋形ドレイン領域２１ま
での距離よりも浅い。従って、溝２７の底面とＮ＋形ド
レイン領域２１との間にＮ形ドリフト領域２２の一部が
残存し、各セル部分１９のＮ形ドリフト領域２２はＮ＋
形ドレイン領域２１の近くで互いに連続している。
即ち一方の主面２５と第２即ち他方の主面２６とを有す
る。セル部分１９を電気的に分離するための溝２７は、
半導体基板２０の第１の主面２５に図２に示すように格
子状に形成されている。この溝２７はトレンチ又は堀と
も呼ぶことができるものであって、平面的に見てＮ＋形
ソース領域２４を囲むように形成され且つ第１の主面２
５に対して垂直方向に延びている。この溝２７の深さ
は、図３から明らかなように、第１の主面２５を基準に
してＰ形ボデイ領域２３よりも深い。また、この溝２７
の深さは第１の主面２５からＮ＋形ドレイン領域２１ま
での距離よりも浅い。従って、溝２７の底面とＮ＋形ド
レイン領域２１との間にＮ形ドリフト領域２２の一部が
残存し、各セル部分１９のＮ形ドリフト領域２２はＮ＋
形ドレイン領域２１の近くで互いに連続している。
【００１２】各セル部分１９に対しての共通のドレイン
領域２１は半導体基板２０の第２の主面２６に露出する
ように配置されている。
領域２１は半導体基板２０の第２の主面２６に露出する
ように配置されている。
【００１３】Ｎ形ドリフト領域２２は、基板として機能
するドレイン領域２１上に１回のエピタキシャル成長で
形成されたＮ形領域であり、ドレイン領域２１よりも低
い不純物濃度及び高い抵抗率を有する。しかし、Ｎ形ド
リフト領域２２の不純物濃度は図１の従来のＦＥＴのド
リフト領域１の不純物濃度よりも低く、且つドリフト領
域２２の抵抗率は図１の従来のＦＥＴの抵抗率の１／５
〜１／３である。ドリフト領域２２とドレイン領域２１
との境界は半導体基板２０の第１及び第２の主面２５、
２６に対して平行である。
するドレイン領域２１上に１回のエピタキシャル成長で
形成されたＮ形領域であり、ドレイン領域２１よりも低
い不純物濃度及び高い抵抗率を有する。しかし、Ｎ形ド
リフト領域２２の不純物濃度は図１の従来のＦＥＴのド
リフト領域１の不純物濃度よりも低く、且つドリフト領
域２２の抵抗率は図１の従来のＦＥＴの抵抗率の１／５
〜１／３である。ドリフト領域２２とドレイン領域２１
との境界は半導体基板２０の第１及び第２の主面２５、
２６に対して平行である。
【００１４】Ｐ形ボデイ領域２３は、Ｎ形ドリフト領域
２２と第１の主面２５との間に配置されている。１回の
不純物拡散で形成されたＰ形ボデイ領域２３とＮ形ドリ
フト領域２２との境界は第１及び第２の主面２５、２６
に対して平行である。Ｐ形ボデイ領域２３のＰ形不純物
濃度はＮ形ドリフト領域２２のＮ形不純物濃度よりも高
い。ボデイ領域２３は第１の主面２５に露出し且つ溝２
７にも露出している。ボデイ領域２３のチャネル部分２
８は図３で点線で示すように溝２７に面している。即
ち、チャネル部分２８の表面は溝２７に露出し、ソース
領域２４からドリフト領域２２に向って縦方向に延びて
いる。格子状溝２７によって区画されたＰ形ボデイ領域
２３は平面的に見て四角形である。しかし、ボデイ領域
２３の平面形状を円形等の別の形状にすることができ
る。
２２と第１の主面２５との間に配置されている。１回の
不純物拡散で形成されたＰ形ボデイ領域２３とＮ形ドリ
フト領域２２との境界は第１及び第２の主面２５、２６
に対して平行である。Ｐ形ボデイ領域２３のＰ形不純物
濃度はＮ形ドリフト領域２２のＮ形不純物濃度よりも高
い。ボデイ領域２３は第１の主面２５に露出し且つ溝２
７にも露出している。ボデイ領域２３のチャネル部分２
８は図３で点線で示すように溝２７に面している。即
ち、チャネル部分２８の表面は溝２７に露出し、ソース
領域２４からドリフト領域２２に向って縦方向に延びて
いる。格子状溝２７によって区画されたＰ形ボデイ領域
２３は平面的に見て四角形である。しかし、ボデイ領域
２３の平面形状を円形等の別の形状にすることができ
る。
【００１５】Ｎ＋形ソース領域２４はＰ形ボデイ領域２
３の中に不純物拡散によって形成されている。このソー
ス領域２４は図２から明らかなように平面的に見て四角
形の環状であり、上面が半導体基板２０の第１の主面２
５に露出し、その底面及び内周側面がＰ形ボデイ領域２
３に隣接し、外周側面が溝２７に露出している。
３の中に不純物拡散によって形成されている。このソー
ス領域２４は図２から明らかなように平面的に見て四角
形の環状であり、上面が半導体基板２０の第１の主面２
５に露出し、その底面及び内周側面がＰ形ボデイ領域２
３に隣接し、外周側面が溝２７に露出している。
【００１６】半導体基板２０の第１の主面２５上に第１
の主電極としてのソース電極２９が配置されている。こ
のソース電極２９は例えばアルミニウム蒸着層から成
り、各ＦＥＴセルのソース領域２４に接続されていると
共にボデイ領域２３にも接続されている。また、ソース
電極２９は半導体基板２０の第１の主面２５上の絶縁層
３０の上にも延在し、各ＦＥＴセルのソース領域２４を
並列に接続している。
の主電極としてのソース電極２９が配置されている。こ
のソース電極２９は例えばアルミニウム蒸着層から成
り、各ＦＥＴセルのソース領域２４に接続されていると
共にボデイ領域２３にも接続されている。また、ソース
電極２９は半導体基板２０の第１の主面２５上の絶縁層
３０の上にも延在し、各ＦＥＴセルのソース領域２４を
並列に接続している。
【００１７】例えばアルミニウム蒸着層から成る第２の
主電極としてのドレイン電極３１は半導体基板２０の第
２の主面２６に配置され且つＮ＋形ドレイン領域２１に
接続されている。
主電極としてのドレイン電極３１は半導体基板２０の第
２の主面２６に配置され且つＮ＋形ドレイン領域２１に
接続されている。
【００１８】ゲート電極３２は、溝２７の中に配置され
ている。溝２７が平面的に見て格子状であるので、ゲー
ト電極３２も格子状に形成されている。ゲート電極３２
は不純物がドープされた多結晶シリコンから成る。
ている。溝２７が平面的に見て格子状であるので、ゲー
ト電極３２も格子状に形成されている。ゲート電極３２
は不純物がドープされた多結晶シリコンから成る。
【００１９】ゲート絶縁膜３３はシリコン酸化膜から成
り、溝２７の壁面に形成されている。即ち、ゲート絶縁
膜３３は溝２７に露出するボデイ領域２３のチャネル部
分２８の露出表面を覆うように形成されている。従っ
て、ゲート電極３１はゲート絶縁膜３３を介してチャネ
ル形成部分２８及びソース領域２４の一部及びドリフト
領域２２の一部に対向している。
り、溝２７の壁面に形成されている。即ち、ゲート絶縁
膜３３は溝２７に露出するボデイ領域２３のチャネル部
分２８の露出表面を覆うように形成されている。従っ
て、ゲート電極３１はゲート絶縁膜３３を介してチャネ
ル形成部分２８及びソース領域２４の一部及びドリフト
領域２２の一部に対向している。
【００２０】溝２７は高耐圧ＦＥＴを得るために異方性
エッチングによって比較的深く形成されている。溝２７
の中には絶縁膜３４で相互に分離された不純物ドープの
多結晶シリコンから成る第１、第２及び第３の空乏層用
導体層３５、３６、３７が設けられている。
エッチングによって比較的深く形成されている。溝２７
の中には絶縁膜３４で相互に分離された不純物ドープの
多結晶シリコンから成る第１、第２及び第３の空乏層用
導体層３５、３６、３７が設けられている。
【００２１】不純物ドープの多結晶シリコンから成るゲ
ート電極３２、第１、第２及び第３の空乏層用導体層３
５、３６、３７は、幅及び厚みがそれぞれ等しく、且つ
等間隔に配置されている。溝２７内の絶縁膜３４は、Ｎ
形ドリフト領域２２に空乏層を生じさせるために溝２７
の壁面に配置された空乏層用絶縁膜３４ａと、ゲート電
極３２、第１、第２及び第３の空乏層用導体層３５、３
６、３７を相互に分離するための層間絶縁膜３４ｂとか
ら成る。空乏層用絶縁膜３４ａはゲート絶縁膜３３に連
続している。
ート電極３２、第１、第２及び第３の空乏層用導体層３
５、３６、３７は、幅及び厚みがそれぞれ等しく、且つ
等間隔に配置されている。溝２７内の絶縁膜３４は、Ｎ
形ドリフト領域２２に空乏層を生じさせるために溝２７
の壁面に配置された空乏層用絶縁膜３４ａと、ゲート電
極３２、第１、第２及び第３の空乏層用導体層３５、３
６、３７を相互に分離するための層間絶縁膜３４ｂとか
ら成る。空乏層用絶縁膜３４ａはゲート絶縁膜３３に連
続している。
【００２２】第１、第２及び第３の空乏層用導体層３
５、３６、３７は、空乏層用絶縁膜３４ａを介してＮ形
ドリフト領域２２に対向している。ゲート電極３２、第
１、第２及び第３の空乏層用導体層３５、３６、３７は
電圧印加手段４０に接続され、ドレイン電極３１よりも
低い電位が付与される。これにより、ドリフト領域２２
にドレイン電流が流れていない時に、第１、第２及び第
３の空乏層用導体層３５，３６、３７が周知のフィール
ドプレートと同様にＮ形ドリフト領域２２に空乏層を生
成するための導体層として機能する。なお、ゲート電極
３２もＮ形ドリフト領域２２に空乏層を生成する機能を
有する。
５、３６、３７は、空乏層用絶縁膜３４ａを介してＮ形
ドリフト領域２２に対向している。ゲート電極３２、第
１、第２及び第３の空乏層用導体層３５、３６、３７は
電圧印加手段４０に接続され、ドレイン電極３１よりも
低い電位が付与される。これにより、ドリフト領域２２
にドレイン電流が流れていない時に、第１、第２及び第
３の空乏層用導体層３５，３６、３７が周知のフィール
ドプレートと同様にＮ形ドリフト領域２２に空乏層を生
成するための導体層として機能する。なお、ゲート電極
３２もＮ形ドリフト領域２２に空乏層を生成する機能を
有する。
【００２３】半導体基板２０の第1の主面２５上の絶縁
膜３０には、ソ−ス接続用開口３８が設けられ、各セル
部分１９のソ−ス領域２４、P形ボデイ領域２３にソ−
ス電極２９が接続されている。図３には示されていない
が図４に示すように絶縁膜３０の上に電圧印加手段４０
として多結晶シリコンから成る第１、第２、第３及び第
４のツェナ−ダイオ−ド４１、４２、４３、４４が設け
られている。定電圧素子としての第１〜第４のツェナ−
ダイオ−ド４１〜４４は、図５に示すように互いに直列
に接続され、直列回路の一端及び他端の導体４５、４６
の他に中間導体４７、４８、４９が設けられている。ツ
ェナ−ダイオ−ド４１、４２、４３、４４とゲ−ト電極
３２、第１、第２及び第３の空乏層用導体層３５、３
６、３７との間の電気的接続を可能にするために、図４
に示すように半導体基板２０の周辺部においてゲ−ト電
極３２、第１、第２及び第３の空乏層用導体層３５、３
６、３７が階段状に露出され、第１、第２、第３及び第
４の接続導体５０、５１、５２、５３が設けられてい
る。導体５０は図示されていないゲ−ト信号入力端子に
接続されていると共に導体４５に接続されている。導体
５１、５２、５３は中間導体４７、４８、４９に接続さ
れている。ツェナ−ダイオ−ド４４の端子導体４６はド
レイン電極３１に接続されている。なお、導体４５〜４
９と導体５０〜５３との間の接続は、ワイヤによる接
続、又は導体５０〜５３の上に絶縁層を設け,この絶縁
層に至る貫通孔を設け、各貫通孔に導体を充填し、この
充填導体と導体４５〜４９とを接続することのよって達
成される。
膜３０には、ソ−ス接続用開口３８が設けられ、各セル
部分１９のソ−ス領域２４、P形ボデイ領域２３にソ−
ス電極２９が接続されている。図３には示されていない
が図４に示すように絶縁膜３０の上に電圧印加手段４０
として多結晶シリコンから成る第１、第２、第３及び第
４のツェナ−ダイオ−ド４１、４２、４３、４４が設け
られている。定電圧素子としての第１〜第４のツェナ−
ダイオ−ド４１〜４４は、図５に示すように互いに直列
に接続され、直列回路の一端及び他端の導体４５、４６
の他に中間導体４７、４８、４９が設けられている。ツ
ェナ−ダイオ−ド４１、４２、４３、４４とゲ−ト電極
３２、第１、第２及び第３の空乏層用導体層３５、３
６、３７との間の電気的接続を可能にするために、図４
に示すように半導体基板２０の周辺部においてゲ−ト電
極３２、第１、第２及び第３の空乏層用導体層３５、３
６、３７が階段状に露出され、第１、第２、第３及び第
４の接続導体５０、５１、５２、５３が設けられてい
る。導体５０は図示されていないゲ−ト信号入力端子に
接続されていると共に導体４５に接続されている。導体
５１、５２、５３は中間導体４７、４８、４９に接続さ
れている。ツェナ−ダイオ−ド４４の端子導体４６はド
レイン電極３１に接続されている。なお、導体４５〜４
９と導体５０〜５３との間の接続は、ワイヤによる接
続、又は導体５０〜５３の上に絶縁層を設け,この絶縁
層に至る貫通孔を設け、各貫通孔に導体を充填し、この
充填導体と導体４５〜４９とを接続することのよって達
成される。
【００２４】次に、図６〜図１１を参照して図２〜図５
に示すＦＥＴの製造方法について説明する。まず、図６
に示すように、ドリフト領域２２としてのＮ形シリコン
半導体基板２０を用意し、その一方の主面にＰ形不純物
を拡散してボデイ領域２３を形成し、更にこのボデイ領
域２３にＮ形不純物を拡散して複数のソ−ス領域２４を
形成する。ソ−ス領域２４は、図７の工程で溝２７によ
って除去される部分を含むように形成する。また、Ｎ形
半導体基板２０の他方の主面にはＮ形不純物を拡散して
ドレイン領域２１を形成する。なお、ボデイ領域２３及
びソ−ス領域２４は、図７の溝２７の形成工程の後に形
成することもできる。
に示すＦＥＴの製造方法について説明する。まず、図６
に示すように、ドリフト領域２２としてのＮ形シリコン
半導体基板２０を用意し、その一方の主面にＰ形不純物
を拡散してボデイ領域２３を形成し、更にこのボデイ領
域２３にＮ形不純物を拡散して複数のソ−ス領域２４を
形成する。ソ−ス領域２４は、図７の工程で溝２７によ
って除去される部分を含むように形成する。また、Ｎ形
半導体基板２０の他方の主面にはＮ形不純物を拡散して
ドレイン領域２１を形成する。なお、ボデイ領域２３及
びソ−ス領域２４は、図７の溝２７の形成工程の後に形
成することもできる。
【００２５】次に、一方の主面２５に垂直方向のエッチ
ング速度が水平方向のエッチング速度よりも速い周知の
異方向エッチング方法によって、図７に示すように半導
体基板２０の第１の主面２５にトレンチ溝２７を形成す
る。溝２７は図６のソ−ス領域２４を分断するように形
成するので、ソ−ス領域２４の側面を溝２７に確実に露
出させることができる。
ング速度が水平方向のエッチング速度よりも速い周知の
異方向エッチング方法によって、図７に示すように半導
体基板２０の第１の主面２５にトレンチ溝２７を形成す
る。溝２７は図６のソ−ス領域２４を分断するように形
成するので、ソ−ス領域２４の側面を溝２７に確実に露
出させることができる。
【００２６】次に、図７の半導体基板２０に熱処理を施
して、図８に示すようにトレンチ溝２７の底面と壁面に
シリコン酸化膜から成る絶縁膜６０を形成する。なお、
絶縁膜６０の上面はゲ−ト絶縁膜３３として機能し、下
部は空乏層用絶縁膜３４ａとして機能する。このとき、
半導体基板２０の主面２５，２６等にも絶縁膜が形成さ
れるが、これ等の図示は省略さている。
して、図８に示すようにトレンチ溝２７の底面と壁面に
シリコン酸化膜から成る絶縁膜６０を形成する。なお、
絶縁膜６０の上面はゲ−ト絶縁膜３３として機能し、下
部は空乏層用絶縁膜３４ａとして機能する。このとき、
半導体基板２０の主面２５，２６等にも絶縁膜が形成さ
れるが、これ等の図示は省略さている。
【００２７】次に、図９に示すようにドナ−不純物又は
アクセプタ不純物がド−プされた多結晶シリコン３７ａ
をトレンチ溝２７内に埋設する。このとき、半導体基板
２０の一方の主面２５にも多結晶シリコンが形成される
が、この図示は省略されている。
アクセプタ不純物がド−プされた多結晶シリコン３７ａ
をトレンチ溝２７内に埋設する。このとき、半導体基板
２０の一方の主面２５にも多結晶シリコンが形成される
が、この図示は省略されている。
【００２８】次に、図１０に示すようにトレンチ溝２７
内に埋設された多結晶シリコン３７ａを所望の厚さまで
エッチングして、第３の導体層３７を形成する。次に、
この第３の導体層３７の上面に熱酸化によりシリコン酸
化膜から成る導体層分離用絶縁膜３４ｂを形成する。従
って、導体層３７は空乏層用絶縁膜３４ａと層間絶縁膜
３４ｂとの組み合せから成る分離絶縁膜３４によって隣
の導体層３６と電気的に分離される。
内に埋設された多結晶シリコン３７ａを所望の厚さまで
エッチングして、第３の導体層３７を形成する。次に、
この第３の導体層３７の上面に熱酸化によりシリコン酸
化膜から成る導体層分離用絶縁膜３４ｂを形成する。従
って、導体層３７は空乏層用絶縁膜３４ａと層間絶縁膜
３４ｂとの組み合せから成る分離絶縁膜３４によって隣
の導体層３６と電気的に分離される。
【００２９】次に、再びトレンチ溝２７内にドナ−不純
物又はアクセプタ不純物のド−プされた多結晶シリコン
膜を埋設した後、これを所望の厚さまでにエッチングし
て第２の導体層３６を形成する。
物又はアクセプタ不純物のド−プされた多結晶シリコン
膜を埋設した後、これを所望の厚さまでにエッチングし
て第２の導体層３６を形成する。
【００３０】以後、この工程を繰返して第２及び第３の
導体層３７、３７と同一の方法で、第３の導体層３５及
びゲ−ト電極３１を形成する。
導体層３７、３７と同一の方法で、第３の導体層３５及
びゲ−ト電極３１を形成する。
【００３１】その後、半導体基板２０の一方の主面２５
にシリコン酸化膜から成る絶縁膜３０を形成し、更に、
この絶縁膜３０の上に図１１に示すようにツェナ−ダイ
オ−ド４１〜４４を形成する。ツェナ−ダイオ−ド４１
〜４４は、多結晶シリコン層６１を形成し、ここに複数
のＰ形領域とＮ型領域とを設け、更に端子導体層４５、
４６及び中間導体層４７、４８、４９を設けることによ
って得る。
にシリコン酸化膜から成る絶縁膜３０を形成し、更に、
この絶縁膜３０の上に図１１に示すようにツェナ−ダイ
オ−ド４１〜４４を形成する。ツェナ−ダイオ−ド４１
〜４４は、多結晶シリコン層６１を形成し、ここに複数
のＰ形領域とＮ型領域とを設け、更に端子導体層４５、
４６及び中間導体層４７、４８、４９を設けることによ
って得る。
【００３２】ソ−ス電極２４は、絶縁膜３０にコンタク
ト開口３８を設け、更にアルミニウムを蒸着してコンタ
クト開口３８を通じてボデイ領域２３及びソ−ス領域２
４に電気的に接続された導体層を形成することによって
得る。ドレイン電極３１は、半導体基板２０の他方の主
面にアルミニウムを蒸着することによって得る。
ト開口３８を設け、更にアルミニウムを蒸着してコンタ
クト開口３８を通じてボデイ領域２３及びソ−ス領域２
４に電気的に接続された導体層を形成することによって
得る。ドレイン電極３１は、半導体基板２０の他方の主
面にアルミニウムを蒸着することによって得る。
【００３３】本実施形態のマルチセル構造のＦＥＴは次
の効果を有する。 (１) 微小ＦＥＴを構成するセル部分１９が溝２７によ
って区画され、溝２７の壁面に空乏層用絶縁膜３４ａを
介して導体層３５、３６、３７が配置され、導体層３
５、３６、３７には電圧が印加されるので、ＦＥＴのオ
フ期間においてフィ−ルドプレ−トと同様な作用で第１
の半導体領域としてのＮ形ドリフト領域２２とＮ+形ド
レイン領域２１とに図３で鎖線で示すように空乏層６２
が生じ、ＦＥＴの高耐圧化が容易に達成される。即ち、
ＦＥＴのオフ時に溝２７で囲まれたＮ形ドリフト領域２
２を埋めるような厚い空乏層が形成されるので、ＦＥＴ
の耐圧が高くなる。なお、ＦＥＴのオン時には、チャネ
ル部分２８を通ってドリフト領域２２にキャリア（電
子）が注入されるのでドリフト領域２２の不純物濃度が
等価的に低下し、ドレイン電流ンの流を妨害するような
空乏層は生じない。また、ドリフト領域２２の抵抗率が
従来よりも小さくなっているので、ＦＥＴのオン時の抵
抗を小さくすることができる。要するに、ＦＥＴの動作
抵抗の低減と高耐圧トの両方又は一方を達成できる。 （２） トレンチ溝２７によって区画された柱状セル部
分１９を容易に得ることができる。即ち、図１に示す従
来のＦＥＴでは、複数回のエピタキシャル成長と拡散と
の繰返しでボデイ領域３及びドリフト領域１を形成した
ので、製造工程が煩雑になり、コスト高になった。これ
に対して、本実施形態では、溝２７の形成によって柱状
のドリフト領域２２を得ることができ、コストの低減を
図ることができる。 （３） ボデイ領域２３は１回の拡散で形成されるの
で、所定の幅のチャネル部分２８を用意に得ることがで
き、且つデバイスの微細化が可能になる。 （４） 図６のソ−ス領域２４を横切るように溝２７を
形成するので、ソ−ス領域２４の側面を溝２７に確実且
つ容易に露出させることができる。また、縦方向に延び
るチャネル部分２８を容易に形成することができる。 （５） 定電圧素子としてのツェナ−ダイオ−ド４１〜
４４によって導体層３５、３６、３７に電圧を供給する
ので、所定レベルの電圧を正確に供給できる。 （６） ツエナ−ダイオ−ド４１〜４４をＦＥＴに一体
化したので、小型化、低コスト化を図ることができる。
の効果を有する。 (１) 微小ＦＥＴを構成するセル部分１９が溝２７によ
って区画され、溝２７の壁面に空乏層用絶縁膜３４ａを
介して導体層３５、３６、３７が配置され、導体層３
５、３６、３７には電圧が印加されるので、ＦＥＴのオ
フ期間においてフィ−ルドプレ−トと同様な作用で第１
の半導体領域としてのＮ形ドリフト領域２２とＮ+形ド
レイン領域２１とに図３で鎖線で示すように空乏層６２
が生じ、ＦＥＴの高耐圧化が容易に達成される。即ち、
ＦＥＴのオフ時に溝２７で囲まれたＮ形ドリフト領域２
２を埋めるような厚い空乏層が形成されるので、ＦＥＴ
の耐圧が高くなる。なお、ＦＥＴのオン時には、チャネ
ル部分２８を通ってドリフト領域２２にキャリア（電
子）が注入されるのでドリフト領域２２の不純物濃度が
等価的に低下し、ドレイン電流ンの流を妨害するような
空乏層は生じない。また、ドリフト領域２２の抵抗率が
従来よりも小さくなっているので、ＦＥＴのオン時の抵
抗を小さくすることができる。要するに、ＦＥＴの動作
抵抗の低減と高耐圧トの両方又は一方を達成できる。 （２） トレンチ溝２７によって区画された柱状セル部
分１９を容易に得ることができる。即ち、図１に示す従
来のＦＥＴでは、複数回のエピタキシャル成長と拡散と
の繰返しでボデイ領域３及びドリフト領域１を形成した
ので、製造工程が煩雑になり、コスト高になった。これ
に対して、本実施形態では、溝２７の形成によって柱状
のドリフト領域２２を得ることができ、コストの低減を
図ることができる。 （３） ボデイ領域２３は１回の拡散で形成されるの
で、所定の幅のチャネル部分２８を用意に得ることがで
き、且つデバイスの微細化が可能になる。 （４） 図６のソ−ス領域２４を横切るように溝２７を
形成するので、ソ−ス領域２４の側面を溝２７に確実且
つ容易に露出させることができる。また、縦方向に延び
るチャネル部分２８を容易に形成することができる。 （５） 定電圧素子としてのツェナ−ダイオ−ド４１〜
４４によって導体層３５、３６、３７に電圧を供給する
ので、所定レベルの電圧を正確に供給できる。 （６） ツエナ−ダイオ−ド４１〜４４をＦＥＴに一体
化したので、小型化、低コスト化を図ることができる。
【００３４】
【第２の実施形態】図１２は第２の実施形態のＩＧＢＴ
即ち絶縁ゲ−トバイポ−ラトランジスタを図３と同様に
示すものである。図１２のＩＧＢＴは、図３のＦＥＴに
Ｐ+形コレクタ領域２１ｂを付加し、この他は実質的に
図２と同一に形成したものである。なお、図３のＮ+形
ドレイン領域２１と同様な働きを有するＮ+形領域２１
ａがＮ形ドリフト領域２２とＰ+形コレクタ領域２１ｂ
との間に配置されている。また、図１２はＩＧＢＴであ
るので、図３のソ−ス領域２４、ボデイ領域２３、及び
ソ−ス電極２９に相当するものは図１２においてエミッ
タ領域、ベ−ス領域、エミッタ電極となる。また、図３
のドレイン電極３１に相当するものはコレクタ電極とな
る。
即ち絶縁ゲ−トバイポ−ラトランジスタを図３と同様に
示すものである。図１２のＩＧＢＴは、図３のＦＥＴに
Ｐ+形コレクタ領域２１ｂを付加し、この他は実質的に
図２と同一に形成したものである。なお、図３のＮ+形
ドレイン領域２１と同様な働きを有するＮ+形領域２１
ａがＮ形ドリフト領域２２とＰ+形コレクタ領域２１ｂ
との間に配置されている。また、図１２はＩＧＢＴであ
るので、図３のソ−ス領域２４、ボデイ領域２３、及び
ソ−ス電極２９に相当するものは図１２においてエミッ
タ領域、ベ−ス領域、エミッタ電極となる。また、図３
のドレイン電極３１に相当するものはコレクタ電極とな
る。
【００３５】図１２のＩＧＢＴは、Ｐ+形コレクタ領域
２１ｂを有する他は、図３と同一構造であるので、第１
の実施形態のＦＥＴと同一の効果を有する。
２１ｂを有する他は、図３と同一構造であるので、第１
の実施形態のＦＥＴと同一の効果を有する。
【００３６】
【第３の実施形態】図１３の第３の実施形態のＦＥＴ
は、図３のＦＥＴのゲ−ト電極３２の位置及びこれに対
応する部分の位置を変え、この他は図３と同一に構成し
たものである。即ち、図１３ではゲ−ト電極３２が基板
２０の一方の主面２５上にゲ−ト絶縁膜３３を介して配
置されている。これに伴いボデイ領域２３はＰ形ドリフ
ト領域２２の中に島状に形成され、上面以外がＮ形ドリ
フト領域２２で囲まれている。また、Ｎ+形ソ−ス領域
２４はボデイ領域２３の中に島状に形成されている。従
って、ボデイ領域２３のチャネル部分２８は基板２０の
一方の主面２５に露出するように配置されている。
は、図３のＦＥＴのゲ−ト電極３２の位置及びこれに対
応する部分の位置を変え、この他は図３と同一に構成し
たものである。即ち、図１３ではゲ−ト電極３２が基板
２０の一方の主面２５上にゲ−ト絶縁膜３３を介して配
置されている。これに伴いボデイ領域２３はＰ形ドリフ
ト領域２２の中に島状に形成され、上面以外がＮ形ドリ
フト領域２２で囲まれている。また、Ｎ+形ソ−ス領域
２４はボデイ領域２３の中に島状に形成されている。従
って、ボデイ領域２３のチャネル部分２８は基板２０の
一方の主面２５に露出するように配置されている。
【００３７】図１３のＦＥＴの基本的構成は図３のＦＥ
Ｔと同一であるので、図３のＦＥＴと同一の効果を有す
る。なお、図１３においてドレイン領域２１に示す鎖線
よりも下方に図１２のＰ+形コレクタ領域２１ｂと同様
なものを設け、ＩＧＢＴとすることができる。
Ｔと同一であるので、図３のＦＥＴと同一の効果を有す
る。なお、図１３においてドレイン領域２１に示す鎖線
よりも下方に図１２のＰ+形コレクタ領域２１ｂと同様
なものを設け、ＩＧＢＴとすることができる。
【００３８】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば、次の変形が可能なものである。 （１） 図１２に示すＰ+形コレクタ領域２１ｂに相当
するものを基板２０の他方の主面２６の一部にのみ設
け、他方の主面２６にＮ+形領域２１ａとＰ+形領域２１
ｂとの両方を露出させ、ここに電極３１を接続すること
ができる。 （２） 基板２０の一方の主面２５側に至るようにＮ+
形ドレイン領域２１に連続するＮ+形引き出し領域即ち
プラグ領域を設け、ここに接続されるように基板２０の
一方の主面２５側にドレイン電極３１を設けることがで
きる。図１２のＩＧＢＴの場合も同様にＰ+形コレクタ
領域２１ｂのＰ+形引き出し領域を基板２０の一方の主
面２５に至るように形成し、ここにコレクタ電極を接続
することができる。 （３） ツェナ−ダイオ−ド５１、５２、５３、５４の
代りに抵抗素子を接続することができる。 （４） 空乏層用導体層３５、３６、３７の数を増減す
ることができる。 （５） 空乏層用絶縁膜３４ａとゲ−ト絶縁膜３３とを
同一工程で形成せず、ゲ−ト絶縁膜３３を独立工程で形
成することができる。 （６） 溝２７はＮ+形ドレイン領域２１に達するよう
に形成しても差し支えない。 （７） Ｎ形ドリフト領域２２をエピタキシャル成長さ
せる代りに、Ｎ形基板にＮ+形ドレイン領域２１を拡散
で形成し、Ｎ形基板の一部をドリフト領域２２とするこ
とができる。
く、例えば、次の変形が可能なものである。 （１） 図１２に示すＰ+形コレクタ領域２１ｂに相当
するものを基板２０の他方の主面２６の一部にのみ設
け、他方の主面２６にＮ+形領域２１ａとＰ+形領域２１
ｂとの両方を露出させ、ここに電極３１を接続すること
ができる。 （２） 基板２０の一方の主面２５側に至るようにＮ+
形ドレイン領域２１に連続するＮ+形引き出し領域即ち
プラグ領域を設け、ここに接続されるように基板２０の
一方の主面２５側にドレイン電極３１を設けることがで
きる。図１２のＩＧＢＴの場合も同様にＰ+形コレクタ
領域２１ｂのＰ+形引き出し領域を基板２０の一方の主
面２５に至るように形成し、ここにコレクタ電極を接続
することができる。 （３） ツェナ−ダイオ−ド５１、５２、５３、５４の
代りに抵抗素子を接続することができる。 （４） 空乏層用導体層３５、３６、３７の数を増減す
ることができる。 （５） 空乏層用絶縁膜３４ａとゲ−ト絶縁膜３３とを
同一工程で形成せず、ゲ−ト絶縁膜３３を独立工程で形
成することができる。 （６） 溝２７はＮ+形ドレイン領域２１に達するよう
に形成しても差し支えない。 （７） Ｎ形ドリフト領域２２をエピタキシャル成長さ
せる代りに、Ｎ形基板にＮ+形ドレイン領域２１を拡散
で形成し、Ｎ形基板の一部をドリフト領域２２とするこ
とができる。
【図１】従来の高耐圧ＦＥＴを示す断面図である。
【図２】本発明の第１の実施形態に従うＦＥＴの半導体
基板の表面の一部を示す平面図である。
基板の表面の一部を示す平面図である。
【図３】第１の実施形態のＦＥＴの図２のＡ-Ａ線に相
当する部分を示す断面図である。
当する部分を示す断面図である。
【図４】第１の実施形態のＦＥＴの図２のＢ-Ｂ線に相
当する部分を示す断面図である。
当する部分を示す断面図である。
【図５】図４のツェナ−ダイオ−ドの電気的接続を示す
回路図である。
回路図である。
【図６】図３のＦＥＴの溝を形成する前の構成を示す断
面図である。
面図である。
【図７】図６の基板に溝を形成した構成を示す断面図で
ある。
ある。
【図８】溝に絶縁膜を形成したものを示す断面図であ
る。
る。
【図９】溝に導体層を埋設した構成を示す断面図であ
る。
る。
【図１０】溝の中に層間絶縁膜を形成したものを示す断
面図である。
面図である。
【図１１】図４のツェナ−ダイオ−ドを詳しく示す断面
図である。
図である。
【図１２】第２の実施形態のＩＧＢＴを図３と同様に示
す断面図である。
す断面図である。
【図１３】第３の実施形態のＦＥＴを図３と同様に示す
断面図である。
断面図である。
２０ 半導体基板
２１ ドレイン領域
２２ ドリフト領域
２３ ボデイ領域
２４ ソ−ス領域
２７ 溝
２９ ソ−ス電極
３１ ドレイン電極
３２ ゲ−ト電極
３３ ゲ−ト絶縁膜
３４ａ 空乏層用絶縁膜
３５、３６、 ３７ 空乏層用導体層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６５５Ｆ
６５６ ６５６Ｆ
６５７ ６５７Ｇ
21/336 ６５８Ａ
29/43 ６５８Ｅ
６５８Ｇ
６５８Ｆ
29/62 Ｇ
Ｆターム(参考） 4M104 AA01 BB01 BB02 BB39 CC01
CC05 DD34 EE03 EE16 FF02
GG06 GG09 GG18 HH20
Claims (7)
- 【請求項１】 複数の絶縁ゲート型トランジスタのセル
の集合から成る絶縁ゲート型トランジスタであって、前
記複数のセルのための複数のセル部分（１９）を有する
半導体基板（２０）と、第１及び第２の主電極（２９、
３１）と、ゲート電極（３１）と、ゲート絶縁膜（３
３）と、空乏層用絶縁膜（３４）と、空乏層用導体層
（３５）と、電圧印加手段とを備え、 前記複数のセル部分（１９）を互いに分離するように前
記半導体基板に溝（２７）が形成され、 前記溝（２７）は前記半導体基板の一方の主面に入口を
有するように形成され、 前記半導体基板の各セル部分（１９）は、前記溝の壁面
に露出する表面を有するように配置された第１導電形の
第１の半導体領域（２２）と、前記半導体基板の一方の
主面と前記第１の半導体領域（２２）との間に配置され
且つ前記一方の主面に露出する表面を有している第２導
電形の第２の半導体領域（２３）と、前記一方の主面と
前記第２の半導体領域（２３）との間に配置され且つ前
記一方の主面に露出する表面を有している第１導電形の
第３の半導体領域（２４）とをそれぞれ備えており、 前記第２の半導体領域（２３）は前記第１の半導体領域
（２２）と前記第３の半導体領域（２４）との間におい
て露出するチャネル用表面を有し、 前記第１の主電極（２９）は前記半導体基板（２０）の
前記一方の主面に配置され且つ各セル部分の前記第２及
び第３の半導体領域（２３、２４）にそれぞれ接続さ
れ、 前記第２の主電極（３１）は前記第１の半導体領域（２
２）に直接に又は別の半導体領域を介して接続され、 前記ゲート絶縁膜（３３）は前記第２の半導体領域（２
３）の前記チャネル用表面を覆うように配置され、 前記ゲート電極（３１）は前記ゲート絶縁膜（３３）に
隣接配置され、 空乏層用絶縁膜（３４）は前記溝の壁面に配置され、 空乏層用導体層（３５）は前記溝の中に配置され且つ前
記空乏層用絶縁膜（３４）に隣接配置され、 前記電圧印加手段は、前記第１及び第２の半導体領域
（２２、２３）間のＰＮ接合に逆方向電圧が印加され且
つ前記第２の半導体領域にチャネルが形成されていない
状態において前記第１の半導体領域（２２）に空乏層を
形成するための電圧を前記空乏層用導体層（３５）に供
給するものであることを特徴とする絶縁ゲート型トラン
ジスタ。 - 【請求項２】 更に、前記第１の半導体領域（２２）と
前記半導体基板（２０）の他方の主面との間に前記第１
の半導体領域（２２）よりも高い不純物濃度を有する第
４の半導体領域（２１）を有し、前記第２の主電極（３
１）が前記第４の半導体領域（２１）に接続されている
ことを特徴とする請求項１記載の絶縁ゲート型トランジ
スタ。 - 【請求項３】 更に、前記第１の半導体領域（２２）と
前記半導体基板（２０）の他方の主面との間に配置され
且つ前記第１の半導体領域（２２）よりも高い不純物濃
度を有している第４の半導体領域（２１ａ）と、前記第
４の半導体領域（２１ａ）と前記半導体基板（２０）の
他方の主面との間に配置され且つ第２の導電形を有して
いる第５の半導体領域（２１ｂ）とを有し、 前記第２の主電極（３１ａ）は前記第５の半導体領域
（２１ｂ）に接続されていることを特徴とする請求項１
記載の絶縁ゲート型トランジスタ。 - 【請求項４】 前記第２の半導体領域（２３）の前記チ
ャネル表面は前記溝の中に露出していることを特徴とす
る請求項１又は２又は３記載の絶縁ゲート型トランジス
タ。 - 【請求項５】 前記第２の半導体領域（２３）の前記チ
ャネル表面は前記半導体基板（２０）の一方の主面に露
出していることを特徴とする請求項１又は２又は３記載
の絶縁ゲート型トランジスタ。 - 【請求項６】 前記電圧印加手段は、前記ゲート電極
（３２）と前記空乏層用導体層（３５）との間に接続さ
れた第１の定電圧素子と、前記空乏層用導体層（３５）
と前記第２の主電極（３１）との間に接続された第２の
定電圧素子とから成ることを特徴とする請求項１又は２
又は３又は４又は５記載の絶縁ゲート型トランジスタ。 - 【請求項７】 請求項１に記載の絶縁ゲ−ト型トランジ
スタの製造方法であつて、 前記第１の半導体領域（２２）を得るための第１の導電
形半導体領域を有する基板（２０）を用意する工程と、 前記基板（２０）に不純物拡散によって前記第２及び第
３の半導体領域(２３、２４)を形成する工程と、 前記第２及び第３の半導体領域(２３、２４)の形成工程
の後又は前に前記溝（２７）を形成する工程と、 前記溝（２７）の壁面に前記空乏層用絶縁膜（２４ａ）
を形成する工程と、 前記溝（２７）の中に前記空乏層用導体層（３５）を形
成する工程と、 前記ゲ−ト絶縁膜（３３）を介して前記チャネル表面に
対向するようにゲ−ト電極（３２）を形成する工程とを
有していることを特徴とする絶縁ゲ−ト型トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002042990A JP4009825B2 (ja) | 2002-02-20 | 2002-02-20 | 絶縁ゲート型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002042990A JP4009825B2 (ja) | 2002-02-20 | 2002-02-20 | 絶縁ゲート型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003243655A true JP2003243655A (ja) | 2003-08-29 |
| JP4009825B2 JP4009825B2 (ja) | 2007-11-21 |
Family
ID=27782917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002042990A Expired - Fee Related JP4009825B2 (ja) | 2002-02-20 | 2002-02-20 | 絶縁ゲート型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4009825B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068587A1 (ja) * | 2003-01-28 | 2004-08-12 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| JP2005285924A (ja) * | 2004-03-29 | 2005-10-13 | Furukawa Electric Co Ltd:The | 電界効果トランジスタ |
| DE102004021050A1 (de) * | 2004-04-29 | 2005-11-24 | Infineon Technologies Ag | Feldeffekt-Halbleiterbauelement |
| DE102005041322A1 (de) * | 2005-08-31 | 2007-03-01 | Infineon Technologies Ag | Trenchtransistorstruktur mit Feldelektrodenanordnung |
| JP2007529115A (ja) * | 2003-12-30 | 2007-10-18 | フェアチャイルド・セミコンダクター・コーポレーション | パワー半導体デバイスおよびその製造方法 |
| JP2009532880A (ja) * | 2006-03-31 | 2009-09-10 | フェアチャイルド・セミコンダクター・コーポレーション | 改良されたエッジ終端構造を有するパワーデバイス |
| US7605427B2 (en) | 2004-06-18 | 2009-10-20 | Infineon Technologies Ag | Field plate trench transistor |
| EP2202800A1 (en) | 2008-12-23 | 2010-06-30 | Power Integrations, Inc. | VTS insulated gate bipolar transistor |
| CN102623500A (zh) * | 2011-01-20 | 2012-08-01 | 飞兆半导体公司 | 具有降低的导通电阻的沟槽型功率 mosfet |
| US8247287B2 (en) | 2008-12-20 | 2012-08-21 | Power Integrations, Inc. | Method of fabricating a deep trench insulated gate bipolar transistor |
| CN106935645A (zh) * | 2015-12-30 | 2017-07-07 | 节能元件控股有限公司 | 具有底部栅极的金氧半场效晶体管功率元件 |
| EP3624201A1 (en) * | 2018-09-17 | 2020-03-18 | Infineon Technologies Austria AG | Transistor device |
| WO2022076199A1 (en) * | 2020-10-05 | 2022-04-14 | Power Integrations, Inc. | A lateral surface gate vertical field effect transistor with adjustable output capacitance |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101870822B1 (ko) * | 2016-11-21 | 2018-07-20 | 현대오트론 주식회사 | 전력 반도체 소자 및 그 동작방법 |
-
2002
- 2002-02-20 JP JP2002042990A patent/JP4009825B2/ja not_active Expired - Fee Related
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068587A1 (ja) * | 2003-01-28 | 2004-08-12 | Rohm Co., Ltd. | 半導体装置およびその製造方法 |
| US7288815B2 (en) | 2003-01-28 | 2007-10-30 | Rohm Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2007529115A (ja) * | 2003-12-30 | 2007-10-18 | フェアチャイルド・セミコンダクター・コーポレーション | パワー半導体デバイスおよびその製造方法 |
| JP2008227514A (ja) * | 2003-12-30 | 2008-09-25 | Fairchild Semiconductor Corp | パワー半導体デバイスおよびその製造方法 |
| JP2012109580A (ja) * | 2003-12-30 | 2012-06-07 | Fairchild Semiconductor Corp | パワー半導体デバイスおよびその製造方法 |
| JP4903055B2 (ja) * | 2003-12-30 | 2012-03-21 | フェアチャイルド・セミコンダクター・コーポレーション | パワー半導体デバイスおよびその製造方法 |
| JP2005285924A (ja) * | 2004-03-29 | 2005-10-13 | Furukawa Electric Co Ltd:The | 電界効果トランジスタ |
| DE102004021050A1 (de) * | 2004-04-29 | 2005-11-24 | Infineon Technologies Ag | Feldeffekt-Halbleiterbauelement |
| DE102004029435B4 (de) * | 2004-06-18 | 2017-02-16 | Infineon Technologies Ag | Feldplattentrenchtransistor |
| US7605427B2 (en) | 2004-06-18 | 2009-10-20 | Infineon Technologies Ag | Field plate trench transistor |
| DE102005041322A1 (de) * | 2005-08-31 | 2007-03-01 | Infineon Technologies Ag | Trenchtransistorstruktur mit Feldelektrodenanordnung |
| DE102005041322B4 (de) * | 2005-08-31 | 2017-03-16 | Infineon Technologies Ag | Trenchtransistorstruktur mit Feldelektrodenanordnung und Herstellungsverfahren hierfür |
| JP2009532880A (ja) * | 2006-03-31 | 2009-09-10 | フェアチャイルド・セミコンダクター・コーポレーション | 改良されたエッジ終端構造を有するパワーデバイス |
| US8399907B2 (en) | 2006-10-27 | 2013-03-19 | Power Integrations, Inc. | VTS insulated gate bipolar transistor |
| US8247287B2 (en) | 2008-12-20 | 2012-08-21 | Power Integrations, Inc. | Method of fabricating a deep trench insulated gate bipolar transistor |
| US8093621B2 (en) | 2008-12-23 | 2012-01-10 | Power Integrations, Inc. | VTS insulated gate bipolar transistor |
| EP2202800A1 (en) | 2008-12-23 | 2010-06-30 | Power Integrations, Inc. | VTS insulated gate bipolar transistor |
| CN102623500A (zh) * | 2011-01-20 | 2012-08-01 | 飞兆半导体公司 | 具有降低的导通电阻的沟槽型功率 mosfet |
| CN106935645A (zh) * | 2015-12-30 | 2017-07-07 | 节能元件控股有限公司 | 具有底部栅极的金氧半场效晶体管功率元件 |
| EP3624201A1 (en) * | 2018-09-17 | 2020-03-18 | Infineon Technologies Austria AG | Transistor device |
| US11133391B2 (en) * | 2018-09-17 | 2021-09-28 | Infineon Technologies Austria Ag | Transistor device |
| WO2022076199A1 (en) * | 2020-10-05 | 2022-04-14 | Power Integrations, Inc. | A lateral surface gate vertical field effect transistor with adjustable output capacitance |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4009825B2 (ja) | 2007-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3356162B2 (ja) | 半導体装置及びその製造方法 | |
| US6706615B2 (en) | Method of manufacturing a transistor | |
| CN107112358B (zh) | 半导体装置及半导体装置的制造方法 | |
| JP3109837B2 (ja) | 電界効果トランジスタ素子及びその作製方法 | |
| JP3387564B2 (ja) | 高電圧トランジスタ構造及びその形成方法 | |
| JP2912508B2 (ja) | 縦型ｍｏｓトランジスタの製造方法 | |
| KR101232662B1 (ko) | 반도체 디바이스를 형성하는 방법 및 그의 구조 | |
| JP6668798B2 (ja) | 半導体装置 | |
| JP2002246596A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
| JPH05226661A (ja) | 半導体装置及びその製造方法 | |
| JP2002353456A (ja) | 半導体装置及びその製造方法 | |
| JP2005508083A (ja) | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス | |
| JP2004064063A (ja) | 高電圧縦型ｄｍｏｓトランジスタ及びその製造方法 | |
| JP2005285913A (ja) | 半導体装置およびその製造方法 | |
| TW202006956A (zh) | 具有整合的偽肖特基二極體於源極接觸溝槽之功率金屬氧化物半導體場效電晶體 | |
| US6534830B2 (en) | Low impedance VDMOS semiconductor component | |
| JPH0817233B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP4009825B2 (ja) | 絶縁ゲート型トランジスタ | |
| JPH0548936B2 (ja) | ||
| KR100555280B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| GB2347014A (en) | Vertical power MOS / IGBT devices | |
| JP3354127B2 (ja) | 高電圧素子及びその製造方法 | |
| JP2012238741A (ja) | 半導体装置及びその製造方法 | |
| JP2002542607A (ja) | Ｐｎ分離層をもつｉｇｂｔ | |
| JP3161091B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070514 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070516 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070713 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070808 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070821 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |