KR101870822B1 - 전력 반도체 소자 및 그 동작방법 - Google Patents
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Abstract
본 발명은 기판 상에 배치된 제 1 게이트 전극; 상기 기판 내에서 상기 제 1 게이트 전극의 양단에 각각 이격 배치된 한 쌍의 제 1 도전형의 웰(well) 영역; 상기 한 쌍의 제 1 도전형의 웰 영역 사이에 위치한 제 2 도전형의 웰(well) 영역; 상기 제 2 도전형의 웰 영역 및 상기 한 쌍의 제 1 도전형의 웰 영역의 하부에 위치한 제 2 도전형의 에피(epi)층 영역; 및 상기 제 1 도전형의 웰 영역과 이격되어, 상기 제 2 도전형의 에피층 영역 및/또는 상기 제 2 도전형의 웰 영역 내에 배치된 제 2 게이트 전극;을 포함하는, 전력 반도체 소자를 제공한다.
Description
본 발명은 전력 반도체 소자 및 그 동작방법에 관한 것으로서, 더 상세하게는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor) 소자 및 그 동작방법에 관한 것이다.
절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)는 MOS(Metal Oxide Silicon)와 바이폴라 기술의 결정체로 낮은 순방향손실과 빠른 스피드를 특징으로 사이리스터, 바이폴라 트랜지스터, MOSFET 등으로는 실현 불가능한 분야의 응용처를 대상으로 적용이 확대 되고 있고, 300V 이상의 전압 영역에서 널리 사용되고 있는 고효율, 고속의 전력 시스템에 있어서 필수적으로 사용되는 차세대 전력 반도체 소자이다.
1970년대에 전력용 MOSFET이 개발된 이후 스위칭 소자는 고속의 스위칭이 요구되는 범위에서는 MOSFET이 사용되어지고 있고 중전압 내지 고전압에서 대량의 전류도통이 요구되는 범위에서는 바이폴라 트랜지스터나 사이리스터, GTO 등이 사용되어 왔다. 1980년대 초에 개발된 IGBT는 출력 특성면에서는 바이폴라 트랜지스터 이상의 전류 능력을 지니고 있고 입력 특성면에서는 MOSFET과 같이 게이트 구동 특성을 갖기 때문에 약 100KHz정도의 고속의 스위칭이 가능하다.
따라서 IGBT는 MOSFET과 바이폴라 트랜지스터, 사이리스터의 대체용 소자 뿐만 아니라 새로운 적용 시스템을 창출하고 있기 때문에 산업용은 물론 가정용 전자기기에 이르기까지 점차 사용 범위를 확대해 나가고 있다.
관련 선행기술로는 대한민국 공개공보 제20140057630호(2014.05.13. 공개, 발명의 명칭 : IGBT 와 그 제조 방법)가 있다.
본 발명은 소자의 특성을 보정할 수 있는 전력 반도체 소자 및 그 동작방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자가 제공된다. 상기 전력 반도체 소자는 기판 상에 배치된 제 1 게이트 전극; 상기 기판 내에서 상기 제 1 게이트 전극의 양단에 각각 이격 배치된 한 쌍의 제 1 도전형의 웰(well) 영역; 상기 한 쌍의 제 1 도전형의 웰 영역 사이에 위치한 제 2 도전형의 웰(well) 영역; 상기 제 2 도전형의 웰 영역 및 상기 한 쌍의 제 1 도전형의 웰 영역의 하부에 위치한 제 2 도전형의 에피(epi)층 영역; 및 상기 제 1 도전형의 웰 영역과 이격되어, 상기 제 2 도전형의 에피층 영역 및/또는 상기 제 2 도전형의 웰 영역 내에 배치된 제 2 게이트 전극;을 포함한다.
상기 전력 반도체 소자에서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 중앙부 하방에 배치되되 상기 제 2 도전형의 에피층 영역 내에 배치될 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 중앙부 하방에 배치되되 상기 제 2 도전형의 에피층 영역 및 상기 제 2 도전형의 웰 영역 내에 걸쳐 배치될 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극의 중앙부 하방에 배치되되 상기 제 2 도전형의 웰 영역 내에 배치될 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 게이트 전극은 단면이 사각형 형상을 가지되, 상기 사각형에서 하나의 변은 상기 제 1 게이트 전극과 나란하도록 배치될 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 게이트 전극은 단면이 원형 형상을 가질 수 있다.
상기 전력 반도체 소자에서, 상기 제 2 게이트 전극은 단면이 삼각형 형상을 가지되, 상기 삼각형에서 제 1 꼭지점은 상기 제 1 게이트 전극을 향하도록 하고 상기 제 1 꼭지점에 대한 반대편 변은 상기 제 1 게이트 전극과 나란하도록 배치될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 관점에 의한 전력 반도체 소자의 동작방법이 제공된다. 상기 전력 반도체 소자의 동작방법은 상술한 상기 전력 반도체 소자에서 상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 전위차를 조절하여 제 2 도전형의 웰 영역을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 단계를 포함한다.
상기 전력 반도체 소자의 동작방법에서, 적어도 하나 이상의 상기 전력 반도체 소자는 병렬로 연결된 복수개의 전력 반도체 소자를 포함하고, 상기 제 1 단계는 상기 복수개의 전력 반도체 소자 중에서 어느 하나의 전력 반도체 소자로 전류가 집중되는 경우에 상기 어느 하나의 전력 반도체 소자를 구성하는 상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 전위차를 조절하여 상기 제 2 도전형의 웰 영역을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 단계를 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 소자의 특성을 보정할 수 있는 전력 반도체 소자 및 그 동작방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 2는 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 2는 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
본 명세서에서, 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형이 n형일 수 있으며, 첨부된 도면에서는 예시적으로 이러한 도전형 구성을 상정한다. 하지만, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다른 예를 들어, 제 1 도전형이 n형이고 제 2 도전형은 p형일 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는 기판(1) 상에 배치된 제 1 게이트 전극(50a); 기판(1) 내에서 제 1 게이트 전극(50a) 의 양단에 각각 이격 배치된 한 쌍의 제 1 도전형의 웰(well) 영역(30a, 30b); 한 쌍의 제 1 도전형의 웰 영역(30a, 30b) 사이에 위치한 제 2 도전형의 웰(well) 영역(14); 제 2 도전형의 웰 영역(14) 및 한 쌍의 제 1 도전형의 웰 영역(30a, 30b) 의 하부에 위치한 제 2 도전형의 에피(epi)층 영역(10); 및 제 1 도전형의 웰 영역(30a, 30b)과 이격되어, 제 2 도전형의 에피층 영역(10) 및/또는 제 2 도전형의 웰 영역(14) 내에 배치된 제 2 게이트 전극(50b);을 포함한다.
한편, 본 발명의 일 실시예에 따른 전력 반도체 소자(100a)는, 도면에 도시되지는 않았으나, 기판(1)의 하부에는 컬렉터 전극이 배치될 수 있으며, 컬렉터 전극을 형성하기 전에 제 2 도전형의 버퍼층(buffer layer) 및/또는 제 1 도전형의 컬렉터층을 먼저 형성할 수도 있다.
기판(1)은 웨이퍼 및 상기 웨이퍼 상에 에피택셜 성장된 에피층을 포함하는 의미로 이해될 수 있다. 제 1 도전형의 웰 영역(30a, 30b)은 제 1 도전형 불순물을 주입하고 확산시켜 형성된 P 베리어드 영역을 포함하며, 제 2 도전형의 웰 영역(14)은 제 2 도전형 불순물을 주입하고 확산시켜 형성된 N 베리어드 영역을 포함한다. 이러한 N 베리어드 영역은 전력 반도체 소자의 양쪽 P 베리어드 영역에서 디플리션 영역이 확산하여 홀과 전자의 이동경로를 막는 것을 방지할 수 있다.
제 1 도전형의 웰 영역(30a, 30b) 내에는 제 2 도전형 불순물을 주입하고 확산시켜 형성된 소스 영역(44a, 44b)이 형성될 수 있다. 소스 영역(44a, 44b)의 제 2 도전형 도핑 농도는 제 2 도전형의 웰 영역(14)의 제 2 도전형 도핑 농도 보다 더 높을 수 있다.
제 1 게이트 전극(50a)과 기판(1) 사이에는, 예를 들어, 산화막(60a)이 개재되어 제 1 게이트 절연막을 구성할 수 있다. 산화막(60a)은, 나아가, 제 1 게이트 전극(50a)를 둘러싸도록 형성될 수 있으며, 도전성 패턴(70)이 제 1 게이트 전극(50a) 및 산화막(60a) 상에 배치될 수 있다.
제 2 게이트 전극(50b)은, 도 1에 도시된 것처럼, 제 1 게이트 전극(50a)의 하방에 배치되되 제 2 도전형의 에피층 영역(10) 및 제 2 도전형의 웰 영역(14)에 걸쳐서 배치될 수 있다. 그러나, 변형된 실시예에서, 제 2 게이트 전극(50b)은 제 1 게이트 전극(50a)의 하방에 배치되되 제 2 도전형의 웰 영역(14) 내에만 배치되거나 제 2 도전형의 에피층 영역(10) 내에만 배치될 수도 있다. 제 2 게이트 전극(50b)의 테두리는 제 2 게이트 절연막(60b)이 형성될 수 있다.
제 2 게이트 전극(50b)은 단면이 사각형 형상을 가지되, 상기 사각형에서 하나의 변은 제 1 게이트 전극(50a)의 폭 방향(도 1에서 가로방향)과 나란하도록 배치될 수 있다.
도 1에 도시된 본 발명의 일 실시예에 따른 전력 반도체 소자의 동작 메커니즘을 참조하면, 제 1 게이트 전극(50a) 및/또는 제 2 게이트 전극(50b)에 턴온 조건이 구현되면 전자들이 채널을 타고 이동하여 어큠 영역, JFET, 드리프트 영역 등을 통해 컬렉터 단자까지 이동한다. 이 과정에서, 제 1 게이트 전극(50a) 및 제 2 게이트 전극(50b) 사이의 전위차를 조절하면 전자들의 이동을 도와주거나 방해하는 컨트롤 구간(Control Region)이 형성되어 전력 반도체 소자의 특성이 가변될 수 있다. 상기 컨트롤 구간은 제 2 도전형의 웰 영역(14)을 포함하는 영역을 가진다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자의 동작방법은 적어도 하나 이상의 상기 전력 반도체 소자에서 제 1 게이트 전극(50a)과 제 2 게이트 전극(50b)과의 전위차를 조절하여 컨트롤 구간(Control Region)을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 제 1 단계를 포함한다.
상기 적어도 하나 이상의 상기 전력 반도체 소자는 병렬로 연결된 복수개의 전력 반도체 소자를 포함할 수 있으며, 이 경우, 상기 제 1 단계는 상기 복수개의 전력 반도체 소자 중에서 어느 하나의 전력 반도체 소자로 전류가 집중되는 경우에 상기 어느 하나의 전력 반도체 소자를 구성하는 제 1 게이트 전극(50a)과 제 2 게이트 전극(50b)과의 전위차를 조절하여 컨트롤 구간(Control Region)을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 단계를 포함할 수 있다.
이러한 동작을 구현하기 위하여, 본 발명의 일 실시예에 따른 전력 반도체 소자를 포함하는 시스템은 더블 게이트를 각각 제어하여 전자의 이동을 조절할 수 있는 게이트 제어부를 구비할 수 있다. 이러한 제어부는 외부 입력 전원을 조절하여 소자의 특성을 조절할 수 있다.
도 2는 본 발명의 비교예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 2를 참조하면, 본 발명의 비교예에 따른 전력 반도체 소자는 통상적인 플라나(planar) 타입의 전력 반도체 소자로 이해될 수 있으며, 도 1과 달리, 제 2 게이트 전극(50b)가 존재하지 않는다. 플라나 전력 반도체 소자는 설계 이슈와 별도로 제조공정에 따라 그 특성이 많이 변경될 수 있다. 도 2에 도시된 전력 반도체 소자가 복수개로 병렬 연결되는 경우, 문턱 전압이나 Ron 저항의 변동폭에 따라 병렬로 연결된 복수개의 전력 반도체 소자들 중에서 특정 전력 반도체 소자 쪽으로 대전류가 흘러 소자가 파괴되는 문제점이 나타날 수 있다.
즉, 설계 이후에 공정에 따라 플라나 전력 반도체 소자의 특성 변동폭이 크다는 문제점이 있다. 이러한 문제점을 극복하기 위하여, 동일 설계에 따른 소자의 편차를 줄이기 위하여 공정 기술을 개선하거나 전류가 한쪽으로 집중되어도 소자가 견딜 수 있는 강건성을 개선하는 방식이 제안되고 있으나, 제조 과정에 따른 특성 편차를 제조 후에 보정할 수 없다는 점을 한계가 존재한다.
본 발명자는, 이러한 한계를 극복하기 위하여, 공정 제조 이후에 전력 반도체 소자의 특성값을 보정할 수 있는 전력 반도체 소자 및 그 동작방법을 상술한 실시예에서 제안하였다.
도 3은 본 발명의 다른 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자(100b)에서 제 2 게이트 전극(50b)은 단면이 원형 형상을 가질 수 있다. 제 1 게이트 전극(50a) 및/또는 제 2 게이트 전극(50b)에 턴온 조건이 구현되면 전자들이 채널을 타고 이동하여 어큠 영역, JFET, 드리프트 영역 등을 통해 컬렉터 단자까지 이동한다.
이 과정에서, 제 1 게이트 전극(50a) 및 제 2 게이트 전극(50b) 사이의 전위차를 조절하면 전자들의 이동을 도와주거나 방해하는 컨트롤 구간(Control Region)이 형성되어 전력 반도체 소자의 특성이 가변될 수 있다. 상기 컨트롤 구간은 제 2 도전형의 웰 영역(14)을 포함하는 영역을 가진다. 그 외의 나머지 구성 및 동작 메커니즘에 대한 설명은 도 1에서의 설명과 중복되므로 생략한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자의 동작방법은 적어도 하나 이상의 상기 전력 반도체 소자에서 제 1 게이트 전극(50a)과 제 2 게이트 전극(50b)과의 전위차를 조절하여 컨트롤 구간(Control Region)을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 제 1 단계를 포함한다.
상기 적어도 하나 이상의 상기 전력 반도체 소자는 병렬로 연결된 복수개의 전력 반도체 소자를 포함할 수 있으며, 이 경우, 상기 제 1 단계는 상기 복수개의 전력 반도체 소자 중에서 어느 하나의 전력 반도체 소자로 전류가 집중되는 경우에 상기 어느 하나의 전력 반도체 소자를 구성하는 제 1 게이트 전극(50a)과 제 2 게이트 전극(50b)과의 전위차를 조절하여 컨트롤 구간(Control Region)을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 단계를 포함할 수 있다.
이러한 동작을 구현하기 위하여, 본 발명의 일 실시예에 따른 전력 반도체 소자를 포함하는 시스템은 더블 게이트를 각각 제어하여 전자의 이동을 조절할 수 있는 게이트 제어부를 구비할 수 있다. 이러한 제어부는 외부 입력 전원을 조절하여 소자의 특성을 조절할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 전력 반도체 소자의 셀 구조와 동작 메커니즘을 도해하는 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자(100c)에서 제 2 게이트 전극(50b)은 단면이 삼각형 형상을 가지되, 상기 삼각형에서 제 1 꼭지점은 제 1 게이트 전극(50a)를 향하도록 하고 상기 제 1 꼭지점에 대한 반대편 변은 제 1 게이트 전극(50a)의 폭방향과 나란하도록 배치될 수 있다. 제 1 게이트 전극(50a) 및/또는 제 2 게이트 전극(50b)에 턴온 조건이 구현되면 전자들이 채널을 타고 이동하여 어큠 영역, JFET, 드리프트 영역 등을 통해 컬렉터 단자까지 이동한다.
이 과정에서, 제 1 게이트 전극(50a) 및 제 2 게이트 전극(50b) 사이의 전위차를 조절하면 전자들의 이동을 도와주거나 방해하는 컨트롤 구간(Control Region)이 형성되어 전력 반도체 소자의 특성이 가변될 수 있다. 상기 컨트롤 구간은 제 2 도전형의 웰 영역(14)을 포함하는 영역을 가진다. 그 외의 나머지 구성 및 동작 메커니즘에 대한 설명은 도 1에서의 설명과 중복되므로 생략한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 전력 반도체 소자의 동작방법은 적어도 하나 이상의 상기 전력 반도체 소자에서 제 1 게이트 전극(50a)과 제 2 게이트 전극(50b)과의 전위차를 조절하여 컨트롤 구간(Control Region)을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 제 1 단계를 포함한다.
상기 적어도 하나 이상의 상기 전력 반도체 소자는 병렬로 연결된 복수개의 전력 반도체 소자를 포함할 수 있으며, 이 경우, 상기 제 1 단계는 상기 복수개의 전력 반도체 소자 중에서 어느 하나의 전력 반도체 소자로 전류가 집중되는 경우에 상기 어느 하나의 전력 반도체 소자를 구성하는 제 1 게이트 전극(50a)과 제 2 게이트 전극(50b)과의 전위차를 조절하여 컨트롤 구간(Control Region)을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 단계를 포함할 수 있다.
이러한 동작을 구현하기 위하여, 본 발명의 일 실시예에 따른 전력 반도체 소자를 포함하는 시스템은 더블 게이트를 각각 제어하여 전자의 이동을 조절할 수 있는 게이트 제어부를 구비할 수 있다. 이러한 제어부는 외부 입력 전원을 조절하여 소자의 특성을 조절할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 기판
10 : 드리프트 영역
14 : 제 2 도전형의 웰 영역
30a, 30b : 제 1 도전형의 웰 영역
44a, 44b : 소스 영역
50a : 제 1 게이트 전극
50b : 제 2 게이트 전극
10 : 드리프트 영역
14 : 제 2 도전형의 웰 영역
30a, 30b : 제 1 도전형의 웰 영역
44a, 44b : 소스 영역
50a : 제 1 게이트 전극
50b : 제 2 게이트 전극
Claims (9)
- 삭제
- 기판 상에 배치된 제 1 게이트 전극;
상기 기판 내에서 상기 제 1 게이트 전극의 양단에 각각 이격 배치된 한 쌍의 제 1 도전형의 웰(well) 영역;
상기 한 쌍의 제 1 도전형의 웰 영역 사이에 위치한 제 2 도전형의 웰(well) 영역;
상기 제 2 도전형의 웰 영역 및 상기 한 쌍의 제 1 도전형의 웰 영역의 하부에 위치한 제 2 도전형의 에피(epi)층 영역; 및
상기 제 1 도전형의 웰 영역과 이격되어,상기 제 1 게이트 전극의 중앙부 직하방에 배치되되 상기 제 2 도전형의 에피층 영역 내에 배치된 제 2 게이트 전극; 을 포함하되,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 전위차를 조절하여 상기 제 2 도전형의 웰 영역을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 것을 특징으로 하는,
전력 반도체 소자. - 기판 상에 배치된 제 1 게이트 전극;
상기 기판 내에서 상기 제 1 게이트 전극의 양단에 각각 이격 배치된 한 쌍의 제 1 도전형의 웰(well) 영역;
상기 한 쌍의 제 1 도전형의 웰 영역 사이에 위치한 제 2 도전형의 웰(well) 영역;
상기 제 2 도전형의 웰 영역 및 상기 한 쌍의 제 1 도전형의 웰 영역의 하부에 위치한 제 2 도전형의 에피(epi)층 영역; 및
상기 제 1 도전형의 웰 영역과 이격되어,상기 제 1 게이트 전극의 중앙부 직하방에 배치되되 상기 제 2 도전형의 에피층 영역 및 상기 제 2 도전형의 웰 영역 내에 걸쳐 배치된 제 2 게이트 전극; 을 포함하되,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 전위차를 조절하여 상기 제 2 도전형의 웰 영역을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 것을 특징으로 하는,
전력 반도체 소자. - 기판 상에 배치된 제 1 게이트 전극;
상기 기판 내에서 상기 제 1 게이트 전극의 양단에 각각 이격 배치된 한 쌍의 제 1 도전형의 웰(well) 영역;
상기 한 쌍의 제 1 도전형의 웰 영역 사이에 위치한 제 2 도전형의 웰(well) 영역;
상기 제 2 도전형의 웰 영역 및 상기 한 쌍의 제 1 도전형의 웰 영역의 하부에 위치한 제 2 도전형의 에피(epi)층 영역; 및
상기 제 1 도전형의 웰 영역과 이격되어, 상기 제 1 게이트 전극의 중앙부 직하방에 배치되되 상기 제 2 도전형의 웰 영역 내에 배치된 제 2 게이트 전극; 을 포함하되,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 전위차를 조절하여 상기 제 2 도전형의 웰 영역을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 것을 특징으로 하는,
전력 반도체 소자. - 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 2 게이트 전극은 단면이 사각형 형상을 가지되, 상기 사각형에서 하나의 변은 상기 제 1 게이트 전극과 나란하도록 배치되는 것을 특징으로 하는, 전력 반도체 소자. - 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 2 게이트 전극은 단면이 원형 형상을 가지는 것을 특징으로 하는, 전력 반도체 소자. - 제 2 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 2 게이트 전극은 단면이 삼각형 형상을 가지되, 상기 삼각형에서 제 1 꼭지점은 상기 제 1 게이트 전극을 향하도록 하고 상기 제 1 꼭지점에 대한 반대편 변은 상기 제 1 게이트 전극과 나란하도록 배치되는 것을 특징으로 하는, 전력 반도체 소자. - 기판 상에 배치된 제 1 게이트 전극;
상기 기판 내에서 상기 제 1 게이트 전극의 양단에 각각 이격 배치된 한 쌍의 제 1 도전형의 웰(well) 영역;
상기 한 쌍의 제 1 도전형의 웰 영역 사이에 위치한 제 2 도전형의 웰(well) 영역;
상기 제 2 도전형의 웰 영역 및 상기 한 쌍의 제 1 도전형의 웰 영역의 하부에 위치한 제 2 도전형의 에피(epi)층 영역; 및
상기 제 1 도전형의 웰 영역과 이격되어, 상기 제 1 게이트 전극의 중앙부 하방에 배치되되, 상기 제 2 도전형의 에피층 영역 및 상기 제 2 도전형의 웰 영역 내에 걸쳐 배치되거나, 상기 제 2 도전형의 에피층 영역 내에 배치되거나, 상기 제 2 도전형의 웰 영역 내에 배치된, 제 2 게이트 전극;
을 포함하는 적어도 하나 이상의 전력 반도체 소자에서,
상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 전위차를 조절하여 상기 제 2 도전형의 웰 영역을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 제 1 단계를 포함하는, 전력 반도체 소자의 동작방법. - 제 8 항에 있어서,
적어도 하나 이상의 상기 전력 반도체 소자는 병렬로 연결된 복수개의 전력 반도체 소자를 포함하되,
상기 제 1 단계는 상기 복수개의 전력 반도체 소자 중에서 어느 하나의 전력 반도체 소자로 전류가 집중되는 경우에 상기 어느 하나의 전력 반도체 소자를 구성하는 상기 제 1 게이트 전극과 상기 제 2 게이트 전극과의 전위차를 조절하여 상기 제 2 도전형의 웰 영역을 거쳐 하방으로 흘러가는 전자의 흐름을 컨트롤하는 단계를 포함하는 것을 특징으로 하는, 전력 반도체 소자의 동작방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160155212A KR101870822B1 (ko) | 2016-11-21 | 2016-11-21 | 전력 반도체 소자 및 그 동작방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160155212A KR101870822B1 (ko) | 2016-11-21 | 2016-11-21 | 전력 반도체 소자 및 그 동작방법 |
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| KR20180057063A KR20180057063A (ko) | 2018-05-30 |
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020160155212A KR101870822B1 (ko) | 2016-11-21 | 2016-11-21 | 전력 반도체 소자 및 그 동작방법 |
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Citations (3)
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| JPH049825B2 (ko) * | 1985-02-12 | 1992-02-21 | ||
| JP4009825B2 (ja) * | 2002-02-20 | 2007-11-21 | サンケン電気株式会社 | 絶縁ゲート型トランジスタ |
| JP2015032673A (ja) * | 2013-08-01 | 2015-02-16 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2016
- 2016-11-21 KR KR1020160155212A patent/KR101870822B1/ko active IP Right Grant
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH049825B2 (ko) * | 1985-02-12 | 1992-02-21 | ||
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Non-Patent Citations (1)
| Title |
|---|
| 일본 특허공보 특허 제 4009825호(2007.11.21.) 1부. * |
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| Publication number | Publication date |
|---|---|
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