JP2536616B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2536616B2 JP2536616B2 JP1064812A JP6481289A JP2536616B2 JP 2536616 B2 JP2536616 B2 JP 2536616B2 JP 1064812 A JP1064812 A JP 1064812A JP 6481289 A JP6481289 A JP 6481289A JP 2536616 B2 JP2536616 B2 JP 2536616B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係わり、特に素子分離溝とバイ
ポーラ型トランジスタとを有する半導体装置に関する。
ポーラ型トランジスタとを有する半導体装置に関する。
従来、パイボーラ型集積回路を高集積化，高性能化す
る為にトランジスタサイズ自体の縮少の他に素子間の絶
縁領域の縮少が行われてきた。例えば、従来の選択酸化
法（LOCOS）に換え内壁に絶縁膜を有する溝による分離
法（トレンチ分離，溝分離）が用いられる様になってき
た。又トランジスタサイズ自体の縮少には、エミッタと
ベースを自己整合的に形成する方法が用いられる様にな
った。
る為にトランジスタサイズ自体の縮少の他に素子間の絶
縁領域の縮少が行われてきた。例えば、従来の選択酸化
法（LOCOS）に換え内壁に絶縁膜を有する溝による分離
法（トレンチ分離，溝分離）が用いられる様になってき
た。又トランジスタサイズ自体の縮少には、エミッタと
ベースを自己整合的に形成する方法が用いられる様にな
った。
第４図は、素子間の絶縁分離に溝分離法を用いた従来
構造を示す縦断面図である。内壁に酸化膜21を有し、内
部に多結晶シリコン20が埋設された溝によって素子間の
絶縁分離を行っている。溝の底面には酸化膜21とシリコ
ン界面でのチャンネル形成を防ぐ為の拡散層14が形成さ
れている。又バイポーラトランジスタのベース，エミッ
タが自己整合的に形成されている為、トランジスタサイ
ズ自体も縮小されている。
構造を示す縦断面図である。内壁に酸化膜21を有し、内
部に多結晶シリコン20が埋設された溝によって素子間の
絶縁分離を行っている。溝の底面には酸化膜21とシリコ
ン界面でのチャンネル形成を防ぐ為の拡散層14が形成さ
れている。又バイポーラトランジスタのベース，エミッ
タが自己整合的に形成されている為、トランジスタサイ
ズ自体も縮小されている。
上述した従来の構造は、エミッタとベース電極間、或
いは素子間の距離は縮少されているが、コレクタ部はコ
レクタの直列抵抗を下げる目的でサブコレクターとなる
高濃度埋込層12に達する高濃度拡散層25をコレクタ電極
下に形成しなければならない。その結果コレクタ電極の
占有面積が大きくなり、かつ、高濃度拡散層25とベース
層16との距離を、ベース−コレクター間の容量増大を避
ける為にある程度とらなければならず、素子面積の縮小
の妨げとなっていた。
いは素子間の距離は縮少されているが、コレクタ部はコ
レクタの直列抵抗を下げる目的でサブコレクターとなる
高濃度埋込層12に達する高濃度拡散層25をコレクタ電極
下に形成しなければならない。その結果コレクタ電極の
占有面積が大きくなり、かつ、高濃度拡散層25とベース
層16との距離を、ベース−コレクター間の容量増大を避
ける為にある程度とらなければならず、素子面積の縮小
の妨げとなっていた。
本発明の半導体装置は、半導体基板上に複数のトレン
チ素子分離領域で個々に仕切られた素子形成領域に半導
体素子を有する半導体装置において、１つのトレンチ素
子分離領域を介して隣合う第１および第２の半導体素子
はそれぞれ複数の電極を有し、前記第１の半導体素子の
一部の電極および前記第２の半導体素子の一部の電極を
前記１つのトレンチ素子分離領域に設けたものである。
バイポーラトランジスタに適用すれば、前記第１および
第２の半導体素子は前記素子形成領域内にエミッタ不純
物領域、ベース不純物領域およびコレクタ不純物領域を
有するバイポーラトランジスタから成り、前記１つのト
レンチ素子分離領域は前記半導体基板内にその側壁が絶
縁膜で囲まれた領域内に互いに絶縁されて配置された第
１および第２の導電領域を有し、前記第１の導電領域は
前記第１の半導体素子と接する側壁に設けられた開孔を
介して前記第１の半導体素子の前記ベース不純物層領域
と接続され、前記第２の導電領域は前記第２の半導体素
子と接する側壁に設けられた開孔を介して前記第２の半
導体素子のコレクタ不純物領域と接続され、前記第１お
よび第２の導電領域のそれぞれの上方に前記第１の半導
体素子のベース電極および前記第２の半導体素子のコレ
クタ電極が設けられてたものである。
チ素子分離領域で個々に仕切られた素子形成領域に半導
体素子を有する半導体装置において、１つのトレンチ素
子分離領域を介して隣合う第１および第２の半導体素子
はそれぞれ複数の電極を有し、前記第１の半導体素子の
一部の電極および前記第２の半導体素子の一部の電極を
前記１つのトレンチ素子分離領域に設けたものである。
バイポーラトランジスタに適用すれば、前記第１および
第２の半導体素子は前記素子形成領域内にエミッタ不純
物領域、ベース不純物領域およびコレクタ不純物領域を
有するバイポーラトランジスタから成り、前記１つのト
レンチ素子分離領域は前記半導体基板内にその側壁が絶
縁膜で囲まれた領域内に互いに絶縁されて配置された第
１および第２の導電領域を有し、前記第１の導電領域は
前記第１の半導体素子と接する側壁に設けられた開孔を
介して前記第１の半導体素子の前記ベース不純物層領域
と接続され、前記第２の導電領域は前記第２の半導体素
子と接する側壁に設けられた開孔を介して前記第２の半
導体素子のコレクタ不純物領域と接続され、前記第１お
よび第２の導電領域のそれぞれの上方に前記第１の半導
体素子のベース電極および前記第２の半導体素子のコレ
クタ電極が設けられてたものである。
次に、本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の第１の実施例の平面
図及び縦断面図で、第２図（ａ）〜（ｅ）はその一実現
方法を工程順に示す縦断面図である。絶縁分離溝内には
溝自体の埋設用の多結晶シリコン20以外に埋込層12に電
気的につながったｎ型多結晶シリコン18と、ベース層16
の周囲に形成されたグラフトベース層（GB層）15に電気
的に接続されたＰ型多結晶シリコン19が存在し、各々多
結晶シリコンはアルミニウム電極23に接続されている。
素子領域には、エミッタの取り出し電極だけを形成する
だけで良いので素子の面積を大きく縮小する事が出来
る。
図及び縦断面図で、第２図（ａ）〜（ｅ）はその一実現
方法を工程順に示す縦断面図である。絶縁分離溝内には
溝自体の埋設用の多結晶シリコン20以外に埋込層12に電
気的につながったｎ型多結晶シリコン18と、ベース層16
の周囲に形成されたグラフトベース層（GB層）15に電気
的に接続されたＰ型多結晶シリコン19が存在し、各々多
結晶シリコンはアルミニウム電極23に接続されている。
素子領域には、エミッタの取り出し電極だけを形成する
だけで良いので素子の面積を大きく縮小する事が出来
る。
次に、本実施例の一実現方法を簡単に説明すると、絶
縁分離溝を形成後、ノンドープの多結晶シリコンを成長
してエッチバックを行う（第２（ａ）図）。その際多結
晶シリコン20の表面はGB層15の厚さより深くする。
縁分離溝を形成後、ノンドープの多結晶シリコンを成長
してエッチバックを行う（第２（ａ）図）。その際多結
晶シリコン20の表面はGB層15の厚さより深くする。
次に埋設多結晶シリコン20の半分をフォトレジスト35
をマスクに埋込層より深くならない所までエッチングし
ｎ型多結晶シリコン18を埋設する（第２（ｂ）図）。
をマスクに埋込層より深くならない所までエッチングし
ｎ型多結晶シリコン18を埋設する（第２（ｂ）図）。
更にｎ型多結晶シリコン18と素子領域間のシリコン酸
化膜をフォトレジストをマスクに選択に除去し再度ｎ型
多結晶シリコン18を成長し、エッチバックを行う。多結
晶シリコン18,20の表面を酸化後（第２（ｃ）図）ｎ型
多結晶シリコン18上に開孔を設け、ｎ型多結晶シリコン
18を再び成長しエッチバックを行う。
化膜をフォトレジストをマスクに選択に除去し再度ｎ型
多結晶シリコン18を成長し、エッチバックを行う。多結
晶シリコン18,20の表面を酸化後（第２（ｃ）図）ｎ型
多結晶シリコン18上に開孔を設け、ｎ型多結晶シリコン
18を再び成長しエッチバックを行う。
その後、GB層とコンタクトをとるべき側のｎ型多結晶
シリコン18をフォトレジスト35をマスクに除去する（第
２（ｄ）図）。
シリコン18をフォトレジスト35をマスクに除去する（第
２（ｄ）図）。
更にシリコン酸化膜を除去、ｐ型多結晶シリコン19を
成長し、エッチバックを行い、ｐ型多結晶シリコン19と
ｎ型多結晶シリコン18の境を適当な幅除去、CVDの酸化
膜などでその境を埋込み、各々の多結晶シリコン上に開
孔を設ける事で第２（ｅ）図の構造が得られる。
成長し、エッチバックを行い、ｐ型多結晶シリコン19と
ｎ型多結晶シリコン18の境を適当な幅除去、CVDの酸化
膜などでその境を埋込み、各々の多結晶シリコン上に開
孔を設ける事で第２（ｅ）図の構造が得られる。
第３図は本発明の構造をダイオード形成に適用した第
２の実施例の縦断面図である。ダイオードはトランジス
タでのコレクタ，ベースに相当する拡散層で形成されて
おり、コレクタ側に相当する拡散層の引き出し電極とし
て絶縁分離溝の多結晶シリコンを用いており、素子領域
には、ベース側に相当する拡散層の引き出し電極のみ形
成されており、従来のこの構造でのダイオードに比べる
とコレクタ引き出し領域が省かれて素子面積を小さくす
る事が出来る。
２の実施例の縦断面図である。ダイオードはトランジス
タでのコレクタ，ベースに相当する拡散層で形成されて
おり、コレクタ側に相当する拡散層の引き出し電極とし
て絶縁分離溝の多結晶シリコンを用いており、素子領域
には、ベース側に相当する拡散層の引き出し電極のみ形
成されており、従来のこの構造でのダイオードに比べる
とコレクタ引き出し領域が省かれて素子面積を小さくす
る事が出来る。
以上説明した様に本発明は、素子間の絶縁分離様の溝
の内部に埋設された多結晶シリコンをコレクタ及びベー
スの引き出し電極として用いる事により素子サイズの縮
小の妨げとなっているコレクタ電極の広い占有面積の削
減並びにコレクタ−ベース間のマージンを大幅に縮少出
来る。従って、本発明の構造のトランジスタを用いる事
で高集積，高速の半導体装置が得られる。
の内部に埋設された多結晶シリコンをコレクタ及びベー
スの引き出し電極として用いる事により素子サイズの縮
小の妨げとなっているコレクタ電極の広い占有面積の削
減並びにコレクタ−ベース間のマージンを大幅に縮少出
来る。従って、本発明の構造のトランジスタを用いる事
で高集積，高速の半導体装置が得られる。
第１図（ａ）は本発明の第１の実施例を説明するための
平面図、第１図（ｂ）は第１図（ａ）のXX′線縦断面
図、第２（ａ）〜（ｅ）図は第１の実施例の一実現方法
を工程順に示した縦断面図、第３図は本発明の第２の実
施例の縦断面図、第４図は従来例を示す縦断面図であ
る。 尚、図中で 11……Ｐ型シリコン基板、12……n+埋込層、13……ｎ型
エピタキシャル層、14……ｐ型チャンネルストッパー、
15……P+GB層、16……Ｐ型ベース層、17……ｎ型エミッ
タ層、18……ｎ型多結晶シリコン、19……ｐ型多結晶シ
リコン、20……多結晶シリコン、21……シリコン酸化
膜、23……アルミニウム電極、24……シリコン窒化膜、
25……n+拡散層。
平面図、第１図（ｂ）は第１図（ａ）のXX′線縦断面
図、第２（ａ）〜（ｅ）図は第１の実施例の一実現方法
を工程順に示した縦断面図、第３図は本発明の第２の実
施例の縦断面図、第４図は従来例を示す縦断面図であ
る。 尚、図中で 11……Ｐ型シリコン基板、12……n+埋込層、13……ｎ型
エピタキシャル層、14……ｐ型チャンネルストッパー、
15……P+GB層、16……Ｐ型ベース層、17……ｎ型エミッ
タ層、18……ｎ型多結晶シリコン、19……ｐ型多結晶シ
リコン、20……多結晶シリコン、21……シリコン酸化
膜、23……アルミニウム電極、24……シリコン窒化膜、
25……n+拡散層。
フロントページの続き (56)参考文献 特開 昭63−244775（ＪＰ，Ａ) 特開 昭60−119744（ＪＰ，Ａ) 特開 昭64−15974（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板上の複数のトレンチ素子分離領
域で個々に仕切られた素子形成領域に半導体素子を有す
る半導体装置において、１つのトレンチ素子分離領域の
隣合う第１および第２の半導体素子はそれぞれ複数の電
極を有し、前記第１の半導体素子の一部の電極および前
記第２の半導体素子の一部の電極を前記１つのトレンチ
素子分離領域に設けたことを特徴とする半導体装置。 - 【請求項２】前記第１および第２の半導体素子は前記素
子形成領域内に前記１つのトレンチ素子分離領域に接す
るように不純物層領域を有し、前記１つのトレンチ素子
分離領域はその内壁が絶縁膜で囲まれ、そのトレンチ素
子分離領域内に互いに絶縁されて配置された複数の導電
領域を有し、前記複数の導電領域の或導電領域は前記絶
縁膜の側壁に設けられた開孔を介して前記第１の半導体
素子の前記不純物層領域と接続され、前記複数の導電領
域の他の導電領域は該側壁とは異なる側壁に設けられた
開孔を介して前記第２の半導体素子の前記不純物領域と
接続されており、前記複数の導電領域の各々はその上方
に設けられた電極と接続されていることを特徴とする前
記請求項（１）記載の半導体装置。 - 【請求項３】前記第１および第２の半導体素子は前記素
子形成領域内にエミッタ不純物領域、ベース不純物領域
およびコレクタ不純物領域を有するバイポーラトランジ
スタから成り、前記１つのトレンチ素子分離領域はその
内壁が絶縁膜で囲まれ、そのトレンチ素子分離領域内に
互いに絶縁されて配置された第１および第２の導電領域
を有し、前記第１の導電領域は前記第１の半導体素子と
接する前記絶縁膜の側壁に設けられた開孔を介して前記
第１の半導体素子の前記ベース不純物層領域と接続さ
れ、前記第２の導電領域は前記第２の半導体素子と接す
る側壁に設けられた開孔を介して前記第２の半導体素子
のコレクタ不純物領域と接続され、前記第１および第２
の導電領域のそれぞれの上方に前記第１の半導体素子の
ベース電極および前記第２の半導体素子のコレクタ電極
が設けられていることを特徴とする前記請求項（１）記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064812A JP2536616B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064812A JP2536616B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02244637A JPH02244637A (ja) | 1990-09-28 |
| JP2536616B2 true JP2536616B2 (ja) | 1996-09-18 |
Family
ID=13269032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064812A Expired - Fee Related JP2536616B2 (ja) | 1989-03-15 | 1989-03-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536616B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119744A (ja) * | 1983-12-02 | 1985-06-27 | Hitachi Ltd | 素子分離領域およびその形成方法 |
| NL8700640A (nl) * | 1987-03-18 | 1988-10-17 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JP2613598B2 (ja) * | 1987-07-10 | 1997-05-28 | 株式会社日立製作所 | 半導体装置 |
-
1989
- 1989-03-15 JP JP1064812A patent/JP2536616B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02244637A (ja) | 1990-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |