CN112582481B - 半导体装置 - Google Patents

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Abstract

本发明提供一种能够实现优异的电学特性的半导体装置。本发明提供一种二极管芯片(1)(半导体装置)，包含：半导体芯片(10)，包含p型的第1半导体层(14)、及形成在第1半导体层(14)之上的n型的第2半导体层(15)；第1焊垫分离沟槽(277)，以贯通第2半导体层(15)，到达第1半导体层(14)的方式，形成在半导体芯片(10)，通过将半导体芯片(10)的一部分与其他区域加以区隔，而在第1半导体层(14)与第2半导体层(15)之间形成第1内部寄生电容(C1)；中间绝缘层(91)，被覆第2半导体层(15)；及第1电极层(101)，隔着中间绝缘层(91)对向于通过第1焊垫分离沟槽(277)而区隔出的区域，在与半导体芯片(10)之间形成串联连接于第1内部寄生电容(C1)的第1外部寄生电容(CO1)。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
专利文献1揭示了一种具备半导体衬底、及形成在半导体衬底的TVS电路(Transient Voltage Suppressor circuit，瞬态电压抑制电路)的半导体装置。TVS电路具备包括稳压二极管在内的多个二极管。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2012-4350号公报
发明内容
[发明要解决的问题]
本发明的一个实施方式提供一种能够实现优异的电学特性的半导体装置。
[解决问题的技术手段]
本发明的一个实施方式提供一种半导体装置，包含：半导体芯片，包含第1导电型的第1半导体层、及形成在所述第1半导体层之上的第2导电型的第2半导体层；分离槽，以贯通所述第2半导体层，到达所述第1半导体层的方式，形成在所述半导体芯片，通过将所述半导体芯片的一部分与其他区域加以区隔，而在所述第1半导体层与所述第2半导体层之间形成内部寄生电容；中间绝缘层，被覆所述第2半导体层；及电极，隔着所述中间绝缘层对向于通过所述分离槽而区隔出的区域，在与所述半导体芯片之间形成串联连接于所述内部寄生电容的外部寄生电容。
根据该半导体装置，通过包含内部寄生电容及外部寄生电容的串联电路，能够降低由电极引发的寄生电容。由此，可以提供一种能够实现优异的电学特性的半导体装置。
本发明的一个实施方式一种半导体装置，包含：半导体芯片，具有第1导电型的第1半导体层、及形成在所述第1半导体层之上的第2导电型的第2半导体层，且包含相互分隔的第1焊垫区域及第2焊垫区域；第1焊垫分离槽，以贯通所述第2半导体层，到达所述第1半导体层的方式，形成在所述第1焊垫区域，通过将所述第1焊垫区域的一部分与其他区域加以区隔，而在所述第1半导体层与所述第2半导体层之间形成第1内部寄生电容；第2焊垫分离槽，以贯通所述第2半导体层，到达所述第1半导体层的方式，形成在所述第2焊垫区域，通过将所述第2焊垫区域的一部分与其他区域加以区隔，而在所述第1半导体层与所述第2半导体层之间形成第2内部寄生电容；中间绝缘层，被覆所述第2半导体层；第1电极，具有第1焊垫部，该第1焊垫部隔着所述中间绝缘层对向于通过所述第1焊垫分离槽而区隔出的区域，在与所述半导体芯片之间形成串联连接于所述第1内部寄生电容的第1外部寄生电容；第2电极，具有第2焊垫部，该第2焊垫部隔着所述中间绝缘层对向于通过所述第2焊垫分离槽而区隔出的区域，在与所述半导体芯片之间形成串联连接于所述第2内部寄生电容的第2外部寄生电容。
根据该半导体装置，通过包含第1内部寄生电容及第1外部寄生电容的串联电路，能够降低由第1电极引发的寄生电容。另外，通过包含第2内部寄生电容及第2外部寄生电容的串联电路，能够降低由第2电极引发的寄生电容。由此，可以提供一种能够实现优异的电学特性的半导体装置。
附图说明
图1是本发明的第1实施方式的二极管芯片的切口立体图。
图2是图1所示的二极管芯片的俯视图。
图3是沿着图2所示的III-III线的剖视图。
图4是沿着图2所示的IV-IV线的剖视图。
图5是沿着图2所示的V-V线的剖视图。
图6是图3所示的第1焊垫区域的放大剖视图。
图7是图3所示的第2焊垫区域的放大剖视图。
图8是表示半导体芯片的第1主面的结构的俯视图。
图9是表示第1电极层及第2电极层的结构的俯视图。
图10是表示半导体芯片的浓度梯度的曲线图。
图11是图1的二极管芯片的电学电路图。
图12是表示图1的二极管芯片的寄生电容的电学电路图。
图13是表示图1的二极管芯片的端子间电容的曲线图。
图14是表示图1的二极管芯片的最大电流能力的曲线图。
图15是表示图1的二极管芯片的箝位电压的曲线图。
图16是图8的对应图，是本发明的第2实施方式的二极管芯片的俯视图。
图17是图16的二极管芯片的电学电路图。
图18是表示图16的二极管芯片的端子间电容的曲线图。
图19是表示图16的二极管芯片的最大电流能力的曲线图。
图20是表示图16的二极管芯片的箝位电压的曲线图。
图21是图8的对应图，是本发明的第3实施方式的二极管芯片的俯视图。
图22是图8的对应图，是本发明的第4实施方式的二极管芯片的俯视图。
图23是图3的对应图，是本发明的第5实施方式的二极管芯片的剖视图。
图24是表示图26的二极管芯片的寄生电容的电学电路图。
图25是图3的对应图，是本发明的第6实施方式的二极管芯片的剖视图。
图26是图8的对应图，是本发明的第7实施方式的二极管芯片的俯视图。
图27是图26的二极管芯片的电学电路图。
图28A是用来说明应用于第1～第7实施方式的二极管芯片的制造方法的一个例子的剖视图。
图28B是表示图28A之后的步骤的剖视图。
图28C是表示图28B之后的步骤的剖视图。
图28D是表示图28C之后的步骤的剖视图。
图28E是表示图28D之后的步骤的剖视图。
图28F是表示图28E之后的步骤的剖视图。
图28G是表示图28F之后的步骤的剖视图。
图28H是表示图28G之后的步骤的剖视图。
图28I是表示图28H之后的步骤的剖视图。
图28J是表示图28I之后的步骤的剖视图。
图28K是表示图28J之后的步骤的剖视图。
图28L是表示图28K之后的步骤的剖视图。
图28M是表示图28L之后的步骤的剖视图。
图28N是表示图28M之后的步骤的剖视图。
图28O是表示图28N之后的步骤的剖视图。
图28P是表示图28O之后的步骤的剖视图。
图28Q是表示图28P之后的步骤的剖视图。
图28R是表示图28Q之后的步骤的剖视图。
图28S是表示图28R之后的步骤的剖视图。
图28T是表示图28S之后的步骤的剖视图。
图28U是表示图28T之后的步骤的剖视图。
图28V是表示图28U之后的步骤的剖视图。
图28W是表示图28V之后的步骤的剖视图。
图28X是表示图28W之后的步骤的剖视图。
图28Y是表示图28X之后的步骤的剖视图。
具体实施方式
下面，参照附图，详细地对本发明的实施方式进行说明。
图1是本发明的第1实施方式的二极管芯片1的切口立体图。图2是图1所示的二极管芯片1的俯视图。图3是沿着图2所示的III-III线的剖视图。图4是沿着图2所示的IV-IV线的剖视图。图5是沿着图2所示的V-V线的剖视图。图6是图3所示的第1焊垫区域273的放大剖视图。图7是图3所示的第2焊垫区域274的放大剖视图。图8是表示半导体芯片10的第1主面11的结构的俯视图。图9是表示第1电极层101及第2电极层102的结构的俯视图。
参照图1～图9，二极管芯片1是基于平面尺寸而被称为1005(1mm×0.5mm)芯片、0603(0.6mm×0.3mm)芯片、0402(0.4mm×0.2mm)芯片、03015(0.3mm×0.15mm)芯片等的小型的芯片零件(半导体装置)。在本实施方式(this embodiment)中，二极管芯片1包含保护电学电路免受ESD(Electro-Static Discharge，静电释放)影响的ESD保护芯片。
二极管芯片1包含长方体形状的芯片本体2。芯片本体2兼具封装体。也就是说，二极管芯片1(芯片本体2)包含具有芯片尺寸作为封装体尺寸的芯片尺寸封装体。芯片本体2包含一侧的第1芯片主面3、另一侧的第2芯片主面4、及将第1芯片主面3与第2芯片主面4连接的4个芯片侧面5A、5B、5C、5D。
第1芯片主面3及第2芯片主面4在从它们的法线方向Z进行观察的俯视(下面，简称“俯视”)下，形成为四角形形状(具体来说，为长方形形状)。第1芯片主面3是在与安装衬底等连接对象连接时对向于该连接对象的连接面(安装面)。第2芯片主面4是连接面相反侧的非连接面(非安装面)。第2芯片主面4由具有研削痕的研削面或镜面构成。
芯片侧面5A～5D包含第1芯片侧面5A、第2芯片侧面5B、第3芯片侧面5C及第4芯片侧面5D。第1芯片侧面5A及第2芯片侧面5B沿着第1方向X延伸，对向于与第1方向X交叉的第2方向Y。第1芯片侧面5A(第2芯片侧面5B)形成芯片本体2的短边。第3芯片侧面5C及第4芯片侧面5D沿着第2方向Y延伸，对向于第1方向X。第3芯片侧面5C(第4芯片侧面5D)形成芯片本体2的长边。具体来说，第2方向Y与第1方向X正交。芯片侧面5A～5D由沿着法线方向Z延伸的平坦面构成。
在本实施方式中，芯片本体2的4个角部俯视下形成为朝向芯片本体2的外侧的弯曲状(R倒脚)。芯片本体2的4个角部也可以C倒脚。芯片本体2的4个角部也可以不倒脚，而是张角。
所述“0603”、“0402”、“03015”等是以芯片本体2的短边的长度及长边的长度来定义的。芯片本体2的短边的长度并不限于所述数值，也可以为0.05mm以上1mm以下。芯片本体2的长边的长度可以为0.05mm以上0.1mm以下、0.1mm以上0.2mm以下、0.2mm以上0.3mm以下、0.3mm以上0.4mm以下、0.4mm以上0.5mm以下、0.5mm以上0.6mm以下、0.6mm以上0.7mm以下、0.7mm以上0.8mm以下、0.8mm以上0.9mm以下、或0.9mm以上1mm以下。
另外，芯片本体2的长边的长度并不限于所述数值，也可以为0.1mm以上2mm以下。芯片本体2的长边的长度也可以为0.1mm以上0.2mm以下、0.2mm以上0.4mm以下、0.4mm以上0.6mm以下、0.6mm以上0.8mm以下、0.8mm以上1mm以下、1mm以上1.2mm以下、1.2mm以上1.4mm以下、1.4mm以上1.6mm以下、1.6mm以上1.8mm以下、或1.8mm以上2mm以下。芯片本体2的长边的长度相对于芯片本体2的短边的长度的比优选为1以上3以下。
芯片本体2的厚度可以为50μm以上1000μm以下。芯片本体2的厚度也可以为50μm以上100μm以下、100μm以上200μm以下、200μm以上400μm以下、400μm以上600μm以下、600μm以上800μm以下、或800μm以上1000μm以下。芯片本体2的厚度优选为50μm以上500μm以下。
二极管芯片1(芯片本体2)包含形成为长方体形状的硅制的半导体芯片10。半导体芯片10包含一侧的第1主面11、另一侧的第2主面12、及将第1主面11与第2主面12连接的4个侧面13A、13B、13C、13D。第1主面11及第2主面12俯视下形成为四角形形状(在本实施方式中，为长方形形状)。
第1主面11是形成有功能装置的装置面。第2主面12形成第2芯片主面4。侧面13A～13D包含第1侧面13A、第2侧面13B、第3侧面13C及第4侧面13D。
二极管芯片1包含从半导体芯片10的第2主面12侧向第1主面11侧依次形成的p型的第1半导体层14及n型的第2半导体层15。第1半导体层14从半导体芯片10的第2主面12及侧面13A～13D露出。第2半导体层15从半导体芯片10的第1主面11及侧面13A～13D露出。
下面，结合参照图10，具体地对第1半导体层14及第2半导体层15进行说明。图10是表示半导体芯片10的浓度梯度的曲线图。在图10中，纵轴表示杂质浓度[cm-3]，横轴表示厚度(深度)[μm]。半导体芯片10的浓度梯度是通过模拟求出的。
参照图10，第1半导体层14的p型杂质浓度为1×1012cm-3以上1×1021cm-3以下。第1半导体层14是以第1主面11侧的p型杂质浓度小于第2主面12侧的p型杂质浓度的方式形成的。具体来说，第1半导体层14包含从第2主面12侧向第1主面11侧依次积层的p++型的高浓度层16、p+型的浓度降低层17及p型的浓度保持层18(concentration keeping layer)。
高浓度层16具有厚度方向的平均值为第1值A的p型杂质浓度。浓度降低层17具有厚度方向的平均值为小于第1值A的第2值B(B＜A)的p型杂质浓度。浓度保持层18具有厚度方向的平均值为小于第2值B的第3值C(B＜A＜C)的p型杂质浓度。
在以函数f(x)定义半导体芯片10的浓度梯度时，第1值A是通过由高浓度层16界定的区间的函数f(x)的平均值求出的。第2值B是通过由浓度降低层17界定的区间的函数f(x)的平均值求出的。第3值C是通过由浓度保持层18界定的区间的函数f(x)的平均值求出的。
高浓度层16由p++型的半导体衬底构成。高浓度层16全域具有大致固定的p型杂质浓度。高浓度层16的p型杂质浓度可以为1×1019cm-3以上1×1021cm-3以下。在本实施方式中，高浓度层16的p型杂质浓度为1×1019cm-3以上1×1020cm-3以下。
高浓度层16的厚度可以为10μm以上800μm以下。高浓度层16的厚度也可以为10μm以上100μm以下、100μm以上200μm以下、200μm以上400μm以下、400μm以上600μm以下、或600μm以上800μm以下。高浓度层16的厚度优选为30μm以上400μm以下。
浓度降低层17由形成在高浓度层16(半导体衬底)之上的p+型的外延层构成。浓度降低层17是包含从高浓度层16扩散过来的p型杂质，且具有小于高浓度层16的p型杂质浓度的p型杂质浓度的区域。浓度降低层17具有p型杂质浓度从高浓度层16向结晶生长方向逐渐减小的浓度梯度。浓度降低层17的p型杂质浓度的减小率从高浓度层16向结晶生长方向逐渐增大。
浓度降低层17的p型杂质浓度逐渐减小到它的最小值处于1×1015cm-3以上1×1017cm-3以下的范围内为止。在本实施方式中，浓度降低层17的p型杂质浓度的最小值处于1×1016cm-3以上1×1017cm-3以下的范围内。
浓度降低层17的厚度可以为5μm以上20μm以下。浓度降低层17的厚度也可以为5μm以上10μm以下、10μm以上15μm以下、或15μm以上20μm以下。在本实施方式中，浓度降低层17的厚度为6μm以上8μm以下。
浓度保持层18由形成在浓度降低层17(外延层)之上的p型的外延层构成。浓度保持层18在指定的厚度范围内保持指定的p型杂质浓度，抑制浓度降低层17的浓度降低。换句话来说，浓度保持层18在指定的厚度范围内降低浓度降低层17的p型杂质浓度的减小率。
浓度保持层18优选在指定的厚度范围内保持5×1015cm-3以下5×1017cm-3以下的p型杂质浓度。由此，浓度保持层18抑制第1半导体层14的浓度梯度中形成陡急的下降区域。在图10中，以两点链线表示不存在浓度保持层18的情况下的浓度降低层17的浓度梯度。
浓度保持层18隔着浓度过渡层19形成在浓度降低层17之上。浓度过渡层19是浓度梯度的斜率可以视为零或大致可以视为零的浓度停留区域。在本实施方式中，浓度保持层18具有大于浓度降低层17的p型杂质浓度的最小值的p型杂质浓度。另外，浓度保持层18具有p型杂质浓度从浓度降低层17向结晶生长方向逐渐增大的浓度梯度。
也就是说，浓度过渡层19是p型杂质浓度梯度由减小转为增大，浓度降低层17的p型杂质浓度向浓度保持层18的p型杂质浓度转换的区域。浓度保持层18包含从浓度降低层17扩散过来的p型杂质、及从外部导入的p型杂质。
这种浓度保持层18是通过如下方式形成的：向浓度降低层17的表层部选择性地导入p型杂质，在浓度降低层17之上形成外延层，然后使导入到浓度降低层17中的p型杂质向该外延层扩散。另外，这种浓度保持层18也可以通过如下方式获得：通过伴有p型杂质的导入的外延生长法，在浓度降低层17之上直接形成浓度相对较高的外延层。
浓度保持层18的p型杂质浓度也可以逐渐增大到处于比浓度降低层17的p型杂质浓度的最小值大且5×1017cm-3以下的范围内为止。浓度保持层18的p型杂质浓度的最大值优选为比浓度降低层17的p型杂质浓度的最小值大且1×1017cm-3以下。
浓度保持层18未必要具有p型杂质浓度增大的浓度梯度。浓度保持层18只要在指定厚度内保持p型杂质浓度即可，例如，也可以如图10中粗的两点链线所示，具有p型杂质浓度向结晶生长方向逐渐减小的浓度梯度。
浓度保持层18的厚度可以为1μm以上10μm以下。浓度保持层18的厚度也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。浓度保持层18的厚度优选为2μm以上5μm以下。
第2半导体层15由形成在浓度保持层18(外延层)之上的n型的外延层构成。第2半导体层15具有小于第1半导体层14的p型杂质浓度的n型杂质浓度。第2半导体层15的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第2半导体层15的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第2半导体层15是作为n型杂质浓度相对较低的n型的高电阻层而形成的。第2半导体层15可以具有50Ω·cm以上150Ω·cm以下的电阻率。第2半导体层15的电阻率也可以为50Ω·cm以上75Ω·cm以下、75Ω·cm以上100Ω·cm以下、100Ω·cm以上125Ω·cm以下、或125Ω·cm以上150Ω·cm以下。第2半导体层15的电阻率优选为80Ω·cm以上120Ω·cm以下。
第2半导体层15具有小于第1半导体层14的厚度的厚度。第2半导体层15的厚度可以为5μm以上20μm以下。第2半导体层15的厚度也可以为5μm以上10μm以下、10μm以上15μm以下、或15μm以上20μm以下。第2半导体层15的厚度优选为8μm以上15μm以下。
参照图2～图9，二极管芯片1包含设定在半导体芯片10的装置形成区域272、第1焊垫区域273及第2焊垫区域274。装置形成区域272设定在第1主面11的中央部。装置形成区域272俯视下设定为具有与半导体芯片10的侧面13A～13D平行的4边的四角形形状。
第1焊垫区域273设定在相对于装置形成区域272靠第1主面11的一侧(第1侧面13A侧)的区域。第1焊垫区域273俯视下设定为沿着第1方向X延伸的带状(长方形形状)。第2焊垫区域274设定在相对于装置形成区域272靠第1主面11的另一侧(第2侧面13B侧)的区域。第2焊垫区域274俯视下设定为沿着第1方向X延伸的带状(长方形形状)。
二极管芯片1包含集中形成在半导体芯片10的装置形成区域272的第1装置区域21及第2装置区域22。第1装置区域21与第2装置区域22在第1方向X上隔开间隔而形成。
具体来说，第1装置区域21在装置形成区域272，形成在一侧(第3侧面13C侧)的区域。更具体来说，在设定有沿着第2方向Y横切半导体芯片10的中央部的中央线时，第1装置区域21形成在相对于该中央线靠第3侧面13C侧的区域。
第1装置区域21形成为沿着第2方向Y延伸的带状(长方形形状)。具体来说，第1装置区域21俯视下形成为具有与侧面13A～13D平行的4边的四角形形状。第1装置区域21的平面形状任意。第1装置区域21也可以俯视下形成为四角形形状以外的多角形形状或圆形形状(包括椭圆形形状)。
第2装置区域22在装置形成区域272，与第1装置区域21向第1方向X隔开间隔而形成在另一侧(第4侧面13D侧)的区域。具体来说，在设定有沿着第2方向Y横切半导体芯片10的中央部的中央线时，第2装置区域22形成在相对于该中央线靠第4侧面13D侧的区域。
在本实施方式中，第2装置区域22形成为沿着第2方向Y延伸的带状(长方形形状)。具体来说，第2装置区域22俯视下形成为具有与侧面13A～13D平行的4边的四角形形状。第2装置区域22的平面形状任意。第2装置区域22也可以俯视下形成为四角形形状以外的多角形形状或圆形形状(包括椭圆形形状)。
在设定有沿着第2方向Y横切半导体芯片10的中央部的中央线时，第2装置区域22优选以相对于该中央线与第1装置区域21成线对称的布局来形成。另外，第2装置区域22优选以相对于半导体芯片10的中央部与第1装置区域21成点对称的布局来形成。
下面，将第1装置区域21的第1侧面13A侧的区域称为第1装置区域21的一侧(第1侧面13A侧)的区域，将第1装置区域21的第2侧面13B侧的区域称为第1装置区域21的另一侧(第2侧面13B侧)的区域。另外，将第2装置区域22的第1侧面13A侧的区域称为第2装置区域22的一侧(第1侧面13A侧)的区域，将第2装置区域22的第2侧面13B侧的区域称为第2装置区域22的另一侧(第2侧面13B侧)的区域。
二极管芯片1包含在装置形成区域272区隔出第1装置区域21及第2装置区域22的区域分离结构(region separation structure)23。在一部分附图中，为了方便起见，区域分离结构23以十字影线表示。区域分离结构23包含区隔出第1装置区域21的第1区域分离结构23A、及区隔出第2装置区域22的第2区域分离结构23B。
第1区域分离结构23A俯视下形成为包围第1装置区域21的环状(在本实施方式中，为四角环状)。第1装置区域21的平面形状由第1区域分离结构23A来调整。第2区域分离结构23B俯视下与第1区域分离结构23A分隔而形成为包围第2装置区域22的环状(在本实施方式中，为四角环状)。第2装置区域22的平面形状由第2区域分离结构23B来调整。第2区域分离结构23B也可以在第1装置区域21与第2装置区域22之间的区域，与第1区域分离结构23A形成为一体。
区域分离结构23具有包含区域分离沟槽24(区域分离槽)、区域分离绝缘层25及多晶硅26的沟槽绝缘结构。区域分离沟槽24是通过将第1主面11朝向第2主面12凿挖而形成的。区域分离沟槽24贯通第2半导体层15，到达第1半导体层14。具体来说，区域分离沟槽24贯通第2半导体层15及浓度保持层18，到达浓度降低层17。
区域分离沟槽24包含侧壁及底壁。区域分离沟槽24的侧壁可以形成为相对于第1主面11垂直。区域分离沟槽24的侧壁也可以相对于第1主面11倾斜。在这种情况下，区域分离沟槽24可以形成为底面积小于开口面积的前端尖细形状。
区域分离沟槽24的底壁位于相对于高浓度层16靠浓度降低层17侧。由此，区域分离沟槽24的侧壁使第2半导体层15、浓度保持层18及浓度降低层17露出。另外，区域分离沟槽24的底壁使浓度降低层17露出。
在本实施方式中，区域分离沟槽24是由具有大于1的纵横比的深沟槽形成的。纵横比是以区域分离沟槽24的深度相对于区域分离沟槽24的宽度来定义的。纵横比优选为5以上20以下。
区域分离沟槽24的宽度可以为0.1μm以上3μm以下。区域分离沟槽24的宽度也可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、或2.5μm以上3μm以下。区域分离沟槽24的宽度优选为1.5μm以上2.5μm以下。
区域分离沟槽24的深度可以为1μm以上50μm以下。区域分离沟槽24的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。区域分离沟槽24的深度优选为15μm以上35μm以下。
区域分离绝缘层25形成在区域分离沟槽24内。具体来说，区域分离绝缘层25沿着区域分离沟槽24的内壁形成为膜状。由此，区域分离绝缘层25在区域分离沟槽24内区隔出凹槽空间。
区域分离绝缘层25可以包含氧化硅层及氮化硅层中至少一者。区域分离绝缘层25可以具有氧化硅层及氮化硅层按照任意的顺序积层而成的积层结构。区域分离绝缘层25也可以具有由氧化硅层或氮化硅层构成的单层结构。在本实施方式中，区域分离绝缘层25具有由氧化硅层构成的单层结构。
多晶硅26隔着区域分离绝缘层25埋设在区域分离沟槽24中。多晶硅26形成为电浮动状态。区域分离结构23也可以不具有多晶硅26，而包含作为一体物埋设在区域分离沟槽24中的区域分离绝缘层25。
这样，区域分离绝缘层25经由半导体芯片10(第1半导体层14)使第1装置区域21电连接于第2装置区域22。另一方面，区域分离绝缘层25使第1装置区域21内的第2半导体层15与第2装置区域22内的第2半导体层15电分离。
参照图2～图9，二极管芯片1包含将第1焊垫区域273的一部分与其他区域加以区隔的第1焊垫分离结构275、及将第2焊垫区域274的一部分与其他区域加以区隔的第2焊垫分离结构276。
第1焊垫分离结构275俯视下与区域分离结构23隔开间隔而形成为包围第1焊垫区域273的一部分的环状。具体来说，在设定有沿着第2方向Y横切第1主面11的中央部的中央线时，第1焊垫分离结构275形成为横切该中央线的长方形环状。
由此，第1焊垫分离结构275在第2方向Y上对向于第1装置区域21及第2装置区域22。另外，第1焊垫分离结构275是以沿着第1方向X延伸的带状(具体来说，为长方形形状)区隔出第1焊垫区域273的一部分区域的。第1焊垫分离结构275的平面形状任意。第1焊垫分离结构275也可以形成为多角环状或圆环状。
第1焊垫分离结构275具有包含第1焊垫分离沟槽277(分离槽)、第1焊垫分离绝缘层278及多晶硅279的沟槽绝缘结构。在本实施方式中，第1焊垫分离沟槽277具有双沟槽(double trench)结构。具体来说，第1焊垫分离沟槽277包含第1内侧焊垫沟槽277A及第1外侧焊垫沟槽277B。第1焊垫分离沟槽277也可以具有仅包含第1内侧焊垫沟槽277A及第1外侧焊垫沟槽277B中任一者的单沟槽(single trench)结构。
第1内侧焊垫沟槽277A俯视下形成为包围第1焊垫区域273的一部分的环状(长方形环状)。第1内侧焊垫沟槽277A的平面形状任意。第1内侧焊垫沟槽277A也可以形成为多角环状或圆环状。
第1内侧焊垫沟槽277A是通过将第1主面11朝向第2主面12凿挖而形成的。第1内侧焊垫沟槽277A贯通第2半导体层15，到达第1半导体层14(具体来说，为浓度降低层17)。
第1内侧焊垫沟槽277A包含内周壁、外周壁及底壁。第1内侧焊垫沟槽277A的内周壁及外周壁使第1半导体层14及第2半导体层15露出。第1内侧焊垫沟槽277A的内周壁及外周壁可以形成为相对于第1主面11垂直。第1内侧焊垫沟槽277A的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第1内侧焊垫沟槽277A可以形成为底面积小于开口面积的前端尖细形状。
第1内侧焊垫沟槽277A的底壁位于相对于高浓度层16靠浓度降低层17侧。第1内侧焊垫沟槽277A的底壁使浓度降低层17露出。第1内侧焊垫沟槽277A也可以与区域分离沟槽24同时形成。在这种情况下，第1内侧焊垫沟槽277A具有与区域分离沟槽24相等的宽度及深度。
第1外侧焊垫沟槽277B俯视下与第1内侧焊垫沟槽277A分隔而形成为包围第1内侧焊垫沟槽277A的环状(长方形环状)。第1外侧焊垫沟槽277B的平面形状任意，未必要与第1内侧焊垫沟槽277A的平面形状一致。第1外侧焊垫沟槽277B也可以形成为多角环状或圆环状。
第1外侧焊垫沟槽277B是通过将第1主面11朝向第2主面12凿挖而形成的。第1外侧焊垫沟槽277B贯通第2半导体层15，到达第1半导体层14(具体来说，为浓度降低层17)。
第1外侧焊垫沟槽277B包含内周壁、外周壁及底壁。第1外侧焊垫沟槽277B的内周壁及外周壁使第1半导体层14及第2半导体层15露出。第1外侧焊垫沟槽277B的内周壁及外周壁可以形成为相对于第1主面11垂直。第1外侧焊垫沟槽277B的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第1外侧焊垫沟槽277B可以形成为底面积小于开口面积的前端尖细形状。
第1外侧焊垫沟槽277B的底壁位于相对于高浓度层16靠浓度降低层17侧。第1外侧焊垫沟槽277B的底壁使浓度降低层17露出。第1外侧焊垫沟槽277B也可以与区域分离沟槽24同时形成。在这种情况下，第1外侧焊垫沟槽277B具有与区域分离沟槽24相等的宽度及深度。这样一来，第1外侧焊垫沟槽277B连同第1内侧焊垫沟槽277A一起形成双沟槽(doubletrench)结构。
第1内侧焊垫沟槽277A与第1外侧焊垫沟槽277B之间的沟槽间距可以为1μm以上10μm以下。沟槽间距也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。沟槽间距优选为3μm以上8μm以下。
在本实施方式中，第1内侧焊垫沟槽277A及第1外侧焊垫沟槽277B是由具有大于1的纵横比的深沟槽形成的。纵横比是以第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的深度相对于第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的宽度来定义的。纵横比优选为5以上20以下。
第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的宽度可以为0.1μm以上3μm以下。第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的宽度也可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、或2.5μm以上3μm以下。第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的宽度优选为1.5μm以上2.5μm以下。
第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的深度可以为1μm以上50μm以下。第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。第1内侧焊垫沟槽277A(第1外侧焊垫沟槽277B)的深度优选为15μm以上35μm以下。
第1焊垫分离绝缘层278形成在第1焊垫分离沟槽277内。具体来说，第1焊垫分离绝缘层278沿着第1内侧焊垫沟槽277A的内壁形成为膜状。由此，第1焊垫分离绝缘层278在第1内侧焊垫沟槽277A内区隔出凹槽空间。另外，第1焊垫分离绝缘层278沿着第1外侧焊垫沟槽277B的内壁形成为膜状。由此，第1焊垫分离绝缘层278在第1外侧焊垫沟槽277B内区隔出凹槽空间。
第1焊垫分离绝缘层278可以包含氧化硅层及氮化硅层中至少一者。第1焊垫分离绝缘层278可以具有氧化硅层及氮化硅层按照任意的顺序积层而成的积层结构。第1焊垫分离绝缘层278也可以具有由氧化硅层或氮化硅层构成的单层结构。第1焊垫分离绝缘层278优选由与区域分离绝缘层25相同的绝缘材料构成。在本实施方式中，第1焊垫分离绝缘层278具有由氧化硅层构成的单层结构。
多晶硅279隔着第1焊垫分离绝缘层278埋设在第1焊垫分离沟槽277中。具体来说，多晶硅279隔着第1焊垫分离绝缘层278埋设在第1内侧焊垫沟槽277A中。另外，多晶硅279隔着第1焊垫分离绝缘层278埋设在第1外侧焊垫沟槽277B中。
多晶硅279形成为电浮动状态。第1焊垫分离结构275也可以不具有多晶硅279，而包含作为一体物埋设在第1内侧焊垫沟槽277A中的第1焊垫分离绝缘层278。另外，第1焊垫分离结构275也可以不具有多晶硅279，而包含作为一体物埋设在第1外侧焊垫沟槽277B中的第1焊垫分离绝缘层278。
第2焊垫分离结构276俯视下与区域分离结构23隔开间隔而形成为包围第2焊垫区域274的一部分的环状。具体来说，在设定有沿着第2方向Y横切第1主面11的中央部的中央线时，第2焊垫分离结构276形成为横切该中央线的长方形环状。
由此，第2焊垫分离结构276在第2方向Y上对向于第1装置区域21及第2装置区域22。另外，第2焊垫分离结构276是以沿着第1方向X延伸的带状(具体来说，为长方形形状)区隔出第2焊垫区域274的一部分区域的。第2焊垫分离结构276的平面形状任意。第2焊垫分离结构276也可以形成为多角环状或圆环状。
在设定有沿着第2方向Y横切半导体芯片10的中央部的中央线时，第2焊垫分离结构276优选以相对于该中央线与第1焊垫分离结构275成线对称的布局来形成。另外，第2焊垫分离结构276优选以相对于半导体芯片10的中央部与第1焊垫分离结构275成点对称的布局来形成。
第2焊垫分离结构276具有包含第2焊垫分离沟槽280(分离槽)、第2焊垫分离绝缘层281及多晶硅282的沟槽绝缘结构。在本实施方式中，第2焊垫分离沟槽280具有双沟槽(double trench)结构。具体来说，第2焊垫分离沟槽280包含第2内侧焊垫沟槽280A及第2外侧焊垫沟槽280B。第2焊垫分离沟槽280也可以具有仅包含第2内侧焊垫沟槽280A及第2外侧焊垫沟槽280B中任一者的单沟槽(single trench)结构。
第2内侧焊垫沟槽280A俯视下形成为包围第2焊垫区域274的一部分的环状(长方形环状)。第2内侧焊垫沟槽280A的平面形状任意。第2内侧焊垫沟槽280A也可以形成为多角环状或圆环状。
第2内侧焊垫沟槽280A是通过将第1主面11朝向第2主面12凿挖而形成的。第2内侧焊垫沟槽280A贯通第2半导体层15，到达第1半导体层14(具体来说，为浓度降低层17)。
第2内侧焊垫沟槽280A包含内周壁、外周壁及底壁。第2内侧焊垫沟槽280A的内周壁及外周壁使第1半导体层14及第2半导体层15露出。第2内侧焊垫沟槽280A的内周壁及外周壁可以形成为相对于第1主面11垂直。第2内侧焊垫沟槽280A的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第2内侧焊垫沟槽280A可以形成为底面积小于开口面积的前端尖细形状。
第2内侧焊垫沟槽280A的底壁位于相对于高浓度层16靠浓度降低层17侧。第2内侧焊垫沟槽280A的底壁使浓度降低层17露出。第2内侧焊垫沟槽280A也可以与区域分离沟槽24同时形成。在这种情况下，第2内侧焊垫沟槽280A具有与区域分离沟槽24相等的宽度及深度。
第2外侧焊垫沟槽280B俯视下与第2内侧焊垫沟槽280A分隔而形成为包围第2内侧焊垫沟槽280A的环状(长方形环状)。第2外侧焊垫沟槽280B的平面形状任意，未必要与第2内侧焊垫沟槽280A的平面形状一致。第2外侧焊垫沟槽280B也可以形成为多角环状或圆环状。
第2外侧焊垫沟槽280B是通过将第1主面11朝向第2主面12凿挖而形成的。第2外侧焊垫沟槽280B贯通第2半导体层15，到达第1半导体层14(具体来说，为浓度降低层17)。
第2外侧焊垫沟槽280B包含内周壁、外周壁及底壁。第2外侧焊垫沟槽280B的内周壁及外周壁使第1半导体层14及第2半导体层15露出。第2外侧焊垫沟槽280B的内周壁及外周壁可以形成为相对于第1主面11垂直。第2外侧焊垫沟槽280B的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第2外侧焊垫沟槽280B可以形成为底面积小于开口面积的前端尖细形状。
第2外侧焊垫沟槽280B的底壁位于相对于高浓度层16靠浓度降低层17侧。第2外侧焊垫沟槽280B的底壁使浓度降低层17露出。第2外侧焊垫沟槽280B也可以与区域分离沟槽24同时形成。在这种情况下，第2外侧焊垫沟槽280B具有与区域分离沟槽24相等的宽度及深度。这样一来，第2外侧焊垫沟槽280B连同第2内侧焊垫沟槽280A一起形成双沟槽(doubletrench)结构。
第2内侧焊垫沟槽280A与第2外侧焊垫沟槽280B之间的沟槽间距可以为1μm以上10μm以下。沟槽间距也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。沟槽间距优选为3μm以上8μm以下。
在本实施方式中，第2内侧焊垫沟槽280A及第2外侧焊垫沟槽280B是由具有大于1的纵横比的深沟槽形成的。纵横比是以第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的深度相对于第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的宽度来定义的。纵横比优选为5以上20以下。
第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的宽度可以为0.1μm以上3μm以下。第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的宽度也可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、或2.5μm以上3μm以下。第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的宽度优选为1.5μm以上2.5μm以下。
第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的深度可以为1μm以上50μm以下。第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。第2内侧焊垫沟槽280A(第2外侧焊垫沟槽280B)的深度优选为15μm以上35μm以下。
第2焊垫分离绝缘层281形成在第2焊垫分离沟槽280内。具体来说，第2焊垫分离绝缘层281沿着第2内侧焊垫沟槽280A的内壁形成为膜状。由此，第2焊垫分离绝缘层281在第2内侧焊垫沟槽280A内区隔出凹槽空间。另外，第2焊垫分离绝缘层281沿着第2外侧焊垫沟槽280B的内壁形成为膜状。由此，第2焊垫分离绝缘层281在第2外侧焊垫沟槽280B内区隔出凹槽空间。
第2焊垫分离绝缘层281可以包含氧化硅层及氮化硅层中至少一者。第2焊垫分离绝缘层281可以具有氧化硅层及氮化硅层按照任意的顺序积层而成的积层结构。第2焊垫分离绝缘层281也可以具有由氧化硅层或氮化硅层构成的单层结构。第2焊垫分离绝缘层281优选由与区域分离绝缘层25相同的绝缘材料构成。在本实施方式中，第2焊垫分离绝缘层281具有由氧化硅层构成的单层结构。
多晶硅282隔着第2焊垫分离绝缘层281埋设在第2焊垫分离沟槽280中。具体来说，多晶硅282隔着第2焊垫分离绝缘层281埋设在第2内侧焊垫沟槽280A中。另外，多晶硅282隔着第2焊垫分离绝缘层281埋设在第2外侧焊垫沟槽280B中。
多晶硅282形成为电浮动状态。第2焊垫分离结构276也可以不具有多晶硅282，而包含作为一体物埋设在第2内侧焊垫沟槽280A中的第2焊垫分离绝缘层281。另外，第2焊垫分离结构276也可以不具有多晶硅282，而包含作为一体物埋设在第2外侧焊垫沟槽280B中的第2焊垫分离绝缘层281。
参照图2～图9，在第1焊垫区域273的被第1焊垫分离结构275包围的区域，形成有第1内部寄生电容C1。第1内部寄生电容C1形成在第1半导体层14与第2半导体层15之间。
另外，在第2焊垫区域274的被第2焊垫分离结构276包围的区域，形成有第2内部寄生电容C2。第2内部寄生电容C2形成在第1半导体层14与第2半导体层15之间。第2内部寄生电容C2经由半导体芯片10(第1半导体层14)串联连接于第1内部寄生电容C1。
第2内部寄生电容C2优选与第1内部寄生电容C1相等。也就是说，优选如下设定：第1焊垫分离结构275俯视下以第1焊垫面积区隔出第1焊垫区域273的一部分区域，第2焊垫分离结构276俯视下以与第1焊垫面积相等的第2焊垫面积区隔出第2焊垫区域274的一部分区域。
参照图2～图9，二极管芯片1包含沿着第1极性方向形成在第1装置区域21的表层部的第1pin结部31(p-intrinsic-n junction portion)。第1pin结部31在第1装置区域21的表层部形成有第1pin二极管D1。
“极性方向”表示正向电流流动的方向(也就是说，二极管的极性的方向)。第1极性方向是正向电流沿着半导体芯片10的厚度方向(也就是说，法线方向Z)流动的方向。在本实施方式中，第1极性方向是正向电流从第2主面12侧向第1主面11侧流动的方向。
第1pin结部31俯视下形成在第1装置区域21的表层部的一侧(第1侧面13A侧)的区域。第1pin结部31包含从第1装置区域21的表层部向厚度方向依次形成的n+型的第1N层32(第1上侧半导体层)、n型的第1I层33(第1电阻层)及p+型的第1P层34(第1下侧半导体层)。
第1N层32形成在第2半导体层15的表层部。第1N层32俯视下形成为圆形形状(包括椭圆形形状)。第1N层32的平面形状任意。第1N层32也可以形成为多角形形状(例如，四角形形状)。
第1N层32具有大于第2半导体层15的n型杂质浓度的n型杂质浓度。第1N层32的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1N层32的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1I层33是利用第2半导体层15而形成的。第1I层33具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第1I层33的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第1I层33的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第1P层34形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部。第1P层34隔着第1I层33对向于第1N层32的全域。第1P层34隔着浓度保持层18的一部分对向于浓度降低层17。
第1P层34俯视下具有大于第1N层32的宽度的宽度。第1P层34的周缘俯视下包围第1N层32。第1P层34俯视下形成为圆形形状(包括椭圆形形状)。第1P层34的平面形状任意。第1P层34也可以形成为多角形形状(例如，四角形形状)。
第1P层34具有大于第1I层33的n型杂质浓度的p型杂质浓度。另外，第1P层34具有至少大于浓度保持层18的p型杂质浓度的p型杂质浓度。第1P层34也可以具有大于高浓度层16的p型杂质浓度的p型杂质浓度。第1P层34的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1P层34的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1N层32、第1I层33及第1P层34形成沿着半导体芯片10的厚度方向(也就是说，法线方向Z)的pin结。由此，具有第1N层32作为阴极、具有第1P层34作为阳极的第1pin二极管D1形成在第1装置区域21的表层部。第1pin二极管D1的阳极电连接于第1半导体层14。
参照图2～图9，二极管芯片1包含与第1pin结部31分隔而沿着第1极性方向形成在第1装置区域21的内部的第1pn结部35(pn junction portion)。第1pn结部35在第1装置区域21的内部形成有第1稳压二极管DZ1。
第1pn结部35经由半导体芯片10(第1半导体层14)电连接于第1pin结部31。具体来说，第1pn结部35经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin结部31。
第1pn结部35在第1装置区域21的内部，包含与第1半导体层14(具体来说，为浓度保持层18)之间形成pn结的n+型的第1内部N层36(第1内部半导体层)。第1内部N层36形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部。第1内部N层36形成在第1装置区域21的第1pin结部31(具体来说，为第1P层34)以外的区域。第1内部N层36可以形成在第1pin结部31(第1P层34)以外的大致全域。
第1内部N层36具有包围第1pin结部31(第1P层34)的内周缘部。第1内部N层36的内周缘部可以连接于第1P层34，也可以与第1P层34分隔。第1内部N层36的外周缘部可以位于第1装置区域21外。也就是说，第1内部N层36的外周缘部可以通过第1区域分离结构23A与第1内部N层36的内侧部分离。
参照图10，第1内部N层36具有大于第2半导体层15的n型杂质浓度的n型杂质浓度。在图10中，以虚线表示第1内部N层36的n型杂质浓度梯度。第1内部N层36具有大于浓度保持层18的p型杂质浓度的n型杂质浓度。第1内部N层36的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1内部N层36的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1pn结部35形成有具有第1内部N层36作为阴极、具有第1半导体层14(具体来说，为浓度保持层18)作为阳极的第1稳压二极管DZ1。第1稳压二极管DZ1的阳极经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin二极管D1的阳极。
在第1半导体层14不具有浓度保持层18的情况下，第1内部N层36与浓度降低层17之间形成pn结。在这种情况下，第1pn结部35的pn浓度变化变得陡急，因此存在以该第1pn结部35为起点实际耐压(具体来说，为崩溃电压VB)从目标耐压开始变动的可能性。这种问题由于浓度降低层17的厚度差异(例如，±5％左右)而变得显著。
因此，二极管芯片1中，在浓度降低层17之上形成有浓度保持层18，从而使得第1pn结部35的pn浓度变化缓慢。由此，能够抑制以第1pn结部35为起点的耐压(具体来说，为崩溃电压VB)的变动。另外，即便浓度降低层17的厚度上出现差异，仍会因形成有指定厚度的浓度保持层18，而能够切实地抑制由浓度降低层17的厚度差异引发的耐压变动。另外，即便浓度保持层18的厚度上出现差异，仍会因pn浓度变化缓慢，而能够切实地抑制由浓度保持层18的厚度差异引发的耐压变动。
参照图2～图9，二极管芯片1包含第1反向pin结部(reverse p-intrinsic-njunction portion)38，该第1反向pin结部38以反向偏压连接于第1pn结部35的方式，沿着第2极性方向形成在第1装置区域21的表层部。
第2极性方向是在半导体芯片10的厚度方向上正向电流与第1极性方向反向地流动的方向。在本实施方式中，第2极性方向是正向电流从第1主面11侧向第2主面12侧流动的方向。
第1反向pin结部38在第1装置区域21的表层部形成有第1反向pin二极管DR1。第1反向pin结部38与第1pn结部35之间形成有第1二极管对37(第1整流器对)。
第1反向pin结部38俯视下与第1pin结部31分隔而形成在第1装置区域21的表层部的另一侧(第2侧面13B侧)的区域。在设定有沿着第2方向Y横切第1pin结部31的线时，第1反向pin结部38配置在该线上。也就是说，第1反向pin结部38在第2方向Y上对向于第1pin结部31。
第1反向pin结部38包含从第1装置区域21的表层部向厚度方向依次形成的p+型的第1反向P层39(第1上侧反向半导体层)、n型的第1反向I层40(第1反向电阻层)及n+型的第1反向N层41(第1下侧反向半导体层)。
第1反向P层39形成在第2半导体层15的表层部。第1反向P层39具有大于第2半导体层15的n型杂质浓度的p型杂质浓度。第1反向P层39的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1反向P层39的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1反向P层39俯视下形成为圆形形状(包括椭圆形形状)。第1反向P层39的平面形状任意。第1反向P层39也可以形成为多角形形状(例如，四角形形状)。
第1反向P层39具有第1平面积S1。第1平面积S1可以为1000μm2以上10000μm2以下。第1平面积S1也可以为1000μm2以上2000μm2以下、2000μm2以上4000μm2以下、4000μm2以上6000μm2以下、6000μm2以上8000μm2以下、或8000μm2以上10000μm2以下。
第1反向I层40是利用第2半导体层15而形成的。第1反向I层40具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第1反向I层40的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第1反向I层40的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第1反向N层41形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部。第1反向N层41是利用作为第1pn结部35的一部分的第1内部N层36而形成的。因此，第1反向N层41(第1内部N层36)隔着第1反向I层40对向于第1反向N层41的全域。
第1反向P层39、第1反向I层40及第1反向N层41形成沿着半导体芯片10的厚度方向(也就是法线方向Z)的pin结。由此，形成具有第1反向P层39作为阳极、具有第1反向N层41作为阴极的第1反向pin二极管DR1。第1反向pin二极管DR1的阴极连接于第1稳压二极管DZ1的阴极。
由此，形成包含第1稳压二极管DZ1、及反向偏压串联连接于第1稳压二极管DZ1的第1反向pin二极管DR1的第1二极管对37。第1二极管对37经由半导体芯片10(第1半导体层14)并联连接于第1pin二极管D1。这样一来，形成包含第1pin二极管D1及第1二极管对37的第1并联电路42。
参照图2～图9，二极管芯片1包含第1接合分离结构(junction separationstructure)45，该第1接合分离结构45形成在第1装置区域21，将第1pin结部31与第1pn结部35及第1反向pin结部38加以区隔。
第1接合分离结构45包含第1接合分离沟槽46(第1接合分离槽)、第1接合分离绝缘层47及多晶硅48。在本实施方式中，第1接合分离沟槽46具有以从两侧夹着第1pin结部31(第1P层34)与第1pn结部35(第1内部N层36)的交界的方式包围第1pin结部31的双沟槽(double trench)结构。具体来说，第1接合分离沟槽46包含第1内侧沟槽46A及第1外侧沟槽46B。
第1内侧沟槽46A俯视下形成为包围第1pin结部31的环状(在本实施方式中，为圆环状)。第1内侧沟槽46A的平面形状任意。第1内侧沟槽46A也可以形成为多角环状(例如，四角环状)或圆环状(包括椭圆环状)。
第1内侧沟槽46A是通过将第1主面11朝向第2主面12凿挖而形成的。第1内侧沟槽46A贯通第1pin结部31的第1P层34，到达第1半导体层14(具体来说，为浓度降低层17)。
第1内侧沟槽46A包含内周壁、外周壁及底壁。第1内侧沟槽46A的内周壁使第1P层34的内侧部露出。第1内侧沟槽46A的外周壁使第1P层34的周缘部露出。由此，第1内侧沟槽46A使第1P层34的周缘部与第1pin结部31电分离。
第1内侧沟槽46A的内周壁及外周壁可以形成为相对于第1主面11垂直。第1内侧沟槽46A的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第1内侧沟槽46A可以形成为底面积小于开口面积的前端尖细形状。
第1内侧沟槽46A的底壁位于相对于高浓度层16靠浓度降低层17侧。第1内侧沟槽46A的底壁使浓度降低层17露出。第1内侧沟槽46A也可以与区域分离沟槽24同时形成。在这种情况下，第1内侧沟槽46A具有与区域分离沟槽24相等的宽度及深度。
第1外侧沟槽46B俯视下与第1内侧沟槽46A分隔而形成为包围第1内侧沟槽46A的环状(在本实施方式中，为圆环状)。第1外侧沟槽46B的平面形状任意，未必要与第1内侧沟槽46A的平面形状一致。第1外侧沟槽46B也可以形成为多角环状(例如，四角环状)或圆环状(包括椭圆环状)。
第1外侧沟槽46B是通过将第1主面11朝向第2主面12凿挖而形成的。第1外侧沟槽46B贯通第1pn结部35的第1内部N层36(第1反向N层41)，到达第1半导体层14(具体来说，为浓度降低层17)。
第1外侧沟槽46B包含内周壁、外周壁及底壁。第1外侧沟槽46B的内周壁使第1内部N层36(第1反向N层41)的内周缘部露出。第1外侧沟槽46B的外周壁使第1内部N层36(第1反向N层41)的内侧部露出。由此，第1外侧沟槽46B使第1内部N层36(第1反向N层41)的内周缘部与第1pn结部35及第1反向pin结部38电分离。
第1外侧沟槽46B的内周壁及外周壁可以形成为相对于第1主面11垂直。第1外侧沟槽46B的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第1外侧沟槽46B可以形成为底面积小于开口面积的前端尖细形状。
第1外侧沟槽46B的底壁位于相对于高浓度层16靠浓度降低层17侧。第1外侧沟槽46B的底壁使浓度降低层17露出。第1外侧沟槽46B也可以与区域分离沟槽24同时形成。在这种情况下，第1外侧沟槽46B具有与区域分离沟槽24相等的宽度及深度。
第1内侧沟槽46A与第1外侧沟槽46B之间的沟槽间距可以为1μm以上10μm以下。沟槽间距也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。沟槽间距优选为3μm以上8μm以下。
在本实施方式中，第1内侧沟槽46A及第1外侧沟槽46B分别是由具有大于1的纵横比的深沟槽形成的。纵横比是以第1内侧沟槽46A(第1外侧沟槽46B)的深度相对于第1内侧沟槽46A(第1外侧沟槽46B)的宽度来定义的。纵横比优选为5以上20以下。
第1内侧沟槽46A(第1外侧沟槽46B)的宽度可以为0.1μm以上3μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的宽度也可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、或2.5μm以上3μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的宽度优选为1.5μm以上2.5μm以下。
第1内侧沟槽46A(第1外侧沟槽46B)的深度可以为1μm以上50μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。第1内侧沟槽46A(第1外侧沟槽46B)的深度优选为15μm以上35μm以下。
这样一来，第1外侧沟槽46B连同第1内侧沟槽46A一起形成从两侧夹着第1pin结部31(第1P层34)与第1pn结部35(第1内部N层36)的交界的双沟槽(double trench)结构。
第1接合分离绝缘层47形成在第1接合分离沟槽46内。具体来说，第1接合分离绝缘层47沿着第1内侧沟槽46A的内壁形成为膜状。由此，第1接合分离绝缘层47在第1内侧沟槽46A内区隔出凹槽空间。另外，第1接合分离绝缘层47沿着第1外侧沟槽46B的内壁形成为膜状。由此，第1接合分离绝缘层47在第1外侧沟槽46B内区隔出凹槽空间。
第1接合分离绝缘层47可以包含氧化硅层及氮化硅层中至少一者。第1接合分离绝缘层47可以具有氧化硅层及氮化硅层按照任意的顺序积层而成的积层结构。第1接合分离绝缘层47也可以具有由氧化硅层或氮化硅层构成的单层结构。第1接合分离绝缘层47优选由与区域分离绝缘层25相同的绝缘材料构成。在本实施方式中，第1接合分离绝缘层47具有由氧化硅层构成的单层结构。
多晶硅48隔着第1接合分离绝缘层47埋设在第1接合分离沟槽46中。具体来说，多晶硅48隔着第1接合分离绝缘层47埋设在第1内侧沟槽46A中。另外，多晶硅48隔着第1接合分离绝缘层47埋设在第1外侧沟槽46B中。
多晶硅48形成为电浮动状态。第1接合分离结构45也可以不具有多晶硅48，而包含作为一体物埋设在第1内侧沟槽46A中的第1接合分离绝缘层47。另外，第1接合分离结构45也可以不具有多晶硅48，而包含作为一体物埋设在第1外侧沟槽46B中的第1接合分离绝缘层47。
在本实施方式中，对第1接合分离沟槽46具有从两侧夹着第1pin结部31与第1pn结部35的交界的双沟槽(double trench)结构的例子进行了说明。但第1接合分离沟槽46也可以具有横切第1pin结部31与第1pn结部35的交界的单沟槽(single trench)结构。在这种情况下，第1接合分离沟槽46成为第1内侧沟槽46A及第1外侧沟槽46B一体化的结构。
参照图2～图9，二极管芯片1包含沿着第1极性方向形成在第2装置区域22的表层部的第2pin结部51。第2pin结部51在第2装置区域22的表层部形成有第2pin二极管D2。
第2pin结部51俯视下形成在第2装置区域22的表层部的另一侧(第2侧面13B侧)的区域。在设定有沿着第1方向X横切第1反向pin结部38的线时，第2pin结部51位于该线上。由此，第2pin结部51在第1方向X上对向于第1反向pin结部38。第2pin结部51优选以相对于第1主面11的中央部与第1pin结部31成点对称的布局来形成。
第2pin结部51包含从第2装置区域22的表层部向厚度方向依次形成的n+型的第2N层52(第2上侧半导体层)、n型的第2I层53(第2电阻层)及p+型的第2P层54(第2下侧半导体层)。
第2N层52形成在第2半导体层15的表层部。第2N层52俯视下形成为圆形形状(包括椭圆形形状)。第2N层52的平面形状任意。第2N层52也可以形成为多角形形状(例如，四角形形状)。
第2N层52具有大于第2半导体层15的n型杂质浓度的n型杂质浓度。第2N层52的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2N层52的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2N层52的n型杂质浓度优选与第1pin结部31的第1N层32的n型杂质浓度相等。
第2I层53是利用第2半导体层15而形成的。第2I层53具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第2I层53的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第2I层53的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。第2I层53的n型杂质浓度优选与第1pin结部31的第1I层33的n型杂质浓度相等。
第2P层54形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部。第2P层54隔着第2I层53对向于第2N层52的全域。第2P层54隔着浓度保持层18的一部分对向于浓度降低层17。
第2P层54俯视下具有大于第2N层52的宽度的宽度。由此，第2P层54的周缘俯视下包围第2N层52。第2P层54俯视下形成为圆形形状(包括椭圆形形状)。第2P层54的平面形状任意。第2P层54也可以形成为多角形形状(例如，四角形形状)。
第2P层54具有大于第2I层53的n型杂质浓度的p型杂质浓度。另外，第2P层54具有至少大于浓度保持层18的p型杂质浓度的p型杂质浓度。第2P层54也可以具有大于高浓度层16的p型杂质浓度的p型杂质浓度。
第2P层54的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2P层54的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2P层54的p型杂质浓度优选与第1pin结部31的第1P层34的p型杂质浓度相等。
第2N层52、第2I层53及第2P层54形成沿着半导体芯片10的厚度方向(也就是说，法线方向Z)的pin结。由此，具有第2N层52作为阴极、具有第2P层54作为阳极的第2pin二极管D2形成在第2装置区域22的表层部。第2pin二极管D2的阳极电连接于第1半导体层14。第2pin二极管D2的阳极经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin二极管D1的阳极。
参照图2～图9，二极管芯片1包含与第2pin结部51分隔而沿着第1极性方向形成在第2装置区域22的内部的第2pn结部55。第2pn结部55在第2装置区域22的内部形成有第2稳压二极管DZ2。
第2pn结部55在第2装置区域22的内部，包含与第1半导体层14(具体来说，为浓度保持层18)之间形成pn结的n+型的第2内部N层56(第2内部半导体层)。第2内部N层56形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部。第2内部N层56形成在第2装置区域22的第2pin结部51(具体来说，为第2P层54)以外的区域。第2内部N层56可以形成在第2pin结部51(第2P层54)以外的大致全域。
第2内部N层56具有包围第2pin结部51(第2P层54)的内周缘部。第2内部N层56的内周缘部可以连接于第2P层54，也可以与第2P层54分隔。第2内部N层56的外周缘部可以位于第2装置区域22外。也就是说，第2内部N层56的外周缘部可以通过第2区域分离结构23B与第2内部N层56的内侧部分离。第2内部N层56的外周缘部也可以在第1装置区域21与第2装置区域22之间的交界，与第1内部N层36的外周缘部形成为一体。
参照图10，第2内部N层56具有大于第2半导体层15的n型杂质浓度的n型杂质浓度。在图10中，以虚线表示第1内部N层36的n型杂质浓度梯度及第2内部N层56的n型杂质浓度梯度。另外，第2内部N层56具有大于浓度保持层18的p型杂质浓度的n型杂质浓度。
第2内部N层56的n型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2内部N层56的n型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2内部N层56的n型杂质浓度优选与第1pn结部35的第1内部N层36的n型杂质浓度相等。
第2pn结部55形成有具有第2内部N层56作为阴极、具有第1半导体层14(具体来说，为浓度保持层18)作为阳极的第2稳压二极管DZ2。第2稳压二极管DZ2的阳极经由半导体芯片10(第1半导体层14)反向偏压连接于第1pin二极管D1的阳极及第2pin二极管D2的阳极。
在第1半导体层14不具有浓度保持层18的情况下，第2内部N层56与浓度降低层17之间形成pn结。在这种情况下，第2pn结部55的pn浓度变化变得陡急，因此存在以该第2pn结部55为起点实际耐压(具体来说，为崩溃电压VB)从目标耐压开始变动的可能性。这种问题由于浓度降低层17的厚度差异(例如，±5％左右)而变得显著。
因此，二极管芯片1中，在浓度降低层17之上形成有浓度保持层18，从而使得第2pn结部55的pn浓度变化缓慢。由此，能够抑制以第2pn结部55为起点的耐压(具体来说，为崩溃电压VB)的变动。另外，即便浓度降低层17的厚度上出现差异，仍会因形成有指定厚度的浓度保持层18，而能够切实地抑制由浓度降低层17的厚度差异引发的耐压变动。另外，即便浓度保持层18的厚度上出现差异，仍会因pn浓度变化缓慢，而能够切实地抑制由浓度保持层18的厚度差异引发的耐压变动。
参照图2～图9，二极管芯片1包含第2反向pin结部58，该第2反向pin结部58以反向偏压连接于第2pn结部55的方式，沿着第2极性方向形成在第2装置区域22的表层部。第2反向pin结部58在第2装置区域22的表层部形成有第2反向pin二极管DR2。第2反向pin结部58与第2pn结部55之间形成有第2二极管对57(第2整流器对)。
第2反向pin结部58俯视下与第2pin结部51分隔而形成在第2装置区域22的表层部的一侧(第1侧面13A侧)的区域。在设定有沿着第2方向Y横切第2pin结部51的线时，第2反向pin结部58配置在该线上。由此，第2反向pin结部58在第2方向Y上对向于第2pin结部51。
另外，在设定有沿着第1方向X横切第1pin结部31的线时，第2反向pin结部58位于该线上。由此，第2反向pin结部58在第1方向X上对向于第1pin结部31。第2反向pin结部58优选以相对于第1主面11的中央部与第1反向pin结部38成点对称的布局来形成。
第2反向pin结部58包含从第2装置区域22的表层部向厚度方向依次形成的p+型的第2反向P层59(第2上侧反向半导体层)、n型的第2反向I层60(第2反向电阻层)及n+型的第2反向N层61(第2下侧反向半导体层)。
第2反向P层59形成在第2半导体层15的表层部。第2反向P层59具有大于第2半导体层15的n型杂质浓度的p型杂质浓度。第2反向P层59的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2反向P层59的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2反向P层59的p型杂质浓度优选与第1反向pin结部38的第1反向P层39的p型杂质浓度相等。
第2反向P层59俯视下形成为圆形形状(包括椭圆形形状)。第2反向P层59的平面形状任意。第2反向P层59也可以形成为多角形形状(例如，四角形形状)。
第2反向P层59具有第2平面积S2。第2平面积S2可以为1000μm2以上10000μm2以下。第2平面积S2也可以为1000μm2以上2000μm2以下、2000μm2以上4000μm2以下、4000μm2以上6000μm2以下、6000μm2以上8000μm2以下、或8000μm2以上10000μm2以下。第2平面积S2优选与第1反向P层39的第1平面积S1相等。
第2反向I层60是利用第2半导体层15而形成的。第2反向I层60具有与第2半导体层15的n型杂质浓度相等的n型杂质浓度。第2反向I层60的n型杂质浓度的峰值可以为1×1013cm-3以上1×1015cm-3以下。第2反向I层60的n型杂质浓度的峰值优选为5×1013cm-3以上5×1014cm-3以下。
第2反向N层61形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部。第2反向N层61是利用作为第2pn结部55的一部分的第2内部N层56而形成的。因此，第2反向N层61(第2内部N层56)隔着第2反向I层60对向于第2反向N层61的全域。
第2反向P层59、第2反向I层60及第2反向N层61形成沿着半导体芯片10的厚度方向(也就是说，法线方向Z)的pin结。由此，形成具有第2反向P层59作为阳极、具有第2反向N层61作为阴极的第2反向pin二极管DR2。第2反向pin二极管DR2的阴极连接于第2稳压二极管DZ2的阴极。
由此，形成包含第2稳压二极管DZ2、及反向偏压串联连接于第2稳压二极管DZ2的第2反向pin二极管DR2的第2二极管对57。第2二极管对57经由半导体芯片10(第1半导体层14)并联连接于第2pin二极管D2。这样一来，形成包含第2pin二极管D2及第2二极管对57的第2并联电路62。第2并联电路62与第1并联电路42之间形成有TVS电路(Transient VoltageSuppressor circuit)63。
参照图2～图9，二极管芯片1包含第2接合分离结构65，该第2接合分离结构65形成在第2装置区域22，将第2pin结部51与第2pn结部55及第2反向pin结部58加以区隔。
第2接合分离结构65包含第2接合分离沟槽66(第2接合分离槽)、第2接合分离绝缘层67及多晶硅68。在本实施方式中，第2接合分离沟槽66具有以从两侧夹着第2pin结部51(第2P层54)与第2pn结部55(第2内部N层56)的交界的方式包围第2pin结部51的双沟槽(double trench)结构。具体来说，第2接合分离沟槽66包含第2内侧沟槽66A及第2外侧沟槽66B。
第2内侧沟槽66A俯视下形成为包围第2pin结部51的环状(在本实施方式中，为圆环状)。第2内侧沟槽66A的平面形状任意。第2内侧沟槽66A也可以形成为多角环状(例如，四角环状)或圆环状(包括椭圆环状)。
第2内侧沟槽66A是通过将第1主面11朝向第2主面12凿挖而形成的。第2内侧沟槽66A贯通第2pin结部51的第2P层54，到达第1半导体层14(具体来说，为浓度降低层17)。
第2内侧沟槽66A包含内周壁、外周壁及底壁。第2内侧沟槽66A的内周壁使第2P层54的内侧部露出。第2内侧沟槽66A的外周壁使第2P层54的周缘部露出。由此，第2内侧沟槽66A使第2P层54的周缘部与第2pin结部51电分离。
第2内侧沟槽66A的内周壁及外周壁可以形成为相对于第1主面11垂直。第2内侧沟槽66A的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第2内侧沟槽66A可以形成为底面积小于开口面积的前端尖细形状。
第2内侧沟槽66A的底壁位于相对于高浓度层16靠浓度降低层17侧。第2内侧沟槽66A的底壁使浓度降低层17露出。第2内侧沟槽66A也可以与区域分离沟槽24同时形成。在这种情况下，第2内侧沟槽66A具有与区域分离沟槽24相等的宽度及深度。
第2外侧沟槽66B俯视下与第2内侧沟槽66A分隔而形成为包围第2内侧沟槽66A的环状(在本实施方式中，为圆环状)。第2外侧沟槽66B的平面形状任意，未必要与第2内侧沟槽66A的平面形状一致。第2外侧沟槽66B也可以形成为多角环状(例如，四角环状)或圆环状(包括椭圆环状)。
第2外侧沟槽66B是通过将第1主面11朝向第2主面12凿挖而形成的。第2外侧沟槽66B贯通第2pn结部55的第2内部N层56(第2反向N层61)，到达第1半导体层14(具体来说，为浓度降低层17)。
第2外侧沟槽66B包含内周壁、外周壁及底壁。第2外侧沟槽66B的内周壁使第2内部N层56(第2反向N层61)的内周缘部露出。第2外侧沟槽66B的外周壁使第2内部N层56(第2反向N层61)的内侧部露出。由此，第2外侧沟槽66B使第2内部N层56(第2反向N层61)的内周缘部与第2pn结部55及第2反向pin结部58电分离。
第2外侧沟槽66B的内周壁及外周壁可以形成为相对于第1主面11垂直。第2外侧沟槽66B的内周壁及外周壁也可以相对于第1主面11倾斜。在这种情况下，第2外侧沟槽66B可以形成为底面积小于开口面积的前端尖细形状。
第2外侧沟槽66B的底壁位于相对于高浓度层16靠浓度降低层17侧。第2外侧沟槽66B的底壁使浓度降低层17露出。第2外侧沟槽66B也可以与区域分离沟槽24同时形成。在这种情况下，第2外侧沟槽66B具有与区域分离沟槽24相等的宽度及深度。
第2内侧沟槽66A与第2外侧沟槽66B之间的沟槽间距可以为1μm以上10μm以下。沟槽间距也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。沟槽间距优选为3μm以上8μm以下。
在本实施方式中，第2内侧沟槽66A及第2外侧沟槽66B分别是由具有大于1的纵横比的深沟槽形成的。纵横比是以第2内侧沟槽66A(第2外侧沟槽66B)的深度相对于第2内侧沟槽66A(第2外侧沟槽66B)的宽度来定义的。纵横比优选为5以上20以下。
第2内侧沟槽66A(第2外侧沟槽66B)的宽度可以为0.1μm以上3μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的宽度也可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、或2.5μm以上3μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的宽度优选为1.5μm以上2.5μm以下。
第2内侧沟槽66A(第2外侧沟槽66B)的深度可以为1μm以上50μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。第2内侧沟槽66A(第2外侧沟槽66B)的深度优选为15μm以上35μm以下。
这样一来，第2外侧沟槽66B连同第2内侧沟槽66A一起形成从两侧夹着第2pin结部51(第2P层54)与第2pn结部55(第2内部N层56)的交界的双沟槽(double trench)结构。
第2接合分离绝缘层67形成在第2接合分离沟槽66内。具体来说，第2接合分离绝缘层67沿着第2内侧沟槽66A的内壁形成为膜状。由此，第2接合分离绝缘层67在第2内侧沟槽66A内区隔出凹槽空间。另外，第2接合分离绝缘层67沿着第2外侧沟槽66B的内壁形成为膜状。由此，第2接合分离绝缘层67在第2外侧沟槽66B内区隔出凹槽空间。
第2接合分离绝缘层67可以包含氧化硅层及氮化硅层中至少一者。第2接合分离绝缘层67可以具有氧化硅层及氮化硅层按照任意的顺序积层而成的积层结构。第2接合分离绝缘层67也可以具有由氧化硅层或氮化硅层构成的单层结构。第2接合分离绝缘层67优选由与区域分离绝缘层25相同的绝缘材料构成。在本实施方式中，第2接合分离绝缘层67具有由氧化硅层构成的单层结构。
多晶硅68隔着第2接合分离绝缘层67埋设在第2接合分离沟槽66中。具体来说，多晶硅68隔着第2接合分离绝缘层67埋设在第2内侧沟槽66A中。另外，多晶硅68隔着第2接合分离绝缘层67埋设在第2外侧沟槽66B中。
多晶硅68形成为电浮动状态。第2接合分离结构65也可以不具有多晶硅68，而包含作为一体物埋设在第2内侧沟槽66A中的第2接合分离绝缘层67。另外，第2接合分离结构65也可以不具有多晶硅68，而包含作为一体物埋设在第2外侧沟槽66B中的第2接合分离绝缘层67。
在本实施方式中，对第2接合分离沟槽66具有从两侧夹着第2pin结部51与第2pn结部55的交界的双沟槽(double trench)结构的例子进行了说明。但第2接合分离沟槽66也可以具有横切第2pin结部51与第2pn结部55的交界的单沟槽(single trench)结构。在这种情况下，第2接合分离沟槽66成为第2内侧沟槽66A及第2外侧沟槽66B一体化的结构。
参照图2～图9，二极管芯片1包含形成在半导体芯片10的周缘部的屏蔽结构71。屏蔽结构71与侧面13A～13D向内侧隔开间隔而形成在第1主面11。屏蔽结构71俯视下沿着侧面13A～13D呈带状延伸，从多个方向区隔出装置形成区域272、第1焊垫区域273及第2焊垫区域274。具体来说，屏蔽结构71形成为将装置形成区域272、第1焊垫区域273及第2焊垫区域274一并包围的环状(在本实施方式中，为四角环状)。
由此，屏蔽结构71将半导体芯片10区隔成内侧区域72、及内侧区域72外的外侧区域73。内侧区域72包含装置形成区域272、第1焊垫区域273及第2焊垫区域274。屏蔽结构71保护内侧区域72免受施加到外侧区域73的外力、或外侧区域73所产生的裂缝等影响。
屏蔽结构71由与半导体芯片10不同的材料构成，从第1主面11向第2主面12呈壁状延伸。具体来说，屏蔽结构71具有包含屏蔽沟槽74、屏蔽绝缘层75及多晶硅76的沟槽绝缘结构。
屏蔽沟槽74是通过将第1主面11朝向第2主面12凿挖而形成的。屏蔽沟槽74贯通第2半导体层15，到达第1半导体层14。具体来说，屏蔽沟槽74贯通第2半导体层15及浓度保持层18，到达浓度降低层17。
屏蔽沟槽74包含侧壁及底壁。屏蔽沟槽74的侧壁可以形成为相对于第1主面11垂直。屏蔽沟槽74的侧壁也可以相对于第1主面11倾斜。在这种情况下，屏蔽沟槽74可以形成为底面积小于开口面积的前端尖细形状。
屏蔽沟槽74的底壁位于相对于高浓度层16靠浓度降低层17侧。由此，屏蔽沟槽74的侧壁使第2半导体层15、浓度保持层18及浓度降低层17露出。另外，屏蔽沟槽74的底壁使浓度降低层17露出。屏蔽沟槽74也可以与区域分离沟槽24同时形成。在这种情况下，屏蔽沟槽74具有与区域分离沟槽24相等的宽度及深度。
在本实施方式中，屏蔽沟槽74是由具有大于1的纵横比的深沟槽形成的。纵横比是以屏蔽沟槽74的深度相对于屏蔽沟槽74的宽度来定义的。纵横比优选为5以上20以下。
屏蔽沟槽74的宽度可以为0.1μm以上3μm以下。屏蔽沟槽74的宽度也可以为0.1μm以上0.5μm以下、0.5μm以上1μm以下、1μm以上1.5μm以下、1.5μm以上2μm以下、2μm以上2.5μm以下、或2.5μm以上3μm以下。屏蔽沟槽74的宽度优选为1.5μm以上2.5μm以下。
屏蔽沟槽74的深度可以为1μm以上50μm以下。屏蔽沟槽74的深度也可以为1μm以上5μm以下、5μm以上10μm以下、10μm以上15μm以下、15μm以上20μm以下、20μm以上25μm以下、25μm以上30μm以下、30μm以上40μm以下、或40μm以上50μm以下。屏蔽沟槽74的深度优选为15μm以上35μm以下。
屏蔽绝缘层75形成在屏蔽沟槽74内。具体来说，屏蔽绝缘层75沿着屏蔽沟槽74的内壁形成为膜状。由此，屏蔽绝缘层75在屏蔽沟槽74内区隔出凹槽空间。
屏蔽绝缘层75可以包含氧化硅层及氮化硅层中至少一者。屏蔽绝缘层75可以具有氧化硅层及氮化硅层按照任意的顺序积层而成的积层结构。屏蔽绝缘层75也可以具有由氧化硅层或氮化硅层构成的单层结构。屏蔽绝缘层75优选由与区域分离绝缘层25相同的绝缘材料构成。在本实施方式中，屏蔽绝缘层75具有由氧化硅层构成的单层结构。
多晶硅76隔着屏蔽绝缘层75埋设在屏蔽沟槽74中。多晶硅76形成为电浮动状态。屏蔽结构71也可以不具有多晶硅76，而包含作为一体物埋设在屏蔽沟槽74中的屏蔽绝缘层75。
参照图2～图9，二极管芯片1在第1主面11的周缘，包含形成在第1主面11的表层部的p+型的外侧杂质层80。外侧杂质层80抑制半导体芯片10的周缘的第1半导体层14与第2半导体层15之间的漏电流。
外侧杂质层80形成在屏蔽结构71与侧面13A～13D之间的区域(也就是说，外侧区域73)。外侧杂质层80是与屏蔽结构71向侧面13A～13D侧隔开间隔而形成。外侧杂质层80从侧面13A～13D露出。外侧杂质层80也可以被覆屏蔽结构71。
外侧杂质层80俯视下沿着侧面13A～13D呈带状延伸。具体来说，外侧杂质层80形成为沿着侧面13A～13D延伸的环状(在本实施方式中，为四角环状)。
外侧杂质层80具有大于第2半导体层15的p型杂质浓度的p型杂质浓度。外侧杂质层80的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。外侧杂质层80的p型杂质浓度的峰值选为5×1018cm-3以上1×1020cm-3以下。
外侧杂质层80以横切第1半导体层14与第2半导体层15的交界的方式，形成在第1主面11的表层部。具体来说，外侧杂质层80包含从第1主面11向厚度方向依次形成的上侧区域81及下侧区域82。上侧区域81形成在第2半导体层15的表层部。上侧区域81的p型杂质浓度大于第2半导体层15的n型杂质浓度。上侧区域81具有p型杂质浓度从第1主面11侧向第2主面12侧逐渐减小的浓度梯度。
下侧区域82以连接于上侧区域81的方式，形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部。下侧区域82具有与上侧区域81不同的p型杂质浓度(浓度梯度)。具体来说，下侧区域82具有p型杂质浓度从第2主面12侧向第1主面11侧逐渐增大后又逐渐减小的浓度梯度。下侧区域82的p型杂质浓度优选与第1pin结部31的第1P层34(第2pin结部51的第2P层54)的p型杂质浓度相等。
参照图2～图9，二极管芯片1(芯片本体2)包含被覆第1主面11的中间绝缘层91。中间绝缘层91具有从半导体芯片10的侧面13A～13D露出的周缘部。中间绝缘层91的周缘部与侧面13A～13D相连。具体来说，中间绝缘层91的周缘部与侧面13A～13D形成在同一面上。
中间绝缘层91可以具有多个绝缘层积层而成的积层结构，也可以具有由单个绝缘层构成的单层结构。中间绝缘层91可以包含氧化硅层及氮化硅层中至少一者。中间绝缘层91可以具有氧化硅层及氮化硅层按照任意的顺序积层而成的积层结构。中间绝缘层91也可以具有由氧化硅层或氮化硅层构成的单层结构。
在本实施方式中，中间绝缘层91具有包含从第1主面11侧依次积层的第1氧化硅层、氮化硅层及第2氧化硅层的ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)积层结构。中间绝缘层91无需全域具有ONO积层结构。中间绝缘层91例如也可以在被覆第1焊垫区域273及第2焊垫区域274的部分具有ONO积层结构，而在被覆除此以外的区域的部分具有与ONO积层结构不同的绝缘层。
第1氧化硅层可以具有多个氧化硅层积层而成的积层结构，也可以具有由单个氧化硅层构成的单层结构。第1氧化硅层可以包含作为氧化硅层的一个例子的USG(UndopedSilica Glass，非掺杂硅玻璃)层、PSG(Phosphor Silicate Glass，磷硅玻璃)层及BPSG(Boron Phosphor Silicate Glass，硼磷硅玻璃)层中至少一种。在本实施方式中，第1氧化硅层具有由单个氧化硅层构成的单层结构。
第2氧化硅层可以具有多个氧化硅层积层而成的积层结构，也可以具有由单个氧化硅层构成的单层结构。第2氧化硅层可以包含作为氧化硅层的一个例子的USG层、PSG层及BPSG层中至少一种。在本实施方式中，第2氧化硅层具有包含从氮化硅层侧依次积层的USG层及BPSG层的积层结构。
中间绝缘层91的厚度(总厚度)可以为1μm以上10μm以下。中间绝缘层91的厚度(总厚度)也可以为1μm以上2μm以下、2μm以上4μm以下、4μm以上6μm以下、6μm以上8μm以下、或8μm以上10μm以下。中间绝缘层91的厚度(总厚度)优选为4μm以上5μm以下。
中间绝缘层91包含第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95。第1pin开口92在第1装置区域21使第1pin结部31露出。第1反向pin开口93在第1装置区域21使第1反向pin结部38露出。第2pin开口94在第2装置区域22使第2pin结部51露出。第2反向pin开口95在第2装置区域22使第2反向pin结部58露出。
第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95俯视下形成为圆形形状(包括椭圆形形状)。第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95的平面形状任意。第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95也可以俯视下形成为多角形形状(例如，四角形形状)。
参照图2～图9(尤其是图9)，二极管芯片1在第1装置区域21包含贯通中间绝缘层91而电连接于第1pin结部31及第1二极管对37的第1电极层101(第1电极)。第1电极层101使第1pin结部31与第1二极管对37并联连接。第1电极层101以膜状形成在中间绝缘层91之上。第1电极层101包含第1焊垫部101A及第1配线部101B。
第1焊垫部101A俯视下与第1装置区域21及第2装置区域22分隔而形成在第1焊垫区域273之上。在本实施方式中，第1焊垫部101A俯视下形成在不与第1装置区域21及第2装置区域22重叠的区域。第1焊垫部101A也可以俯视下与第1装置区域21的一部分及第2装置区域22的一部分重叠。
第1焊垫部101A隔着中间绝缘层91对向于被第1焊垫分离结构275包围的区域(具体来说，为第2半导体层15)。第1焊垫部101A也可以隔着中间绝缘层91被覆第1焊垫分离结构275。在这种情况下，第1焊垫部101A可以被覆被第1焊垫分离结构275包围的区域的全域。第1焊垫部101A俯视下形成为沿着第1方向X延伸的长方形形状。第1焊垫部101A的平面形状任意。
第1配线部101B被从第1焊垫部101A向第1装置区域21以带状引出。第1配线部101B的第1方向X的宽度小于第1焊垫部101A的第1方向X的宽度。第1配线部101B的第1方向X的宽度任意。通过缩小第1配线部101B的第1方向X的宽度，能够抑制寄生电容。
第1配线部101B从中间绝缘层91之上进入第1pin开口92及第1反向pin开口93。第1配线部101B在第1pin开口92内电连接于第1pin结部31。第1配线部101B与第1pin结部31(具体来说，为第1N层32)之间形成欧姆接触。
第1配线部101B在第1反向pin开口93内电连接于第1反向pin结部38。第1配线部101B与第1反向pin结部38(具体来说，为第1反向P层39)之间形成欧姆接触。这样一来，第1电极层101在第1装置区域21使第1pin结部31与第1二极管对37并联连接。
第1电极层101可以包含纯铜层(纯度为99％以上的铜层)、纯铝层(纯度为99％以上的铝层)、铝硅合金层、铝铜合金层及铝硅铜合金层中至少一者。
参照图2～图9(尤其是图9)，二极管芯片1在第2装置区域22包含贯通中间绝缘层91而电连接于第2pin结部51及第2二极管对57的第2电极层102(第2电极)。第2电极层102使第2pin结部51与第2二极管对57并联连接。第2电极层102以膜状与第1电极层101分隔而形成在中间绝缘层91之上。第2电极层102包含第2焊垫部102A及第2配线部102B。
第2焊垫部102A俯视下与第1装置区域21及第2装置区域22分隔而形成在第2焊垫区域274之上。在本实施方式中，第2焊垫部102A俯视下形成在不与第1装置区域21及第2装置区域22重叠的区域。第2焊垫部102A也可以俯视下与第1装置区域21的一部分及第2装置区域22的一部分重叠。
第2焊垫部102A隔着中间绝缘层91对向于被第2焊垫分离结构276包围的区域(具体来说，为第2半导体层15)。第2焊垫部102A也可以隔着中间绝缘层91被覆第2焊垫分离结构276。在这种情况下，第2焊垫部102A可以被覆被第2焊垫分离结构276包围的区域的全域。第2焊垫部102A俯视下形成为沿着第1方向X延伸的长方形形状。第2焊垫部102A的平面形状任意。
第2配线部102B被从第2焊垫部102A向第2装置区域22以带状引出。第2配线部102B是与第1配线部101B向第1方向X隔开间隔而形成，且相对于第1配线部101B平行地延伸。第2配线部102B的第1方向X的宽度小于第2焊垫部102A的第1方向X的宽度。第2配线部102B的第1方向X的宽度任意。第2配线部102B的第1方向X的宽度优选与第1配线部101B的第1方向X的宽度相等。通过缩小第2配线部102B的第1方向X的宽度，能够抑制寄生电容。
第2配线部102B从中间绝缘层91之上进入第2pin开口94及第2反向pin开口95。第2配线部102B在第2pin开口94内电连接于第2pin结部51。第2配线部102B与第2pin结部51(具体来说，为第2N层52)之间形成欧姆接触。
第2配线部102B在第2反向pin开口95内电连接于第2反向pin结部58。第2配线部102B与第2反向pin结部58(具体来说，为第2反向P层59)之间形成欧姆接触。这样一来，第2电极层102在第2装置区域22使第2pin结部51与第2二极管对57并联连接。
第2电极层102可以包含纯铜层(纯度为99％以上的铜层)、纯铝层(纯度为99％以上的铝层)、铝硅合金层、铝铜合金层及铝硅铜合金层中至少一者。第2电极层102优选包含与第1电极层101的导电材料相同的导电材料。
参照图2～图9，第1电极层101(第1焊垫部101A)与第1焊垫区域273(具体来说，为第2半导体层15)之间形成有第1外部寄生电容CO1。第1外部寄生电容CO1经由第2半导体层15串联连接于第1内部寄生电容C1。半导体芯片10(第1焊垫区域273)的通过第1焊垫分离结构275而区隔出的区域为包含第1内部寄生电容C1及第1外部寄生电容CO1的串联电路所专有。
第2电极层102(第2焊垫部102A)与第2焊垫区域274(具体来说，为第2半导体层15)之间形成有第2外部寄生电容CO2。第2外部寄生电容CO2经由第2半导体层15串联连接于第2内部寄生电容C2。半导体芯片10(第2焊垫区域274)的通过第2焊垫分离结构276而区隔出的区域为包含第2内部寄生电容C2及第2外部寄生电容CO2的串联电路所专有。
因此，包含第1内部寄生电容C1、第2内部寄生电容C2、第1外部寄生电容CO1及第2外部寄生电容CO2的串联电路的寄生电容电路283形成在第1电极层101与第2电极层102之间。
第2外部寄生电容CO2优选与第1外部寄生电容CO1相等。也就是说，优选如下设定：第1电极层101(第1焊垫部101A)俯视下以第1电极面积形成在中间绝缘层91之上，第2电极层102(第2焊垫部102A)俯视下以与第1电极面积相等的第2电极面积形成在中间绝缘层91之上。
参照图1～图7，二极管芯片1(芯片本体2)包含被覆中间绝缘层91的最上绝缘层111。最上绝缘层111在中间绝缘层91之上被覆第1电极层101及第2电极层102。最上绝缘层111具有从半导体芯片10的侧面13A～13D露出的周缘部。最上绝缘层111的周缘部与侧面13A～13D相连。具体来说，最上绝缘层111的周缘部与侧面13A～13D形成在同一面上。最上绝缘层111形成芯片本体2的芯片侧面5A～5D的一部分。
在本实施方式中，最上绝缘层111具有包含钝化层112及树脂层113的积层结构。钝化层112可以具有包含氧化硅层或氮化硅层的单层结构。钝化层112也可以具有包含按照任意的顺序积层的氧化硅层及氮化硅层的积层结构。钝化层112优选由与形成中间绝缘层91的主面的部分不同的绝缘材料构成。在本实施方式中，钝化层112具有由氮化硅层构成的单层结构。
树脂层113可以包含感光性树脂。感光性树脂为负型或正型均可。树脂层113可以包含作为感光性树脂的一个例子的聚酰亚胺、聚酰胺及聚苯并恶唑中至少一者。在本实施方式中，树脂层113包含聚酰亚胺。
最上绝缘层111包含使第1电极层101露出的第1焊垫开口114、及使第2电极层102露出的第2焊垫开口115。
第1焊垫开口114使第1电极层101的第1焊垫部101A露出。第1焊垫开口114使除了第1焊垫部101A的缘部以外的第1焊垫部101A的内侧部露出。第1焊垫开口114俯视下形成为与第1焊垫部101A吻合的四角形形状(具体来说，为长方形形状)。第1焊垫开口114的平面形状任意。
第2焊垫开口115使第2电极层102的第2焊垫部102A露出。第2焊垫开口115使除了第2焊垫部102A的缘部以外的第2焊垫部102A的内侧部露出。第2焊垫开口115俯视下形成为与第2焊垫部102A吻合的四角形形状(具体来说，为长方形形状)。第2焊垫开口115的平面形状任意。
参照图1～图7，二极管芯片1(芯片本体2)包含电连接于第1电极层101的第1端子电极121。第1端子电极121贯通最上绝缘层111而连接于第1电极层101。具体来说，第1端子电极121埋设在第1焊垫开口114中，在第1焊垫开口114内电连接于第1焊垫部101A。
第1端子电极121俯视下与第1装置区域21及第2装置区域22分隔而形成在第1焊垫区域273之上。在本实施方式中，第1端子电极121俯视下形成在不与第1装置区域21及第2装置区域22重叠的区域。第1端子电极121也可以俯视下与第1装置区域21的一部分及第2装置区域22的一部分重叠。第1端子电极121形成为沿着第1方向X延伸的长方形形状。第1端子电极121的平面形状任意。
第1端子电极121具有从树脂层113的主面(第1芯片主面3)露出的第1电极面121A。第1电极面121A是以与树脂层113的主面(第1芯片主面3)分隔的方式突出的。第1电极面121A具有被覆树脂层113的主面(第1芯片主面3)的重叠部。第1端子电极121可以具有包含从第1电极层101侧依次积层的镍层、钯层及金层的积层结构。
参照图1～图7，二极管芯片1(芯片本体2)包含电连接于第2电极层102的第2端子电极122。第2端子电极122贯通最上绝缘层111而连接于第2电极层102。具体来说，第2端子电极122埋设在第2焊垫开口115中，在第2焊垫开口115内电连接于第2焊垫部102A。
第2端子电极122俯视下与第1装置区域21及第2装置区域22分隔而形成在第2焊垫区域274之上。在本实施方式中，第2端子电极122俯视下形成在不与第1装置区域21及第2装置区域22重叠的区域。第2端子电极122也可以俯视下与第1装置区域21的一部分及第2装置区域22的一部分重叠。第2端子电极122形成为沿着第1方向X延伸的长方形形状。第2端子电极122的平面形状任意。
第2端子电极122具有从树脂层113的主面(第1芯片主面3)露出的第2电极面122A。第2电极面122A是以与树脂层113的主面(第1芯片主面3)分隔的方式突出的。第2电极面122A具有被覆树脂层113的主面(第1芯片主面3)的重叠部。第2端子电极122可以具有包含从第2电极层102侧依次积层的镍层、钯层及金层的积层结构。
参照图1～图9，二极管芯片1(芯片本体2)包含被覆半导体芯片10的侧面13A～13D的侧面绝缘层131。侧面绝缘层131将侧面13A～13D一并被覆。侧面绝缘层131形成芯片本体2的芯片侧面5A～5D。侧面绝缘层131提高半导体芯片10的绝缘性，同时保护半导体芯片10。
侧面绝缘层131沿着侧面13A～13D形成为膜状。侧面绝缘层131具有平坦的外表面。侧面绝缘层131的外表面相对于侧面13A～13D平行地延伸。侧面绝缘层131可以被覆中间绝缘层91的一部分。侧面绝缘层131也可以进而横切中间绝缘层91而被覆最上绝缘层111的一部分。在这种情况下，侧面绝缘层131可以被覆钝化层112的一部分，也可以被覆树脂层113的一部分。
侧面绝缘层131使半导体芯片10的第2主面12露出。侧面绝缘层131与第2主面12相连。具体来说，侧面绝缘层131与第2主面12形成在同一面上。更具体来说，侧面绝缘层131与第2主面12之间形成有一个研削面或镜面。
侧面绝缘层131可以具有包含氧化硅层或氮化硅层的单层结构。侧面绝缘层131也可以具有包含按照任意的顺序积层的氧化硅层及氮化硅层的积层结构。在本实施方式中，侧面绝缘层131具有由氧化硅层构成的单层结构。
图11是图1的二极管芯片1的电学电路图。参照图11，二极管芯片1包含第1端子电极121、第2端子电极122及TVS电路63。TVS电路63包含第1并联电路42与第2并联电路62串联连接而成的串联电路，且电连接于第1端子电极121及第2端子电极122。
第1并联电路42包含第1pin二极管D1及第1二极管对37。第1二极管对37包含第1反向pin二极管DR1及第1稳压二极管DZ1。第1pin二极管D1的阴极电连接于第1端子电极121。
第1二极管对37包含第1反向pin二极管DR1的阴极反向偏压连接于第1稳压二极管DZ1的阴极的反向串联电路。第1反向pin二极管DR1的阳极电连接于第1端子电极121。第1稳压二极管DZ1的阳极反向偏压连接于第1pin二极管D1的阳极。
第2并联电路62包含第2pin二极管D2及第2二极管对57。第2二极管对57包含第2反向pin二极管DR2及第2稳压二极管DZ2。第2pin二极管D2的阴极电连接于第2端子电极122。第2pin二极管D2的阳极反向偏压连接于第1pin二极管D1的阳极及第1稳压二极管DZ1的阳极。
第2二极管对57包含第2反向pin二极管DR2的阴极反向偏压连接于第2稳压二极管DZ2的阴极的反向串联电路。第2反向pin二极管DR2的阳极电连接于第2端子电极122。第2稳压二极管DZ2的阳极反向偏压连接于第1pin二极管D1的阳极、第1稳压二极管DZ1的阳极及第2pin二极管D2的阳极。
二极管芯片1是能够向第1端子电极121及第2端子电极122两个方向流通电流的双向元件。也就是说，如果向第1端子电极121与第2端子电极122之间施加以第1端子电极121为正的指定的阈值电压以上的电压，那么电流从第1端子电极121经由第1二极管对37及第2pin二极管D2向第2端子电极122流动。
另一方面，如果向第1端子电极121与第2端子电极122之间施加以第2端子电极122为正的指定的阈值电压以上的电压，那么电流从第2端子电极122经由第2二极管对57及第1pin二极管D1向第1端子电极121流动。
通过提高第2pin结部51、第2pn结部55及第2反向pin结部58的布局相对于第1pin结部31、第1pn结部35及第1反向pin结部38的布局的对称性，能够提高作为双向元件的电学特性。也就是说，电流从第1端子电极121向第2端子电极122流动的情况下的电学特性与电流从第2端子电极122向第1端子电极121流动的情况下的电学特性相等。
图12是表示图1的二极管芯片1的寄生电容的电学电路图。参照图12，二极管芯片1包含第1端子电极121、第2端子电极122及寄生电容电路283。
寄生电容电路283包含由第1内部寄生电容C1、第2内部寄生电容C2、第1外部寄生电容CO1及第2外部寄生电容CO2构成的串联电路，且电连接于第1端子电极121及第2端子电极122。第1焊垫区域273侧的合成电容CP1由下述式(1)来表示。另外，第2焊垫区域274侧的合成电容CP2由下述式(2)来表示。
[数式1]
[数式2]
在将第1焊垫分离结构275及第2焊垫分离结构276去掉的情况下，第2外部寄生电容CO2经由第2半导体层15连接于第1外部寄生电容CO1。结果，第1内部寄生电容C1及第2内部寄生电容C2消失，包含第1外部寄生电容CO1与第2外部寄生电容CO2的串联电路的寄生电容电路283形成在第1端子电极121与第2端子电极122之间。在这种情况下，第1焊垫区域273侧的合成电容CP1＊及第2焊垫区域274侧的合成电容CP2＊由下述式(3)及下述式(4)来表示。
[数式3]
CP1*＝CO1(＞CP1)…(3)
[数式4]
CP2*＝CO2(＞CP2)…(4)
参照式(1)及式(3)，合成电容CP1小于合成电容CP1＊。另外，参照式(2)及式(4)，合成电容CP2小于合成电容CP2＊。因此，根据二极管芯片1，通过第1焊垫分离结构275及第2焊垫分离结构276能够抑制寄生电容，从而能够降低端子间电容CT。
图13是表示图1的二极管芯片1的端子间电容CT的曲线图。纵轴表示端子间电容CT[pF]，横轴表示第1反向P层39的第1平面积S1[μm2]。由于二极管芯片1是双向元件，因此将横轴设为第2反向P层59的第2平面积S2[μm2]也是一样的。
在图13中，图示出了表示二极管芯片1的端子间电容CT的电容特性L1。参照电容特性L1，端子间电容CT与第1平面积S1的增大成比增大，与第1平面积S1的减小成比减小。在第1平面积S1处于1000μm2以上10000μm2以下的范围内的情况下，端子间电容CT为0.15pF以上0.35pF以下。
图14是表示图1的二极管芯片1的最大电流能力IPP的曲线图。纵轴表示最大电流能力IPP[A]，横轴表示第1反向P层39的第1平面积S1[μm2]。由于二极管芯片1是双向元件，因此将横轴设为第2反向P层59的第2平面积S2[μm2]也是一样的。
在图14中，图示出了表示二极管芯片1的最大电流能力IPP的电流特性L2。参照电流特性L2，最大电流能力IPP与第1平面积S1的增大成比增大，与第1平面积S1的减小成比减小。在第1平面积S1处于1000μm2以上10000μm2以下的范围内的情况下，最大电流能力IPP为2A以上5A以下。
图15是表示图1的二极管芯片1的箝位电压VCL的曲线图。纵轴表示箝位电压VCL[V]，横轴表示第1反向P层39的第1平面积S1[μm2]。由于二极管芯片1是双向元件，因此将横轴设为第2反向P层59的第2平面积S2[μm2]也是一样的。
在图15中，图示出了表示二极管芯片1的箝位电压VCL的电压特性L3。参照电压特性L3，箝位电压VCL与第1平面积S1的增大成比减小，与第1平面积S1的减小成比增大。在第1平面积S1处于1000μm2以上10000μm2以下的范围内的情况下，箝位电压VCL为23V以上27V以下。
参照图13～图15可知，端子间电容CT、最大电流能力IPP及箝位电压VCL具有互为取舍的关系。在二极管芯片1中，要求较低的端子间电容CT、较高的最大电流能力IPP及较低的箝位电压VCL。
通过缩小第1反向pin结部38(第1反向P层39)的第1平面积S1，会实现较低的端子间电容CT，但不会实现较高的最大电流能力IPP及较低的箝位电压VCL。另一方面，通过增大第1反向pin结部38(第1反向P层39)的第1平面积S1，会实现较高的最大电流能力IPP及较低的箝位电压VCL，但不会实现较低的端子间电容CT。
因此，第1反向pin结部38(第1反向P层39)的第1平面积S1需要根据应该达成的端子间电容CT、最大电流能力IPP及箝位电压VCL而调整成合适的值。从另一个观点来看，通过调整第1反向pin结部38(第1反向P层39)的第1平面积S1，能够调整端子间电容CT、最大电流能力IPP及箝位电压VCL，因此可以容易地提供一种具有各种电学特性的二极管芯片1。
综上所述，二极管芯片1包含第1焊垫分离结构275，该第1焊垫分离结构275将第1焊垫区域273的一部分与其他区域加以区隔，在第1半导体层14与第2半导体层15之间形成第1内部寄生电容C1。另外，二极管芯片1包含第1电极层101，该第1电极层101隔着中间绝缘层91对向于被第1焊垫分离结构275包围的区域，形成第1外部寄生电容CO1。第1外部寄生电容CO1与第1内部寄生电容C1之间形成串联电路。由此，能够降低第1焊垫区域273侧的合成电容CP1。
另外，二极管芯片1包含第2焊垫分离结构276，该第2焊垫分离结构276将第2焊垫区域274的一部分与其他区域加以区隔，在第1半导体层14与第2半导体层15之间形成第2内部寄生电容C2。另外，二极管芯片1包含第2电极层102，该第2电极层102隔着中间绝缘层91对向于被第2焊垫分离结构276包围的区域，形成第2外部寄生电容CO2。第2外部寄生电容CO2与第2内部寄生电容C2之间形成串联电路。由此，能够降低第2焊垫区域274侧的合成电容CP2。由此，根据二极管芯片1，与不具有第1焊垫分离结构275及第2焊垫分离结构276的情况相比，能够降低端子间电容CT。
另外，根据二极管芯片1，第1焊垫分离沟槽277具有包含2个沟槽(第1内侧焊垫沟槽277A及第1外侧焊垫沟槽277B)的双沟槽结构。根据具有双沟槽结构的第1焊垫分离沟槽277，能够在半导体芯片10中切实地抑制形成在隔着第1焊垫分离沟槽277而对向的区域的寄生电容。
另外，根据二极管芯片1，第2焊垫分离沟槽280具有包含2个沟槽(第2内侧焊垫沟槽280A及第2外侧焊垫沟槽280B)的双沟槽结构。根据具有双沟槽结构的第2焊垫分离沟槽280，能够在半导体芯片10中切实地抑制形成在隔着第2焊垫分离沟槽280而对向的区域的寄生电容。
另外，根据二极管芯片1，半导体芯片10通过区域分离结构23被区隔成第1装置区域21及第2装置区域22。由此，能够将第1pin结部31、第1pn结部35及第1反向pin结部38切实地造进第1装置区域21的表层部及内部。另外，能够将第2pin结部51、第2pn结部55及第2反向pin结部58切实地造进第2装置区域22的表层部及内部。由此，能够实现优异的电学特性。
尤其是，根据二极管芯片1，区域分离结构23具有包含区域分离沟槽24的沟槽结构。由此，在第1装置区域21能够通过区域分离结构23切实地抑制第1pin结部31、第1pn结部35及第1反向pin结部38的不被希望的扩散。另外，在第2装置区域22能够通过区域分离结构23切实地抑制第2pin结部51、第2pn结部55及第2反向pin结部58的不被希望的扩散。由此，能够切实地提高电学特性。
另外，二极管芯片1在第1装置区域21包含将第1pin结部31与第1pn结部35及第1反向pin结部38加以区隔的第1接合分离结构45。由此，能够将第1pin结部31切实地造进第1装置区域21的表层部。
尤其是，第1接合分离结构45具有包含第1接合分离沟槽46的沟槽结构。由此，在第1装置区域21能够通过第1接合分离结构45切实地抑制第1pin结部31的不被希望的扩散。
进而，第1接合分离沟槽46具有在第1装置区域21从两侧夹着第1pin结部31(第1P层34)与第1pn结部35(第1内部N层36)的交界的双沟槽(double trench)结构。具体来说，第1接合分离沟槽46包含从两侧夹着第1pin结部31与第1pn结部35的交界的第1内侧沟槽46A及第1外侧沟槽46B。
根据这种结构，能够切实地抑制第1pin结部31与第1pn结部35(第1反向pin结部38)彼此间的杂质的不被希望的扩散。由此，能够在第1装置区域21切实地形成第1pin结部31、第1pn结部35及第1反向pin结部38。
另外，二极管芯片1在第2装置区域22包含将第2pin结部51与第2pn结部55及第2反向pin结部58加以区隔的第2接合分离结构65。由此，能够将第2pin结部51切实地地造进第2装置区域22的表层部。
尤其是，第2接合分离结构65具有包含第2接合分离沟槽66的沟槽结构。由此，在第2装置区域22能够通过第2接合分离结构65切实地抑制第2pin结部51的不被希望的扩散。
进而，第2接合分离沟槽66具有在第2装置区域22从两侧夹着第2pin结部51(第2P层54)与第2pn结部55(第2内部N层56)的交界的双沟槽(double trench)结构。具体来说，第2接合分离沟槽66包含从两侧夹着第2pin结部51与第2pn结部55的交界的第2内侧沟槽66A及第2外侧沟槽66B。
根据这种结构，能够切实地抑制第2pin结部51与第2pn结部55(第2反向pin结部58)彼此间的杂质的不被希望的扩散。由此，能够在第2装置区域22切实地形成第2pin结部51、第2pn结部55及第2反向pin结部58。
另外，根据二极管芯片1，第1半导体层14包含浓度降低层17及浓度保持层18，第1pn结部35的第1内部N层36与第1半导体层14的浓度保持层18之间形成pn结。
在第1半导体层14不具有浓度保持层18的情况下，第1内部N层36与浓度降低层17之间形成pn结。在这种情况下，第1pn结部35的pn浓度变化变得陡急，因此存在以该第1pn结部35为起点实际耐压(具体来说，为崩溃电压VB)从目标耐压开始变动的可能性。这种问题由于浓度降低层17的厚度差异(例如，±5％左右)而变得显著。
因此，二极管芯片1中，在浓度降低层17之上形成有浓度保持层18，从而使得第1pn结部35的pn浓度变化缓慢(参照图10)。由此，能够抑制以第1pn结部35为起点的耐压(具体来说，为崩溃电压VB)的变动。另外，即便浓度降低层17的厚度上出现差异，仍会因形成有指定厚度的浓度保持层18，而能够切实地抑制由浓度降低层17的厚度差异引发的耐压变动。
另外，根据二极管芯片1，第1半导体层14包含浓度降低层17及浓度保持层18，第2pn结部55的第2内部N层56与浓度保持层18之间形成pn结。
在第1半导体层14不具有浓度保持层18的情况下，第2内部N层56与浓度降低层17之间形成pn结。在这种情况下，第2pn结部55的pn浓度变化变得陡急，因此存在以该第2pn结部55为起点实际耐压(具体来说，为崩溃电压VB)从目标耐压开始变动的可能性。这种问题由于浓度降低层17的厚度差异(例如，±5％左右)而变得显著。
因此，二极管芯片1中，在浓度降低层17之上形成有浓度保持层18，从而使得第2pn结部55的pn浓度变化缓慢。由此，能够抑制以第2pn结部55为起点的耐压(具体来说，为崩溃电压VB)的变动。另外，即便浓度降低层17的厚度上出现差异，仍会因形成有指定厚度的浓度保持层18，而能够切实地抑制由浓度降低层17的厚度差异引发的耐压变动。
另外，根据二极管芯片1，从第1装置区域21及第2装置区域22的布局的观点出发，也能够提高电学特性。具体来说，二极管芯片1包含集中形成在半导体芯片10的中央部(装置形成区域272)的第1装置区域21及第2装置区域22。也就是说，二极管芯片1包含集中形成在半导体芯片10的中央部(装置形成区域272)的第1pin结部31、第1pn结部35、第1反向pin结部38、第2pin结部51、第2pn结部55及第2反向pin结部58。
由此，第2pin结部51与第1二极管对37近接而形成在半导体芯片10的中央部(装置形成区域272)。另外，第2二极管对57与第1pin结部31近接而形成在半导体芯片10的中央部(装置形成区域272)。
根据这种结构，能够缩短形成在第1装置区域21与第2装置区域22之间的电流路径，因此能够降低半导体芯片10(第1半导体层14)的电阻成分所造成的影响。结果，能够根据电阻成分的减少量，提高最大电流能力IPP，降低箝位电压VCL。
另外，根据二极管芯片1，第2pin结部51在半导体芯片10的中央部(装置形成区域272)，在第1方向X上对向于第1反向pin结部38。另外，根据二极管芯片1，第2反向pin结部58在半导体芯片10的中央部(装置形成区域272)，在第1方向X上对向于第1pin结部31。根据这种结构，能够以相对较为简单的结构切实地缩短形成在第1装置区域21与第2装置区域22之间的电流路径。由此，能够以相对较为简单的结构提高电学特性。
图16是图8的对应图，是本发明的第2实施方式的二极管芯片291的俯视图。在图16中，以粗线表示第1接合分离结构45及第2接合分离结构65。下面，关于与针对二极管芯片1而叙述的结构对应的结构，标注相同的参照符号并省略说明。
二极管芯片291包含多个(在本实施方式中，为3个)第1装置区域21及多个(在本实施方式中，为3个)第2装置区域22。第1装置区域21的个数只要为2个以上即可，也可以形成有4个以上。第2装置区域22的个数只要为2个以上即可，也可以形成有4个以上。基于对称性的观点，优选第2装置区域22的个数与第1装置区域21的个数相等。
多个第1装置区域21沿着第1方向X隔开间隔而形成在半导体芯片10的装置形成区域272，且分别形成为沿着第2方向Y延伸的带状(长方形形状)。
多个第2装置区域22沿着第1方向X隔开间隔而形成在半导体芯片10的装置形成区域272，且分别形成为沿着第2方向Y延伸的带状(长方形形状)。多个第2装置区域22是与多个第1装置区域21向第1方向X隔开间隔而形成。多个第2装置区域22是沿着第1方向X与多个第1装置区域21交替地形成。多个第2装置区域22优选沿着第1方向X与多个第1装置区域21隔开相等间隔而形成。
二极管芯片291包含区隔出多个第1装置区域21及多个第2装置区域22的区域分离结构23。在本实施方式中，区域分离结构23包含多个第1区域分离结构23A及多个第2区域分离结构23B。
多个第1区域分离结构23A以一对一对应的关系分别区隔出多个第1装置区域21。多个第2区域分离结构23B以一对一对应的关系分别区隔出多个第2装置区域22。在本实施方式中，多个第2区域分离结构23B是与多个第1区域分离结构23A隔开间隔而形成。多个第2区域分离结构23B也可以在彼此相邻的第1装置区域21与第2装置区域22之间，与多个第1区域分离结构23A形成为一体。
在本实施方式中，二极管芯片291包含分别形成在多个第1装置区域21的多个(在本实施方式中，为3个)第1pin结部31、1个第1pn结部35及多个(在本实施方式中，为3个)第1反向pin结部38。
多个第1pin结部31在各第1装置区域21，沿着第2方向Y隔开间隔排列成一列。另外，多个第1pin结部31在多个第1装置区域21之间，沿着第1方向X隔开间隔排列成一列。由此，多个第1pin结部31在多个第1装置区域21之间呈矩阵状(在本实施方式中，为3行3列的矩阵状)排列。
在本实施方式中，各第1pin结部31俯视下形成为圆形形状(包括椭圆形形状)。各第1pin结部31的平面形状任意。各第1pin结部31也可以形成为多角形形状(例如，四角形形状)。
形成在各第1装置区域21的第1pin结部31的个数只要为1个以上即可，也可以形成有2个以上。第1pin结部31的个数也可以在多个第1装置区域21之间不同。在多个第1装置区域21之间，基于对称性的观点，优选第1pin结部31的个数彼此相等。
多个第1反向pin结部38在各第1装置区域21，与多个第1pin结部31分隔而沿着第2方向Y排列成一列。多个第1反向pin结部38在各第1装置区域21，沿着第2方向Y与多个第1pin结部31交替地形成。另外，多个第1反向pin结部38在多个第1装置区域21之间，沿着第1方向X排列成一列。由此，多个第1反向pin结部38在多个第1装置区域21之间呈矩阵状(在本实施方式中，为3行3列的矩阵状)排列。
在本实施方式中，各第1反向pin结部38俯视下形成为圆形形状(包括椭圆形形状)。各第1反向pin结部38的平面形状任意。各第1反向pin结部38也可以形成为多角形形状(例如，四角形形状)。
多个第1反向P层39(第1反向pin结部38)具有第1总面积ST1。第1总面积ST1是以多个第1反向P层39的第1平面积S1的总和来定义的。多个第1反向P层39可以分别具有相等的第1平面积S1，也可以分别具有互不相同的第1平面积S1。基于使电学特性一致的观点，多个第1反向P层39优选分别具有相等的第1平面积S1。
第1总面积ST1可以为1000μm2以上10000μm2以下。第1总面积ST1也可以为1000μm2以上2000μm2以下、2000μm2以上4000μm2以下、4000μm2以上6000μm2以下、6000μm2以上8000μm2以下、或8000μm2以上10000μm2以下。
形成在各第1装置区域21的第1反向pin结部38的个数只要为1个以上即可，也可以形成有2个以上。第1反向pin结部38的个数也可以在多个第1装置区域21之间不同。在多个第1装置区域21之间，基于对称性的观点，优选第1反向pin结部38的个数彼此相等。
形成在各第1装置区域21的多个(在本实施方式中，为3个)第1pin结部31相互并联连接。另外，形成在各第1装置区域21的多个(在本实施方式中，为3个)第1反向pin结部38相互并联连接，且与形成在各第1装置区域21的单个第1pn结部35之间形成有单个第1二极管对37。
形成在各第1装置区域21的第1二极管对37经由半导体芯片10(第1半导体层14)并联连接于形成在各第1装置区域21的多个第1pin结部31。因此，包含多个第1pin结部31及第1二极管对37的第1并联电路42分别形成在多个第1装置区域21。多个第1并联电路42经由半导体芯片10(第1半导体层14)相互并联连接。
在本实施方式中，二极管芯片291包含分别形成在多个第2装置区域22的多个(在本实施方式中，为3个)第2pin结部51、1个第2pn结部55及多个(在本实施方式中，为3个)第2反向pin结部58。
多个第2pin结部51在各第2装置区域22，沿着第2方向Y隔开间隔排列成一列。另外，多个第2pin结部51在多个第2装置区域22之间，沿着第1方向X隔开间隔排列成一列。由此，多个第2pin结部51在多个第2装置区域22之间呈矩阵状(在本实施方式中，为3行3列的矩阵状)排列。
在设定有分别沿着第1方向X横切多个第1反向pin结部38的线条时，多个第2pin结部51形成在该线条上。由此，多个第2pin结部51沿着第1方向X与多个第1反向pin结部38交替地排列。多个第2pin结部51优选以相对于第1主面11的中央部与多个第1pin结部31成点对称的布局来形成。
在本实施方式中，各第2pin结部51俯视下形成为圆形形状(包括椭圆形形状)。各第2pin结部51的平面形状任意。各第2pin结部51也可以形成为多角形形状(例如，四角形形状)。
形成在各第2装置区域22的第2pin结部51的个数只要为1个以上即可，也可以形成有2个以上。第2pin结部51的个数也可以在多个第2装置区域22之间不同。在多个第2装置区域22，基于对称性的观点，优选第2pin结部51的个数彼此相等。另外，基于对称性的观点，更优选第2pin结部51的个数与第1pin结部31的个数相等。
多个第2反向pin结部58在各第2装置区域22，与多个第2pin结部51分隔而沿着第2方向Y排列成一列。多个第2反向pin结部58在各第2装置区域22，沿着第2方向Y与多个第2pin结部51交替地形成。另外，多个第2反向pin结部58在多个第2装置区域22之间，沿着第1方向X排列成一列。由此，多个第2反向pin结部58在多个第2装置区域22之间呈矩阵状(在本实施方式中，为3行3列的矩阵状)排列。
在设定有分别沿着第1方向X横切多个第1pin结部31的线条时，多个第2反向pin结部58形成在该线条上。由此，多个第2反向pin结部58沿着第1方向X与多个第1pin结部31交替地排列。
多个第2反向pin结部58优选以相对于第1主面11的中央部与多个第1反向pin结部38成点对称的布局来形成。在第1方向X上，第1反向pin结部38与第2pin结部51之间的距离优选和第1pin结部31与第2反向pin结部58之间的距离相等。
在本实施方式中，各第2反向pin结部58俯视下形成为圆形形状(包括椭圆形形状)。各第2反向pin结部58的平面形状任意。各第2反向pin结部58也可以形成为多角形形状(例如，四角形形状)。
多个第2反向P层59(第2反向pin结部58)具有第2总面积ST2。第2总面积ST2是以多个第2反向P层59的第2平面积S2的总和来定义的。多个第2反向P层59可以分别具有相等的第2平面积S2，也可以分别具有互不相同的第2平面积S2。基于使电学特性一致的观点，多个第2反向P层59优选分别具有相等的第2平面积S2。
第2总面积ST2可以为1000μm2以上10000μm2以下。第2总面积ST2也可以为1000μm2以上2000μm2以下、2000μm2以上4000μm2以下、4000μm2以上6000μm2以下、6000μm2以上8000μm2以下、或8000μm2以上10000μm2以下。
第2总面积ST2优选与多个第1反向P层39的第1总面积ST1相等。在这种情况下，各第2反向P层59的第2平面积S2更优选与各第1反向P层39的第1平面积S1相等。
形成在各第2装置区域22的第2反向pin结部58的个数只要为1个以上即可，也可以形成有2个以上。第2反向pin结部58的个数也可以在多个第2装置区域22之间不同。在多个第2装置区域22之间，基于对称性的观点，优选第2反向pin结部58的个数彼此相等。另外，基于对称性的观点，更优选第2反向pin结部58的个数与第1反向pin结部38的个数相等。
形成在各第2装置区域22的多个(在本实施方式中，为3个)第2pin结部51相互并联连接。另外，形成在各第2装置区域22的多个(在本实施方式中，为3个)第2反向pin结部58相互并联连接，且与形成在各第2装置区域22的单个第2pn结部55之间形成有单个第2二极管对57。
形成在各第2装置区域22的第2二极管对57经由半导体芯片10(第1半导体层14)并联连接于形成在各第2装置区域22的多个第2pin结部51。因此，包含多个第2pin结部51及第2二极管对57的第2并联电路62分别形成在多个第2装置区域22。多个第2并联电路62经由半导体芯片10(第1半导体层14)相互并联连接。
中间绝缘层91包含多个第1pin开口92、多个第1反向pin开口93、多个第2pin开口94及多个第2反向pin开口95。多个第1pin开口92在对应的第1装置区域21，以一对一对应的关系使对应的第1pin结部31露出。多个第1反向pin开口93在对应的第1装置区域21，以一对一对应的关系使对应的第1反向pin结部38露出。多个第2pin开口94在对应的第2装置区域22，以一对一对应的关系使对应的第2pin结部51露出。多个第2反向pin开口95在对应的第2装置区域22，以一对一对应的关系使对应的第2反向pin结部58露出。
第1电极层101包含第1焊垫部101A及多个第1配线部101B。第1焊垫部101A俯视下与多个第1装置区域21及多个第2装置区域22分隔而形成在第1焊垫区域273之上。第1焊垫部101A俯视下形成在不与多个第1装置区域21及多个第2装置区域22重叠的区域。第1焊垫部101A也可以俯视下与多个第1装置区域21的一部分及多个第2装置区域22的一部分重叠。
多个第1配线部101B被从第1焊垫部101A向多个第1装置区域21以带状分别引出。多个第1配线部101B是相对于多个第1装置区域21以一对一对应的关系引出的。由此，多个第1配线部101B俯视下形成为梳齿状。多个第1配线部101B的第1方向X的宽度任意。
多个第1配线部101B从中间绝缘层91之上分别进入对应的第1pin开口92及对应的第1反向pin开口93。多个第1配线部101B在对应的第1pin开口92内，电连接于对应的第1pin结部31。多个第1配线部101B与对应的第1pin结部31(具体来说，为第1N层32)之间形成欧姆接触。
多个第1配线部101B在对应的第1反向pin开口93内，电连接于对应的第1反向pin结部38。多个第1配线部101B与对应的第1反向pin结部38(具体来说，为第1反向P层39)之间形成欧姆接触。这样一来，第1电极层101使多个第1pin结部31与多个第1二极管对37并联连接。
第2电极层102包含第2焊垫部102A及多个第2配线部102B。第2焊垫部102A俯视下与多个第1装置区域21及多个第2装置区域22分隔而形成在第2焊垫区域274之上。第2焊垫部102A俯视下形成在不与多个第1装置区域21及多个第2装置区域22重叠的区域。第2焊垫部102A也可以俯视下与多个第1装置区域21的一部分及多个第2装置区域22的一部分重叠。
多个第2配线部102B被从第2焊垫部102A向多个第2装置区域22以带状分别引出。多个第2配线部102B是相对于多个第2装置区域22以一对一对应的关系引出的。多个第2配线部102B相对于多个第1配线部101B平行地延伸。多个第2配线部102B是与多个第1配线部101B向第1方向X隔开间隔而形成，且与多个第1配线部101B交替地形成。
由此，多个第2配线部102B俯视下形成为与多个第1配线部101B啮合的梳齿状。多个第2配线部102B的第1方向X的宽度任意。多个第2配线部102B的第1方向X的宽度优选与多个第1配线部101B的第1方向X的宽度相等。
多个第2配线部102B从中间绝缘层91之上进入对应的第2pin开口94及对应的第2反向pin开口95。第2焊垫部102A在对应的第2pin开口94内，电连接于对应的第2pin结部51。第2焊垫部102A与对应的第2pin结部51(具体来说，为第2N层52)之间形成欧姆接触。
多个第2配线部102B在对应的第2反向pin开口95内，电连接于对应的第2反向pin结部58。多个第2配线部102B与对应的第2反向pin结部58(具体来说，为第2反向P层59)之间形成欧姆接触。这样一来，第2电极层102使多个第2pin结部51与多个第2二极管对57并联连接。
图17是图16的二极管芯片291的电学电路图。在图17中，将由一对第1装置区域21与第2装置区域22形成的电学电路(1个TVS电路63)抽出加以图示。在二极管芯片291中，具有3个图17所示的电学电路(1个TVS电路63)并联连接而成的电路构成。
参照图17，二极管芯片291包含第1端子电极121、第2端子电极122及TVS电路63。TVS电路63包含第1并联电路42与第2并联电路62串联连接而成的串联电路，且电连接于第1端子电极121及第2端子电极122。
第1并联电路42包含多个第1pin二极管D1及第1二极管对37。第1二极管对37包含多个第1反向pin二极管DR1及1个第1稳压二极管DZ1。多个第1pin二极管D1相互并联连接。多个第1pin二极管D1的阴极电连接于第1端子电极121。
多个第1反向pin二极管DR1相互并联连接。多个第1反向pin二极管DR1的阴极反向偏压连接于第1稳压二极管DZ1的阴极。多个第1反向pin二极管DR1的阳极电连接于第1端子电极121。第1稳压二极管DZ1的阳极反向偏压连接于多个第1pin二极管D1的阳极。
第2并联电路62包含多个第2pin二极管D2及第2二极管对57。第2二极管对57包含多个第2反向pin二极管DR2及1个第2稳压二极管DZ2。多个第2pin二极管D2相互并联连接。多个第2pin二极管D2的阴极电连接于第2端子电极122。多个第2pin二极管D2的阳极反向偏压连接于第1pin二极管D1的阳极及第1稳压二极管DZ1的阳极。
多个第2反向pin二极管DR2相互并联连接。多个第2反向pin二极管DR2的阴极反向偏压连接于第2稳压二极管DZ2的阴极。多个第2反向pin二极管DR2的阳极电连接于第2端子电极122。第2稳压二极管DZ2的阳极反向偏压连接于多个第1pin二极管D1的阳极、第1稳压二极管DZ1的阳极及多个第2pin二极管D2的阳极。
图18是表示图16的二极管芯片291的端子间电容CT的曲线图。纵轴表示端子间电容CT[pF]，横轴表示多个第1反向P层39的第1总面积ST1[μm2]。由于二极管芯片291是双向元件，因此将横轴设为多个第2反向P层59的第2总面积ST2[μm2]也是一样的。
在图18中，以虚线表示第1实施方式的二极管芯片1的电容特性L1。另外，在图18中，以第1描点P1表示第2实施方式的二极管芯片291的端子间电容CT。
第1描点P1表示将第1总面积ST1设为3000μm2的情况下的二极管芯片291的端子间电容CT。参照第1描点P1，二极管芯片291的端子间电容CT为0.2pF以上0.25pF以下，与电容特性L1大体一致。
图19是表示图16的二极管芯片291的最大电流能力IPP的曲线图。纵轴表示最大电流能力IPP[A]，横轴表示多个第1反向P层39的第1总面积ST1[μm2]。由于二极管芯片291是双向元件，因此将横轴设为多个第2反向P层59的第2总面积ST2[μm2]也是一样的。
在图19中，以虚线表示第1实施方式的二极管芯片1的电流特性L2。另外，在图19中，以第2描点P2表示第2实施方式的二极管芯片291的最大电流能力IPP。
第2描点P2表示将第1总面积ST1设为3000μm2的情况下的二极管芯片291的最大电流能力IPP。参照第2描点P2，二极管芯片291的最大电流能力IPP为3.5A以上4A以下，从电流特性L2向增大方向变动。
图20是表示图16的二极管芯片291的箝位电压VCL的曲线图。纵轴表示箝位电压VCL[V]，横轴表示多个第1反向P层39的第1总面积ST1[μm2]。由于二极管芯片291是双向元件，因此将横轴设为多个第2反向P层59的第2总面积ST2[μm2]也是一样的。
在图20中，以虚线表示第1实施方式的二极管芯片1的电压特性L3。另外，在图20中，以第3描点P3表示第2实施方式的二极管芯片291的箝位电压VCL。
第3描点P3表示将第1总面积ST1设为3000μm2的情况下的二极管芯片291的箝位电压VCL。参照第3描点P3，二极管芯片291的箝位电压VCL为23V以上24V以下，从电压特性L3向减小方向变动。
参照图18～图20，在第1实施方式的二极管芯片1中，端子间电容CT、最大电流能力IPP及箝位电压VCL具有互为取舍的关系。与此相对地，在第2实施方式的二极管芯片291中，能够从所述互为取舍的关系脱离，而调整端子间电容CT、最大电流能力IPP及箝位电压VCL。
这被认为原因在于，通过形成多个第1反向pin结部38(第2反向pin结部58)，能够降低(分散)对1个第1反向pin结部38(第2反向pin结部58)造成的负荷。
综上所述，通过二极管芯片291也能够达成与针对二极管芯片1而叙述的效果相同的效果。另外，根据二极管芯片291，具有相对较小的第1平面积S1的多个第1反向P层39是以第1总面积ST1形成的。由此，与形成具有相对较大的第1平面积S1的1个第1反向P层39的情况相比，能够提高设计自由度，同时能够实现较低的端子间电容CT、较高的最大电流能力IPP及较低的箝位电压VCL。
图21是图8的对应图，是本发明的第3实施方式的二极管芯片331的俯视图。下面，关于与针对二极管芯片1而叙述的结构对应的结构，标注相同的参照符号并省略说明。
参照图21，二极管芯片331包含形成在第1焊垫区域273的1个第1pin结部31。第1焊垫区域273侧的第1pin结部31在第1焊垫区域273形成有第1pin二极管D1。
第1焊垫区域273侧的第1pin结部31在第1焊垫区域273形成为沿着第1方向X延伸的带状。本实施方式中，在设定有沿着第2方向Y横切第1主面11的中央部的中央线时，第1焊垫区域273侧的第1pin结部31形成为横切该中央线的带状。
由此，第1焊垫区域273侧的第1pin结部31在第2方向Y上对向于第1装置区域21及第2装置区域22。第1焊垫区域273侧的第1pin结部31也可以形成为在第2方向Y上仅对向于第1装置区域21及第2装置区域22中任一者的形态(长度)。
第1焊垫区域273侧的第1pin结部31与第1装置区域21的第1pin结部31同样地，是通过第1接合分离结构45与其他区域加以区隔的。第1接合分离结构45具有以从两侧夹着第1焊垫区域273侧的第1pin结部31的第1P层34的周缘部的方式包围该第1pin结部31的双沟槽(double trench)结构。
二极管芯片331包含形成在第2焊垫区域274的1个第2pin结部51。第2焊垫区域274侧的第2pin结部51在第2焊垫区域274形成有第2pin二极管D2。
第2焊垫区域274侧的第2pin结部51在第2焊垫区域274形成为沿着第1方向X延伸的带状。本实施方式中，在设定有沿着第2方向Y横切第1主面11的中央部的中央线时，第2焊垫区域274侧的第2pin结部51形成为横切该中央线的带状。
由此，第2焊垫区域274侧的第2pin结部51在第2方向Y上对向于第1装置区域21及第2装置区域22。另外，第2焊垫区域274侧的第2pin结部51隔着第1装置区域21及第2装置区域22对向于第1焊垫区域273侧的第1pin结部31。第2焊垫区域274侧的第2pin结部51也可以形成为在第2方向Y上仅对向于第1装置区域21及第2装置区域22中任一者的形态(长度)。
在设定有沿着第1方向X横切半导体芯片10的中央部的中央线时，第2焊垫区域274侧的第2pin结部51优选以相对于该中央线与第1焊垫区域273侧的第1pin结部31成线对称的布局来形成。另外，第2焊垫区域274侧的第2pin结部51优选以相对于半导体芯片10的中央部与第1焊垫区域273侧的第1pin结部31成点对称的布局来形成。
第2焊垫区域274侧的第2pin结部51与第2装置区域22的第2pin结部51同样地，是通过第2接合分离结构65与其他区域加以区隔的。第2接合分离结构65具有以从两侧夹着第2焊垫区域274侧的第2pin结部51的第2P层54的周缘部的方式包围该第2pin结部51的双沟槽(double trench)结构。
第1焊垫分离结构275与第1焊垫区域273侧的第1pin结部31分隔而形成在第1主面11的一侧(第1侧面13A侧)的区域。第2焊垫分离结构276与第2焊垫区域274侧的第2pin结部51分隔而形成在第1主面11的另一侧(第2侧面13B侧)的区域。
中间绝缘层91包含多个第1pin开口92及多个第2pin开口94。多个第1pin开口92在第1装置区域21使第1pin结部31露出，且在第1焊垫区域273使第1pin结部31露出。多个第2pin开口94在第2装置区域22使第2pin结部51露出，且在第2焊垫区域274使第2pin结部51露出。
第1电极层101在第1装置区域21贯通中间绝缘层91而电连接于第1pin结部31及第1二极管对37，且在第1焊垫区域273贯通中间绝缘层91而电连接于第1pin结部31。第1电极层101包含第1焊垫部101A及第1配线部101B。
第1焊垫部101A除了被第1焊垫分离结构275包围的区域以外，还被覆第1焊垫区域273侧的第1pin结部31。第1焊垫部101A从中间绝缘层91之上进入第1pin开口92。第1焊垫部101A在第1pin开口92内，电连接于第1焊垫区域273侧的第1pin结部31。第1焊垫部101A与第1焊垫区域273侧的第1pin结部31(具体来说，为第1N层32)之间形成欧姆接触。
第2电极层102在第2装置区域22贯通中间绝缘层91而电连接于第2pin结部51及第2二极管对57，且在第2焊垫区域274贯通中间绝缘层91而电连接于第2pin结部51。第2电极层102包含第2焊垫部102A及第2配线部102B。
第2焊垫部102A除了被第2焊垫分离结构276包围的区域以外，还被覆第2焊垫区域274侧的第2pin结部51。第2焊垫部102A从中间绝缘层91之上进入第2pin开口94。第2焊垫部102A在第2pin开口94内，电连接于第2焊垫区域274侧的第2pin结部51。第2焊垫部102A与第2焊垫区域274侧的第2pin结部51(具体来说，为第2N层52)之间形成欧姆接触。
综上所述，通过二极管芯片331也能够达成与针对二极管芯片1而叙述的效果相同的效果。二极管芯片331的结构也可以组进第2实施方式中。
在本实施方式中，对在第1焊垫区域273形成有1个第1pin结部31的例子进行了说明。但第1焊垫区域273侧的第1pin结部31的个数任意。也可以在第1焊垫区域273形成2个以上第1pin结部31。
另外，在本实施方式中，对在第2焊垫区域274形成有1个第2pin结部51的例子进行了说明。但第2焊垫区域274侧的第2pin结部51的个数任意。也可以在第2焊垫区域274形成2个以上第2pin结部51。
图22是图8的对应图，是本发明的第4实施方式的二极管芯片341的俯视图。下面，关于与针对二极管芯片1而叙述的结构对应的结构，标注相同的参照符号并省略说明。
参照图22，二极管芯片341包含形成在第1焊垫区域273的第3装置区域342、及形成在第2焊垫区域274的第4装置区域343。
第3装置区域342在第1焊垫区域273形成为沿着第1方向X延伸的带状(长方形形状)。本实施方式中，在设定有沿着第2方向Y横切第1主面11的中央部的中央线时，第3装置区域342形成为横切该中央线的带状。
由此，第3装置区域342在第2方向Y上对向于第1装置区域21及第2装置区域22。第3装置区域342也可以形成为在第2方向Y上仅对向于第1装置区域21及第2装置区域22中任一者的形态(长度)。
第4装置区域343在第2焊垫区域274形成为沿着第1方向X延伸的带状(长方形形状)。本实施方式中，在设定有沿着第2方向Y横切第1主面11的中央部的中央线时，第4装置区域343形成为横切该中央线的带状。
由此，第4装置区域343在第2方向Y上对向于第1装置区域21及第2装置区域22。另外，第4装置区域343隔着第1装置区域21及第2装置区域22对向于第3装置区域342。第4装置区域343也可以形成为在第2方向Y上仅对向于第1装置区域21及第2装置区域22中任一者的形态(长度)。
在设定有沿着第1方向X横切半导体芯片10的中央部的中央线时，第4装置区域343优选以相对于该中央线与第3装置区域342成线对称的布局来形成。另外，第4装置区域343优选以相对于半导体芯片10的中央部与第3装置区域342成点对称的布局来形成。
在本实施方式中，区域分离结构23包含区隔出第3装置区域342的第3区域分离结构23C、及区隔出第4装置区域343的第4区域分离结构23D。第3区域分离结构23C俯视下形成为包围第3装置区域342的环状。第3装置区域342的平面形状由第3区域分离结构23C来调整。第4区域分离结构23D俯视下形成为包围第4装置区域343的环状。第4装置区域343的平面形状由第4区域分离结构23D来调整。
二极管芯片341包含形成在第3装置区域342的多个(在本实施方式中，为2个)第1pin结部31、1个第1pn结部35及多个(在本实施方式中，为3个)第1反向pin结部38。形成在第3装置区域342的第1pin结部31的个数及第1反向pin结部38的个数任意。
第3装置区域342内的多个第1pin结部31的布局及多个第1反向pin结部38的布局任意。在本实施方式中，多个第1pin结部31在第1方向X上，分别形成在第3装置区域342的两侧。多个第1反向pin结部38在第3装置区域342，分别形成在多个第1pin结部31之间夹着的区域。在本实施方式中，多个第1反向pin结部38沿着第1方向X排列成一列。
多个第1接合分离结构45在第3装置区域342内，以一对一对应的关系包围多个第1pin结部31。在图22中，以粗线表示第3装置区域342内的第1接合分离结构45。各第1接合分离结构45具有以在第3装置区域342内从两侧夹着第1pin结部31(第1P层34)与第1pn结部35(第1内部N层36)的交界的方式包围第1pin结部31的双沟槽(double trench)结构。
二极管芯片341包含形成在第4装置区域343的多个(在本实施方式中，为2个)第2pin结部51、1个第2pn结部55及多个(在本实施方式中，为3个)第2反向pin结部58。形成在第4装置区域343的第2pin结部51的个数及第2反向pin结部58的个数任意。
多个第2pin结部51的布局及多个第2反向pin结部58的布局任意。在本实施方式中，多个第2pin结部51在第1方向X上，分别形成在第4装置区域343的两侧。多个第2反向pin结部58在第4装置区域343内，分别形成在多个第2pin结部51之间夹着的区域。在本实施方式中，多个第2反向pin结部58沿着第1方向X排列成一列。
在设定有沿着第1方向X横切第1主面11的中央部的中央线时，第4装置区域343的第2pin结部51优选以相对于该中央线与第3装置区域342的第1pin结部31成线对称的布局来形成。另外，第4装置区域343的多个第2pin结部51优选以相对于第1主面11的中央部与第3装置区域342的第1pin结部31成点对称的布局来形成。
在设定有沿着第1方向X横切第1主面11的中央部的中央线时，第4装置区域343的第2反向pin结部58优选以相对于该中央线与第3装置区域342的第1反向pin结部38成线对称的布局来形成。另外，第4装置区域343的第2反向pin结部58优选以相对于第1主面11的中央部与第3装置区域342的第1反向pin结部38成点对称的布局来形成。
多个第2接合分离结构65在第4装置区域343内，以一对一对应的关系包围多个第2pin结部51。在图22中，以粗线表示第4装置区域343内的第2接合分离结构65。各第2接合分离结构65具有以在第4装置区域343内从两侧夹着第2pin结部51(第2P层54)与第2pn结部55(第2内部N层56)的交界的方式包围第2pin结部51的双沟槽(double trench)结构。
第1焊垫分离结构275与第3装置区域342分隔而形成在第1主面11的一侧(第1侧面13A侧)的区域。第2焊垫分离结构276与第4装置区域343分隔而形成在第1主面11的另一侧(第2侧面13B侧)的区域。
中间绝缘层91包含多个第1pin开口92、多个第1反向pin开口93、多个第2pin开口94及多个第2反向pin开口95。
多个第1pin开口92在第1装置区域21使第1pin结部31露出，且在第3装置区域342以一对一对应的关系使多个第1pin结部31露出。多个第1反向pin开口93在第1装置区域21使第1反向pin结部38露出，且在第3装置区域342以一对一对应的关系使多个第1反向pin结部38露出。
多个第2pin开口94在第2装置区域22使第2pin结部51露出，且在第4装置区域343以一对一对应的关系使多个第2pin结部51露出。多个第2反向pin开口95在第2装置区域22使第2反向pin结部58露出，且在第4装置区域343以一对一对应的关系使多个第2反向pin结部58露出。
第1电极层101在第1装置区域21贯通中间绝缘层91而电连接于第1pin结部31及第1二极管对37，在第3装置区域342贯通中间绝缘层91而电连接于多个第1pin结部31及第1二极管对37。第1电极层101包含第1焊垫部101A及第1配线部101B。
第1焊垫部101A除了被第1焊垫分离结构275包围的区域以外，还被覆第3装置区域342。第1焊垫部101A在第3装置区域342从中间绝缘层91之上进入多个第1pin开口92及多个第1反向pin开口93。
第1焊垫部101A在第3装置区域342的对应的第1pin开口92内，电连接于对应的第1pin结部31。第1焊垫部101A在第3装置区域342，与第1pin结部31(具体来说，为第1N层32)之间形成欧姆接触。
第1焊垫部101A在第3装置区域342的对应的第1反向pin开口93内，电连接于对应的第1反向pin结部38。第1焊垫部101A在第3装置区域342，与第1反向pin结部38(具体来说，为第1反向P层39)之间形成欧姆接触。
第2电极层102在第2装置区域22贯通中间绝缘层91而电连接于第2pin结部51及第2二极管对57，在第4装置区域343贯通中间绝缘层91而电连接于多个第2pin结部51及第2二极管对57。第2电极层102包含第2焊垫部102A及第2配线部102B。
第2焊垫部102A除了被第2焊垫分离结构276包围的区域以外，还被覆第4装置区域343。第2焊垫部102A在第4装置区域343从中间绝缘层91之上进入多个第2pin开口94及多个第2反向pin开口95。
第2焊垫部102A在第4装置区域343的对应的第2pin开口94内，电连接于对应的第2pin结部51。第2焊垫部102A在第4装置区域343，与第2pin结部51(具体来说，为第2N层52)之间形成欧姆接触。
第2焊垫部102A在第4装置区域343的对应的第2反向pin开口95内，电连接于对应的第2反向pin结部58。第2焊垫部102A在第4装置区域343，与第2反向pin结部58(具体来说，为第2反向P层59)之间形成欧姆接触。
综上所述，通过二极管芯片341也能够达成与针对二极管芯片1而叙述的效果相同的效果。二极管芯片341的结构也可以组进第2～第3实施方式中。
图23是图3的对应图，是本发明的第5实施方式的二极管芯片351的剖视图。下面，关于与针对二极管芯片1而叙述的结构对应的结构，标注相同的参照符号并省略说明。
二极管芯片351在第1焊垫区域273，包含形成在被第1焊垫分离结构275包围的区域的表层部的p+型的第1电容层352。具体来说，第1电容层352形成在第2半导体层15的表层部。第1电容层352具有大于第2半导体层15的n型杂质浓度的p型杂质浓度。第1电容层352的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1电容层352的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第1电容层352的p型杂质浓度也可以与第1反向pin结部38的第1反向P层39(第2反向pin结部58的第2反向P层59)的p型杂质浓度相等。这种第1电容层352可以通过与第1反向pin结部38同时形成而获得。第1电容层352与第2半导体层15之间形成有第1表层寄生电容CS1。第1表层寄生电容CS1串联连接于第1内部寄生电容C1。
二极管芯片351在第2焊垫区域274，包含形成在被第2焊垫分离结构276包围的区域的表层部的p+型的第2电容层353。具体来说，第2电容层353形成在第2半导体层15的表层部。第2电容层353具有大于第2半导体层15的n型杂质浓度的p型杂质浓度。第2电容层353的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2电容层353的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。
第2电容层353的p型杂质浓度也可以与第1反向pin结部38的第1反向P层39(第2反向pin结部58的第2反向P层59)的p型杂质浓度相等。这种第2电容层353可以通过与第1反向pin结部38同时形成而获得。第2电容层353与第2半导体层15之间形成有第2表层寄生电容CS2。第2表层寄生电容CS2串联连接于第2内部寄生电容C2。
第2表层寄生电容CS2优选与第1表层寄生电容CS1相等。也就是说，优选如下设定：第1电容层352俯视下以第1层面积形成，第2电容层353俯视下以与第1层面积相等的第2层面积形成。另外，第2电容层353优选具有与第1电容层352的p型杂质浓度相等的p型杂质浓度。
第1电极层101的第1焊垫部101A隔着中间绝缘层91对向于第1电容层352。第1焊垫部101A与第2半导体层15(第1电容层352)之间形成有第1外部寄生电容CO1。第1外部寄生电容CO1串联连接于第1表层寄生电容CS1。
第2电极层102的第2焊垫部102A隔着中间绝缘层91对向于第2电容层353。第2焊垫部102A与第2半导体层15(第2电容层353)之间形成有第2外部寄生电容CO2。第2外部寄生电容CO2串联连接于第2表层寄生电容CS2。
图24是表示图23的二极管芯片351的寄生电容的电学电路图。参照图24，二极管芯片351包含第1端子电极121、第2端子电极122及寄生电容电路283。
寄生电容电路283包含第1外部寄生电容CO1、第1表层寄生电容CS1、第1内部寄生电容C1、第2外部寄生电容CO2、第2表层寄生电容CS2及第2内部寄生电容C2的串联电路，且电连接于第1端子电极121及第2端子电极122。第1焊垫区域273侧的合成电容CP1由下述式(5)来表示，第2焊垫区域274侧的合成电容CP2由下述式(6)来表示。
[数式5]
[数式6]
将所述式(5)与所述式(1)进行比较，二极管芯片351的合成电容CP1小于第1实施方式的二极管芯片1的合成电容CP1。另外，将所述式(6)与所述式(2)进行比较，二极管芯片351的合成电容CP2小于第1实施方式的二极管芯片1的合成电容CP2。
综上所述，通过二极管芯片351也能够达成与针对二极管芯片1而叙述的效果相同的效果。另外，根据二极管芯片351，与二极管芯片1相比，能够增加串联连接于第1外部寄生电容CO1的寄生电容的个数。另外，根据二极管芯片351，能够增加串联连接于第2外部寄生电容CO2的寄生电容的个数。由此，能够进一步降低端子间电容CT。二极管芯片351的结构也可以组进第2～第4实施方式中。
图25是图3的对应图，是本发明的第6实施方式的二极管芯片361的剖视图。二极管芯片361具有将二极管芯片351的第1焊垫区域273侧的结构及第2焊垫区域274侧的结构变更后的形态。下面，关于与针对二极管芯片351而叙述的结构对应的结构，标注相同的参照符号并省略说明。
参照图25，二极管芯片361在第1焊垫区域273，包含形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部的p+型的第1内部电容层362。第1内部电容层362隔着浓度保持层18的一部分对向于浓度降低层17。
第1内部电容层362具有大于第2半导体层15的n型杂质浓度的p型杂质浓度。另外，第1内部电容层362具有至少大于浓度保持层18的p型杂质浓度的p型杂质浓度。第1内部电容层362也可以具有大于高浓度层16的p型杂质浓度的p型杂质浓度。
第1内部电容层362的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第1内部电容层362的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第1内部电容层362的p型杂质浓度优选与第1pin结部31的第1P层34的p型杂质浓度相等。这种第1内部电容层362可以通过与第1P层34同时形成而获得。第1内部电容层362与第2半导体层15之间形成有第1内部寄生电容C1。
二极管芯片361在第2焊垫区域274，包含形成在第1半导体层14(具体来说，为浓度保持层18)与第2半导体层15的交界部的p+型的第2内部电容层363。第2内部电容层363隔着浓度保持层18的一部分对向于浓度降低层17。
第2内部电容层363具有大于第2半导体层15的n型杂质浓度的p型杂质浓度。另外，第2内部电容层363具有至少大于浓度保持层18的p型杂质浓度的p型杂质浓度。第2内部电容层363也可以具有大于高浓度层16的p型杂质浓度的p型杂质浓度。
第2内部电容层363的p型杂质浓度的峰值可以为1×1018cm-3以上1×1021cm-3以下。第2内部电容层363的p型杂质浓度的峰值优选为5×1018cm-3以上1×1020cm-3以下。第2内部电容层363的p型杂质浓度优选与第2pin结部51的第2P层54的p型杂质浓度相等。这种第2内部电容层363可以通过与第2P层54同时形成而获得。第2内部电容层363与第2半导体层15之间形成有第2内部寄生电容C2。
综上所述，通过二极管芯片361也能够达成与针对二极管芯片351而叙述的效果相同的效果。二极管芯片351的结构可以组进第1～第4实施方式中。
图26是图8的对应图，是本发明的第7实施方式的二极管芯片371的俯视图。在所述第1～第6实施方式中，第1二极管对37与第1pin结部31之间形成第1并联电路42，第2二极管对57与第2pin结部51之间形成第2并联电路62。
与此相对地，在二极管芯片371中，第2pin结部51与第1二极管对37之间形成第1并联电路192，第2二极管对57与第1pin结部31之间形成第2并联电路193。下面，关于与针对二极管芯片1等而叙述的结构对应的结构，标注相同的参照符号并省略说明。
参照图26，二极管芯片371在第1装置区域21，包含1个第1pin结部31、1个第1pn结部35及1个第1反向pin结部38。第1pin结部31、第1pn结部35及第1反向pin结部38是以与第1实施方式的情况相同的布局来形成的。第1反向pin结部38与第1pn结部35之间形成有第1二极管对37。
二极管芯片371在第2装置区域22，包含1个第2pin结部51、1个第2pn结部55及1个第2反向pin结部58。第2pin结部51、第2pn结部55及第2反向pin结部58是以与第1实施方式的情况相同的布局来形成的。
第2pin结部51经由半导体芯片10(第1半导体层14)与第1二极管对37之间形成第1并联电路192。第2反向pin结部58与第2pn结部55之间形成有第2二极管对57。第2二极管对57经由半导体芯片10(第1半导体层14)与第1pin结部31之间形成第2并联电路193。第2并联电路193与第1并联电路192之间形成有TVS电路194。
第1电极层101在第1装置区域21贯通中间绝缘层91而电连接于第1pin结部31，且在第2装置区域22贯通中间绝缘层91而电连接于第2二极管对57。第1电极层101包含第1焊垫部101A及多个第1配线部101B。
第1焊垫部101A俯视下与第1装置区域21及第2装置区域22分隔而形成在第1焊垫区域273之上。在本实施方式中，第1焊垫部101A俯视下形成在不与第1装置区域21及第2装置区域22重叠的区域。第1焊垫部101A也可以俯视下与第1装置区域21的一部分及第2装置区域22的一部分重叠。
第1焊垫部101A隔着中间绝缘层91对向于被第1焊垫分离结构275包围的区域(具体来说，为第2半导体层15)。第1焊垫部101A也可以隔着中间绝缘层91被覆第1焊垫分离结构275。在这种情况下，第1焊垫部101A可以被覆被第1焊垫分离结构275包围的区域的全域。
多个第1配线部101B被从第1焊垫部101A向第1装置区域21及第2装置区域22以带状分别引出。多个第1配线部101B是相对于第1装置区域21(第1pin结部31)及第2装置区域22(第2反向pin结部58)以一对一对应的关系分别引出的。由此，多个第1配线部101B俯视下形成为梳齿状。第1配线部101B的第1方向X的宽度任意。
第1装置区域21侧的第1配线部101B从中间绝缘层91之上进入第1pin开口92。第1装置区域21侧的第1配线部101B在第1pin开口92内电连接于第1pin结部31。第1装置区域21侧的第1配线部101B与第1pin结部31(具体来说，为第1N层32)之间形成欧姆接触。
第2装置区域22侧的第1配线部101B从中间绝缘层91之上进入第2反向pin开口95。第2装置区域22侧的第1配线部101B在第2反向pin开口95内电连接于第2反向pin结部58。第2装置区域22侧的第1配线部101B与第2反向pin结部58(具体来说，为第2反向P层59)之间形成欧姆接触。这样一来，第1电极层101使第1pin结部31与第2二极管对57并联连接。
第2电极层102在第1装置区域21贯通中间绝缘层91而电连接于第1二极管对37，且在第2装置区域22贯通中间绝缘层91而电连接于第2pin结部51。第2电极层102包含第2焊垫部102A及多个第2配线部102B。
第2焊垫部102A俯视下与第1装置区域21及第2装置区域22分隔而形成在第2焊垫区域274之上。在本实施方式中，第2焊垫部102A俯视下形成在不与第1装置区域21及第2装置区域22重叠的区域。第2焊垫部102A也可以俯视下与第1装置区域21的一部分及第2装置区域22的一部分重叠。
第2焊垫部102A隔着中间绝缘层91对向于被第2焊垫分离结构276包围的区域(具体来说，为第2半导体层15)。第2焊垫部102A也可以隔着中间绝缘层91被覆第2焊垫分离结构276。在这种情况下，第2焊垫部102A可以被覆被第2焊垫分离结构276包围的区域的全域。
多个第2配线部102B被从第2焊垫部102A向第1装置区域21及第2装置区域22以带状分别引出。多个第2配线部102B是相对于第1装置区域21(第1反向pin结部38)及第2装置区域22(第2pin结部51)以一对一对应的关系分别引出的。由此，多个第2配线部102B俯视下形成为梳齿状。
多个第2配线部102B在第2方向Y上对向于多个第1配线部101B。第2配线部102B的第1方向X的宽度任意。第2配线部102B的第1方向X的宽度优选与第1配线部101B的第1方向X的宽度相等。第2配线部102B的第2方向Y的长度任意。第2配线部102B的第2方向Y的长度优选与第1配线部101B的第2方向Y的长度相等。
第1装置区域21侧的第2配线部102B从中间绝缘层91之上进入第1反向pin开口93。第1装置区域21侧的第2配线部102B在第1反向pin开口93内电连接于第1反向pin结部38。第1装置区域21侧的第2配线部102B与第1反向pin结部38(具体来说，为第1反向P层39)之间形成欧姆接触。
第2装置区域22侧的第2配线部102B从中间绝缘层91之上进入第2pin开口94。第2装置区域22侧的第2配线部102B在第2pin开口94内电连接于第2pin结部51。第2装置区域22侧的第2配线部102B与第2pin结部51(具体来说，为第2N层52)之间形成欧姆接触。这样一来，第2电极层102使第1二极管对37与第2pin结部51并联连接。
图27是图26的二极管芯片371的电学电路图。参照图27，二极管芯片371包含第1端子电极121、第2端子电极122及TVS电路194。TVS电路194包含第1并联电路192与第2并联电路193串联连接而成的串联电路，且电连接于第1端子电极121及第2端子电极122。
第1并联电路192包含第2pin二极管D2及第1二极管对37。第1二极管对37包含第1反向pin二极管DR1及第1稳压二极管DZ1。第2pin二极管D2的阴极电连接于第2端子电极122。
第1二极管对37包含第1反向pin二极管DR1的阴极反向偏压连接于第1稳压二极管DZ1的阴极的反向串联电路。第1反向pin二极管DR1的阳极电连接于第2端子电极122。第1稳压二极管DZ1的阳极反向偏压连接于第2pin二极管D2的阳极。
第2并联电路193包含第1pin二极管D1及第2二极管对57。第2二极管对57包含第2反向pin二极管DR2及第2稳压二极管DZ2。第1pin二极管D1的阴极电连接于第1端子电极121。第1pin二极管D1的阳极反向偏压连接于第2pin二极管D2的阳极及第1稳压二极管DZ1的阳极。
第2二极管对57包含第2反向pin二极管DR2的阴极反向偏压连接于第2稳压二极管DZ2的阴极的反向串联电路。第2反向pin二极管DR2的阳极电连接于第1端子电极121。第2稳压二极管DZ2的阳极反向偏压连接于第1pin二极管D1的阳极、第1稳压二极管DZ1的阳极及第2pin二极管D2的阳极。
二极管芯片371是能够向第1端子电极121及第2端子电极122两个方向流通电流的双向元件。也就是说，如果向第1端子电极121与第2端子电极122之间施加以第1端子电极121为正的指定的阈值电压以上的电压，那么电流从第1端子电极121经由第2二极管对57及第2pin二极管D2向第2端子电极122流动。
另一方面，如果向第1端子电极121与第2端子电极122之间施加以第2端子电极122为正的指定的阈值电压以上的电压，那么电流从第2端子电极122经由第1二极管对37及第1pin二极管D1向第1端子电极121流动。
通过提高第2pin结部51、第2pn结部55及第2反向pin结部58的布局相对于第1pin结部31、第1pn结部35及第1反向pin结部38的布局的对称性，能够提高作为双向元件的电学特性。也就是说，电流从第1端子电极121向第2端子电极122流动的情况下的电学特性与电流从第2端子电极122向第1端子电极121流动的情况下的电学特性相等。
综上所述，通过二极管芯片371也能够达成与针对二极管芯片1而叙述的效果相同的效果。另外，根据二极管芯片1，从电连接形态的观点出发，也能够提高电学特性。
也就是说，在二极管芯片371中，第2pin结部51与第1二极管对37之间形成第1并联电路192，第2二极管对57与第1pin结部31之间形成第2并联电路193。在二极管芯片371中，第1电极层101电连接于第1pin结部31及第2二极管对57，第2电极层102电连接于第1二极管对37及第2pin结部51。
根据这种结构，在第1装置区域21，能够使电流经由第1二极管对37流入到第1pin结部31中。另外，在第2装置区域22，能够使电流经由第2二极管对57流入到第2pin结部51中。由此，能够缩短电流路径，因此能够降低半导体芯片10(第1半导体层14)的电阻成分所造成的影响。结果，能够根据电阻成分的减少量，提高最大电流能力IPP，降低箝位电压VCL。二极管芯片371的结构也可以组进第2～第6实施方式中。
图28A～图28Y是用来说明应用于第1～第7实施方式的二极管芯片(符号省略)的制造方法的一个例子的剖视图。下面，对制造第1实施方式的二极管芯片1的例子进行说明。
首先，参照图28A，准备作为半导体芯片10(具体来说，为高浓度层16)的基底的p++型的硅制半导体晶圆401。半导体晶圆401的p型杂质可以为硼。
接着，参照图28B，通过外延生长法，使硅从半导体晶圆401的主面结晶生长。在该步骤中，p型杂质从半导体晶圆401向正在结晶生长的硅扩散。由此，作为浓度降低层17的基底的p+型的第1外延层402形成在半导体晶圆401之上。
接着，参照图28C，将p型杂质(例如，硼)导入到第1外延层402的表层部。p型杂质也可以通过离子注入法导入到第1外延层402的表层部。由此，第1外延层402的表层部的p型杂质浓度提高。
接着，参照图28D，通过外延生长法，使硅从第1外延层402结晶生长。由此，作为浓度保持层18的基底的第2外延层403形成在第1外延层402之上。第2外延层403的导电型可以为n型，也可以为p型。
接着，设定与二极管芯片1分别对应的多个芯片区域404、及用来区隔出多个芯片区域404的切断预定区域405。在图28D中，图示出了1个芯片区域404(下面，同样如此)。多个芯片区域404是沿着第1方向X及第2方向Y隔开间隔呈矩阵状而设定的。切断预定区域405被设定为沿着第1方向X及第2方向Y延伸的格子状，用来区隔出多个芯片区域404。
接着，向各芯片区域404的第2外延层403的表层部中应该形成第1pn结部35的第1内部N层36(第1反向pin结部38的第1反向N层41)及第2pn结部55的第2内部N层56(第2反向pin结部58的第2反向N层61)的区域，选择性地导入n型杂质(例如，砷及/或磷)。n型杂质也可以通过隔着离子注入掩模(未图示)的离子注入法导入到第2外延层403的表层部。
另外，向各芯片区域404的第2外延层403的表层部中应该形成第1pin结部31的第1P层34及第2pin结部51的第2P层54的区域，选择性地导入p型杂质(例如，硼)。另外，向各芯片区域404的第2外延层403的表层部中应该形成外侧杂质层80的下侧区域82的区域，选择性地导入p型杂质。外侧杂质层80用的p型杂质是以跨越切断预定区域405的方式，导入到各芯片区域404的周缘部的。p型杂质也可以通过隔着离子注入掩模(未图示)的离子注入法导入到第2外延层403的表层部。
接着，参照图28E，通过驱入(driver-in)处理法，使导入到第1外延层402的表层部的p型杂质、及导入到第2外延层403的表层部的p型杂质及n型杂质扩散。由此，导入到第1外延层402的表层部的p型杂质向第2外延层403内扩散，而形成浓度保持层18。
导入到第2外延层403的表层部的p型杂质及n型杂质成为第1P层34、第1内部N层36(第1反向N层41)、第2P层54、第2内部N层56(第2反向N层61)及下侧区域82的基底。半导体晶圆401、第1外延层402及第2外延层403成为第1半导体层14的基底。通过伴有p型杂质的导入的外延生长法直接形成浓度相对较高的第2外延层403，以此代替离子注入法及杂质扩散法，也能够获得浓度保持层18。
接着，参照图28F，通过伴有n型杂质的导入的外延生长法，使硅从第2外延层403结晶生长。在该步骤中，p型杂质及n型杂质从第2外延层403向正在结晶生长的硅扩散。由此，作为第2半导体层15的基底的第3外延层406形成在第2外延层403之上。
另外，第1内部N层36(第1反向N层41)、第2内部N层56(第2反向N层61)、第1P层34、第2P层54及下侧区域82形成在第2外延层403与第3外延层406的交界部。另外，第1pn结部35及第2pn结部55形成在第2外延层403与第3外延层406的交界部。
经过图28A～图28F的步骤，形成包含半导体晶圆401、第1外延层402、第2外延层403及第3外延层406的半导体晶圆结构407。半导体晶圆结构407具有一侧的第1晶圆主面408及另一侧的第2晶圆主面409。第1晶圆主面408及第2晶圆主面409分别对应于半导体芯片10的第1主面11及第2主面12。
接着，参照图28G，将具有指定图案的离子注入掩模410形成在第1晶圆主面408之上。离子注入掩模410在各芯片区域404及切断预定区域405，使应该形成外侧杂质层80的上侧区域81的区域露出，将除此以外的区域被覆。
接着，将p型杂质(例如，硼)隔着离子注入掩模410导入到第1晶圆主面408(第3外延层406)的表层部。由此，外侧杂质层80的上侧区域81形成在各芯片区域404及切断预定区域405的第1晶圆主面408的表层部。
接着，参照图28H，将具有指定图案的硬质掩模411形成在第1晶圆主面408之上。硬质掩模411在各芯片区域404，使应该形成多个沟槽412的区域露出，将除此以外的区域被覆。多个沟槽412包含区域分离沟槽24、第1接合分离沟槽46、第2接合分离沟槽66、屏蔽沟槽74、第1焊垫分离沟槽277及第2焊垫分离沟槽280。
硬质掩模411可以通过CVD(Chemical Vapor Deposition，化学气相沉积)法或氧化处理法(例如，热氧化处理法)而形成。相对于硬质掩模411的图案化可以通过隔着蚀刻掩模的蚀刻法而进行。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。
接着，通过隔着硬质掩模411的蚀刻法，将第1晶圆主面408的无用部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。蚀刻法优选为作为干式蚀刻法的一个例子的RIE(Reactive Ion Etching，反应式离子蚀刻)法。由此，多个沟槽412形成在第1晶圆主面408。然后，将硬质掩模411去除。
接着，参照图28I，将第1基底绝缘层413形成在第1晶圆主面408之上。第1基底绝缘层413成为区域分离绝缘层25、第1接合分离绝缘层47、第2接合分离绝缘层67、屏蔽绝缘层75、第1焊垫分离绝缘层278及第2焊垫分离绝缘层281的基底。
第1基底绝缘层413沿着第1晶圆主面408及多个沟槽412的内壁形成为膜状。第1基底绝缘层413可以通过CVD法或氧化处理法(例如，热氧化处理法)而形成。在本实施方式中，第1基底绝缘层413是通过热氧化处理法而形成的。
接着，将多晶硅层414形成在第1基底绝缘层413之上。多晶硅层414成为区域分离结构23的多晶硅26、第1接合分离结构45的多晶硅48、第2接合分离结构65的多晶硅68、屏蔽结构71的多晶硅76、第1焊垫分离结构275的多晶硅279及第2焊垫分离结构276的多晶硅282的基底。多晶硅层414隔着第1基底绝缘层413填埋多个沟槽412，而被覆第1晶圆主面408。多晶硅层414可以通过CVD法而形成。
接着，参照图28J，通过蚀刻法，将多晶硅层414的无用部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。多晶硅层414要去除到第1基底绝缘层413露出为止。
接着，通过蚀刻法，将第1基底绝缘层413的无用部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。第1基底绝缘层413要去除到第1晶圆主面408露出为止。第1基底绝缘层413的被覆第1晶圆主面408的部分也可以作为中间绝缘层91的一部分而残存。由此，区域分离结构23、第1接合分离结构45、第2接合分离结构65、屏蔽结构71、第1焊垫分离结构275及第2焊垫分离结构276形成在各芯片区域404。
接着，参照图28K，将具有指定图案的离子注入掩模415形成在第1晶圆主面408之上。离子注入掩模415在各芯片区域404，使应该形成第1pin结部31的第1N层32及第2pin结部51的第2N层52的区域露出，将除此以外的区域被覆。
接着，将n型杂质(例如，磷)隔着离子注入掩模415导入到第1晶圆主面408(第3外延层406)的表层部。由此，第1N层32及第2N层52在各芯片区域404，形成在第1晶圆主面408的表层部。另外，包含第1N层32、第1I层33及第1P层34的第1pin结部31、以及包含第2N层52、第2I层53及第2P层54的第2pin结部51在各芯片区域404，形成在第1晶圆主面408(第3外延层406)的表层部。然后，将离子注入掩模415去除。
接着，参照图28L，将具有指定图案的离子注入掩模416形成在第1晶圆主面408之上。离子注入掩模416在各芯片区域404，使应该形成第1反向pin结部38的第1反向P层39及第2反向pin结部58的第2反向P层59的区域露出，将除此以外的区域被覆。
接着，将p型杂质(例如，硼)隔着离子注入掩模416导入到第1晶圆主面408(第3外延层406)的表层部。由此，第1反向P层39及第2反向P层59在各芯片区域404，形成在第1晶圆主面408的表层部。另外，包含第1反向P层39、第1反向I层40及第1反向N层41的第1反向pin结部38、以及包含第2反向P层59、第2反向I层60及第2反向N层61的第2反向pin结部58在各芯片区域404，形成在第1晶圆主面408(第3外延层406)的表层部。然后，将离子注入掩模416去除。图28L的步骤也可以先于图28K的步骤而实施。
接着，参照图28M，将作为中间绝缘层91的基底的第2基底绝缘层417形成在第1晶圆主面408之上。在本实施方式中，第2基底绝缘层417具有包含从第1晶圆主面408侧依次积层的第1氧化硅层、氮化硅层及第2氧化硅层的ONO积层结构。第1氧化硅层可以通过CVD法或氧化处理法(例如，热氧化处理法)而形成。氮化硅层及第2氧化硅层分别可以通过CVD法而形成。
接着，参照图28N，将具有指定图案的抗蚀掩模418形成在第2基底绝缘层417之上。抗蚀掩模418在各芯片区域404的第2基底绝缘层417中，使应该形成第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95的区域露出，将除此以外的区域被覆。
接着，通过隔着抗蚀掩模418的蚀刻法，将第2基底绝缘层417的无用部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。由此，第1pin开口92、第1反向pin开口93、第2pin开口94及第2反向pin开口95形成在各芯片区域404的第2基底绝缘层417。然后，将抗蚀掩模418去除。
接着，参照图28O，将作为第1电极层101及第2电极层102的基底的基底电极层419形成在第2基底绝缘层417之上。基底电极层419可以包含纯铜层(纯度为99％以上的铜层)、纯铝层(纯度为99％以上的铝层)、铝硅合金层、铝铜合金层及铝硅铜合金层中至少一者。基底电极层419可以通过溅镀法及/或蒸镀法而形成。
接着，参照图28P，将具有指定图案的抗蚀掩模420形成在基底电极层419之上。抗蚀掩模420在各芯片区域404的基底电极层419中，将应该形成第1电极层101及第2电极层102的区域被覆，使除此以外的区域露出。
接着，通过隔着抗蚀掩模420的蚀刻法，将基底电极层419的无用部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。由此，在各芯片区域404形成第1电极层101及第2电极层102。然后，将抗蚀掩模420去除。
接着，参照图28Q，将钝化层112形成在第2基底绝缘层417之上。钝化层112在第2基底绝缘层417之上被覆第1电极层101及第2电极层102。在本实施方式中，钝化层112包含氮化硅。钝化层112可以通过CVD法而形成。
接着，参照图28R，将树脂层113形成在钝化层112之上。树脂层113是通过将感光性树脂(在本实施方式中，为聚酰亚胺)涂布在钝化层112之上而形成的。由此，形成包含钝化层112及树脂层113的最上绝缘层111。
接着，参照图28S，使树脂层113在以与第1焊垫开口114、第2焊垫开口115及切断预定区域405对应的图案曝光后显影。由此，具有与第1焊垫开口114、第2焊垫开口115及切断预定区域405对应的图案的多个开口421形成在树脂层113。
接着，参照图28T，通过利用树脂层113作为掩模的蚀刻法，将钝化层112的从树脂层113的开口421露出的部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。由此，第1焊垫开口114、第2焊垫开口115及切割道422形成在最上绝缘层111。切割道422形成为沿着切断预定区域405的格子状。
接着，参照图28U，通过蚀刻法，将第2基底绝缘层417的从切割道422露出的部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。由此，第2基底绝缘层417的被覆各芯片区域404的部分被作为中间绝缘层91而分割。
接着，通过蚀刻法，进而将第1晶圆主面408的从切割道422露出的部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。蚀刻法优选为作为干式蚀刻法的一个例子的RIE法。蚀刻法更优选为博施法(Bosch process)。由此，用来区隔出多个芯片区域404的切割槽423形成在第1晶圆主面408。
切割槽423贯通第3外延层406、第2外延层403及第1外延层402，到达半导体晶圆401(具体来说，为高浓度层16)的厚度方向中途部。由此，第1外延层402成为浓度降低层17，第2外延层403成为浓度保持层18，第3外延层406成为第2半导体层15。
接着，参照图28V，将作为侧面绝缘层131的基底的第3基底绝缘层424形成在第1晶圆主面408之上。第3基底绝缘层424沿着切割槽423的内壁形成为膜状，将第1晶圆主面408侧的结构物一并被覆。在本实施方式中，第3基底绝缘层424包含氧化硅。第3基底绝缘层424可以通过CVD法而形成。
接着，参照图28W，通过蚀刻法，将第3基底绝缘层424的无用部分去除。蚀刻法为湿式蚀刻法及/或干式蚀刻法均可。蚀刻法优选为作为干式蚀刻法的一个例子的RIE法。由此，第3基底绝缘层424的被覆切割槽423的侧面的部分以外的部分被去除。
接着，参照图28X，将第1端子电极121及第2端子电极122形成在各芯片区域404。在本实施方式中，第1端子电极121及第2端子电极122具有包含从第1晶圆主面408侧依次积层的镍层、钯层及金层的积层结构。镍层、钯层及金层分别可以通过电解镀覆法及/或无电解镀覆法而形成。
接着，参照图28Y，对第2晶圆主面409进行研削直到与切割槽423连通为止。由此，半导体晶圆结构407成为半导体芯片10，从1片半导体晶圆结构407切出多个二极管芯片1。第2晶圆主面409的研削步骤也可以在第2晶圆主面409与切割槽423连通后依然继续进行。也就是说，第2晶圆主面409的研削步骤也可以包含半导体芯片10(高浓度层16)的薄膜化步骤。经过包含以上内容的步骤，制造出二极管芯片1。
本发明的实施方式进而可以采用其他实施方式来实施。
在所述各实施方式中，也可以将第1pin结部31与第1反向pin结部38的配置调换，将第2pin结部51与第2反向pin结部58的配置调换。
在所述各实施方式中，也可以采用各半导体部分的导电型反转的结构。就是说，也可以将p型的部分形成为n型，将n型的部分形成为p型。在这种情况下，第1pin二极管D1、第1稳压二极管DZ1、第1反向pin二极管DR1、第2pin二极管D2、第2稳压二极管DZ2、第2反向pin二极管DR2的极性方向分别成为反方向。
在所述各实施方式中，也可以采用不具有屏蔽结构71的结构。另外，在所述各实施方式中，也可以采用不具有外侧杂质层80的结构。另外，在所述各实施方式中，也可以采用不具有侧面绝缘层131的结构。在这种情况下，半导体芯片10的侧面13A～侧面13D分别形成芯片本体2的芯片侧面5A～5D的一部分。
在所述各实施方式中，也可以形成不具有浓度保持层18的第1半导体层14(半导体芯片10)，而采用与浓度降低层17之间形成pn结的第1内部N层36(第2内部N层56)。但在这种情况下，要注意一点，实际耐压(具体来说，为崩溃电压VB)有可能从目标耐压开始变动。
本说明书不限制第1～第11实施方式所示特征的一切组合形态。第1～第11实施方式彼此之间可以在任意的形态及任意的实施方式中组合。就是说，也可以采用在任意的形态及任意的实施方式中组合有第1～第11实施方式所示特征的二极管芯片。
对本发明的实施方式详细地进行了说明，但它们只不过是用来使本发明的技术内容清晰明白的具体例，本发明不应该被限定于这些具体例进行解释，本发明的范围仅由随附的权利要求书来限定。
[符号的说明]
1 二极管芯片
10 半导体芯片
21 第1装置区域
22 第2装置区域
23 区域分离结构
24 区域分离沟槽
25 区域分离绝缘体
26 多晶硅
31 第1pin结部
35 第1pn结部
37 第1二极管对
38 第1反向pin结部
48 第1多晶硅
51 第2pin结部
55 第2pn结部
57 第2二极管对
58 第2反向pin结部
68 第2多晶硅
91 中间绝缘层
101 第1电极层
101A 第1焊垫部
101B 第1配线部
102 第2电极层
102A 第2焊垫部
102B 第2配线部
111 最上绝缘层
121 第1端子电极
122 第2端子电极
273 第1焊垫区域
274 第2焊垫区域
275 第1焊垫分离结构
276 第2焊垫分离结构
277 第1焊垫分离沟槽
278 第1焊垫分离绝缘层
279 多晶硅
280 第2焊垫分离沟槽
281 第2焊垫分离绝缘层
282 多晶硅
291 二极管芯片
331 二极管芯片
341 二极管芯片
351 二极管芯片
352 第1电容层
353 第2电容层
361 二极管芯片
362 第1内部电容层
363 第2内部电容层
371 二极管芯片
C1 第1内部寄生电容
C2 第2内部寄生电容
CO1 第1外部寄生电容
CO2 第2外部寄生电容
CS1 第1表层寄生电容
CS2 第2表层寄生电容

Claims (22)

1.一种半导体装置，包含：
半导体芯片，包含第1导电型的第1半导体层、及形成在所述第1半导体层之上的第2导电型的第2半导体层；
分离槽，以贯通所述第2半导体层，到达所述第1半导体层的方式，形成在所述半导体芯片，通过将所述半导体芯片的一部分与其他区域加以区隔，而在所述第1半导体层与所述第2半导体层之间形成内部寄生电容；
中间绝缘层，被覆所述第2半导体层；
电极，隔着所述中间绝缘层对向于通过所述分离槽而区隔出的区域，在与所述半导体芯片之间形成串联连接于所述内部寄生电容的外部寄生电容；及
内部电容层，在通过所述分离槽而区隔出的区域中，形成在所述第1半导体层与所述第2半导体层之间的交界，且具有大于所述第2半导体层的第2导电型杂质浓度的第1导电型杂质浓度，形成所述内部寄生电容。
2.根据权利要求1所述的半导体装置，其中所述分离槽俯视下包围所述半导体芯片的一部分。
3.根据权利要求1所述的半导体装置，其中所述半导体芯片的通过所述分离槽而区隔出的区域为包含所述内部寄生电容及所述外部寄生电容的串联电路所专有。
4.根据权利要求1所述的半导体装置，其还包含形成在所述分离槽内的分离绝缘层。
5.根据权利要求4所述的半导体装置，其还包含隔着所述分离绝缘层埋设在所述分离槽中的多晶硅。
6.根据权利要求1至5中任一项所述的半导体装置，其还包含第1导电型的电容层，该第1导电型的电容层形成在所述第2半导体层的表层部的通过所述分离槽而区隔出的区域，在与所述第2半导体层之间形成串联连接于所述内部寄生电容的表层寄生电容；且
所述外部寄生电容串联连接于所述表层寄生电容。
7.根据权利要求1所述的半导体装置，其中所述内部电容层在所述第1半导体层与所述第2半导体层之间的交界，具有大于所述第1半导体层的表层部的第1导电型杂质浓度的第1导电型杂质浓度。
8.根据权利要求1至5中任一项所述的半导体装置，其中所述半导体芯片具有装置区域及所述装置区域外的焊垫区域，且
所述分离槽将所述焊垫区域的一部分与其他区域加以区隔。
9.根据权利要求8所述的半导体装置，其中所述电极包含：焊垫部，隔着所述中间绝缘层对向于通过所述分离槽而区隔出的区域，且形成所述外部寄生电容；及配线部，被从所述焊垫部向所述装置区域引出，且电连接于所述装置区域。
10.根据权利要求8所述的半导体装置，其还包含将所述装置区域与其他区域加以区隔的区域分离结构。
11.根据权利要求10所述的半导体装置，其中所述区域分离结构包含区域分离槽，该区域分离槽以贯通所述第2半导体层，到达所述第1半导体层的方式，形成在所述半导体芯片。
12.根据权利要求11所述的半导体装置，其中所述区域分离槽是以与所述分离槽的深度相等的深度形成的。
13.根据权利要求11所述的半导体装置，其还包含形成在所述区域分离槽内的区域分离绝缘层。
14.根据权利要求13所述的半导体装置，其还包含隔着所述区域分离绝缘层埋设在所述区域分离槽中的区域分离多晶硅。
15.根据权利要求8所述的半导体装置，其还包含形成在所述装置区域的二极管。
16.根据权利要求1至5中任一项所述的半导体装置，其中所述中间绝缘层具有包含从所述半导体芯片侧依次积层的氧化硅层、氮化硅层及氧化硅层的ONO结构。
17.一种半导体装置，包含：
半导体芯片，具有第1导电型的第1半导体层、及形成在所述第1半导体层之上的第2导电型的第2半导体层，且包含相互分隔的第1焊垫区域及第2焊垫区域；
第1焊垫分离槽，以贯通所述第2半导体层，到达所述第1半导体层的方式，形成在所述第1焊垫区域，通过将所述第1焊垫区域的一部分与其他区域加以区隔，而在所述第1半导体层与所述第2半导体层之间形成第1内部寄生电容；
第2焊垫分离槽，以贯通所述第2半导体层，到达所述第1半导体层的方式，形成在所述第2焊垫区域，通过将所述第2焊垫区域的一部分与其他区域加以区隔，而在所述第1半导体层与所述第2半导体层之间形成第2内部寄生电容；
中间绝缘层，被覆所述第2半导体层；
第1电极，具有第1焊垫部，该第1焊垫部隔着所述中间绝缘层对向于通过所述第1焊垫分离槽而区隔出的区域，在与所述半导体芯片之间形成串联连接于所述第1内部寄生电容的第1外部寄生电容；
第2电极，具有第2焊垫部，该第2焊垫部隔着所述中间绝缘层对向于通过所述第2焊垫分离槽而区隔出的区域，在与所述半导体芯片之间形成串联连接于所述第2内部寄生电容的第2外部寄生电容；
第1端子电极，电连接于所述第1焊垫部；
第2端子电极，电连接于所述第2焊垫部；及
最上绝缘层，被覆所述中间绝缘层；且
所述第1端子电极贯通所述最上绝缘层而连接于所述第1焊垫部，
所述第2端子电极贯通所述最上绝缘层而连接于所述第2焊垫部。
18.根据权利要求17所述的半导体装置，其中所述第2内部寄生电容经由所述第1半导体层串联连接于所述第1内部寄生电容。
19.根据权利要求17或18所述的半导体装置，其中所述半导体芯片在所述第1焊垫区域与所述第2焊垫区域之间的区域包含装置区域。
20.根据权利要求19所述的半导体装置，其中所述第1电极包含第1配线部，该第1配线部被从所述第1焊垫部向所述装置区域引出，且电连接于所述装置区域；
所述第2电极包含第2配线部，该第2配线部被从所述第2焊垫部向所述装置区域引出，且电连接于所述装置区域。
21.根据权利要求20所述的半导体装置，其中所述第2配线部俯视下沿着所述第1配线部延伸的方向延伸，且在与所述第1配线部延伸的方向正交的方向上与所述第1配线部对向。
22.根据权利要求1至5、17、18中任一项所述的半导体装置，其包含芯片尺寸封装体。
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