JP6923303B2 - ダイオード素子 - Google Patents
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Description
<第1実施形態>
図1は、本発明の第1実施形態に係るチップダイオード1の斜視図である。図2は、図1のチップダイオード1の上面図である。図3は、図2の一点鎖線III-IIIに沿う縦断面図である。図4は、図3の第1素子形成領域41およびその周辺の構造を示す拡大図である。図5は、図1のチップダイオード1の半導体層11上の構造を取り除いた図であって、当該半導体層11の主面の構造を説明するための平面図である。
図1および図2を参照して、チップダイオード1は、直方体形状のチップ本体2を含む。チップ本体2は、第1主面3と、その反対の第2主面4と、第1主面3および第2主面4を接続する側面5A,5Bとを含む。チップ本体2の第1主面3および第2主面4は、第1主面3の法線方向から見た平面視(以下、単に「平面視」という。)において、長方形状に形成されている。チップ本体2の側面5A,5Bには、当該チップ本体2の長手方向に沿って延びる一対の長手側面5Aと、当該チップ本体2の短手方向に沿って延びる一対の短手側面5Bとが含まれる。前述の「0603」、「0402」、「03015」等は、長手側面5Aの長さおよび短手側面5Bの長さによって定義されている。チップ本体2の厚さは、たとえば50μm以上400μm以下(本実施形態では250μm程度)である。
第1素子形成領域41とは、半導体層11において埋め込み絶縁層25と第1素子分離構造43の第1部分44とによって区画された領域である。第2素子形成領域42とは、半導体層11において埋め込み絶縁層25と第1素子分離構造43の第2部分45とによって区画された領域である。
図3および図4を参照して、p型の第1不純物領域51は、半導体層11の第1主面31側に形成されている。第1不純物領域51は、p−型低濃度領域55と、p−型低濃度領域55のp型不純物濃度よりも高いp型不純物濃度を有するp型高濃度領域56とを含む。p−型低濃度領域55は、半導体層11の第1主面31から露出するように、当該半導体層11の第1主面31側に形成されている。p−型低濃度領域55は、平面視において第1素子形成領域41の全域に形成されている。
図5を参照して、第3素子分離構造72A,72Bは、第2不純物領域52を半導体層11の長手方向両側から挟み込むように形成された第3素子分離構造72Aおよび第3素子分離構造72Bを含む。第3素子分離構造72Aは、第2不純物領域52に対して半導体層11の長手方向一方側において、半導体層11の短手方向に沿って延びる帯状に形成されている。第3素子分離構造72Aは、第2不純物領域52と電極構造61との間の領域に形成されている。半導体層11の短手方向に関して、第3素子分離構造72Aの一端部および他端部は、第1素子分離構造43と連なっている。
図5を参照して、第1不純物領域51および第3不純物領域53の間のpn接合部の平面視面積(つまり、ツェナーダイオードDZの平面視面積)は、第1素子分離構造43、第3素子分離構造72Aおよび第3素子分離構造72Bによって取り囲まれた領域Dの平面視面積を変更することにより、調整可能である。これにより、ツェナーダイオードDZの電気的なパラメータを調整することができる。
図3を再度参照して、表面絶縁層12は、半導体層11の第1主面31の全域を被覆するように当該半導体層11の第1主面31の上に形成されている。表面絶縁層12は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。複数の絶縁膜または単一の絶縁膜は、酸化シリコンを含んでいてもよいし、窒化シリコンを含んでいてもよい。
第1素子形成領域41および第2素子形成領域42のそれぞれの領域において、表面絶縁層12の上には、第1コンタクト孔91を埋めて表面絶縁層12を被覆する第1コンタクト電極94と、第2コンタクト孔92を埋めて表面絶縁層12を被覆する第2コンタクト電極95と、第3コンタクト孔93を埋めて表面絶縁層12を被覆する第3コンタクト電極96とが形成されている。
図6を参照して、チップダイオード1は、第1外部端子6および第2外部端子7の間に、これら第1外部端子6および第2外部端子7と電気的に接続された第1並列回路111および第2並列回路112の直列回路を含む。第1並列回路111は、第1素子形成領域41側の第1pn接合ダイオードD1、ツェナーダイオードDZおよび第2pn接合ダイオードD2によって形成されており、第2並列回路112は、第2素子形成領域42側の第1pn接合ダイオードD1、ツェナーダイオードDZおよび第2pn接合ダイオードD2によって形成されている。
第1外部端子6および第2外部端子7間に、第2外部端子7を基準電位(たとえばグランド電位)として、所定の閾値電圧以上の電圧が印加されると、第1並列回路111側の逆直列回路113と第2並列回路112側の第2pn接合ダイオードD2とを結ぶ直列回路を介して第1外部端子6から第2外部端子7に電流が流れる。
このような動作を実現するチップダイオード1によれば、たとえば電気回路の一部に組み込まれることによって、過電圧やESD(Electro Static Discharge:静電気放電)等から当該電気回路を保護する保護回路を提供できる。
図7では、第1pn接合ダイオードD1の静電容量をC1で示している。また、第2pn接合ダイオードD2の静電容量をC2で示している。また、ツェナーダイオードDZの静電容量をCZで示している。第1並列回路111の合成容量CSと第2並列回路112の合成容量CSはほぼ等しい。したがって、第1外部端子6および第2外部端子7間の寄生静電容量をCPとすると、第1外部端子6および第2外部端子7間の合成容量CEは、以下の(1)式および(2)式によって与えられる。
ツェナーダイオードDZの静電容量CZは、第1pn接合ダイオードD1の静電容量C1に対して極めて大きく形成されている(C1<<CZ)。したがって、上記の(1)式の合成容量CEは、下記の(3)式により近似される。
したがって、これら第1開口98、第2開口99および第3開口100を形成する際に、当該第1絶縁層13に対してエッチング処理を行わなくて済む。その結果、第1絶縁層13の下層に形成された第1コンタクト電極94、第2コンタクト電極95および第3コンタクト電極96にエッチングによる不所望なダメージが発生するのを防止できる。これにより、ダメージに起因する第1コンタクト電極94、第2コンタクト電極95および第3コンタクト電極96の抵抗成分の変動や接触不良を抑制できる。
<第2実施形態>
図8は、本発明の第2実施形態に係るチップダイオード121の縦断面図である。
図9を参照して、チップダイオード121は、第1外部端子6および第2外部端子7の間に、これら第1外部端子6および第2外部端子7と電気的に接続された逆直列回路122を含む。逆直列回路122は、第1pn接合ダイオードD1およびツェナーダイオードDZが逆直列接続されることにより形成されている。
第1外部端子6および第2外部端子7間の電圧(電位差)の絶対値が所定の閾値電圧未満の場合、逆直列回路122によって、第1外部端子6および第2外部端子7間に電流が流れるのが阻止される。
次に、図10を参照して、第1外部端子6および第2外部端子7間の静電容量について説明する。図10は、図8のチップダイオード121の電気的構造を容量成分で表した電気回路図である。
<第3実施形態>
図11は、本発明の第3実施形態に係るチップダイオード131の縦断面図である。
本実施形態に係るチップダイオード131では、第2外部端子7の直下に形成された第2接続配線102が、第1絶縁層13の表面から第2開口99および第3開口100に入り込んでいる。第2接続配線102は、第2開口99内において第2コンタクト電極95と電気的に接続されており、かつ第3開口100内において第3コンタクト電極96と電気的に接続されている。これにより、第2外部端子7が、第2コンタクト電極95を介して第2不純物領域52に電気的に接続されており、かつ第3コンタクト電極96を介してp+型コンタクト領域59と電気的に接続されている。
図12を参照して、チップダイオード131は、第1外部端子6および第2外部端子7の間に、これら第1外部端子6および第2外部端子7と電気的に接続された並列回路132を含む。並列回路132は、第1pn接合ダイオードD1およびツェナーダイオードDZの逆直列回路133と、当該逆直列回路133に並列接続された第2pn接合ダイオードD2とを含む。
第1外部端子6および第2外部端子7間に、第2外部端子7を基準電位(たとえばグランド電位)とする所定の閾値電圧以上の電圧が印加されると、逆直列回路133を介して第1外部端子6から第2外部端子7に電流が流れる。
第1外部端子6および第2外部端子7間の電圧(電位差)の絶対値が所定の閾値電圧未満の場合、並列回路132によって、第1外部端子6および第2外部端子7間に電流が流れるのが阻止される。
次に、図13を参照して、第1外部端子6および第2外部端子7間の静電容量について説明する。図13は、図11のチップダイオード131の電気的構造を容量成分で表した電気回路図である。
たとえば、前述の第1実施形態では、第1素子形成領域41内の構造と、第2素子形成領域42内の構造とがほぼ等しい構造を有するチップダイオード1について説明した。しかし、第1素子形成領域41内の構造と、第2素子形成領域42内の構造とが互いに異なる構造のチップダイオードが採用されてもよい。たとえば、第2素子形成領域42内に第2pn接合ダイオードD2だけが形成された構造のチップダイオードが採用されてもよい。また、たとえば、第2素子形成領域42内に第1pn接合ダイオードD1およびツェナーダイオードDZを含む逆直列回路113だけが形成された構造のチップダイオードが採用されてもよい。
図14を参照して、本変形例に係る電極構造61は、第3不純物領域53と電気的に接続されるように表面絶縁層12の表面から、当該表面絶縁層12および第1不純物領域51を貫通して、表面絶縁層12および半導体層11に埋め込まれた埋め込み導電体層62と、第1不純物領域51から埋め込み導電体層62を電気的に絶縁する絶縁膜63とを含む。より具体的には、本変形例に係る電極構造61は、前述のトレンチ64と、当該トレンチ64に連通するように表面絶縁層12に形成された貫通孔140とを有する深堀トレンチ141を含み、当該深堀トレンチ141に絶縁膜63を介して埋め込み導電体層62が埋め込まれた構造を有している。
このような構造の電極構造61によれば、図14に示されるように、埋め込み導電体層62の上面および表面絶縁層12の表面に対して平坦な第1コンタクト電極94を形成することができる。これにより、電極構造61と第1コンタクト電極94とを良好に接続させることができる。むろん、本変形例に係る電極構造61は、前述の第2実施形態および第3実施形態にも適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。たとえば、本発明に係るダイオード素子は、チップダイオードに限らず、半導体チップがリード端子と共にモールド樹脂によって封止(パッケージング)された構造の半導体装置において、当該半導体チップの一部の領域に、または、当該半導体チップとして適用され得る。また、本発明に係るダイオード素子は、LSI(Large Scale Integration)、SSI(Small Scale Integration)、MSI(Medium Scale Integration)、VLSI(Very Large Scale Integration)、ULSI(Ultra-Very Large Scale Integration)等の種々の集積回路が形成された半導体チップを備えた半導体装置において、当該半導体チップの一部の領域に適用され得る。
6 第1外部端子
7 第2外部端子
11 半導体層
25 埋め込み絶縁層(絶縁層)
31 半導体層の第1主面
32 半導体層の第2主面
41 第1素子形成領域
42 第2素子形成領域
43 第1素子分離構造
47 貫通孔
48 第1内壁絶縁膜
49 第1材料層
51 第1不純物領域
52 第2不純物領域
53 第3不純物領域
54 第4不純物領域
55 p−型低濃度領域(低濃度領域)
56 p型高濃度領域(高濃度領域)
61 電極構造
62 埋め込み導電体層
63 絶縁膜
71 第2素子分離構造
73 トレンチ
74 第2内壁絶縁膜
75 第2材料層
111 第1並列回路
112 第2並列回路
113 逆直列回路
121 チップダイオード
122 逆直列回路
131 チップダイオード
132 並列回路
133 逆直列回路
D1 第1pn接合ダイオード
D2 第2pn接合ダイオード
DZ ツェナーダイオード
Claims (19)
- 第1主面および第2主面を有する半導体層と、
前記半導体層の前記第1主面側の表層部に形成された第1導電型の第1不純物領域と、
前記第1不純物領域の表層部に形成され、前記第1不純物領域と電気的に接続された第2導電型の第2不純物領域と、
前記第1不純物領域に対して前記半導体層の前記第2主面側に形成され、前記第1不純物領域と電気的に接続された第2導電型の第3不純物領域と、
前記第3不純物領域と電気的に接続されるように前記半導体層の前記第1主面から前記第1不純物領域を貫通して前記半導体層に埋め込まれ、かつ、前記半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造とを含み、
前記第1不純物領域は、前記半導体層の前記第1主面側に形成された低濃度領域と、前記低濃度領域に対して前記半導体層の前記第2主面側に形成され、前記低濃度領域の第1導電型不純物濃度よりも高い第1導電型不純物濃度を有する高濃度領域とを含み、
前記第2不純物領域は、前記半導体層の前記第1主面から露出するように形成され、前記第1不純物領域の前記低濃度領域と電気的に接続されており、前記第1不純物領域と前記第2不純物領域との間の接合部によって、ダイオードが形成されており、
前記第3不純物領域は、前記第1不純物領域の前記高濃度領域と電気的に接続されており、
前記第1不純物領域の前記低濃度領域に対して前記半導体層の前記第2主面側に形成され、前記第1不純物領域の前記低濃度領域と電気的に接続された第2導電型の第4不純物領域と、
前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域を貫通して形成され、前記第1不純物領域の前記高濃度領域と前記第4不純物領域とを電気的に分離する第2素子分離構造と、
前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域を貫通して形成され、前記第1不純物領域および前記第3不純物領域の間の接合部の平面視の面積を調整するための2つの第3素子分離構造とをさらに含み、
前記半導体層の断面視において、前記ダイオードを中心に左右対称に前記2つの第3素子分離構造が配置されており、かつ、前記ダイオードを中心に左右対称に前記電極構造および前記第2素子分離構造が配置されており、
前記電極構造は、前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域を貫通して形成された第1のトレンチと、絶縁膜を介して前記第1のトレンチに埋め込まれた導電体層とを含み、
前記第2素子分離構造は、前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域の前記低濃度領域および前記第4不純物領域を貫通して形成され、前記第1のトレンチと同じ深さの第2のトレンチと、前記第2のトレンチに埋め込まれた絶縁材料とを含み、
前記第3素子分離構造は、前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域の前記低濃度領域および前記高濃度領域を貫通して形成され、前記第2のトレンチと同じ深さの第3のトレンチと、前記第3のトレンチに埋め込まれた絶縁材料とを含む、ダイオード素子。 - 前記電極構造の前記絶縁膜は、前記第1のトレンチの側面を被覆している、請求項1に記載のダイオード素子。
- 前記第2不純物領域は、前記第1不純物領域の前記低濃度領域との間でpn接合ダイオードを形成しており、
前記第3不純物領域は、前記第1不純物領域の前記高濃度領域との間でツェナーダイオードを形成している、請求項1または2に記載のダイオード素子。 - 前記ツェナーダイオードは、前記pn接合ダイオードに逆直列に接続されている、請求項3に記載のダイオード素子。
- 前記第3不純物領域には、前記電極構造の前記第1のトレンチの底部と接する領域に、前記第3不純物領域の第2導電型不純物濃度よりも高い第2導電型不純物濃度を有する第2導電型コンタクト領域が形成されている、請求項3または4に記載のダイオード素子。
- 前記電極構造は、前記第3不純物領域を介して前記ツェナーダイオードと電気的に接続されている、請求項5に記載のダイオード素子。
- 前記第4不純物領域は、前記第1不純物領域の前記低濃度領域と前記第3不純物領域との間の領域に形成され、かつ、前記第1不純物領域の前記低濃度領域に加えて、前記第3不純物領域と電気的に接続されている、請求項1〜6のいずれか一項に記載のダイオード素子。
- 前記第2不純物領域は、前記第1不純物領域の前記低濃度領域との間で第1pn接合ダイオードを形成しており、
前記第3不純物領域は、前記第1不純物領域の前記高濃度領域との間でツェナーダイオードを形成しており、
前記第4不純物領域は、前記第1不純物領域の前記低濃度領域との間で第2pn接合ダイオードを形成している、請求項1〜7のいずれか一項に記載のダイオード素子。 - 前記ツェナーダイオードは、前記第1pn接合ダイオードに逆直列に接続されることによって、前記第1pn接合ダイオードとの間で逆直列回路を形成しており、
前記第2pn接合ダイオードは、前記逆直列回路に並列接続されている、請求項8に記載のダイオード素子。 - 前記第2素子分離構造は、前記第2のトレンチの内壁に沿って形成された内壁絶縁膜と、前記内壁絶縁膜を介して前記第2トレンチに埋め込まれた材料層とを含むDTI(Deep Trench Isolation)構造を有している、請求項1に記載のダイオード素子。
- 第1主面および第2主面を有し、第1素子形成領域および第2素子形成領域が形成された半導体層を含むダイオード素子であって、
前記第1素子形成領域および前記第2素子形成領域は、それぞれ、
前記半導体層の前記第1主面側の表層部に形成された第1導電型の第1不純物領域と、
前記第1不純物領域の表層部に形成され、前記第1不純物領域と電気的に接続された第2導電型の第2不純物領域と、
前記第1不純物領域に対して前記半導体層の前記第2主面側に形成され、前記第1不純物領域と電気的に接続された第2導電型の第3不純物領域と、
前記第3不純物領域と電気的に接続されるように前記半導体層の前記第1主面から前記第1不純物領域を貫通して前記半導体層に埋め込まれ、かつ、前記半導体層の抵抗率よりも小さい抵抗率を有する埋め込み導電体層を含む電極構造とを含み、
前記第1不純物領域は、前記半導体層の前記第1主面側に形成された低濃度領域と、前記低濃度領域に対して前記半導体層の前記第2主面側に形成され、前記低濃度領域の第1導電型不純物濃度よりも高い第1導電型不純物濃度を有する高濃度領域とを含み、
前記第2不純物領域は、前記半導体層の前記第1主面から露出するように形成され、前記第1不純物領域の前記低濃度領域と電気的に接続されており、前記第1不純物領域と前記第2不純物領域との間の接合部によって、ダイオードが形成されており、
前記第3不純物領域は、前記第1不純物領域の前記高濃度領域と電気的に接続されており、
前記第1素子形成領域および前記第2素子形成領域は、それぞれ、
前記第1不純物領域の前記低濃度領域に対して前記半導体層の前記第2主面側に形成され、前記第1不純物領域の前記低濃度領域と電気的に接続された第2導電型の第4不純物領域と、
前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域を貫通して形成され、前記第1不純物領域の前記高濃度領域と前記第4不純物領域とを電気的に分離する第2素子分離構造と、
前記第3不純物領域を至るように前記半導体層の前記第1主面から前記第1不純物領域を貫通して形成され、前記第1不純物領域および前記第3不純物領域の間の接合部の平面視の面積を調整するための2つの第3素子分離構造とをさらに含み、
前記半導体層の断面視において、前記ダイオードを中心に左右対称に前記2つの第3素子分離構造が配置されており、かつ、前記ダイオードを中心に左右対称に前記電極構造および前記第2素子分離構造が配置されており、
前記電極構造は、前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域を貫通して形成された第1のトレンチと、絶縁膜を介して前記第1のトレンチに埋め込まれた導電体層とを含み、
前記第2素子分離構造は、前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域の前記低濃度領域および前記第4不純物領域を貫通して形成され、前記第1のトレンチと同じ深さの第2のトレンチと、前記第2のトレンチに埋め込まれた絶縁材料とを含み、
前記第3素子分離構造は、前記第3不純物領域に至るように前記半導体層の前記第1主面から前記第1不純物領域の前記低濃度領域および前記高濃度領域を貫通して形成され、前記第2のトレンチと同じ深さの第3のトレンチと、前記第3のトレンチに埋め込まれた絶縁材料とを含み、
前記半導体層に形成され、前記第1素子形成領域および前記第2素子形成領域を電気的に分離する第1素子分離構造をさらに含む、ダイオード素子。 - 前記電極構造の前記絶縁膜は、前記第1のトレンチの側面を被覆している、請求項11に記載のダイオード素子。
- 前記第2不純物領域は、前記第1不純物領域の前記低濃度領域との間でpn接合ダイオードを形成しており、
前記第3不純物領域は、前記第1不純物領域の前記高濃度領域との間でツェナーダイオードを形成している、請求項11または12に記載のダイオード素子。 - 前記ツェナーダイオードは、前記pn接合ダイオードに逆直列に接続されている、請求項13に記載のダイオード素子。
- 前記第4不純物領域は、前記第1不純物領域の前記低濃度領域と前記第3不純物領域との間の領域に形成され、前記第1不純物領域の前記低濃度領域に加えて、前記第3不純物領域と電気的に接続されている、請求項11〜14のいずれか一項に記載のダイオード素子。
- 前記第2不純物領域は、前記第1不純物領域の前記低濃度領域との間で第1pn接合ダイオードを形成しており、
前記第3不純物領域は、前記第1不純物領域の前記高濃度領域との間でツェナーダイオードを形成しており、
前記第4不純物領域は、前記第1不純物領域の前記低濃度領域との間で第2pn接合ダイオードを形成している、請求項11〜15のいずれか一項に記載のダイオード素子。 - 前記第1素子形成領域に形成され、前記第1pn接合ダイオードおよび前記ツェナーダイオードの逆直列回路に対して前記第2pn接合ダイオードが並列接続された第1並列回路と、
前記第2素子形成領域に形成され、前記第1pn接合ダイオードおよび前記ツェナーダイオードの逆直列回路に対して前記第2pn接合ダイオードが並列接続された第2並列回路とを含み、
前記第1並列回路および前記第2並列回路が、直列接続されている、請求項16に記載のダイオード素子。 - 前記半導体層の前記第2主面を覆う絶縁層をさらに含み、
前記第1素子分離構造は、前記半導体層の前記第1主面から前記第2主面を貫通して前記絶縁層を露出させる貫通孔の内壁に沿って形成された内壁絶縁膜と、前記内壁絶縁膜を介して前記貫通孔に埋め込まれた材料層とを含むDTI(Deep Trench Isolation)構造を有している、請求項11に記載のダイオード素子。 - 前記第1素子形成領域の前記電極構造と電気的に接続された第1外部端子と、
前記第2素子形成領域の前記電極構造と電気的に接続された第2外部端子とを含む、請求項11〜18のいずれか一項に記載のダイオード素子。
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