JP7405550B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関する。
特許文献１は、半導体基板と、半導体基板に形成されたＴＶＳ回路（Transient Voltage Suppressor circuit）と備えた半導体装置を開示している。ＴＶＳ回路は、ツェナーダイオードを含む複数のダイオードによって構成されている。
本発明の一実施形態は、優れた電気的特性を実現できる半導体装置を提供する。
本発明の一実施形態は、第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を含む半導体チップと、前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成され、前記半導体チップの一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に内部寄生容量を形成する分離溝と、前記第２半導体層を被覆する中間絶縁層と、前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記半導体チップとの間で前記内部寄生容量に直列接続された外部寄生容量を形成する電極と、を含む、半導体装置を提供する。
この半導体装置によれば、内部寄生容量および外部寄生容量を含む直列回路によって電極に起因する寄生容量を低減できる。よって、優れた電気的特性を実現できる半導体装置を提供できる。
本発明の一実施形態は、第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を有し、互いに離間した第１パッド領域および第２パッド領域を含む半導体チップと、前記第２半導体層を貫通し、前記第１半導体層に至るように前記第１パッド領域に形成され、前記第１パッド領域の一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に第１内部寄生容量を形成する第１パッド分離溝と、前記第２半導体層を貫通し、前記第１半導体層に至るように前記第２パッド領域に形成され、前記第２パッド領域の一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に第２内部寄生容量を形成する第２パッド分離溝と、前記第２半導体層を被覆する中間絶縁層と、前記中間絶縁層を挟んで前記第１パッド分離溝によって区画された領域に対向し、前記半導体チップとの間で前記第１内部寄生容量に直列接続された第１外部寄生容量を形成する第１パッド部を有する第１電極と、前記中間絶縁層を挟んで前記第２パッド分離溝によって区画された領域に対向し、前記半導体チップとの間で前記第２内部寄生容量に直列接続された第２外部寄生容量を形成する第２パッド部を有する第２電極と、を含む、半導体装置を提供する。
本発明の一実施形態は、第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を有し、互いに離間した第１パッド領域および第２パッド領域を含む半導体チップと、前記第２半導体層を貫通し、前記第１半導体層に至るように前記第１パッド領域に形成され、前記第１パッド領域の一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に第１内部寄生容量を形成する第１パッド分離溝と、前記第２半導体層を貫通し、前記第１半導体層に至るように前記第２パッド領域に形成され、前記第２パッド領域の一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に第２内部寄生容量を形成する第２パッド分離溝と、前記第２半導体層を被覆する中間絶縁層と、前記中間絶縁層を挟んで前記第１パッド分離溝によって区画された領域に対向し、前記半導体チップとの間で前記第１内部寄生容量に直列接続された第１外部寄生容量を形成する第１パッド部を有する第１電極と、前記中間絶縁層を挟んで前記第２パッド分離溝によって区画された領域に対向し、前記半導体チップとの間で前記第２内部寄生容量に直列接続された第２外部寄生容量を形成する第２パッド部を有する第２電極と、を含む、半導体装置を提供する。
この半導体装置によれば、第１内部寄生容量および第１外部寄生容量を含む直列回路によって第１電極に起因する寄生容量を低減できる。また、第２内部寄生容量および第２外部寄生容量を含む直列回路によって第２電極に起因する寄生容量を低減できる。よって、優れた電気的特性を実現できる半導体装置を提供できる。
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の第１実施形態に係るダイオードチップ１の切欠き斜視図である。図２は、図１に示すダイオードチップ１の平面図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図２に示すIV-IV線に沿う断面図である。図５は、図２に示すV-V線に沿う断面図である。図６は、図３に示す第１パッド領域２７３の拡大断面図である。図７は、図３に示す第２パッド領域２７４の拡大断面図である。図８は、半導体チップ１０の第１主面１１の構造を示す平面図である。図９は、第１電極層１０１および第２電極層１０２の構造を示す平面図である。
図１は、本発明の第１実施形態に係るダイオードチップ１の切欠き斜視図である。図２は、図１に示すダイオードチップ１の平面図である。図３は、図２に示すIII-III線に沿う断面図である。図４は、図２に示すIV-IV線に沿う断面図である。図５は、図２に示すV-V線に沿う断面図である。図６は、図３に示す第１パッド領域２７３の拡大断面図である。図７は、図３に示す第２パッド領域２７４の拡大断面図である。図８は、半導体チップ１０の第１主面１１の構造を示す平面図である。図９は、第１電極層１０１および第２電極層１０２の構造を示す平面図である。
図１～図９を参照して、ダイオードチップ１は、平面寸法に基づいて１００５（１ｍｍ×０．５ｍｍ）チップ、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される小型のチップ部品（半導体装置）である。ダイオードチップ１は、この形態（this embodiment）では、ＥＳＤ（Electro-Static Discharge）から電気回路を保護するＥＳＤ保護チップからなる。
ダイオードチップ１は、直方体形状のチップ本体２を含む。チップ本体２は、パッケージを兼ねている。つまり、ダイオードチップ１（チップ本体２）は、チップサイズをパッケージサイズとして有するチップサイズパッケージからなる。チップ本体２は、一方側の第１チップ主面３、他方側の第２チップ主面４、ならびに、第１チップ主面３および第２チップ主面４を接続する４つのチップ側面５Ａ、５Ｂ、５Ｃ、５Ｄを含む。
第１チップ主面３および第２チップ主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。第１チップ主面３は、実装基板等の接続対象に接続される際に当該接続対象に対向する接続面（実装面）である。第２チップ主面４は、接続面の反対側の非接続面（非実装面）である。第２チップ主面４は、研削痕を有する研削面または鏡面からなる。
チップ側面５Ａ～５Ｄは、第１チップ側面５Ａ、第２チップ側面５Ｂ、第３チップ側面５Ｃおよび第４チップ側面５Ｄを含む。第１チップ側面５Ａおよび第２チップ側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第１チップ側面５Ａ（第２チップ側面５Ｂ）は、チップ本体２の短辺を形成している。第３チップ側面５Ｃおよび第４チップ側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３チップ側面５Ｃ（第４チップ側面５Ｄ）は、チップ本体２の長辺を形成している。第２方向Ｙは、具体的には、第１方向Ｘに直交している。チップ側面５Ａ～５Ｄは、法線方向Ｚに沿って延びる平坦面からなる。
チップ本体２の４つの角部は、この形態では、平面視においてチップ本体２の外方に向かう湾曲状に形成（Ｒ面取り）されている。チップ本体２の４つの角部は、Ｃ面取りされていてもよい。チップ本体２の４つの角部は、面取りされずに、角張っていてもよい。
前述の「０６０３」、「０４０２」、「０３０１５」等は、チップ本体２の短辺の長さおよび長辺の長さによって定義される。チップ本体２の短辺の長さは、前記数値に限らず、０．０５ｍｍ以上１ｍｍ以下であってもよい。チップ本体２の長辺の長さは、０．０５ｍｍ以上０．１ｍｍ以下、０．１ｍｍ以上０．２ｍｍ以下、０．２ｍｍ以上０．３ｍｍ以下、０．３ｍｍ以上０．４ｍｍ以下、０．４ｍｍ以上０．５ｍｍ以下、０．５ｍｍ以上０．６ｍｍ以下、０．６ｍｍ以上０．７ｍｍ以下、０．７ｍｍ以上０．８ｍｍ以下、０．８ｍｍ以上０．９ｍｍ以下、または、０．９ｍｍ以上１ｍｍ以下であってもよい。
前述の「０６０３」、「０４０２」、「０３０１５」等は、チップ本体２の短辺の長さおよび長辺の長さによって定義される。チップ本体２の短辺の長さは、前記数値に限らず、０．０５ｍｍ以上１ｍｍ以下であってもよい。チップ本体２の長辺の長さは、０．０５ｍｍ以上０．１ｍｍ以下、０．１ｍｍ以上０．２ｍｍ以下、０．２ｍｍ以上０．３ｍｍ以下、０．３ｍｍ以上０．４ｍｍ以下、０．４ｍｍ以上０．５ｍｍ以下、０．５ｍｍ以上０．６ｍｍ以下、０．６ｍｍ以上０．７ｍｍ以下、０．７ｍｍ以上０．８ｍｍ以下、０．８ｍｍ以上０．９ｍｍ以下、または、０．９ｍｍ以上１ｍｍ以下であってもよい。
また、チップ本体２の長辺の長さは、前記数値に限らず、０．１ｍｍ以上２ｍｍ以下であってもよい。チップ本体２の長辺の長さは、０．１ｍｍ以上０．２ｍｍ以下、０．２ｍｍ以上０．４ｍｍ以下、０．４ｍｍ以上０．６ｍｍ以下、０．６ｍｍ以上０．８ｍｍ以下、０．８ｍｍ以上１ｍｍ以下、１ｍｍ以上１．２ｍｍ以下、１．２ｍｍ以上１．４ｍｍ以下、１．４ｍｍ以上１．６ｍｍ以下、１．６ｍｍ以上１．８ｍｍ以下、または、１．８ｍｍ以上２ｍｍ以下であってもよい。チップ本体２の短辺の長さに対するチップ本体２の長辺の長さの比は、１以上３以下であることが好ましい。
チップ本体２の厚さは、５０μｍ以上１０００μｍ以下であってもよい。チップ本体２の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、６００μｍ以上８００μｍ以下、または、８００μｍ以上１０００μｍ以下であってもよい。チップ本体２の厚さは、５０μｍ以上５００μｍ以下であることが好ましい。
ダイオードチップ１（チップ本体２）は、直方体形状に形成されたシリコン製の半導体チップ１０を含む。半導体チップ１０は、一方側の第１主面１１、他方側の第２主面１２、ならびに、第１主面１１および第２主面１２を接続する４つの側面１３Ａ、１３Ｂ、１３Ｃ、１３Ｄを含む。第１主面１１および第２主面１２は、平面視において四角形状（この形態では長方形状）に形成されている。
第１主面１１は、機能装置が形成された装置面である。第２主面１２は、第２チップ主面４を形成している。側面１３Ａ～１３Ｄは、第１側面１３Ａ、第２側面１３Ｂ、第３側面１３Ｃおよび第４側面１３Ｄを含む。
ダイオードチップ１は、半導体チップ１０の第２主面１２側から第１主面１１側に向けてこの順に形成されたｐ型の第１半導体層１４およびｎ型の第２半導体層１５を含む。第１半導体層１４は、半導体チップ１０の第２主面１２および側面１３Ａ～１３Ｄから露出している。第２半導体層１５は、半導体チップ１０の第１主面１１および側面１３Ａ～１３Ｄから露出している。
ダイオードチップ１は、半導体チップ１０の第２主面１２側から第１主面１１側に向けてこの順に形成されたｐ型の第１半導体層１４およびｎ型の第２半導体層１５を含む。第１半導体層１４は、半導体チップ１０の第２主面１２および側面１３Ａ～１３Ｄから露出している。第２半導体層１５は、半導体チップ１０の第１主面１１および側面１３Ａ～１３Ｄから露出している。
以下、図１０を併せて参照し、第１半導体層１４および第２半導体層１５について具体的に説明する。図１０は、半導体チップ１０の濃度勾配を示すグラフである。図１０において、縦軸は不純物濃度［ｃｍ－３］を示し、横軸は厚さ（深さ）［μｍ］を示している。半導体チップ１０の濃度勾配は、シミュレーションによって求められている。
図１０を参照して、第１半導体層１４のｐ型不純物濃度は、１×１０１２ｃｍ－３以上１×１０２１ｃｍ－３以下である。第１半導体層１４は、第１主面１１側のｐ型不純物濃度が、第２主面１２側のｐ型不純物濃度未満となるように形成されている。第１半導体層１４は、具体的には、第２主面１２側から第１主面１１側に向けてこの順に積層されたｐ＋＋型の高濃度層１６、ｐ＋型の濃度低下層１７およびｐ型の濃度保持層１８（concentration keeping layer）を含む。
図１０を参照して、第１半導体層１４のｐ型不純物濃度は、１×１０１２ｃｍ－３以上１×１０２１ｃｍ－３以下である。第１半導体層１４は、第１主面１１側のｐ型不純物濃度が、第２主面１２側のｐ型不純物濃度未満となるように形成されている。第１半導体層１４は、具体的には、第２主面１２側から第１主面１１側に向けてこの順に積層されたｐ＋＋型の高濃度層１６、ｐ＋型の濃度低下層１７およびｐ型の濃度保持層１８（concentration keeping layer）を含む。
高濃度層１６は、厚さ方向の平均値が第１値Ａとなるｐ型不純物濃度を有している。濃度低下層１７は、厚さ方向の平均値が第１値Ａ未満の第２値Ｂ（Ｂ＜Ａ）となるｐ型不純物濃度を有している。濃度保持層１８は、厚さ方向の平均値が第２値Ｂ未満の第３値Ｃ（Ｂ＜Ａ＜Ｃ）となるｐ型不純物濃度を有している。
第１値Ａは、半導体チップ１０の濃度勾配を関数ｆ（ｘ）で定義したとき、高濃度層１６によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第２値Ｂは、濃度低下層１７によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第３値Ｃは、濃度保持層１８によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。
第１値Ａは、半導体チップ１０の濃度勾配を関数ｆ（ｘ）で定義したとき、高濃度層１６によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第２値Ｂは、濃度低下層１７によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。第３値Ｃは、濃度保持層１８によって定まる区間における関数ｆ（ｘ）の平均値によって求められる。
高濃度層１６は、ｐ＋＋型の半導体基板からなる。高濃度層１６は、全域に亘ってほぼ一定のｐ型不純物濃度を有している。高濃度層１６のｐ型不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。高濃度層１６のｐ型不純物濃度は、この形態では、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下である。
高濃度層１６の厚さは、１０μｍ以上８００μｍ以下であってもよい。高濃度層１６の厚さは、１０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、または、６００μｍ以上８００μｍ以下であってもよい。高濃度層１６の厚さは、３０μｍ以上４００μｍ以下であることが好ましい。
高濃度層１６の厚さは、１０μｍ以上８００μｍ以下であってもよい。高濃度層１６の厚さは、１０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上４００μｍ以下、４００μｍ以上６００μｍ以下、または、６００μｍ以上８００μｍ以下であってもよい。高濃度層１６の厚さは、３０μｍ以上４００μｍ以下であることが好ましい。
濃度低下層１７は、高濃度層１６（半導体基板）の上に形成されたｐ＋型のエピタキシャル層からなる。濃度低下層１７は、高濃度層１６から拡散したｐ型不純物を含み、高濃度層１６のｐ型不純物濃度未満のｐ型不純物濃度を有する領域である。濃度低下層１７は、高濃度層１６から結晶成長方向に向けてｐ型不純物濃度が漸減する濃度勾配を有している。濃度低下層１７のｐ型不純物濃度の減少率は、高濃度層１６から結晶成長方向に向けて漸増している。
濃度低下層１７は、ｐ型不純物濃度の最小値が１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下の範囲に位置するまで漸減している。濃度低下層１７のｐ型不純物濃度の最小値は、この形態では、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下の範囲に位置している。
濃度低下層１７の厚さは、５μｍ以上２０μｍ以下であってもよい。濃度低下層１７の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。濃度低下層１７の厚さは、この形態では、６μｍ以上８μｍ以下である。
濃度低下層１７の厚さは、５μｍ以上２０μｍ以下であってもよい。濃度低下層１７の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。濃度低下層１７の厚さは、この形態では、６μｍ以上８μｍ以下である。
濃度保持層１８は、濃度低下層１７（エピタキシャル層）の上に形成されたｐ型のエピタキシャル層からなる。濃度保持層１８は、所定の厚さ範囲において所定のｐ型不純物濃度を保持し、濃度低下層１７の濃度低下を抑制する。換言すると、濃度保持層１８は、所定の厚さ範囲において濃度低下層１７のｐ型不純物濃度の減少率を低減する。
濃度保持層１８は、所定の厚さ範囲において５×１０１５ｃｍ－３以下５×１０１７ｃｍ－３以下のｐ型不純物濃度を保持することが好ましい。これにより、濃度保持層１８は、第１半導体層１４の濃度勾配に急峻な下降領域が形成されることを抑制する。図１０には、濃度保持層１８が存在しない場合の濃度低下層１７の濃度勾配が二点鎖線によって示されている。
濃度保持層１８は、所定の厚さ範囲において５×１０１５ｃｍ－３以下５×１０１７ｃｍ－３以下のｐ型不純物濃度を保持することが好ましい。これにより、濃度保持層１８は、第１半導体層１４の濃度勾配に急峻な下降領域が形成されることを抑制する。図１０には、濃度保持層１８が存在しない場合の濃度低下層１７の濃度勾配が二点鎖線によって示されている。
濃度保持層１８は、濃度遷移層１９を介して濃度低下層１７の上に形成されている。濃度遷移層１９は、濃度勾配の傾斜が零またはほぼ零とみなせる濃度停留領域である。濃度保持層１８は、この形態では、濃度低下層１７のｐ型不純物濃度の最小値を超えるｐ型不純物濃度を有している。また、濃度保持層１８は、濃度低下層１７から結晶成長方向に向けてｐ型不純物濃度が漸増する濃度勾配を有している。
つまり、濃度遷移層１９は、ｐ型不純物濃度勾配が減少から増加に転じ、濃度低下層１７のｐ型不純物濃度が濃度保持層１８のｐ型不純物濃度に置き換わる領域である。濃度保持層１８は、濃度低下層１７から拡散したｐ型不純物、および、外部から導入されたｐ型不純物を含む。
このような濃度保持層１８は、濃度低下層１７の表層部にｐ型不純物を選択的に導入し、エピタキシャル層を濃度低下層１７の上に形成した後、当該エピタキシャル層に濃度低下層１７に導入されたｐ型不純物を拡散させることによって形成される。また、このような濃度保持層１８は、ｐ型不純物の導入を伴うエピタキシャル成長法によって比較的高濃度なエピタキシャル層を濃度低下層１７の上に直接形成することによっても得られる。
このような濃度保持層１８は、濃度低下層１７の表層部にｐ型不純物を選択的に導入し、エピタキシャル層を濃度低下層１７の上に形成した後、当該エピタキシャル層に濃度低下層１７に導入されたｐ型不純物を拡散させることによって形成される。また、このような濃度保持層１８は、ｐ型不純物の導入を伴うエピタキシャル成長法によって比較的高濃度なエピタキシャル層を濃度低下層１７の上に直接形成することによっても得られる。
濃度保持層１８のｐ型不純物濃度は、濃度低下層１７のｐ型不純物濃度の最小値を超えて５×１０１７ｃｍ－３以下の範囲に位置するまで漸増していてもよい。濃度保持層１８のｐ型不純物濃度の最大値は、濃度低下層１７のｐ型不純物濃度の最小値を超えて１×１０１７ｃｍ－３以下であることが好ましい。
濃度保持層１８は、必ずしもｐ型不純物濃度が増加する濃度勾配を有している必要はない。濃度保持層１８は、ｐ型不純物濃度を所定の厚さだけ保持するのであれば、たとえば、図１０に太い二点鎖線で示されたように、結晶成長方向に向けてｐ型不純物濃度が漸減する濃度勾配を有していてもよい。
濃度保持層１８は、必ずしもｐ型不純物濃度が増加する濃度勾配を有している必要はない。濃度保持層１８は、ｐ型不純物濃度を所定の厚さだけ保持するのであれば、たとえば、図１０に太い二点鎖線で示されたように、結晶成長方向に向けてｐ型不純物濃度が漸減する濃度勾配を有していてもよい。
濃度保持層１８の厚さは、１μｍ以上１０μｍ以下であってもよい。濃度保持層１８の厚さは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。濃度保持層１８の厚さは、２μｍ以上５μｍ以下であることが好ましい。
第２半導体層１５は、濃度保持層１８（エピタキシャル層）の上に形成されたｎ型のエピタキシャル層からなる。第２半導体層１５は、第１半導体層１４のｐ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体層１５のｎ型不純物濃度のピーク値は、１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下であってもよい。第２半導体層１５のｎ型不純物濃度のピーク値は、５×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下であることが好ましい。
第２半導体層１５は、濃度保持層１８（エピタキシャル層）の上に形成されたｎ型のエピタキシャル層からなる。第２半導体層１５は、第１半導体層１４のｐ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体層１５のｎ型不純物濃度のピーク値は、１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下であってもよい。第２半導体層１５のｎ型不純物濃度のピーク値は、５×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下であることが好ましい。
第２半導体層１５は、ｎ型不純物濃度が比較的低いｎ型の高抵抗層として形成されている。第２半導体層１５は、５０Ω・ｃｍ以上１５０Ω・ｃｍ以下の抵抗率を有していてもよい。第２半導体層１５の抵抗率は、５０Ω・ｃｍ以上７５Ω・ｃｍ以下、７５Ω・ｃｍ以上１００Ω・ｃｍ以下、１００Ω・ｃｍ以上１２５Ω・ｃｍ以下、または、１２５Ω・ｃｍ以上１５０Ω・ｃｍ以下であってもよい。第２半導体層１５の抵抗率は、８０Ω・ｃｍ以上１２０Ω・ｃｍ以下であることが好ましい。
第２半導体層１５は、第１半導体層１４の厚さ未満の厚さを有している。第２半導体層１５の厚さは、５μｍ以上２０μｍ以下であってもよい。第２半導体層１５の厚さは、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、または、１５μｍ以上２０μｍ以下であってもよい。第２半導体層１５の厚さは、８μｍ以上１５μｍ以下であることが好ましい。
図２～図９を参照して、ダイオードチップ１は、半導体チップ１０に設定された装置形成領域２７２、第１パッド領域２７３および第２パッド領域２７４を含む。装置形成領域２７２は、第１主面１１の中央部に設定されている。装置形成領域２７２は、平面視において半導体チップ１０の側面１３Ａ～１３Ｄに平行な４辺を有する四角形状に設定されている。
第１パッド領域２７３は、装置形成領域２７２に対して第１主面１１の一方側（第１側面１３Ａ側）の領域に設定されている。第１パッド領域２７３は、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に設定されている。第２パッド領域２７４は、装置形成領域２７２に対して第１主面１１の他方側（第２側面１３Ｂ側）の領域に設定されている。第２パッド領域２７４は、平面視において第１方向Ｘに沿って延びる帯状（長方形状）に設定されている。
ダイオードチップ１は、半導体チップ１０の装置形成領域２７２に集約して形成された第１装置領域２１および第２装置領域２２を含む。第１装置領域２１および第２装置領域２２は、第１方向Ｘに間隔を空けて形成されている。
第１装置領域２１は、具体的には、装置形成領域２７２において一方側（第３側面１３Ｃ側）の領域に形成されている。第１装置領域２１は、さらに具体的には、半導体チップ１０の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインに対して第３側面１３Ｃ側の領域に形成されている。
第１装置領域２１は、具体的には、装置形成領域２７２において一方側（第３側面１３Ｃ側）の領域に形成されている。第１装置領域２１は、さらに具体的には、半導体チップ１０の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインに対して第３側面１３Ｃ側の領域に形成されている。
第１装置領域２１は、第２方向Ｙに沿って延びる帯状（長方形状）に形成されている。第１装置領域２１は、具体的には、平面視において側面１３Ａ～１３Ｄに平行な４辺を有する四角形状に形成されている。第１装置領域２１の平面形状は任意である。第１装置領域２１は、平面視において四角形状以外の多角形状、または、円形状（楕円形状を含む）に形成されていてもよい。
第２装置領域２２は、装置形成領域２７２において第１装置領域２１から第１方向Ｘに間隔を空けて他方側（第４側面１３Ｄ側）の領域に形成されている。第２装置領域２２は、具体的には、半導体チップ１０の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインに対して第４側面１３Ｄ側の領域に形成されている。
第２装置領域２２は、この形態では、第２方向Ｙに沿って延びる帯状（長方形状）に形成されている。第２装置領域２２は、具体的には、平面視において側面１３Ａ～１３Ｄに平行な４辺を有する四角形状に形成されている。第２装置領域２２の平面形状は任意である。第２装置領域２２は、平面視において四角形状以外の多角形状、または、円形状（楕円形状を含む）に形成されていてもよい。
第２装置領域２２は、この形態では、第２方向Ｙに沿って延びる帯状（長方形状）に形成されている。第２装置領域２２は、具体的には、平面視において側面１３Ａ～１３Ｄに平行な４辺を有する四角形状に形成されている。第２装置領域２２の平面形状は任意である。第２装置領域２２は、平面視において四角形状以外の多角形状、または、円形状（楕円形状を含む）に形成されていてもよい。
第２装置領域２２は、半導体チップ１０の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインに対して第１装置領域２１と線対称となるレイアウトで形成されていることが好ましい。また、第２装置領域２２は、半導体チップ１０の中央部に対して第１装置領域２１と点対称となるレイアウトで形成されていることが好ましい。
以下、第１装置領域２１において第１側面１３Ａ側の領域を、第１装置領域２１の一方側（第１側面１３Ａ側）の領域といい、第１装置領域２１において第２側面１３Ｂ側の領域を、第１装置領域２１の他方側（第２側面１３Ｂ側）の領域という。また、第２装置領域２２において第１側面１３Ａ側の領域を、第２装置領域２２の一方側（第１側面１３Ａ側）の領域といい、第２装置領域２２において第２側面１３Ｂ側の領域を、第２装置領域２２の他方側（第２側面１３Ｂ側）の領域という。
以下、第１装置領域２１において第１側面１３Ａ側の領域を、第１装置領域２１の一方側（第１側面１３Ａ側）の領域といい、第１装置領域２１において第２側面１３Ｂ側の領域を、第１装置領域２１の他方側（第２側面１３Ｂ側）の領域という。また、第２装置領域２２において第１側面１３Ａ側の領域を、第２装置領域２２の一方側（第１側面１３Ａ側）の領域といい、第２装置領域２２において第２側面１３Ｂ側の領域を、第２装置領域２２の他方側（第２側面１３Ｂ側）の領域という。
ダイオードチップ１は、装置形成領域２７２において第１装置領域２１および第２装置領域２２を区画する領域分離構造２３（region separation structure）を含む。一部の図面では、便宜上、領域分離構造２３がクロスハッチングによって示されている。領域分離構造２３は、第１装置領域２１を区画する第１領域分離構造２３Ａ、および、第２装置領域２２を区画する第２領域分離構造２３Ｂを含む。
第１領域分離構造２３Ａは、平面視において第１装置領域２１を取り囲む環状（この形態では四角環状）に形成されている。第１装置領域２１の平面形状は、第１領域分離構造２３Ａによって調整される。第２領域分離構造２３Ｂは、平面視において第１領域分離構造２３Ａから離間して第２装置領域２２を取り囲む環状（この形態では四角環状）に形成されている。第２装置領域２２の平面形状は、第２領域分離構造２３Ｂによって調整される。第２領域分離構造２３Ｂは、第１装置領域２１および第２装置領域２２の間の領域において、第１領域分離構造２３Ａと一体的に形成されていてもよい。
領域分離構造２３は、領域分離トレンチ２４（領域分離溝）、領域分離絶縁層２５およびポリシリコン２６を含むトレンチ絶縁構造を有している。領域分離トレンチ２４は、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。領域分離トレンチ２４は、第２半導体層１５を貫通し、第１半導体層１４に至っている。領域分離トレンチ２４は、具体的には、第２半導体層１５および濃度保持層１８を貫通し、濃度低下層１７に至っている。
領域分離トレンチ２４は、側壁および底壁を含む。領域分離トレンチ２４の側壁は、第１主面１１に対して垂直に形成されていてもよい。領域分離トレンチ２４の側壁は、第１主面１１に対して傾斜していてもよい。この場合、領域分離トレンチ２４は、底面積が開口面積未満の先細り形状に形成されていてもよい。
領域分離トレンチ２４の底壁は、高濃度層１６に対して濃度低下層１７側に位置している。これにより、領域分離トレンチ２４の側壁は、第２半導体層１５、濃度保持層１８および濃度低下層１７を露出させている。また、領域分離トレンチ２４の底壁は、濃度低下層１７を露出させている。
領域分離トレンチ２４の底壁は、高濃度層１６に対して濃度低下層１７側に位置している。これにより、領域分離トレンチ２４の側壁は、第２半導体層１５、濃度保持層１８および濃度低下層１７を露出させている。また、領域分離トレンチ２４の底壁は、濃度低下層１７を露出させている。
領域分離トレンチ２４は、この形態では、１を超えるアスペクト比を有するディープトレンチによって形成されている。アスペクト比は、領域分離トレンチ２４の幅に対する領域分離トレンチ２４の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。
領域分離トレンチ２４の幅は、０．１μｍ以上３μｍ以下であってもよい。領域分離トレンチ２４の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。領域分離トレンチ２４の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
領域分離トレンチ２４の幅は、０．１μｍ以上３μｍ以下であってもよい。領域分離トレンチ２４の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。領域分離トレンチ２４の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
領域分離トレンチ２４の深さは、１μｍ以上５０μｍ以下であってもよい。領域分離トレンチ２４の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。領域分離トレンチ２４の深さは、１５μｍ以上３５μｍ以下であることが好ましい。
領域分離絶縁層２５は、領域分離トレンチ２４内に形成されている。領域分離絶縁層２５は、具体的には、領域分離トレンチ２４の内壁に沿って膜状に形成されている。これにより、領域分離絶縁層２５は、領域分離トレンチ２４内においてリセス空間を区画している。
領域分離絶縁層２５は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。領域分離絶縁層２５は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。領域分離絶縁層２５は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。領域分離絶縁層２５は、この形態では、酸化シリコン層からなる単層構造を有している。
領域分離絶縁層２５は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。領域分離絶縁層２５は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。領域分離絶縁層２５は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。領域分離絶縁層２５は、この形態では、酸化シリコン層からなる単層構造を有している。
ポリシリコン２６は、領域分離絶縁層２５を挟んで領域分離トレンチ２４に埋設されている。ポリシリコン２６は、電気的に浮遊状態に形成されている。領域分離構造２３は、ポリシリコン２６を有さず、領域分離トレンチ２４に一体物として埋設された領域分離絶縁層２５を含んでいてもよい。
このように、領域分離絶縁層２５は、半導体チップ１０（第１半導体層１４）を介して第１装置領域２１を第２装置領域２２に電気的に接続させている。この一方で、領域分離絶縁層２５は、第１装置領域２１内の第２半導体層１５を第２装置領域２２内の第２半導体層１５から電気的に分離している。
このように、領域分離絶縁層２５は、半導体チップ１０（第１半導体層１４）を介して第１装置領域２１を第２装置領域２２に電気的に接続させている。この一方で、領域分離絶縁層２５は、第１装置領域２１内の第２半導体層１５を第２装置領域２２内の第２半導体層１５から電気的に分離している。
図２～図９を参照して、ダイオードチップ１は、第１パッド領域２７３の一部を他の領域から区画する第１パッド分離構造２７５、および、第２パッド領域２７４の一部を他の領域から区画する第２パッド分離構造２７６を含む。
第１パッド分離構造２７５は、平面視において領域分離構造２３から間隔を空けて第１パッド領域２７３の一部を取り囲む環状に形成されている。第１パッド分離構造２７５は、具体的には、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る長方形環状に形成されている。
第１パッド分離構造２７５は、平面視において領域分離構造２３から間隔を空けて第１パッド領域２７３の一部を取り囲む環状に形成されている。第１パッド分離構造２７５は、具体的には、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る長方形環状に形成されている。
これにより、第１パッド分離構造２７５は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。また、第１パッド分離構造２７５は、第１パッド領域２７３の一部の領域を第１方向Ｘに沿って延びる帯状（具体的には長方形状）に区画している。第１パッド分離構造２７５の平面形状は任意である。第１パッド分離構造２７５は、多角環状や円環状に形成されていてもよい。
第１パッド分離構造２７５は、第１パッド分離トレンチ２７７（分離溝）、第１パッド分離絶縁層２７８およびポリシリコン２７９を含むトレンチ絶縁構造を有している。第１パッド分離トレンチ２７７は、この形態では、ダブルトレンチ構造（二重溝構造）を有している。第１パッド分離トレンチ２７７は、具体的には、第１内側パッドトレンチ２７７Ａおよび第１外側パッドトレンチ２７７Ｂを含む。第１パッド分離トレンチ２７７は、第１内側パッドトレンチ２７７Ａおよび第１外側パッドトレンチ２７７Ｂのいずれか一方だけを含むシングルトレンチ構造（単一溝構造）を有していてもよい。
第１内側パッドトレンチ２７７Ａは、平面視において第１パッド領域２７３の一部を取り囲む環状（長方形環状）に形成されている。第１内側パッドトレンチ２７７Ａの平面形状は任意である。第１内側パッドトレンチ２７７Ａは、多角環状や円環状に形成されていてもよい。
第１内側パッドトレンチ２７７Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第１内側パッドトレンチ２７７Ａは、第２半導体層１５を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第１内側パッドトレンチ２７７Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第１内側パッドトレンチ２７７Ａは、第２半導体層１５を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第１内側パッドトレンチ２７７Ａは、内周壁、外周壁および底壁を含む。第１内側パッドトレンチ２７７Ａの内周壁および外周壁は、第１半導体層１４および第２半導体層１５を露出させている。第１内側パッドトレンチ２７７Ａの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第１内側パッドトレンチ２７７Ａの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第１内側パッドトレンチ２７７Ａは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第１内側パッドトレンチ２７７Ａの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第１内側パッドトレンチ２７７Ａの底壁は、濃度低下層１７を露出させている。第１内側パッドトレンチ２７７Ａは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第１内側パッドトレンチ２７７Ａは、領域分離トレンチ２４と等しい幅および深さを有している。
第１外側パッドトレンチ２７７Ｂは、平面視において第１内側パッドトレンチ２７７Ａから離間して第１内側パッドトレンチ２７７Ａを取り囲む環状（長方形環状）に形成されている。第１外側パッドトレンチ２７７Ｂの平面形状は任意であり、必ずしも第１内側パッドトレンチ２７７Ａの平面形状に一致している必要はない。第１外側パッドトレンチ２７７Ｂは、多角環状や円環状に形成されていてもよい。
第１外側パッドトレンチ２７７Ｂは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第１外側パッドトレンチ２７７Ｂは、第２半導体層１５を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第１外側パッドトレンチ２７７Ｂは、内周壁、外周壁および底壁を含む。第１外側パッドトレンチ２７７Ｂの内周壁および外周壁は、第１半導体層１４および第２半導体層１５を露出させている。第１外側パッドトレンチ２７７Ｂの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第１外側パッドトレンチ２７７Ｂの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第１外側パッドトレンチ２７７Ｂは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第１外側パッドトレンチ２７７Ｂは、内周壁、外周壁および底壁を含む。第１外側パッドトレンチ２７７Ｂの内周壁および外周壁は、第１半導体層１４および第２半導体層１５を露出させている。第１外側パッドトレンチ２７７Ｂの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第１外側パッドトレンチ２７７Ｂの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第１外側パッドトレンチ２７７Ｂは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第１外側パッドトレンチ２７７Ｂの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第１外側パッドトレンチ２７７Ｂの底壁は、濃度低下層１７を露出させている。第１外側パッドトレンチ２７７Ｂは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第１外側パッドトレンチ２７７Ｂは、領域分離トレンチ２４と等しい幅および深さを有している。このようにして、第１外側パッドトレンチ２７７Ｂは、第１内側パッドトレンチ２７７Ａと共にダブルトレンチ構造（二重溝構造）を形成している。
第１内側パッドトレンチ２７７Ａおよび第１外側パッドトレンチ２７７Ｂの間のトレンチピッチは、１μｍ以上１０μｍ以下であってもよい。トレンチピッチは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。トレンチピッチは、３μｍ以上８μｍ以下であることが好ましい。
第１内側パッドトレンチ２７７Ａおよび第１外側パッドトレンチ２７７Ｂは、この形態では、１を超えるアスペクト比を有するディープトレンチによって形成されている。アスペクト比は、第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の幅に対する第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。
第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の幅は、０．１μｍ以上３μｍ以下であってもよい。第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の深さは、１μｍ以上５０μｍ以下であってもよい。第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第１内側パッドトレンチ２７７Ａ（第１外側パッドトレンチ２７７Ｂ）の深さは、１５μｍ以上３５μｍ以下であることが好ましい。
第１パッド分離絶縁層２７８は、第１パッド分離トレンチ２７７内に形成されている。第１パッド分離絶縁層２７８は、具体的には、第１内側パッドトレンチ２７７Ａの内壁に沿って膜状に形成されている。これにより、第１パッド分離絶縁層２７８は、第１内側パッドトレンチ２７７Ａ内においてリセス空間を区画している。また、第１パッド分離絶縁層２７８は、第１外側パッドトレンチ２７７Ｂの内壁に沿って膜状に形成されている。これにより、第１パッド分離絶縁層２７８は、第１外側パッドトレンチ２７７Ｂ内においてリセス空間を区画している。
第１パッド分離絶縁層２７８は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第１パッド分離絶縁層２７８は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第１パッド分離絶縁層２７８は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第１パッド分離絶縁層２７８は、領域分離絶縁層２５と同一の絶縁材料からなることが好ましい。第１パッド分離絶縁層２７８は、この形態では、酸化シリコン層からなる単層構造を有している。
ポリシリコン２７９は、第１パッド分離絶縁層２７８を挟んで第１パッド分離トレンチ２７７に埋設されている。ポリシリコン２７９は、具体的には、第１パッド分離絶縁層２７８を挟んで第１内側パッドトレンチ２７７Ａに埋設されている。また、ポリシリコン２７９は、第１パッド分離絶縁層２７８を挟んで第１外側パッドトレンチ２７７Ｂに埋設されている。
ポリシリコン２７９は、電気的に浮遊状態に形成されている。第１パッド分離構造２７５は、ポリシリコン２７９を有さず、第１内側パッドトレンチ２７７Ａに一体物として埋設された第１パッド分離絶縁層２７８を含んでいてもよい。また、第１パッド分離構造２７５は、ポリシリコン２７９を有さず、第１外側パッドトレンチ２７７Ｂに一体物として埋設された第１パッド分離絶縁層２７８を含んでいてもよい。
第２パッド分離構造２７６は、平面視において領域分離構造２３から間隔を空けて第２パッド領域２７４の一部を取り囲む環状に形成されている。第２パッド分離構造２７６は、具体的には、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る長方形環状に形成されている。
これにより、第２パッド分離構造２７６は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。また、第２パッド分離構造２７６は、第２パッド領域２７４の一部の領域を第１方向Ｘに沿って延びる帯状（具体的には長方形状）に区画している。第２パッド分離構造２７６の平面形状は任意である。第２パッド分離構造２７６は、多角環状や円環状に形成されていてもよい。
これにより、第２パッド分離構造２７６は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。また、第２パッド分離構造２７６は、第２パッド領域２７４の一部の領域を第１方向Ｘに沿って延びる帯状（具体的には長方形状）に区画している。第２パッド分離構造２７６の平面形状は任意である。第２パッド分離構造２７６は、多角環状や円環状に形成されていてもよい。
第２パッド分離構造２７６は、半導体チップ１０の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインに対して第１パッド分離構造２７５と線対称となるレイアウトで形成されていることが好ましい。また、第２パッド分離構造２７６は、半導体チップ１０の中央部に対して第１パッド分離構造２７５と点対称となるレイアウトで形成されていることが好ましい。
第２パッド分離構造２７６は、第２パッド分離トレンチ２８０（分離溝）、第２パッド分離絶縁層２８１およびポリシリコン２８２を含むトレンチ絶縁構造を有している。第２パッド分離トレンチ２８０は、この形態では、ダブルトレンチ構造（二重溝構造）を有している。第２パッド分離トレンチ２８０は、具体的には、第２内側パッドトレンチ２８０Ａおよび第２外側パッドトレンチ２８０Ｂを含む。第２パッド分離トレンチ２８０は、第２内側パッドトレンチ２８０Ａおよび第２外側パッドトレンチ２８０Ｂのいずれか一方だけを含むシングルトレンチ構造（単一溝構造）を有していてもよい。
第２内側パッドトレンチ２８０Ａは、平面視において第２パッド領域２７４の一部を取り囲む環状（長方形環状）に形成されている。第２内側パッドトレンチ２８０Ａの平面形状は任意である。第２内側パッドトレンチ２８０Ａは、多角環状や円環状に形成されていてもよい。
第２内側パッドトレンチ２８０Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第２内側パッドトレンチ２８０Ａは、第２半導体層１５を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第２内側パッドトレンチ２８０Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第２内側パッドトレンチ２８０Ａは、第２半導体層１５を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第２内側パッドトレンチ２８０Ａは、内周壁、外周壁および底壁を含む。第２内側パッドトレンチ２８０Ａの内周壁および外周壁は、第１半導体層１４および第２半導体層１５を露出させている。第２内側パッドトレンチ２８０Ａの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第２内側パッドトレンチ２８０Ａの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第２内側パッドトレンチ２８０Ａは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第２内側パッドトレンチ２８０Ａの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第２内側パッドトレンチ２８０Ａの底壁は、濃度低下層１７を露出させている。第２内側パッドトレンチ２８０Ａは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第２内側パッドトレンチ２８０Ａは、領域分離トレンチ２４と等しい幅および深さを有している。
第２外側パッドトレンチ２８０Ｂは、平面視において第２内側パッドトレンチ２８０Ａから離間して第２内側パッドトレンチ２８０Ａを取り囲む環状（長方形環状）に形成されている。第２外側パッドトレンチ２８０Ｂの平面形状は任意であり、必ずしも第２内側パッドトレンチ２８０Ａの平面形状に一致している必要はない。第２外側パッドトレンチ２８０Ｂは、多角環状や円環状に形成されていてもよい。
第２外側パッドトレンチ２８０Ｂは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第２外側パッドトレンチ２８０Ｂは、第２半導体層１５を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第２外側パッドトレンチ２８０Ｂは、内周壁、外周壁および底壁を含む。第２外側パッドトレンチ２８０Ｂの内周壁および外周壁は、第１半導体層１４および第２半導体層１５を露出させている。第２外側パッドトレンチ２８０Ｂの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第２外側パッドトレンチ２８０Ｂの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第２外側パッドトレンチ２８０Ｂは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第２外側パッドトレンチ２８０Ｂは、内周壁、外周壁および底壁を含む。第２外側パッドトレンチ２８０Ｂの内周壁および外周壁は、第１半導体層１４および第２半導体層１５を露出させている。第２外側パッドトレンチ２８０Ｂの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第２外側パッドトレンチ２８０Ｂの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第２外側パッドトレンチ２８０Ｂは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第２外側パッドトレンチ２８０Ｂの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第２外側パッドトレンチ２８０Ｂの底壁は、濃度低下層１７を露出させている。第２外側パッドトレンチ２８０Ｂは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第２外側パッドトレンチ２８０Ｂは、領域分離トレンチ２４と等しい幅および深さを有している。このようにして、第２外側パッドトレンチ２８０Ｂは、第２内側パッドトレンチ２８０Ａと共にダブルトレンチ構造（二重溝構造）を形成している。
第２内側パッドトレンチ２８０Ａおよび第２外側パッドトレンチ２８０Ｂの間のトレンチピッチは、１μｍ以上１０μｍ以下であってもよい。トレンチピッチは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。トレンチピッチは、３μｍ以上８μｍ以下であることが好ましい。
第２内側パッドトレンチ２８０Ａおよび第２外側パッドトレンチ２８０Ｂは、この形態では、１を超えるアスペクト比を有するディープトレンチによって形成されている。アスペクト比は、第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の幅に対する第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。
第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の幅は、０．１μｍ以上３μｍ以下であってもよい。第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の深さは、１μｍ以上５０μｍ以下であってもよい。第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第２内側パッドトレンチ２８０Ａ（第２外側パッドトレンチ２８０Ｂ）の深さは、１５μｍ以上３５μｍ以下であることが好ましい。
第２パッド分離絶縁層２８１は、第２パッド分離トレンチ２８０内に形成されている。第２パッド分離絶縁層２８１は、具体的には、第２内側パッドトレンチ２８０Ａの内壁に沿って膜状に形成されている。これにより、第２パッド分離絶縁層２８１は、第２内側パッドトレンチ２８０Ａ内においてリセス空間を区画している。また、第２パッド分離絶縁層２８１は、第２外側パッドトレンチ２８０Ｂの内壁に沿って膜状に形成されている。これにより、第２パッド分離絶縁層２８１は、第２外側パッドトレンチ２８０Ｂ内においてリセス空間を区画している。
第２パッド分離絶縁層２８１は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第２パッド分離絶縁層２８１は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第２パッド分離絶縁層２８１は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第２パッド分離絶縁層２８１は、領域分離絶縁層２５と同一の絶縁材料からなることが好ましい。第２パッド分離絶縁層２８１は、この形態では、酸化シリコン層からなる単層構造を有している。
ポリシリコン２８２は、第２パッド分離絶縁層２８１を挟んで第２パッド分離トレンチ２８０に埋設されている。ポリシリコン２８２は、具体的には、第２パッド分離絶縁層２８１を挟んで第２内側パッドトレンチ２８０Ａに埋設されている。また、ポリシリコン２８２は、第２パッド分離絶縁層２８１を挟んで第２外側パッドトレンチ２８０Ｂに埋設されている。
ポリシリコン２８２は、電気的に浮遊状態に形成されている。第２パッド分離構造２７６は、ポリシリコン２８２を有さず、第２内側パッドトレンチ２８０Ａに一体物として埋設された第２パッド分離絶縁層２８１を含んでいてもよい。また、第２パッド分離構造２７６は、ポリシリコン２８２を有さず、第２外側パッドトレンチ２８０Ｂに一体物として埋設された第２パッド分離絶縁層２８１を含んでいてもよい。
図２～図９を参照して、第１パッド領域２７３において第１パッド分離構造２７５によって取り囲まれた領域には、第１内部寄生容量Ｃ１が形成されている。第１内部寄生容量Ｃ１は、第１半導体層１４および第２半導体層１５の間に形成されている。
また、第２パッド領域２７４において第２パッド分離構造２７６によって取り囲まれた領域には、第２内部寄生容量Ｃ２が形成されている。第２内部寄生容量Ｃ２は、第１半導体層１４および第２半導体層１５の間に形成されている。第２内部寄生容量Ｃ２は、半導体チップ１０（第１半導体層１４）を介して第１内部寄生容量Ｃ１に直列接続されている。
また、第２パッド領域２７４において第２パッド分離構造２７６によって取り囲まれた領域には、第２内部寄生容量Ｃ２が形成されている。第２内部寄生容量Ｃ２は、第１半導体層１４および第２半導体層１５の間に形成されている。第２内部寄生容量Ｃ２は、半導体チップ１０（第１半導体層１４）を介して第１内部寄生容量Ｃ１に直列接続されている。
第２内部寄生容量Ｃ２は、第１内部寄生容量Ｃ１と等しいことが好ましい。つまり、第１パッド分離構造２７５は、平面視において第１パッド領域２７３の一部の領域を第１パッド面積で区画し、第２パッド分離構造２７６は、平面視において第２パッド領域２７４の一部の領域を第１パッド面積と等しい第２パッド面積で区画していることが好ましい。 図２～図９を参照して、ダイオードチップ１は、第１装置領域２１の表層部に第１極性方向で形成された第１ｐｉｎ接合部３１（p-intrinsic-n junction portion）を含む。第１ｐｉｎ接合部３１は、第１装置領域２１の表層部において第１ｐｉｎダイオードＤ１を形成している。
「極性方向」は、順方向電流が流れる向き（つまり、ダイオードの極性の向き）を意味する。第１極性方向は、半導体チップ１０の厚さ方向（つまり法線方向Ｚ）に沿って順方向電流が流れる向きである。第１極性方向は、この形態では、第２主面１２側から第１主面１１側に順方向電流が流れる向きである。
第１ｐｉｎ接合部３１は、平面視において第１装置領域２１の表層部の一方側（第１側面１３Ａ側）の領域に形成されている。第１ｐｉｎ接合部３１は、第１装置領域２１の表層部から厚さ方向に向けてこの順に形成されたｎ＋型の第１Ｎ層３２（第１上側半導体層）、ｎ型の第１Ｉ層３３（第１抵抗層）およびｐ＋型の第１Ｐ層３４（第１下側半導体層）を含む。
第１ｐｉｎ接合部３１は、平面視において第１装置領域２１の表層部の一方側（第１側面１３Ａ側）の領域に形成されている。第１ｐｉｎ接合部３１は、第１装置領域２１の表層部から厚さ方向に向けてこの順に形成されたｎ＋型の第１Ｎ層３２（第１上側半導体層）、ｎ型の第１Ｉ層３３（第１抵抗層）およびｐ＋型の第１Ｐ層３４（第１下側半導体層）を含む。
第１Ｎ層３２は、第２半導体層１５の表層部に形成されている。第１Ｎ層３２は、平面視において円形状（楕円形状を含む）に形成されている。第１Ｎ層３２の平面形状は任意である。第１Ｎ層３２は、多角形状（たとえば四角形状）に形成されていてもよい。
第１Ｎ層３２は、第２半導体層１５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第１Ｎ層３２のｎ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１Ｎ層３２のｎ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第１Ｎ層３２は、第２半導体層１５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第１Ｎ層３２のｎ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１Ｎ層３２のｎ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第１Ｉ層３３は、第２半導体層１５を利用して形成されている。第１Ｉ層３３は、第２半導体層１５のｎ型不純物濃度と等しいｎ型不純物濃度を有している。第１Ｉ層３３のｎ型不純物濃度のピーク値は、１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下であってもよい。第１Ｉ層３３のｎ型不純物濃度のピーク値は、５×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下であることが好ましい。
第１Ｐ層３４は、第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。第１Ｐ層３４は、第１Ｉ層３３を挟んで第１Ｎ層３２の全域に対向している。第１Ｐ層３４は、濃度保持層１８の一部を挟んで濃度低下層１７に対向している。
第１Ｐ層３４は、平面視において第１Ｎ層３２の幅を超える幅を有している。第１Ｐ層３４の周縁は、平面視において第１Ｎ層３２を取り囲んでいる。第１Ｐ層３４は、平面視において円形状（楕円形状を含む）に形成されている。第１Ｐ層３４の平面形状は任意である。第１Ｐ層３４は、多角形状（たとえば四角形状）に形成されていてもよい。
第１Ｐ層３４は、平面視において第１Ｎ層３２の幅を超える幅を有している。第１Ｐ層３４の周縁は、平面視において第１Ｎ層３２を取り囲んでいる。第１Ｐ層３４は、平面視において円形状（楕円形状を含む）に形成されている。第１Ｐ層３４の平面形状は任意である。第１Ｐ層３４は、多角形状（たとえば四角形状）に形成されていてもよい。
第１Ｐ層３４は、第１Ｉ層３３のｎ型不純物濃度を超えるｐ型不純物濃度を有している。また、第１Ｐ層３４は、少なくとも濃度保持層１８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１Ｐ層３４は、高濃度層１６のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。第１Ｐ層３４のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１Ｐ層３４のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第１Ｎ層３２、第１Ｉ層３３および第１Ｐ層３４は、半導体チップ１０の厚さ方向（つまり法線方向Ｚ）に沿うｐｉｎ接合を形成している。これにより、第１Ｎ層３２をカソードとし、第１Ｐ層３４をアノードとして有する第１ｐｉｎダイオードＤ１が、第１装置領域２１の表層部に形成されている。第１ｐｉｎダイオードＤ１のアノードは、第１半導体層１４に電気的に接続されている。
図２～図９を参照して、ダイオードチップ１は、第１ｐｉｎ接合部３１から離間して第１装置領域２１の内部に第１極性方向で形成された第１ｐｎ接合部３５（pn junction portion）を含む。第１ｐｎ接合部３５は、第１装置領域２１の内部において第１ツェナーダイオードＤＺ１を形成している。
第１ｐｎ接合部３５は、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎ接合部３１に電気的に接続されている。第１ｐｎ接合部３５は、具体的には、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎ接合部３１に逆バイアス接続されている。
第１ｐｎ接合部３５は、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎ接合部３１に電気的に接続されている。第１ｐｎ接合部３５は、具体的には、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎ接合部３１に逆バイアス接続されている。
第１ｐｎ接合部３５は、第１装置領域２１の内部において第１半導体層１４（具体的には濃度保持層１８）との間でｐｎ接合を形成するｎ＋型の第１内部Ｎ層３６（第１内部半導体層）を含む。第１内部Ｎ層３６は、第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。第１内部Ｎ層３６は、第１装置領域２１において第１ｐｉｎ接合部３１（具体的には第１Ｐ層３４）以外の領域に形成されている。第１内部Ｎ層３６は、第１ｐｉｎ接合部３１（第１Ｐ層３４）以外のほぼ全域に形成されていてもよい。
第１内部Ｎ層３６は、第１ｐｉｎ接合部３１（第１Ｐ層３４）を取り囲む内周縁部を有している。第１内部Ｎ層３６の内周縁部は、第１Ｐ層３４に接続されていてもよいし、第１Ｐ層３４から離間していてもよい。第１内部Ｎ層３６の外周縁部は、第１装置領域２１外に位置していてもよい。つまり、第１内部Ｎ層３６の外周縁部は、第１領域分離構造２３Ａによって第１内部Ｎ層３６の内方部から分離されていてもよい。
図１０を参照して、第１内部Ｎ層３６は、第２半導体層１５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。図１０では、第１内部Ｎ層３６のｎ型不純物濃度勾配が破線によって示されている。第１内部Ｎ層３６は、濃度保持層１８のｐ型不純物濃度を超えるｎ型不純物濃度を有している。第１内部Ｎ層３６のｎ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１内部Ｎ層３６のｎ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第１ｐｎ接合部３５は、第１内部Ｎ層３６をカソードとし、第１半導体層１４（具体的には濃度保持層１８）をアノードとして有する第１ツェナーダイオードＤＺ１を形成している。第１ツェナーダイオードＤＺ１のアノードは、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎダイオードＤ１のアノードに逆バイアス接続されている。
第１半導体層１４が濃度保持層１８を有さない場合、第１内部Ｎ層３６は、濃度低下層１７との間でｐｎ接合を形成する。この場合、第１ｐｎ接合部３５におけるｐｎ濃度変化が急峻になるため、当該第１ｐｎ接合部３５を起点に実際の耐圧（具体的にはブレークダウン電圧ＶＢ）が目標の耐圧から変動する可能性がある。このような問題は、濃度低下層１７の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。
第１半導体層１４が濃度保持層１８を有さない場合、第１内部Ｎ層３６は、濃度低下層１７との間でｐｎ接合を形成する。この場合、第１ｐｎ接合部３５におけるｐｎ濃度変化が急峻になるため、当該第１ｐｎ接合部３５を起点に実際の耐圧（具体的にはブレークダウン電圧ＶＢ）が目標の耐圧から変動する可能性がある。このような問題は、濃度低下層１７の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。
そこで、ダイオードチップ１では、濃度低下層１７の上に濃度保持層１８を形成し、第１ｐｎ接合部３５におけるｐｎ濃度変化を緩慢にしている。これにより、第１ｐｎ接合部３５を起点とする耐圧（具体的にはブレークダウン電圧ＶＢ）の変動を抑制できる。また、濃度低下層１７の厚さにバラツキが生じたとしても、所定厚さの濃度保持層１８が形成されているため、濃度低下層１７の厚さバラツキに起因する耐圧の変動を適切に抑制できる。また、濃度保持層１８の厚さにバラツキが生じたとしても、ｐｎ濃度変化が緩慢であるため、濃度保持層１８の厚さバラツキに起因する耐圧の変動を適切に抑制できる。
図２～図９を参照して、ダイオードチップ１は、第１ｐｎ接合部３５に逆バイアス接続されるように第１装置領域２１の表層部に第２極性方向で形成された第１逆ｐｉｎ接合部３８（reverse p-intrinsic-n junction portion）を含む。
第２極性方向は、半導体チップ１０の厚さ方向に関して第１極性方向とは逆向きに順方向電流が流れる向きである。第２極性方向は、この形態では、第１主面１１側から第２主面１２側に順方向電流が流れる向きである。
第２極性方向は、半導体チップ１０の厚さ方向に関して第１極性方向とは逆向きに順方向電流が流れる向きである。第２極性方向は、この形態では、第１主面１１側から第２主面１２側に順方向電流が流れる向きである。
第１逆ｐｉｎ接合部３８は、第１装置領域２１の表層部において第１逆ｐｉｎダイオードＤＲ１を形成している。第１逆ｐｉｎ接合部３８は、第１ｐｎ接合部３５との間で第１ダイオード対３７（第１整流器対）を形成している。
第１逆ｐｉｎ接合部３８は、平面視において第１ｐｉｎ接合部３１から離間して第１装置領域２１の表層部の他方側（第２側面１３Ｂ側）の領域に形成されている。第１逆ｐｉｎ接合部３８は、第１ｐｉｎ接合部３１を第２方向Ｙに横切るラインを設定したとき、当該ライン上に配置されている。つまり、第１逆ｐｉｎ接合部３８は、第２方向Ｙに第１ｐｉｎ接合部３１に対向している。
第１逆ｐｉｎ接合部３８は、平面視において第１ｐｉｎ接合部３１から離間して第１装置領域２１の表層部の他方側（第２側面１３Ｂ側）の領域に形成されている。第１逆ｐｉｎ接合部３８は、第１ｐｉｎ接合部３１を第２方向Ｙに横切るラインを設定したとき、当該ライン上に配置されている。つまり、第１逆ｐｉｎ接合部３８は、第２方向Ｙに第１ｐｉｎ接合部３１に対向している。
第１逆ｐｉｎ接合部３８は、第１装置領域２１の表層部から厚さ方向に向けてこの順に形成されたｐ＋型の第１逆Ｐ層３９（第１上側逆半導体層）、ｎ型の第１逆Ｉ層４０（第１逆抵抗層）およびｎ＋型の第１逆Ｎ層４１（第１下側逆半導体層）を含む。
第１逆Ｐ層３９は、第２半導体層１５の表層部に形成されている。第１逆Ｐ層３９は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。第１逆Ｐ層３９のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１逆Ｐ層３９のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第１逆Ｐ層３９は、第２半導体層１５の表層部に形成されている。第１逆Ｐ層３９は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。第１逆Ｐ層３９のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１逆Ｐ層３９のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第１逆Ｐ層３９は、平面視において円形状（楕円形状を含む）に形成されている。第１逆Ｐ層３９の平面形状は任意である。第１逆Ｐ層３９は、多角形状（たとえば四角形状）に形成されていてもよい。
第１逆Ｐ層３９は、第１平面積Ｓ１を有している。第１平面積Ｓ１は、１０００μｍ２以上１００００μｍ２以下であってもよい。第１平面積Ｓ１は、１０００μｍ２以上２０００μｍ２以下、２０００μｍ２以上４０００μｍ２以下、４０００μｍ２以上６０００μｍ２以下、６０００μｍ２以上８０００μｍ２以下、または、８０００μｍ２以上１００００μｍ２以下であってもよい。
第１逆Ｐ層３９は、第１平面積Ｓ１を有している。第１平面積Ｓ１は、１０００μｍ２以上１００００μｍ２以下であってもよい。第１平面積Ｓ１は、１０００μｍ２以上２０００μｍ２以下、２０００μｍ２以上４０００μｍ２以下、４０００μｍ２以上６０００μｍ２以下、６０００μｍ２以上８０００μｍ２以下、または、８０００μｍ２以上１００００μｍ２以下であってもよい。
第１逆Ｉ層４０は、第２半導体層１５を利用して形成されている。第１逆Ｉ層４０は、第２半導体層１５のｎ型不純物濃度と等しいｎ型不純物濃度を有している。第１逆Ｉ層４０のｎ型不純物濃度のピーク値は、１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下であってもよい。第１逆Ｉ層４０のｎ型不純物濃度のピーク値は、５×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下であることが好ましい。
第１逆Ｎ層４１は、第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。第１逆Ｎ層４１は、第１ｐｎ接合部３５の一部である第１内部Ｎ層３６を利用して形成されている。したがって、第１逆Ｎ層４１（第１内部Ｎ層３６）は、第１逆Ｉ層４０を挟んで第１逆Ｎ層４１の全域に対向している。
第１逆Ｐ層３９、第１逆Ｉ層４０および第１逆Ｎ層４１は、半導体チップ１０の厚さ方向（つまり法線方向Ｚ）に沿うｐｉｎ接合を形成している。これにより、第１逆Ｐ層３９をアノードとし、第１逆Ｎ層４１をカソードとして有する第１逆ｐｉｎダイオードＤＲ１が形成されている。第１逆ｐｉｎダイオードＤＲ１のカソードは、第１ツェナーダイオードＤＺ１のカソードに接続されている。
第１逆Ｐ層３９、第１逆Ｉ層４０および第１逆Ｎ層４１は、半導体チップ１０の厚さ方向（つまり法線方向Ｚ）に沿うｐｉｎ接合を形成している。これにより、第１逆Ｐ層３９をアノードとし、第１逆Ｎ層４１をカソードとして有する第１逆ｐｉｎダイオードＤＲ１が形成されている。第１逆ｐｉｎダイオードＤＲ１のカソードは、第１ツェナーダイオードＤＺ１のカソードに接続されている。
これにより、第１ツェナーダイオードＤＺ１、および、第１ツェナーダイオードＤＺ１に逆バイアス直列接続された第１逆ｐｉｎダイオードＤＲ１を含む第１ダイオード対３７が形成されている。第１ダイオード対３７は、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎダイオードＤ１に並列接続されている。このようにして、第１ｐｉｎダイオードＤ１および第１ダイオード対３７を含む第１並列回路４２が形成されている。
図２～図９を参照して、ダイオードチップ１は、第１装置領域２１に形成され、第１ｐｉｎ接合部３１を第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８から区画する第１接合分離構造４５（junction separation structure）を含む。
第１接合分離構造４５は、第１接合分離トレンチ４６（第１接合分離溝）、第１接合分離絶縁層４７およびポリシリコン４８を含む。第１接合分離トレンチ４６は、この形態では、第１ｐｉｎ接合部３１（第１Ｐ層３４）および第１ｐｎ接合部３５（第１内部Ｎ層３６）の境界を両サイドから挟み込むように第１ｐｉｎ接合部３１を取り囲むダブルトレンチ構造（二重溝構造）を有している。第１接合分離トレンチ４６は、具体的には、第１内側トレンチ４６Ａおよび第１外側トレンチ４６Ｂを含む。
第１接合分離構造４５は、第１接合分離トレンチ４６（第１接合分離溝）、第１接合分離絶縁層４７およびポリシリコン４８を含む。第１接合分離トレンチ４６は、この形態では、第１ｐｉｎ接合部３１（第１Ｐ層３４）および第１ｐｎ接合部３５（第１内部Ｎ層３６）の境界を両サイドから挟み込むように第１ｐｉｎ接合部３１を取り囲むダブルトレンチ構造（二重溝構造）を有している。第１接合分離トレンチ４６は、具体的には、第１内側トレンチ４６Ａおよび第１外側トレンチ４６Ｂを含む。
第１内側トレンチ４６Ａは、平面視において第１ｐｉｎ接合部３１を取り囲む環状（この形態では円環状）に形成されている。第１内側トレンチ４６Ａの平面形状は任意である。第１内側トレンチ４６Ａは、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第１内側トレンチ４６Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第１内側トレンチ４６Ａは、第１ｐｉｎ接合部３１の第１Ｐ層３４を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第１内側トレンチ４６Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第１内側トレンチ４６Ａは、第１ｐｉｎ接合部３１の第１Ｐ層３４を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第１内側トレンチ４６Ａは、内周壁、外周壁および底壁を含む。第１内側トレンチ４６Ａの内周壁は、第１Ｐ層３４の内方部を露出させている。第１内側トレンチ４６Ａの外周壁は、第１Ｐ層３４の周縁部を露出させている。これにより、第１内側トレンチ４６Ａは、第１Ｐ層３４の周縁部を第１ｐｉｎ接合部３１から電気的に分離している。
第１内側トレンチ４６Ａの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第１内側トレンチ４６Ａの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第１内側トレンチ４６Ａは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第１内側トレンチ４６Ａの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第１内側トレンチ４６Ａの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第１内側トレンチ４６Ａは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第１内側トレンチ４６Ａの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第１内側トレンチ４６Ａの底壁は、濃度低下層１７を露出させている。第１内側トレンチ４６Ａは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第１内側トレンチ４６Ａは、領域分離トレンチ２４と等しい幅および深さを有している。
第１外側トレンチ４６Ｂは、平面視において第１内側トレンチ４６Ａから離間して第１内側トレンチ４６Ａを取り囲む環状（この形態では円環状）に形成されている。第１外側トレンチ４６Ｂの平面形状は任意であり、必ずしも第１内側トレンチ４６Ａの平面形状に一致している必要はない。第１外側トレンチ４６Ｂは、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第１外側トレンチ４６Ｂは、平面視において第１内側トレンチ４６Ａから離間して第１内側トレンチ４６Ａを取り囲む環状（この形態では円環状）に形成されている。第１外側トレンチ４６Ｂの平面形状は任意であり、必ずしも第１内側トレンチ４６Ａの平面形状に一致している必要はない。第１外側トレンチ４６Ｂは、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第１外側トレンチ４６Ｂは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第１外側トレンチ４６Ｂは、第１ｐｎ接合部３５の第１内部Ｎ層３６（第１逆Ｎ層４１）を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第１外側トレンチ４６Ｂは、内周壁、外周壁および底壁を含む。第１外側トレンチ４６Ｂの内周壁は、第１内部Ｎ層３６（第１逆Ｎ層４１）の内周縁部を露出させている。第１外側トレンチ４６Ｂの外周壁は、第１内部Ｎ層３６（第１逆Ｎ層４１）の内方部を露出させている。これにより、第１外側トレンチ４６Ｂは、第１内部Ｎ層３６（第１逆Ｎ層４１）の内周縁部を第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８から電気的に分離している。
第１外側トレンチ４６Ｂは、内周壁、外周壁および底壁を含む。第１外側トレンチ４６Ｂの内周壁は、第１内部Ｎ層３６（第１逆Ｎ層４１）の内周縁部を露出させている。第１外側トレンチ４６Ｂの外周壁は、第１内部Ｎ層３６（第１逆Ｎ層４１）の内方部を露出させている。これにより、第１外側トレンチ４６Ｂは、第１内部Ｎ層３６（第１逆Ｎ層４１）の内周縁部を第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８から電気的に分離している。
第１外側トレンチ４６Ｂの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第１外側トレンチ４６Ｂの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第１外側トレンチ４６Ｂは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第１外側トレンチ４６Ｂの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第１外側トレンチ４６Ｂの底壁は、濃度低下層１７を露出させている。第１外側トレンチ４６Ｂは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第１外側トレンチ４６Ｂは、領域分離トレンチ２４と等しい幅および深さを有している。
第１外側トレンチ４６Ｂの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第１外側トレンチ４６Ｂの底壁は、濃度低下層１７を露出させている。第１外側トレンチ４６Ｂは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第１外側トレンチ４６Ｂは、領域分離トレンチ２４と等しい幅および深さを有している。
第１内側トレンチ４６Ａおよび第１外側トレンチ４６Ｂの間のトレンチピッチは、１μｍ以上１０μｍ以下であってもよい。トレンチピッチは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。トレンチピッチは、３μｍ以上８μｍ以下であることが好ましい。
第１内側トレンチ４６Ａおよび第１外側トレンチ４６Ｂは、この形態では、１を超えるアスペクト比を有するディープトレンチによってそれぞれ形成されている。アスペクト比は、第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の幅に対する第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。
第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の幅は、０．１μｍ以上３μｍ以下であってもよい。第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の深さは、１μｍ以上５０μｍ以下であってもよい。第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第１内側トレンチ４６Ａ（第１外側トレンチ４６Ｂ）の深さは、１５μｍ以上３５μｍ以下であることが好ましい。
このようにして、第１外側トレンチ４６Ｂは、第１内側トレンチ４６Ａと共に第１ｐｉｎ接合部３１（第１Ｐ層３４）および第１ｐｎ接合部３５（第１内部Ｎ層３６）の境界を両サイドから挟み込むダブルトレンチ構造（二重溝構造）を形成している。
第１接合分離絶縁層４７は、第１接合分離トレンチ４６内に形成されている。第１接合分離絶縁層４７は、具体的には、第１内側トレンチ４６Ａの内壁に沿って膜状に形成されている。これにより、第１接合分離絶縁層４７は、第１内側トレンチ４６Ａ内においてリセス空間を区画している。また、第１接合分離絶縁層４７は、第１外側トレンチ４６Ｂの内壁に沿って膜状に形成されている。これにより、第１接合分離絶縁層４７は、第１外側トレンチ４６Ｂ内においてリセス空間を区画している。
第１接合分離絶縁層４７は、第１接合分離トレンチ４６内に形成されている。第１接合分離絶縁層４７は、具体的には、第１内側トレンチ４６Ａの内壁に沿って膜状に形成されている。これにより、第１接合分離絶縁層４７は、第１内側トレンチ４６Ａ内においてリセス空間を区画している。また、第１接合分離絶縁層４７は、第１外側トレンチ４６Ｂの内壁に沿って膜状に形成されている。これにより、第１接合分離絶縁層４７は、第１外側トレンチ４６Ｂ内においてリセス空間を区画している。
第１接合分離絶縁層４７は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第１接合分離絶縁層４７は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第１接合分離絶縁層４７は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第１接合分離絶縁層４７は、領域分離絶縁層２５と同一の絶縁材料からなることが好ましい。第１接合分離絶縁層４７は、この形態では、酸化シリコン層からなる単層構造を有している。
ポリシリコン４８は、第１接合分離絶縁層４７を挟んで第１接合分離トレンチ４６に埋設されている。ポリシリコン４８は、具体的には、第１接合分離絶縁層４７を挟んで第１内側トレンチ４６Ａに埋設されている。また、ポリシリコン４８は、第１接合分離絶縁層４７を挟んで第１外側トレンチ４６Ｂに埋設されている。
ポリシリコン４８は、電気的に浮遊状態に形成されている。第１接合分離構造４５は、ポリシリコン４８を有さず、第１内側トレンチ４６Ａに一体物として埋設された第１接合分離絶縁層４７を含んでいてもよい。また、第１接合分離構造４５は、ポリシリコン４８を有さず、第１外側トレンチ４６Ｂに一体物として埋設された第１接合分離絶縁層４７を含んでいてもよい。
ポリシリコン４８は、電気的に浮遊状態に形成されている。第１接合分離構造４５は、ポリシリコン４８を有さず、第１内側トレンチ４６Ａに一体物として埋設された第１接合分離絶縁層４７を含んでいてもよい。また、第１接合分離構造４５は、ポリシリコン４８を有さず、第１外側トレンチ４６Ｂに一体物として埋設された第１接合分離絶縁層４７を含んでいてもよい。
この形態では、第１接合分離トレンチ４６が、第１ｐｉｎ接合部３１および第１ｐｎ接合部３５の境界を両サイドから挟み込むダブルトレンチ構造（二重溝構造）を有している例について説明した。しかし、第１接合分離トレンチ４６は、第１ｐｉｎ接合部３１および第１ｐｎ接合部３５の境界を横切るシングルトレンチ構造（単一溝構造）を有していてもよい。この場合、第１接合分離トレンチ４６は、第１内側トレンチ４６Ａおよび第１外側トレンチ４６Ｂが一体化した構造となる。
図２～図９を参照して、ダイオードチップ１は、第２装置領域２２の表層部に第１極性方向で形成された第２ｐｉｎ接合部５１を含む。第２ｐｉｎ接合部５１は、第２装置領域２２の表層部において第２ｐｉｎダイオードＤ２を形成している。
第２ｐｉｎ接合部５１は、平面視において第２装置領域２２の表層部の他方側（第２側面１３Ｂ側）の領域に形成されている。第２ｐｉｎ接合部５１は、第１逆ｐｉｎ接合部３８を第１方向Ｘに横切るラインを設定したとき、当該ライン上に位置している。これにより、第２ｐｉｎ接合部５１は、第１方向Ｘに第１逆ｐｉｎ接合部３８に対向している。第２ｐｉｎ接合部５１は、第１主面１１の中央部に対して第１ｐｉｎ接合部３１と点対称となるレイアウトで形成されていることが好ましい。
第２ｐｉｎ接合部５１は、平面視において第２装置領域２２の表層部の他方側（第２側面１３Ｂ側）の領域に形成されている。第２ｐｉｎ接合部５１は、第１逆ｐｉｎ接合部３８を第１方向Ｘに横切るラインを設定したとき、当該ライン上に位置している。これにより、第２ｐｉｎ接合部５１は、第１方向Ｘに第１逆ｐｉｎ接合部３８に対向している。第２ｐｉｎ接合部５１は、第１主面１１の中央部に対して第１ｐｉｎ接合部３１と点対称となるレイアウトで形成されていることが好ましい。
第２ｐｉｎ接合部５１は、第２装置領域２２の表層部から厚さ方向に向けてこの順に形成されたｎ＋型の第２Ｎ層５２（第２上側半導体層）、ｎ型の第２Ｉ層５３（第２抵抗層）およびｐ＋型の第２Ｐ層５４（第２下側半導体層）を含む。
第２Ｎ層５２は、第２半導体層１５の表層部に形成されている。第２Ｎ層５２は、平面視において円形状（楕円形状を含む）に形成されている。第２Ｎ層５２の平面形状は任意である。第２Ｎ層５２は、多角形状（たとえば四角形状）に形成されていてもよい。
第２Ｎ層５２は、第２半導体層１５の表層部に形成されている。第２Ｎ層５２は、平面視において円形状（楕円形状を含む）に形成されている。第２Ｎ層５２の平面形状は任意である。第２Ｎ層５２は、多角形状（たとえば四角形状）に形成されていてもよい。
第２Ｎ層５２は、第２半導体層１５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。第２Ｎ層５２のｎ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２Ｎ層５２のｎ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２Ｎ層５２のｎ型不純物濃度は、第１ｐｉｎ接合部３１の第１Ｎ層３２のｎ型不純物濃度と等しいことが好ましい。
第２Ｉ層５３は、第２半導体層１５を利用して形成されている。第２Ｉ層５３は、第２半導体層１５のｎ型不純物濃度と等しいｎ型不純物濃度を有している。第２Ｉ層５３のｎ型不純物濃度のピーク値は、１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下であってもよい。第２Ｉ層５３のｎ型不純物濃度のピーク値は、５×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下であることが好ましい。第２Ｉ層５３のｎ型不純物濃度は、第１ｐｉｎ接合部３１の第１Ｉ層３３のｎ型不純物濃度と等しいことが好ましい。
第２Ｐ層５４は、第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。第２Ｐ層５４は、第２Ｉ層５３を挟んで第２Ｎ層５２の全域に対向している。第２Ｐ層５４は、濃度保持層１８の一部を挟んで濃度低下層１７に対向している。
第２Ｐ層５４は、平面視において第２Ｎ層５２の幅を超える幅を有している。これにより、第２Ｐ層５４の周縁は、平面視において第２Ｎ層５２を取り囲んでいる。第２Ｐ層５４は、平面視において円形状（楕円形状を含む）に形成されている。第２Ｐ層５４の平面形状は任意である。第２Ｐ層５４は、多角形状（たとえば四角形状）に形成されていてもよい。
第２Ｐ層５４は、平面視において第２Ｎ層５２の幅を超える幅を有している。これにより、第２Ｐ層５４の周縁は、平面視において第２Ｎ層５２を取り囲んでいる。第２Ｐ層５４は、平面視において円形状（楕円形状を含む）に形成されている。第２Ｐ層５４の平面形状は任意である。第２Ｐ層５４は、多角形状（たとえば四角形状）に形成されていてもよい。
第２Ｐ層５４は、第２Ｉ層５３のｎ型不純物濃度を超えるｐ型不純物濃度を有している。また、第２Ｐ層５４は、少なくとも濃度保持層１８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２Ｐ層５４は、高濃度層１６のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。
第２Ｐ層５４のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２Ｐ層５４のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２Ｐ層５４のｐ型不純物濃度は、第１ｐｉｎ接合部３１の第１Ｐ層３４のｐ型不純物濃度と等しいことが好ましい。
第２Ｐ層５４のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２Ｐ層５４のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２Ｐ層５４のｐ型不純物濃度は、第１ｐｉｎ接合部３１の第１Ｐ層３４のｐ型不純物濃度と等しいことが好ましい。
第２Ｎ層５２、第２Ｉ層５３および第２Ｐ層５４は、半導体チップ１０の厚さ方向（つまり法線方向Ｚ）に沿うｐｉｎ接合を形成している。これにより、第２Ｎ層５２をカソードとし、第２Ｐ層５４をアノードとして有する第２ｐｉｎダイオードＤ２が、第２装置領域２２の表層部に形成されている。第２ｐｉｎダイオードＤ２のアノードは、第１半導体層１４に電気的に接続されている。第２ｐｉｎダイオードＤ２のアノードは、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎダイオードＤ１のアノードに逆バイアス接続されている。
図２～図９を参照して、ダイオードチップ１は、第２ｐｉｎ接合部５１から離間して第２装置領域２２の内部に第１極性方向で形成された第２ｐｎ接合部５５を含む。第２ｐｎ接合部５５は、第２装置領域２２の内部において第２ツェナーダイオードＤＺ２を形成している。
第２ｐｎ接合部５５は、第２装置領域２２の内部において第１半導体層１４（具体的には濃度保持層１８）との間でｐｎ接合を形成するｎ＋型の第２内部Ｎ層５６（第２内部半導体層）を含む。第２内部Ｎ層５６は、第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。第２内部Ｎ層５６は、第２装置領域２２において第２ｐｉｎ接合部５１（具体的には第２Ｐ層５４）以外の領域に形成されている。第２内部Ｎ層５６は、第２ｐｉｎ接合部５１（第２Ｐ層５４）以外のほぼ全域に形成されていてもよい。
第２ｐｎ接合部５５は、第２装置領域２２の内部において第１半導体層１４（具体的には濃度保持層１８）との間でｐｎ接合を形成するｎ＋型の第２内部Ｎ層５６（第２内部半導体層）を含む。第２内部Ｎ層５６は、第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。第２内部Ｎ層５６は、第２装置領域２２において第２ｐｉｎ接合部５１（具体的には第２Ｐ層５４）以外の領域に形成されている。第２内部Ｎ層５６は、第２ｐｉｎ接合部５１（第２Ｐ層５４）以外のほぼ全域に形成されていてもよい。
第２内部Ｎ層５６は、第２ｐｉｎ接合部５１（第２Ｐ層５４）を取り囲む内周縁部を有している。第２内部Ｎ層５６の内周縁部は、第２Ｐ層５４に接続されていてもよいし、第２Ｐ層５４から離間していてもよい。第２内部Ｎ層５６の外周縁部は、第２装置領域２２外に位置していてもよい。つまり、第２内部Ｎ層５６の外周縁部は、第２領域分離構造２３Ｂによって第２内部Ｎ層５６の内方部から分離されていてもよい。第２内部Ｎ層５６の外周縁部は、第１装置領域２１および第２装置領域２２の間の境界において第１内部Ｎ層３６の外周縁部と一体的に形成されていてもよい。
図１０を参照して、第２内部Ｎ層５６は、第２半導体層１５のｎ型不純物濃度を超えるｎ型不純物濃度を有している。図１０では、第２内部Ｎ層５６のｎ型不純物濃度勾配が、第１内部Ｎ層３６のｎ型不純物濃度勾配と共に破線によって示されている。また、第２内部Ｎ層５６は、濃度保持層１８のｐ型不純物濃度を超えるｎ型不純物濃度を有している。
第２内部Ｎ層５６のｎ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２内部Ｎ層５６のｎ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２内部Ｎ層５６のｎ型不純物濃度は、第１ｐｎ接合部３５の第１内部Ｎ層３６のｎ型不純物濃度と等しいことが好ましい。
第２内部Ｎ層５６のｎ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２内部Ｎ層５６のｎ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２内部Ｎ層５６のｎ型不純物濃度は、第１ｐｎ接合部３５の第１内部Ｎ層３６のｎ型不純物濃度と等しいことが好ましい。
第２ｐｎ接合部５５は、第２内部Ｎ層５６をカソードとし、第１半導体層１４（具体的には濃度保持層１８）をアノードとして有する第２ツェナーダイオードＤＺ２を形成している。第２ツェナーダイオードＤＺ２のアノードは、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎダイオードＤ１のアノードおよび第２ｐｉｎダイオードＤ２のアノードに逆バイアス接続されている。
第１半導体層１４が濃度保持層１８を有さない場合、第２内部Ｎ層５６は、濃度低下層１７との間でｐｎ接合を形成する。この場合、第２ｐｎ接合部５５におけるｐｎ濃度変化が急峻になるため、当該第２ｐｎ接合部５５を起点に実際の耐圧（具体的にはブレークダウン電圧ＶＢ）が目標の耐圧から変動する可能性がある。このような問題は、濃度低下層１７の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。
そこで、ダイオードチップ１では、濃度低下層１７の上に濃度保持層１８を形成し、第２ｐｎ接合部５５におけるｐｎ濃度変化を緩慢にしている。これにより、第２ｐｎ接合部５５を起点とする耐圧（具体的にはブレークダウン電圧ＶＢ）の変動を抑制できる。また、濃度低下層１７の厚さにバラツキが生じたとしても、所定厚さの濃度保持層１８が形成されているため、濃度低下層１７の厚さバラツキに起因する耐圧の変動を適切に抑制できる。また、濃度保持層１８の厚さにバラツキが生じたとしても、ｐｎ濃度変化が緩慢であるため、濃度保持層１８の厚さバラツキに起因する耐圧の変動を適切に抑制できる。
図２～図９を参照して、ダイオードチップ１は、第２ｐｎ接合部５５に逆バイアス接続されるように第２装置領域２２の表層部に第２極性方向で形成された第２逆ｐｉｎ接合部５８を含む。第２逆ｐｉｎ接合部５８は、第２装置領域２２の表層部において第２逆ｐｉｎダイオードＤＲ２を形成している。第２逆ｐｉｎ接合部５８は、第２ｐｎ接合部５５との間で第２ダイオード対５７（第２整流器対）を形成している。
第２逆ｐｉｎ接合部５８は、平面視において第２ｐｉｎ接合部５１から離間して第２装置領域２２の表層部の一方側（第１側面１３Ａ側）の領域に形成されている。第２逆ｐｉｎ接合部５８は、第２ｐｉｎ接合部５１を第２方向Ｙに横切るラインを設定したとき、当該ライン上に配置されている。これにより、第２逆ｐｉｎ接合部５８は、第２方向Ｙに第２ｐｉｎ接合部５１に対向している。
また、第２逆ｐｉｎ接合部５８は、第１ｐｉｎ接合部３１を第１方向Ｘに横切るラインを設定したとき、当該ライン上に位置している。これにより、第２逆ｐｉｎ接合部５８は、第１方向Ｘに第１ｐｉｎ接合部３１に対向している。第２逆ｐｉｎ接合部５８は、第１主面１１の中央部に対して第１逆ｐｉｎ接合部３８と点対称となるレイアウトで形成されていることが好ましい。
第２逆ｐｉｎ接合部５８は、第２装置領域２２の表層部から厚さ方向に向けてこの順に形成されたｐ＋型の第２逆Ｐ層５９（第２上側逆半導体層）、ｎ型の第２逆Ｉ層６０（第２逆抵抗層）およびｎ＋型の第２逆Ｎ層６１（第２下側逆半導体層）を含む。
第２逆Ｐ層５９は、第２半導体層１５の表層部に形成されている。第２逆Ｐ層５９は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。第２逆Ｐ層５９のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２逆Ｐ層５９のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２逆Ｐ層５９のｐ型不純物濃度は、第１逆ｐｉｎ接合部３８の第１逆Ｐ層３９のｐ型不純物濃度と等しいことが好ましい。
第２逆Ｐ層５９は、第２半導体層１５の表層部に形成されている。第２逆Ｐ層５９は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。第２逆Ｐ層５９のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２逆Ｐ層５９のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２逆Ｐ層５９のｐ型不純物濃度は、第１逆ｐｉｎ接合部３８の第１逆Ｐ層３９のｐ型不純物濃度と等しいことが好ましい。
第２逆Ｐ層５９は、平面視において円形状（楕円形状を含む）に形成されている。第２逆Ｐ層５９の平面形状は任意である。第２逆Ｐ層５９は、多角形状（たとえば四角形状）に形成されていてもよい。
第２逆Ｐ層５９は、第２平面積Ｓ２を有している。第２平面積Ｓ２は、１０００μｍ２以上１００００μｍ２以下であってもよい。第２平面積Ｓ２は、１０００μｍ２以上２０００μｍ２以下、２０００μｍ２以上４０００μｍ２以下、４０００μｍ２以上６０００μｍ２以下、６０００μｍ２以上８０００μｍ２以下、または、８０００μｍ２以上１００００μｍ２以下であってもよい。第２平面積Ｓ２は、第１逆Ｐ層３９の第１平面積Ｓ１と等しいことが好ましい。
第２逆Ｐ層５９は、第２平面積Ｓ２を有している。第２平面積Ｓ２は、１０００μｍ２以上１００００μｍ２以下であってもよい。第２平面積Ｓ２は、１０００μｍ２以上２０００μｍ２以下、２０００μｍ２以上４０００μｍ２以下、４０００μｍ２以上６０００μｍ２以下、６０００μｍ２以上８０００μｍ２以下、または、８０００μｍ２以上１００００μｍ２以下であってもよい。第２平面積Ｓ２は、第１逆Ｐ層３９の第１平面積Ｓ１と等しいことが好ましい。
第２逆Ｉ層６０は、第２半導体層１５を利用して形成されている。第２逆Ｉ層６０は、第２半導体層１５のｎ型不純物濃度と等しいｎ型不純物濃度を有している。第２逆Ｉ層６０のｎ型不純物濃度のピーク値は、１×１０１３ｃｍ－３以上１×１０１５ｃｍ－３以下であってもよい。第２逆Ｉ層６０のｎ型不純物濃度のピーク値は、５×１０１３ｃｍ－３以上５×１０１４ｃｍ－３以下であることが好ましい。
第２逆Ｎ層６１は、第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。第２逆Ｎ層６１は、第２ｐｎ接合部５５の一部である第２内部Ｎ層５６を利用して形成されている。したがって、第２逆Ｎ層６１（第２内部Ｎ層５６）は、第２逆Ｉ層６０を挟んで第２逆Ｎ層６１の全域に対向している。
第２逆Ｐ層５９、第２逆Ｉ層６０および第２逆Ｎ層６１は、半導体チップ１０の厚さ方向（つまり法線方向Ｚ）に沿うｐｉｎ接合を形成している。これにより、第２逆Ｐ層５９をアノードとし、第２逆Ｎ層６１をカソードとして有する第２逆ｐｉｎダイオードＤＲ２が形成されている。第２逆ｐｉｎダイオードＤＲ２のカソードは、第２ツェナーダイオードＤＺ２のカソードに接続されている。
第２逆Ｐ層５９、第２逆Ｉ層６０および第２逆Ｎ層６１は、半導体チップ１０の厚さ方向（つまり法線方向Ｚ）に沿うｐｉｎ接合を形成している。これにより、第２逆Ｐ層５９をアノードとし、第２逆Ｎ層６１をカソードとして有する第２逆ｐｉｎダイオードＤＲ２が形成されている。第２逆ｐｉｎダイオードＤＲ２のカソードは、第２ツェナーダイオードＤＺ２のカソードに接続されている。
これにより、第２ツェナーダイオードＤＺ２、および、第２ツェナーダイオードＤＺ２に逆バイアス直列接続された第２逆ｐｉｎダイオードＤＲ２を含む第２ダイオード対５７が形成されている。第２ダイオード対５７は、半導体チップ１０（第１半導体層１４）を介して第２ｐｉｎダイオードＤ２に並列接続されている。このようにして、第２ｐｉｎダイオードＤ２および第２ダイオード対５７を含む第２並列回路６２が形成されている。第２並列回路６２は、第１並列回路４２との間でＴＶＳ回路６３（Transient Voltage Suppressor circuit）を形成している。
図２～図９を参照して、ダイオードチップ１は、第２装置領域２２に形成され、第２ｐｉｎ接合部５１を第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８から区画する第２接合分離構造６５を含む。
第２接合分離構造６５は、第２接合分離トレンチ６６（第２接合分離溝）、第２接合分離絶縁層６７およびポリシリコン６８を含む。第２接合分離トレンチ６６は、この形態では、第２ｐｉｎ接合部５１（第２Ｐ層５４）および第２ｐｎ接合部５５（第２内部Ｎ層５６）の境界を両サイドから挟み込むように第２ｐｉｎ接合部５１を取り囲むダブルトレンチ構造（二重溝構造）を有している。第２接合分離トレンチ６６は、具体的には、第２内側トレンチ６６Ａおよび第２外側トレンチ６６Ｂを含む。
第２接合分離構造６５は、第２接合分離トレンチ６６（第２接合分離溝）、第２接合分離絶縁層６７およびポリシリコン６８を含む。第２接合分離トレンチ６６は、この形態では、第２ｐｉｎ接合部５１（第２Ｐ層５４）および第２ｐｎ接合部５５（第２内部Ｎ層５６）の境界を両サイドから挟み込むように第２ｐｉｎ接合部５１を取り囲むダブルトレンチ構造（二重溝構造）を有している。第２接合分離トレンチ６６は、具体的には、第２内側トレンチ６６Ａおよび第２外側トレンチ６６Ｂを含む。
第２内側トレンチ６６Ａは、平面視において第２ｐｉｎ接合部５１を取り囲む環状（この形態では円環状）に形成されている。第２内側トレンチ６６Ａの平面形状は任意である。第２内側トレンチ６６Ａは、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第２内側トレンチ６６Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第２内側トレンチ６６Ａは、第２ｐｉｎ接合部５１の第２Ｐ層５４を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第２内側トレンチ６６Ａは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第２内側トレンチ６６Ａは、第２ｐｉｎ接合部５１の第２Ｐ層５４を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第２内側トレンチ６６Ａは、内周壁、外周壁および底壁を含む。第２内側トレンチ６６Ａの内周壁は、第２Ｐ層５４の内方部を露出させている。第２内側トレンチ６６Ａの外周壁は、第２Ｐ層５４の周縁部を露出させている。これにより、第２内側トレンチ６６Ａは、第２Ｐ層５４の周縁部を第２ｐｉｎ接合部５１から電気的に分離している。
第２内側トレンチ６６Ａの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第２内側トレンチ６６Ａの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第２内側トレンチ６６Ａは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第２内側トレンチ６６Ａの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第２内側トレンチ６６Ａの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第２内側トレンチ６６Ａは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第２内側トレンチ６６Ａの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第２内側トレンチ６６Ａの底壁は、濃度低下層１７を露出させている。第２内側トレンチ６６Ａは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第２内側トレンチ６６Ａは、領域分離トレンチ２４と等しい幅および深さを有している。
第２外側トレンチ６６Ｂは、平面視において第２内側トレンチ６６Ａから離間して第２内側トレンチ６６Ａを取り囲む環状（この形態では円環状）に形成されている。第２外側トレンチ６６Ｂの平面形状は任意であり、必ずしも第２内側トレンチ６６Ａの平面形状に一致している必要はない。第２外側トレンチ６６Ｂは、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第２外側トレンチ６６Ｂは、平面視において第２内側トレンチ６６Ａから離間して第２内側トレンチ６６Ａを取り囲む環状（この形態では円環状）に形成されている。第２外側トレンチ６６Ｂの平面形状は任意であり、必ずしも第２内側トレンチ６６Ａの平面形状に一致している必要はない。第２外側トレンチ６６Ｂは、多角環状（たとえば四角環状）や円環状（楕円環状を含む）に形成されていてもよい。
第２外側トレンチ６６Ｂは、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。第２外側トレンチ６６Ｂは、第２ｐｎ接合部５５の第２内部Ｎ層５６（第２逆Ｎ層６１）を貫通し、第１半導体層１４（具体的には濃度低下層１７）に至っている。
第２外側トレンチ６６Ｂは、内周壁、外周壁および底壁を含む。第２外側トレンチ６６Ｂの内周壁は、第２内部Ｎ層５６（第２逆Ｎ層６１）の内周縁部を露出させている。第２外側トレンチ６６Ｂの外周壁は、第２内部Ｎ層５６（第２逆Ｎ層６１）の内方部を露出させている。これにより、第２外側トレンチ６６Ｂは、第２内部Ｎ層５６（第２逆Ｎ層６１）の内周縁部を第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８から電気的に分離している。
第２外側トレンチ６６Ｂは、内周壁、外周壁および底壁を含む。第２外側トレンチ６６Ｂの内周壁は、第２内部Ｎ層５６（第２逆Ｎ層６１）の内周縁部を露出させている。第２外側トレンチ６６Ｂの外周壁は、第２内部Ｎ層５６（第２逆Ｎ層６１）の内方部を露出させている。これにより、第２外側トレンチ６６Ｂは、第２内部Ｎ層５６（第２逆Ｎ層６１）の内周縁部を第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８から電気的に分離している。
第２外側トレンチ６６Ｂの内周壁および外周壁は、第１主面１１に対して垂直に形成されていてもよい。第２外側トレンチ６６Ｂの内周壁および外周壁は、第１主面１１に対して傾斜していてもよい。この場合、第２外側トレンチ６６Ｂは、底面積が開口面積未満の先細り形状に形成されていてもよい。
第２外側トレンチ６６Ｂの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第２外側トレンチ６６Ｂの底壁は、濃度低下層１７を露出させている。第２外側トレンチ６６Ｂは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第２外側トレンチ６６Ｂは、領域分離トレンチ２４と等しい幅および深さを有している。
第２外側トレンチ６６Ｂの底壁は、高濃度層１６に対して濃度低下層１７側に位置している。第２外側トレンチ６６Ｂの底壁は、濃度低下層１７を露出させている。第２外側トレンチ６６Ｂは、領域分離トレンチ２４と同時に形成されていてもよい。この場合、第２外側トレンチ６６Ｂは、領域分離トレンチ２４と等しい幅および深さを有している。
第２内側トレンチ６６Ａおよび第２外側トレンチ６６Ｂの間のトレンチピッチは、１μｍ以上１０μｍ以下であってもよい。トレンチピッチは、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。トレンチピッチは、３μｍ以上８μｍ以下であることが好ましい。
第２内側トレンチ６６Ａおよび第２外側トレンチ６６Ｂは、この形態では、１を超えるアスペクト比を有するディープトレンチによってそれぞれ形成されている。アスペクト比は、第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の幅に対する第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。
第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の幅は、０．１μｍ以上３μｍ以下であってもよい。第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の深さは、１μｍ以上５０μｍ以下であってもよい。第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。第２内側トレンチ６６Ａ（第２外側トレンチ６６Ｂ）の深さは、１５μｍ以上３５μｍ以下であることが好ましい。
このようにして、第２外側トレンチ６６Ｂは、第２内側トレンチ６６Ａと共に第２ｐｉｎ接合部５１（第２Ｐ層５４）および第２ｐｎ接合部５５（第２内部Ｎ層５６）の境界を両サイドから挟み込むダブルトレンチ構造（二重溝構造）を形成している。
第２接合分離絶縁層６７は、第２接合分離トレンチ６６内に形成されている。第２接合分離絶縁層６７は、具体的には、第２内側トレンチ６６Ａの内壁に沿って膜状に形成されている。これにより、第２接合分離絶縁層６７は、第２内側トレンチ６６Ａ内においてリセス空間を区画している。また、第２接合分離絶縁層６７は、第２外側トレンチ６６Ｂの内壁に沿って膜状に形成されている。これにより、第２接合分離絶縁層６７は、第２外側トレンチ６６Ｂ内においてリセス空間を区画している。
第２接合分離絶縁層６７は、第２接合分離トレンチ６６内に形成されている。第２接合分離絶縁層６７は、具体的には、第２内側トレンチ６６Ａの内壁に沿って膜状に形成されている。これにより、第２接合分離絶縁層６７は、第２内側トレンチ６６Ａ内においてリセス空間を区画している。また、第２接合分離絶縁層６７は、第２外側トレンチ６６Ｂの内壁に沿って膜状に形成されている。これにより、第２接合分離絶縁層６７は、第２外側トレンチ６６Ｂ内においてリセス空間を区画している。
第２接合分離絶縁層６７は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。第２接合分離絶縁層６７は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。第２接合分離絶縁層６７は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。第２接合分離絶縁層６７は、領域分離絶縁層２５と同一の絶縁材料からなることが好ましい。第２接合分離絶縁層６７は、この形態では、酸化シリコン層からなる単層構造を有している。
ポリシリコン６８は、第２接合分離絶縁層６７を挟んで第２接合分離トレンチ６６に埋設されている。ポリシリコン６８は、具体的には、第２接合分離絶縁層６７を挟んで第２内側トレンチ６６Ａに埋設されている。また、ポリシリコン６８は、第２接合分離絶縁層６７を挟んで第２外側トレンチ６６Ｂに埋設されている。
ポリシリコン６８は、電気的に浮遊状態に形成されている。第２接合分離構造６５は、ポリシリコン６８を有さず、第２内側トレンチ６６Ａに一体物として埋設された第２接合分離絶縁層６７を含んでいてもよい。また、第２接合分離構造６５は、ポリシリコン６８を有さず、第２外側トレンチ６６Ｂに一体物として埋設された第２接合分離絶縁層６７を含んでいてもよい。
ポリシリコン６８は、電気的に浮遊状態に形成されている。第２接合分離構造６５は、ポリシリコン６８を有さず、第２内側トレンチ６６Ａに一体物として埋設された第２接合分離絶縁層６７を含んでいてもよい。また、第２接合分離構造６５は、ポリシリコン６８を有さず、第２外側トレンチ６６Ｂに一体物として埋設された第２接合分離絶縁層６７を含んでいてもよい。
この形態では、第２接合分離トレンチ６６が、第２ｐｉｎ接合部５１および第２ｐｎ接合部５５の境界を両サイドから挟み込むダブルトレンチ構造（二重溝構造）を有している例について説明した。しかし、第２接合分離トレンチ６６は、第２ｐｉｎ接合部５１および第２ｐｎ接合部５５の境界を横切るシングルトレンチ構造（単一溝構造）を有していてもよい。この場合、第２接合分離トレンチ６６は、第２内側トレンチ６６Ａおよび第２外側トレンチ６６Ｂが一体化した構造となる。
図２～図９を参照して、ダイオードチップ１は、半導体チップ１０の周縁部に形成されたシールド構造７１を含む。シールド構造７１は、側面１３Ａ～１３Ｄから内方に間隔を空けて第１主面１１に形成されている。シールド構造７１は、平面視において側面１３Ａ～１３Ｄに沿って帯状に延び、装置形成領域２７２、第１パッド領域２７３および第２パッド領域２７４を複数方向から区画している。シールド構造７１は、具体的には、装置形成領域２７２、第１パッド領域２７３および第２パッド領域２７４を一括して取り囲む環状（この形態では四角環状）に形成されている。
これにより、シールド構造７１は、半導体チップ１０を内方領域７２、および、内方領域７２外の外側領域７３に区画している。内方領域７２は、装置形成領域２７２、第１パッド領域２７３および第２パッド領域２７４を含む。シールド構造７１は、外側領域７３に加えられた外力や、外側領域７３に生じたクラック等から内方領域７２を保護する。
シールド構造７１は、半導体チップ１０とは異なる材料からなり、第１主面１１から第２主面１２に向けて壁状に延びている。シールド構造７１は、具体的には、シールドトレンチ７４、シールド絶縁層７５およびポリシリコン７６を含むトレンチ絶縁構造を有している。
シールド構造７１は、半導体チップ１０とは異なる材料からなり、第１主面１１から第２主面１２に向けて壁状に延びている。シールド構造７１は、具体的には、シールドトレンチ７４、シールド絶縁層７５およびポリシリコン７６を含むトレンチ絶縁構造を有している。
シールドトレンチ７４は、第１主面１１を第２主面１２に向けて掘り下げることによって形成されている。シールドトレンチ７４は、第２半導体層１５を貫通し、第１半導体層１４に至っている。シールドトレンチ７４は、具体的には、第２半導体層１５および濃度保持層１８を貫通し、濃度低下層１７に至っている。
シールドトレンチ７４は、側壁および底壁を含む。シールドトレンチ７４の側壁は、第１主面１１に対して垂直に形成されていてもよい。シールドトレンチ７４の側壁は、第１主面１１に対して傾斜していてもよい。この場合、シールドトレンチ７４は、底面積が開口面積未満の先細り形状に形成されていてもよい。
シールドトレンチ７４は、側壁および底壁を含む。シールドトレンチ７４の側壁は、第１主面１１に対して垂直に形成されていてもよい。シールドトレンチ７４の側壁は、第１主面１１に対して傾斜していてもよい。この場合、シールドトレンチ７４は、底面積が開口面積未満の先細り形状に形成されていてもよい。
シールドトレンチ７４の底壁は、高濃度層１６に対して濃度低下層１７側に位置している。これにより、シールドトレンチ７４の側壁は、第２半導体層１５、濃度保持層１８および濃度低下層１７を露出させている。また、シールドトレンチ７４の底壁は、濃度低下層１７を露出させている。シールドトレンチ７４は、領域分離トレンチ２４と同時に形成されていてもよい。この場合、シールドトレンチ７４は、領域分離トレンチ２４と等しい幅および深さを有している。
シールドトレンチ７４は、この形態では、１を超えるアスペクト比を有するディープトレンチによって形成されている。アスペクト比は、シールドトレンチ７４の幅に対するシールドトレンチ７４の深さによって定義される。アスペクト比は、５以上２０以下であることが好ましい。
シールドトレンチ７４の幅は、０．１μｍ以上３μｍ以下であってもよい。シールドトレンチ７４の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。シールドトレンチ７４の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
シールドトレンチ７４の幅は、０．１μｍ以上３μｍ以下であってもよい。シールドトレンチ７４の幅は、０．１μｍ以上０．５μｍ以上、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以上、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以上、または、２．５μｍ以上３μｍ以下であってもよい。シールドトレンチ７４の幅は、１．５μｍ以上２．５μｍ以下であることが好ましい。
シールドトレンチ７４の深さは、１μｍ以上５０μｍ以下であってもよい。シールドトレンチ７４の深さは、１μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、２５μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、または、４０μｍ以上５０μｍ以下であってもよい。シールドトレンチ７４の深さは、１５μｍ以上３５μｍ以下であることが好ましい。
シールド絶縁層７５は、シールドトレンチ７４内に形成されている。シールド絶縁層７５は、具体的には、シールドトレンチ７４の内壁に沿って膜状に形成されている。これにより、シールド絶縁層７５は、シールドトレンチ７４内においてリセス空間を区画している。
シールド絶縁層７５は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。シールド絶縁層７５は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。シールド絶縁層７５は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。シールド絶縁層７５は、領域分離絶縁層２５と同一の絶縁材料からなることが好ましい。シールド絶縁層７５は、この形態では、酸化シリコン層からなる単層構造を有している。
シールド絶縁層７５は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。シールド絶縁層７５は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。シールド絶縁層７５は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。シールド絶縁層７５は、領域分離絶縁層２５と同一の絶縁材料からなることが好ましい。シールド絶縁層７５は、この形態では、酸化シリコン層からなる単層構造を有している。
ポリシリコン７６は、シールド絶縁層７５を挟んでシールドトレンチ７４に埋設されている。ポリシリコン７６は、電気的に浮遊状態に形成されている。シールド構造７１は、ポリシリコン７６を有さず、シールドトレンチ７４に一体物として埋設されたシールド絶縁層７５を含んでいてもよい。
図２～図９を参照して、ダイオードチップ１は、第１主面１１の周縁において第１主面１１の表層部に形成されたｐ＋型の外側不純物層８０を含む。外側不純物層８０は、半導体チップ１０の周縁における第１半導体層１４および第２半導体層１５の間のリーク電流を抑制する。
図２～図９を参照して、ダイオードチップ１は、第１主面１１の周縁において第１主面１１の表層部に形成されたｐ＋型の外側不純物層８０を含む。外側不純物層８０は、半導体チップ１０の周縁における第１半導体層１４および第２半導体層１５の間のリーク電流を抑制する。
外側不純物層８０は、シールド構造７１および側面１３Ａ～１３Ｄの間の領域（つまり外側領域７３）に形成されている。外側不純物層８０は、シールド構造７１から側面１３Ａ～１３Ｄ側に間隔を空けて形成されている。外側不純物層８０は、側面１３Ａ～１３Ｄから露出している。外側不純物層８０は、シールド構造７１を被覆していてもよい。
外側不純物層８０は、平面視において側面１３Ａ～１３Ｄに沿って帯状に延びている。外側不純物層８０は、具体的には、側面１３Ａ～１３Ｄに沿って延びる環状（この形態では四角環状）に形成されている。
外側不純物層８０は、平面視において側面１３Ａ～１３Ｄに沿って帯状に延びている。外側不純物層８０は、具体的には、側面１３Ａ～１３Ｄに沿って延びる環状（この形態では四角環状）に形成されている。
外側不純物層８０は、第２半導体層１５のｐ型不純物濃度を超えるｐ型不純物濃度を有している。外側不純物層８０のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。外側不純物層８０のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
外側不純物層８０は、第１半導体層１４および第２半導体層１５の境界を横切るように第１主面１１の表層部に形成されている。外側不純物層８０は、具体的には、第１主面１１から厚さ方向に向けてこの順に形成された上側領域８１および下側領域８２を含む。上側領域８１は、第２半導体層１５の表層部に形成されている。上側領域８１のｐ型不純物濃度は、第２半導体層１５のｎ型不純物濃度を超えている。上側領域８１は、第１主面１１側から第２主面１２側に向けてｐ型不純物濃度が漸減する濃度勾配を有している。
外側不純物層８０は、第１半導体層１４および第２半導体層１５の境界を横切るように第１主面１１の表層部に形成されている。外側不純物層８０は、具体的には、第１主面１１から厚さ方向に向けてこの順に形成された上側領域８１および下側領域８２を含む。上側領域８１は、第２半導体層１５の表層部に形成されている。上側領域８１のｐ型不純物濃度は、第２半導体層１５のｎ型不純物濃度を超えている。上側領域８１は、第１主面１１側から第２主面１２側に向けてｐ型不純物濃度が漸減する濃度勾配を有している。
下側領域８２は、上側領域８１に接続されるように第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されている。下側領域８２は、上側領域８１とは異なるｐ型不純物濃度（濃度勾配）を有している。下側領域８２は、具体的には、第２主面１２側から第１主面１１側に向けてｐ型不純物濃度が漸増した後、漸減する濃度勾配を有している。下側領域８２のｐ型不純物濃度は、第１ｐｉｎ接合部３１の第１Ｐ層３４（第２ｐｉｎ接合部５１の第２Ｐ層５４）のｐ型不純物濃度と等しいことが好ましい。
図２～図９を参照して、ダイオードチップ１（チップ本体２）は、第１主面１１を被覆する中間絶縁層９１を含む。中間絶縁層９１は、半導体チップ１０の側面１３Ａ～１３Ｄから露出する周縁部を有している。中間絶縁層９１の周縁部は、側面１３Ａ～１３Ｄに連なっている。中間絶縁層９１の周縁部は、具体的には、側面１３Ａ～１３Ｄに対して面一に形成されている。
中間絶縁層９１は、複数の絶縁層が積層された積層構造を有していてもよいし、単一の絶縁層からなる単層構造を有していてもよい。中間絶縁層９１は、酸化シリコン層および窒化シリコン層のうちの少なくとも１つを含んでいてもよい。中間絶縁層９１は、酸化シリコン層および窒化シリコン層が任意の順序で積層された積層構造を有していてもよい。中間絶縁層９１は、酸化シリコン層または窒化シリコン層からなる単層構造を有していてもよい。
中間絶縁層９１は、この形態では、第１主面１１側からこの順に積層された第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を含むＯＮＯ（Oxide-Nitride-Oxide）積層構造を有している。中間絶縁層９１は、その全域においてＯＮＯ積層構造を有している必要はない。中間絶縁層９１は、たとえば、第１パッド領域２７３および第２パッド領域２７４を被覆する部分においてＯＮＯ積層構造を有し、それら以外の領域を被覆する部分においてＯＮＯ積層構造とは異なる絶縁層を有していてもよい。
第１酸化シリコン層は、複数の酸化シリコン層が積層された積層構造を有していてもよいし、単一の酸化シリコン層からなる単層構造を有していてもよい。第１酸化シリコン層は、酸化シリコン層の一例としてのＵＳＧ（Undoped Silica Glass）層、ＰＳＧ（Phosphor Silicate Glass）層およびＢＰＳＧ（Boron Phosphor Silicate Glass）層のうちの少なくとも１種を含んでいてもよい。第１酸化シリコン層は、この形態では、単一の酸化シリコン層からなる単層構造を有している。
第２酸化シリコン層は、複数の酸化シリコン層が積層された積層構造を有していてもよいし、単一の酸化シリコン層からなる単層構造を有していてもよい。第２酸化シリコン層は、酸化シリコン層の一例としてのＵＳＧ層、ＰＳＧ層およびＢＰＳＧ層のうちの少なくとも１種を含んでいてもよい。第２酸化シリコン層は、この形態では、窒化シリコン層側からこの順に積層されたＵＳＧ層およびＢＰＳＧ層を含む積層構造を有している。
中間絶縁層９１の厚さ（総厚さ）は、１μｍ以上１０μｍ以下であってもよい。中間絶縁層９１の厚さ（総厚さ）は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下、または、８μｍ以上１０μｍ以下であってもよい。中間絶縁層９１の厚さ（総厚さ）は、４μｍ以上５μｍ以下であることが好ましい。
中間絶縁層９１は、第１ｐｉｎ開口９２、第１逆ｐｉｎ開口９３、第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５を含む。第１ｐｉｎ開口９２は、第１装置領域２１において第１ｐｉｎ接合部３１を露出させている。第１逆ｐｉｎ開口９３は、第１装置領域２１において第１逆ｐｉｎ接合部３８を露出させている。第２ｐｉｎ開口９４は、第２装置領域２２において第２ｐｉｎ接合部５１を露出させている。第２逆ｐｉｎ開口９５は、第２装置領域２２において第２逆ｐｉｎ接合部５８を露出させている。
中間絶縁層９１は、第１ｐｉｎ開口９２、第１逆ｐｉｎ開口９３、第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５を含む。第１ｐｉｎ開口９２は、第１装置領域２１において第１ｐｉｎ接合部３１を露出させている。第１逆ｐｉｎ開口９３は、第１装置領域２１において第１逆ｐｉｎ接合部３８を露出させている。第２ｐｉｎ開口９４は、第２装置領域２２において第２ｐｉｎ接合部５１を露出させている。第２逆ｐｉｎ開口９５は、第２装置領域２２において第２逆ｐｉｎ接合部５８を露出させている。
第１ｐｉｎ開口９２、第１逆ｐｉｎ開口９３、第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５は、平面視において円形状（楕円形状を含む）に形成されている。第１ｐｉｎ開口９２、第１逆ｐｉｎ開口９３、第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５の平面形状は任意である。第１ｐｉｎ開口９２、第１逆ｐｉｎ開口９３、第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５は、平面視において多角形状（たとえば四角形状）に形成されていてもよい。
図２～図９（特に図９）を参照して、ダイオードチップ１は、第１装置領域２１において中間絶縁層９１を貫通して第１ｐｉｎ接合部３１および第１ダイオード対３７に電気的に接続された第１電極層１０１（第１電極）を含む。第１電極層１０１は、第１ｐｉｎ接合部３１および第１ダイオード対３７を並列接続させている。第１電極層１０１は、中間絶縁層９１の上に膜状に形成されている。第１電極層１０１は、第１パッド部１０１Ａおよび第１配線部１０１Ｂを含む。
第１パッド部１０１Ａは、平面視において第１装置領域２１および第２装置領域２２から離間して第１パッド領域２７３の上に形成されている。第１パッド部１０１Ａは、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第１パッド部１０１Ａは、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。
第１パッド部１０１Ａは、中間絶縁層９１を挟んで第１パッド分離構造２７５によって取り囲まれた領域（具体的には第２半導体層１５）に対向している。第１パッド部１０１Ａは、中間絶縁層９１を挟んで第１パッド分離構造２７５を被覆していてもよい。この場合、第１パッド部１０１Ａは、第１パッド分離構造２７５によって取り囲まれた領域の全域を被覆していてもよい。第１パッド部１０１Ａは、平面視において第１方向Ｘに延びる長方形状に形成されている。第１パッド部１０１Ａの平面形状は任意である。
第１配線部１０１Ｂは、第１パッド部１０１Ａから第１装置領域２１に向けて帯状に引き出されている。第１配線部１０１Ｂの第１方向Ｘの幅は、第１パッド部１０１Ａの第１方向Ｘの幅未満である。第１配線部１０１Ｂの第１方向Ｘの幅は任意である。第１配線部１０１Ｂの第１方向Ｘの幅を小さくすることによって、寄生容量を抑制できる。
第１配線部１０１Ｂは、中間絶縁層９１の上から第１ｐｉｎ開口９２および第１逆ｐｉｎ開口９３に入り込んでいる。第１配線部１０１Ｂは、第１ｐｉｎ開口９２内において第１ｐｉｎ接合部３１に電気的に接続されている。第１配線部１０１Ｂは、第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
第１配線部１０１Ｂは、中間絶縁層９１の上から第１ｐｉｎ開口９２および第１逆ｐｉｎ開口９３に入り込んでいる。第１配線部１０１Ｂは、第１ｐｉｎ開口９２内において第１ｐｉｎ接合部３１に電気的に接続されている。第１配線部１０１Ｂは、第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
第１配線部１０１Ｂは、第１逆ｐｉｎ開口９３内において第１逆ｐｉｎ接合部３８に電気的に接続されている。第１配線部１０１Ｂは、第１逆ｐｉｎ接合部３８（具体的には第１逆Ｐ層３９）との間でオーミック接触を形成している。このようにして、第１電極層１０１は、第１装置領域２１において第１ｐｉｎ接合部３１および第１ダイオード対３７を並列接続させている。
第１電極層１０１は、純Ｃｕ層（純度が９９％以上のＣｕ層）、純Ａｌ層（純度が９９％以上のＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含んでいてもよい。
図２～図９（特に図９）を参照して、ダイオードチップ１は、第２装置領域２２において中間絶縁層９１を貫通して第２ｐｉｎ接合部５１および第２ダイオード対５７に電気的に接続された第２電極層１０２（第２電極）を含む。第２電極層１０２は、第２ｐｉｎ接合部５１および第２ダイオード対５７を並列接続させている。第２電極層１０２は、第１電極層１０１から離間して中間絶縁層９１の上に膜状に形成されている。第２電極層１０２は、第２パッド部１０２Ａおよび第２配線部１０２Ｂを含む。
図２～図９（特に図９）を参照して、ダイオードチップ１は、第２装置領域２２において中間絶縁層９１を貫通して第２ｐｉｎ接合部５１および第２ダイオード対５７に電気的に接続された第２電極層１０２（第２電極）を含む。第２電極層１０２は、第２ｐｉｎ接合部５１および第２ダイオード対５７を並列接続させている。第２電極層１０２は、第１電極層１０１から離間して中間絶縁層９１の上に膜状に形成されている。第２電極層１０２は、第２パッド部１０２Ａおよび第２配線部１０２Ｂを含む。
第２パッド部１０２Ａは、平面視において第１装置領域２１および第２装置領域２２から離間して第２パッド領域２７４の上に形成されている。第２パッド部１０２Ａは、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第２パッド部１０２Ａは、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。
第２パッド部１０２Ａは、中間絶縁層９１を挟んで第２パッド分離構造２７６によって取り囲まれた領域（具体的には第２半導体層１５）に対向している。第２パッド部１０２Ａは、中間絶縁層９１を挟んで第２パッド分離構造２７６を被覆していてもよい。この場合、第２パッド部１０２Ａは、第２パッド分離構造２７６によって取り囲まれた領域の全域を被覆していてもよい。第２パッド部１０２Ａは、平面視において第１方向Ｘに延びる長方形状に形成されている。第２パッド部１０２Ａの平面形状は任意である。
第２配線部１０２Ｂは、第２パッド部１０２Ａから第２装置領域２２に向けて帯状に引き出されている。第２配線部１０２Ｂは、第１配線部１０１Ｂから第１方向Ｘに間隔を空けて形成され、かつ、第１配線部１０１Ｂに対して平行に延びている。第２配線部１０２Ｂの第１方向Ｘの幅は、第２パッド部１０２Ａの第１方向Ｘの幅未満である。第２配線部１０２Ｂの第１方向Ｘの幅は任意である。第２配線部１０２Ｂの第１方向Ｘの幅は、第１配線部１０１Ｂの第１方向Ｘの幅と等しいことが好ましい。第２配線部１０２Ｂの第１方向Ｘの幅を小さくすることによって、寄生容量を抑制できる。
第２配線部１０２Ｂは、中間絶縁層９１の上から第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５に入り込んでいる。第２配線部１０２Ｂは、第２ｐｉｎ開口９４内において第２ｐｉｎ接合部５１に電気的に接続されている。第２配線部１０２Ｂは、第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。
第２配線部１０２Ｂは、第２逆ｐｉｎ開口９５内において第２逆ｐｉｎ接合部５８に電気的に接続されている。第２配線部１０２Ｂは、第２逆ｐｉｎ接合部５８（具体的には第２逆Ｐ層５９）との間でオーミック接触を形成している。このようにして、第２電極層１０２は、第２装置領域２２において第２ｐｉｎ接合部５１および第２ダイオード対５７を並列接続させている。
第２配線部１０２Ｂは、第２逆ｐｉｎ開口９５内において第２逆ｐｉｎ接合部５８に電気的に接続されている。第２配線部１０２Ｂは、第２逆ｐｉｎ接合部５８（具体的には第２逆Ｐ層５９）との間でオーミック接触を形成している。このようにして、第２電極層１０２は、第２装置領域２２において第２ｐｉｎ接合部５１および第２ダイオード対５７を並列接続させている。
第２電極層１０２は、純Ｃｕ層（純度が９９％以上のＣｕ層）、純Ａｌ層（純度が９９％以上のＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含んでいてもよい。第２電極層１０２は、第１電極層１０１の導電材料と同一の導電材料を含むことが好ましい。
図２～図９を参照して、第１電極層１０１（第１パッド部１０１Ａ）は、第１パッド領域２７３（具体的には第２半導体層１５）との間で第１外部寄生容量ＣＯ１を形成している。第１外部寄生容量ＣＯ１は、第２半導体層１５を介して第１内部寄生容量Ｃ１に直列接続されている。半導体チップ１０（第１パッド領域２７３）において第１パッド分離構造２７５によって区画された領域は、第１内部寄生容量Ｃ１および第１外部寄生容量ＣＯ１を含む直列回路によって専有されている。
図２～図９を参照して、第１電極層１０１（第１パッド部１０１Ａ）は、第１パッド領域２７３（具体的には第２半導体層１５）との間で第１外部寄生容量ＣＯ１を形成している。第１外部寄生容量ＣＯ１は、第２半導体層１５を介して第１内部寄生容量Ｃ１に直列接続されている。半導体チップ１０（第１パッド領域２７３）において第１パッド分離構造２７５によって区画された領域は、第１内部寄生容量Ｃ１および第１外部寄生容量ＣＯ１を含む直列回路によって専有されている。
第２電極層１０２（第２パッド部１０２Ａ）は、第２パッド領域２７４（具体的には第２半導体層１５）との間で第２外部寄生容量ＣＯ２を形成している。第２外部寄生容量ＣＯ２は、第２半導体層１５を介して第２内部寄生容量Ｃ２に直列接続されている。半導体チップ１０（第２パッド領域２７４）において第２パッド分離構造２７６によって区画された領域は、第２内部寄生容量Ｃ２および第２外部寄生容量ＣＯ２を含む直列回路によって専有されている。
これにより、第１内部寄生容量Ｃ１、第２内部寄生容量Ｃ２、第１外部寄生容量ＣＯ１および第２外部寄生容量ＣＯ２の直列回路からなる寄生容量回路２８３が、第１電極層１０１および第２電極層１０２の間に形成されている。
第２外部寄生容量ＣＯ２は、第１外部寄生容量ＣＯ１と等しいことが好ましい。つまり、第１電極層１０１（第１パッド部１０１Ａ）は、平面視において中間絶縁層９１の上に第１電極面積で形成され、第２電極層１０２（第２パッド部１０２Ａ）は、平面視において中間絶縁層９１の上に第１電極面積と等しい第２電極面積で形成されていることが好ましい。
第２外部寄生容量ＣＯ２は、第１外部寄生容量ＣＯ１と等しいことが好ましい。つまり、第１電極層１０１（第１パッド部１０１Ａ）は、平面視において中間絶縁層９１の上に第１電極面積で形成され、第２電極層１０２（第２パッド部１０２Ａ）は、平面視において中間絶縁層９１の上に第１電極面積と等しい第２電極面積で形成されていることが好ましい。
図１～図７を参照して、ダイオードチップ１（チップ本体２）は、中間絶縁層９１を被覆する最上絶縁層１１１を含む。最上絶縁層１１１は、中間絶縁層９１の上において第１電極層１０１および第２電極層１０２を被覆している。最上絶縁層１１１は、半導体チップ１０の側面１３Ａ～１３Ｄから露出する周縁部を有している。最上絶縁層１１１の周縁部は、側面１３Ａ～１３Ｄに連なっている。最上絶縁層１１１の周縁部は、具体的には、側面１３Ａ～１３Ｄに対して面一に形成されている。最上絶縁層１１１は、チップ本体２のチップ側面５Ａ～５Ｄの一部を形成している。
最上絶縁層１１１は、この形態では、パッシベーション層１１２および樹脂層１１３を含む積層構造を有している。パッシベーション層１１２は、酸化シリコン層または窒化シリコン層を含む単層構造を有していてもよい。パッシベーション層１１２は、任意の順で積層された酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。パッシベーション層１１２は、中間絶縁層９１の主面を形成する部分とは異なる絶縁材料からなることが好ましい。パッシベーション層１１２は、この形態では、窒化シリコン層からなる単層構造を有している。
樹脂層１１３は、感光性樹脂を含んでいてもよい。感光性樹脂は、ネガティブタイプまたはポジティブタイプであってもよい。樹脂層１１３は、感光性樹脂の一例としてのポリイミド、ポリアミドおよびポリベンゾオキサゾールのうちの少なくとも１つを含んでいてもよい。樹脂層１１３は、この形態では、ポリイミドを含む。
最上絶縁層１１１は、第１電極層１０１を露出させる第１パッド開口１１４、および、第２電極層１０２を露出させる第２パッド開口１１５を含む。
最上絶縁層１１１は、第１電極層１０１を露出させる第１パッド開口１１４、および、第２電極層１０２を露出させる第２パッド開口１１５を含む。
第１パッド開口１１４は、第１電極層１０１の第１パッド部１０１Ａを露出させている。第１パッド開口１１４は、第１パッド部１０１Ａの縁部を除く第１パッド部１０１Ａの内方部を露出させている。第１パッド開口１１４は、平面視において第１パッド部１０１Ａに整合する四角形状（具体的には長方形状）に形成されている。第１パッド開口１１４の平面形状は任意である。
第２パッド開口１１５は、第２電極層１０２の第２パッド部１０２Ａを露出させている。第２パッド開口１１５は、第２パッド部１０２Ａの縁部を除く第２パッド部１０２Ａの内方部を露出させている。第２パッド開口１１５は、平面視において第２パッド部１０２Ａに整合する四角形状（具体的には長方形状）に形成されている。第２パッド開口１１５の平面形状は任意である。
図１～図７を参照して、ダイオードチップ１（チップ本体２）は、第１電極層１０１に電気的に接続された第１端子電極１２１を含む。第１端子電極１２１は、最上絶縁層１１１を貫通して第１電極層１０１に接続されている。第１端子電極１２１は、具体的には、第１パッド開口１１４に埋設され、第１パッド開口１１４内において第１パッド部１０１Ａに電気的に接続されている。
第１端子電極１２１は、平面視において第１装置領域２１および第２装置領域２２から離間して第１パッド領域２７３の上に形成されている。第１端子電極１２１は、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第１端子電極１２１は、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。第１端子電極１２１は、第１方向Ｘに沿って延びる長方形状に形成されている。第１端子電極１２１の平面形状は任意である。
第１端子電極１２１は、樹脂層１１３の主面（第１チップ主面３）から露出する第１電極面１２１Ａを有している。第１電極面１２１Ａは、樹脂層１１３の主面（第１チップ主面３）から離間するように突出している。第１電極面１２１Ａは、樹脂層１１３の主面（第１チップ主面３）を被覆するオーバラップ部を有している。第１端子電極１２１は、第１電極層１０１側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有していてもよい。
図１～図７を参照して、ダイオードチップ１（チップ本体２）は、第２電極層１０２に電気的に接続された第２端子電極１２２を含む。第２端子電極１２２は、最上絶縁層１１１を貫通して第２電極層１０２に接続されている。第２端子電極１２２は、具体的には、第２パッド開口１１５に埋設され、第２パッド開口１１５内において第２パッド部１０２Ａに電気的に接続されている。
第２端子電極１２２は、平面視において第１装置領域２１および第２装置領域２２から離間して第２パッド領域２７４の上に形成されている。第２端子電極１２２は、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第２端子電極１２２は、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。第２端子電極１２２は、第１方向Ｘに沿って延びる長方形状に形成されている。第２端子電極１２２の平面形状は任意である。
第２端子電極１２２は、樹脂層１１３の主面（第１チップ主面３）から露出する第２電極面１２２Ａを有している。第２電極面１２２Ａは、樹脂層１１３の主面（第１チップ主面３）から離間するように突出している。第２電極面１２２Ａは、樹脂層１１３の主面（第１チップ主面３）を被覆するオーバラップ部を有している。第２端子電極１２２は、第２電極層１０２側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有していてもよい。
図１～図９を参照して、ダイオードチップ１（チップ本体２）は、半導体チップ１０の側面１３Ａ～１３Ｄを被覆する側面絶縁層１３１を含む。側面絶縁層１３１は、側面１３Ａ～１３Ｄを一括して被覆している。側面絶縁層１３１は、チップ本体２のチップ側面５Ａ～５Ｄを形成している。側面絶縁層１３１は、半導体チップ１０の絶縁性を高めると同時に、半導体チップ１０を保護する。
側面絶縁層１３１は、側面１３Ａ～１３Ｄに沿って膜状に形成されている。側面絶縁層１３１は、平坦な外面を有している。側面絶縁層１３１の外面は、側面１３Ａ～１３Ｄに対して平行に延びている。側面絶縁層１３１は、中間絶縁層９１の一部を被覆していてもよい。側面絶縁層１３１は、さらに、中間絶縁層９１を横切って最上絶縁層１１１の一部を被覆していてもよい。この場合、側面絶縁層１３１は、パッシベーション層１１２の一部を被覆していてもよいし、樹脂層１１３の一部を被覆していてもよい。
側面絶縁層１３１は、半導体チップ１０の第２主面１２を露出させている。側面絶縁層１３１は、第２主面１２に連なっている。側面絶縁層１３１は、具体的には、第２主面１２に対して面一に形成されている。側面絶縁層１３１は、さらに具体的には、第２主面１２との間で一つの研削面または鏡面を形成している。
側面絶縁層１３１は、酸化シリコン層または窒化シリコン層を含む単層構造を有していてもよい。側面絶縁層１３１は、任意の順で積層された酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。側面絶縁層１３１は、この形態では、酸化シリコン層からなる単層構造を有している。
側面絶縁層１３１は、酸化シリコン層または窒化シリコン層を含む単層構造を有していてもよい。側面絶縁層１３１は、任意の順で積層された酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。側面絶縁層１３１は、この形態では、酸化シリコン層からなる単層構造を有している。
図１１は、図１のダイオードチップ１の電気回路図である。図１１を参照して、ダイオードチップ１は、第１端子電極１２１、第２端子電極１２２およびＴＶＳ回路６３を含む。ＴＶＳ回路６３は、第１並列回路４２および第２並列回路６２が直列接続された直列回路からなり、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。
第１並列回路４２は、第１ｐｉｎダイオードＤ１および第１ダイオード対３７を含む。第１ダイオード対３７は、第１逆ｐｉｎダイオードＤＲ１および第１ツェナーダイオードＤＺ１を含む。第１ｐｉｎダイオードＤ１のカソードは、第１端子電極１２１に電気的に接続されている。
第１並列回路４２は、第１ｐｉｎダイオードＤ１および第１ダイオード対３７を含む。第１ダイオード対３７は、第１逆ｐｉｎダイオードＤＲ１および第１ツェナーダイオードＤＺ１を含む。第１ｐｉｎダイオードＤ１のカソードは、第１端子電極１２１に電気的に接続されている。
第１ダイオード対３７は、第１逆ｐｉｎダイオードＤＲ１のカソードが第１ツェナーダイオードＤＺ１のカソードに逆バイアス接続された逆直列回路からなる。第１逆ｐｉｎダイオードＤＲ１のアノードは、第１端子電極１２１に電気的に接続されている。第１ツェナーダイオードＤＺ１のアノードは、第１ｐｉｎダイオードＤ１のアノードに逆バイアス接続されている。
第２並列回路６２は、第２ｐｉｎダイオードＤ２および第２ダイオード対５７を含む。第２ダイオード対５７は、第２逆ｐｉｎダイオードＤＲ２および第２ツェナーダイオードＤＺ２を含む。第２ｐｉｎダイオードＤ２のカソードは、第２端子電極１２２に電気的に接続されている。第２ｐｉｎダイオードＤ２のアノードは、第１ｐｉｎダイオードＤ１のアノードおよび第１ツェナーダイオードＤＺ１のアノードに逆バイアス接続されている。
第２ダイオード対５７は、第２逆ｐｉｎダイオードＤＲ２のカソードが第２ツェナーダイオードＤＺ２のカソードに逆バイアス接続された逆直列回路からなる。第２逆ｐｉｎダイオードＤＲ２のアノードは、第２端子電極１２２に電気的に接続されている。第２ツェナーダイオードＤＺ２のアノードは、第１ｐｉｎダイオードＤ１のアノード、第１ツェナーダイオードＤＺ１のアノードおよび第２ｐｉｎダイオードＤ２のアノードに逆バイアス接続されている。
ダイオードチップ１は、第１端子電極１２１および第２端子電極１２２の双方向に電流を流すことができる双方向デバイスである。すなわち、第１端子電極１２１および第２端子電極１２２の間に第１端子電極１２１を正とする所定の閾値電圧以上の電圧が印加されると、第１端子電極１２１から第１ダイオード対３７および第２ｐｉｎダイオードＤ２を介して第２端子電極１２２に電流が流れる。
一方、第１端子電極１２１および第２端子電極１２２の間に第２端子電極１２２を正とする所定の閾値電圧以上の電圧が印加されると、第２端子電極１２２から第２ダイオード対５７および第１ｐｉｎダイオードＤ１を介して第１端子電極１２１に電流が流れる。
第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８のレイアウトに対する第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８のレイアウトの対称性を高めることにより、双方向デバイスとしての電気的特性を向上できる。つまり、第１端子電極１２１から第２端子電極１２２に向けて電流が流れた場合の電気的特性が、第２端子電極１２２から第１端子電極１２１に向けて電流が流れた場合の電気的特性と等しくなる。
第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８のレイアウトに対する第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８のレイアウトの対称性を高めることにより、双方向デバイスとしての電気的特性を向上できる。つまり、第１端子電極１２１から第２端子電極１２２に向けて電流が流れた場合の電気的特性が、第２端子電極１２２から第１端子電極１２１に向けて電流が流れた場合の電気的特性と等しくなる。
図１２は、図１のダイオードチップ１の寄生容量を示す電気回路図である。図１２を参照して、ダイオードチップ１は、第１端子電極１２１、第２端子電極１２２、および、寄生容量回路２８３を含む。
寄生容量回路２８３は、第１内部寄生容量Ｃ１、第２内部寄生容量Ｃ２、第１外部寄生容量ＣＯ１および第２外部寄生容量ＣＯ２からなる直列回路を含み、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。第１パッド領域２７３側の合成容量ＣＰ１は、下記式（１）によって表される。また、第２パッド領域２７４側の合成容量ＣＰ２は、下記式（２）によって表される。
寄生容量回路２８３は、第１内部寄生容量Ｃ１、第２内部寄生容量Ｃ２、第１外部寄生容量ＣＯ１および第２外部寄生容量ＣＯ２からなる直列回路を含み、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。第１パッド領域２７３側の合成容量ＣＰ１は、下記式（１）によって表される。また、第２パッド領域２７４側の合成容量ＣＰ２は、下記式（２）によって表される。
第１パッド分離構造２７５および第２パッド分離構造２７６を取り除いた場合、第２外部寄生容量ＣＯ２が第２半導体層１５を介して第１外部寄生容量ＣＯ１に接続される。その結果、第１内部寄生容量Ｃ１および第２内部寄生容量Ｃ２が消滅し、第１外部寄生容量ＣＯ１および第２外部寄生容量ＣＯ２の直列回路からなる寄生容量回路２８３が第１端子電極１２１および第２端子電極１２２の間に形成される。この場合、第１パッド領域２７３側の合成容量ＣＰ１＊および第２パッド領域２７４側の合成容量ＣＰ２＊は、下記式（３）および下記式（４）によって表される。
式（１）および式（３）を参照して、合成容量ＣＰ１は、合成容量ＣＰ１＊未満である。また、式（２）および式（４）を参照して、合成容量ＣＰ２は、合成容量ＣＰ２＊未満である。したがって、ダイオードチップ１によれば、第１パッド分離構造２７５および第２パッド分離構造２７６によって寄生容量を抑制できるから、端子間容量ＣＴを低減できる。
図１３は、図１のダイオードチップ１の端子間容量ＣＴを示すグラフである。縦軸は端子間容量ＣＴ［ｐＦ］を示し、横軸は第１逆Ｐ層３９の第１平面積Ｓ１［μｍ２］を示している。ダイオードチップ１は、双方向デバイスであるので、横軸を第２逆Ｐ層５９の第２平面積Ｓ２［μｍ２］としても同様のことが言える。
図１３には、ダイオードチップ１の端子間容量ＣＴを示す容量特性Ｌ１が示されている。容量特性Ｌ１を参照して、端子間容量ＣＴは、第１平面積Ｓ１の増加に比例して増加し、第１平面積Ｓ１の減少に比例して減少した。第１平面積Ｓ１が１０００μｍ２以上１００００μｍ２以下の範囲に位置する場合、端子間容量ＣＴは０．１５ｐＦ以上０．３５ｐＦ以下となった。
図１３には、ダイオードチップ１の端子間容量ＣＴを示す容量特性Ｌ１が示されている。容量特性Ｌ１を参照して、端子間容量ＣＴは、第１平面積Ｓ１の増加に比例して増加し、第１平面積Ｓ１の減少に比例して減少した。第１平面積Ｓ１が１０００μｍ２以上１００００μｍ２以下の範囲に位置する場合、端子間容量ＣＴは０．１５ｐＦ以上０．３５ｐＦ以下となった。
図１４は、図１のダイオードチップ１の最大電流能力ＩＰＰを示すグラフである。縦軸は最大電流能力ＩＰＰ［Ａ］を示し、横軸は第１逆Ｐ層３９の第１平面積Ｓ１［μｍ２］を示している。ダイオードチップ１は、双方向デバイスであるので、横軸を第２逆Ｐ層５９の第２平面積Ｓ２［μｍ２］としても同様のことが言える。
図１４には、ダイオードチップ１の最大電流能力ＩＰＰを示す電流特性Ｌ２が示されている。電流特性Ｌ２を参照して、最大電流能力ＩＰＰは、第１平面積Ｓ１の増加に比例して増加し、第１平面積Ｓ１の減少に比例して減少した。第１平面積Ｓ１が１０００μｍ２以上１００００μｍ２以下の範囲に位置する場合、最大電流能力ＩＰＰは２Ａ以上５Ａ以下となった。
図１４には、ダイオードチップ１の最大電流能力ＩＰＰを示す電流特性Ｌ２が示されている。電流特性Ｌ２を参照して、最大電流能力ＩＰＰは、第１平面積Ｓ１の増加に比例して増加し、第１平面積Ｓ１の減少に比例して減少した。第１平面積Ｓ１が１０００μｍ２以上１００００μｍ２以下の範囲に位置する場合、最大電流能力ＩＰＰは２Ａ以上５Ａ以下となった。
図１５は、図１のダイオードチップ１のクランプ電圧ＶＣＬを示すグラフである。縦軸はクランプ電圧ＶＣＬ［Ｖ］を示し、横軸は第１逆Ｐ層３９の第１平面積Ｓ１［μｍ２］を示している。ダイオードチップ１は、双方向デバイスであるので、横軸を第２逆Ｐ層５９の第２平面積Ｓ２［μｍ２］としても同様のことが言える。
図１５には、ダイオードチップ１のクランプ電圧ＶＣＬを示す電圧特性Ｌ３が示されている。電圧特性Ｌ３を参照して、クランプ電圧ＶＣＬは、第１平面積Ｓ１の増加に比例して減少し、第１平面積Ｓ１の減少に比例して増加した。第１平面積Ｓ１が１０００μｍ２以上１００００μｍ２以下の範囲に位置する場合、クランプ電圧ＶＣＬは２３Ｖ以上２７Ｖ以下となった。
図１５には、ダイオードチップ１のクランプ電圧ＶＣＬを示す電圧特性Ｌ３が示されている。電圧特性Ｌ３を参照して、クランプ電圧ＶＣＬは、第１平面積Ｓ１の増加に比例して減少し、第１平面積Ｓ１の減少に比例して増加した。第１平面積Ｓ１が１０００μｍ２以上１００００μｍ２以下の範囲に位置する場合、クランプ電圧ＶＣＬは２３Ｖ以上２７Ｖ以下となった。
図１３～図１５を参照して、端子間容量ＣＴ、最大電流能力ＩＰＰおよびクランプ電圧ＶＣＬは、トレードオフの関係を有していることが分かった。ダイオードチップ１では、低い端子間容量ＣＴ、高い最大電流能力ＩＰＰおよび低いクランプ電圧ＶＣＬが求められる。
第１逆ｐｉｎ接合部３８（第１逆Ｐ層３９）の第１平面積Ｓ１を小さくすることによって、低い端子間容量ＣＴが実現されるが、高い最大電流能力ＩＰＰおよび低いクランプ電圧ＶＣＬは実現されない。一方で、第１逆ｐｉｎ接合部３８（第１逆Ｐ層３９）の第１平面積Ｓ１を大きくすることによって、高い最大電流能力ＩＰＰおよび低いクランプ電圧ＶＣＬが実現されるが、低い端子間容量ＣＴは実現されない。
第１逆ｐｉｎ接合部３８（第１逆Ｐ層３９）の第１平面積Ｓ１を小さくすることによって、低い端子間容量ＣＴが実現されるが、高い最大電流能力ＩＰＰおよび低いクランプ電圧ＶＣＬは実現されない。一方で、第１逆ｐｉｎ接合部３８（第１逆Ｐ層３９）の第１平面積Ｓ１を大きくすることによって、高い最大電流能力ＩＰＰおよび低いクランプ電圧ＶＣＬが実現されるが、低い端子間容量ＣＴは実現されない。
したがって、第１逆ｐｉｎ接合部３８（第１逆Ｐ層３９）の第１平面積Ｓ１は、達成すべき端子間容量ＣＴ、最大電流能力ＩＰＰおよびクランプ電圧ＶＣＬに応じて適切な値に調整される必要がある。別の見方をすれば、第１逆ｐｉｎ接合部３８（第１逆Ｐ層３９）の第１平面積Ｓ１を調整することによって、端子間容量ＣＴ、最大電流能力ＩＰＰおよびクランプ電圧ＶＣＬを調整できるため、種々の電気的特性を有するダイオードチップ１を容易に提供できる。
以上、ダイオードチップ１は、第１パッド領域２７３の一部を他の領域から区画し、第１半導体層１４および第２半導体層１５の間に第１内部寄生容量Ｃ１を形成する第１パッド分離構造２７５を含む。また、ダイオードチップ１は、中間絶縁層９１を挟んで第１パッド分離構造２７５によって取り囲まれた領域に対向し、第１外部寄生容量ＣＯ１を形成する第１電極層１０１を含む。第１外部寄生容量ＣＯ１は、第１内部寄生容量Ｃ１との間で直列回路を形成している。これにより、第１パッド領域２７３側の合成容量ＣＰ１を低減できる。
また、ダイオードチップ１は、第２パッド領域２７４の一部を他の領域から区画し、第１半導体層１４および第２半導体層１５の間に第２内部寄生容量Ｃ２を形成する第２パッド分離構造２７６を含む。また、ダイオードチップ１は、中間絶縁層９１を挟んで第２パッド分離構造２７６によって取り囲まれた領域に対向し、第２外部寄生容量ＣＯ２を形成する第２電極層１０２を含む。第２外部寄生容量ＣＯ２は、第２内部寄生容量Ｃ２との間で直列回路を形成している。これにより、第２パッド領域２７４側の合成容量ＣＰ２を低減できる。よって、ダイオードチップ１によれば、第１パッド分離構造２７５および第２パッド分離構造２７６を有さない場合に比べて、端子間容量ＣＴを低減できる。
また、ダイオードチップ１によれば、第１パッド分離トレンチ２７７が２つのトレンチ（第１内側パッドトレンチ２７７Ａおよび第１外側パッドトレンチ２７７Ｂ）を含むダブルトレンチ構造を有している。ダブルトレンチ構造を有する第１パッド分離トレンチ２７７によれば、半導体チップ１０において第１パッド分離トレンチ２７７を挟んで対向する領域に形成される寄生容量を適切に抑制できる。
また、ダイオードチップ１によれば、第２パッド分離トレンチ２８０が２つのトレンチ（第２内側パッドトレンチ２８０Ａおよび第２外側パッドトレンチ２８０Ｂ）を含むダブルトレンチ構造を有している。ダブルトレンチ構造を有する第２パッド分離トレンチ２８０によれば、半導体チップ１０において第２パッド分離トレンチ２８０を挟んで対向する領域に形成される寄生容量を適切に抑制できる。
また、ダイオードチップ１によれば、半導体チップ１０が領域分離構造２３によって第１装置領域２１および第２装置領域２２に区画されている。これにより、第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８を第１装置領域２１の表層部および内部に適切に作り込むことができる。また、第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８を第２装置領域２２の表層部および内部に適切に作り込むことができる。よって、優れた電気的特性を実現できる。
特に、ダイオードチップ１によれば、領域分離構造２３が領域分離トレンチ２４を含むトレンチ構造を有している。これにより、第１装置領域２１において第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８の不所望な拡散を領域分離構造２３によって適切に抑制できる。また、第２装置領域２２において第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８の不所望な拡散を領域分離構造２３によって適切に抑制できる。よって、電気的特性を適切に向上できる。
また、ダイオードチップ１は、第１装置領域２１において第１ｐｉｎ接合部３１を第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８から区画する第１接合分離構造４５を含む。これにより、第１ｐｉｎ接合部３１を第１装置領域２１の表層部に適切に作りこむことができる。
特に、第１接合分離構造４５は、第１接合分離トレンチ４６を含むトレンチ構造を有している。これにより、第１装置領域２１において第１ｐｉｎ接合部３１の不所望な拡散を第１接合分離構造４５によって適切に抑制できる。
特に、第１接合分離構造４５は、第１接合分離トレンチ４６を含むトレンチ構造を有している。これにより、第１装置領域２１において第１ｐｉｎ接合部３１の不所望な拡散を第１接合分離構造４５によって適切に抑制できる。
さらに、第１接合分離トレンチ４６は、第１装置領域２１において第１ｐｉｎ接合部３１（第１Ｐ層３４）および第１ｐｎ接合部３５（第１内部Ｎ層３６）の境界を両サイドから挟み込むダブルトレンチ構造（二重溝構造）を有している。第１接合分離トレンチ４６は、具体的には、第１ｐｉｎ接合部３１および第１ｐｎ接合部３５の境界を両サイドから挟み込む第１内側トレンチ４６Ａおよび第１外側トレンチ４６Ｂを含む。
このような構造によれば、第１ｐｉｎ接合部３１および第１ｐｎ接合部３５（第１逆ｐｉｎ接合部３８）の相互間における不純物の不所望な拡散を適切に抑制できる。これにより、第１装置領域２１において第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８を適切に形成できる。
また、ダイオードチップ１は、第２装置領域２２において第２ｐｉｎ接合部５１を第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８から区画する第２接合分離構造６５を含む。これにより、第２ｐｉｎ接合部５１を第２装置領域２２の表層部に適切に作りこむことができる。
また、ダイオードチップ１は、第２装置領域２２において第２ｐｉｎ接合部５１を第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８から区画する第２接合分離構造６５を含む。これにより、第２ｐｉｎ接合部５１を第２装置領域２２の表層部に適切に作りこむことができる。
特に、第２接合分離構造６５は、第２接合分離トレンチ６６を含むトレンチ構造を有している。これにより、第２装置領域２２において第２ｐｉｎ接合部５１の不所望な拡散を第２接合分離構造６５によって適切に抑制できる。
さらに、第２接合分離トレンチ６６は、第２装置領域２２において第２ｐｉｎ接合部５１（第２Ｐ層５４）および第２ｐｎ接合部５５（第２内部Ｎ層５６）の境界を両サイドから挟み込むダブルトレンチ構造（二重溝構造）を有している。第２接合分離トレンチ６６は、具体的には、第２ｐｉｎ接合部５１および第２ｐｎ接合部５５の境界を両サイドから挟み込む第２内側トレンチ６６Ａおよび第２外側トレンチ６６Ｂを含む。
さらに、第２接合分離トレンチ６６は、第２装置領域２２において第２ｐｉｎ接合部５１（第２Ｐ層５４）および第２ｐｎ接合部５５（第２内部Ｎ層５６）の境界を両サイドから挟み込むダブルトレンチ構造（二重溝構造）を有している。第２接合分離トレンチ６６は、具体的には、第２ｐｉｎ接合部５１および第２ｐｎ接合部５５の境界を両サイドから挟み込む第２内側トレンチ６６Ａおよび第２外側トレンチ６６Ｂを含む。
このような構造によれば、第２ｐｉｎ接合部５１および第２ｐｎ接合部５５（第２逆ｐｉｎ接合部５８）の相互間における不純物の不所望な拡散を適切に抑制できる。これにより、第２装置領域２２において第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８を適切に形成できる。
また、ダイオードチップ１によれば、第１半導体層１４が濃度低下層１７および濃度保持層１８を含み、第１ｐｎ接合部３５の第１内部Ｎ層３６が、第１半導体層１４の濃度保持層１８との間でｐｎ接合を形成している。
また、ダイオードチップ１によれば、第１半導体層１４が濃度低下層１７および濃度保持層１８を含み、第１ｐｎ接合部３５の第１内部Ｎ層３６が、第１半導体層１４の濃度保持層１８との間でｐｎ接合を形成している。
第１半導体層１４が濃度保持層１８を有さない場合、第１内部Ｎ層３６は、濃度低下層１７との間でｐｎ接合を形成する。この場合、第１ｐｎ接合部３５におけるｐｎ濃度変化が急峻になるため、当該第１ｐｎ接合部３５を起点に実際の耐圧（具体的にはブレークダウン電圧ＶＢ）が目標の耐圧から変動する可能性がある。このような問題は、濃度低下層１７の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。
そこで、ダイオードチップ１では、濃度低下層１７の上に濃度保持層１８を形成し、第１ｐｎ接合部３５におけるｐｎ濃度変化を緩慢にしている（図１０参照）。これにより、第１ｐｎ接合部３５を起点とする耐圧（具体的にはブレークダウン電圧ＶＢ）の変動を抑制できる。また、濃度低下層１７の厚さにバラツキが生じたとしても、所定厚さの濃度保持層１８が形成されているため、濃度低下層１７の厚さバラツキに起因する耐圧の変動を適切に抑制できる。
また、ダイオードチップ１によれば、第１半導体層１４が濃度低下層１７および濃度保持層１８を含み、第２ｐｎ接合部５５の第２内部Ｎ層５６が、濃度保持層１８との間でｐｎ接合を形成している。
第１半導体層１４が濃度保持層１８を有さない場合、第２内部Ｎ層５６は、濃度低下層１７との間でｐｎ接合を形成する。この場合、第２ｐｎ接合部５５におけるｐｎ濃度変化が急峻になるため、当該第２ｐｎ接合部５５を起点に実際の耐圧（具体的にはブレークダウン電圧ＶＢ）が目標の耐圧から変動する可能性がある。このような問題は、濃度低下層１７の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。
第１半導体層１４が濃度保持層１８を有さない場合、第２内部Ｎ層５６は、濃度低下層１７との間でｐｎ接合を形成する。この場合、第２ｐｎ接合部５５におけるｐｎ濃度変化が急峻になるため、当該第２ｐｎ接合部５５を起点に実際の耐圧（具体的にはブレークダウン電圧ＶＢ）が目標の耐圧から変動する可能性がある。このような問題は、濃度低下層１７の厚さのバラツキ（たとえば±５％程度）に起因して顕在化する。
そこで、ダイオードチップ１では、濃度低下層１７の上に濃度保持層１８を形成し、第２ｐｎ接合部５５におけるｐｎ濃度変化を緩慢にしている。これにより、第２ｐｎ接合部５５を起点とする耐圧（具体的にはブレークダウン電圧ＶＢ）の変動を抑制できる。また、濃度低下層１７の厚さにバラツキが生じたとしても、所定厚さの濃度保持層１８が形成されているため、濃度低下層１７の厚さバラツキに起因する耐圧の変動を適切に抑制できる。
また、ダイオードチップ１によれば、第１装置領域２１および第２装置領域２２のレイアウトの観点からも電気的特性を向上できる。ダイオードチップ１は、具体的には、半導体チップ１０の中央部（装置形成領域２７２）に集約して形成された第１装置領域２１および第２装置領域２２を含む。つまり、ダイオードチップ１は、半導体チップ１０の中央部（装置形成領域２７２）に集約して形成された第１ｐｉｎ接合部３１、第１ｐｎ接合部３５、第１逆ｐｉｎ接合部３８、第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８を含む。
これにより、第２ｐｉｎ接合部５１は、半導体チップ１０の中央部（装置形成領域２７２）において第１ダイオード対３７に近接して形成されている。また、第２ダイオード対５７は、半導体チップ１０の中央部（装置形成領域２７２）において第１ｐｉｎ接合部３１に近接して形成されている。
このような構造によれば、第１装置領域２１および第２装置領域２２の間に形成される電流経路を短縮できるから、半導体チップ１０（第１半導体層１４）の抵抗成分による影響を低減できる。その結果、抵抗成分の減少分に応じて、最大電流能力ＩＰＰを増加させ、クランプ電圧ＶＣＬを低減させることができる。
このような構造によれば、第１装置領域２１および第２装置領域２２の間に形成される電流経路を短縮できるから、半導体チップ１０（第１半導体層１４）の抵抗成分による影響を低減できる。その結果、抵抗成分の減少分に応じて、最大電流能力ＩＰＰを増加させ、クランプ電圧ＶＣＬを低減させることができる。
また、ダイオードチップ１によれば、第２ｐｉｎ接合部５１が半導体チップ１０の中央部（装置形成領域２７２）において第１方向Ｘに第１逆ｐｉｎ接合部３８に対向している。また、ダイオードチップ１によれば、第２逆ｐｉｎ接合部５８が半導体チップ１０の中央部（装置形成領域２７２）において第１方向Ｘに第１ｐｉｎ接合部３１に対向している。このような構造によれば、第１装置領域２１および第２装置領域２２の間に形成される電流経路を、比較的簡素な構造で適切に短縮できる。よって、電気的特性を比較的簡素な構造で向上できる。
図１６は、図８の対応図であって、本発明の第２実施形態に係るダイオードチップ２９１の平面図である。図１６では、第１接合分離構造４５および第２接合分離構造６５が太線によって示されている。以下、ダイオードチップ１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
ダイオードチップ２９１は、複数（この形態では３個）の第１装置領域２１および複数（この形態では３個）の第２装置領域２２を含む。第１装置領域２１の個数は、２個以上であればよく、４個以上形成されていてもよい。第２装置領域２２の個数は、２個以上であればよく、４個以上形成されていてもよい。第２装置領域２２の個数は、対称性の観点から、第１装置領域２１の個数と等しいことが好ましい。
ダイオードチップ２９１は、複数（この形態では３個）の第１装置領域２１および複数（この形態では３個）の第２装置領域２２を含む。第１装置領域２１の個数は、２個以上であればよく、４個以上形成されていてもよい。第２装置領域２２の個数は、２個以上であればよく、４個以上形成されていてもよい。第２装置領域２２の個数は、対称性の観点から、第１装置領域２１の個数と等しいことが好ましい。
複数の第１装置領域２１は、半導体チップ１０の装置形成領域２７２において第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状（長方形状）にそれぞれ形成されている。
複数の第２装置領域２２は、半導体チップ１０の装置形成領域２７２において第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状（長方形状）にそれぞれ形成されている。複数の第２装置領域２２は、複数の第１装置領域２１から第１方向Ｘに間隔を空けて形成されている。複数の第２装置領域２２は、第１方向Ｘに沿って複数の第１装置領域２１と交互に形成されている。複数の第２装置領域２２は、第１方向Ｘに沿って複数の第１装置領域２１と等間隔に形成されていることが好ましい。
複数の第２装置領域２２は、半導体チップ１０の装置形成領域２７２において第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状（長方形状）にそれぞれ形成されている。複数の第２装置領域２２は、複数の第１装置領域２１から第１方向Ｘに間隔を空けて形成されている。複数の第２装置領域２２は、第１方向Ｘに沿って複数の第１装置領域２１と交互に形成されている。複数の第２装置領域２２は、第１方向Ｘに沿って複数の第１装置領域２１と等間隔に形成されていることが好ましい。
ダイオードチップ２９１は、複数の第１装置領域２１および複数の第２装置領域２２を区画する領域分離構造２３を含む。領域分離構造２３は、この形態では、複数の第１領域分離構造２３Ａおよび複数の第２領域分離構造２３Ｂを含む。
複数の第１領域分離構造２３Ａは、１対１対応の関係で複数の第１装置領域２１をそれぞれ区画している。複数の第２領域分離構造２３Ｂは、１対１対応の関係で複数の第２装置領域２２をそれぞれ区画している。複数の第２領域分離構造２３Ｂは、この形態では、複数の第１領域分離構造２３Ａから間隔を空けて形成されている。複数の第２領域分離構造２３Ｂは、互いに隣り合う第１装置領域２１および第２装置領域２２の間において複数の第１領域分離構造２３Ａと一体的に形成されていてもよい。
複数の第１領域分離構造２３Ａは、１対１対応の関係で複数の第１装置領域２１をそれぞれ区画している。複数の第２領域分離構造２３Ｂは、１対１対応の関係で複数の第２装置領域２２をそれぞれ区画している。複数の第２領域分離構造２３Ｂは、この形態では、複数の第１領域分離構造２３Ａから間隔を空けて形成されている。複数の第２領域分離構造２３Ｂは、互いに隣り合う第１装置領域２１および第２装置領域２２の間において複数の第１領域分離構造２３Ａと一体的に形成されていてもよい。
ダイオードチップ２９１は、この形態では、複数の第１装置領域２１にそれぞれ形成された複数（この形態では３個）の第１ｐｉｎ接合部３１、１つの第１ｐｎ接合部３５および複数（この形態では３個）の第１逆ｐｉｎ接合部３８を含む。
複数の第１ｐｉｎ接合部３１は、各第１装置領域２１において第２方向Ｙに沿って間隔を空けて一列に配列されている。また、複数の第１ｐｉｎ接合部３１は、複数の第１装置領域２１の間で第１方向Ｘに沿って間隔を空けて一列に配列されている。これにより、複数の第１ｐｉｎ接合部３１は、複数の第１装置領域２１の間で行列状（この形態では３行３列の行列状）に配列されている。
複数の第１ｐｉｎ接合部３１は、各第１装置領域２１において第２方向Ｙに沿って間隔を空けて一列に配列されている。また、複数の第１ｐｉｎ接合部３１は、複数の第１装置領域２１の間で第１方向Ｘに沿って間隔を空けて一列に配列されている。これにより、複数の第１ｐｉｎ接合部３１は、複数の第１装置領域２１の間で行列状（この形態では３行３列の行列状）に配列されている。
各第１ｐｉｎ接合部３１は、この形態では、平面視において円形状（楕円形状を含む）に形成されている。各第１ｐｉｎ接合部３１の平面形状は任意である。各第１ｐｉｎ接合部３１は、多角形状（たとえば四角形状）に形成されていてもよい。
各第１装置領域２１に形成される第１ｐｉｎ接合部３１の個数は、１個以上であればよく、２個以上形成されていてもよい。第１ｐｉｎ接合部３１の個数は、複数の第１装置領域２１の間で異なっていてもよい。複数の第１装置領域２１の間において、第１ｐｉｎ接合部３１の個数は、対称性の観点から、互いに等しいことが好ましい。
各第１装置領域２１に形成される第１ｐｉｎ接合部３１の個数は、１個以上であればよく、２個以上形成されていてもよい。第１ｐｉｎ接合部３１の個数は、複数の第１装置領域２１の間で異なっていてもよい。複数の第１装置領域２１の間において、第１ｐｉｎ接合部３１の個数は、対称性の観点から、互いに等しいことが好ましい。
複数の第１逆ｐｉｎ接合部３８は、各第１装置領域２１において複数の第１ｐｉｎ接合部３１から離間して第２方向Ｙに沿って一列に配列されている。複数の第１逆ｐｉｎ接合部３８は、各第１装置領域２１において第２方向Ｙに沿って複数の第１ｐｉｎ接合部３１と交互に形成されている。また、複数の第１逆ｐｉｎ接合部３８は、複数の第１装置領域２１の間で第１方向Ｘに沿って一列に配列されている。これにより、複数の第１逆ｐｉｎ接合部３８は、複数の第１装置領域２１の間で行列状（この形態では３行３列の行列状）に配列されている。
各第１逆ｐｉｎ接合部３８は、この形態では、平面視において円形状（楕円形状を含む）に形成されている。各第１逆ｐｉｎ接合部３８の平面形状は任意である。各第１逆ｐｉｎ接合部３８は、多角形状（たとえば四角形状）に形成されていてもよい。
複数の第１逆Ｐ層３９（第１逆ｐｉｎ接合部３８）は、第１総面積ＳＴ１を有している。第１総面積ＳＴ１は、複数の第１逆Ｐ層３９の第１平面積Ｓ１の総和によって定義される。複数の第１逆Ｐ層３９は、等しい第１平面積Ｓ１をそれぞれ有していてもよいし、互いに異なる第１平面積Ｓ１をそれぞれ有していてもよい。複数の第１逆Ｐ層３９は、電気的特性を一致させる観点から、等しい第１平面積Ｓ１をそれぞれ有していることが好ましい。
複数の第１逆Ｐ層３９（第１逆ｐｉｎ接合部３８）は、第１総面積ＳＴ１を有している。第１総面積ＳＴ１は、複数の第１逆Ｐ層３９の第１平面積Ｓ１の総和によって定義される。複数の第１逆Ｐ層３９は、等しい第１平面積Ｓ１をそれぞれ有していてもよいし、互いに異なる第１平面積Ｓ１をそれぞれ有していてもよい。複数の第１逆Ｐ層３９は、電気的特性を一致させる観点から、等しい第１平面積Ｓ１をそれぞれ有していることが好ましい。
第１総面積ＳＴ１は、１０００μｍ２以上１００００μｍ２以下であってもよい。第１総面積ＳＴ１は、１０００μｍ２以上２０００μｍ２以下、２０００μｍ２以上４０００μｍ２以下、４０００μｍ２以上６０００μｍ２以下、６０００μｍ２以上８０００μｍ２以下、または、８０００μｍ２以上１００００μｍ２以下であってもよい。
各第１装置領域２１に形成される第１逆ｐｉｎ接合部３８の個数は、１個以上であればよく、２個以上形成されていてもよい。第１逆ｐｉｎ接合部３８の個数は、複数の第１装置領域２１の間で異なっていてもよい。複数の第１装置領域２１の間において、第１逆ｐｉｎ接合部３８の個数は、対称性の観点から、互いに等しいことが好ましい。
各第１装置領域２１に形成される第１逆ｐｉｎ接合部３８の個数は、１個以上であればよく、２個以上形成されていてもよい。第１逆ｐｉｎ接合部３８の個数は、複数の第１装置領域２１の間で異なっていてもよい。複数の第１装置領域２１の間において、第１逆ｐｉｎ接合部３８の個数は、対称性の観点から、互いに等しいことが好ましい。
各第１装置領域２１に形成された複数（この形態では３個）の第１ｐｉｎ接合部３１は、互いに並列接続されている。また、各第１装置領域２１に形成された複数（この形態では３個）の第１逆ｐｉｎ接合部３８は、互いに並列接続され、かつ、各第１装置領域２１に形成された単一の第１ｐｎ接合部３５との間で単一の第１ダイオード対３７を形成している。
各第１装置領域２１に形成された第１ダイオード対３７は、半導体チップ１０（第１半導体層１４）を介して各第１装置領域２１に形成された複数の第１ｐｉｎ接合部３１に並列接続されている。これにより、複数の第１ｐｉｎ接合部３１および第１ダイオード対３７からなる第１並列回路４２が、複数の第１装置領域２１にそれぞれ形成されている。複数の第１並列回路４２は、半導体チップ１０（第１半導体層１４）を介して互いに並列接続されている。
ダイオードチップ２９１は、この形態では、複数の第２装置領域２２にそれぞれ形成された複数（この形態では３個）の第２ｐｉｎ接合部５１、１つの第２ｐｎ接合部５５および複数（この形態では３個）の第２逆ｐｉｎ接合部５８を含む。
複数の第２ｐｉｎ接合部５１は、各第２装置領域２２において第２方向Ｙに沿って間隔を空けて一列に配列されている。また、複数の第２ｐｉｎ接合部５１は、複数の第２装置領域２２の間で第１方向Ｘに沿って間隔を空けて一列に配列されている。これにより、複数の第２ｐｉｎ接合部５１は、複数の第２装置領域２２の間で行列状（この形態では３行３列の行列状）に配列されている。
複数の第２ｐｉｎ接合部５１は、各第２装置領域２２において第２方向Ｙに沿って間隔を空けて一列に配列されている。また、複数の第２ｐｉｎ接合部５１は、複数の第２装置領域２２の間で第１方向Ｘに沿って間隔を空けて一列に配列されている。これにより、複数の第２ｐｉｎ接合部５１は、複数の第２装置領域２２の間で行列状（この形態では３行３列の行列状）に配列されている。
複数の第２ｐｉｎ接合部５１は、複数の第１逆ｐｉｎ接合部３８をそれぞれ第１方向Ｘに横切るストライプラインを設定したとき、当該ストライプライン上に形成されている。これにより、複数の第２ｐｉｎ接合部５１は、第１方向Ｘに沿って複数の第１逆ｐｉｎ接合部３８と交互に配列されている。複数の第２ｐｉｎ接合部５１は、第１主面１１の中央部に対して複数の第１ｐｉｎ接合部３１と点対称となるレイアウトで形成されていることが好ましい。
各第２ｐｉｎ接合部５１は、この形態では、平面視において円形状（楕円形状を含む）に形成されている。各第２ｐｉｎ接合部５１の平面形状は任意である。各第２ｐｉｎ接合部５１は、多角形状（たとえば四角形状）に形成されていてもよい。
各第２装置領域２２に形成される第２ｐｉｎ接合部５１の個数は、１個以上であればよく、２個以上形成されていてもよい。第２ｐｉｎ接合部５１の個数は、複数の第２装置領域２２の間で異なっていてもよい。複数の第２装置領域２２において、第２ｐｉｎ接合部５１の個数は、対称性の観点から、互いに等しいことが好ましい。また、第２ｐｉｎ接合部５１の個数は、対称性の観点から、第１ｐｉｎ接合部３１の個数と等しいことがさらに好ましい。
各第２装置領域２２に形成される第２ｐｉｎ接合部５１の個数は、１個以上であればよく、２個以上形成されていてもよい。第２ｐｉｎ接合部５１の個数は、複数の第２装置領域２２の間で異なっていてもよい。複数の第２装置領域２２において、第２ｐｉｎ接合部５１の個数は、対称性の観点から、互いに等しいことが好ましい。また、第２ｐｉｎ接合部５１の個数は、対称性の観点から、第１ｐｉｎ接合部３１の個数と等しいことがさらに好ましい。
複数の第２逆ｐｉｎ接合部５８は、各第２装置領域２２において複数の第２ｐｉｎ接合部５１から離間して第２方向Ｙに沿って一列に配列されている。複数の第２逆ｐｉｎ接合部５８は、各第２装置領域２２において第２方向Ｙに沿って複数の第２ｐｉｎ接合部５１と交互に形成されている。また、複数の第２逆ｐｉｎ接合部５８は、複数の第２装置領域２２の間で第１方向Ｘに沿って一列に配列されている。これにより、複数の第２逆ｐｉｎ接合部５８は、複数の第２装置領域２２の間で行列状（この形態では３行３列の行列状）に配列されている。
複数の第２逆ｐｉｎ接合部５８は、複数の第１ｐｉｎ接合部３１をそれぞれ第１方向Ｘに横切るストライプラインを設定したとき、当該ストライプライン上に形成されている。これにより、複数の第２逆ｐｉｎ接合部５８は、第１方向Ｘに沿って複数の第１ｐｉｎ接合部３１と交互に配列されている。
複数の第２逆ｐｉｎ接合部５８は、第１主面１１の中央部に対して複数の第１逆ｐｉｎ接合部３８と点対称となるレイアウトで形成されていることが好ましい。第１方向Ｘに関して、第１逆ｐｉｎ接合部３８および第２ｐｉｎ接合部５１の間の距離は、第１ｐｉｎ接合部３１および第２逆ｐｉｎ接合部５８の間の距離と等しいことが好ましい。
複数の第２逆ｐｉｎ接合部５８は、第１主面１１の中央部に対して複数の第１逆ｐｉｎ接合部３８と点対称となるレイアウトで形成されていることが好ましい。第１方向Ｘに関して、第１逆ｐｉｎ接合部３８および第２ｐｉｎ接合部５１の間の距離は、第１ｐｉｎ接合部３１および第２逆ｐｉｎ接合部５８の間の距離と等しいことが好ましい。
各第２逆ｐｉｎ接合部５８は、この形態では、平面視において円形状（楕円形状を含む）に形成されている。各第２逆ｐｉｎ接合部５８の平面形状は任意である。各第２逆ｐｉｎ接合部５８は、多角形状（たとえば四角形状）に形成されていてもよい。
複数の第２逆Ｐ層５９（第２逆ｐｉｎ接合部５８）は、第２総面積ＳＴ２を有している。第２総面積ＳＴ２は、複数の第２逆Ｐ層５９の第２平面積Ｓ２の総和によって定義される。複数の第２逆Ｐ層５９は、等しい第２平面積Ｓ２をそれぞれ有していてもよいし、互いに異なる第２平面積Ｓ２をそれぞれ有していてもよい。複数の第２逆Ｐ層５９は、電気的特性を一致させる観点から、等しい第２平面積Ｓ２をそれぞれ有していることが好ましい。
複数の第２逆Ｐ層５９（第２逆ｐｉｎ接合部５８）は、第２総面積ＳＴ２を有している。第２総面積ＳＴ２は、複数の第２逆Ｐ層５９の第２平面積Ｓ２の総和によって定義される。複数の第２逆Ｐ層５９は、等しい第２平面積Ｓ２をそれぞれ有していてもよいし、互いに異なる第２平面積Ｓ２をそれぞれ有していてもよい。複数の第２逆Ｐ層５９は、電気的特性を一致させる観点から、等しい第２平面積Ｓ２をそれぞれ有していることが好ましい。
第２総面積ＳＴ２は、１０００μｍ２以上１００００μｍ２以下であってもよい。第２総面積ＳＴ２は、１０００μｍ２以上２０００μｍ２以下、２０００μｍ２以上４０００μｍ２以下、４０００μｍ２以上６０００μｍ２以下、６０００μｍ２以上８０００μｍ２以下、または、８０００μｍ２以上１００００μｍ２以下であってもよい。
第２総面積ＳＴ２は、複数の第１逆Ｐ層３９の第１総面積ＳＴ１と等しいことが好ましい。この場合、各第２逆Ｐ層５９の第２平面積Ｓ２は、各第１逆Ｐ層３９の第１平面積Ｓ１と等しいことがさらに好ましい。
第２総面積ＳＴ２は、複数の第１逆Ｐ層３９の第１総面積ＳＴ１と等しいことが好ましい。この場合、各第２逆Ｐ層５９の第２平面積Ｓ２は、各第１逆Ｐ層３９の第１平面積Ｓ１と等しいことがさらに好ましい。
各第２装置領域２２に形成される第２逆ｐｉｎ接合部５８の個数は、１個以上であればよく、２個以上形成されていてもよい。第２逆ｐｉｎ接合部５８の個数は、複数の第２装置領域２２の間で異なっていてもよい。複数の第２装置領域２２の間において、第２逆ｐｉｎ接合部５８の個数は、対称性の観点から、互いに等しいことが好ましい。また、第２逆ｐｉｎ接合部５８の個数は、対称性の観点から、第１逆ｐｉｎ接合部３８の個数と等しいことがさらに好ましい。
各第２装置領域２２に形成された複数（この形態では３個）の第２ｐｉｎ接合部５１は、互いに並列接続されている。また、各第２装置領域２２に形成された複数（この形態では３個）の第２逆ｐｉｎ接合部５８は、互いに並列接続され、かつ、各第２装置領域２２に形成された単一の第２ｐｎ接合部５５との間で単一の第２ダイオード対５７を形成している。
各第２装置領域２２に形成された第２ダイオード対５７は、半導体チップ１０（第１半導体層１４）を介して各第２装置領域２２に形成された複数の第２ｐｉｎ接合部５１に並列接続されている。これにより、複数の第２ｐｉｎ接合部５１および第２ダイオード対５７からなる第２並列回路６２が、複数の第２装置領域２２にそれぞれ形成されている。複数の第２並列回路６２は、半導体チップ１０（第１半導体層１４）を介して互いに並列接続されている。
中間絶縁層９１は、複数の第１ｐｉｎ開口９２、複数の第１逆ｐｉｎ開口９３、複数の第２ｐｉｎ開口９４および複数の第２逆ｐｉｎ開口９５を含む。複数の第１ｐｉｎ開口９２は、対応する第１装置領域２１において対応する第１ｐｉｎ接合部３１を１対１対応の関係で露出させている。複数の第１逆ｐｉｎ開口９３は、対応する第１装置領域２１において対応する第１逆ｐｉｎ接合部３８を１対１対応の関係で露出させている。複数の第２ｐｉｎ開口９４は、対応する第２装置領域２２において対応する第２ｐｉｎ接合部５１を１対１対応の関係で露出させている。複数の第２逆ｐｉｎ開口９５は、対応する第２装置領域２２において対応する第２逆ｐｉｎ接合部５８を１対１対応の関係で露出させている。
第１電極層１０１は、第１パッド部１０１Ａおよび複数の第１配線部１０１Ｂを含む。第１パッド部１０１Ａは、平面視において複数の第１装置領域２１および複数の第２装置領域２２から離間して第１パッド領域２７３の上に形成されている。第１パッド部１０１Ａは、平面視において複数の第１装置領域２１および複数の第２装置領域２２に重ならない領域に形成されている。第１パッド部１０１Ａは、平面視において複数の第１装置領域２１の一部および複数の第２装置領域２２の一部に重なっていてもよい。
複数の第１配線部１０１Ｂは、第１パッド部１０１Ａから複数の第１装置領域２１に向けて帯状にそれぞれ引き出されている。複数の第１配線部１０１Ｂは、複数の第１装置領域２１に対して１対１対応の関係で引き出されている。これにより、複数の第１配線部１０１Ｂは、平面視において櫛歯状に形成されている。複数の第１配線部１０１Ｂの第１方向Ｘの幅は任意である。
複数の第１配線部１０１Ｂは、中間絶縁層９１の上から対応する第１ｐｉｎ開口９２および対応する第１逆ｐｉｎ開口９３にそれぞれ入り込んでいる。複数の第１配線部１０１Ｂは、対応する第１ｐｉｎ開口９２内において対応する第１ｐｉｎ接合部３１に電気的に接続されている。複数の第１配線部１０１Ｂは、対応する第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
複数の第１配線部１０１Ｂは、対応する第１逆ｐｉｎ開口９３内において対応する第１逆ｐｉｎ接合部３８に電気的に接続されている。複数の第１配線部１０１Ｂは、対応する第１逆ｐｉｎ接合部３８（具体的には第１逆Ｐ層３９）との間でオーミック接触を形成している。このようにして、第１電極層１０１は、複数の第１ｐｉｎ接合部３１および複数の第１ダイオード対３７を並列接続させている。
第２電極層１０２は、第２パッド部１０２Ａおよび複数の第２配線部１０２Ｂを含む。第２パッド部１０２Ａは、平面視において複数の第１装置領域２１および複数の第２装置領域２２から離間して第２パッド領域２７４の上に形成されている。第２パッド部１０２Ａは、平面視において複数の第１装置領域２１および複数の第２装置領域２２に重ならない領域に形成されている。第２パッド部１０２Ａは、平面視において複数の第１装置領域２１の一部および複数の第２装置領域２２の一部に重なっていてもよい。
複数の第２配線部１０２Ｂは、第２パッド部１０２Ａから複数の第２装置領域２２に向けて帯状にそれぞれ引き出されている。複数の第２配線部１０２Ｂは、複数の第２装置領域２２に対して１対１対応の関係で引き出されている。複数の第２配線部１０２Ｂは、複数の第１配線部１０１Ｂに対して平行に延びている。複数の第２配線部１０２Ｂは、複数の第１配線部１０１Ｂから第１方向Ｘに間隔を空けて形成され、かつ、複数の第１配線部１０１Ｂと交互に形成されている。
これにより、複数の第２配線部１０２Ｂは、平面視において複数の第１配線部１０１Ｂに噛み合う櫛歯状に形成されている。複数の第２配線部１０２Ｂの第１方向Ｘの幅は任意である。複数の第２配線部１０２Ｂの第１方向Ｘの幅は、複数の第１配線部１０１Ｂの第１方向Ｘの幅と等しいことが好ましい。
複数の第２配線部１０２Ｂは、中間絶縁層９１の上から対応する第２ｐｉｎ開口９４および対応する第２逆ｐｉｎ開口９５に入り込んでいる。第２パッド部１０２Ａは、対応する第２ｐｉｎ開口９４内において対応する第２ｐｉｎ接合部５１に電気的に接続されている。第２パッド部１０２Ａは、対応する第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。
複数の第２配線部１０２Ｂは、中間絶縁層９１の上から対応する第２ｐｉｎ開口９４および対応する第２逆ｐｉｎ開口９５に入り込んでいる。第２パッド部１０２Ａは、対応する第２ｐｉｎ開口９４内において対応する第２ｐｉｎ接合部５１に電気的に接続されている。第２パッド部１０２Ａは、対応する第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。
複数の第２配線部１０２Ｂは、対応する第２逆ｐｉｎ開口９５内において対応する第２逆ｐｉｎ接合部５８に電気的に接続されている。複数の第２配線部１０２Ｂは、対応する第２逆ｐｉｎ接合部５８（具体的には第２逆Ｐ層５９）との間でオーミック接触を形成している。このようにして、第２電極層１０２は、複数の第２ｐｉｎ接合部５１および複数の第２ダイオード対５７を並列接続させている。
図１７は、図１６のダイオードチップ２９１の電気回路図である。図１７では、一対の第１装置領域２１および第２装置領域２２によって形成される電気回路（１つのＴＶＳ回路６３）を抽出して示している。ダイオードチップ２９１では、図１７に示される電気回路（１つのＴＶＳ回路６３）が３つ並列接続された回路構成を有している。
図１７を参照して、ダイオードチップ２９１は、第１端子電極１２１、第２端子電極１２２およびＴＶＳ回路６３を含む。ＴＶＳ回路６３は、第１並列回路４２および第２並列回路６２が直列接続された直列回路からなり、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。
図１７を参照して、ダイオードチップ２９１は、第１端子電極１２１、第２端子電極１２２およびＴＶＳ回路６３を含む。ＴＶＳ回路６３は、第１並列回路４２および第２並列回路６２が直列接続された直列回路からなり、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。
第１並列回路４２は、複数の第１ｐｉｎダイオードＤ１および第１ダイオード対３７を含む。第１ダイオード対３７は、複数の第１逆ｐｉｎダイオードＤＲ１および１つの第１ツェナーダイオードＤＺ１を含む。複数の第１ｐｉｎダイオードＤ１は、互いに並列接続されている。複数の第１ｐｉｎダイオードＤ１のカソードは、第１端子電極１２１に電気的に接続されている。
複数の第１逆ｐｉｎダイオードＤＲ１は、互いに並列接続されている。複数の第１逆ｐｉｎダイオードＤＲ１のカソードは、第１ツェナーダイオードＤＺ１のカソードに逆バイアス接続されている。複数の第１逆ｐｉｎダイオードＤＲ１のアノードは、第１端子電極１２１に電気的に接続されている。第１ツェナーダイオードＤＺ１のアノードは、複数の第１ｐｉｎダイオードＤ１のアノードに逆バイアス接続されている。
第２並列回路６２は、複数の第２ｐｉｎダイオードＤ２および第２ダイオード対５７を含む。第２ダイオード対５７は、複数の第２逆ｐｉｎダイオードＤＲ２および１つの第２ツェナーダイオードＤＺ２を含む。複数の第２ｐｉｎダイオードＤ２は、互いに並列接続されている。複数の第２ｐｉｎダイオードＤ２のカソードは、第２端子電極１２２に電気的に接続されている。複数の第２ｐｉｎダイオードＤ２のアノードは、第１ｐｉｎダイオードＤ１のアノードおよび第１ツェナーダイオードＤＺ１のアノードに逆バイアス接続されている。
複数の第２逆ｐｉｎダイオードＤＲ２は、互いに並列接続されている。複数の第２逆ｐｉｎダイオードＤＲ２のカソードは、第２ツェナーダイオードＤＺ２のカソードに逆バイアス接続されている。複数の第２逆ｐｉｎダイオードＤＲ２のアノードは、第２端子電極１２２に電気的に接続されている。第２ツェナーダイオードＤＺ２のアノードは、複数の第１ｐｉｎダイオードＤ１のアノード、第１ツェナーダイオードＤＺ１のアノードおよび複数の第２ｐｉｎダイオードＤ２のアノードに逆バイアス接続されている。
図１８は、図１６のダイオードチップ２９１の端子間容量ＣＴを示すグラフである。縦軸は端子間容量ＣＴ［ｐＦ］を示し、横軸は複数の第１逆Ｐ層３９の第１総面積ＳＴ１［μｍ２］を示している。ダイオードチップ２９１は、双方向デバイスであるので、横軸を複数の第２逆Ｐ層５９の第２総面積ＳＴ２［μｍ２］としても同様のことが言える。
図１８には、第１実施形態に係るダイオードチップ１の容量特性Ｌ１が破線によって示されている。また、図１８には、第２実施形態に係るダイオードチップ２９１の端子間容量ＣＴが第１プロット点Ｐ１によって示されている。
図１８には、第１実施形態に係るダイオードチップ１の容量特性Ｌ１が破線によって示されている。また、図１８には、第２実施形態に係るダイオードチップ２９１の端子間容量ＣＴが第１プロット点Ｐ１によって示されている。
第１プロット点Ｐ１は、第１総面積ＳＴ１を３０００μｍ２とした場合のダイオードチップ２９１の端子間容量ＣＴを示している。第１プロット点Ｐ１を参照して、ダイオードチップ２９１の端子間容量ＣＴは、０．２ｐＦ以上０．２５ｐＦ以下であり、容量特性Ｌ１にほぼ一致した。
図１９は、図１６のダイオードチップ２９１の最大電流能力ＩＰＰを示すグラフである。縦軸は最大電流能力ＩＰＰ［Ａ］を示し、横軸は複数の第１逆Ｐ層３９の第１総面積ＳＴ１［μｍ２］を示している。ダイオードチップ２９１は、双方向デバイスであるので、横軸を複数の第２逆Ｐ層５９の第２総面積ＳＴ２［μｍ２］としても同様のことが言える。
図１９は、図１６のダイオードチップ２９１の最大電流能力ＩＰＰを示すグラフである。縦軸は最大電流能力ＩＰＰ［Ａ］を示し、横軸は複数の第１逆Ｐ層３９の第１総面積ＳＴ１［μｍ２］を示している。ダイオードチップ２９１は、双方向デバイスであるので、横軸を複数の第２逆Ｐ層５９の第２総面積ＳＴ２［μｍ２］としても同様のことが言える。
図１９には、第１実施形態に係るダイオードチップ１の電流特性Ｌ２が破線によって示されている。また、図１９には、第２実施形態に係るダイオードチップ２９１の最大電流能力ＩＰＰが第２プロット点Ｐ２によって示されている。
第２プロット点Ｐ２は、第１総面積ＳＴ１を３０００μｍ２とした場合のダイオードチップ２９１の最大電流能力ＩＰＰを示している。第２プロット点Ｐ２を参照して、ダイオードチップ２９１の最大電流能力ＩＰＰは、３．５Ａ以上４Ａ以下であり、電流特性Ｌ２から増加方向に変動した。
第２プロット点Ｐ２は、第１総面積ＳＴ１を３０００μｍ２とした場合のダイオードチップ２９１の最大電流能力ＩＰＰを示している。第２プロット点Ｐ２を参照して、ダイオードチップ２９１の最大電流能力ＩＰＰは、３．５Ａ以上４Ａ以下であり、電流特性Ｌ２から増加方向に変動した。
図２０は、図１６のダイオードチップ２９１のクランプ電圧ＶＣＬを示すグラフである。縦軸はクランプ電圧ＶＣＬ［Ｖ］を示し、横軸は複数の第１逆Ｐ層３９の第１総面積ＳＴ１［μｍ２］を示している。ダイオードチップ２９１は、双方向デバイスであるので、横軸を複数の第２逆Ｐ層５９の第２総面積ＳＴ２［μｍ２］としても同様のことが言える。
図２０には、第１実施形態に係るダイオードチップ１の電圧特性Ｌ３が破線によって示されている。また、図２０には、第２実施形態に係るダイオードチップ２９１のクランプ電圧ＶＣＬが第３プロット点Ｐ３によって示されている。
第３プロット点Ｐ３は、第１総面積ＳＴ１を３０００μｍ２とした場合のダイオードチップ２９１のクランプ電圧ＶＣＬを示している。第３プロット点Ｐ３を参照して、ダイオードチップ２９１のクランプ電圧ＶＣＬは、２３Ｖ以上２４Ａ以下であり、電圧特性Ｌ３から減少方向に変動した。
第３プロット点Ｐ３は、第１総面積ＳＴ１を３０００μｍ２とした場合のダイオードチップ２９１のクランプ電圧ＶＣＬを示している。第３プロット点Ｐ３を参照して、ダイオードチップ２９１のクランプ電圧ＶＣＬは、２３Ｖ以上２４Ａ以下であり、電圧特性Ｌ３から減少方向に変動した。
図１８～図２０を参照して、第１実施形態に係るダイオードチップ１では、端子間容量ＣＴ、最大電流能力ＩＰＰおよびクランプ電圧ＶＣＬがトレードオフの関係を有している。これに対して、第２実施形態に係るダイオードチップ２９１では、前記トレードオフの関係から切り離して、端子間容量ＣＴ、最大電流能力ＩＰＰおよびクランプ電圧ＶＣＬを調整できる。
これは、複数の第１逆ｐｉｎ接合部３８（第２逆ｐｉｎ接合部５８）を形成することによって、１つの第１逆ｐｉｎ接合部３８（第２逆ｐｉｎ接合部５８）に対する負荷を低減（分散）できたためであると考えられる。
以上、ダイオードチップ２９１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ２９１によれば、比較的小さい第１平面積Ｓ１を有する複数の第１逆Ｐ層３９が第１総面積ＳＴ１で形成されている。これにより、比較的大きい第１平面積Ｓ１を有する１つの第１逆Ｐ層３９を形成する場合に比べて、設計の自由度を高めることができると同時に、低い端子間容量ＣＴ、高い最大電流能力ＩＰＰおよび低いクランプ電圧ＶＣＬを実現できる。
以上、ダイオードチップ２９１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ２９１によれば、比較的小さい第１平面積Ｓ１を有する複数の第１逆Ｐ層３９が第１総面積ＳＴ１で形成されている。これにより、比較的大きい第１平面積Ｓ１を有する１つの第１逆Ｐ層３９を形成する場合に比べて、設計の自由度を高めることができると同時に、低い端子間容量ＣＴ、高い最大電流能力ＩＰＰおよび低いクランプ電圧ＶＣＬを実現できる。
図２１は、図８の対応図であって、本発明の第３実施形態に係るダイオードチップ３３１の平面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２１を参照して、ダイオードチップ３３１は、第１パッド領域２７３に形成された１つの第１ｐｉｎ接合部３１を含む。第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第１パッド領域２７３において第１ｐｉｎダイオードＤ１を形成している。
図２１を参照して、ダイオードチップ３３１は、第１パッド領域２７３に形成された１つの第１ｐｉｎ接合部３１を含む。第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第１パッド領域２７３において第１ｐｉｎダイオードＤ１を形成している。
第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第１パッド領域２７３において第１方向Ｘに沿って延びる帯状に形成されている。第１パッド領域２７３側の第１ｐｉｎ接合部３１は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る帯状に形成されている。
これにより、第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第２方向Ｙに第１装置領域２１および第２装置領域２２のいずれか一方だけに対向する態様（長さ）で形成されていてもよい。
これにより、第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第２方向Ｙに第１装置領域２１および第２装置領域２２のいずれか一方だけに対向する態様（長さ）で形成されていてもよい。
第１パッド領域２７３側の第１ｐｉｎ接合部３１は、第１装置領域２１の第１ｐｉｎ接合部３１と同様に、第１接合分離構造４５によって他の領域から区画されている。第１接合分離構造４５は、第１パッド領域２７３側の第１ｐｉｎ接合部３１の第１Ｐ層３４の周縁部を両サイドから挟み込むように当該第１ｐｉｎ接合部３１を取り囲むダブルトレンチ構造（二重溝構造）を有している。
ダイオードチップ３３１は、第２パッド領域２７４に形成された１つの第２ｐｉｎ接合部５１を含む。第２パッド領域２７４側の第２ｐｉｎ接合部５１は、第２パッド領域２７４において第２ｐｉｎダイオードＤ２を形成している。
第２パッド領域２７４側の第２ｐｉｎ接合部５１は、第２パッド領域２７４において第１方向Ｘに沿って延びる帯状に形成されている。第２パッド領域２７４側の第２ｐｉｎ接合部５１は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る帯状に形成されている。
第２パッド領域２７４側の第２ｐｉｎ接合部５１は、第２パッド領域２７４において第１方向Ｘに沿って延びる帯状に形成されている。第２パッド領域２７４側の第２ｐｉｎ接合部５１は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る帯状に形成されている。
これにより、第２パッド領域２７４側の第２ｐｉｎ接合部５１は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。また、第２パッド領域２７４側の第２ｐｉｎ接合部５１は、第１装置領域２１および第２装置領域２２を挟んで第１パッド領域２７３側の第１ｐｉｎ接合部３１に対向している。第２パッド領域２７４側の第２ｐｉｎ接合部５１は、第２方向Ｙに第１装置領域２１および第２装置領域２２のいずれか一方だけに対向する態様（長さ）で形成されていてもよい。
第２パッド領域２７４側の第２ｐｉｎ接合部５１は、半導体チップ１０の中央部を第１方向Ｘに横切る中央ラインを設定したとき、当該中央ラインに対して第１パッド領域２７３側の第１ｐｉｎ接合部３１と線対称となるレイアウトで形成されていることが好ましい。また、第２パッド領域２７４側の第２ｐｉｎ接合部５１は、半導体チップ１０の中央部に対して第１パッド領域２７３側の第１ｐｉｎ接合部３１と点対称となるレイアウトで形成されていることが好ましい。
第２パッド領域２７４側の第２ｐｉｎ接合部５１は、第２装置領域２２の第２ｐｉｎ接合部５１と同様に、第２接合分離構造６５によって他の領域から区画されている。第２接合分離構造６５は、第２パッド領域２７４側の第２ｐｉｎ接合部５１の第２Ｐ層５４の周縁部を両サイドから挟み込むように当該第２ｐｉｎ接合部５１を取り囲むダブルトレンチ構造（二重溝構造）を有している。
第１パッド分離構造２７５は、第１パッド領域２７３側の第１ｐｉｎ接合部３１から離間して第１主面１１の一方側（第１側面１３Ａ側）の領域に形成されている。第２パッド分離構造２７６は、第２パッド領域２７４側の第２ｐｉｎ接合部５１から離間して第１主面１１の他方側（第２側面１３Ｂ側）の領域に形成されている。
中間絶縁層９１は、複数の第１ｐｉｎ開口９２および複数の第２ｐｉｎ開口９４を含む。複数の第１ｐｉｎ開口９２は、第１装置領域２１において第１ｐｉｎ接合部３１を露出させ、かつ、第１パッド領域２７３において第１ｐｉｎ接合部３１を露出させている。複数の第２ｐｉｎ開口９４は、第２装置領域２２において第２ｐｉｎ接合部５１を露出させ、かつ、第２パッド領域２７４において第２ｐｉｎ接合部５１を露出させている。
中間絶縁層９１は、複数の第１ｐｉｎ開口９２および複数の第２ｐｉｎ開口９４を含む。複数の第１ｐｉｎ開口９２は、第１装置領域２１において第１ｐｉｎ接合部３１を露出させ、かつ、第１パッド領域２７３において第１ｐｉｎ接合部３１を露出させている。複数の第２ｐｉｎ開口９４は、第２装置領域２２において第２ｐｉｎ接合部５１を露出させ、かつ、第２パッド領域２７４において第２ｐｉｎ接合部５１を露出させている。
第１電極層１０１は、第１装置領域２１において中間絶縁層９１を貫通して第１ｐｉｎ接合部３１および第１ダイオード対３７に電気的に接続され、かつ、第１パッド領域２７３において中間絶縁層９１を貫通して第１ｐｉｎ接合部３１に電気的に接続されている。第１電極層１０１は、第１パッド部１０１Ａおよび第１配線部１０１Ｂを含む。
第１パッド部１０１Ａは、第１パッド分離構造２７５によって取り囲まれた領域に加えて、第１パッド領域２７３側の第１ｐｉｎ接合部３１を被覆している。第１パッド部１０１Ａは、中間絶縁層９１の上から第１ｐｉｎ開口９２に入り込んでいる。第１パッド部１０１Ａは、第１ｐｉｎ開口９２内において第１パッド領域２７３側の第１ｐｉｎ接合部３１に電気的に接続されている。第１パッド部１０１Ａは、第１パッド領域２７３側の第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
第１パッド部１０１Ａは、第１パッド分離構造２７５によって取り囲まれた領域に加えて、第１パッド領域２７３側の第１ｐｉｎ接合部３１を被覆している。第１パッド部１０１Ａは、中間絶縁層９１の上から第１ｐｉｎ開口９２に入り込んでいる。第１パッド部１０１Ａは、第１ｐｉｎ開口９２内において第１パッド領域２７３側の第１ｐｉｎ接合部３１に電気的に接続されている。第１パッド部１０１Ａは、第１パッド領域２７３側の第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
第２電極層１０２は、第２装置領域２２において中間絶縁層９１を貫通して第２ｐｉｎ接合部５１および第２ダイオード対５７に電気的に接続され、かつ、第２パッド領域２７４において中間絶縁層９１を貫通して第２ｐｉｎ接合部５１に電気的に接続されている。第２電極層１０２は、第２パッド部１０２Ａおよび第２配線部１０２Ｂを含む。
第２パッド部１０２Ａは、第２パッド分離構造２７６によって取り囲まれた領域に加えて、第２パッド領域２７４側の第２ｐｉｎ接合部５１を被覆している。第２パッド部１０２Ａは、中間絶縁層９１の上から第２ｐｉｎ開口９４に入り込んでいる。第２パッド部１０２Ａは、第２ｐｉｎ開口９４内において第２パッド領域２７４側の第２ｐｉｎ接合部５１に電気的に接続されている。第２パッド部１０２Ａは、第２パッド領域２７４側の第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。
第２パッド部１０２Ａは、第２パッド分離構造２７６によって取り囲まれた領域に加えて、第２パッド領域２７４側の第２ｐｉｎ接合部５１を被覆している。第２パッド部１０２Ａは、中間絶縁層９１の上から第２ｐｉｎ開口９４に入り込んでいる。第２パッド部１０２Ａは、第２ｐｉｎ開口９４内において第２パッド領域２７４側の第２ｐｉｎ接合部５１に電気的に接続されている。第２パッド部１０２Ａは、第２パッド領域２７４側の第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。
以上、ダイオードチップ３３１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。ダイオードチップ３３１の構造は、第２実施形態にも組み込むことができる。
この形態では、第１パッド領域２７３に１つの第１ｐｉｎ接合部３１が形成された例について説明した。しかし、第１パッド領域２７３側の第１ｐｉｎ接合部３１の個数は任意である。第１パッド領域２７３には、２つ以上の第１ｐｉｎ接合部３１が形成されていてもよい。
この形態では、第１パッド領域２７３に１つの第１ｐｉｎ接合部３１が形成された例について説明した。しかし、第１パッド領域２７３側の第１ｐｉｎ接合部３１の個数は任意である。第１パッド領域２７３には、２つ以上の第１ｐｉｎ接合部３１が形成されていてもよい。
また、この形態では、第２パッド領域２７４に１つの第２ｐｉｎ接合部５１が形成された例について説明した。しかし、第２パッド領域２７４側の第２ｐｉｎ接合部５１の個数は任意である。第２パッド領域２７４には、２つ以上の第２ｐｉｎ接合部５１が形成されていてもよい。
図２２は、図８の対応図であって、本発明の第４実施形態に係るダイオードチップ３４１の平面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２２は、図８の対応図であって、本発明の第４実施形態に係るダイオードチップ３４１の平面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２２を参照して、ダイオードチップ３４１は、第１パッド領域２７３に形成された第３装置領域３４２、および、第２パッド領域２７４に形成された第４装置領域３４３を含む。
第３装置領域３４２は、第１パッド領域２７３において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。第３装置領域３４２は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る帯状に形成されている。
第３装置領域３４２は、第１パッド領域２７３において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。第３装置領域３４２は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る帯状に形成されている。
これにより、第３装置領域３４２は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。第３装置領域３４２は、第２方向Ｙに第１装置領域２１および第２装置領域２２のいずれか一方だけに対向する態様（長さ）で形成されていてもよい。
第４装置領域３４３は、第２パッド領域２７４において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。第４装置領域３４３は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る帯状に形成されている。
第４装置領域３４３は、第２パッド領域２７４において第１方向Ｘに沿って延びる帯状（長方形状）に形成されている。第４装置領域３４３は、この形態では、第１主面１１の中央部を第２方向Ｙに横切る中央ラインを設定したとき、当該中央ラインを横切る帯状に形成されている。
これにより、第４装置領域３４３は、第２方向Ｙに第１装置領域２１および第２装置領域２２に対向している。また、第４装置領域３４３は、第１装置領域２１および第２装置領域２２を挟んで第３装置領域３４２に対向している。第４装置領域３４３は、第２方向Ｙに第１装置領域２１および第２装置領域２２のいずれか一方だけに対向する態様（長さ）で形成されていてもよい。
第４装置領域３４３は、半導体チップ１０の中央部を第１方向Ｘに横切る中央ラインを設定したとき、当該中央ラインに対して第３装置領域３４２と線対称となるレイアウトで形成されていることが好ましい。また、第４装置領域３４３は、半導体チップ１０の中央部に対して第３装置領域３４２と点対称となるレイアウトで形成されていることが好ましい。
領域分離構造２３は、この形態では、第３装置領域３４２を区画する第３領域分離構造２３Ｃ、および、第４装置領域３４３を区画する第４領域分離構造２３Ｄを含む。第３領域分離構造２３Ｃは、平面視において第３装置領域３４２を取り囲む環状に形成されている。第３装置領域３４２の平面形状は、第３領域分離構造２３Ｃによって調整される。第４領域分離構造２３Ｄは、平面視において第４装置領域３４３を取り囲む環状に形成されている。第４装置領域３４３の平面形状は、第４領域分離構造２３Ｄによって調整される。
ダイオードチップ３４１は、第３装置領域３４２に形成された複数（この形態では２個）の第１ｐｉｎ接合部３１、１つの第１ｐｎ接合部３５、および、複数（この形態では３個）の第１逆ｐｉｎ接合部３８を含む。第３装置領域３４２に形成される第１ｐｉｎ接合部３１の個数および第１逆ｐｉｎ接合部３８の個数は任意である。
第３装置領域３４２内における複数の第１ｐｉｎ接合部３１のレイアウトおよび複数の第１逆ｐｉｎ接合部３８のレイアウトは任意である。複数の第１ｐｉｎ接合部３１は、この形態では、第１方向Ｘに関して第３装置領域３４２の両サイドにそれぞれ形成されている。複数の第１逆ｐｉｎ接合部３８は、第３装置領域３４２において複数の第１ｐｉｎ接合部３１に挟まれた領域にそれぞれ形成されている。複数の第１逆ｐｉｎ接合部３８は、この形態では、第１方向Ｘに沿って一列に配列されている。
第３装置領域３４２内における複数の第１ｐｉｎ接合部３１のレイアウトおよび複数の第１逆ｐｉｎ接合部３８のレイアウトは任意である。複数の第１ｐｉｎ接合部３１は、この形態では、第１方向Ｘに関して第３装置領域３４２の両サイドにそれぞれ形成されている。複数の第１逆ｐｉｎ接合部３８は、第３装置領域３４２において複数の第１ｐｉｎ接合部３１に挟まれた領域にそれぞれ形成されている。複数の第１逆ｐｉｎ接合部３８は、この形態では、第１方向Ｘに沿って一列に配列されている。
複数の第１接合分離構造４５は、第３装置領域３４２内において複数の第１ｐｉｎ接合部３１を１対１対応の関係で取り囲んでいる。図２２では、第３装置領域３４２内の第１接合分離構造４５が太線によって示されている。各第１接合分離構造４５は、第３装置領域３４２内において第１ｐｉｎ接合部３１（第１Ｐ層３４）および第１ｐｎ接合部３５（第１内部Ｎ層３６）の境界を両サイドから挟み込むように第１ｐｉｎ接合部３１を取り囲むダブルトレンチ構造（二重溝構造）を有している。
ダイオードチップ３４１は、第４装置領域３４３に形成された複数（この形態では２個）の第２ｐｉｎ接合部５１、１つの第２ｐｎ接合部５５、および、複数（この形態では３個）の第２逆ｐｉｎ接合部５８を含む。第４装置領域３４３に形成される第２ｐｉｎ接合部５１の個数および第２逆ｐｉｎ接合部５８の個数は任意である。
複数の第２ｐｉｎ接合部５１のレイアウトおよび複数の第２逆ｐｉｎ接合部５８のレイアウトは任意である。複数の第２ｐｉｎ接合部５１は、この形態では、第１方向Ｘに関して、第４装置領域３４３の両サイドにそれぞれ形成されている。複数の第２逆ｐｉｎ接合部５８は、第４装置領域３４３内において複数の第２ｐｉｎ接合部５１に挟まれた領域にそれぞれ形成されている。複数の第２逆ｐｉｎ接合部５８は、この形態では、第１方向Ｘに沿って一列に配列されている。
複数の第２ｐｉｎ接合部５１のレイアウトおよび複数の第２逆ｐｉｎ接合部５８のレイアウトは任意である。複数の第２ｐｉｎ接合部５１は、この形態では、第１方向Ｘに関して、第４装置領域３４３の両サイドにそれぞれ形成されている。複数の第２逆ｐｉｎ接合部５８は、第４装置領域３４３内において複数の第２ｐｉｎ接合部５１に挟まれた領域にそれぞれ形成されている。複数の第２逆ｐｉｎ接合部５８は、この形態では、第１方向Ｘに沿って一列に配列されている。
第４装置領域３４３の第２ｐｉｎ接合部５１は、第１主面１１の中央部を第１方向Ｘに横切る中央ラインを設定したとき、当該中央ラインに対して第３装置領域３４２の第１ｐｉｎ接合部３１と線対称となるレイアウトで形成されていることが好ましい。また、第４装置領域３４３の複数の第２ｐｉｎ接合部５１は、第１主面１１の中央部に対して第３装置領域３４２の第１ｐｉｎ接合部３１と点対称となるレイアウトで形成されていることが好ましい。
第４装置領域３４３の第２逆ｐｉｎ接合部５８は、第１主面１１の中央部を第１方向Ｘに横切る中央ラインを設定したとき、当該中央ラインに対して第３装置領域３４２の第１逆ｐｉｎ接合部３８と線対称となるレイアウトで形成されていることが好ましい。また、第４装置領域３４３の第２逆ｐｉｎ接合部５８は、第１主面１１の中央部に対して第３装置領域３４２の第１逆ｐｉｎ接合部３８と点対称となるレイアウトで形成されていることが好ましい。
複数の第２接合分離構造６５は、第４装置領域３４３内において複数の第２ｐｉｎ接合部５１を１対１対応の関係で取り囲んでいる。図２２では、第４装置領域３４３内の第２接合分離構造６５が太線によって示されている。各第２接合分離構造６５は、第４装置領域３４３内において第２ｐｉｎ接合部５１（第２Ｐ層５４）および第２ｐｎ接合部５５（第２内部Ｎ層５６）の境界を両サイドから挟み込むように第２ｐｉｎ接合部５１を取り囲むダブルトレンチ構造（二重溝構造）を有している。
第１パッド分離構造２７５は、第３装置領域３４２から離間して第１主面１１の一方側（第１側面１３Ａ側）の領域に形成されている。第２パッド分離構造２７６は、第４装置領域３４３から離間して第１主面１１の他方側（第２側面１３Ｂ側）の領域に形成されている。
中間絶縁層９１は、複数の第１ｐｉｎ開口９２、複数の第１逆ｐｉｎ開口９３、複数の第２ｐｉｎ開口９４および複数の第２逆ｐｉｎ開口９５を含む。
中間絶縁層９１は、複数の第１ｐｉｎ開口９２、複数の第１逆ｐｉｎ開口９３、複数の第２ｐｉｎ開口９４および複数の第２逆ｐｉｎ開口９５を含む。
複数の第１ｐｉｎ開口９２は、第１装置領域２１において第１ｐｉｎ接合部３１を露出させ、かつ、第３装置領域３４２において複数の第１ｐｉｎ接合部３１を１対１対応の関係で露出させている。複数の第１逆ｐｉｎ開口９３は、第１装置領域２１において第１逆ｐｉｎ接合部３８を露出させ、かつ、第３装置領域３４２において複数の第１逆ｐｉｎ接合部３８を１対１対応の関係で露出させている。
複数の第２ｐｉｎ開口９４は、第２装置領域２２において第２ｐｉｎ接合部５１を露出させ、かつ、第４装置領域３４３において複数の第２ｐｉｎ接合部５１を１対１対応の関係で露出させている。複数の第２逆ｐｉｎ開口９５は、第２装置領域２２において第２逆ｐｉｎ接合部５８を露出させ、かつ、第４装置領域３４３において複数の第２逆ｐｉｎ接合部５８を１対１対応の関係で露出させている。
第１電極層１０１は、第１装置領域２１において中間絶縁層９１を貫通して第１ｐｉｎ接合部３１および第１ダイオード対３７に電気的に接続され、かつ、第３装置領域３４２において中間絶縁層９１を貫通して複数の第１ｐｉｎ接合部３１および第１ダイオード対３７に電気的に接続されている。第１電極層１０１は、第１パッド部１０１Ａおよび第１配線部１０１Ｂを含む。
第１パッド部１０１Ａは、第１パッド分離構造２７５によって取り囲まれた領域に加えて、第３装置領域３４２を被覆している。第１パッド部１０１Ａは、第３装置領域３４２において中間絶縁層９１の上から複数の第１ｐｉｎ開口９２および複数の第１逆ｐｉｎ開口９３に入り込んでいる。
第１パッド部１０１Ａは、第３装置領域３４２における対応する第１ｐｉｎ開口９２内において対応する第１ｐｉｎ接合部３１に電気的に接続されている。第１パッド部１０１Ａは、第３装置領域３４２において第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
第１パッド部１０１Ａは、第３装置領域３４２における対応する第１ｐｉｎ開口９２内において対応する第１ｐｉｎ接合部３１に電気的に接続されている。第１パッド部１０１Ａは、第３装置領域３４２において第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
第１パッド部１０１Ａは、第３装置領域３４２における対応する第１逆ｐｉｎ開口９３内において対応する第１逆ｐｉｎ接合部３８に電気的に接続されている。第１パッド部１０１Ａは、第３装置領域３４２において第１逆ｐｉｎ接合部３８（具体的には第１逆Ｐ層３９）との間でオーミック接触を形成している。
第２電極層１０２は、第２装置領域２２において中間絶縁層９１を貫通して第２ｐｉｎ接合部５１および第２ダイオード対５７に電気的に接続され、かつ、第４装置領域３４３において中間絶縁層９１を貫通して複数の第２ｐｉｎ接合部５１および第２ダイオード対５７に電気的に接続されている。第２電極層１０２は、第２パッド部１０２Ａおよび第２配線部１０２Ｂを含む。
第２電極層１０２は、第２装置領域２２において中間絶縁層９１を貫通して第２ｐｉｎ接合部５１および第２ダイオード対５７に電気的に接続され、かつ、第４装置領域３４３において中間絶縁層９１を貫通して複数の第２ｐｉｎ接合部５１および第２ダイオード対５７に電気的に接続されている。第２電極層１０２は、第２パッド部１０２Ａおよび第２配線部１０２Ｂを含む。
第２パッド部１０２Ａは、第２パッド分離構造２７６によって取り囲まれた領域に加えて、第４装置領域３４３を被覆している。第２パッド部１０２Ａは、第４装置領域３４３において中間絶縁層９１の上から複数の第２ｐｉｎ開口９４および複数の第２逆ｐｉｎ開口９５に入り込んでいる。
第２パッド部１０２Ａは、第４装置領域３４３における対応する第２ｐｉｎ開口９４内において対応する第２ｐｉｎ接合部５１に電気的に接続されている。第２パッド部１０２Ａは、第４装置領域３４３において第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。
第２パッド部１０２Ａは、第４装置領域３４３における対応する第２ｐｉｎ開口９４内において対応する第２ｐｉｎ接合部５１に電気的に接続されている。第２パッド部１０２Ａは、第４装置領域３４３において第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。
第２パッド部１０２Ａは、第４装置領域３４３における対応する第２逆ｐｉｎ開口９５内において対応する第２逆ｐｉｎ接合部５８に電気的に接続されている。第２パッド部１０２Ａは、第４装置領域３４３において第２逆ｐｉｎ接合部５８（具体的には第２逆Ｐ層５９）との間でオーミック接触を形成している。
以上、ダイオードチップ３４１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。ダイオードチップ３４１の構造は、第２～第３実施形態にも組み込むことができる。
以上、ダイオードチップ３４１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。ダイオードチップ３４１の構造は、第２～第３実施形態にも組み込むことができる。
図２３は、図３の対応図であって、本発明の第５実施形態に係るダイオードチップ３５１の断面図である。以下、ダイオードチップ１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
ダイオードチップ３５１は、第１パッド領域２７３において第１パッド分離構造２７５によって取り囲まれた領域の表層部に形成されたｐ＋型の第１容量層３５２を含む。第１容量層３５２は、具体的には、第２半導体層１５の表層部に形成されている。第１容量層３５２は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。第１容量層３５２のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１容量層３５２のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
ダイオードチップ３５１は、第１パッド領域２７３において第１パッド分離構造２７５によって取り囲まれた領域の表層部に形成されたｐ＋型の第１容量層３５２を含む。第１容量層３５２は、具体的には、第２半導体層１５の表層部に形成されている。第１容量層３５２は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。第１容量層３５２のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１容量層３５２のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第１容量層３５２のｐ型不純物濃度は、第１逆ｐｉｎ接合部３８の第１逆Ｐ層３９（第２逆ｐｉｎ接合部５８の第２逆Ｐ層５９）のｐ型不純物濃度と等しくてもよい。このような第１容量層３５２は、第１逆ｐｉｎ接合部３８と同時に形成することによって得られる。第１容量層３５２は第２半導体層１５との間で第１表層寄生容量ＣＳ１を形成している。第１表層寄生容量ＣＳ１は、第１内部寄生容量Ｃ１に直列接続されている。
ダイオードチップ３５１は、第２パッド領域２７４において第２パッド分離構造２７６によって取り囲まれた領域の表層部に形成されたｐ＋型の第２容量層３５３を含む。第２容量層３５３は、具体的には、第２半導体層１５の表層部に形成されている。第２容量層３５３は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。第２容量層３５３のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２容量層３５３のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。
第２容量層３５３のｐ型不純物濃度は、第１逆ｐｉｎ接合部３８の第１逆Ｐ層３９（第２逆ｐｉｎ接合部５８の第２逆Ｐ層５９）のｐ型不純物濃度と等しくてもよい。このような第２容量層３５３は、第１逆ｐｉｎ接合部３８と同時に形成することによって得られる。第２容量層３５３は第２半導体層１５との間で第２表層寄生容量ＣＳ２を形成している。第２表層寄生容量ＣＳ２は、第２内部寄生容量Ｃ２に直列接続されている。
第２表層寄生容量ＣＳ２は、第１表層寄生容量ＣＳ１と等しいことが好ましい。つまり、第１容量層３５２は、平面視において第１層面積で形成され、第２容量層３５３は、平面視において第１層面積と等しい第２層面積で形成されていることが好ましい。また、第２容量層３５３は、第１容量層３５２のｐ型不純物濃度と等しいｐ型不純物濃度を有していることが好ましい。
第１電極層１０１の第１パッド部１０１Ａは、中間絶縁層９１を挟んで第１容量層３５２に対向している。第１パッド部１０１Ａは、第２半導体層１５（第１容量層３５２）との間で第１外部寄生容量ＣＯ１を形成している。第１外部寄生容量ＣＯ１は、第１表層寄生容量ＣＳ１に直列接続されている。
第２電極層１０２の第２パッド部１０２Ａは、中間絶縁層９１を挟んで第２容量層３５３に対向している。第２パッド部１０２Ａは、第２半導体層１５（第２容量層３５３）との間で第２外部寄生容量ＣＯ２を形成している。第２外部寄生容量ＣＯ２は、第２表層寄生容量ＣＳ２に直列接続されている。
第２電極層１０２の第２パッド部１０２Ａは、中間絶縁層９１を挟んで第２容量層３５３に対向している。第２パッド部１０２Ａは、第２半導体層１５（第２容量層３５３）との間で第２外部寄生容量ＣＯ２を形成している。第２外部寄生容量ＣＯ２は、第２表層寄生容量ＣＳ２に直列接続されている。
図２４は、図２３のダイオードチップ３５１の寄生容量を示す電気回路図である。図２４を参照して、ダイオードチップ３５１は、第１端子電極１２１、第２端子電極１２２、および、寄生容量回路２８３を含む。
寄生容量回路２８３は、第１外部寄生容量ＣＯ１、第１表層寄生容量ＣＳ１、第１内部寄生容量Ｃ１、第２外部寄生容量ＣＯ２、第２表層寄生容量ＣＳ２および第２内部寄生容量Ｃ２の直列回路からなり、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。第１パッド領域２７３側の合成容量ＣＰ１は、下記式（５）によって表され、第２パッド領域２７４側の合成容量ＣＰ２は、下記式（６）によって表される。
寄生容量回路２８３は、第１外部寄生容量ＣＯ１、第１表層寄生容量ＣＳ１、第１内部寄生容量Ｃ１、第２外部寄生容量ＣＯ２、第２表層寄生容量ＣＳ２および第２内部寄生容量Ｃ２の直列回路からなり、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。第１パッド領域２７３側の合成容量ＣＰ１は、下記式（５）によって表され、第２パッド領域２７４側の合成容量ＣＰ２は、下記式（６）によって表される。
前記式（５）を前記式（１）と比較して、ダイオードチップ３５１の合成容量ＣＰ１は、第１実施形態に係るダイオードチップ１の合成容量ＣＰ１未満である。また、前記式（６）を前記式（２）と比較して、ダイオードチップ３５１の合成容量ＣＰ２は、第１実施形態に係るダイオードチップ１の合成容量ＣＰ２未満である。
以上、ダイオードチップ３５１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ３５１によれば、ダイオードチップ１と比較して、第１外部寄生容量ＣＯ１に直列接続される寄生容量の個数を増加させることができる。また、ダイオードチップ３５１によれば、第２外部寄生容量ＣＯ２に直列接続される寄生容量の個数を増加させることができる。これにより、端子間容量ＣＴをさらに低減できる。ダイオードチップ３５１の構造は、第２～第４実施形態にも組み込むことができる。
以上、ダイオードチップ３５１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ３５１によれば、ダイオードチップ１と比較して、第１外部寄生容量ＣＯ１に直列接続される寄生容量の個数を増加させることができる。また、ダイオードチップ３５１によれば、第２外部寄生容量ＣＯ２に直列接続される寄生容量の個数を増加させることができる。これにより、端子間容量ＣＴをさらに低減できる。ダイオードチップ３５１の構造は、第２～第４実施形態にも組み込むことができる。
図２５は、図３の対応図であって、本発明の第６実施形態に係るダイオードチップ３６１の断面図である。ダイオードチップ３６１は、ダイオードチップ３５１の第１パッド領域２７３側の構造および第２パッド領域２７４側の構造を変更した形態を有している。以下、ダイオードチップ３５１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２５を参照して、ダイオードチップ３６１は、第１パッド領域２７３において第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されたｐ＋型の第１内部容量層３６２を含む。第１内部容量層３６２は、濃度保持層１８の一部を挟んで濃度低下層１７に対向している。
第１内部容量層３６２は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。また、第１内部容量層３６２は、少なくとも濃度保持層１８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１内部容量層３６２は、高濃度層１６のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。
第１内部容量層３６２は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。また、第１内部容量層３６２は、少なくとも濃度保持層１８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第１内部容量層３６２は、高濃度層１６のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。
第１内部容量層３６２のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第１内部容量層３６２のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第１内部容量層３６２のｐ型不純物濃度は、第１ｐｉｎ接合部３１の第１Ｐ層３４のｐ型不純物濃度と等しいことが好ましい。このような第１内部容量層３６２は、第１Ｐ層３４と同時に形成することによって得られる。第１内部容量層３６２は、第２半導体層１５との間で第１内部寄生容量Ｃ１を形成している。
ダイオードチップ３６１は、第２パッド領域２７４において第１半導体層１４（具体的には濃度保持層１８）および第２半導体層１５の境界部に形成されたｐ＋型の第２内部容量層３６３を含む。第２内部容量層３６３は、濃度保持層１８の一部を挟んで濃度低下層１７に対向している。
第２内部容量層３６３は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。また、第２内部容量層３６３は、少なくとも濃度保持層１８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２内部容量層３６３は、高濃度層１６のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。
第２内部容量層３６３は、第２半導体層１５のｎ型不純物濃度を超えるｐ型不純物濃度を有している。また、第２内部容量層３６３は、少なくとも濃度保持層１８のｐ型不純物濃度を超えるｐ型不純物濃度を有している。第２内部容量層３６３は、高濃度層１６のｐ型不純物濃度を超えるｐ型不純物濃度を有していてもよい。
第２内部容量層３６３のｐ型不純物濃度のピーク値は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下であってもよい。第２内部容量層３６３のｐ型不純物濃度のピーク値は、５×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であることが好ましい。第２内部容量層３６３のｐ型不純物濃度は、第２ｐｉｎ接合部５１の第２Ｐ層５４のｐ型不純物濃度と等しいことが好ましい。このような第２内部容量層３６３は、第２Ｐ層５４と同時に形成することによって得られる。第２内部容量層３６３は、第２半導体層１５との間で第２内部寄生容量Ｃ２を形成している。
以上、ダイオードチップ３６１によってもダイオードチップ３５１に対して述べた効果と同様の効果を奏することができる。ダイオードチップ３５１の構造は、第１～第４実施形態にも組み込むことができる。
図２６は、図８の対応図であって、本発明の第７実施形態に係るダイオードチップ３７１の平面図である。前述の第１～第６実施形態では、第１ダイオード対３７が、第１ｐｉｎ接合部３１との間で第１並列回路４２を形成し、第２ダイオード対５７が、第２ｐｉｎ接合部５１との間で第２並列回路６２を形成していた。
図２６は、図８の対応図であって、本発明の第７実施形態に係るダイオードチップ３７１の平面図である。前述の第１～第６実施形態では、第１ダイオード対３７が、第１ｐｉｎ接合部３１との間で第１並列回路４２を形成し、第２ダイオード対５７が、第２ｐｉｎ接合部５１との間で第２並列回路６２を形成していた。
これに対して、ダイオードチップ３７１では、第２ｐｉｎ接合部５１が、第１ダイオード対３７との間で第１並列回路１９２を形成し、第２ダイオード対５７が、第１ｐｉｎ接合部３１との間で第２並列回路１９３を形成している。以下、ダイオードチップ１等に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２６を参照して、ダイオードチップ３７１は、第１装置領域２１において１つの第１ｐｉｎ接合部３１、１つの第１ｐｎ接合部３５、および、１つの第１逆ｐｉｎ接合部３８を含む。第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８は、第１実施形態の場合と同様のレイアウトで形成されている。第１逆ｐｉｎ接合部３８は、第１ｐｎ接合部３５との間で第１ダイオード対３７を形成している。
図２６を参照して、ダイオードチップ３７１は、第１装置領域２１において１つの第１ｐｉｎ接合部３１、１つの第１ｐｎ接合部３５、および、１つの第１逆ｐｉｎ接合部３８を含む。第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８は、第１実施形態の場合と同様のレイアウトで形成されている。第１逆ｐｉｎ接合部３８は、第１ｐｎ接合部３５との間で第１ダイオード対３７を形成している。
ダイオードチップ３７１は、第２装置領域２２において１つの第２ｐｉｎ接合部５１、１つの第２ｐｎ接合部５５、および、１つの第２逆ｐｉｎ接合部５８を含む。第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８は、第１実施形態の場合と同様のレイアウトで形成されている。
第２ｐｉｎ接合部５１は、半導体チップ１０（第１半導体層１４）を介して第１ダイオード対３７との間で第１並列回路１９２を形成している。第２逆ｐｉｎ接合部５８は、第２ｐｎ接合部５５との間で第２ダイオード対５７を形成している。第２ダイオード対５７は、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎ接合部３１との間で第２並列回路１９３を形成している。第２並列回路１９３は、第１並列回路１９２との間でＴＶＳ回路１９４を形成している。
第２ｐｉｎ接合部５１は、半導体チップ１０（第１半導体層１４）を介して第１ダイオード対３７との間で第１並列回路１９２を形成している。第２逆ｐｉｎ接合部５８は、第２ｐｎ接合部５５との間で第２ダイオード対５７を形成している。第２ダイオード対５７は、半導体チップ１０（第１半導体層１４）を介して第１ｐｉｎ接合部３１との間で第２並列回路１９３を形成している。第２並列回路１９３は、第１並列回路１９２との間でＴＶＳ回路１９４を形成している。
第１電極層１０１は、第１装置領域２１において中間絶縁層９１を貫通して第１ｐｉｎ接合部３１に電気的に接続され、かつ、第２装置領域２２において中間絶縁層９１を貫通して第２ダイオード対５７に電気的に接続されている。第１電極層１０１は、第１パッド部１０１Ａおよび複数の第１配線部１０１Ｂを含む。
第１パッド部１０１Ａは、平面視において第１装置領域２１および第２装置領域２２から離間して第１パッド領域２７３の上に形成されている。第１パッド部１０１Ａは、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第１パッド部１０１Ａは、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。
第１パッド部１０１Ａは、平面視において第１装置領域２１および第２装置領域２２から離間して第１パッド領域２７３の上に形成されている。第１パッド部１０１Ａは、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第１パッド部１０１Ａは、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。
第１パッド部１０１Ａは、中間絶縁層９１を挟んで第１パッド分離構造２７５によって取り囲まれた領域（具体的には第２半導体層１５）に対向している。第１パッド部１０１Ａは、中間絶縁層９１を挟んで第１パッド分離構造２７５を被覆していてもよい。この場合、第１パッド部１０１Ａは、第１パッド分離構造２７５によって取り囲まれた領域の全域を被覆していてもよい。
複数の第１配線部１０１Ｂは、第１パッド部１０１Ａから第１装置領域２１および第２装置領域２２に向けて帯状にそれぞれ引き出されている。複数の第１配線部１０１Ｂは、第１装置領域２１（第１ｐｉｎ接合部３１）および第２装置領域２２（第２逆ｐｉｎ接合部５８）に対して１対１対応の関係でそれぞれ引き出されている。これにより、複数の第１配線部１０１Ｂは、平面視において櫛歯状に形成されている。第１配線部１０１Ｂの第１方向Ｘの幅は任意である。
第１装置領域２１側の第１配線部１０１Ｂは、中間絶縁層９１の上から第１ｐｉｎ開口９２に入り込んでいる。第１装置領域２１側の第１配線部１０１Ｂは、第１ｐｉｎ開口９２内において第１ｐｉｎ接合部３１に電気的に接続されている。第１装置領域２１側の第１配線部１０１Ｂは、第１ｐｉｎ接合部３１（具体的には第１Ｎ層３２）との間でオーミック接触を形成している。
第２装置領域２２側の第１配線部１０１Ｂは、中間絶縁層９１の上から第２逆ｐｉｎ開口９５に入り込んでいる。第２装置領域２２側の第１配線部１０１Ｂは、第２逆ｐｉｎ開口９５内において第２逆ｐｉｎ接合部５８に電気的に接続されている。第２装置領域２２側の第１配線部１０１Ｂは、第２逆ｐｉｎ接合部５８（具体的には第２逆Ｐ層５９）との間でオーミック接触を形成している。このようにして、第１電極層１０１は、第１ｐｉｎ接合部３１および第２ダイオード対５７を並列接続させている。
第２電極層１０２は、第１装置領域２１において中間絶縁層９１を貫通して第１ダイオード対３７に電気的に接続され、かつ、第２装置領域２２において中間絶縁層９１を貫通して第２ｐｉｎ接合部５１に電気的に接続されている。第２電極層１０２は、第２パッド部１０２Ａおよび複数の第２配線部１０２Ｂを含む。
第２パッド部１０２Ａは、平面視において第１装置領域２１および第２装置領域２２から離間して第２パッド領域２７４の上に形成されている。第２パッド部１０２Ａは、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第２パッド部１０２Ａは、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。
第２パッド部１０２Ａは、平面視において第１装置領域２１および第２装置領域２２から離間して第２パッド領域２７４の上に形成されている。第２パッド部１０２Ａは、この形態では、平面視において第１装置領域２１および第２装置領域２２に重ならない領域に形成されている。第２パッド部１０２Ａは、平面視において第１装置領域２１の一部および第２装置領域２２の一部に重なっていてもよい。
第２パッド部１０２Ａは、中間絶縁層９１を挟んで第２パッド分離構造２７６によって取り囲まれた領域（具体的には第２半導体層１５）に対向している。第２パッド部１０２Ａは、中間絶縁層９１を挟んで第２パッド分離構造２７６を被覆していてもよい。この場合、第２パッド部１０２Ａは、第２パッド分離構造２７６によって取り囲まれた領域の全域を被覆していてもよい。
複数の第２配線部１０２Ｂは、第２パッド部１０２Ａから第１装置領域２１および第２装置領域２２に向けて帯状にそれぞれ引き出されている。複数の第２配線部１０２Ｂは、第１装置領域２１（第１逆ｐｉｎ接合部３８）および第２装置領域２２（第２ｐｉｎ接合部５１）に対して１対１対応の関係でそれぞれ引き出されている。これにより、複数の第２配線部１０２Ｂは、平面視において櫛歯状に形成されている。
複数の第２配線部１０２Ｂは、第２方向Ｙに複数の第１配線部１０１Ｂに対向している。第２配線部１０２Ｂの第１方向Ｘの幅は任意である。第２配線部１０２Ｂの第１方向Ｘの幅は、第１配線部１０１Ｂの第１方向Ｘの幅と等しいことが好ましい。第２配線部１０２Ｂの第２方向Ｙの長さは任意である。第２配線部１０２Ｂの第２方向Ｙの長さは、第１配線部１０１Ｂの第２方向Ｙの長さと等しいことが好ましい。
第１装置領域２１側の第２配線部１０２Ｂは、中間絶縁層９１の上から第１逆ｐｉｎ開口９３に入り込んでいる。第１装置領域２１側の第２配線部１０２Ｂは、第１逆ｐｉｎ開口９３内において第１逆ｐｉｎ接合部３８に電気的に接続されている。第１装置領域２１側の第２配線部１０２Ｂは、第１逆ｐｉｎ接合部３８（具体的には第１逆Ｐ層３９）との間でオーミック接触を形成している。
第２装置領域２２側の第２配線部１０２Ｂは、中間絶縁層９１の上から第２ｐｉｎ開口９４に入り込んでいる。第２装置領域２２側の第２配線部１０２Ｂは、第２ｐｉｎ開口９４内において第２ｐｉｎ接合部５１に電気的に接続されている。第２装置領域２２側の第２配線部１０２Ｂは、第２ｐｉｎ接合部５１（具体的には第２Ｎ層５２）との間でオーミック接触を形成している。このようにして、第２電極層１０２は、第１ダイオード対３７および第２ｐｉｎ接合部５１を並列接続させている。
図２７は、図２６のダイオードチップ３７１の電気回路図である。図２７を参照して、ダイオードチップ３７１は、第１端子電極１２１、第２端子電極１２２およびＴＶＳ回路１９４を含む。ＴＶＳ回路１９４は、第１並列回路１９２および第２並列回路１９３が直列接続された直列回路からなり、第１端子電極１２１および第２端子電極１２２に電気的に接続されている。
第１並列回路１９２は、第２ｐｉｎダイオードＤ２および第１ダイオード対３７を含む。第１ダイオード対３７は、第１逆ｐｉｎダイオードＤＲ１および第１ツェナーダイオードＤＺ１を含む。第２ｐｉｎダイオードＤ２のカソードは、第２端子電極１２２に電気的に接続されている。
第１ダイオード対３７は、第１逆ｐｉｎダイオードＤＲ１のカソードが第１ツェナーダイオードＤＺ１のカソードに逆バイアス接続された逆直列回路からなる。第１逆ｐｉｎダイオードＤＲ１のアノードは、第２端子電極１２２に電気的に接続されている。第１ツェナーダイオードＤＺ１のアノードは、第２ｐｉｎダイオードＤ２のアノードに逆バイアス接続されている。
第１ダイオード対３７は、第１逆ｐｉｎダイオードＤＲ１のカソードが第１ツェナーダイオードＤＺ１のカソードに逆バイアス接続された逆直列回路からなる。第１逆ｐｉｎダイオードＤＲ１のアノードは、第２端子電極１２２に電気的に接続されている。第１ツェナーダイオードＤＺ１のアノードは、第２ｐｉｎダイオードＤ２のアノードに逆バイアス接続されている。
第２並列回路１９３は、第１ｐｉｎダイオードＤ１および第２ダイオード対５７を含む。第２ダイオード対５７は、第２逆ｐｉｎダイオードＤＲ２および第２ツェナーダイオードＤＺ２を含む。第１ｐｉｎダイオードＤ１のカソードは、第１端子電極１２１に電気的に接続されている。第１ｐｉｎダイオードＤ１のアノードは、第２ｐｉｎダイオードＤ２のアノードおよび第１ツェナーダイオードＤＺ１のアノードに逆バイアス接続されている。
第２ダイオード対５７は、第２逆ｐｉｎダイオードＤＲ２のカソードが第２ツェナーダイオードＤＺ２のカソードに逆バイアス接続された逆直列回路からなる。第２逆ｐｉｎダイオードＤＲ２のアノードは、第１端子電極１２１に電気的に接続されている。第２ツェナーダイオードＤＺ２のアノードは、第１ｐｉｎダイオードＤ１のアノード、第１ツェナーダイオードＤＺ１のアノードおよび第２ｐｉｎダイオードＤ２のアノードに逆バイアス接続されている。
ダイオードチップ３７１は、第１端子電極１２１および第２端子電極１２２の双方向に電流を流すことができる双方向デバイスである。すなわち、第１端子電極１２１および第２端子電極１２２の間に第１端子電極１２１を正とする所定の閾値電圧以上の電圧が印加されると、第１端子電極１２１から第２ダイオード対５７および第２ｐｉｎダイオードＤ２を介して第２端子電極１２２に電流が流れる。
一方、第１端子電極１２１および第２端子電極１２２の間に第２端子電極１２２を正とする所定の閾値電圧以上の電圧が印加されると、第２端子電極１２２から第１ダイオード対３７および第１ｐｉｎダイオードＤ１を介して第１端子電極１２１に電流が流れる。
第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８のレイアウトに対する第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８のレイアウトの対称性を高めることにより、双方向デバイスとしての電気的特性を向上できる。つまり、第１端子電極１２１から第２端子電極１２２に向けて電流が流れた場合の電気的特性が、第２端子電極１２２から第１端子電極１２１に向けて電流が流れた場合の電気的特性と等しくなる。
第１ｐｉｎ接合部３１、第１ｐｎ接合部３５および第１逆ｐｉｎ接合部３８のレイアウトに対する第２ｐｉｎ接合部５１、第２ｐｎ接合部５５および第２逆ｐｉｎ接合部５８のレイアウトの対称性を高めることにより、双方向デバイスとしての電気的特性を向上できる。つまり、第１端子電極１２１から第２端子電極１２２に向けて電流が流れた場合の電気的特性が、第２端子電極１２２から第１端子電極１２１に向けて電流が流れた場合の電気的特性と等しくなる。
以上、ダイオードチップ３７１によってもダイオードチップ１に対して述べた効果と同様の効果を奏することができる。また、ダイオードチップ１によれば、電気的な接続形態の観点からも電気的特性を向上できる。
すなわち、ダイオードチップ３７１では、第２ｐｉｎ接合部５１が第１ダイオード対３７との間で第１並列回路１９２を形成し、第２ダイオード対５７が第１ｐｉｎ接合部３１との間で第２並列回路１９３を形成している。ダイオードチップ３７１では、第１電極層１０１が第１ｐｉｎ接合部３１および第２ダイオード対５７に電気的に接続され、第２電極層１０２が第１ダイオード対３７および第２ｐｉｎ接合部５１に電気的に接続されている。
すなわち、ダイオードチップ３７１では、第２ｐｉｎ接合部５１が第１ダイオード対３７との間で第１並列回路１９２を形成し、第２ダイオード対５７が第１ｐｉｎ接合部３１との間で第２並列回路１９３を形成している。ダイオードチップ３７１では、第１電極層１０１が第１ｐｉｎ接合部３１および第２ダイオード対５７に電気的に接続され、第２電極層１０２が第１ダイオード対３７および第２ｐｉｎ接合部５１に電気的に接続されている。
このような構造によれば、第１装置領域２１において第１ダイオード対３７を介して第１ｐｉｎ接合部３１に電流を流し込むことができる。また、第２装置領域２２において第２ダイオード対５７を介して第２ｐｉｎ接合部５１に電流を流し込むことができる。これにより、電流経路を短縮できるから、半導体チップ１０（第１半導体層１４）の抵抗成分による影響を低減できる。その結果、抵抗成分の減少分に応じて、最大電流能力ＩＰＰを増加させ、クランプ電圧ＶＣＬを低減させることができる。ダイオードチップ３７１の構造は、第２～第６実施形態にも組み込むことができる。
図２８Ａ～図２８Ｙは、第１～第７実施形態に係るダイオードチップ（符号省略）に適用される製造方法の一例を説明するための断面図である。以下では、第１実施形態に係るダイオードチップ１が製造される例について説明する。
まず、図２８Ａを参照して、半導体チップ１０（具体的には高濃度層１６）のベースとなるｐ＋＋型のシリコン製の半導体ウエハ４０１が用意される。半導体ウエハ４０１のｐ型不純物は、ホウ素であってもよい。
まず、図２８Ａを参照して、半導体チップ１０（具体的には高濃度層１６）のベースとなるｐ＋＋型のシリコン製の半導体ウエハ４０１が用意される。半導体ウエハ４０１のｐ型不純物は、ホウ素であってもよい。
次に、図２８Ｂを参照して、エピタキシャル成長法によって、半導体ウエハ４０１の主面からシリコンが結晶成長される。この工程では、半導体ウエハ４０１から結晶成長途中のシリコンにｐ型不純物が拡散する。これにより、濃度低下層１７のベースとなるｐ＋型の第１エピタキシャル層４０２が、半導体ウエハ４０１の上に形成される。
次に、図２８Ｃを参照して、ｐ型不純物（たとえばホウ素）が第１エピタキシャル層４０２の表層部に導入される。ｐ型不純物は、イオン注入法によって第１エピタキシャル層４０２の表層部に導入されてもよい。これにより、第１エピタキシャル層４０２の表層部のｐ型不純物濃度が高められる。
次に、図２８Ｃを参照して、ｐ型不純物（たとえばホウ素）が第１エピタキシャル層４０２の表層部に導入される。ｐ型不純物は、イオン注入法によって第１エピタキシャル層４０２の表層部に導入されてもよい。これにより、第１エピタキシャル層４０２の表層部のｐ型不純物濃度が高められる。
次に、図２８Ｄを参照して、エピタキシャル成長法によって、第１エピタキシャル層４０２からシリコンが結晶成長される。これにより、濃度保持層１８のベースとなる第２エピタキシャル層４０３が、第１エピタキシャル層４０２の上に形成される。第２エピタキシャル層４０３の導電型は、ｎ型であってもよいし、ｐ型であってもよい。
次に、ダイオードチップ１にそれぞれ対応した複数のチップ領域４０４、および、複数のチップ領域４０４を区画する切断予定領域４０５が設定される。図２８Ｄでは、１つのチップ領域４０４が図示されている（以下、同じ。）。複数のチップ領域４０４は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて行列状に設定される。切断予定領域４０５は、第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定され、複数のチップ領域４０４を区画する。
次に、ダイオードチップ１にそれぞれ対応した複数のチップ領域４０４、および、複数のチップ領域４０４を区画する切断予定領域４０５が設定される。図２８Ｄでは、１つのチップ領域４０４が図示されている（以下、同じ。）。複数のチップ領域４０４は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて行列状に設定される。切断予定領域４０５は、第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定され、複数のチップ領域４０４を区画する。
次に、各チップ領域４０４の第２エピタキシャル層４０３の表層部において、第１ｐｎ接合部３５の第１内部Ｎ層３６（第１逆ｐｉｎ接合部３８の第１逆Ｎ層４１）、および、第２ｐｎ接合部５５の第２内部Ｎ層５６（第２逆ｐｉｎ接合部５８の第２逆Ｎ層６１）を形成すべき領域に、ｎ型不純物（たとえばヒ素および／または燐）が選択的に導入される。ｎ型不純物は、イオン注入マスク（図示せず）を介するイオン注入法によって第２エピタキシャル層４０３の表層部に導入されてもよい。
また、各チップ領域４０４の第２エピタキシャル層４０３の表層部において、第１ｐｉｎ接合部３１の第１Ｐ層３４および第２ｐｉｎ接合部５１の第２Ｐ層５４を形成すべき領域に、ｐ型不純物（たとえばホウ素）が選択的に導入される。また、各チップ領域４０４の第２エピタキシャル層４０３の表層部において外側不純物層８０の下側領域８２を形成すべき領域に、ｐ型不純物が選択的に導入される。外側不純物層８０用のｐ型不純物は、切断予定領域４０５を跨がるように各チップ領域４０４の周縁部に導入される。ｐ型不純物は、イオン注入マスク（図示せず）を介するイオン注入法によって第２エピタキシャル層４０３の表層部に導入されてもよい。
次に、図２８Ｅを参照して、第１エピタキシャル層４０２の表層部に導入されたｐ型不純物、および、第２エピタキシャル層４０３の表層部に導入されたｐ型不純物およびｎ型不純物が、ドライブイン処理法によって拡散される。これにより、第１エピタキシャル層４０２の表層部に導入されたｐ型不純物が、第２エピタキシャル層４０３内に拡散し、濃度保持層１８が形成される。
第２エピタキシャル層４０３の表層部に導入されたｐ型不純物およびｎ型不純物は、第１Ｐ層３４、第１内部Ｎ層３６（第１逆Ｎ層４１）、第２Ｐ層５４、第２内部Ｎ層５６（第２逆Ｎ層６１）および下側領域８２のベースとなる。半導体ウエハ４０１、第１エピタキシャル層４０２および第２エピタキシャル層４０３は、第１半導体層１４のベースとなる。濃度保持層１８は、イオン注入法および不純物拡散法に代えて、ｐ型不純物の導入を伴うエピタキシャル成長法によって比較的高濃度な第２エピタキシャル層４０３を直接形成することによっても得られる。
次に、図２８Ｆを参照して、ｎ型不純物の導入を伴うエピタキシャル成長法によって、第２エピタキシャル層４０３からシリコンが結晶成長される。この工程では、第２エピタキシャル層４０３から結晶成長途中のシリコンにｐ型不純物およびｎ型不純物が拡散する。これにより、第２半導体層１５のベースとなる第３エピタキシャル層４０６が、第２エピタキシャル層４０３の上に形成される。
また、第１内部Ｎ層３６（第１逆Ｎ層４１）、第２内部Ｎ層５６（第２逆Ｎ層６１）、第１Ｐ層３４、第２Ｐ層５４および下側領域８２が、第２エピタキシャル層４０３および第３エピタキシャル層４０６の境界部に形成される。また、第１ｐｎ接合部３５および第２ｐｎ接合部５５が、第２エピタキシャル層４０３および第３エピタキシャル層４０６の境界部に形成される。
図２８Ａ～図２８Ｆの工程を経て、半導体ウエハ４０１、第１エピタキシャル層４０２、第２エピタキシャル層４０３および第３エピタキシャル層４０６を含む半導体ウエハ構造４０７が形成される。半導体ウエハ構造４０７は、一方側の第１ウエハ主面４０８および他方側の第２ウエハ主面４０９を有している。第１ウエハ主面４０８および第２ウエハ主面４０９は、半導体チップ１０の第１主面１１および第２主面１２にそれぞれ対応している。
次に、図２８Ｇを参照して、所定パターンを有するイオン注入マスク４１０が、第１ウエハ主面４０８の上に形成される。イオン注入マスク４１０は、各チップ領域４０４および切断予定領域４０５において外側不純物層８０の上側領域８１を形成すべき領域を露出させ、それら以外の領域を被覆している。
次に、ｐ型不純物（たとえばホウ素）が、イオン注入マスク４１０を介して第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に導入される。これにより、外側不純物層８０の上側領域８１が各チップ領域４０４および切断予定領域４０５において第１ウエハ主面４０８の表層部に形成される。
次に、ｐ型不純物（たとえばホウ素）が、イオン注入マスク４１０を介して第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に導入される。これにより、外側不純物層８０の上側領域８１が各チップ領域４０４および切断予定領域４０５において第１ウエハ主面４０８の表層部に形成される。
次に、図２８Ｈを参照して、所定パターンを有するハードマスク４１１が、第１ウエハ主面４０８の上に形成される。ハードマスク４１１は、各チップ領域４０４において複数のトレンチ４１２を形成すべき領域を露出させ、それら以外の領域を被覆している。複数のトレンチ４１２は、領域分離トレンチ２４、第１接合分離トレンチ４６、第２接合分離トレンチ６６、シールドトレンチ７４、第１パッド分離トレンチ２７７および第２パッド分離トレンチ２８０を含む。
ハードマスク４１１は、ＣＶＤ（Chemical Vapor Deposition）法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。ハードマスク４１１に対するパターニングは、エッチングマスクを介するエッチング法によって行われてもよい。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。
次に、ハードマスク４１１を介するエッチング法によって、第１ウエハ主面４０８の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ（Reactive Ion Etching）法であることが好ましい。これにより、複数のトレンチ４１２が第１ウエハ主面４０８に形成される。ハードマスク４１１は、その後、除去される。
次に、ハードマスク４１１を介するエッチング法によって、第１ウエハ主面４０８の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ（Reactive Ion Etching）法であることが好ましい。これにより、複数のトレンチ４１２が第１ウエハ主面４０８に形成される。ハードマスク４１１は、その後、除去される。
次に、図２８Ｉを参照して、第１ベース絶縁層４１３が、第１ウエハ主面４０８の上に形成される。第１ベース絶縁層４１３は、領域分離絶縁層２５、第１接合分離絶縁層４７、第２接合分離絶縁層６７、シールド絶縁層７５、第１パッド分離絶縁層２７８および第２パッド分離絶縁層２８１のベースとなる。
第１ベース絶縁層４１３は、第１ウエハ主面４０８および複数のトレンチ４１２の内壁に沿って膜状に形成される。第１ベース絶縁層４１３は、ＣＶＤ法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。第１ベース絶縁層４１３は、この形態では、熱酸化処理法によって形成される。
第１ベース絶縁層４１３は、第１ウエハ主面４０８および複数のトレンチ４１２の内壁に沿って膜状に形成される。第１ベース絶縁層４１３は、ＣＶＤ法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。第１ベース絶縁層４１３は、この形態では、熱酸化処理法によって形成される。
次に、ポリシリコン層４１４が、第１ベース絶縁層４１３の上に形成される。ポリシリコン層４１４は、領域分離構造２３のポリシリコン２６、第１接合分離構造４５のポリシリコン４８、第２接合分離構造６５のポリシリコン６８、シールド構造７１のポリシリコン７６、第１パッド分離構造２７５のポリシリコン２７９および第２パッド分離構造２７６のポリシリコン２８２のベースとなる。ポリシリコン層４１４は、第１ベース絶縁層４１３を挟んで複数のトレンチ４１２を埋め、第１ウエハ主面４０８を被覆する。ポリシリコン層４１４は、ＣＶＤ法によって形成されてもよい。
次に、図２８Ｊを参照して、ポリシリコン層４１４の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。ポリシリコン層４１４は、第１ベース絶縁層４１３が露出するまで除去される。
次に、第１ベース絶縁層４１３の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース絶縁層４１３は、第１ウエハ主面４０８が露出するまで除去される。第１ベース絶縁層４１３のうち第１ウエハ主面４０８を被覆する部分は、中間絶縁層９１の一部として残存させてもよい。これにより、領域分離構造２３、第１接合分離構造４５、第２接合分離構造６５、シールド構造７１、第１パッド分離構造２７５および第２パッド分離構造２７６が、各チップ領域４０４に形成される。
次に、第１ベース絶縁層４１３の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。第１ベース絶縁層４１３は、第１ウエハ主面４０８が露出するまで除去される。第１ベース絶縁層４１３のうち第１ウエハ主面４０８を被覆する部分は、中間絶縁層９１の一部として残存させてもよい。これにより、領域分離構造２３、第１接合分離構造４５、第２接合分離構造６５、シールド構造７１、第１パッド分離構造２７５および第２パッド分離構造２７６が、各チップ領域４０４に形成される。
次に、図２８Ｋを参照して、所定パターンを有するイオン注入マスク４１５が、第１ウエハ主面４０８の上に形成される。イオン注入マスク４１５は、各チップ領域４０４において第１ｐｉｎ接合部３１の第１Ｎ層３２および第２ｐｉｎ接合部５１の第２Ｎ層５２を形成すべき領域を露出させ、それら以外の領域を被覆している。
次に、ｎ型不純物（たとえば燐）が、イオン注入マスク４１５を介して第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に導入される。これにより、第１Ｎ層３２および第２Ｎ層５２が、各チップ領域４０４において第１ウエハ主面４０８の表層部に形成される。また、第１Ｎ層３２、第１Ｉ層３３および第１Ｐ層３４を含む第１ｐｉｎ接合部３１、ならびに、第２Ｎ層５２、第２Ｉ層５３および第２Ｐ層５４を含む第２ｐｉｎ接合部５１が、各チップ領域４０４において第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に形成される。イオン注入マスク４１５は、その後、除去される。
次に、ｎ型不純物（たとえば燐）が、イオン注入マスク４１５を介して第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に導入される。これにより、第１Ｎ層３２および第２Ｎ層５２が、各チップ領域４０４において第１ウエハ主面４０８の表層部に形成される。また、第１Ｎ層３２、第１Ｉ層３３および第１Ｐ層３４を含む第１ｐｉｎ接合部３１、ならびに、第２Ｎ層５２、第２Ｉ層５３および第２Ｐ層５４を含む第２ｐｉｎ接合部５１が、各チップ領域４０４において第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に形成される。イオン注入マスク４１５は、その後、除去される。
次に、図２８Ｌを参照して、所定パターンを有するイオン注入マスク４１６が、第１ウエハ主面４０８の上に形成される。イオン注入マスク４１６は、各チップ領域４０４において第１逆ｐｉｎ接合部３８の第１逆Ｐ層３９および第２逆ｐｉｎ接合部５８の第２逆Ｐ層５９を形成すべき領域を露出させ、それら以外の領域を被覆している。
次に、ｐ型不純物（たとえばホウ素）が、イオン注入マスク４１６を介して第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に導入される。これにより、第１逆Ｐ層３９および第２逆Ｐ層５９が、各チップ領域４０４において第１ウエハ主面４０８の表層部に形成される。また、第１逆Ｐ層３９、第１逆Ｉ層４０および第１逆Ｎ層４１を含む第１逆ｐｉｎ接合部３８、ならびに、第２逆Ｐ層５９、第２逆Ｉ層６０および第２逆Ｎ層６１を含む第２逆ｐｉｎ接合部５８が、各チップ領域４０４において第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に形成される。イオン注入マスク４１６は、その後、除去される。図２８Ｌの工程は、図２８Ｋの工程に先立って実施されてもよい。
次に、ｐ型不純物（たとえばホウ素）が、イオン注入マスク４１６を介して第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に導入される。これにより、第１逆Ｐ層３９および第２逆Ｐ層５９が、各チップ領域４０４において第１ウエハ主面４０８の表層部に形成される。また、第１逆Ｐ層３９、第１逆Ｉ層４０および第１逆Ｎ層４１を含む第１逆ｐｉｎ接合部３８、ならびに、第２逆Ｐ層５９、第２逆Ｉ層６０および第２逆Ｎ層６１を含む第２逆ｐｉｎ接合部５８が、各チップ領域４０４において第１ウエハ主面４０８（第３エピタキシャル層４０６）の表層部に形成される。イオン注入マスク４１６は、その後、除去される。図２８Ｌの工程は、図２８Ｋの工程に先立って実施されてもよい。
次に、図２８Ｍを参照して、中間絶縁層９１のベースとなる第２ベース絶縁層４１７が、第１ウエハ主面４０８の上に形成される。第２ベース絶縁層４１７は、この形態では、第１ウエハ主面４０８側からこの順に積層された第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を含むＯＮＯ積層構造を有している。第１酸化シリコン層は、ＣＶＤ法または酸化処理法（たとえば熱酸化処理法）によって形成されてもよい。窒化シリコン層および第２酸化シリコン層は、ＣＶＤ法によってそれぞれ形成されてもよい。
次に、図２８Ｎを参照して、所定パターンを有するレジストマスク４１８が、第２ベース絶縁層４１７の上に形成される。レジストマスク４１８は、各チップ領域４０４の第２ベース絶縁層４１７において第１ｐｉｎ開口９２、第１逆ｐｉｎ開口９３、第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５を形成すべき領域を露出させ、それら以外の領域を被覆している。
次に、レジストマスク４１８を介するエッチング法によって、第２ベース絶縁層４１７の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１ｐｉｎ開口９２、第１逆ｐｉｎ開口９３、第２ｐｉｎ開口９４および第２逆ｐｉｎ開口９５が各チップ領域４０４の第２ベース絶縁層４１７に形成される。レジストマスク４１８は、その後、除去される。
次に、図２８Ｏを参照して、第１電極層１０１および第２電極層１０２のベースとなるベース電極層４１９が、第２ベース絶縁層４１７の上に形成される。ベース電極層４１９は、純Ｃｕ層（純度が９９％以上のＣｕ層）、純Ａｌ層（純度が９９％以上のＡｌ層）、ＡｌＳｉ合金層、ＡｌＣｕ合金層およびＡｌＳｉＣｕ合金層のうちの少なくとも１つを含んでいてもよい。ベース電極層４１９は、スパッタ法および／または蒸着法によって形成されてもよい。
次に、図２８Ｐを参照して、所定パターンを有するレジストマスク４２０が、ベース電極層４１９の上に形成される。レジストマスク４２０は、各チップ領域４０４のベース電極層４１９において第１電極層１０１および第２電極層１０２を形成すべき領域を被覆し、それら以外の領域を露出させている。
次に、レジストマスク４２０を介するエッチング法によって、ベース電極層４１９の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、各チップ領域４０４に第１電極層１０１および第２電極層１０２に形成される。レジストマスク４２０は、その後、除去される。
次に、レジストマスク４２０を介するエッチング法によって、ベース電極層４１９の不要な部分が除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、各チップ領域４０４に第１電極層１０１および第２電極層１０２に形成される。レジストマスク４２０は、その後、除去される。
次に、図２８Ｑを参照して、パッシベーション層１１２が、第２ベース絶縁層４１７の上に形成される。パッシベーション層１１２は、第２ベース絶縁層４１７の上において第１電極層１０１および第２電極層１０２を被覆する。パッシベーション層１１２は、この形態では、窒化シリコンを含む。パッシベーション層１１２は、ＣＶＤ法によって形成されてもよい。
次に、図２８Ｒを参照して、樹脂層１１３が、パッシベーション層１１２の上に形成される。樹脂層１１３は、感光性樹脂（この形態ではポリイミド）をパッシベーション層１１２の上に塗布することによって形成される。これにより、パッシベーション層１１２および樹脂層１１３を含む最上絶縁層１１１が形成される。
次に、図２８Ｓを参照して、樹脂層１１３が、第１パッド開口１１４、第２パッド開口１１５および切断予定領域４０５に対応したパターンで露光された後、現像される。これにより、第１パッド開口１１４、第２パッド開口１１５および切断予定領域４０５に対応したパターンを有する複数の開口４２１が、樹脂層１１３に形成される。
次に、図２８Ｓを参照して、樹脂層１１３が、第１パッド開口１１４、第２パッド開口１１５および切断予定領域４０５に対応したパターンで露光された後、現像される。これにより、第１パッド開口１１４、第２パッド開口１１５および切断予定領域４０５に対応したパターンを有する複数の開口４２１が、樹脂層１１３に形成される。
次に、図２８Ｔを参照して、パッシベーション層１１２において樹脂層１１３の開口４２１から露出する部分が、樹脂層１１３をマスクとして利用したエッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第１パッド開口１１４、第２パッド開口１１５およびダイシングストリート４２２が、最上絶縁層１１１に形成される。ダイシングストリート４２２は、切断予定領域４０５に沿う格子状に形成される。
次に、図２８Ｕを参照して、第２ベース絶縁層４１７においてダイシングストリート４２２から露出する部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。これにより、第２ベース絶縁層４１７において各チップ領域４０４を被覆する部分が中間絶縁層９１として分割される。
次に、第１ウエハ主面４０８においてダイシングストリート４２２から露出する部分が、エッチング法によってさらに除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ法であることが好ましい。エッチング法は、ボッシュプロセスであることがさらに好ましい。これにより、複数のチップ領域４０４を区画するダイシング溝４２３が、第１ウエハ主面４０８に形成される。
ダイシング溝４２３は、第３エピタキシャル層４０６、第２エピタキシャル層４０３および第１エピタキシャル層４０２を貫通して、半導体ウエハ４０１（具体的には高濃度層１６）の厚さ方向途中部に至る。これにより、第１エピタキシャル層４０２が濃度低下層１７となり、第２エピタキシャル層４０３が濃度保持層１８となり、第３エピタキシャル層４０６が第２半導体層１５となる。
次に、図２８Ｖを参照して、側面絶縁層１３１のベースとなる第３ベース絶縁層４２４が、第１ウエハ主面４０８の上に形成される。第３ベース絶縁層４２４は、ダイシング溝４２３の内壁に沿って膜状に形成され、かつ、第１ウエハ主面４０８側の構造物を一括して被覆する。第３ベース絶縁層４２４は、この形態では、酸化シリコンを含む。第３ベース絶縁層４２４は、ＣＶＤ法によって形成されてもよい。
次に、図２８Ｗを参照して、第３ベース絶縁層４２４の不要な部分が、エッチング法によって除去される。エッチング法は、ウエットエッチング法および／またはドライエッチング法であってもよい。エッチング法は、ドライエッチング法の一例としてのＲＩＥ法であることが好ましい。これにより、第３ベース絶縁層４２４においてダイシング溝４２３の側面を被覆する部分以外の部分が除去される。
次に、図２８Ｘを参照して、第１端子電極１２１および第２端子電極１２２が、各チップ領域４０４に形成される。第１端子電極１２１および第２端子電極１２２は、この形態では、第１ウエハ主面４０８側からこの順に積層されたＮｉ層、Ｐｄ層およびＡｕ層を含む積層構造を有している。Ｎｉ層、Ｐｄ層およびＡｕ層は、電解めっき法および／または無電解めっき法によってそれぞれ形成されてもよい。
次に、図２８Ｙを参照して、第２ウエハ主面４０９が、ダイシング溝４２３に連通するまで研削される。これにより、半導体ウエハ構造４０７が半導体チップ１０となり、複数のダイオードチップ１が１枚の半導体ウエハ構造４０７から切り出される。第２ウエハ主面４０９の研削工程は、第２ウエハ主面４０９がダイシング溝４２３に連通した後も継続されてもよい。つまり、第２ウエハ主面４０９の研削工程は、半導体チップ１０（高濃度層１６）の薄膜化工程を含んでいてもよい。以上を含む工程を経て、ダイオードチップ１が製造される。
本発明の実施形態は、さらに他の形態で実施できる。
前述の各実施形態において、第１ｐｉｎ接合部３１および第１逆ｐｉｎ接合部３８の配置が入れ替えられ、第２ｐｉｎ接合部５１および第２逆ｐｉｎ接合部５８の配置が入れ替えられてもよい。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。この場合、第１ｐｉｎダイオードＤ１、第１ツェナーダイオードＤＺ１、第１逆ｐｉｎダイオードＤＲ１、第２ｐｉｎダイオードＤ２、第２ツェナーダイオードＤＺ２、第２逆ｐｉｎダイオードＤＲ２の極性方向がそれぞれ逆向きになる。
前述の各実施形態において、第１ｐｉｎ接合部３１および第１逆ｐｉｎ接合部３８の配置が入れ替えられ、第２ｐｉｎ接合部５１および第２逆ｐｉｎ接合部５８の配置が入れ替えられてもよい。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。この場合、第１ｐｉｎダイオードＤ１、第１ツェナーダイオードＤＺ１、第１逆ｐｉｎダイオードＤＲ１、第２ｐｉｎダイオードＤ２、第２ツェナーダイオードＤＺ２、第２逆ｐｉｎダイオードＤＲ２の極性方向がそれぞれ逆向きになる。
前述の各実施形態において、シールド構造７１を有さない構造が採用されてもよい。また、前述の各実施形態において、外側不純物層８０を有さない構造が採用されてもよい。また、前述の各実施形態において、側面絶縁層１３１を有さない構造が採用されてもよい。この場合、半導体チップ１０の側面１３Ａ～側面１３Ｄはチップ本体２のチップ側面５Ａ～５Ｄの一部をそれぞれ形成する。
前述の各実施形態において、濃度保持層１８を有さない第１半導体層１４（半導体チップ１０）が形成され、濃度低下層１７との間でｐｎ接合を形成する第１内部Ｎ層３６（第２内部Ｎ層５６）が採用されてもよい。ただし、この場合、実際の耐圧（具体的にはブレークダウン電圧ＶＢ）が目標の耐圧から変動する可能性がある点に留意する。
この明細書は、第１～第１１実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第１１実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第１１実施形態に示された特徴が任意の態様および任意の形態で組み合わされたダイオードチップが採用されてもよい。
この明細書は、第１～第１１実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第１１実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第１１実施形態に示された特徴が任意の態様および任意の形態で組み合わされたダイオードチップが採用されてもよい。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１ ダイオードチップ
１０ 半導体チップ
２１ 第１装置領域
２２ 第２装置領域
２３ 領域分離構造
２４ 領域分離トレンチ
２５ 領域分離絶縁体
２６ ポリシリコン
３１ 第１ｐｉｎ接合部
３５ 第１ｐｎ接合部
３７ 第１ダイオード対
３８ 第１逆ｐｉｎ接合部
４８ 第１ポリシリコン
５１ 第２ｐｉｎ接合部
５５ 第２ｐｎ接合部
５７ 第２ダイオード対
５８ 第２逆ｐｉｎ接合部
６８ 第２ポリシリコン
９１ 中間絶縁層
１０１ 第１電極層
１０１Ａ 第１パッド部
１０１Ｂ 第１配線部
１０２ 第２電極層
１０２Ａ 第２パッド部
１０２Ｂ 第２配線部
１１１ 最上絶縁層
１２１ 第１端子電極
１２２ 第２端子電極
２７３ 第１パッド領域
２７４ 第２パッド領域
２７５ 第１パッド分離構造
２７６ 第２パッド分離構造
２７７ 第１パッド分離トレンチ
２７８ 第１パッド分離絶縁層
２７９ ポリシリコン
２８０ 第２パッド分離トレンチ
２８１ 第２パッド分離絶縁層
２８２ ポリシリコン
２９１ ダイオードチップ
３３１ ダイオードチップ
３４１ ダイオードチップ
３５１ ダイオードチップ
３５２ 第１容量層
３５３ 第２容量層
３６１ ダイオードチップ
３６２ 第１内部容量層
３６３ 第２内部容量層
３７１ ダイオードチップ
Ｃ１ 第１内部寄生容量
Ｃ２ 第２内部寄生容量
ＣＯ１ 第１外部寄生容量
ＣＯ２ 第２外部寄生容量
ＣＳ１ 第１表層寄生容量
ＣＳ２ 第２表層寄生容量
１０ 半導体チップ
２１ 第１装置領域
２２ 第２装置領域
２３ 領域分離構造
２４ 領域分離トレンチ
２５ 領域分離絶縁体
２６ ポリシリコン
３１ 第１ｐｉｎ接合部
３５ 第１ｐｎ接合部
３７ 第１ダイオード対
３８ 第１逆ｐｉｎ接合部
４８ 第１ポリシリコン
５１ 第２ｐｉｎ接合部
５５ 第２ｐｎ接合部
５７ 第２ダイオード対
５８ 第２逆ｐｉｎ接合部
６８ 第２ポリシリコン
９１ 中間絶縁層
１０１ 第１電極層
１０１Ａ 第１パッド部
１０１Ｂ 第１配線部
１０２ 第２電極層
１０２Ａ 第２パッド部
１０２Ｂ 第２配線部
１１１ 最上絶縁層
１２１ 第１端子電極
１２２ 第２端子電極
２７３ 第１パッド領域
２７４ 第２パッド領域
２７５ 第１パッド分離構造
２７６ 第２パッド分離構造
２７７ 第１パッド分離トレンチ
２７８ 第１パッド分離絶縁層
２７９ ポリシリコン
２８０ 第２パッド分離トレンチ
２８１ 第２パッド分離絶縁層
２８２ ポリシリコン
２９１ ダイオードチップ
３３１ ダイオードチップ
３４１ ダイオードチップ
３５１ ダイオードチップ
３５２ 第１容量層
３５３ 第２容量層
３６１ ダイオードチップ
３６２ 第１内部容量層
３６３ 第２内部容量層
３７１ ダイオードチップ
Ｃ１ 第１内部寄生容量
Ｃ２ 第２内部寄生容量
ＣＯ１ 第１外部寄生容量
ＣＯ２ 第２外部寄生容量
ＣＳ１ 第１表層寄生容量
ＣＳ２ 第２表層寄生容量
Claims (25)
- 第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を含む半導体チップと、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成され、平面視において前記半導体チップの一部を取り囲み、前記半導体チップの一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に内部寄生容量を形成する分離溝と、
前記第２半導体層を被覆する中間絶縁層と、
前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記半導体チップとの間で前記内部寄生容量に直列接続された外部寄生容量を形成する電極と、を含む、半導体装置。 - 第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を含む半導体チップと、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成され、前記半導体チップの一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に内部寄生容量を形成する分離溝と、
前記第２半導体層の表層部において前記分離溝によって区画された領域に形成され、前記第２半導体層との間で前記内部寄生容量に直列接続された表層寄生容量を形成する第１導電型の容量層と、
前記第２半導体層を被覆する中間絶縁層と、
前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記半導体チップとの間で前記内部寄生容量および前記表層寄生容量に直列接続された外部寄生容量を形成する電極と、を含む、半導体装置。 - 第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を含む半導体チップと、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成され、前記半導体チップの一部を他の領域から区画する分離溝と、
前記分離溝によって区画された領域において前記第１半導体層および前記第２半導体層の間の境界に形成され、前記第２半導体層の第２導電型不純物濃度を超える第１導電型不純物濃度を有し、内部寄生容量を形成する内部容量層と、
前記第２半導体層を被覆する中間絶縁層と、
前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記半導体チップとの間で前記内部寄生容量に直列接続された外部寄生容量を形成する電極と、を含む、半導体装置。 - 前記内部容量層は、前記第１半導体層および前記第２半導体層の間の境界において前記第１半導体層の表層部の第１導電型不純物濃度を超える第１導電型不純物濃度を有している、請求項３に記載の半導体装置。
- 第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を含む半導体チップと、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成され、前記半導体チップの一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に内部寄生容量を形成する分離溝と、
前記半導体チップ側からこの順に積層された酸化シリコン層、窒化シリコン層および酸化シリコン層を含むＯＮＯ構造を有し、前記第２半導体層を被覆する中間絶縁層と、
前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記半導体チップとの間で前記内部寄生容量に直列接続された外部寄生容量を形成する電極と、を含む、半導体装置。 - チップサイズパッケージからなる半導体装置であって、
第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を含む半導体チップと、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成され、前記半導体チップの一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に内部寄生容量を形成する分離溝と、
前記第２半導体層を被覆する中間絶縁層と、
前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記半導体チップとの間で前記内部寄生容量に直列接続された外部寄生容量を形成する電極と、を含む、半導体装置。 - 前記半導体チップにおいて前記分離溝によって区画された領域は、前記内部寄生容量および前記外部寄生容量を含む直列回路によって専有されている、請求項１～６のいずれか一項に記載の半導体装置。
- 前記分離溝内に形成された分離絶縁層をさらに含む、請求項１～７のいずれか一項に記載の半導体装置。
- 前記分離絶縁層を挟んで前記分離溝に埋設されたポリシリコンをさらに含む、請求項８に記載の半導体装置。
- 第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を含み、装置領域および前記装置領域外のパッド領域を有する半導体チップと、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成され、前記パッド領域の一部を他の領域から区画し、前記半導体チップの一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に内部寄生容量を形成する分離溝と、
前記第２半導体層を被覆する中間絶縁層と、
前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記半導体チップとの間で前記内部寄生容量に直列接続された外部寄生容量を形成する電極と、を含む、半導体装置。 - 前記電極は、前記中間絶縁層を挟んで前記分離溝によって区画された領域に対向し、前記外部寄生容量を形成するパッド部、および、前記パッド部から前記装置領域に向けて引き出され、前記装置領域に電気的に接続された配線部を含む、請求項１０に記載の半導体装置。
- 前記装置領域を他の領域から区画する領域分離構造をさらに含む、請求項１０または１１に記載の半導体装置。
- 前記領域分離構造は、前記第２半導体層を貫通し、前記第１半導体層に至るように前記半導体チップに形成された領域分離溝を含む、請求項１２に記載の半導体装置。
- 前記領域分離溝は、前記分離溝の深さと等しい深さで形成されている、請求項１３に記載の半導体装置。
- 前記領域分離溝内に形成された領域分離絶縁層をさらに含む、請求項１３または１４に記載の半導体装置。
- 前記領域分離絶縁層を挟んで前記領域分離溝に埋設された領域分離ポリシリコンをさらに含む、請求項１５に記載の半導体装置。
- 前記装置領域に形成されたダイオードをさらに含む、請求項１０～１６のいずれか一項に記載の半導体装置。
- 第１導電型の第１半導体層、および、前記第１半導体層の上に形成された第２導電型の第２半導体層を有し、互いに離間した第１パッド領域および第２パッド領域を含む半導体チップと、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記第１パッド領域に形成され、前記第１パッド領域の一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に第１内部寄生容量を形成する第１パッド分離溝と、
前記第２半導体層を貫通し、前記第１半導体層に至るように前記第２パッド領域に形成され、前記第２パッド領域の一部を他の領域から区画することによって前記第１半導体層および前記第２半導体層の間に第２内部寄生容量を形成する第２パッド分離溝と、
前記第２半導体層を被覆する中間絶縁層と、
前記中間絶縁層を挟んで前記第１パッド分離溝によって区画された領域に対向し、前記半導体チップとの間で前記第１内部寄生容量に直列接続された第１外部寄生容量を形成する第１パッド部を有する第１電極と、
前記中間絶縁層を挟んで前記第２パッド分離溝によって区画された領域に対向し、前記半導体チップとの間で前記第２内部寄生容量に直列接続された第２外部寄生容量を形成する第２パッド部を有する第２電極と、を含む、半導体装置。 - 前記第２内部寄生容量は、前記第１半導体層を介して前記第１内部寄生容量に直列接続されている、請求項１８に記載の半導体装置。
- 前記半導体チップは、前記第１パッド領域および前記第２パッド領域の間の領域に装置領域を含む、請求項１８または１９に記載の半導体装置。
- 前記第１電極は、前記第１パッド部から前記装置領域に向けて引き出され、前記装置領域に電気的に接続された第１配線部を含み、
前記第２電極は、前記第２パッド部から前記装置領域に向けて引き出され、前記装置領域に電気的に接続された第２配線部を含む、請求項２０に記載の半導体装置。 - 前記第２配線部は、平面視において前記第１配線部が延びる方向に沿って延び、かつ、
前記第１配線部が延びる方向に直交する方向に前記第１配線部と対向している、請求項２１に記載の半導体装置。 - 前記第１パッド部に電気的に接続された第１端子電極と、
前記第２パッド部に電気的に接続された第２端子電極と、をさらに含む、請求項１８～２２のいずれか一項に記載の半導体装置。 - 前記中間絶縁層を被覆する最上絶縁層をさらに含み、
前記第１端子電極は、前記最上絶縁層を貫通して前記第１パッド部に接続され、
前記第２端子電極は、前記最上絶縁層を貫通して前記第２パッド部に接続されている、請求項２３に記載の半導体装置。 - チップサイズパッケージからなる、請求項１８～２４のいずれか一項に記載の半導体装置。
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