JP7223543B2 - 半導体装置 - Google Patents

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Description

本発明は、活性領域および電流検出領域を備えた半導体装置に関する。
特許文献１は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成された主ＩＧＢＴセル（活性領域）、および、電流検出用のＩＧＢＴが形成されたセンスＩＧＢＴセル（電流検出領域）を有する半導体装置を開示している。
特許文献２は、メインＩＧＢＴが形成された領域（活性領域）、および、電流検出用のセンスＩＧＢＴが形成された領域（電流検出領域）を有する半導体装置を開示している。
特許文献３は、トレンチゲート型のメインＩＧＢＴが形成された領域（活性領域）、および、トレンチゲート型の電流検出用のセンスＩＧＢＴが形成された領域（電流検出領域）を有する半導体装置を開示している。
特開平７－２４０５１６号公報 特開２００９－１１７７８６号公報 特開２０１８－１１３４７５号公報
本発明の一実施形態は、活性領域および電流検出領域の間の境界領域を起点とする耐圧低下を抑制できる半導体装置を提供する。
本発明の一実施形態は、主面を有し、前記主面に設定された活性領域、前記活性領域から間隔を空けて前記主面に設定された電流検出領域、ならびに、前記主面において前記活性領域および前記電流検出領域の間の領域に設定された境界領域を含む第１導電型の半導体層と、前記活性領域において前記主面の表層部に形成された第２導電型の第１ボディ領域と、前記活性領域において前記主面に形成された第１トレンチゲート構造と、前記電流検出領域において前記主面の表層部に形成された第２導電型の第２ボディ領域と、前記電流検出領域において前記主面に形成された第２トレンチゲート構造と、前記境界領域において前記主面の表層部に形成された第２導電型のウェル領域と、前記境界領域において前記主面に電気的に浮遊状態に形成されたダミートレンチゲート構造と、を含む、半導体装置を提供する。
本発明の一実施形態は、主面を有し、前記主面に設定された活性領域、前記活性領域から間隔を空けて前記主面に設定された電流検出領域、ならびに、前記主面において前記活性領域および前記電流検出領域の間の領域に設定された境界領域を含む第１導電型の半導体層と、前記活性領域において前記主面の表層部に形成された第２導電型の第１ボディ領域と、前記活性領域において前記主面に形成された第１トレンチゲート構造と、前記電流検出領域において前記主面の表層部に形成された第２導電型の第２ボディ領域と、前記電流検出領域において前記主面に形成された第２トレンチゲート構造と、前記境界領域において前記主面の表層部に形成された第２導電型のウェル領域と、前記境界領域において前記主面の表層部に埋め込まれた絶縁体と、を含む、半導体装置を提供する。
本発明の一実施形態は、主面を有し、前記主面に設定された活性領域、前記活性領域から間隔を空けて前記主面に設定された電流検出領域、ならびに、前記主面において前記活性領域および前記電流検出領域の間の領域に設定された境界領域を含む第１導電型の半導体層と、前記活性領域において前記主面の表層部に形成された第２導電型の第１ボディ領域と、前記活性領域において前記主面に形成された第１トレンチゲート構造と、前記電流検出領域において前記主面の表層部に形成された第２導電型の第２ボディ領域と、前記電流検出領域において前記主面に形成された第２トレンチゲート構造と、前記境界領域において前記主面の表層部に形成された第２導電型のウェル領域と、前記主面の上において前記活性領域、前記電流検出領域および前記境界領域を選択的に被覆し、前記境界領域を被覆する部分において前記ウェル領域に対向する厚膜部を有する絶縁層と、を含む、半導体装置を提供する。
これらの半導体装置によれば、活性領域および電流検出領域の間の境界領域を起点とする耐圧低下を抑制できる。
図１は、本発明の第１実施形態に係る半導体装置を１つの角度から見た斜視図である。 図２は、図１の平面図である。 図３は、図２から半導体層の第１主面の上の構造を取り除いて、第１主面の構造を示す平面図である。 図４は、図２からゲート配線の上の構造を取り除いて、ゲート配線の構造を示す平面図である。 図５は、図２からゲート端子、エミッタ端子および電流検出端子の上の構造を取り除いて、ゲート端子、エミッタ端子および電流検出端子の構造を示す平面図である。 図６は、図３に示す領域VIの拡大図である。 図７は、図６に示すVII-VII線に沿う断面図である。 図８は、ダミートレンチゲート構造とアバランシェ耐量との関係をシミュレーションによって調べた結果を示すグラフである。 図９は、厚膜部の厚さとアバランシェ耐量との関係をシミュレーションによって調べた結果を示すグラフである。 図１０は、ダミートレンチゲート構造および厚膜部を有する構造とアバランシェ耐量との関係をシミュレーションによって調べた結果を示すグラフである。 図１１は、図７に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置を示す断面図である。 図１２は、図７に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置を示す断面図である。 図１３は、図７に対応する部分の断面図であって、本発明の第４実施形態に係る半導体装置を示す断面図である。 図１４は、図７に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置を示す断面図である。 図１５は、図７に対応する部分の断面図であって、本発明の第６実施形態に係る半導体装置を示す断面図である。 図１６は、図７に対応する部分の断面図であって、本発明の第７実施形態に係る半導体装置を示す断面図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１を１つの角度から見た斜視図である。図２は、図１の平面図である。図３は、図２から半導体層２の第１主面３の上の構造を取り除いて、第１主面３の構造を示す平面図である。
図４は、図２からゲート配線２２の上の構造を取り除いて、ゲート配線２２の構造を示す平面図である。図５は、図２からゲート端子３２、エミッタ端子３３および電流検出端子３４の上の構造を取り除いて、ゲート端子３２、エミッタ端子３３および電流検出端子３４の構造を示す平面図である。
半導体装置１は、この形態では、絶縁ゲート型のトランジスタの一例としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えた電子部品である。
図１を参照して、半導体装置１は、直方体形状に形成されたチップ状の半導体層２を含む。半導体層２は、シリコンを含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（この形態では長方形状）に形成されている。
側面５Ａおよび側面５Ｃは、半導体層２の長辺を形成し、半導体層２の短手方向に互いに対向している。側面５Ｂおよび側面５Ｄは、半導体層２の短辺を形成し、半導体層２の長手方向に互いに対向している。以下では、側面５Ａ，５Ｃに沿う方向を第１方向Ｘといい、側面５Ｂ，５Ｄに沿う方向を第２方向Ｙという。
半導体層２は、ＩＧＢＴのｎ型のドリフト領域６として形成されている。半導体層２は、この形態では、ｎ型の半導体基板７からなる単層構造を有している。半導体基板７は、ＦＺ(Floating Zone)法を経て形成されたＦＺ基板であってもよい。
半導体基板７（ドリフト領域６）のｎ型不純物濃度は、１．０×１０１３ｃｍ－３以上１．０×１０１５ｃｍ－３以下であってもよい。半導体基板７の厚さは、５０μｍ以上２００μｍ以下であってもよい。半導体基板７の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下であってもよい。
半導体層２の第２主面４の表層部には、ｎ＋型のバッファ領域８が形成されている。バッファ領域８は、半導体層２の第２主面４の表層部の全域に形成されていてもよい。バッファ領域８のｎ型不純物濃度は、半導体基板７のｎ型不純物濃度よりも大きい。バッファ領域８のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
半導体層２の第２主面４においてバッファ領域８の表層部には、ｐ＋型のコレクタ領域９が形成されている。コレクタ領域９は、バッファ領域８の表層部の全域に形成されていてもよい。コレクタ領域９のｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
半導体層２の第２主面４の上には、コレクタ端子１０が形成されている。コレクタ端子１０は、コレクタ領域９との間でオーミック接触を形成している。
図２および図３を参照して、半導体層２は、活性領域１１、電流検出領域１２、境界領域１３および外側領域１４を含む。活性領域１１、電流検出領域１２、境界領域１３および外側領域１４は、半導体層２の第１主面３にそれぞれ設定されている。
活性領域１１は、メインデバイスとしてのメインＩＧＢＴを含む。活性領域１１は、平面視において半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて半導体層２の中央部に設定されている。
活性領域１１は、平面視において側面５Ｃ側の領域に設定されており、その一部が側面５Ａ側に張り出した凸状に形成されている。活性領域１１の平面形状は、任意であり、図２～５に示される形状に限定されない。半導体層２の第１主面３の平面面積に対する活性領域１１の平面面積の比ＳＡ／ＳＳは、０．５以上０．９以下であってもよい。
電流検出領域１２は、電流検出デバイスとしての電流検出ＩＧＢＴを含む。電流検出領域１２は、活性領域１１から間隔を空けて形成されている。電流検出領域１２は、平面視において半導体層２の側面５Ａ～５Ｄおよび活性領域１１の間の領域に設定されている。
電流検出領域１２は、平面視において半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて設定されている。電流検出領域１２は、平面視において側面５Ａ側の領域に形成されており、第２方向Ｙに沿って延びる帯状に設定されている。電流検出領域１２の平面面積は、活性領域１１の平面面積未満である。電流検出領域１２の平面形状は、任意である。
境界領域１３は、活性領域１１および電流検出領域１２の間の領域に設定されている。境界領域１３は、活性領域１１および電流検出領域１２から電気的に分離されている。境界領域１３は、平面視において第２方向Ｙに沿って延びる帯状に設定されている。境界領域１３の平面形状は、任意である。
外側領域１４は、活性領域１１、電流検出領域１２および境界領域１３の外側の領域である。外側領域１４は、平面視において第１主面３の周縁部に沿って帯状に延びている。外側領域１４は、平面視において活性領域１１、電流検出領域１２および境界領域１３を一括して取り囲む無端状（四角環状）に設定されている。
活性領域１１は、１つまたは複数（この形態では３つ）のＩＧＢＴセル１５を含む。各ＩＧＢＴセル１５は、メインＩＧＢＴの一部を形成する。複数のＩＧＢＴセル１５は、第１方向Ｘに沿って延びる帯状にそれぞれ形成され、第２方向Ｙに沿って間隔を空けて形成されている。
複数のＩＧＢＴセル１５は、全体として第１方向Ｘに沿って延びるストライプ状に形成されている。互いに隣り合う複数のＩＧＢＴセル１５の間の領域には、第１ストリート１６および第２ストリート１７が区画されている。
各ＩＧＢＴセル１５の第１方向Ｘの長さや第２方向Ｙの長さは、任意であり、活性領域１１の平面形状および平面面積に応じて調整される。また、ＩＧＢＴセル１５の個数は、任意であり、活性領域１１の平面形状および平面面積に応じて調整される。
電流検出領域１２は、１つまたは複数（この形態では１つ）の電流検出ＩＧＢＴセル１８を含む。電流検出ＩＧＢＴセル１８は、電流検出ＩＧＢＴを形成する領域である。電流検出ＩＧＢＴセル１８は、第２方向Ｙに沿って延びる帯状に形成されている。
電流検出ＩＧＢＴセル１８の第１方向Ｘの長さや第２方向Ｙの長さは、任意であり、電流検出領域１２の平面形状および平面面積に応じて調整される。また、電流検出ＩＧＢＴセル１８の個数は、任意であり、電流検出領域１２の平面形状および平面面積に応じて調整される。
境界領域１３は、電界緩和構造１９を含む。電界緩和構造１９は、境界領域１３の電界を緩和する。電界緩和構造１９は、第２方向Ｙに沿って延びる帯状に形成されている。ＩＧＢＴセル１５、電流検出ＩＧＢＴセル１８および電界緩和構造１９の具体的な構造については後述する。
図１および図４を参照して、半導体層２の第１主面３の上には、主面絶縁層２１が形成されている。主面絶縁層２１は、半導体層２の第１主面３に接している。主面絶縁層２１は、半導体層２の第１主面３を選択的に被覆している。
主面絶縁層２１は、酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層からなる単層構造を有していてもよい。主面絶縁層２１は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。主面絶縁層２１は、この形態では、酸化シリコン層からなる単層構造を有している。
主面絶縁層２１の上には、ゲート配線２２が形成されている。ゲート配線２２は、導電性ポリシリコン、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。ゲート配線２２は、この形態では、導電性ポリシリコン層からなる。
ゲート配線２２は、ボディ部２３およびフィンガー部２４を含む。ボディ部２３は、平面視において活性領域１１、電流検出領域１２および境界領域１３以外の領域を被覆している。ボディ部２３は、平面視において半導体層２の側面５Ａおよび側面５Ｂを接続する角部に沿って形成されている。ボディ部２３は、平面視において四角形状に形成されている。
フィンガー部２４は、主面絶縁層２１の上を選択的に引き回されている。フィンガー部２４は、活性領域１１および電流検出領域１２にゲート信号を伝達する。フィンガー部２４は、この形態では、第１フィンガー部２５および第２フィンガー部２６を含む。
第１フィンガー部２５は、ボディ部２３から電流検出領域１２を横切って活性領域１１内に引き回されている。第１フィンガー部２５は、活性領域１１内において第１ストリート１６に沿って帯状に延びている。
第１フィンガー部２５は、活性領域１１および電流検出領域１２にゲート信号を伝達する。ボディ部２３および活性領域１１の間の領域に電流検出領域１２を形成することにより、ボディ部２３から電流検出領域１２へのゲート信号の伝達遅延を抑制する。
第２フィンガー部２６は、ボディ部２３から電流検出領域１２を横切らずに活性領域１１内に引き回されている。第１フィンガー部２５は、活性領域１１内において第２ストリート１７に沿って帯状に延びている。第２フィンガー部２６は、活性領域１１にゲート信号を伝達する。
フィンガー部２４においてボディ部２３から電流検出領域１２の最遠部までの間の総延長は、フィンガー部２４においてボディ部２３から活性領域１１の最遠部までの間の総延長未満である。ゲート信号に対する電流検出領域１２の応答速度は、ゲート信号に対する活性領域１１の応答速度よりも早い。
図１および図５を参照して、主面絶縁層２１の上には、層間絶縁層３１が形成されている。層間絶縁層３１は、ゲート配線２２を被覆するように主面絶縁層２１を選択的に被覆している。層間絶縁層３１は、主面絶縁層２１に接している。層間絶縁層３１は、単一の絶縁層からなる単層構造を有していてもよいし、複数の絶縁層を含む積層構造を有していてもよい。層間絶縁層３１の具体的な構造については、後述する。
層間絶縁層３１の上には、ゲート端子３２、エミッタ端子３３および電流検出端子３４が形成されている。ゲート端子３２は、ゲート信号が入力される端子である。エミッタ端子３３は、基準電圧（たとえばグランド電圧）が印加される端子である。電流検出端子３４は、基準電圧（たとえばグランド電圧）が印加される端子である。
ゲート端子３２、エミッタ端子３３および電流検出端子３４は、それぞれ、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。
ゲート端子３２は、平面視において活性領域１１、電流検出領域１２および境界領域１３以外の領域を被覆している。ゲート端子３２は、この形態では、平面視において半導体層２の側面５Ａおよび側面５Ｂを接続する角部に沿って形成されている。ゲート端子３２は、平面視において四角形状に形成されている。ゲート端子３２は、層間絶縁層３１を貫通してゲート配線２２のボディ部２３に電気的に接続されている。
エミッタ端子３３は、平面視において活性領域１１を被覆している。エミッタ端子３３は、平面視においてゲート端子３２から間隔を空けて半導体層２の側面５Ｄ側の領域に形成されている。
エミッタ端子３３の平面面積は、ゲート端子３２の平面面積および電流検出端子３４の平面面積よりも大きい。エミッタ端子３３は、層間絶縁層３１を貫通して活性領域１１に選択的に電気的に接続されている。
電流検出端子３４は、平面視において電流検出領域１２を被覆している。ゲート端子３２およびエミッタ端子３３から間隔を空けて半導体層２の側面５Ｂ側の領域に形成されている。電流検出端子３４は、この形態では平面視において半導体層２の側面５Ｂおよび側面５Ｃを接続する角部に沿って形成されている。
電流検出端子３４は、より具体的には、第１部分３４ａ、第２部分３４ｂおよび接続部３４ｃを含む。第１部分３４ａは、電流検出領域１２外の領域を被覆している。第１部分３４ａは、この形態では、平面視において四角形状に形成されている。
第２部分３４ｂは、電流検出領域１２を被覆している。第２部分３４ｂは、この形態では、平面視において電流検出領域１２に沿って延びる帯状に形成されている。電流検出端子３４の第２部分３４ｂは、層間絶縁層３１を貫通して電流検出領域１２に選択的に電気的に接続されている。
接続部３４ｃは、第１部分３４ａおよび第２部分３４ｂを接続している。第２方向Ｙに関して、接続部３４ｃの幅は、第１部分３４ａの幅および第２部分３４ｂの幅未満である。第１部分３４ａの幅、第２部分３４ｂの幅および接続部３４ｃの幅はそれぞれ等しくてもよい。
図１および図２を参照して、層間絶縁層３１の上には、樹脂層３５がさらに形成されている。図２では、樹脂層３５がハッチングによって示されている。樹脂層３５は、ネガティブタイプまたはポジティブタイプの感光性樹脂を含んでいてもよい。樹脂層３５は、この形態では、ネガティブタイプの感光性樹脂の一例としてのポリイミドを含む。樹脂層３５は、ポジティブタイプの感光性樹脂の一例としてのポリベンゾオキサゾールを含んでいてもよい。
樹脂層３５の周縁部は、平面視において半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて形成されている。樹脂層３５は、平面視において半導体層２の第１主面３の周縁部を露出させている。
樹脂層３５の周縁部は、一枚の半導体ウエハから半導体装置１を切り出す際にダイシングストリートを区画していた部分である。樹脂層３５から半導体層２の第１主面３の周縁部を露出させることにより、樹脂層３５を物理的に切断する必要がなくなる。これにより、一枚の半導体ウエハから半導体装置１を円滑に切り出すことができる。
樹脂層３５には、ゲートパッド開口３６、エミッタパッド開口３７および電流検出パッド開口３８が形成されている。ゲートパッド開口３６は、ゲート端子３２の一部の領域をパッド領域として露出させている。エミッタパッド開口３７は、エミッタ端子３３の一部の領域をパッド領域として露出させている。電流検出パッド開口３８は、電流検出端子３４の一部の領域をパッド領域として露出させている。
ゲートパッド開口３６、エミッタパッド開口３７および電流検出パッド開口３８は、この形態では、平面視において半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状にそれぞれ形成されている。
以下では、図１～図５に併せて図６および図７を参照して、半導体装置１の具体的な構造について説明する。図６は、図３に示す領域VIの拡大図である。図７は、図６に示すVII-VII線に沿う断面図である。
図６および図７を参照して、活性領域１１において半導体層２の第１主面３の表層部には、ｐ型の第１ボディ領域４１が形成されている（図２および図３参照）。第１ボディ領域４１は、活性領域１１を画定している。第１ボディ領域４１のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
第１ボディ領域４１の深さは、１．０μｍ以上５．０μｍ以下であってもよい。第１ボディ領域４１の深さは、１．０μｍ以上２．０μｍ以下、２．０μｍ以上３．０μｍ以下、３．０μｍ以上４．０μｍ以下または４．０μｍ以上５．０μｍ以下であってもよい。第１ボディ領域４１の深さは、１．５μｍ以上４．０μｍ以下であることが好ましい。
活性領域１１の各ＩＧＢＴセル１５は、半導体層２の第１主面３に形成された複数の第１トレンチゲート構造４２を含む。複数の第１トレンチゲート構造４２は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。
複数の第１トレンチゲート構造４２は、全体として第２方向Ｙに沿って延びるストライプ状に形成されている。各第１トレンチゲート構造４２は、第１ボディ領域４１を貫通している。各第１トレンチゲート構造４２の底部は、ドリフト領域６内に位置している。
法線方向Ｚに関して、各第１トレンチゲート構造４２の第１厚さＴ１は、１μｍ以上１０μｍ以下であってもよい。第１厚さＴ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。第１厚さＴ１は、２μｍ以上６μｍ以下であることが好ましい。
第１方向Ｘに関して、各第１トレンチゲート構造４２の第１幅Ｗ１は、０．１μｍ以上３．０μｍ以下であってもよい。第１幅Ｗ１は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下または２．５μｍ以上３．０μｍ以下であってもよい。第１幅Ｗ１は、０．５μｍ以上２．０μｍ以下であることが好ましい。
第１方向Ｘに関して、複数の第１トレンチゲート構造４２の第１ピッチＰ１は、１μｍ以上１０μｍ以下であってもよい。第１ピッチＰ１は、互いに隣り合う２つの第１トレンチゲート構造４２の中央部の間の距離である。
第１ピッチＰ１は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。第１ピッチＰ１は、３μｍ以上１０μｍ以下であることが好ましい。
各第１トレンチゲート構造４２には、ゲート端子３２からのゲート信号が入力される。各第１トレンチゲート構造４２は、より具体的には、図示しない領域においてゲート配線２２（フィンガー部２４）に電気的に接続されている。これにより、ゲート端子３２からのゲート信号がゲート配線２２を介して第１トレンチゲート構造４２に伝達される。
各第１トレンチゲート構造４２は、より具体的には、第１ゲートトレンチ４３、第１ゲート絶縁層４４および第１ゲート電極層４５を含む。第１ゲートトレンチ４３は、半導体層２の第１主面３を第２主面４に向かって掘り下げることにより形成されている。第１ゲートトレンチ４３は、第１ボディ領域４１を貫通している。第１ゲートトレンチ４３の底部は、ドリフト領域６内に位置している。
第１ゲート絶縁層４４は、第１ゲートトレンチ４３の内壁に沿って膜状に形成されている。第１ゲート絶縁層４４は、第１ゲートトレンチ４３内において凹状の空間を区画している。第１ゲート絶縁層４４は、酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層からなる単層構造を有していてもよい。
第１ゲート絶縁層４４は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。第１ゲート絶縁層４４は、この形態では、酸化シリコン層からなる単層構造を有している。
第１ゲート電極層４５は、第１ゲート絶縁層４４を挟んで第１ゲートトレンチ４３に埋め込まれている。第１ゲート電極層４５は、より具体的には、第１ゲートトレンチ４３内において第１ゲート絶縁層４４によって区画された凹状の空間に埋め込まれている。
第１ゲート電極層４５は、導電性ポリシリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。第１ゲート電極層４５は、この形態では、導電性ポリシリコン層からなる。
第１ゲート電極層４５の一部は、第１ゲートトレンチ４３から半導体層２の第１主面３の上（より具体的には主面絶縁層２１の上）に引き出され、ゲート配線２２のフィンガー部２４に接続されている。
第１ゲート電極層４５の一部は、より具体的には、配置に応じて第１ストリート１６または第２ストリート１７に引き出され、ゲート配線２２のフィンガー部２４に接続される。第１ゲート電極層４５は、ゲート配線２２と一体を成していてもよい。この場合、同一のマスクを利用して第１ゲート電極層４５およびゲート配線２２を形成できる。
活性領域１１の各ＩＧＢＴセル１５は、第１ボディ領域４１の表層部に形成されたｎ＋型の複数の第１エミッタ領域４６をさらに含む。第１エミッタ領域４６のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
複数の第１エミッタ領域４６は、各第１トレンチゲート構造４２の一方側面または両側面にそれぞれ形成されている。複数の第１エミッタ領域４６は、平面視において第１トレンチゲート構造４２に沿って帯状に延びている。
各第１エミッタ領域４６は、半導体層２の第１主面３から露出している。各第１エミッタ領域４６は、対応する第１ゲートトレンチ４３の側壁から露出している。各第１エミッタ領域４６は、対応する第１ゲート絶縁層４４を介して第１ゲート電極層４５に対向している。各第１エミッタ領域４６の底部は、第１ボディ領域４１の底部に対して第１主面３側に位置している。
活性領域１１の各ＩＧＢＴセル１５は、第１ボディ領域４１の表層部に形成されたｐ＋型の複数の第１コンタクト領域４７をさらに含む。第１コンタクト領域４７のｐ型不純物濃度は、第１ボディ領域４１のｐ型不純物濃度よりも大きい。第１コンタクト領域４７のｐ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
各第１コンタクト領域４７は、互いに隣り合う２つの第１トレンチゲート構造４２の間の領域に形成されている。各第１コンタクト領域４７は、この形態では、第１ボディ領域４１の表層部において第１エミッタ領域４６を挟んで第１トレンチゲート構造４２と対向する領域に形成されている。各第１コンタクト領域４７は、半導体層２の第１主面３から露出している。
各第１コンタクト領域４７は、平面視において第１トレンチゲート構造４２に沿って帯状に延びていてもよい。各第１コンタクト領域４７は、第１トレンチゲート構造４２に沿って間隔を空けて形成されていてもよい。第１コンタクト領域４７の底部は、第１ボディ領域４１の底部および第１エミッタ領域４６の底部の間の領域に位置していてもよい。
このように、各第１ゲートトレンチ４３の側方には、半導体層２の第１主面３から第２主面４に向けて第１エミッタ領域４６、第１ボディ領域４１およびドリフト領域６が形成されている。第１ボディ領域４１において第１エミッタ領域４６およびドリフト領域６の間の領域に、メインＩＧＢＴのチャネルが形成される。チャネルのオンオフは、ゲート信号によって制御される。
電流検出領域１２において半導体層２の第１主面３の表層部には、ｐ型の第２ボディ領域５１が形成されている（図２および図３も併せ参照）。第２ボディ領域５１は、第１ボディ領域４１（活性領域１１）から電気的に分離されている。
第２ボディ領域５１は、第１ボディ領域４１（活性領域１１）から間隔を空けて形成されている。第２ボディ領域５１は、電流検出領域１２を画定している。第２ボディ領域５１のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
第２ボディ領域５１の深さは、１．０μｍ以上５．０μｍ以下であってもよい。第２ボディ領域５１の深さは、１．０μｍ以上２．０μｍ以下、２．０μｍ以上３．０μｍ以下、３．０μｍ以上４．０μｍ以下または４．０μｍ以上５．０μｍ以下であってもよい。第２ボディ領域５１の深さは、１．５μｍ以上４．０μｍ以下であることが好ましい。
第２ボディ領域５１のｐ型不純物濃度は、第１ボディ領域４１のｐ型不純物濃度と等しいことが好ましい。第２ボディ領域５１の深さは、第１ボディ領域４１の深さと等しいことが好ましい。これら双方の条件を満たす場合、同一マスクを利用して第１ボディ領域４１および第２ボディ領域５１を形成できる。
電流検出領域１２の電流検出ＩＧＢＴセル１８は、半導体層２の第１主面３に形成された複数の第２トレンチゲート構造５２を含む。複数の第２トレンチゲート構造５２は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。つまり、複数の第２トレンチゲート構造５２は、複数の第１トレンチゲート構造４２が延びる方向と同一方向に沿って延びている。
複数の第２トレンチゲート構造５２は、全体として第２方向Ｙに沿って延びるストライプ状に形成されている。各第２トレンチゲート構造５２は、第２ボディ領域５１を貫通している。各第２トレンチゲート構造５２の底部は、ドリフト領域６内に位置している。
法線方向Ｚに関して、各第２トレンチゲート構造５２の第２厚さＴ２は、１μｍ以上１０μｍ以下であってもよい。第２厚さＴ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。第２厚さＴ２は、２μｍ以上６μｍ以下であることが好ましい。第２厚さＴ２は、第１トレンチゲート構造４２の第１厚さＴ１と等しいことが好ましい。
第１方向Ｘに関して、各第２トレンチゲート構造５２の第２幅Ｗ２は、０．１μｍ以上３．０μｍ以下であってもよい。第２幅Ｗ２は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下または２．５μｍ以上３．０μｍ以下であってもよい。第２幅Ｗ２は、０．５μｍ以上２．０μｍ以下であることが好ましい。第２幅Ｗ２は、第１トレンチゲート構造４２の第１幅Ｗ１と等しいことが好ましい。
第１方向Ｘに関して、複数の第２トレンチゲート構造５２の第２ピッチＰ２は、１μｍ以上１０μｍ以下であってもよい。第２ピッチＰ２は、互いに隣り合う２つの第２トレンチゲート構造５２の中央部の間の距離である。
第２ピッチＰ２は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。第２ピッチＰ２は、３μｍ以上１０μｍ以下であることが好ましい。第２ピッチＰ２は、第１トレンチゲート構造４２の第１ピッチＰ１と等しいことが好ましい。
各第２トレンチゲート構造５２には、ゲート端子３２からのゲート信号が入力される。各第２トレンチゲート構造５２は、より具体的には、図示しない領域においてゲート配線２２（フィンガー部２４）に電気的に接続されている。これにより、ゲート端子３２からのゲート信号がゲート配線２２を介して第２トレンチゲート構造５２に伝達される。
第２トレンチゲート構造５２は、第１トレンチゲート構造４２と同一構造を有していることが好ましい。この場合、同一マスクを利用して第１トレンチゲート構造４２および第２トレンチゲート構造５２を形成できる。
各第２トレンチゲート構造５２は、より具体的には、第２ゲートトレンチ５３、第２ゲート絶縁層５４および第２ゲート電極層５５を含む。第２ゲートトレンチ５３は、半導体層２の第１主面３を第２主面４に向かって掘り下げることにより形成されている。第２ゲートトレンチ５３は、第２ボディ領域５１を貫通している。第２ゲートトレンチ５３の底部は、ドリフト領域６内に位置している。
第２ゲート絶縁層５４は、第２ゲートトレンチ５３の内壁に沿って膜状に形成されている。第２ゲート絶縁層５４は、第２ゲートトレンチ５３内において凹状の空間を区画している。第２ゲート絶縁層５４は、酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層からなる単層構造を有していてもよい。
第２ゲート絶縁層５４は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。第２ゲート絶縁層５４は、この形態では、酸化シリコン層からなる単層構造を有している。
第２ゲート電極層５５は、第２ゲート絶縁層５４を挟んで第２ゲートトレンチ５３に埋め込まれている。第２ゲート電極層５５は、より具体的には、第２ゲートトレンチ５３内において第２ゲート絶縁層５４によって区画された凹状の空間に埋め込まれている。
第２ゲート電極層５５は、導電性ポリシリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。第２ゲート電極層５５は、この形態では、導電性ポリシリコン層からなる。
第２ゲート電極層５５の一部は、第２ゲートトレンチ５３から半導体層２の第１主面３の上（より具体的には主面絶縁層２１の上）に引き出され、ゲート配線２２のフィンガー部２４（この形態では第１フィンガー部２５）に接続されている。第２ゲート電極層５５は、ゲート配線２２と一体を成していてもよい。この場合、同一のマスクを利用して第２ゲート電極層５５およびゲート配線２２を形成できる。
電流検出領域１２の電流検出ＩＧＢＴセル１８は、さらに、第２ボディ領域５１の表層部に形成されたｎ＋型の複数の第２エミッタ領域５６を含む。第２エミッタ領域５６のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
複数の第２エミッタ領域５６は、各第２トレンチゲート構造５２の一方側面または両側面にそれぞれ形成されている。複数の第２エミッタ領域５６は、平面視において第２トレンチゲート構造５２に沿って帯状に延びている。
各第２エミッタ領域５６は、半導体層２の第１主面３から露出している。各第２エミッタ領域５６は、対応する第２ゲートトレンチ５３の側壁から露出している。各第２エミッタ領域５６は、対応する第２ゲート絶縁層５４を介して第２ゲート電極層５５に対向している。各第２エミッタ領域５６の底部は、第２ボディ領域５１の底部に対して第１主面３側に位置している。
第２エミッタ領域５６の深さは、第１エミッタ領域４６の深さと等しいことが好ましい。第２エミッタ領域５６のｎ型不純物濃度は、第１エミッタ領域４６のｎ型不純物濃度と等しいことが好ましい。これら双方の条件を満たす場合、同一のマスクを利用して第１エミッタ領域４６および第２エミッタ領域５を形成できる。
電流検出領域１２の電流検出ＩＧＢＴセル１８は、さらに、第２ボディ領域５１の表層部に形成されたｐ＋型の複数の第２コンタクト領域５７を含む。第２コンタクト領域５７のｐ型不純物濃度は、第２ボディ領域５１のｐ型不純物濃度よりも大きい。第２コンタクト領域５７のｐ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
各第２コンタクト領域５７は、互いに隣り合う２つの第２トレンチゲート構造５２の間の領域に形成されている。各第２コンタクト領域５７は、この形態では、第２ボディ領域５１の表層部において第２エミッタ領域５６を挟んで第２トレンチゲート構造５２と対向する領域に形成されている。各第２コンタクト領域５７は、半導体層２の第１主面３から露出している。
各第２コンタクト領域５７は、平面視において第２トレンチゲート構造５２に沿って帯状に延びていてもよい。各第２コンタクト領域５７は、第２トレンチゲート構造５２に沿って間隔を空けて形成されていてもよい。第２コンタクト領域５７の底部は、第２ボディ領域５１の底部および第２エミッタ領域５６の底部の間の領域に位置していてもよい。
第２コンタクト領域５７の深さは、第１コンタクト領域４７の深さと等しいことが好ましい。第２コンタクト領域５７のｐ型不純物濃度は、第１コンタクト領域４７のｐ型不純物濃度と等しいことが好ましい。これら双方の条件を満たす場合、同一のマスクを利用して第１コンタクト領域４７および第２コンタクト領域５７を形成できる。
このように、各第２ゲートトレンチ５３の側方には、半導体層２の第１主面３から第２主面４に向けて第２エミッタ領域５６、第２ボディ領域５１およびドリフト領域６が形成されている。第２ボディ領域５１において第２エミッタ領域５６およびドリフト領域６の間の領域に、電流検出ＩＧＢＴのチャネルが形成される。チャネルのオンオフは、ゲート信号によって制御される。
活性領域１１を流れる第１電流Ｉ１に対する電流検出領域１２を流れる第２電流Ｉ２の比Ｉ２／Ｉ１は、１／１００００以上１／１００以下であってもよい。比Ｉ２／Ｉ１は、１／１００００以上１／５０００以下、１／５０００以上１／３０００以下、１／３０００以上１／１０００以下、１／１０００以上１／５００以下または１／５００以上１／１００以下であってもよい。比Ｉ２／Ｉ１は、１／３０００以上１／５００以下であることが好ましい。
第２トレンチゲート構造５２の本数は、第１トレンチゲート構造４２の本数未満である。電流検出領域１２の平面面積は、活性領域１１の平面面積未満である。複数の第２トレンチゲート構造５２および半導体層２の間の領域に形成される総寄生容量は、複数の第１トレンチゲート構造４２および半導体層２の間の領域に形成される総寄生容量未満である。
つまり、電流検出領域１２の容量値は、活性領域１１の容量値未満である。したがって、電流検出領域１２（電流検出ＩＧＢＴ）の応答速度は、活性領域１１（メインＩＧＢＴ）の応答速度よりも早い。
境界領域１３において半導体層２の第１主面３の表層部には、ｐ型のウェル領域６１が形成されている（図２および図３参照）。ウェル領域６１は、境界領域１３を画定している。ウェル領域６１は、第１ボディ領域４１（活性領域１１）および第２ボディ領域５１（電流検出領域１２）から電気的に分離されている。ウェル領域６１のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
ウェル領域６１の深さは、１．０μｍ以上５．０μｍ以下であってもよい。ウェル領域６１の深さは、１．０μｍ以上２．０μｍ以下、２．０μｍ以上３．０μｍ以下、３．０μｍ以上４．０μｍ以下または４．０μｍ以上５．０μｍ以下であってもよい。ウェル領域６１の深さは、１．５μｍ以上４．０μｍ以下であることが好ましい。
ウェル領域６１のｐ型不純物濃度は、第１ボディ領域４１のｐ型不純物濃度と等しいことが好ましい。ウェル領域６１の深さは、第１ボディ領域４１の深さと等しいことが好ましい。これら双方の条件を満たす場合、同一マスクを利用して第１ボディ領域４１およびウェル領域６１を形成できる。
第１方向Ｘに関して、ウェル領域６１（境界領域１３）の幅ＷＷは、１０μｍ以上２００μｍ以下であってもよい。幅ＷＷは、１０μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下または１５０μｍ以上２００μｍ以下であってもよい。幅ＷＷは、１０μｍ以上５０μｍ以下であることが好ましい。
境界領域１３の電界緩和構造１９は、半導体層２の第１主面３に形成された１つまたは複数（２以上。この形態では４つ）のダミートレンチゲート構造６２を含む。ダミートレンチゲート構造６２の本数は、ウェル領域６１の幅ＷＷに応じて調整される。
複数のダミートレンチゲート構造６２は、電気的に浮遊状態に形成されている。複数のダミートレンチゲート構造６２に対する電気的な接続は形成されていない。複数のダミートレンチゲート構造６２は、ゲート端子３２（ゲート配線２２）に電気的に接続されていない。
複数のダミートレンチゲート構造６２は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。つまり、複数のダミートレンチゲート構造６２は、複数の第２トレンチゲート構造５２が延びる方向と同一方向に沿って延びている。
複数のダミートレンチゲート構造６２は、全体として第２方向Ｙに沿って延びるストライプ状に形成されている。各ダミートレンチゲート構造６２は、ウェル領域６１を貫通している。各ダミートレンチゲート構造６２の底部は、ドリフト領域６内に位置している。
法線方向Ｚに関して、各ダミートレンチゲート構造６２の第３厚さＴ３は、１μｍ以上１０μｍ以下であってもよい。第３厚さＴ３は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。
第３厚さＴ３は、２μｍ以上６μｍ以下であることが好ましい。第３厚さＴ３は、第２トレンチゲート構造５２の第２厚さＴ２と等しいことが好ましい。また、第３厚さＴ３は、第１トレンチゲート構造４２の第１厚さＴ１と等しいことが好ましい。
第１方向Ｘに関して、各ダミートレンチゲート構造６２の第３幅Ｗ３は、０．１μｍ以上３．０μｍ以下であってもよい。第３幅Ｗ３は、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下または２．５μｍ以上３．０μｍ以下であってもよい。
第３幅Ｗ３は、０．５μｍ以上２．０μｍ以下であることが好ましい。第３幅Ｗ３は、第２トレンチゲート構造５２の第２幅Ｗ２と等しいことが好ましい。また、第３幅Ｗ３は、第１トレンチゲート構造４２の第１幅Ｗ１と等しいことが好ましい。
第１方向Ｘに関して、複数のダミートレンチゲート構造６２の第３ピッチＰ３は、１μｍ以上１０μｍ以下であってもよい。第３ピッチＰ３は、互いに隣り合う２つのダミートレンチゲート構造６２の中央部の間の距離である。
第３ピッチＰ３は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。第３ピッチＰ３は、３μｍ以上１０μｍ以下であることが好ましい。
第３ピッチＰ３は、第２トレンチゲート構造５２の第２ピッチＰ２と等しいことが好ましい。また、第３ピッチＰ３は、第１トレンチゲート構造４２の第１ピッチＰ１と等しいことが好ましい。
ダミートレンチゲート構造６２は、第２トレンチゲート構造５２と同一構造を有していることが好ましい。この場合、同一マスクを利用して第２トレンチゲート構造５２およびダミートレンチゲート構造６２を形成できる。
各ダミートレンチゲート構造６２は、より具体的には、ダミーゲートトレンチ６３、ダミーゲート絶縁層６４およびダミーゲート電極層６５を含む。ダミーゲートトレンチ６３は、半導体層２の第１主面３を第２主面４に向かって掘り下げることにより形成されている。ダミーゲートトレンチ６３は、ウェル領域６１を貫通している。ダミーゲートトレンチ６３の底部は、ドリフト領域６内に位置している。
ダミーゲート絶縁層６４は、ダミーゲートトレンチ６３の内壁に沿って膜状に形成されている。ダミーゲート絶縁層６４は、ダミーゲートトレンチ６３内において凹状の空間を区画している。
ダミーゲート絶縁層６４は、酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層からなる単層構造を有していてもよい。ダミーゲート絶縁層６４は、酸化シリコン層および窒化シリコン層を含む積層構造を有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。ダミーゲート絶縁層６４は、この形態では、酸化シリコン層からなる単層構造を有している。
ダミーゲート電極層６５は、ダミーゲート絶縁層６４を挟んでダミーゲートトレンチ６３に埋め込まれている。ダミーゲート電極層６５は、より具体的には、ダミーゲートトレンチ６３内においてダミーゲート絶縁層６４によって区画された凹状の空間に埋め込まれている。
ダミーゲート電極層６５は、導電性ポリシリコン、タングステン、チタン、窒化チタン、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。
ダミーゲート電極層６５は、この形態では、導電性ポリシリコン層からなることが好ましい。この場合、同一のマスクを利用して第１ゲート電極層４５およびダミーゲート電極層６５を形成できる。
半導体層２の第１主面３の表層部において、活性領域１１、電流検出領域１２および境界領域１３以外の領域には、ｐ＋型のディープウェル領域６６が形成されている（図２および図３参照）。ディープウェル領域６６は、活性領域１１に対する主接合領域とも称される。
ディープウェル領域６６は、外側領域１４によって取り囲まれた領域内に形成されている。ディープウェル領域６６は、平面視において活性領域１１を取り囲む無端状に形成されている。ディープウェル領域６６は、電流検出領域１２および境界領域１３を一括して取り囲んでいる。
ディープウェル領域６６は、平面視においてゲート端子３２および電流検出端子３４と重なる領域に形成されている。このような構造において、境界領域１３は、電流検出領域１２およびディープウェル領域６６の間の領域に形成されている。
ディープウェル領域６６は、第１ボディ領域４１、第２ボディ領域５１およびウェル領域６１よりも深く形成されている。ディープウェル領域６６の底部は、第１ボディ領域４１の底部、第２ボディ領域５１の底部およびウェル領の底部に対して、半導体層２の第２主面４側に位置している。
ディープウェル領域６６の深さは、５．０μｍ以上１５μｍ以下であってもよい。ディープウェル領域６６の深さは、５．０μｍ以上７．０μｍ以下、７．０μｍ以上９．０μｍ以下、９．０μｍ以上１１μｍ以下、１１μｍ以上１３μｍ以下または１３μｍ以上１５μｍ以下であってもよい。ウェル領域６１の深さは、５．０μｍ以上１０μｍ以下であることが好ましい。
ディープウェル領域６６のｐ型不純物濃度は、第１ボディ領域４１、第２ボディ領域５１およびウェル領域６１のｐ型不純物濃度よりも大きい。ディープウェル領域６６のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
半導体層２の第１主面３の上には、前述の主面絶縁層２１が形成されている（図１および図４参照）。主面絶縁層２１は、半導体層２の第１主面３において第１ゲート絶縁層４４、第２ゲート絶縁層５４およびダミーゲート絶縁層６４に連なっている。主面絶縁層２１、第１ゲート絶縁層４４、第２ゲート絶縁層５４およびダミーゲート絶縁層６４は、同一工程によって形成された１つの絶縁層によって形成されていてもよい。
主面絶縁層２１の上には、前述の層間絶縁層３１が形成されている（図１および図５参照）。層間絶縁層３１は、活性領域１１において複数の第１トレンチゲート構造４２を一括して被覆している。層間絶縁層３１は、電流検出領域１２において複数の第２トレンチゲート構造５２を一括して被覆している。
層間絶縁層３１は、境界領域１３においてウェル領域６１を被覆している。層間絶縁層３１は、境界領域１３において複数のダミートレンチゲート構造６２を一括して被覆している。各ダミートレンチゲート構造６２のダミーゲート電極層６５は、ダミーゲート絶縁層６４および層間絶縁層３１によって他の領域から電気的に絶縁されている。
層間絶縁層３１は、薄膜部６９および耐圧補強構造の一例としての厚膜部７０を含む。厚膜部７０は、薄膜部６９の厚さを超える厚さを有している。薄膜部６９は、層間絶縁層３１において電流検出領域１２外の領域を被覆する部分に形成されている。厚膜部７０は、層間絶縁層３１において電流検出領域１２を被覆する部分に形成されている。
厚膜部７０は、平面視においてウェル領域６１を被覆している。厚膜部７０は、この形態では、平面視において複数のダミートレンチゲート構造６２を一括して被覆している。厚膜部７０は、エミッタ端子３３および電流検出端子３４の間の領域に形成されている。
厚膜部７０は、エミッタ端子３３および電流検出端子３４の対向方向に交差する方向に沿って延びる帯状に形成されている。対向方向に交差する方向は、この形態では、対向方向に直交する方向（つまり第２方向Ｙ）である。厚膜部７０の上端部は、エミッタ端子３３の上端部および電流検出端子３４の上端部に対して半導体層２の第１主面３側に位置している。
薄膜部６９の厚さＴＡは、０．０５μｍ以上２μｍ以下であってもよい。厚さＴＡは、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下または１．５μｍ以上２．０μｍ以下であってもよい。
薄膜部６９の厚さＴＡに対する厚膜部７０の厚さＴＢの比ＴＢ／ＴＡは、１を超えて１０以下であってもよい。比ＴＢ／ＴＡは、１を超えて２以下、２以上３以下、３以上４以下、４以上５以下、５以上６以下、６以上７以下、７以上８以下、８以上９以下または９以上１０以下であってもよい。
厚膜部７０の厚さＴＢは、０．１μｍ以上４μｍ以下であってもよい。厚さＴＡは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下または１．５μｍ以上２．０μｍ以下であってもよい。
層間絶縁層３１は、より具体的には、第１主面３側（主面絶縁層２１側）からこの順に積層された第１絶縁層７１および第２絶縁層７２を含む積層構造を有している。層間絶縁層３１の薄膜部６９は、第１絶縁層７１を含む単層構造を有している。層間絶縁層３１の厚膜部７０は、第１絶縁層７１および第２絶縁層７２を含む積層構造を有している。
第１絶縁層７１は、複数の第１トレンチゲート構造４２、複数の第２トレンチゲート構造５２および複数のダミートレンチゲート構造６２を一括して被覆している。第１絶縁層７１は、単一の絶縁層からなる単層構造を有していてもよい。第１絶縁層７１は、複数の絶縁層が積層された積層構造を有していてもよい。
第１絶縁層７１は、酸化シリコン層、窒化シリコン層、酸化アルミニウム層、酸化ジルコニウム層または酸化タンタル層、もしくは、その他の絶縁材料のうちの少なくとも１つを含んでいてもよい。第１絶縁層７１は、この形態では、酸化シリコン層からなる単層構造を有している。
第１絶縁層７１の厚さＴＩ１は、０．０５μｍ以上２μｍ以下であってもよい。厚さＴＩ１は、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下または１．５μｍ以上２．０μｍ以下であってもよい。
第２絶縁層７２は、第１絶縁層７１において電流検出領域１２を被覆する部分の上に形成されている。第２絶縁層７２は、第１絶縁層７１を挟んでウェル領域６１に対向している。第２絶縁層７２は、第１絶縁層７１を挟んで複数のダミートレンチゲート構造６２に一括して対向している。
第２絶縁層７２は、第１絶縁層７１の上においてエミッタ端子３３および電流検出端子３４の間の領域に形成されている。第２絶縁層７２の上端部は、エミッタ端子３３の上端部および電流検出端子３４の上端部に対して半導体層２の第１主面３側に位置している。第２絶縁層７２は、単一の絶縁層からなる単層構造を有していてもよい。第２絶縁層７２は、複数の絶縁層が積層された積層構造を有していてもよい。
第２絶縁層７２は、酸化シリコン層、窒化シリコン層、酸化アルミニウム層、酸化ジルコニウム層または酸化タンタル層、もしくは、その他の絶縁材料のうちの少なくとも１つを含んでいてもよい。第２絶縁層７２は、この形態では、酸化シリコン層からなる単層構造を有している。
第２絶縁層７２の厚さＴＩ２は、０．０５μｍ以上２μｍ以下であってもよい。厚さＴＩ２は、０．０５μｍ以上０．１μｍ以下、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下または１．５μｍ以上２．０μｍ以下であってもよい。層間絶縁層３１の厚膜部７０の厚さＴＢは、第２絶縁層７２の厚さによって調整できる。
層間絶縁層３１には、ゲート開口７３（図５参照）、第１エミッタ開口７４、第２エミッタ開口７５およびウェル開口７６が形成されている。ゲート開口７３は、ゲート配線２２のボディ部２３を露出させている。
第１エミッタ開口７４は、活性領域１１において第１エミッタ領域４６および第１コンタクト領域４７を露出させている。第２エミッタ開口７５は、電流検出領域１２において第２エミッタ領域５６および第２コンタクト領域５７を露出させている。ウェル開口７６は、ディープウェル領域６６を露出させている。
層間絶縁層３１の上には、前述のゲート端子３２、エミッタ端子３３および電流検出端子３４が形成されている。ゲート端子３２は、層間絶縁層３１の上からゲート開口７３に入り込んでいる。ゲート端子３２は、ゲート開口７３内においてゲート配線２２のボディ部２３に電気的に接続されている。
エミッタ端子３３は、層間絶縁層３１の上から第１エミッタ開口７４およびウェル開口７６に入り込んでいる。エミッタ端子３３は、第１エミッタ開口７４内において、第１エミッタ領域４６、第１コンタクト領域４７およびディープウェル領域６６に電気的に接続されている。
電流検出端子３４（より具体的には、電流検出端子３４の第２部分３４ｂ）は、層間絶縁層３１の上から第２エミッタ開口７５に入り込んでいる。電流検出端子３４は、第２エミッタ開口７５内において、第２エミッタ領域５６および第２コンタクト領域５７に電気的に接続されている。
ゲート端子３２、エミッタ端子３３および電流検出端子３４の厚さＴＥは、厚膜部７０の厚さＴＢ以上である。厚さＴＥは、厚さＴＢを超えていることが好ましい。換言すると、厚膜部７０の厚さＴＢは、厚さＴＥ未満であることが好ましい。
厚さＴＥは、０．５μｍ以上４μｍ以下であってもよい。厚さＴＥは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、または、３．５μｍ以上４μｍ以下であってもよい。
層間絶縁層３１の上には、さらに、前述の樹脂層３５が形成されている。樹脂層３５は、エミッタ端子３３および電流検出端子３４の間の領域において、層間絶縁層３１の厚膜部７０を被覆している。
図８は、ダミートレンチゲート構造６２とアバランシェ耐量との関係をシミュレーションによって調べた結果を示すグラフである。図８において縦軸はアバランシェ耐量［Ｊ］を示し、横軸はダミートレンチゲート構造６２の本数を示している。
図８には、折れ線Ｌ１が示されている。折れ線Ｌ１は、ダミートレンチゲート構造６２の本数を増加させた場合のアバランシェ耐量の特性を示している。折れ線Ｌ１を参照して、ダミートレンチゲート構造６２の本数を増加させた場合、アバランシェ耐量は、単調に増加した後、飽和した。
アバランシェ耐量の飽和点は、ダミートレンチゲート構造６２の本数が、第２トレンチゲート構造５２の本数と同数になり、かつ、ダミートレンチゲート構造６２の第３ピッチＰ３が、第２トレンチゲート構造５２の第２ピッチＰ２と等しくなった時であった。
折れ線Ｌ１から、境界領域１３にダミートレンチゲート構造６２を形成することにより、アバランシェ耐量を向上できることが分かった。これは、ダミートレンチゲート構造６２の導入によって、ウェル領域６１に対する電界集中が緩和され、かつ、境界領域１３の絶縁耐量が向上したためである。
図９は、厚膜部７０の厚さＴＢとアバランシェ耐量との関係をシミュレーションによって調べた結果を示すグラフである。図９において縦軸はアバランシェ耐量［Ｊ］を示し、横軸は厚膜部７０の厚さＴＢを示している。
図９には、折れ線Ｌ２が示されている。折れ線Ｌ２は、厚膜部７０の厚さＴＢを増加させた場合のアバランシェ耐量の特性を示している。折れ線Ｌ２を参照して、厚膜部７０の厚さＴＢを増加させた場合、アバランシェ耐量は、単調に増加した後、飽和した。アバランシェ耐量の飽和点は、電流検出領域１２のアバランシェ耐量に略等しかった。
折れ線Ｌ２から、境界領域１３に厚膜部７０を形成することにより、アバランシェ耐量を向上できることが分かった。これは、厚膜部７０の導入によって、境界領域１３における絶縁破壊耐量が高められたためである。
しかし、厚膜部７０の厚さＴＢが、ゲート端子３２、エミッタ端子３３および電流検出端子３４の厚さＴＥを超えることは、構造上、好ましくはない。したがって、ゲート端子３２、エミッタ端子３３および電流検出端子３４の厚さＴＥ未満の範囲で、厚膜部７０の厚さＴＢを調整し、アバランシェ耐量の向上を図ることが好ましい。
図１０は、ダミートレンチゲート構造６２および厚膜部７０を有する構造とアバランシェ耐量との関係をシミュレーションによって調べた結果を示すグラフである。図１０において縦軸はアバランシェ耐量［Ｊ］を示し、ダミートレンチゲート構造６２の本数および横軸は厚膜部７０の厚さＴＢの組み合わせを示している。
図１０には、折れ線Ｌ３が示されている。折れ線Ｌ３は、前述の折れ線Ｌ１（図８参照）および折れ線Ｌ２（図９参照）の結果に基づいて、ダミートレンチゲート構造６２の本数および厚膜部７０の厚さＴＢを調整した場合のアバランシェ耐量の特性を示している。
折れ線Ｌ３を参照して、ダミートレンチゲート構造６２の本数および厚膜部７０の厚さＴＢを調整することによって、厚膜部７０の厚化を抑制しながら、アバランシェ耐量を向上できることが分かった。アバランシェ耐量は、単調に増加した後、飽和した。アバランシェ耐量の飽和点は、電流検出領域１２のアバランシェ耐量に略等しかった。
以上、半導体装置１によれば、活性領域１１および電流検出領域１２の間の境界領域１３を起点とする耐圧低下を抑制できる。
図１１は、図７に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置８１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１１を参照して、半導体装置８１は、半導体装置１と異なり、厚膜部７０を有していない。図８～図１０において述べた通り、ダミートレンチゲート構造６２だけを有する場合であっても、アバランシェ耐量を向上できる。よって、半導体装置８１によれば、活性領域１１および電流検出領域１２の間の境界領域１３を起点とする耐圧低下を抑制できる。
図１２は、図７に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置８２を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１２を参照して、半導体装置８２は、半導体装置１と異なり、ダミートレンチゲート構造６２を有していない。図８～図１０において述べた通り、厚膜部７０だけを有する場合であっても、アバランシェ耐量を向上できる。よって、半導体装置８２によれば、活性領域１１および電流検出領域１２の間の境界領域１３を起点とする耐圧低下を抑制できる。
図１３は、図７に対応する部分の断面図であって、本発明の第４実施形態に係る半導体装置８３を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１３を参照して、半導体装置８３は、境界領域１３において、ダミートレンチゲート構造６２に代えて、電界緩和構造１９の一例として、半導体層２の第１主面３に埋め込まれた１つまたは複数（この形態では６つ）の絶縁体８４を含む。絶縁体８４の個数は、ウェル領域６１の幅ＷＷに応じて調整される。
半導体装置８３は、より具体的には、半導体層２の第１主面３に形成された１つまたは複数（この形態では６つ）のトレンチ絶縁構造８５を有している。各トレンチ絶縁構造８５は、絶縁体８４を含む。複数のトレンチ絶縁構造８５は、第１方向Ｘに沿って間隔を空けて形成され、第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。
複数のトレンチ絶縁構造８５は、全体として第２方向Ｙに沿って延びるストライプ状に形成されている。各トレンチ絶縁構造８５は、ウェル領域６１を貫通している。各トレンチ絶縁構造８５の底部は、ドリフト領域６内に位置している。
法線方向Ｚに関して、各トレンチ絶縁構造８５の第４厚さＴ４は、１μｍ以上１０μｍ以下であってもよい。第４厚さＴ４は、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。
第４厚さＴ４は、２μｍ以上６μｍ以下であることが好ましい。第４厚さＴ４は、第２トレンチゲート構造５２の第２厚さＴ２と等しいことが好ましい。また、第４厚さＴ４は、第１トレンチゲート構造４２の第１厚さＴ１と等しいことが好ましい。
第１方向Ｘに関して、各トレンチ絶縁構造８５の第４幅Ｗ４は、第２トレンチゲート構造５２の第２幅Ｗ２未満である。第４幅Ｗ４は、０．１μｍ以上１．５μｍ以下であってもよい。第４幅Ｗ４は、０．１μｍ以上０．３μｍ以下、０．３μｍ以上０．６μｍ以下、０．６μｍ以上０．９μｍ以下、０．９μｍ以上１．２μｍ以下または１．２μｍ以上１．５μｍ以下であってもよい。
第１方向Ｘに関して、複数のトレンチ絶縁構造８５の第４ピッチＰ４は、０．５μｍ以上１０μｍ以下であってもよい。第４ピッチＰ４は、互いに隣り合う２つのトレンチ絶縁構造８５の中央部の間の距離である。
第４ピッチＰ４は、０．５μｍ以上１μｍ以下、１μｍ以上２μｍ以下、２μｍ以上４μｍ以下、４μｍ以上６μｍ以下、６μｍ以上８μｍ以下または８μｍ以上１０μｍ以下であってもよい。
各トレンチ絶縁構造８５は、より具体的には、絶縁トレンチ８６および絶縁体８４を含む。絶縁トレンチ８６は、半導体層２の第１主面３を第２主面４に向かって掘り下げることにより形成されている。絶縁トレンチ８６は、ウェル領域６１を貫通している。絶縁トレンチ８６の底部は、ドリフト領域６内に位置している。
絶縁体８４は、絶縁トレンチ８６内に一体物として埋め込まれている。絶縁体８４は、絶縁トレンチ８６の両側壁に沿って膜状に形成された２つの絶縁層が、絶縁トレンチ８６内で一体を成すことによって形成されている。
絶縁体８４は、トレンチ絶縁構造８５が延びる方向に直交する方向（つまり第１方向Ｘ）に関して２つの絶縁層が積層された積層構造を有している。２つの絶縁層の境界は、法線方向Ｚに沿って延びている。２つの絶縁層は、酸化シリコン（ＳｉＯ２）層または窒化シリコン（ＳｉＮ）層からなる単層構造をそれぞれ有していてもよい。
２つの絶縁層は、酸化シリコン層および窒化シリコン層を含む積層構造をそれぞれ有していてもよい。酸化シリコン層は、窒化シリコン層の上に形成されていてもよい。窒化シリコン層は、酸化シリコン層の上に形成されていてもよい。２つの絶縁層は、この形態では、酸化シリコン層からなる単層構造をそれぞれ有している。
主面絶縁層２１、第１ゲート絶縁層４４、第２ゲート絶縁層５４および絶縁体８４は、同一工程によって形成された１つの絶縁層によって形成されていてもよい。層間絶縁層３１の厚膜部７０は、この形態では、平面視において複数のトレンチ絶縁構造８５を一括して被覆している。
トレンチ絶縁構造８５（絶縁体８４）によれば、ダミートレンチゲート構造６２および厚膜部７０の双方と同様の効果を奏することができる。つまり、トレンチ絶縁構造８５（絶縁体８４）によれば、ウェル領域６１に対する電界集中を緩和しながら、境界領域１３における絶縁破壊耐量を高めることができる。よって、半導体装置８３によれば、活性領域１１および電流検出領域１２の間の境界領域１３を起点とする耐圧低下を抑制できる。
図１４は、図７に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置８７を示す断面図である。以下では、半導体装置８３に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１４を参照して、半導体装置８７は、半導体装置８３と異なり、厚膜部７０を有していない。トレンチ絶縁構造８５（絶縁体８４）だけを有する場合であっても、アバランシェ耐量を向上できる。よって、半導体装置８７によれば、活性領域１１および電流検出領域１２の間の境界領域１３を起点とする耐圧低下を抑制できる。
図１５は、図７に対応する部分の断面図であって、本発明の第６実施形態に係る半導体装置８８を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１５を参照して、半導体装置８８に係る層間絶縁層３１は、半導体装置１に係る層間絶縁層３１と異なり、第１絶縁層７１および第２絶縁層７２を含む積層構造を有していない。層間絶縁層３１は、単一の絶縁層８９からなる単層構造を有している。
層間絶縁層３１の薄膜部６９および厚膜部７０は、単一の絶縁層８９を加工することによって形成されている。薄膜部６９および厚膜部７０は、より具体的には、マスクを介するエッチング法によって単一の絶縁層８９を部分的に除去することによって形成されている。
以上、半導体装置８８によれば、活性領域１１および電流検出領域１２の間の境界領域１３を起点とする耐圧低下を抑制できる。層間絶縁層３１が単一の絶縁層８９からなる構造は、第１実施形態の他、前述の第３実施形態および第４実施形態にも適用できる。
図１６は、図７に対応する部分の断面図であって、本発明の第７実施形態に係る半導体装置９１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１６を参照して、半導体装置９１は、この形態では、ＩＧＢＴに代えて絶縁ゲート型のトランジスタの一例としてのＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）を備えた電子部品である。
半導体層２は、この形態では、ｎ＋型の半導体基板９２およびｎ型のエピタキシャル層９３を含む積層構造を有している。半導体基板９２およびエピタキシャル層９３は、シリコンをそれぞれ含む。半導体基板９２は、ＭＩＳＦＥＴのドレイン領域９４として形成されている。エピタキシャル層９３は、ＭＩＳＦＥＴのドリフト領域９５として形成されている。
半導体基板９２によって、半導体層２の第２主面４が形成されている。エピタキシャル層９３によって、半導体層２の第１主面３が形成されている。半導体基板９２およびエピタキシャル層９３によって、半導体層２の側面５Ａ～５Ｄが形成されている。
エピタキシャル層９３のｎ型不純物濃度は、半導体基板９２のｎ型不純物濃度以下である。エピタキシャル層９３のｎ型不純物濃度は、より具体的には、半導体基板９２のｎ型不純物濃度未満である。半導体基板９２のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。エピタキシャル層９３のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
活性領域１１、電流検出領域１２および境界領域１３はそれぞれエピタキシャル層９３に形成されている。その他の構造は、半導体装置１の構造と同様である。半導体装置１の説明は、ＩＧＢＴの「エミッタ」をＭＩＳＦＥＴの「ソース」と読み替え、ＩＧＢＴの「コレクタ」をＭＩＳＦＥＴの「ドレイン」と読み替えて、半導体装置９１の説明に準用される。
以上、半導体装置９１によっても、活性領域１１および電流検出領域１２の間の境界領域１３を起点とする耐圧低下を抑制できる。半導体層２がｎ＋型の半導体基板９２およびｎ型のエピタキシャル層９３を含む積層構造を有する構造は、第１実施形態の他、前述の第２～第６実施形態にも適用できる。
本発明の実施形態について説明したが、本発明の実施形態は、さらに他の形態で実施することもできる。
前述の第１～第６実施形態では、半導体層２が、半導体基板７からなる単層構造を有している例について説明した。しかし、半導体層２は、ｐ＋型の半導体基板およびｎ型のエピタキシャル層を有する積層構造を有していてもよい。この場合、ｐ＋型の半導体基板がコレクタ領域９となり、ｎ型のエピタキシャル層がドリフト領域６となる。
前述各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。
この明細書は、第１～第７実施形態に示された特徴の如何なる組み合わせ形態をも制限しない。第１～第７実施形態は、それらの間で任意の態様および任意の形態において組み合わせられることができる。つまり、第１～第７実施形態に示された特徴が任意の態様および任意の形態で組み合わされた形態が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体層
３ 第１主面
１１ 活性領域
１２ 電流検出領域
１３ 境界領域
２２ ゲート配線
３１ 層間絶縁層
３２ ゲート端子
３３ エミッタ端子
３４ 電流検出端子
４１ 第１ボディ領域
４２ 第１トレンチゲート構造
４６ 第１エミッタ領域
５１ 第２ボディ領域
５２ 第２トレンチゲート構造
５６ 第２エミッタ領域
６１ ウェル領域
６２ ダミートレンチゲート構造
６６ ディープウェル領域
７０ 厚膜部
８１ 半導体装置
８２ 半導体装置
８３ 半導体装置
８４ 絶縁体
８７ 半導体装置
８８ 半導体装置
９１ 半導体装置

Claims (16)

  1. 主面を有し、前記主面に設定された活性領域、前記活性領域から間隔を空けて前記主面に設定された電流検出領域、ならびに、前記主面において前記活性領域および前記電流検出領域の間の領域に設定された境界領域を含む第１導電型の半導体層と、
    前記活性領域において前記主面の表層部に形成された第２導電型の第１ボディ領域と、
    前記活性領域において前記主面に形成された第１トレンチゲート構造と、
    前記電流検出領域において前記主面の表層部に形成された第２導電型の第２ボディ領域と、
    前記電流検出領域において前記主面に形成された第２トレンチゲート構造と、
    前記境界領域において前記主面の表層部に形成された第２導電型のウェル領域と、
    前記境界領域において前記主面に電気的に浮遊状態に形成されたダミートレンチゲート構造と、を含み、
    前記主面の表層部において前記第１ボディ領域および前記ウェル領域の間の領域に形成され、前記第１ボディ領域および前記ウェル領域よりも深い第２導電型のディープウェル領域をさらに含む、半導体装置。
  2. 主面を有し、前記主面に設定された活性領域、前記活性領域から間隔を空けて前記主面に設定された電流検出領域、ならびに、前記主面において前記活性領域および前記電流検出領域の間の領域に設定された境界領域を含む第１導電型の半導体層と、
    前記活性領域において前記主面の表層部に形成された第２導電型の第１ボディ領域と、
    前記活性領域において前記主面に形成された第１トレンチゲート構造と、
    前記電流検出領域において前記主面の表層部に形成された第２導電型の第２ボディ領域と、
    前記電流検出領域において前記主面に形成された第２トレンチゲート構造と、
    前記境界領域において前記主面の表層部に形成された第２導電型のウェル領域と、
    前記境界領域において前記主面の表層部に埋め込まれた絶縁体と、を含み、
    前記主面の表層部において前記第１ボディ領域および前記ウェル領域の間の領域に形成され、前記第１ボディ領域および前記ウェル領域よりも深い第２導電型のディープウェル領域をさらに含む、半導体装置。
  3. 主面を有し、前記主面に設定された活性領域、前記活性領域から間隔を空けて前記主面に設定された電流検出領域、ならびに、前記主面において前記活性領域および前記電流検出領域の間の領域に設定された境界領域を含む第１導電型の半導体層と、
    前記活性領域において前記主面の表層部に形成された第２導電型の第１ボディ領域と、
    前記活性領域において前記主面に形成された第１トレンチゲート構造と、
    前記電流検出領域において前記主面の表層部に形成された第２導電型の第２ボディ領域と、
    前記電流検出領域において前記主面に形成された第２トレンチゲート構造と、
    前記境界領域において前記主面の表層部に形成された第２導電型のウェル領域と、
    前記主面の上において前記活性領域、前記電流検出領域および前記境界領域を選択的に被覆し、前記境界領域を被覆する部分において前記ウェル領域に対向する厚膜部を有する絶縁層と、を含み、
    前記主面の表層部において前記第１ボディ領域および前記ウェル領域の間の領域に形成され、前記第１ボディ領域および前記ウェル領域よりも深い第２導電型のディープウェル領域をさらに含む、半導体装置。
  4. 前記ディープウェル領域は、前記活性領域を取り囲んでいる、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記主面の上に形成された電流検出端子をさらに含み、
    前記第２ボディ領域は、前記電流検出端子に電気的に接続されている、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記電流検出端子は、前記電流検出領域を被覆しており、
    前記第２ボディ領域は、前記電流検出端子の直下の領域において前記電流検出端子に電気的に接続されている、請求項５に記載の半導体装置。
  7. 前記主面の上に形成されたゲート端子をさらに含み、
    前記第１トレンチゲート構造は、前記ゲート端子に電気的に接続され、
    前記第２トレンチゲート構造は、前記ゲート端子に電気的に接続されている、請求項１～６のいずれか一項に記載の半導体装置。
  8. 前記ゲート端子は、平面視において前記活性領域、前記電流検出領域および前記境界領域を避けて形成されている、請求項７記載の半導体装置。
  9. 前記主面の上を選択的に引き回され、前記ゲート端子に電気的に接続されたゲート配線をさらに含み、
    前記第１トレンチゲート構造および前記第２トレンチゲート構造は、前記ゲート配線を介して前記ゲート端子に電気的に接続されている、請求項８に記載の半導体装置。
  10. 前記主面の上に形成された基準電圧端子をさらに含み、
    前記第１ボディ領域は、前記基準電圧端子に電気的に接続されている、請求項１～９のいずれか一項に記載の半導体装置。
  11. 前記基準電圧端子は、前記活性領域を被覆しており、
    前記第１ボディ領域は、前記基準電圧端子の直下の領域において前記基準電圧端子に電気的に接続されている、請求項１０に記載の半導体装置。
  12. 前記電流検出領域は、前記活性領域の平面面積未満の平面面積を有している、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 前記活性領域を流れる第１電流Ｉ１に対する前記電流検出領域を流れる第２電流Ｉ２の比Ｉ２／Ｉ１は、１／１００００以上１／１００以下である、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記活性領域において前記第１ボディ領域の表層部に形成された第１導電型の第１不純物領域と、
    前記電流検出領域において前記第２ボディ領域の表層部に形成された第１導電型の第２不純物領域と、をさらに含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 前記第１不純物領域は、第１エミッタ領域であり、
    前記第２不純物領域は、第２エミッタ領域である、請求項１４に記載の半導体装置。
  16. 前記第１不純物領域は、第１ソース領域であり、
    前記第２不純物領域は、第２ソース領域である、請求項１４に記載の半導体装置。
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