JP5131322B2 - 半導体装置及びその製造方法 - Google Patents
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Description
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図である。図1においては、便宜上、半導体基板及び半導体基板上に構成される素子の各要素、層間絶縁膜、保護膜などを省略して図示している。図2は、図1のII−II線に沿う断面図である。図2においては、便宜上、層間絶縁膜や保護膜などを省略して図示している。
次に、本発明の第2実施形態を、図11〜13に基づいて説明する。図11は、第2実施形態に係る半導体装置の製造工程のうち、両面電極素子の表面側形成工程までを説明するための断面図である。図12は、半導体装置の製造工程のうち、絶縁分離トレンチ形成工程を示す断面図である。図13は、半導体装置の製造工程のうち、両面電極素子の裏面側形成工程を示す断面図である。
次に、本発明の第3実施形態を、図14に基づいて説明する。図14は、第3実施形態に係る半導体装置の概略構成を示す断面図であり、第1実施形態に示した図2に対応している。
次に、本発明の第4実施形態を、図15〜17に基づいて説明する。図15は、第4実施形態に係る半導体装置の概略構成を示す断面図であり、第1実施形態に示した図2に対応している。図16は、ドレイン−ソース電圧(Vds)とドレイン電流(Id)との関係を示す図である。なお、ドレイン電流は対数値としている。図17は、ブレイクダウン時の電位分布を示す図であり、(a)は本実施形態に係る半導体装置、(b),(c)は比較例を示している。なお、図17(b)に示す比較例1では、素子形成領域の両サイドの絶縁分離トレンチの導電体が、ともに第1電極としてのソース電極と接続されており、図17(c)に示す比較例2では、素子形成領域の両サイドの絶縁分離トレンチの導電体のうち、一方(紙面右側)が第1電極としてのソース電極と接続され、他方(紙面左側)が第2電極としてのドレイン電極と接続されている。それ以外は、本実施形態に係る半導体装置(図17(a))と同じ構成となっている。
次に、本発明の第5実施形態を、図21及び図22に基づいて説明する。図21は、第5実施形態に係る半導体装置の概略構成を示す断面図であり、第1実施形態に示した図2に対応している。図22は、(a),(b)ともに半導体装置の概略構成を示す平面図であり、図1に対応している。
10a・・・表面
10b・・・裏面
11,12・・・素子形成領域
13・・・pnコラム領域
14・・・p導電型半導体領域
15・・・n導電型半導体領域
18a,18b・・・ソース電極
19a,19b・・・ゲート電極
21,21a,21b・・・ドレイン電極
30・・・絶縁分離トレンチ
50・・・両面電極素子
50a・・・pチャネル型両面電極素子
50b・・・nチャネル型両面電極素子
100・・・半導体装置
Claims (22)
- 半導体基板と、
前記半導体基板における複数の素子形成領域をそれぞれ取り囲むとともに、前記複数の素子形成領域を互いに絶縁分離する絶縁分離トレンチと、
前記複数の素子形成領域のそれぞれに構成される素子と、を備える半導体装置であって、
前記素子として、対をなす第1電極及び第2電極が前記半導体基板の表面と該表面の裏面に分けて配置され、前記第1電極と前記第2電極との間に電流が流れる両面電極素子を少なくとも有し、
前記半導体基板は、前記両面電極素子の形成領域として、p導電型半導体領域とn導電型半導体領域とが、前記半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたpnコラム領域を有し、
前記pnコラム領域には、前記p導電型半導体領域及び前記n導電型半導体領域を含む前記素子形成領域が複数形成され、前記p導電型半導体領域又は前記n導電型半導体領域をドリフト領域とする前記両面電極素子が複数構成され、
該複数の両面電極素子として、前記n導電型半導体領域をドリフト領域とするnチャネル型両面電極素子と、前記p導電型半導体領域をドリフト領域とするpチャネル型両面電極素子と、を有し、
前記nチャネル型両面電極素子が構成された素子形成領域では、前記n導電型半導体領域が、前記並設方向における両端に位置してそれぞれ前記絶縁分離トレンチに接し、前記pチャネル型両面電極素子が構成された素子形成領域では、前記p導電型半導体領域が、前記並設方向における両端に位置してそれぞれ前記絶縁分離トレンチに接していることを特徴とする半導体装置。 - 前記両面電極素子は、縦型MOSトランジスタ素子であることを特徴とする請求項1に記載の半導体装置。
- 複数の前記両面電極素子として、前記n導電型半導体領域をドリフト領域とするnチャネル型両面電極素子、及び、前記p導電型半導体領域をドリフト領域とするpチャネル型両面電極素子の少なくとも一方を、複数有することを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記半導体基板は、前記表面側における前記pnコラム領域上に形成され、前記ドリフト領域とは逆の導電型のチャネル領域を有し、
複数の前記両面電極素子は、前記第1電極が前記半導体基板の表面側に配置され、前記第2電極が前記半導体基板の裏面側に配置されていることを特徴とする請求項1〜3いずれか1項に記載の半導体装置。 - 複数の前記両面電極素子は、前記第2電極が一体化されて共通電極となっていることを特徴とする請求項4に記載の半導体装置。
- 複数の前記両面電極素子のうち、少なくとも1つの前記両面電極素子は、前記第1電極及び前記第2電極が、他の前記両面電極素子における前記第1電極及び前記第2電極と電気的に分離されていることを特徴とする請求項4に記載の半導体装置。
- 前記絶縁分離トレンチは、前記半導体基板を表面から裏面まで貫通していることを特徴とする請求項1〜6いずれか1項に記載の半導体装置。
- 前記第2電極が共通電極とされた複数の前記両面電極素子を互いに絶縁分離する前記絶縁分離トレンチは、前記半導体基板の表面から前記pnコラム領域の裏面側の端部まで延設されていることを特徴とする請求項5に記載の半導体装置。
- 前記素子として、対をなす電極が前記半導体基板の表面及び裏面のいずれかにまとめて配置され、前記半導体基板における前記両面電極素子の形成領域とは異なる領域に形成された片面電極素子を含むことを特徴とする請求項1〜8いずれか1項に記載の半導体装置。
- 前記絶縁分離トレンチとして、トレンチ内に絶縁体が埋め込まれた絶縁分離トレンチ、及び、トレンチ内に空洞が形成されてなる絶縁分離トレンチの少なくとも一方を含むことを特徴とする請求項1〜9いずれか1項に記載の半導体装置。
- 前記絶縁分離トレンチとして、トレンチ内に絶縁膜を介して導電体が埋め込まれた絶縁分離トレンチを含むことを特徴とする請求項1〜10いずれか1項に記載の半導体装置。
- 前記導電体は、所定電位に固定されていることを特徴とする請求項11に記載の半導体装置。
- 前記導電体は、前記第2電極と電気的に接続されていることを特徴とする請求項12に記載の半導体装置。
- 前記導電体は、前記半導体基板の表面上に形成された配線と電気的に接続され、
前記配線及び前記導電体を介して、前記第2電極の電位をモニタできるようになっていることを特徴とする請求項13に記載の半導体装置。 - 前記導電体は、前記半導体基板に構成され、該導電体が電気的に接続された前記第2電極を有する前記両面電極素子とは別の素子と、前記半導体基板の表面上に形成された配線を介して電気的に接続されていることを特徴とする請求項13に記載の半導体装置。
- 隣り合う前記素子形成領域の間に、複数の前記絶縁分離トレンチが形成され、
前記半導体基板における前記絶縁分離トレンチ間の領域が、前記素子形成領域の間の素子間領域とされていることを特徴とする請求項1〜15いずれか1項に記載の半導体装置。 - 前記素子間領域は、前記p導電型半導体領域と前記n導電型半導体領域を含んでいることを特徴とする請求項16に記載の半導体装置。
- 前記素子間領域は、所定電位に固定されていることを特徴とする請求項16又は請求項17に記載の半導体装置。
- 前記素子間領域は、前記第2電極と電気的に接続されていることを特徴とする請求項18に記載の半導体装置。
- 前記素子形成領域の少なくとも1つが、複数の前記絶縁分離トレンチによって取り囲まれていることを特徴とする請求項1〜19いずれか1項に記載の半導体装置。
- 半導体基板に形成する絶縁分離トレンチにより複数の素子形成領域を互いに絶縁分離し、対をなす第1電極及び第2電極が前記半導体基板の表面と該表面の裏面に分けて配置され、前記第1電極と前記第2電極との間に電流が流れる両面電極素子としてのnチャネル型両面電極素子及びpチャネル型両面電極素子を含む素子を、各素子形成領域に形成してなる半導体装置の製造方法であって、
前記半導体基板として、p導電型半導体領域とn導電型半導体領域とが、前記半導体基板の厚さ方向と直交する方向に互いに隣接して交互に並設されたpnコラム領域を有する基板を準備する基板準備工程と、
前記pnコラム領域における複数の前記素子形成領域が、前記p導電型半導体領域及び前記n導電型半導体領域を含むように、前記半導体基板の表面側から未貫通の前記絶縁分離トレンチを形成する絶縁分離トレンチ工程と、
前記p導電型半導体領域及び前記n導電型半導体領域を含む複数の前記素子形成領域に、前記第1電極を含む前記両面電極素子における前記半導体基板の表面側の部分を形成する表面側形成工程と、
前記絶縁分離トレンチ形成工程及び前記表面側形成工程後、前記半導体基板の裏面側から前記半導体基板の厚みを薄くし、前記絶縁分離トレンチにおける前記半導体基板の裏面側の端部を露出させる薄肉化工程と、
薄肉化した前記半導体基板において、前記第2電極を含む前記両面電極素子における前記半導体基板の裏面側の部分を形成する裏面側形成工程と、を備え、
前記絶縁分離トレンチ工程において、前記nチャネル型両面電極素子が構成される素子形成領域では、前記n導電型半導体領域が前記並設方向における両端に位置し、前記pチャネル型両面電極素子が構成される素子形成領域では、前記p導電型半導体領域が、前記並設方向における両端に位置するように、未貫通の前記絶縁分離トレンチを形成することを特徴とする半導体装置の製造方法。 - 前記絶縁分離トレンチ形成工程では、トレンチ内に空洞が残るように、前記トレンチの壁面上に絶縁膜を形成した後、前記空洞内に導電材料を堆積させて、前記トレンチ内に前記絶縁膜を介して前記導電材料からなる導電体が埋め込まれた前記絶縁分離トレンチを形成し、
前記薄肉化工程では、前記導電体が露出するまで前記半導体基板の厚みを薄くし、
前記裏面側形成工程では、前記導電体と前記第2電極とを電気的に接続させることを特徴とする請求項21に記載の半導体装置の製造方法。
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