WO2020246230A1 - 半導体装置 - Google Patents

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耕平 村▲崎▼
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    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Definitions

  • the present invention relates to a semiconductor device.
  • U.S. Patent Application Publication 2013/0175574 discloses an IE-type trench gate IGBT having a device chip having a cell-forming region and an annular P-cell peripheral junction region surrounding it (see FIG. 36 of the same document). ).
  • a large number of linear unit cell regions are spread over the cell forming region.
  • the linear unit cell area includes an active cell area and an inactive cell area.
  • a trench gate electrode is arranged between the active cell region and the inactive cell region.
  • a P-type floating area is provided in the inactive cell area.
  • the P-shaped floating region is partitioned by a trench in which a trench gate electrode and an end trench gate electrode connected thereto are embedded.
  • the P-type cell peripheral junction region faces the P-type floating region with the end trench gate electrode interposed therebetween.
  • the P-shaped cell peripheral junction region is connected to the metal emitter electrode.
  • the P-type cell peripheral junction region and the P-type floating region face each other, and the distance between them depends on the process accuracy. Therefore, there is a possibility that the P-type cell peripheral joining region and the P-type floating region are joined. Further, even when they are not bonded, if the distance between the P-type cell peripheral junction region and the P-type floating region is narrow, a parasitic PNP transistor may be formed. As a result, the characteristics of the collector current with respect to the gate voltage become unstable. For example, oscillation may occur near the threshold value. Therefore, the operation is not always stable.
  • the semiconductor device includes a first conductive type semiconductor layer having a first main surface on one side and a second main surface on the other side.
  • the semiconductor device includes an active region set on the surface layer portion of the first main surface of the semiconductor layer.
  • the semiconductor device includes an outer region set outside the active region in the surface layer portion of the first main surface of the semiconductor layer.
  • the semiconductor device includes a second conductive type main junction region provided in the outer region so as to surround the active region.
  • the semiconductor device includes a second conductive type floating region formed in the active region and electrically suspended.
  • the semiconductor device includes a region separation trench structure that separates the floating region in the surface layer portion of the first main surface of the semiconductor layer.
  • the semiconductor device includes an outer separation trench structure that is spaced apart from the region separation trench structure and is arranged so as to partition the main junction region outward.
  • the semiconductor device includes an intervening region that is arranged between the region separating trench structure and the outer separating trench structure and is interposed between the main bonding region and the floating region.
  • a region separation trench structure and an outer separation trench structure are interposed between the main joint region provided outside the active region and the floating region.
  • intervening regions between these trench structures intervene. This ensures that the main junction region and the floating region are separated, avoiding their junctions and avoiding undesired approaches between them.
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged plan view for explaining the configuration near the boundary between the active region and the outer region, and shows the configuration of the surface of the semiconductor layer in the region II shown in FIG.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG. 2, showing a cross-sectional structure related to the FET structure region and the floating region.
  • FIG. 4 is a cross-sectional view of the vicinity of the boundary between the active region and the outer region, and shows a cross-sectional structure along the IV-IV line of FIG.
  • FIG. 5 is a partially enlarged plan view for explaining the configuration of the semiconductor device according to the second embodiment of the present invention.
  • FIG. 6 is a cross-sectional view for explaining the separation structure of the floating region and the main joint region, and shows a cross-sectional structure along the VI-VI line of FIG.
  • FIG. 7 is a cross-sectional view for explaining the configuration of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view for explaining the configuration of the semiconductor device according to the fourth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view for explaining the configuration of the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 1 is a plan view of the semiconductor device 1 according to the embodiment of the present invention.
  • the semiconductor device 1 is an electronic component having an IGBT (Insulated Gate Bipolar Transistor).
  • IGBT Insulated Gate Bipolar Transistor
  • the semiconductor device 1 includes a chip-shaped semiconductor layer 2.
  • the semiconductor layer 2 has a first main surface 2a on one side and a second main surface 2b on the other side (see FIG. 3). Both the first main surface 2a and the second main surface 2b are flat surfaces.
  • FIG. 1 shows the configuration of the semiconductor device 1 in a plan view viewed from a direction perpendicular to the first main surface 2a.
  • the first main surface 2a and the second main surface 2b have a rectangular shape, more specifically, a rectangular shape in this embodiment.
  • the semiconductor layer 2 has side surfaces 2c, 2d, 2e, and 2f (four side surfaces in this embodiment) connecting the first main surface 2a and the second main surface 2b.
  • the direction perpendicular to the first main surface 2a and the second main surface 2b that is, the direction parallel to the normal of the first main surface 2a and the second main surface 2b is the direction of the semiconductor layer 2. It is called “normal direction Z”. Further, viewing from the normal direction Z is called “planar view”. Further, for convenience, the direction perpendicular to the normal direction Z and parallel to one side surface 2c is referred to as “first direction X”, and is a direction perpendicular to both the normal direction Z and the first direction X (for convenience). The direction (direction parallel to the other side surface 2d adjacent to the side surface 2c) is referred to as "second direction Y".
  • the semiconductor layer 2 includes an active region 3 and an outer region 4 (peripheral region).
  • the active region 3 and the outer region 4 are set on the first main surface 2a of the semiconductor layer 2.
  • the active region 3 is set in the central portion of the semiconductor layer 2 at intervals inward from the side surfaces 2c to 2f of the semiconductor layer 2 in a plan view.
  • the active region 3 may be set in a rectangular shape (more specifically, a rectangular shape) having four sides parallel to the four side surfaces 2c to 2f of the semiconductor layer 2 in a plan view.
  • the active region 3 has a recess 3a recessed inward from the vicinity of the center of one side of the rectangle.
  • the outer region 4 is an region outside the active region 3.
  • the outer region 4 extends in a strip shape along the peripheral edge of the active region 3 in a plan view.
  • the outer region 4 surrounds the active region 3 in plan view. More specifically, the outer region 4 is set in an endless shape (square ring) surrounding the active region 3 in a plan view.
  • the outer region 4 has a convex portion 4a protruding inward toward the active region 3 so as to be aligned with the concave portion 3a of the active region 3.
  • a film-shaped emitter electrode 5 is arranged so as to cover almost the entire area of the active region 3.
  • An emitter pad region 5a is set in the central portion of the emitter electrode 5.
  • the emitter pad region 5a provides a bonding pad to which the bonding wires are bonded.
  • a film-shaped gate electrode 6 is arranged in the outer region 4.
  • the gate electrode 6 and the emitter electrode 5 are separated from each other by a distance 7 (slit-like distance in this embodiment), and are electrically insulated from each other.
  • the gate electrode 6 includes a gate pad portion 6A arranged so as to be aligned with the convex portion 4a of the outer region 4, and a gate wiring 6B extending from the gate pad portion 6A.
  • the gate wiring 6B is also called a gate finger.
  • the gate pad portion 6A is formed in a rectangular shape in a plan view.
  • a gate pad area 6a is set in the central portion of the gate pad portion 6A.
  • the gate pad region 6a provides a bonding pad to which the bonding wires are bonded.
  • the gate wiring 6B extends in a strip shape along the outer region 4.
  • the two gate wirings 6B are coupled to the gate pad portion 6A.
  • Each gate wiring 6B extends along one side surface 2d of the semiconductor layer 2 and is further bent along the other side surfaces 2c and 2e adjacent to the side surface 2d to form an L-shape in a plan view.
  • FIG. 2 is an enlarged plan view for explaining the configuration near the boundary between the active region 3 and the outer region 4, and is a configuration of the surface (first main surface 2a) of the semiconductor layer 2 in the region II shown in FIG. Is shown. More precisely, FIG. 2 is an enlarged plan view of the emitter electrode 5, the gate electrode 6, and the interlayer insulating film formed on the first main surface 2a of the semiconductor layer 2 without illustration.
  • a main junction region 45 (peripheral junction region) is provided on the surface layer portion of the semiconductor layer 2 (referring to the region from the first main surface 2a to the inside thereof; the same applies hereinafter).
  • the main joint region 45 is set so as to surround the active region 3 from the outside in a plan view, as shown by diagonal lines in FIG. More specifically, the main junction region 45 is set in an annular shape (endless shape) surrounding the active region 3 in a plan view.
  • the main junction region 45 constitutes the terminal structure of the semiconductor layer 2, and the depletion layer that spreads during reverse bias relaxes the electric field concentration.
  • a plurality of trench gate structures 10 are formed on the semiconductor layer 2. Each trench gate structure 10 extends linearly, for example, along the second direction Y. The plurality of trench gate structures 10 are formed in parallel with an interval in the first direction X.
  • a pair of region-separating trench structures 30 are arranged on both sides of each trench gate structure 10 with respect to the first direction X. Each region separation trench structure 30 extends along the trench gate structure 10. In this embodiment, each region separation trench structure 30 extends along the second direction Y.
  • a FET (field effect transistor) structure region 9 is set between a pair of region separation trench structures 30 adjacent to each other with the trench gate structure 10 in between.
  • the region separation trench structure 30 is located between the pair of trench gate structures 10 adjacent to the first direction X.
  • the region separation trench structure 30 partitions the p-shaped floating region 40.
  • the floating region 40 faces the FET structure region 9 with the region separation trench structure 30 interposed therebetween.
  • the region separation trench structure 30 includes two main separation trench structures 34 that extend linearly along the trench gate structure 10.
  • a floating region 40 is set between the two main separation trench structures 34.
  • the region separation trench structure 30 further includes an end connection trench structure 35 that connects the corresponding ends of the two main separation trench structures 34 to each other.
  • a floating region 40 is arranged in a region surrounded by the end connecting trench structure 35 and the main separation trench structure 34.
  • the end connecting trench structure 35 extends linearly in a direction orthogonal to the longitudinal direction of the trench gate structure 10, that is, along the first direction X. Therefore, the region separation trench structure 30 partitions the rectangular floating region 40 inward in a plan view.
  • the two main separation trench structures 34 arranged between the two trench gate structures 10 adjacent to the first direction X are connected to each other even in the floating region 40.
  • an intermediate connecting trench structure 36 that connects the two main separation trench structures 34 is arranged in the floating region 40.
  • the intermediate connecting trench structure 36 is formed linearly in a plan view.
  • the intermediate connecting trench structure 36 crosses the floating region 40 along the first direction X.
  • the separation / extraction electrode layer 37 is arranged so as to connect to the intermediate connecting trench structure 36.
  • the separation and extraction electrode layer 37 is arranged so as to cross the intermediate connecting trench structure 36 along the second direction Y.
  • the separation / extraction electrode layer 37 has a rectangular shape in a plan view.
  • a separation trench contact 38 is set on the separation extraction electrode layer 37.
  • the separation trench contact 38 is arranged directly above the floating region 40.
  • the separation trench contact 38 connects the separation extraction electrode layer 37 to the emitter electrode 5.
  • the region separation trench structure 30 is electrically connected to the emitter electrode 5 via the intermediate connection trench structure 36 and the separation / extraction electrode layer 37.
  • the separation trench contact 38 is arranged on the separation / extraction electrode layer 37 so as to be offset from the intermediate connection trench structure 36.
  • a plurality of separation trench contacts 38 are provided in this embodiment. More specifically, a plurality of (two in this embodiment) separating trench contacts 38 are arranged on both sides of the intermediate connecting trench structure 36 with respect to the second direction Y.
  • the outer separation trench structure 50 is arranged at a distance from the floating region 40 in the second direction Y. More specifically, the outer separation trench structure 50 is arranged at a distance from the end connecting trench structure 35 to the outside in the second direction Y. The outer separation trench structure 50 is formed linearly. The outer separation trench structure 50 is formed in parallel with the end connecting trench structure 35.
  • the main separation trench structure extension portion 34A is linearly extended from the main separation trench structure 34 to the outside in the second direction Y.
  • the main separation trench structure extension 34A has the same structure as the main separation trench structure 34 (see FIG. 3).
  • the main separation trench structure extension portion 34A is an example of a coupling trench structure in which the region separation trench structure 30 and the outer separation trench structure 50 are connected and continuous. As described above, the intervening region 60 is partitioned on the surface layer portion of the semiconductor layer 2 by the pair of main separation trench structure extension portions 34A, end connection trench structure 35, and outer separation trench structure 50.
  • the main junction region 45 is a p-type region in this embodiment.
  • the main joint region 45 is in contact with the outer separation trench structure 50 from the outside. Further, the main joint region 45 is in contact with the main separation trench structure extension portion 34A from the opposite side of the intervening region 60. Further, the main junction region 45 is in contact with the FET structure region 9 from the outside.
  • the trench gate structure 10 extends beyond the outer separation trench structure 50 to the outer region 4 in the second direction Y. That is, both ends of the trench gate structure 10 are located outside the outer separation trench structure 50 with respect to the second direction Y. Both ends of each trench gate structure 10 are coupled to a pair of outer trench gate structures 15 (only one outer trench gate structure 15 is shown in FIG. 2). As a result, the plurality of trench gate structures 10 are connected to each other by the outer trench gate structure 15. That is, the outer trench gate structure 15 provides a trench gate connecting structure for connecting a plurality of trench gate structures 10.
  • the outer trench gate structure 15 extends linearly along the first direction X.
  • the outer trench gate structure 15 is formed in the main junction region 45 in this embodiment.
  • An emitter contact 17 is set in the FET structure region 9.
  • the emitter contact 17 connects the emitter electrode 5 (see FIG. 1) to the emitter region of the FET structure formed in the FET structure region 9.
  • Emitter contacts 17 are provided on both sides of the trench gate structure 10.
  • Each emitter contact 17 extends linearly along the trench gate structure 10.
  • the emitter contact 17 is divided in the middle with respect to the second direction Y. More specifically, the emitter contact 17 is divided in a region near the intermediate connecting trench structure 36, and more specifically, in a region corresponding to the separation / extraction electrode layer 37.
  • the separation / extraction electrode layer 37 and the emitter contact 17 are arranged so as not to overlap when viewed in the X direction.
  • FIG. 3 is a cross-sectional view taken along the line III-III of FIG. 2, showing a cross-sectional structure related to the FET structure region 9 and the floating region 40.
  • the semiconductor layer 2 has a single crystal structure including an n - type semiconductor substrate 18.
  • the semiconductor substrate 18 may be an FZ substrate made of silicon formed through an FZ (Floating Zone) method. It may be an FZ substrate made of silicon formed through the FZ (Floating Zone) method.
  • the concentration of n-type impurities in the semiconductor substrate 18 may be 4.0 ⁇ 10 13 cm -3 or more and 2.0 ⁇ 10 14 cm -3 or less.
  • the thickness of the semiconductor substrate 18 may be 50 ⁇ m or more and 200 ⁇ m or less.
  • the thickness of the semiconductor substrate 18 may be 50 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 150 ⁇ m or less, or 150 ⁇ m or more and 200 ⁇ m or less.
  • a collector electrode 8 is formed on the second main surface 2b of the semiconductor layer 2.
  • the collector electrode 8 is electrically connected to the second main surface 2b of the semiconductor layer 2.
  • the collector electrode 8 forms ohmic contact with the second main surface 2b of the semiconductor layer 2.
  • the collector electrode 8 transmits a collector signal to the active region 3.
  • a p-type collector region 71 is formed on the surface layer portion of the second main surface 2b of the semiconductor layer 2.
  • the p-type impurity concentration in the collector region 71 may be 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the collector region 71 forms ohmic contact with the collector electrode 8.
  • the collector region 71 may be formed over the entire surface layer portion of the second main surface 2b.
  • n-type buffer layer 72 is laminated in the collector area 71.
  • the buffer layer 72 may be formed over the entire surface layer portion of the second main surface 2b of the semiconductor layer 2.
  • the concentration of n-type impurities in the buffer layer 72 is higher than the concentration of n-type impurities in the semiconductor substrate 18.
  • the thickness of the buffer layer 72 may be 0.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 15 ⁇ m or less, 15 ⁇ m or more and 20 ⁇ m or less, 20 ⁇ m or more and 25 ⁇ m or less, or 25 ⁇ m or more and 30 ⁇ m or less.
  • Floating regions 40 and FET structure regions 9 are alternately arranged along the first direction X.
  • the floating region 40 and the FET structure region 9 are separated by a region separation trench structure 30 (main separation trench structure 34).
  • the FET structure 20 including the trench gate structure 10 is formed in the FET structure region 9.
  • the trench gate structure 10 is formed near the center of the FET structure region 9 with respect to the first direction X. More specifically, the trench gate structure 10 is arranged so as to substantially equally divide the FET structure region 9 with respect to the first direction X.
  • the trench gate structure 10 includes a gate trench 11, a gate insulating layer 12, and a gate electrode layer 13.
  • the gate trench 11 is formed on the first main surface 2a of the semiconductor layer 2. More specifically, the gate trench 11 extends from the first main surface 2a to a predetermined depth in the semiconductor layer 2 in a direction perpendicular to the first main surface 2a (normal direction Z) and is dug down.
  • the gate trench 11 includes a pair of side walls 11a and a bottom wall 11b connecting their bottom edges.
  • the side wall 11a of the gate trench 11 may be formed perpendicular to the first main surface 2a of the semiconductor layer 2. Further, the side wall 11a of the gate trench 11 may be inclined downward from the first main surface 2a of the semiconductor layer 2 toward the bottom wall 11b with respect to the first main surface 2a.
  • the gate trench 11 may be formed in a tapered shape in which the opening area on the opening side is larger than the bottom area.
  • the bottom wall 11b of the gate trench 11 extends substantially parallel to the first main surface 2a along the second direction Y.
  • the bottom wall 11b of the gate trench 11 may be formed parallel to the first main surface 2a of the semiconductor layer 2.
  • the bottom wall 11b of the gate trench 11 may be formed in a concave curved surface shape that is recessed toward the second main surface 2b of the semiconductor layer 2.
  • the gate trench 11 includes an opening edge portion.
  • the opening edge portion of the gate trench 11 connects the side wall 11a of the gate trench 11 and the first main surface 2a of the semiconductor layer 2.
  • the opening edge portion of the gate trench 11 has an inclined portion inclined downward from the first main surface 2a of the semiconductor layer 2 toward the side wall 11a of the gate trench 11.
  • the opening edge portion of the gate trench 11 may be formed in a concave curved shape recessed toward the second main surface 2b of the semiconductor layer 2. As a result, a wide portion having an opening width wider than the opening width on the bottom wall 11b side is formed on the opening side of the gate trench 11.
  • the opening edge portion of the gate trench 11 may be formed in a convex curved surface shape that protrudes toward the first main surface 2a of the semiconductor layer 2.
  • the depth in the direction (normal direction Z) perpendicular to the first main surface 2a of the gate trench 11 may be 3.0 ⁇ m or more and 7.0 ⁇ m or less.
  • the depth of the gate trench 11 may be 3.0 ⁇ m or more and 4.0 ⁇ m or less, 4.0 ⁇ m or more and 5.0 ⁇ m or less, 5.0 ⁇ m or more and 6.0 ⁇ m or less, or 6.0 ⁇ m or more and 7.0 ⁇ m or less. ..
  • the width orthogonal to the longitudinal direction of the gate trench 11 may be 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the width of the gate trench 11 is the width of the gate trench 11 in the first direction X.
  • the width of the gate trench 11 is 0.5 ⁇ m or more and 1.0 ⁇ m or less, 1.0 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2.0 ⁇ m or less, 2.0 ⁇ m or more and 2.5 ⁇ m or less, or 2.5 ⁇ m or more 3 It may be 0.0 ⁇ m or less.
  • the gate insulating layer 12 is formed in a film shape along the inner wall of the gate trench 11.
  • the gate insulating layer 12 partitions a concave space in the gate trench 11.
  • the gate insulating layer 12 includes a silicon oxide film in this embodiment.
  • the gate insulating layer 12 may include a silicon nitride film in place of or in addition to the silicon oxide film.
  • the gate insulating layer 12 includes a first region 12a, a second region 12b, and a third region 12c.
  • the first region 12a covers the side wall 11a of the gate trench 11.
  • the second region 12b covers the bottom wall 11b of the gate trench 11.
  • the third region 12c covers the opening edge of the gate trench 11.
  • the thickness of the second region 12b may be greater than or equal to the thickness of the first region 12a.
  • the thickness of the second region 12b may be larger than the thickness of the first region 12a.
  • the thickness of the third region 12c may be greater than or equal to the thickness of the first region 12a.
  • the thickness of the third region 12c may be larger than the thickness of the first region 12a.
  • the gate insulating layer 12 having a uniform thickness may be formed.
  • the third region 12c includes a bulging portion that bulges toward the inside of the gate trench 11 at the opening edge portion of the gate trench 11.
  • the third region 12c projects inward of the gate trench 11, and its surface forms a convex curved surface.
  • the third region 12c narrows the opening of the gate trench 11 at the opening edge of the gate trench 11.
  • the gate electrode layer 13 is embedded in the gate trench 11 with the gate insulating layer 12 interposed therebetween. More specifically, the gate electrode layer 13 is embedded in the concave space partitioned by the gate insulating layer 12 in the gate trench 11.
  • the gate electrode layer 13 is controlled by a gate signal. That is, the gate electrode layer 13 is electrically connected to the gate electrode 6.
  • the gate electrode layer 13 is formed in a wall shape extending along a direction (normal direction Z) perpendicular to the first main surface 2a of the semiconductor layer 2 in a cross-sectional view. Such a wall-shaped gate electrode layer 13 extends linearly in the second direction Y along the gate trench 11.
  • the gate electrode layer 13 has an upper end portion located on the opening edge portion side of the gate trench 11.
  • the upper end of the gate electrode layer 13 is located on the bottom wall 11b side of the gate trench 11 with respect to the first main surface 2a of the semiconductor layer 2.
  • a recess recessed toward the bottom wall 11b of the gate trench 11 is formed.
  • the recess at the upper end of the gate electrode layer 13 is formed in a tapered shape toward the bottom wall 11b of the gate trench 11.
  • the upper end portion of the gate electrode layer 13 has a constricted portion confined along the third region 12c of the gate insulating layer 12.
  • the FET structure 20 includes a p-shaped body region 21 formed on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
  • the p-type impurity concentration in the body region 21 may be 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • the body region 21 is formed on both sides of the trench gate structure 10.
  • the body region 21 is formed in a strip shape extending along the trench gate structure 10 in a plan view.
  • the body region 21 is exposed from the side wall 11a of the gate trench 11.
  • the bottom of the body region 21 is arranged at a depth position between the first main surface 2a of the semiconductor layer 2 and the bottom wall 11b of the gate trench 11 in a direction perpendicular to the first main surface 2a (normal direction Z). ing.
  • the FET structure 20 includes an n + type emitter region 22 formed on the surface layer portion of the body region 21.
  • the concentration of n-type impurities in the emitter region 22 may be 1.0 ⁇ 10 19 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the emitter region 22 is formed on both sides of the trench gate structure 10.
  • the emitter region 22 is formed in a strip shape extending along the trench gate structure 10 in a plan view.
  • the emitter region 22 is exposed from the first main surface 2a of the semiconductor layer 2. Further, the emitter region 22 is exposed from the side wall 11a of the gate trench 11.
  • the bottom portion of the emitter region 22 is arranged at a depth position between the upper end portion of the gate electrode layer 13 and the bottom portion of the body region 21 in a direction perpendicular to the first main surface 2a (normal direction Z).
  • the FET structure 20 includes an n + type carrier storage region 23 formed in the region on the second main surface 2b side with respect to the body region 21 in the semiconductor layer 2.
  • the n-type impurity concentration in the carrier storage region 23 is higher than the n-type impurity concentration in the semiconductor layer 2.
  • the concentration of n-type impurities in the carrier storage region 23 may be 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 17 cm -3 or less.
  • the carrier storage area 23 is formed on both sides of the trench gate structure 10.
  • the carrier storage region 23 is formed in a strip shape extending along the trench gate structure 10 in a plan view.
  • the carrier storage region 23 is exposed from the side wall 11a of the gate trench 11.
  • the bottom portion of the carrier storage region 23 is arranged at a depth position between the bottom portion of the body region 21 and the bottom wall 11b of the gate trench 11 in a direction perpendicular to the first main surface 2a (normal direction Z).
  • the carrier storage region 23 suppresses holes (carriers) supplied to the semiconductor layer 2 from being pulled back (exhausted) to the body region 21. As a result, holes are accumulated in the region immediately below the FET structure 20 in the semiconductor layer 2. As a result, the on-resistance and the on-voltage can be reduced.
  • the FET structure 20 further includes an emitter trench 25 formed on the first main surface 2a of the semiconductor layer 2. Emitter trenches 25 are formed on both sides of the trench gate structure 10.
  • the emitter trench 25 is formed at intervals from the trench gate structure 10 in the first direction X.
  • the emitter trench 25 extends in a strip shape along the trench gate structure 10 in a plan view.
  • the length of the emitter trench 25 is less than or equal to the length of the trench gate structure 10. More specifically, the length of the emitter trench 25 is less than the length of the trench gate structure 10. More specifically, the emitter trench 25 is formed in the emitter region 22.
  • the emitter trench 25 may penetrate the emitter region 22.
  • the emitter region 22 is exposed from the inner wall of the emitter trench 25.
  • the FET structure 20 includes a p + type contact region 24 formed in the body region 21 along the bottom wall of the emitter trench 25.
  • the p-type impurity concentration in the contact region 24 is higher than the p-type impurity concentration in the body region 21.
  • the p-type impurity concentration in the contact region 24 may be 1.0 ⁇ 10 19 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the contact region 24 extends in a strip shape along the emitter trench 25 in a plan view.
  • the contact region 24 is exposed from the bottom wall of the emitter trench 25.
  • the bottom of the contact region 24 is formed at a depth position between the bottom wall of the emitter trench 25 and the bottom of the body region 21 with respect to the normal direction Z.
  • the gate electrode layer 13 faces the body region 21 and the emitter region 22 with the gate insulating layer 12 interposed therebetween.
  • the gate electrode layer 13 also faces the carrier storage region 23 with the gate insulating layer 12 interposed therebetween.
  • An IGBT channel is formed in the region between the emitter region 22 and the carrier storage region 23 in the body region 21.
  • the on / off of the channel is controlled by the gate signal.
  • a region separation structure 29 that partitions each FET structure region 9 from other regions is formed on the first main surface 2a of the semiconductor layer 2.
  • the region separation structure 29 is formed in a region adjacent to the FET structure 20 on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
  • the region separation structure 29 is formed on both sides of the FET structure region 9.
  • the region separation structure 29 is formed in a region between a plurality of FET structure regions 9 adjacent to each other. As a result, the plurality of FET structure regions 9 are separated by the region separation structure 29, respectively.
  • the region separation structure 29 limits the movement of holes injected into the semiconductor layer 2. That is, the holes bypass the region separation structure 29 and flow into the FET structure 20. As a result, holes are accumulated in the region immediately below the FET structure 20 in the semiconductor layer 2, and the density of holes is increased. As a result, the on-resistance and the on-voltage can be reduced.
  • the region separation structure 29 includes a p-type floating region 40 formed in a region adjacent to the FET structure 20 on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
  • the floating region 40 is electrically formed in a floating state.
  • the bottom of the floating region 40 is formed at a depth position between the bottom of the carrier storage region 23 and the second main surface 2b with respect to the normal direction Z.
  • the bottom of the floating region 40 is formed at a depth position between the bottom wall 11b and the second main surface 2b of the gate trench 11.
  • the p-type impurity concentration in the floating region 40 may be equal to or higher than the p-type impurity concentration in the body region 21.
  • the p-type impurity concentration in the floating region 40 may be higher than the p-type impurity concentration in the body region 21.
  • the concentration of p-type impurities in the floating region 40 may be 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the concentration of p-type impurities in the floating region 40 is preferably 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the floating region 40 is formed in a band shape extending along the FET structure 20 in a plan view. With respect to the second direction Y, the length of the floating region 40 is smaller than the length of the gate trench 11.
  • the region separation structure 29 includes a region separation trench structure 30 that partitions the floating region 40 from the FET structure 20.
  • the region separation trench structure 30 is formed in an annular shape (in this embodiment, a square annular shape) surrounding the floating region 40 in a plan view (see FIG. 2).
  • the region separation trench structure 30 includes a region separation trench 31, a region separation insulating layer 32, and a region separation electrode layer 33.
  • the region separation trench 31 is formed on the first main surface 2a of the semiconductor layer 2.
  • the region separation trench 31 includes a side wall 31a and a bottom wall 31b.
  • the side wall 31a of the region separation trench 31 may be formed perpendicular to the first main surface 2a of the semiconductor layer 2.
  • the side wall 31a of the region separation trench 31 may be inclined downward with respect to the first main surface 2a from the first main surface 2a of the semiconductor layer 2 toward the bottom wall 31b.
  • the region separation trench 31 may be formed in a tapered shape in which the opening area on the opening edge side is larger than the bottom area.
  • the emitter region 22, the body region 21, and the carrier storage region 23 are exposed from the side wall 31a facing the FET structure 20 in the region separation trench 31.
  • the floating region 40 is exposed from the side wall 31a facing the floating region 40 in the region separation trench 31.
  • the bottom wall 31b of the region separation trench 31 extends substantially parallel to the first main surface 2a along the second direction Y.
  • the bottom wall 31b of the region separation trench 31 may be formed parallel to the first main surface 2a of the semiconductor layer 2.
  • the bottom wall 31b of the region separation trench 31 may be formed in a concave curved surface shape that is recessed toward the second main surface 2b of the semiconductor layer 2.
  • the bottom wall 31b of the region separation trench 31 is covered by the bottom of the floating region 40. That is, the floating region 40 has a covering portion that covers the bottom wall 31b of the region separation trench 31.
  • the region separation trench 31 includes an opening edge portion.
  • the opening edge portion of the region separation trench 31 connects the side wall 31a of the region separation trench 31 and the first main surface 2a of the semiconductor layer 2.
  • the opening edge portion of the region separation trench 31 has an inclined portion that is inclined downward from the first main surface 2a of the semiconductor layer 2 toward the side wall 31a of the region separation trench 31 with respect to the first main surface 2a.
  • the opening edge portion of the region separation trench 31 is formed in a concave curved shape recessed toward the second main surface 2b of the semiconductor layer 2. As a result, a wide portion having an opening width wider than the opening width on the bottom wall 31b side is formed at the opening edge portion of the region separation trench 31.
  • the opening edge portion of the region separation trench 31 may be formed in a convex curved surface shape toward the first main surface 2a of the semiconductor layer 2.
  • the depth of the region separation trench 31 in the normal direction Z may be 3.0 ⁇ m or more and 7.0 ⁇ m or less. Even if the depth of the region separation trench 31 is 3.0 ⁇ m or more and 4.0 ⁇ m or less, 4.0 ⁇ m or more and 5.0 ⁇ m or less, 5.0 ⁇ m or more and 6.0 ⁇ m or less, or 6.0 ⁇ m or more and 7.0 ⁇ m or less. Good.
  • the depth of the region separation trench 31 may be equal to the depth of the gate trench 11.
  • the width of the region separation trench 31 may be 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the width of the region separation trench 31 is the width in a plan view orthogonal to the direction in which the region separation trench 31 extends, and is the width in the first direction X in the main separation trench structure 34.
  • the width of the region separation trench 31 is 0.5 ⁇ m or more and 1.0 ⁇ m or less, 1.0 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2.0 ⁇ m or less, 2.0 ⁇ m or more and 2.5 ⁇ m or less, or 2.5 ⁇ m or more. It may be 3.0 ⁇ m or less.
  • the width of the region separation trench 31 may be equal to the width of the gate trench 11.
  • the region separation insulating layer 32 is formed in a film shape along the inner wall of the region separation trench 31.
  • the region separation insulating layer 32 partitions a concave space in the region separation trench 31.
  • the region-separated insulating layer 32 includes a silicon oxide film in this embodiment.
  • the region-separated insulating layer 32 may include a silicon nitride film in place of or in addition to the silicon oxide film.
  • the region separation insulating layer 32 includes a first region 32a, a second region 32b, and a third region 32c.
  • the first region 32a covers the side wall 31a of the region separation trench 31.
  • the second region 32b covers the bottom wall 31b of the region separation trench 31.
  • the third region 32c covers the opening edge portion of the region separation trench 31.
  • the thickness of the second region 32b may be greater than or equal to the thickness of the first region 32a.
  • the thickness of the second region 32b may be larger than the thickness of the first region 32a.
  • the thickness of the third region 32c may be greater than or equal to the thickness of the first region 32a.
  • the thickness of the third region 32c may be larger than the thickness of the first region 32a.
  • the third region 32c includes a bulging portion that bulges toward the inside of the region separating trench 31 at the opening edge portion of the region separating trench 31.
  • the third region 32c projects inward of the region separation trench 31 in a convex curved surface shape.
  • the third region 32c narrows the opening of the region separation trench 31 at the opening edge of the region separation trench 31.
  • the region-separating insulating layer 32 having a uniform thickness may be formed.
  • the region separation electrode layer 33 is embedded in the region separation trench 31 with the region separation insulation layer 32 interposed therebetween. More specifically, the region separation electrode layer 33 is embedded in the concave space partitioned by the region separation insulating layer 32 in the region separation trench 31.
  • the region separation electrode layer 33 is controlled by an emitter signal. That is, the region separation electrode layer 33 is electrically connected to the emitter electrode 5.
  • the emitter signal is a ground potential or reference potential signal.
  • the region separation electrode layer 33 is formed in a wall shape extending along the normal direction Z of the first main surface 2a of the semiconductor layer 2 in a cross-sectional view.
  • the region separation electrode layer 33 has an upper end portion located on the opening edge portion side of the region separation trench 31.
  • the upper end of the region separation electrode layer 33 is located on the bottom wall 31b side of the region separation trench 31 with respect to the first main surface 2a of the semiconductor layer 2.
  • a recess recessed toward the bottom wall 31b of the region separation trench 31 is formed.
  • the recess at the upper end of the region separation electrode layer 33 is formed in a tapered shape toward the bottom wall 31b of the region separation trench 31.
  • the upper end portion of the region separation electrode layer 33 has a constricted portion confined along the third region 32c of the region separation insulating layer 32.
  • a main surface insulating layer 79 is formed on the first main surface 2a of the semiconductor layer 2.
  • the main surface insulating layer 79 is formed in a film shape along the first main surface 2a.
  • the main surface insulating layer 79 is continuous with the gate insulating layer 12 and the region-separating insulating layer 32.
  • the main surface insulating layer 79 includes a silicon oxide film in this embodiment.
  • the main surface insulating layer 79 may include a silicon nitride film in place of or in addition to the silicon oxide film.
  • An interlayer insulating layer 80 is formed on the main surface insulating layer 79.
  • the interlayer insulating layer 80 is formed in a film shape along the first main surface 2a of the semiconductor layer 2.
  • the interlayer insulating layer 80 may contain silicon oxide or silicon nitride.
  • the interlayer insulating layer 80 may include PSG (Phosphor Silicate Glass) and / or BPSG (Boron Phosphor Silicate Glass) as an example of silicon oxide.
  • the interlayer insulating layer 80 has a laminated structure including a first interlayer insulating layer 81 and a second interlayer insulating layer 82 laminated in this order from the first main surface 2a side of the semiconductor layer 2.
  • the first interlayer insulating layer 81 may include PSG or BPSG.
  • the second interlayer insulating layer 82 contains an insulating material different from that of the first interlayer insulating layer 81.
  • the second interlayer insulating layer 82 may contain PSG or BPSG.
  • An emitter contact opening 85 is formed in the interlayer insulating layer 80.
  • the emitter contact opening 85 exposes the emitter trench 25.
  • the emitter contact opening 85 communicates with the emitter trench 25.
  • the opening edge portion of the emitter contact opening 85 is formed in a concave curved surface shape that is recessed inward of the interlayer insulating layer 80. As a result, the emitter contact 17 has a larger opening width than that of the emitter trench 25.
  • the emitter trench 25 is formed on the first main surface 2a of the semiconductor layer 2 so as to penetrate the first interlayer insulating layer 81 and the main surface insulating layer 79.
  • An emitter plug electrode layer 86 is embedded in the emitter trench 25.
  • the emitter plug electrode layer 86 is electrically connected to the emitter region 22 and the contact region 24 in the emitter trench 25.
  • the emitter plug electrode layer 86 has a laminated structure including a barrier electrode layer 87 and a main electrode layer 88.
  • the barrier electrode layer 87 is formed in a film shape along the inner wall of the emitter trench 25.
  • the barrier electrode layer 87 partitions a concave space in the emitter trench 25.
  • the barrier electrode layer 87 may have a single layer structure including a titanium layer or a titanium nitride layer.
  • the barrier electrode layer 87 may have a laminated structure including a titanium layer and a titanium nitride layer. In this case, the titanium nitride layer may be laminated on the titanium layer.
  • the main electrode layer 88 is embedded in the emitter trench 25 with the barrier electrode layer 87 interposed therebetween. More specifically, the main electrode layer 88 is embedded in the concave space partitioned by the barrier electrode layer 87 in the emitter trench 25.
  • the main electrode layer 88 may contain tungsten.
  • the emitter electrode 5 is formed on the interlayer insulating layer 80.
  • the emitter electrode 5 is made of at least one of aluminum, copper, Al—Si—Cu (aluminum-silicon-copper) alloy, Al—Si (aluminum-silicon) alloy, and Al—Cu (aluminum-copper) alloy. It may be included.
  • the emitter electrode 5 may have a single-layer structure containing any one of these conductive materials.
  • the emitter electrode 5 may have a laminated structure in which at least two of these conductive materials are laminated in any order.
  • the emitter electrode 5 enters the emitter contact opening 85 from above the interlayer insulating layer 80 to form the emitter contact 17. That is, the emitter electrode 5 is electrically connected to the emitter region 22 and the contact region 24 at the emitter contact opening 85. More specifically, the emitter electrode 5 is electrically connected to the emitter plug electrode layer 86 in the emitter contact opening 85. The emitter electrode 5 is electrically connected to the emitter region 22 and the contact region 24 via the emitter plug electrode layer 86.
  • the floating region 40 is insulated from the emitter electrode 5 by the interlayer insulating layer 80. That is, the floating region 40 is electrically in a floating state.
  • FIG. 4 is a cross-sectional view near the boundary between the active region 3 and the outer region 4, and shows a cross-sectional structure along the IV-IV line of FIG.
  • the floating region 40 is separated from the outer region by a region separation trench structure 30 (end connecting trench structure 35 in the cross section of FIG. 2).
  • the outer separation trench structure 50 is arranged at a distance from the region separation trench structure 30 to the outside in the second direction Y.
  • a main joint region 45 is provided on the outside of the outer separation trench structure 50. That is, the region separation trench structure 30 (particularly the end connection trench structure 35), the outer separation trench structure 50, and the intervening region 60, which is a region in the semiconductor layer 2 between them, form a region separation structure 49.
  • the region separation structure 49 separates the main junction region 45 from the floating region 40 to prevent their junction or proximity.
  • the main bonding region 45 may have the same p-type impurity concentration as the floating region 40. In this case, the main bonding region 45 and the floating region may be formed in the same process.
  • the p-type impurity concentration in the main bonding region 45 may be equal to or higher than the p-type impurity concentration in the body region 21.
  • the p-type impurity concentration in the floating region 40 may be higher than the p-type impurity concentration in the body region 21.
  • the p-type impurity concentration in the main bonding region 45 may be 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the concentration of p-type impurities in the main bonding region 45 is preferably 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 20 cm -3 or less.
  • the outer separation trench structure 50 includes a separation trench 31 (outer separation trench) formed on the first main surface 2a of the semiconductor layer 2 and a separation insulation layer 32 (outer separation insulation layer) formed on the inner surface of the separation trench 31. And the separation electrode layer 33 (outer separation electrode layer) embedded in the separation trench 31 via the separation insulation layer 32.
  • the bottom of the main joint region 45 is arranged at a position deeper than the bottom of the separation trench 31 of the outer separation trench structure 50.
  • the bottom wall of the separation trench 31 of the outer separation trench structure 50 is covered by the bottom of the main joint region 45. That is, the main joint region 45 has a covering portion that covers the bottom wall of the separation trench 31 of the outer separation trench structure 50.
  • the depth of the separation trench 31 in the normal direction Z may be 3.0 ⁇ m or more and 7.0 ⁇ m or less.
  • the depth of the separation trench 31 may be 3.0 ⁇ m or more and 4.0 ⁇ m or less, 4.0 ⁇ m or more and 5.0 ⁇ m or less, 5.0 ⁇ m or more and 6.0 ⁇ m or less, or 6.0 ⁇ m or more and 7.0 ⁇ m or less. ..
  • the depth of the separation trench 31 may be equal to the depth of the gate trench 11.
  • the width of the separation trench 31 may be 0.5 ⁇ m or more and 3.0 ⁇ m or less.
  • the width of the separation trench 31 is the width in a plan view orthogonal to the direction in which the separation trench 31 extends, and is the width in the second direction Y in the outer separation trench structure 50.
  • the width of the separation trench 31 is 0.5 ⁇ m or more and 1.0 ⁇ m or less, 1.0 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2.0 ⁇ m or less, 2.0 ⁇ m or more and 2.5 ⁇ m or less, or 2.5 ⁇ m or more 3 It may be 0.0 ⁇ m or less.
  • the width of the separation trench 31 may be equal to the width of the gate trench 11.
  • the distance between the region separation trench structure 30 (end connecting trench structure 35 in the cross section of FIG. 4) and the outer separation trench structure 50 is wider than the width of the region separation trench structure 30. Therefore, the width of the intervening region 60 in the second direction Y is wider than the width of the region separation trench structure 30. Further, the distance between the region separation trench structure 30 and the outer separation trench structure 50 is wider than the width of the outer separation trench structure 50. Therefore, the width of the intervening region 60 in the second direction Y is wider than the width of the outer separation trench structure 50.
  • the outer trench gate structure 15 is arranged further outward along the second direction Y. Since the outer trench gate structure 15 has the same configuration as the trench gate structure 10 except that the extending direction is different, each part of the outer trench gate structure 15 is the same as the corresponding portion of the trench gate structure 10. Reference numerals are given and the description thereof will be omitted.
  • the outer trench gate structure 15 is arranged in the main joint region 45 in this embodiment.
  • the gate electrode layer 13 of the outer trench gate structure 15 has a gate extraction electrode layer 15a drawn out from the gate trench 11 onto the first main surface 2a of the semiconductor layer 2.
  • the gate extraction electrode layer 15a is extracted from the gate trench 11 of the outer trench gate structure 15 onto the first main surface 2a of the semiconductor layer 2.
  • the gate extraction electrode layer 15a is extracted along the second direction Y.
  • the gate lead-out electrode layer 15a is electrically connected to the gate wiring 6B via a gate contact opening 90 formed in the interlayer insulating layer 80.
  • the gate signal applied to the gate electrode 6 is transmitted to the gate electrode layer 13 via the gate wiring 6B and the gate lead-out electrode layer 15a.
  • a gate plug electrode layer 91 is embedded in the gate contact opening 90. Since the gate plug electrode layer 91 has the same structure as the emitter plug electrode layer 86, each part thereof is designated by the same reference reference numeral as the corresponding part of the emitter plug electrode layer 86, and the description thereof will be omitted.
  • the intermediate connecting trench structure 36 is arranged so as to divide the floating region 40 with respect to the second direction Y. Since the intermediate connecting trench structure 36 has the same configuration as the region separating trench structure 30, each part of the intermediate connecting trench structure 36 is described with the same reference numerals as the corresponding parts of the region separating trench structure 30. Is omitted.
  • the electrode layer 33 of the intermediate connection trench structure 36 has a separate extraction electrode layer 37 drawn from the trench 31 onto the first main surface 2a of the semiconductor layer 2.
  • the separate extraction electrode layer 37 is extracted on both sides of the trench 31 along the second direction Y. More specifically, the region separation electrode layer 33 is made of polysilicon, and the separation / extraction electrode layer 37 is made of a polysilicon film integrally formed with the electrode layer 33.
  • the separation / extraction electrode layer 37 is electrically connected to the emitter electrode 5 via the region separation contact opening 93 formed in the interlayer insulation layer 80.
  • the emitter signal applied to the separation / extraction electrode layer 37 is transmitted to the region separation electrode layer 33 via the separation / extraction electrode layer 37.
  • a region separation plug electrode layer 94 is embedded in the region separation contact opening 93. Since the region separation plug electrode layer 94 has the same structure as the emitter plug electrode layer 86, each part thereof is designated by the same reference reference numeral as the corresponding part of the emitter plug electrode layer 86, and the description thereof will be omitted.
  • a main bonding contact opening 96 penetrating the interlayer insulating layer 80 and the main surface insulating layer 79 is formed above the main bonding region 45.
  • the emitter electrode 5 enters the main bonding contact opening 96 and is bonded to the main bonding region 45. Therefore, the main junction region 45 is controlled by the emitter potential.
  • a p + type region for ohmic contact with the emitter electrode 5 may be provided on the surface of the main junction region 45 exposed in the main junction contact opening 96. Such a p + type region can be formed in the same process as the body contact region 24.
  • the semiconductor device 1 of this embodiment has a first conductive type (n type in this embodiment) semiconductor layer 2 having a first main surface 2a on one side and a second main surface 2b on the other side.
  • the semiconductor device 1 includes an active region 3 set on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
  • the semiconductor device 1 includes an outer region 4 set outside the active region 3 on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
  • the outer region 4 is provided with a second conductive type (p type in this embodiment) main bonding region 45 so as to surround the active region 3.
  • a second conductive type (p type in this embodiment) floating region 40 that is electrically suspended is formed.
  • the semiconductor device 1 includes a region separation trench structure 30 that separates the floating region 40 on the surface layer portion of the first main surface 2a of the semiconductor layer 2.
  • the semiconductor device 1 includes an outer separation trench structure 50 which is arranged at a distance from the region separation trench structure 30 and is arranged so as to partition the main bonding region 45 to the outside.
  • the semiconductor device 1 is arranged between the region separation trench structure 30 and the outer separation trench structure 50, and includes an intervening region 60 interposed between the main junction region 45 and the floating region 40.
  • the region separation trench structure 30 and the outer separation trench structure 50 are interposed between the main joint region 45 provided outside the active region 3 and the floating region 40. Further, an intervening region 60 is interposed between these trench structures. Thereby, the main joining region 45 and the floating region 40 can be reliably separated, their joining can be avoided, and an undesired approach between them can be avoided.
  • the semiconductor device 1 capable of stable operation can be provided.
  • the width of the intervening region 60 from the region separation trench structure 30 to the outer separation trench structure 50 is wider than the width of the region separation trench structure 30.
  • the semiconductor device 1 of this embodiment includes a coupling trench structure (main separation trench structure extension portion 34A) in which the region separation trench structure 30 and the outer separation trench structure 50 are connected and made continuous.
  • the region separation trench structure 30 and the outer separation trench structure 50 can have the same potential.
  • the region separation electrode layers 33 of the region separation trench structure 30 and the outer separation trench structure 50 are continuous, and they have the same potential.
  • the floating region 40 and the main joint region 45 can be reliably separated. That is, since the electric field in the intervening region 60 can be relaxed, the carrier movement between the floating region 40 and the main junction region 45 can be suppressed.
  • the semiconductor device 1 of this embodiment includes an electrode (emitter electrode 5) to which the region separation trench structure 30 and the outer separation trench structure 50 are commonly connected.
  • the region separation electrode layer 33 of the region separation trench structure 30 and the outer separation trench structure 50 is continuous. All of them are electrically connected to the emitter electrode 5. Therefore, the region separation electrode layer 33 of the region separation trench structure 30 and the outer separation trench structure 50 is controlled to have the same potential (ground potential or reference potential) as the emitter electrode 5. As a result, the separation between the floating region 40 and the main junction region 45 can be further ensured, which can contribute to the stable operation of the semiconductor device 1.
  • the concentration of the second conductive impurity in the intervening region 60 is equal to the concentration of the second impurity in the semiconductor layer 2. More specifically, the intervening region 60 is not provided with a p-shaped region that electrically connects the floating region 40 and the main junction region 45. As a result, the movement of carriers between the floating region 40 and the main junction region 45 can be suppressed.
  • the region separation trench structure 30 includes the region separation trench 31 formed on the first main surface 2a of the semiconductor layer 2.
  • the region separation trench structure 30 includes a region separation insulating layer 32 formed on the inner surface of the region separation trench 31.
  • the region separation trench structure 30 includes a region separation electrode layer 33 embedded in the region separation trench 31 via the region separation insulation layer 32.
  • the outer separation trench structure 50 includes a separation trench 31 (outer separation trench) formed on the first main surface 2a of the semiconductor layer 2.
  • the outer separation trench structure 50 includes a separation insulation layer 32 (outer separation insulation layer) formed on the inner surface of the separation trench 31.
  • the outer separation trench structure 50 includes a separation electrode layer 33 (outer separation electrode layer) embedded in the separation trench 31 via the separation insulation layer 32.
  • region separation trench structure 30 and the outer separation trench structure 50 have similar configurations, they can be formed in the same process.
  • the region separation trench structure 30 partitions the FET structure region 9 on the opposite side of the floating region 40.
  • the FET structure region 9 can be partitioned within the active region 3. More specifically, the FET structure region 9 is partitioned by the region separation structure 29 including the floating region 40 and the region separation trench structure 30.
  • the region separation structure 29 limits the movement of holes injected into the semiconductor layer 2. That is, the holes bypass the region separation structure 29 and flow into the FET structure region 9. As a result, holes are accumulated in the region directly below the FET structure 20, so that the density of holes is increased. As a result, the on-resistance and the on-voltage can be reduced.
  • the separation trench contact 38 for connecting the region separation electrode layer 33 of the region separation trench structure 30 and the outer separation trench structure 50 to the emitter electrode 5 is arranged in the floating region 40 in a plan view. There is.
  • the region separation trench structure 30 and the outer separation trench structure 50 can be connected to the emitter electrode 5 without increasing the region where holes can move. Thereby, the hole density in the FET structure region 9 can be increased.
  • the trench gate structure 10 is formed on the first main surface 2a of the semiconductor layer 2.
  • a trench gate type FET structure 20 can be provided.
  • the trench gate structure 10 includes a gate trench 11 formed on the first main surface 2a of the semiconductor layer 2.
  • the trench gate structure 10 includes a gate insulating layer 12 formed on the inner surface of the gate trench 11.
  • the trench gate structure 10 includes a gate electrode layer 13 embedded in the gate trench 11 via a gate insulating layer 12.
  • the semiconductor device 1 of this embodiment includes a second conductive type collector region 71 formed on the surface layer portion of the second main surface 2b. Thereby, the semiconductor device 1 including the IGBT can be provided.
  • the floating region 40 has a bottom portion deeper than the first main surface 2a than the region separation trench structure 30. With this configuration, the hole density in the FET structure region 9 can be increased more efficiently.
  • the separation between the floating region 40 and the main joint region 45 is more important.
  • the outer separation trench structure 50, together with the intervening region 60 between the region separation trench structure 30, reliably prevents joining or approaching the floating region 40 and the main joining region 45. Thereby, the semiconductor device 1 capable of stable operation can be provided.
  • the main joint region 45 has a bottom portion at a position deeper than the first main surface 2a than the outer separation trench structure 50. Thereby, an appropriate termination structure can be provided in the outer region 4.
  • the depth of the main joint region 45 may be substantially equal to the depth of the floating region 40.
  • the main bonding region 45 and the floating region 40 may be formed in the same process.
  • the region separation trench structure 30 and the outer separation trench structure 50 may be formed in the same process. In this case, if the bottom of the floating region 40 is to be arranged at a position deeper than the region separation trench structure 30, the bottom of the main joint region 45 is located deeper than the outer separation trench structure 50. Even in such a case, the region separation trench structure 30, the intervening region 60, and the outer separating trench structure 50 are interposed between the floating region 40 and the main junction region 45, so that they are sufficient between them. The interval is secured. Therefore, it is possible to provide the semiconductor device 1 capable of stable operation.
  • FIG. 5 is a partially enlarged plan view for explaining the configuration of the semiconductor device 1 according to the second embodiment of the present invention, and the configuration of the region corresponding to the above-mentioned FIG. 2 is shown.
  • the corresponding parts of each part of FIG. 2 are designated by the same reference numerals, and the description thereof will be omitted.
  • first outer separation trench structure 51 and the second outer separation trench structure 52 are provided at positions separated outward from the region separation trench structure 30 (particularly the end connection trench structure 35) along the second direction Y. Has been done.
  • the first outer separation trench structure 51 extends linearly along the first direction X in a plan view. That is, the first outer separation trench structure 51 extends in parallel with the end connecting trench structure 35 in a plan view.
  • the second outer separation trench structure 52 is provided at a position separated from the first outer separation trench structure 51 along the second direction Y.
  • the second outer separation trench structure 52 extends linearly along the first direction X in a plan view. That is, the second outer separation trench structure 52 is parallel to the end connecting trench structure 35 in a plan view. Further, the second outer separation trench structure 52 is parallel to the first outer separation trench structure 51 in a plan view.
  • Both ends of the first outer separation trench structure 51 and both ends of the second outer separation trench structure 52 are arranged at substantially the same positions with respect to the first direction X.
  • One end of the first outer separation trench structure 51 and one end of the second outer separation trench structure 52 are connected by a first outer connection trench structure 53.
  • the other end of the first outer separation trench structure 51 and the other end of the second outer separation trench structure 52 are connected by a second outer coupling trench structure 54.
  • the first outer coupling trench structure 53 extends linearly along the second direction Y.
  • the second outer coupling trench structure 54 extends linearly along the second direction Y. Therefore, the first outer coupling trench structure 53 and the second outer coupling trench structure 54 are parallel to each other.
  • the first and second outer separation trench structures 51, 52 and the first and second outer coupling trench structures 53, 54 are closed loops (in this embodiment, quadrangular (more specifically rectangular) loops) in plan view.
  • the annular outer separation trench structure 50 forming the above is formed, and the semiconductor region 55 separated from the periphery thereof is provided. That is, the intervening region 60 includes the semiconductor region 55.
  • the intervening region 60 further includes a semiconductor region 56 between the outer separation trench structure 50 and the region separation trench structure 30.
  • a separation / extraction electrode layer 67 is provided straddling the end connection trench structure 35 and the first outer separation trench structure 51.
  • the separation and extraction electrode layer 67 is made of, for example, a polysilicon film.
  • a separation trench contact 68 for connection to the emitter electrode 5 is set in a region between the end connecting trench structure 35 and the first outer separation trench structure 51.
  • the outer trench gate structure 15 is arranged apart from the second outer separation trench structure 52 on the outside in the second direction Y.
  • the main junction region 45 (shown with diagonal lines) is in contact with the annularly formed outer separation trench structure 50 from the outside of the semiconductor region 55. That is, the main joint region 45 is in contact with the second outer separation trench structure 52 from the outside with respect to the second direction Y. The main junction region 45 is in contact with the first and second outer coupling trench structures 53 and 54 from the outside with respect to the first direction X. The main joint region 45 is not in contact with the first outer separation trench structure 51. In this embodiment, the main junction region 45 is in contact with the second outer separation trench structure 52 over its entire length. The main joint region 45 is in contact with a part of the first outer coupling trench structure 53.
  • the main joint region 45 is in contact with the region from the end portion to the intermediate portion on the second outer separation trench structure 52 side with respect to the first outer coupling trench structure 53, and the region from the intermediate portion to the intermediate portion is in contact with the first outer coupling trench structure 53. 1 It does not touch the region up to the end on the outer separation trench structure 51 side.
  • the main joint region 45 is in contact with a part of the second outer coupling trench structure 54. More specifically, the main joint region 45 is in contact with the region from the end portion to the intermediate portion on the second outer separation trench structure 52 side with respect to the second outer coupling trench structure 54, and the region from the intermediate portion to the intermediate portion is in contact with the second outer coupling trench structure 54. 1 It does not touch the region up to the end on the outer separation trench structure 51 side.
  • the main joint region 45 has an edge portion extending substantially linearly between adjacent outer separation trench structures 50. This edge extends, for example, along the first direction X. The edge portion is located outside the first outer separation trench structure 51 with respect to the second direction Y. The edge portion of the main joint region 45 may be formed in a convex curved line shape protruding inward of the active region 3.
  • the outer edge 45a of the main joining region 45 is arranged outside the outer trench gate structure 15.
  • the outer trench gate structure 15 is arranged within the main junction region 45.
  • a connecting trench gate structure 16 for connecting adjacent trench gate structures 10 to each other is provided in the main joining region 45.
  • the connecting trench gate structure 16 extends linearly. More specifically, the connecting trench gate structure 16 extends linearly along a direction (second direction Y) orthogonal to the trench gate structure 10.
  • the coupling positions of the connecting trench gate structures 16 are shifted along the first direction X on both sides of each trench gate structure 10 with respect to the second direction Y.
  • the trench gate structure 10 and the connecting trench gate structure 16 are connected in a T shape, and the cross-shaped connection is avoided. This is to prevent the line width from becoming locally large due to the cross-shaped connection.
  • the plurality of outer separation trench structures 50 having an annular shape in a plan view have different lengths in the second direction Y.
  • a similar connecting trench gate structure 16 may be adopted in the above-described first embodiment.
  • FIG. 6 is a cross-sectional view for explaining the separation structure of the p-type floating region 40 and the p-type main joint region 45, and shows the cross-sectional structure along the VI-VI line of FIG.
  • the p-shaped floating region 40 is separated from the outer region by the region separation trench structure 30 (the end connecting trench structure 35 in the cross section of FIG. 6). Further, the first outer separation trench structure 51 is arranged at a distance from the end connecting trench structure 35 to the outside in the second direction Y. Further, the second outer separation trench structure 52 is arranged at intervals from the first outer separation trench structure 51 to the outside in the second direction Y. A main joint region 45 is provided on the outside of the second outer separation trench structure 52.
  • the end connecting trench structure 35, the first outer separating trench structure 51 and the second outer separating trench structure 52, and the intervening region 60 from the end connecting trench structure 35 to the second outer separating trench structure 52 are region separating structures.
  • the region separation structure 49 separates the main junction region 45 from the floating region 40 to prevent their junction or proximity.
  • first and second outer separation trench structures 51 and 52 have the same configuration as the region separation trench structure 30, each portion of the first and second outer separation trench structures 51 and 52 has a region separation trench.
  • the same reference numerals as those of the corresponding parts of the structure 30 are added and the description thereof will be omitted.
  • the first and second outer coupling trench structures 53 and 54 have the same configuration as the region separation trench structure 30.
  • the separation electrode layer 33 of the end connecting trench structure 35 and the first outer separation trench structure 51 has a separation electrode layer 67 drawn out from each separation trench 31 onto the first main surface 2a of the semiconductor layer 2. ing.
  • the separation / extraction electrode layer 67 is drawn out along the second direction Y to the region between the end connecting trench structure 35 and the first outer separation trench structure 51.
  • the separation electrode layer 33 is made of polysilicon, and the separation / extraction electrode layer 67 is integrally formed with the separation electrode layer 33 of the end connecting trench structure 35 and the first outer separation trench structure 51. It consists of a polysilicon film.
  • the separation / extraction electrode layer 67 is electrically connected to the emitter electrode 5 via the region separation contact opening 97 formed in the interlayer insulation layer 80.
  • a region separation plug electrode layer 98 is embedded in the region separation contact opening 97. Since the region-separated plug electrode layer 98 has the same configuration as the emitter plug electrode layer 86, each part thereof is designated by the same reference reference numeral as the corresponding part of the emitter plug electrode layer 86, and the description thereof will be omitted.
  • the emitter signal applied to the separation / extraction electrode layer 67 is transmitted to the region separation electrode layer 33 via the region separation plug electrode layer 98 and the separation / extraction electrode layer 67.
  • the connecting trench gate structure 16 is arranged further outward along the second direction Y. Since the connecting trench gate structure 16 has the same configuration as the trench gate structure 10, each part of the connecting trench gate structure 16 is designated by the same reference numeral as the corresponding portion of the trench gate structure 10 and the description thereof is omitted. To do.
  • the connecting trench gate structure 16 is arranged in the main joining region 45 as described above.
  • the outer trench gate structure 15 is arranged further outward along the second direction Y.
  • the outer trench gate structure 15 is arranged inside the main joint region 45 as described above. Since the outer trench gate structure 15 and the connection structure thereof to the gate electrode 6 are the same as those in the first embodiment (see FIG. 4), the description thereof will be omitted.
  • the two semiconductor regions 55 and 56 constituting the intervening region 60 are not provided with a p-type region, and have an impurity concentration equal to that of the semiconductor layer 2.
  • the region separation trench structure 30 and the outer separation trench structure 50 are separated. As a result, it is easy to secure a distance between the region separation trench structure 30 and the outer separation trench structure 50, and accordingly, it is easy to secure a distance between the floating region 40 and the main joint region 45.
  • the outer separation trench structure 50 includes a first outer separation trench structure 51 arranged at a distance from the region separation trench structure 30.
  • the outer separation trench structure 50 includes a second outer separation trench structure 52 which is arranged at a distance from the first outer separation trench structure 51 and is arranged so as to partition the main joint region 45 to the outside.
  • the intervening region 60 includes a semiconductor region 55 between the first outer separation trench structure 51 and the second outer separation trench structure 52.
  • the region separation trench structure 30, the first and second outer separation trench structures 52, and the intervening region 60 are interposed between the floating region 40 and the main joint region 45.
  • a sufficient distance is secured between the floating region 40 and the main joint region 45. Therefore, it is possible to provide the semiconductor device 1 capable of stable operation by avoiding deterioration of the operating characteristics due to the movement of the carrier between the floating region 40 and the main junction region 45.
  • the outer separation trench structure 50 further includes outer connection trench structures 53 and 54 that connect the first outer separation trench structure 51 and the second outer separation trench structure 52, and is perpendicular to the first main surface 2a. It has an annular shape when viewed from a different direction.
  • the distance between the floating region 40 and the main junction region 45 can be secured by the semiconductor region 55 in which the annular outer separation trench structure 50 divides inward.
  • the movement of carriers between the floating region 40 and the main junction region 45 can be suppressed more effectively, which can contribute to the stable operation of the semiconductor device 1.
  • FIG. 7 is a cross-sectional view for explaining the configuration of the semiconductor device 1 according to the third embodiment of the present invention, and shows a cross-sectional structure corresponding to FIG. 4 described above. That is, the third embodiment is a modification of the first embodiment.
  • FIG. 8 is a cross-sectional view for explaining the configuration of the semiconductor device 1 according to the fourth embodiment of the present invention, and shows a cross-sectional structure corresponding to FIG. That is, the fourth embodiment is a modification of the second embodiment.
  • the intervening region 60 includes a well region 61 having a higher second conductive impurity concentration (p-type impurity concentration in this embodiment) than the semiconductor layer 2.
  • a well region 61 relaxes the electric field applied to the main surface insulating layer 79 and contributes to the stability of the operation of the semiconductor device 1. That is, it is possible to suppress the destruction of the insulating layer (main surface insulating layer 79) formed on the surface (first main surface 2a) of the intervening region 60.
  • the p-shaped well region 61 is exposed on the first main surface 2a and is formed in a region from the first main surface 2a to a predetermined depth.
  • the depth position of the bottom of the well region 61 is shallower than the bottom of the region separation trench structure 30 in this embodiment. Further, the depth position of the bottom of the well region 61 is shallower than that of the bottom of the outer separation trench structure 50 in this embodiment. Further, the depth position of the bottom of the well region 61 is shallower than that of the bottom of the floating region 40. Further, the depth position of the bottom of the well region 61 is shallower than that of the bottom of the main joint region 45.
  • the depth position of the bottom of the well region 61 may be substantially equal to the depth position of the bottom of the body region 21.
  • the p-type impurities can be diffused into the intervening region 60 at the same time to form the well region 61.
  • the p-type impurity concentration in the well region 61 may be equal to the p-type impurity concentration in the body region 21.
  • the p-type impurity concentration in the well region 61 may be 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 18 cm -3 or less.
  • FIG. 9 is a cross-sectional view for explaining the configuration of the semiconductor device 1 according to the fifth embodiment of the present invention, and shows a configuration corresponding to FIG. 3 described above.
  • the collector region 71 is omitted from the configuration of FIG. 3, and the semiconductor device 1 of the MIS (Metal-Insulator-Semiconductor) type FET is configured.
  • MIS Metal-Insulator-Semiconductor
  • “emitter” may be read as “source” and “collector” may be read as “drain”.
  • an n + type contact layer 73 for ohmic contact is provided between the drain electrode 8 and the semiconductor layer 2.
  • the present invention is not limited to the configuration of the above-described embodiment.
  • the example in which the first conductive type is n type and the second conductive type is p type has been described, but the first conductive type may be p type and the second conductive type may be n type. ..
  • the specific configuration in this case is obtained by replacing the n-type region with the p-type region and replacing the p-type region with the n-type region in the above description and the accompanying drawings.
  • one linear outer separation trench structure 50 faces the region separation trench structure 30, and in the second embodiment and the like, the region separation trench structure 30 is 2 and 2
  • the linear first and second outer separation trench structures 51 and 52 of the book show a structure facing each other.
  • the number of outer separation trench structures facing the region separation trench structure 30 may be three or more.

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Abstract

半導体装置は、一方側の第１主面および他方側の第２主面を有する第１導電型の半導体層と、前記半導体層の前記第１主面の表層部に設定されたアクティブ領域と、前記半導体層の前記第１主面の表層部において前記アクティブ領域の外側に設定された外側領域と、前記外側領域に、前記アクティブ領域を取り囲むように設けられた第２導電型の主接合領域とを含む。半導体装置は、前記アクティブ領域に形成され、電気的に浮遊状態とされる第２導電型のフローティング領域と、前記半導体層の前記第１主面の表層部において、前記フローティング領域を分離する領域分離トレンチ構造と、前記領域分離トレンチ構造から間隔を空けて配置され、前記主接合領域を外側に区画するように配置された外側分離トレンチ構造と、前記領域分離トレンチ構造と前記外側分離トレンチ構造との間に配置され、前記主接合領域と前記フローティング領域との間に介在された介在領域と、を含む。

Description

半導体装置
　この発明は、半導体装置に関する。
　米国特許出願公開2013/0175574は、セル形成領域と、それを取り巻く環状のＰ型セル周辺接合領域とを有するデバイスチップを備えたＩＥ型トレンチゲートＩＧＢＴを開示している（同文献の図３６参照）。セル形成領域には、多数の線状単位セル領域が敷き詰められている。線状単位セル領域は、アクティブセル領域およびインアクティブセル領域を含む。アクティブセル領域とインアクティブセル領域との間には、トレンチゲート電極が配置されている。インアクティブセル領域には、Ｐ型フローティング領域が設けられている。Ｐ型フローティング領域は、トレンチゲート電極およびこれに連なる端部トレンチゲート電極が埋設されたトレンチによって区画されている。Ｐ型セル周辺接合領域は、端部トレンチゲート電極を挟んでＰ型フローティング領域に対向している。Ｐ型セル周辺接合領域は、メタルエミッタ電極に接続されている。
　米国特許出願公開2013/0175574の構造では、Ｐ型セル周辺接合領域と、Ｐ型フローティング領域とが対向しており、それらの間の間隔はプロセス精度に依存する。そのため、Ｐ型セル周辺接合領域とＰ型フローティング領域とが接合しまうおそれがある。また、それらが接合していない場合であっても、Ｐ型セル周辺接合領域とＰ型フローティング領域との間隔が狭いと、寄生のＰＮＰトランジスタが形成されてしまう恐れがある。それにより、ゲート電圧に対するコレクタ電流の特性が不安定になる。たとえば、閾値付近で発振が生じるおそれがある。したがって、必ずしも動作が安定しない。
　この発明の一実施形態に係る半導体装置は、一方側の第１主面および他方側の第２主面を有する第１導電型の半導体層を含む。半導体装置は、前記半導体層の前記第１主面の表層部に設定されたアクティブ領域を含む。半導体装置は、前記半導体層の前記第１主面の表層部において前記アクティブ領域の外側に設定された外側領域を含む。半導体装置は、前記外側領域に、前記アクティブ領域を取り囲むように設けられた第２導電型の主接合領域を含む。半導体装置は、前記アクティブ領域に形成され、電気的に浮遊状態とされる第２導電型のフローティング領域を含む。半導体装置は、前記半導体層の前記第１主面の表層部において、前記フローティング領域を分離する領域分離トレンチ構造を含む。半導体装置は、前記領域分離トレンチ構造から間隔を空けて配置され、前記主接合領域を外側に区画するように配置された外側分離トレンチ構造を含む。半導体装置は、前記領域分離トレンチ構造と前記外側分離トレンチ構造との間に配置され、前記主接合領域と前記フローティング領域との間に介在された介在領域、を含む。
　この構成によれば、アクティブ領域の外側に設けられた主接合領域と、フローティング領域との間には、領域分離トレンチ構造および外側分離トレンチ構造が介在する。また、さらにこれらのトレンチ構造の間の介在領域が介在する。これにより、主接合領域とフローティング領域とを確実に分離して、それらの接合を回避でき、かつそれらの間の不所望な接近を回避できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、この発明の一実施形態に係る半導体装置の平面図である。 図２は、アクティブ領域と外側領域との境界部付近の構成を説明するための拡大平面図であり、図１に示す領域IIにおける半導体層の表面の構成を示す。 図３は、図２のIII－III線断面図であり、ＦＥＴ構造領域およびフローティング領域に関連する断面構造を示す。 図４は、アクティブ領域と外側領域との境界付近の断面図であり、図２のIV－IV線に沿う断面構造を示す。 図５は、この発明の第２の実施形態に係る半導体装置の構成を説明するための部分拡大平面図である。 図６は、フローティング領域と主接合領域との分離構造を説明するための断面図であり、図５のVI－VI線に沿う断面構造を示す。 図７は、この発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。 図８は、この発明の第４の実施形態に係る半導体装置の構成を説明するための断面図である。 図９は、この発明の第５の実施形態に係る半導体装置の構成を説明するための断面図である。
　図１は、この発明の一実施形態に係る半導体装置１の平面図である。半導体装置１は、この実施形態では、ＩＧＢＴ(Insulated Gate Bipolar Transistor)を有する電子部品である。
　半導体装置１は、チップ状の半導体層２を含む。半導体層２は、具体的には、一方側の第１主面２ａおよび他方側の第２主面２ｂ（図３参照）を有している。第１主面２ａおよび第２主面２ｂは、いずれも平坦面である。図１には、第１主面２ａに垂直な方向から見た平面視における半導体装置１の構成が示されている。第１主面２ａおよび第２主面２ｂは、この実施形態では、四角形状、より具体的には矩形状である。半導体層２は、第１主面２ａおよび第２主面２ｂを接続する側面２ｃ，２ｄ，２ｅ，２ｆ（この実施形態では４つの側面）を有している。
　以下の説明において、便宜的に、第１主面２ａおよび第２主面２ｂに垂直な方向、すなわち、第１主面２ａおよび第２主面２ｂの法線に平行な方向を半導体層２の「法線方向Ｚ」という。また、法線方向Ｚから見ることを「平面視」という。さらに、便宜的に、法線方向Ｚに垂直であって一つの側面２ｃに平行な方向を「第１方向Ｘ」といい、法線方向Ｚおよび第１方向Ｘのいずれにも垂直な方向（側面２ｃの隣の他の側面２ｄに平行な方向）を「第２方向Ｙ」という。
　半導体層２は、アクティブ領域３および外側領域４（周辺領域）を含む。アクティブ領域３および外側領域４は、半導体層２の第１主面２ａに設定されている。
　アクティブ領域３は、平面視において、半導体層２の側面２ｃ～２ｆから内方に間隔を空けて半導体層２の中央部に設定されている。アクティブ領域３は、平面視において半導体層２の４つの側面２ｃ～２ｆにそれぞれ平行な４辺を有する四角形状（より具体的には矩形状）に設定されていてもよい。この実施形態では、アクティブ領域３は、矩形の一つの辺の中央部付近から内方に窪んだ凹部３ａを有している。
　外側領域４は、アクティブ領域３の外側の領域である。外側領域４は、平面視においてアクティブ領域３の周縁に沿って帯状に延びている。外側領域４は、平面視において、アクティブ領域３を取り囲んでいる。外側領域４は、より具体的には、平面視においてアクティブ領域３を取り囲む無端状（四角環状）に設定されている。この実施形態では、外側領域４は、アクティブ領域３の凹部３ａに整合するように、アクティブ領域３に向かって内方に突出した凸部４ａを有している。
　アクティブ領域３のほぼ全域を覆うように、膜状のエミッタ電極５が配置されている。エミッタ電極５の中央部には、エミッタパッド領域５ａが設定されている。エミッタパッド領域５ａは、ボンディングワイヤが接合されるボンディングパッドを提供する。
　外側領域４には、膜状のゲート電極６が配置されている。ゲート電極６とエミッタ電極５とは、間隔７（この実施形態ではスリット状の間隔）によって、互いに離隔されており、それによって電気的に絶縁されている。ゲート電極６は、外側領域４の凸部４ａと整合するように配置されたゲートパッド部６Ａと、ゲートパッド部６Ａから延びたゲート配線６Ｂとを含む。ゲート配線６Ｂは、ゲートフィンガとも呼ばれる。ゲートパッド部６Ａは、この実施形態では、平面視において矩形状に形成されている。ゲートパッド部６Ａの中央部にはゲートパッド領域６ａが設定されている。ゲートパッド領域６ａは、ボンディングワイヤが接合されるボンディングパッドを提供する。ゲート配線６Ｂは、外側領域４に沿って帯状に延びている。この実施形態では、２つのゲート配線６Ｂがゲートパッド部６Ａに結合されている。各ゲート配線６Ｂは、半導体層２の一側面２ｄに沿って延び、さらにその側面２ｄに隣接する別の側面２ｃ，２ｅに沿うように折れ曲がって平面視Ｌ字形に形成されている。
　図２は、アクティブ領域３と外側領域４との境界部付近の構成を説明するための拡大平面図であり、図１に示す領域IIにおける半導体層２の表面（第１主面２ａ）の構成を示す。より正確には、図２は、エミッタ電極５およびゲート電極６のほか、半導体層２の第１主面２ａに形成された層間絶縁膜等の図示を省いた拡大平面図である。
　外側領域４において、半導体層２の表層部（第１主面２ａからその内方に至る領域をいう。以下同じ。）には、主接合領域４５（周辺接合領域）が設けられている。主接合領域４５は、図２において斜線を付して示すように、平面視において、アクティブ領域３を外側から取り囲むように設定されている。より具体的には、主接合領域４５は、平面視において、アクティブ領域３を取り囲む環状（無端状）に設定されている。主接合領域４５は、半導体層２の終端構造を構成しており、逆バイアス時に広がる空乏層によって電界集中を緩和する。
　半導体層２には、複数本のトレンチゲート構造１０（明瞭化のために二重斜線を付して示す。）が形成されている。各トレンチゲート構造１０は、たとえば第２方向Ｙに沿って直線状に延びている。複数のトレンチゲート構造１０は、第１方向Ｘに間隔を開けて平行に形成されている。各トレンチゲート構造１０の第１方向Ｘに関する両側には、一対の領域分離トレンチ構造３０（明瞭化のために二重斜線を付して示す。）が配置されている。各領域分離トレンチ構造３０は、トレンチゲート構造１０に沿って延びている。この実施形態では、各領域分離トレンチ構造３０は、第２方向Ｙに沿って延びている。平面視においてトレンチゲート構造１０を挟んで隣接する一対の領域分離トレンチ構造３０の間にＦＥＴ（電界効果型トランジスタ）構造領域９が設定されている。
　第１方向Ｘに隣接する一対のトレンチゲート構造１０の間には、領域分離トレンチ構造３０が位置している。領域分離トレンチ構造３０は、ｐ型のフローティング領域４０を区画している。フローティング領域４０は、領域分離トレンチ構造３０を挟んでＦＥＴ構造領域９に対向している。この実施形態では、領域分離トレンチ構造３０は、トレンチゲート構造１０に沿って線状に延びる２本の主分離トレンチ構造３４を含む。この２本の主分離トレンチ構造３４の間にフローティング領域４０が設定されている。領域分離トレンチ構造３０は、２本の主分離トレンチ構造３４の対応する端部同士を互いに結合する端部連結トレンチ構造３５をさらに含む。この端部連結トレンチ構造３５と主分離トレンチ構造３４とによって囲まれた領域にフローティング領域４０が配置されている。端部連結トレンチ構造３５は、トレンチゲート構造１０の長手方向に直交する方向、すなわち、第１方向Ｘに沿って線状に延びている。したがって、領域分離トレンチ構造３０は、平面視において矩形状のフローティング領域４０をその内方に区画している。
　第１方向Ｘに隣接する２本のトレンチゲート構造１０の間に配置された２本の主分離トレンチ構造３４は、フローティング領域４０内においても、互いに結合されている。具体的には、フローティング領域４０内には、２本の主分離トレンチ構造３４を結合する中間連結トレンチ構造３６が配置されている。中間連結トレンチ構造３６は、平面視において、線状に形成されている。中間連結トレンチ構造３６は、フローティング領域４０を第１方向Ｘに沿って横切っている。
　中間連結トレンチ構造３６に関して、当該中間連結トレンチ構造３６に接続するように分離引出電極層３７が配置されている。分離引出電極層３７は、中間連結トレンチ構造３６を第２方向Ｙに沿って横切るように配置されている。分離引出電極層３７は、この実施形態では、平面視において、矩形形状を有している。分離引出電極層３７上に分離トレンチコンタクト３８が設定されている。分離トレンチコンタクト３８は、フローティング領域４０の直上に配置されている。分離トレンチコンタクト３８は、分離引出電極層３７をエミッタ電極５に接続する。それにより、領域分離トレンチ構造３０は、中間連結トレンチ構造３６および分離引出電極層３７を介してエミッタ電極５に電気的に接続されている。
　分離トレンチコンタクト３８は、分離引出電極層３７上において、中間連結トレンチ構造３６からずれて配置されている。分離トレンチコンタクト３８は、この実施形態では、複数個設けられている。より具体的には、複数（この実施形態では２個）の分離トレンチコンタクト３８が、第２方向Ｙに関して、中間連結トレンチ構造３６の両側に配置されている。
　フローティング領域４０から第２方向Ｙに間隔を開けて、外側分離トレンチ構造５０が配置されている。より詳細には、端部連結トレンチ構造３５から第２方向Ｙの外側に間隔を開けて外側分離トレンチ構造５０が配置されている。外側分離トレンチ構造５０は、線状に形成されている。外側分離トレンチ構造５０は、端部連結トレンチ構造３５と平行に形成されている。
　外側分離トレンチ構造５０の両端部は、主分離トレンチ構造延長部３４Ａに結合されている。主分離トレンチ構造延長部３４Ａは、主分離トレンチ構造３４から第２方向Ｙの外側へと線状に延長されている。主分離トレンチ構造延長部３４Ａは、主分離トレンチ構造３４（図３参照）と同様の構造を有している。主分離トレンチ構造延長部３４Ａは、領域分離トレンチ構造３０と外側分離トレンチ構造５０とを結合して連続させる結合トレンチ構造の一例である。このように、一対の主分離トレンチ構造延長部３４Ａ、端部連結トレンチ構造３５および外側分離トレンチ構造５０によって、半導体層２の表層部に介在領域６０が区画されている。
　主接合領域４５は、この実施形態では、ｐ型の領域である。主接合領域４５は、外側分離トレンチ構造５０に対して、外側から接している。また、主接合領域４５は、主分離トレンチ構造延長部３４Ａに対して、介在領域６０の反対側から接している。さらに、主接合領域４５は、ＦＥＴ構造領域９に対して外側から接している。
　トレンチゲート構造１０は、第２方向Ｙに関して、外側分離トレンチ構造５０を超えて外側領域４まで延びている。すなわち、トレンチゲート構造１０の両端部は、外側分離トレンチ構造５０よりも第２方向Ｙに関して外側に位置している。各トレンチゲート構造１０の両端部は、一対の外側トレンチゲート構造１５（図２には一方側の外側トレンチゲート構造１５のみを示す。）にそれぞれ結合されている。それにより、複数のトレンチゲート構造１０は、外側トレンチゲート構造１５によって互いに連結されている。すなわち、外側トレンチゲート構造１５は、複数のトレンチゲート構造１０を連結するトレンチゲート連結構造を提供する。外側トレンチゲート構造１５は、第１方向Ｘに沿って線状に延びている。外側トレンチゲート構造１５は、この実施形態では、主接合領域４５内に形成されている。
　ＦＥＴ構造領域９には、エミッタコンタクト１７が設定されている。エミッタコンタクト１７は、ＦＥＴ構造領域９に形成されているＦＥＴ構造のエミッタ領域にエミッタ電極５（図１参照）を接続する。エミッタコンタクト１７は、トレンチゲート構造１０の両側に設けられている。
　各エミッタコンタクト１７は、トレンチゲート構造１０に沿って線状に延びている。この実施形態では、エミッタコンタクト１７は、第２方向Ｙに関して、途中で分断されている。より具体的には、中間連結トレンチ構造３６の付近の領域、さらに具体的には、分離引出電極層３７に対応する領域において、エミッタコンタクト１７が分断されている。分離引出電極層３７と、エミッタコンタクト１７とは、Ｘ方向に見たときに重なり合わない配置となっている。
　図３は、図２のIII－III線断面図であり、ＦＥＴ構造領域９およびフローティング領域４０に関連する断面構造を示す。半導体層２は、ｎ－型の半導体基板１８を含む単結晶構造を有している。半導体基板１８は、ＦＺ(Floating Zone)法を経て形成されたシリコン製のＦＺ基板であってもよい。ＦＺ(Floating Zone)法を経て形成されたシリコン製のＦＺ基板であってもよい。
　半導体基板１８のｎ型不純物濃度は、４．０×１０１３ｃｍ－３以上２．０×１０１４ｃｍ－３以下であってもよい。半導体基板１８の厚さは、５０μｍ以上２００μｍ以下であってもよい。半導体基板１８の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下であってもよい。
　半導体層２の第２主面２ｂには、コレクタ電極８が形成されている。コレクタ電極８は、半導体層２の第２主面２ｂに電気的に接続されている。コレクタ電極８は、半導体層２の第２主面２ｂとの間でオーミック接触を形成している。コレクタ電極８は、アクティブ領域３にコレクタ信号を伝達する。
　半導体層２の第２主面２ｂの表層部には、ｐ型のコレクタ領域７１が形成されている。コレクタ領域７１のｐ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。コレクタ領域７１は、コレクタ電極８との間でオーミック接触を形成している。コレクタ領域７１は、第２主面２ｂの表層部の全域に形成されていてもよい。
　コレクタ領域７１には、ｎ型のバッファ層７２が積層されている。バッファ層７２は、半導体層２の第２主面２ｂの表層部の全域に形成されていてもよい。バッファ層７２のｎ型不純物濃度は、半導体基板１８のｎ型不純物濃度よりも大きい。
　バッファ層７２の厚さは、０．５μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、または、２５μｍ以上３０μｍ以下であってもよい。
　第１方向Ｘに沿って、フローティング領域４０とＦＥＴ構造領域９とが交互に配置されている。フローティング領域４０とＦＥＴ構造領域９とが、領域分離トレンチ構造３０（主分離トレンチ構造３４）によって分離されている。ＦＥＴ構造領域９内にトレンチゲート構造１０を含むＦＥＴ構造２０が形成されている。トレンチゲート構造１０は、第１方向Ｘに関して、ＦＥＴ構造領域９の中央付近に形成されている。より詳細には、トレンチゲート構造１０は、ＦＥＴ構造領域９を第１方向Ｘに関してほぼ等分するように配置されている。
　トレンチゲート構造１０は、ゲートトレンチ１１、ゲート絶縁層１２およびゲート電極層１３を含む。ゲートトレンチ１１は、半導体層２の第１主面２ａに形成されている。より具体的には、ゲートトレンチ１１は、第１主面２ａから半導体層２内の所定の深さまで第１主面２ａに垂直な方向（法線方向Ｚ）に延びて掘り下げられている。
　ゲートトレンチ１１は、一対の側壁１１ａおよびそれらの底縁を結合する底壁１１ｂを含む。ゲートトレンチ１１の側壁１１ａは、半導体層２の第１主面２ａに対して垂直に形成されていてもよい。また、ゲートトレンチ１１の側壁１１ａは、半導体層２の第１主面２ａから底壁１１ｂに向かって、第１主面２ａに対して下り傾斜していてもよい。ゲートトレンチ１１は、開口側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。ゲートトレンチ１１の底壁１１ｂは、第２方向Ｙに沿って第１主面２ａにほぼ平行に延びている。ゲートトレンチ１１の底壁１１ｂは、半導体層２の第１主面２ａに対して平行に形成されていてもよい。ゲートトレンチ１１の底壁１１ｂは、半導体層２の第２主面２ｂに向かって窪む凹湾曲面状に形成されていてもよい。
　ゲートトレンチ１１は、開口エッジ部を含む。ゲートトレンチ１１の開口エッジ部は、ゲートトレンチ１１の側壁１１ａおよび半導体層２の第１主面２ａを接続している。ゲートトレンチ１１の開口エッジ部は、半導体層２の第１主面２ａからゲートトレンチ１１の側壁１１ａに向かって下り傾斜した傾斜部を有している。ゲートトレンチ１１の開口エッジ部は、半導体層２の第２主面２ｂに向かって窪んだ凹湾曲状に形成されていてもよい。これにより、ゲートトレンチ１１の開口側には、底壁１１ｂ側の開口幅よりも広い開口幅を有する幅広部が形成されている。ゲートトレンチ１１の開口エッジ部は、半導体層２の第１主面２ａに向って突出する凸湾曲面状に形成されていてもよい。
　ゲートトレンチ１１の第１主面２ａに垂直な方向（法線方向Ｚ）の深さは、３．０μｍ以上７．０μｍ以下であってもよい。ゲートトレンチ１１の深さは、３．０μｍ以上４．０μｍ以下、４．０μｍ以上５．０μｍ以下、５．０μｍ以上６．０μｍ以下、または、６．０μｍ以上７．０μｍ以下であってもよい。
　ゲートトレンチ１１の長手方向に直交する幅は、０．５μｍ以上３．０μｍ以下であってもよい。ゲートトレンチ１１の幅は、ゲートトレンチ１１の第１方向Ｘの幅である。ゲートトレンチ１１の幅は、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。
　ゲート絶縁層１２は、ゲートトレンチ１１の内壁に沿って膜状に形成されている。ゲート絶縁層１２は、ゲートトレンチ１１内において凹状の空間を区画している。ゲート絶縁層１２は、この実施形態では、シリコン酸化膜を含む。ゲート絶縁層１２は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　ゲート絶縁層１２は、第１領域１２ａ、第２領域１２ｂおよび第３領域１２ｃを含む。第１領域１２ａは、ゲートトレンチ１１の側壁１１ａを被覆している。第２領域１２ｂは、ゲートトレンチ１１の底壁１１ｂを被覆している。第３領域１２ｃは、ゲートトレンチ１１の開口エッジ部を被覆している。
　第２領域１２ｂの厚さは、第１領域１２ａの厚さ以上であってもよい。第２領域１２ｂの厚さは、第１領域１２ａの厚さよりも大きくてよい。第３領域１２ｃの厚さは、第１領域１２ａの厚さ以上であってもよい。第３領域１２ｃの厚さは、第１領域１２ａの厚さよりも大きくてよい。むろん、一様な厚さを有するゲート絶縁層１２が形成されていてもよい。
　第３領域１２ｃは、ゲートトレンチ１１の開口エッジ部においてゲートトレンチ１１内に向けて膨出した膨出部を含む。第３領域１２ｃは、ゲートトレンチ１１の内方に向かって張り出しており、その表面は凸湾曲面を形成している。第３領域１２ｃは、ゲートトレンチ１１の開口エッジ部においてゲートトレンチ１１の開口を狭めている。
　ゲート電極層１３は、ゲート絶縁層１２を挟んでゲートトレンチ１１に埋め込まれている。ゲート電極層１３は、より具体的には、ゲートトレンチ１１においてゲート絶縁層１２によって区画された凹状の空間に埋め込まれている。ゲート電極層１３は、ゲート信号によって制御される。すなわち、ゲート電極層１３は、ゲート電極６に電気的に接続されている。
　ゲート電極層１３は、断面視において半導体層２の第１主面２ａに垂直な方向（法線方向Ｚ）に沿って延びる壁状に形成されている。このような壁状のゲート電極層１３が、ゲートトレンチ１１に沿って第２方向Ｙに線状に延びている。ゲート電極層１３は、ゲートトレンチ１１の開口エッジ部側に位置する上端部を有している。ゲート電極層１３の上端部は、半導体層２の第１主面２ａに対してゲートトレンチ１１の底壁１１ｂ側に位置している。
　ゲート電極層１３の上端部には、ゲートトレンチ１１の底壁１１ｂに向かって窪んだ窪みが形成されている。ゲート電極層１３の上端部の窪みは、ゲートトレンチ１１の底壁１１ｂに向かう先細り形状に形成されている。ゲート電極層１３の上端部は、ゲート絶縁層１２の第３領域１２ｃに沿って括れた括れ部を有している。
　ＦＥＴ構造２０は、半導体層２の第１主面２ａの表層部に形成されたｐ型のボディ領域２１を含む。ボディ領域２１のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　ボディ領域２１は、トレンチゲート構造１０の両サイドにそれぞれ形成されている。ボディ領域２１は、平面視においてトレンチゲート構造１０に沿って延びる帯状に形成されている。ボディ領域２１は、ゲートトレンチ１１の側壁１１ａから露出している。ボディ領域２１の底部は、第１主面２ａに垂直な方向（法線方向Ｚ）に関して、半導体層２の第１主面２ａおよびゲートトレンチ１１の底壁１１ｂの間の深さ位置に配置されている。
　ＦＥＴ構造２０は、ボディ領域２１の表層部に形成されたｎ＋型のエミッタ領域２２を含む。エミッタ領域２２のｎ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
　エミッタ領域２２は、トレンチゲート構造１０の両サイドにそれぞれ形成されている。エミッタ領域２２は、平面視においてトレンチゲート構造１０に沿って延びる帯状に形成されている。エミッタ領域２２は、半導体層２の第１主面２ａから露出している。さらに、エミッタ領域２２は、ゲートトレンチ１１の側壁１１ａから露出している。エミッタ領域２２の底部は、第１主面２ａに垂直な方向（法線方向Ｚ）に関して、ゲート電極層１３の上端部およびボディ領域２１の底部の間の深さ位置に配置されている。
　ＦＥＴ構造２０は、この実施形態では、半導体層２においてボディ領域２１に対して第２主面２ｂ側の領域に形成されたｎ＋型のキャリアストレージ領域２３を含む。キャリアストレージ領域２３のｎ型不純物濃度は、半導体層２のｎ型不純物濃度よりも高い。キャリアストレージ領域２３のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。
　キャリアストレージ領域２３は、トレンチゲート構造１０の両サイドにそれぞれ形成されている。キャリアストレージ領域２３は、平面視においてトレンチゲート構造１０に沿って延びる帯状に形成されている。キャリアストレージ領域２３は、ゲートトレンチ１１の側壁１１ａから露出している。キャリアストレージ領域２３の底部は、第１主面２ａに垂直な方向（法線方向Ｚ）に関して、ボディ領域２１の底部およびゲートトレンチ１１の底壁１１ｂの間の深さ位置に配置されている。
　キャリアストレージ領域２３は、半導体層２に供給された正孔（キャリア）がボディ領域２１に引き戻される（排出される）のを抑制する。これにより、半導体層２においてＦＥＴ構造２０の直下の領域に正孔が蓄積される。その結果、オン抵抗の低減およびオン電圧の低減が図られる。
　ＦＥＴ構造２０は、この実施形態では、さらに半導体層２の第１主面２ａに形成されたエミッタトレンチ２５を含む。エミッタトレンチ２５は、トレンチゲート構造１０の両サイドにそれぞれ形成されている。
　エミッタトレンチ２５は、トレンチゲート構造１０から第１方向Ｘに間隔を空けて形成されている。エミッタトレンチ２５は、平面視においてトレンチゲート構造１０に沿って帯状に延びている。第２方向Ｙに関して、エミッタトレンチ２５の長さは、トレンチゲート構造１０の長さ以下である。エミッタトレンチ２５の長さは、より具体的には、トレンチゲート構造１０の長さ未満である。エミッタトレンチ２５は、より具体的には、エミッタ領域２２に形成されている。エミッタトレンチ２５は、エミッタ領域２２を貫通していてもよい。エミッタトレンチ２５の内壁からは、エミッタ領域２２が露出している。
　ＦＥＴ構造２０は、ボディ領域２１においてエミッタトレンチ２５の底壁に沿う領域に形成されたｐ＋型のコンタクト領域２４を含む。コンタクト領域２４のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも大きい。コンタクト領域２４のｐ型不純物濃度は、１．０×１０１９ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。
　コンタクト領域２４は、平面視においてエミッタトレンチ２５に沿って帯状に延びている。コンタクト領域２４は、エミッタトレンチ２５の底壁から露出している。コンタクト領域２４の底部は、法線方向Ｚに関して、エミッタトレンチ２５の底壁およびボディ領域２１の底部の間の深さ位置に形成されている。
　このように、ＦＥＴ構造２０では、ゲート電極層１３が、ゲート絶縁層１２を挟んでボディ領域２１およびエミッタ領域２２に対向している。この実施形態では、ゲート電極層１３は、ゲート絶縁層１２を挟んでキャリアストレージ領域２３にも対向している。
　ボディ領域２１においてエミッタ領域２２およびキャリアストレージ領域２３の間の領域に、ＩＧＢＴのチャネルが形成される。チャネルのオンオフは、ゲート信号によって制御される。
　半導体層２の第１主面２ａには、各ＦＥＴ構造領域９を他の領域から区画する領域分離構造２９が形成されている。領域分離構造２９は、半導体層２の第１主面２ａの表層部においてＦＥＴ構造２０に隣り合う領域に形成されている。
　領域分離構造２９は、より具体的には、ＦＥＴ構造領域９の両サイドに形成されている。領域分離構造２９は、互いに隣り合う複数のＦＥＴ構造領域９の間の領域にそれぞれ形成されている。これにより、複数のＦＥＴ構造領域９は、領域分離構造２９によってそれぞれ分離されている。
　領域分離構造２９は、半導体層２に注入された正孔の移動を制限する。すなわち、正孔は、領域分離構造２９を迂回してＦＥＴ構造２０に流れ込む。これにより、半導体層２においてＦＥＴ構造２０の直下の領域に正孔が蓄積され、正孔の密度が高められる。その結果、オン抵抗の低減およびオン電圧の低減が図られる。
　領域分離構造２９は、半導体層２の第１主面２ａの表層部においてＦＥＴ構造２０に隣り合う領域に形成されたｐ型のフローティング領域４０を含む。フローティング領域４０は、電気的に浮遊状態に形成されている。
　フローティング領域４０の底部は、法線方向Ｚに関して、キャリアストレージ領域２３の底部および第２主面２ｂの間の深さ位置に形成されている。フローティング領域４０の底部は、この実施形態では、ゲートトレンチ１１の底壁１１ｂおよび第２主面２ｂの間の深さ位置に形成されている。
　フローティング領域４０のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度以上であってもよい。フローティング領域４０のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも大きくてもよい。
　フローティング領域４０のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。フローティング領域４０のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下であることが好ましい。
　フローティング領域４０は、平面視においてＦＥＴ構造２０に沿って延びる帯状に形成されている。第２方向Ｙに関して、フローティング領域４０の長さは、ゲートトレンチ１１の長さよりも小さい。
　領域分離構造２９は、フローティング領域４０をＦＥＴ構造２０から区画する領域分離トレンチ構造３０を含む。領域分離トレンチ構造３０は、平面視においてフローティング領域４０を取り囲む環状（この実施形態では四角環状）に形成されている（図２参照）。
　領域分離トレンチ構造３０は、領域分離トレンチ３１、領域分離絶縁層３２および領域分離電極層３３を含む。
　領域分離トレンチ３１は、半導体層２の第１主面２ａに形成されている。領域分離トレンチ３１は、側壁３１ａおよび底壁３１ｂを含む。領域分離トレンチ３１の側壁３１ａは、半導体層２の第１主面２ａに対して垂直に形成されていてもよい。領域分離トレンチ３１の側壁３１ａは、半導体層２の第１主面２ａから底壁３１ｂに向かって、第１主面２ａに対して下り傾斜していてもよい。領域分離トレンチ３１は、開口エッジ部側の開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。
　領域分離トレンチ３１においてＦＥＴ構造２０に面する側壁３１ａからは、エミッタ領域２２、ボディ領域２１およびキャリアストレージ領域２３が露出している。領域分離トレンチ３１においてフローティング領域４０に面する側壁３１ａからは、フローティング領域４０が露出している。
　領域分離トレンチ３１の底壁３１ｂは、第２方向Ｙに沿って第１主面２ａにほぼ平行に延びている。領域分離トレンチ３１の底壁３１ｂは、半導体層２の第１主面２ａに対して平行に形成されていてもよい。領域分離トレンチ３１の底壁３１ｂは、半導体層２の第２主面２ｂに向かって窪む凹湾曲面状に形成されていてもよい。領域分離トレンチ３１の底壁３１ｂは、フローティング領域４０の底部によって被覆されている。つまり、フローティング領域４０は、領域分離トレンチ３１の底壁３１ｂを被覆する被覆部を有している。
　領域分離トレンチ３１は、開口エッジ部を含む。領域分離トレンチ３１の開口エッジ部は、領域分離トレンチ３１の側壁３１ａおよび半導体層２の第１主面２ａを接続している。領域分離トレンチ３１の開口エッジ部は、半導体層２の第１主面２ａから領域分離トレンチ３１の側壁３１ａに向かって第１主面２ａに対して下り傾斜した傾斜部を有している。領域分離トレンチ３１の開口エッジ部は、半導体層２の第２主面２ｂに向かって窪んだ凹湾曲状に形成されている。これにより、領域分離トレンチ３１の開口エッジ部には、底壁３１ｂ側の開口幅よりも広い開口幅を有する幅広部が形成されている。領域分離トレンチ３１の開口エッジ部は、半導体層２の第１主面２ａに向かう凸湾曲面状に形成されていてもよい。
　領域分離トレンチ３１の法線方向Ｚの深さは、３．０μｍ以上７．０μｍ以下であってもよい。領域分離トレンチ３１の深さは、３．０μｍ以上４．０μｍ以下、４．０μｍ以上５．０μｍ以下、５．０μｍ以上６．０μｍ以下、または、６．０μｍ以上７．０μｍ以下であってもよい。領域分離トレンチ３１の深さは、ゲートトレンチ１１の深さと等しくてもよい。
　領域分離トレンチ３１の幅は、０．５μｍ以上３．０μｍ以下であってもよい。領域分離トレンチ３１の幅は、領域分離トレンチ３１が延びる方向に直交する平面視における幅であり、主分離トレンチ構造３４においては、第１方向Ｘの幅である。領域分離トレンチ３１の幅は、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。領域分離トレンチ３１の幅は、ゲートトレンチ１１の幅と等しくてもよい。
　領域分離絶縁層３２は、領域分離トレンチ３１の内壁に沿って膜状に形成されている。領域分離絶縁層３２は、領域分離トレンチ３１内において凹状の空間を区画している。領域分離絶縁層３２は、この実施形態では、シリコン酸化膜を含む。領域分離絶縁層３２は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　領域分離絶縁層３２は、第１領域３２ａ、第２領域３２ｂおよび第３領域３２ｃを含む。第１領域３２ａは、領域分離トレンチ３１の側壁３１ａを被覆している。第２領域３２ｂは、領域分離トレンチ３１の底壁３１ｂを被覆している。第３領域３２ｃは、領域分離トレンチ３１の開口エッジ部を被覆している。
　第２領域３２ｂの厚さは、第１領域３２ａの厚さ以上であってもよい。第２領域３２ｂの厚さは、第１領域３２ａの厚さよりも大きくてよい。第３領域３２ｃの厚さは、第１領域３２ａの厚さ以上であってもよい。第３領域３２ｃの厚さは、第１領域３２ａの厚さよりも大きくてよい。
　第３領域３２ｃは、領域分離トレンチ３１の開口エッジ部において領域分離トレンチ３１内に向けて膨出した膨出部を含む。第３領域３２ｃは、領域分離トレンチ３１の内方に向かって凸湾曲面状に張り出している。第３領域３２ｃは、領域分離トレンチ３１の開口エッジ部において領域分離トレンチ３１の開口を狭めている。むろん、一様な厚さを有する領域分離絶縁層３２が形成されていてもよい。
　領域分離電極層３３は、領域分離絶縁層３２を挟んで領域分離トレンチ３１に埋め込まれている。領域分離電極層３３は、より具体的には、領域分離トレンチ３１において領域分離絶縁層３２によって区画された凹状の空間に埋め込まれている。領域分離電極層３３は、エミッタ信号によって制御される。すなわち、領域分離電極層３３は、エミッタ電極５に電気的に接続されている。エミッタ信号は、グランド電位または基準電位の信号である。
　領域分離電極層３３は、断面視において半導体層２の第１主面２ａの法線方向Ｚに沿って延びる壁状に形成されている。領域分離電極層３３は、領域分離トレンチ３１の開口エッジ部側に位置する上端部を有している。領域分離電極層３３の上端部は、半導体層２の第１主面２ａに対して領域分離トレンチ３１の底壁３１ｂ側に位置している。
　領域分離電極層３３の上端部には、領域分離トレンチ３１の底壁３１ｂに向かって窪んだ窪みが形成されている。領域分離電極層３３の上端部の窪みは、領域分離トレンチ３１の底壁３１ｂに向かう先細り形状に形成されている。領域分離電極層３３の上端部は、領域分離絶縁層３２の第３領域３２ｃに沿って括れた括れ部を有している。
　半導体層２の第１主面２ａの上には、主面絶縁層７９が形成されている。主面絶縁層７９は、第１主面２ａに沿って膜状に形成されている。主面絶縁層７９は、ゲート絶縁層１２および領域分離絶縁層３２と連続している。主面絶縁層７９は、この実施形態では、シリコン酸化膜を含む。主面絶縁層７９は、シリコン酸化膜に代えてまたはこれに加えて、窒化シリコン膜を含んでいてもよい。
　主面絶縁層７９の上に層間絶縁層８０が形成されている。層間絶縁層８０は、半導体層２の第１主面２ａに沿って膜状に形成されている。層間絶縁層８０は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層８０は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。
　層間絶縁層８０は、この実施形態では、半導体層２の第１主面２ａ側からこの順に積層された第１層間絶縁層８１および第２層間絶縁層８２を含む積層構造を有している。第１層間絶縁層８１は、ＰＳＧまたはＢＰＳＧを含んでいてもよい。第２層間絶縁層８２は、第１層間絶縁層８１とは異なる絶縁材料を含む。第２層間絶縁層８２は、ＰＳＧまたはＢＰＳＧを含んでいてもよい。
　層間絶縁層８０には、エミッタコンタクト開口８５が形成されている。エミッタコンタクト開口８５は、エミッタトレンチ２５を露出させている。エミッタコンタクト開口８５は、エミッタトレンチ２５に連通している。エミッタコンタクト開口８５の開口エッジ部は、層間絶縁層８０の内方に窪む凹湾曲面状に形成されている。これにより、エミッタコンタクト１７は、エミッタトレンチ２５のよりも大きい開口幅を有している。
　エミッタトレンチ２５は、この実施形態では、第１層間絶縁層８１および主面絶縁層７９を貫通して、半導体層２の第１主面２ａに形成されている。エミッタトレンチ２５には、エミッタプラグ電極層８６が埋め込まれている。エミッタプラグ電極層８６は、エミッタトレンチ２５内においてエミッタ領域２２およびコンタクト領域２４に電気的に接続されている。
　エミッタプラグ電極層８６は、この実施形態では、バリア電極層８７および主電極層８８を含む積層構造を有している。バリア電極層８７は、エミッタトレンチ２５の内壁に沿って膜状に形成されている。バリア電極層８７は、エミッタトレンチ２５内において凹状の空間を区画している。
　バリア電極層８７は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層８７は、チタン層および窒化チタン層を含む積層構造を有していてもよい。この場合、窒化チタン層は、チタン層の上に積層されていてもよい。
　主電極層８８は、バリア電極層８７を挟んでエミッタトレンチ２５に埋め込まれている。主電極層８８は、より具体的には、エミッタトレンチ２５においてバリア電極層８７によって区画された凹状の空間に埋め込まれている。主電極層８８は、タングステンを含んでいてもよい。
　層間絶縁層８０の上には、エミッタ電極５が形成されている。エミッタ電極５は、アルミニウム、銅、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、または、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも一種を含んでいてもよい。エミッタ電極５は、これらの導電材料のうちのいずれか一種を含む単層構造を有していてもよい。エミッタ電極５は、これらの導電材料のうちの少なくとも２種が任意の順序で積層された積層構造を有していてもよい。
　エミッタ電極５は、層間絶縁層８０の上から、エミッタコンタクト開口８５に入り込んでエミッタコンタクト１７を形成している。すなわち、エミッタ電極５は、エミッタコンタクト開口８５において、エミッタ領域２２およびコンタクト領域２４に電気的に接続されている。エミッタ電極５は、より具体的には、エミッタコンタクト開口８５内においてエミッタプラグ電極層８６に電気的に接続されている。エミッタ電極５は、エミッタプラグ電極層８６を介してエミッタ領域２２およびコンタクト領域２４に電気的に接続されている。
　フローティング領域４０は、層間絶縁層８０によって、エミッタ電極５から絶縁されている。すなわち、フローティング領域４０は、電気的に浮遊状態とされている。
　図４は、アクティブ領域３と外側領域４との境界付近の断面図であり、図２のIV－IV線に沿う断面構造を示す。フローティング領域４０は、領域分離トレンチ構造３０（図２の断面では端部連結トレンチ構造３５）によって、その外側の領域から分離されている。さらに、領域分離トレンチ構造３０から第２方向Ｙの外側に間隔を空けて、外側分離トレンチ構造５０が配置されている。外側分離トレンチ構造５０の外側に主接合領域４５が設けられている。すなわち、領域分離トレンチ構造３０（とくに端部連結トレンチ構造３５）、外側分離トレンチ構造５０およびこれらの間の半導体層２中の領域である介在領域６０は、領域離隔構造４９を形成している。領域離隔構造４９は、主接合領域４５とのフローティング領域４０とを離隔して、それらの接合または近接を阻止する。
　主接合領域４５は、フローティング領域４０と同様のｐ型不純物濃度を有していてもよい。この場合、主接合領域４５とフローティング領域とは、同一の工程で形成されてもよい。主接合領域４５のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度以上であってもよい。フローティング領域４０のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度よりも大きくてもよい。主接合領域４５のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。主接合領域４５のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下であることが好ましい。
　外側分離トレンチ構造５０は、領域分離トレンチ構造３０と同様の構成を有しているので、外側分離トレンチ構造５０の各部には、領域分離トレンチ構造３０の対応部分と同一参照符号を付して詳細な説明を省略する。外側分離トレンチ構造５０は、半導体層２の第１主面２ａに形成された分離トレンチ３１（外側分離トレンチ）と、分離トレンチ３１の内表面に形成された分離絶縁層３２（外側分離絶縁層）と、分離絶縁層３２を介して分離トレンチ３１に埋め込まれた分離電極層３３（外側分離電極層）とを含む。
　主接合領域４５の底部は、外側分離トレンチ構造５０の分離トレンチ３１の底部よりも深い位置に配置されている。外側分離トレンチ構造５０の分離トレンチ３１の底壁は、主接合領域４５の底部によって被覆されている。つまり、主接合領域４５は、外側分離トレンチ構造５０の分離トレンチ３１の底壁を被覆する被覆部を有している。
　外側分離トレンチ構造５０に関して、分離トレンチ３１の法線方向Ｚの深さは、３．０μｍ以上７．０μｍ以下であってもよい。分離トレンチ３１の深さは、３．０μｍ以上４．０μｍ以下、４．０μｍ以上５．０μｍ以下、５．０μｍ以上６．０μｍ以下、または、６．０μｍ以上７．０μｍ以下であってもよい。分離トレンチ３１の深さは、ゲートトレンチ１１の深さと等しくてもよい。
　また、外側分離トレンチ構造５０に関して、分離トレンチ３１の幅は、０．５μｍ以上３．０μｍ以下であってもよい。分離トレンチ３１の幅は、分離トレンチ３１が延びる方向に直交する平面視における幅であり、外側分離トレンチ構造５０においては、第２方向Ｙの幅である。分離トレンチ３１の幅は、０．５μｍ以上１．０μｍ以下、１．０μｍ以上１．５μｍ以下、１．５μｍ以上２．０μｍ以下、２．０μｍ以上２．５μｍ以下、または、２．５μｍ以上３．０μｍ以下であってもよい。分離トレンチ３１の幅は、ゲートトレンチ１１の幅と等しくてもよい。
　領域分離トレンチ構造３０（図４の断面では端部連結トレンチ構造３５）と外側分離トレンチ構造５０との間の間隔は、領域分離トレンチ構造３０の幅よりも広い。したがって、介在領域６０の第２方向Ｙの幅は、領域分離トレンチ構造３０の幅よりも広い。また、領域分離トレンチ構造３０と外側分離トレンチ構造５０との間隔は、外側分離トレンチ構造５０の幅よりも広い。したがって、介在領域６０の第２方向Ｙの幅は、外側分離トレンチ構造５０の幅よりも広い。
　外側分離トレンチ構造５０から、第２方向Ｙに沿ってさらに外側に間隔を空けて、外側トレンチゲート構造１５が配置されている。外側トレンチゲート構造１５は、延びる方向が異なる点を除いて、トレンチゲート構造１０と同様の構成を有しているので、外側トレンチゲート構造１５の各部には、トレンチゲート構造１０の対応部分と同一参照符号を付して説明を省略する。
　外側トレンチゲート構造１５は、この実施形態では、主接合領域４５内に配置されている。
　外側トレンチゲート構造１５のゲート電極層１３は、ゲートトレンチ１１から半導体層２の第１主面２ａの上に引き出されたゲート引出電極層１５ａを有している。ゲート引出電極層１５ａは、外側トレンチゲート構造１５のゲートトレンチ１１から半導体層２の第１主面２ａの上に引き出されている。ゲート引出電極層１５ａは、第２方向Ｙに沿って引き出されている。
　ゲート引出電極層１５ａは、層間絶縁層８０に形成されたゲートコンタクト開口９０を介して、ゲート配線６Ｂに電気的に接続されている。ゲート電極６に印加されたゲート信号は、ゲート配線６Ｂおよびゲート引出電極層１５ａを介して、ゲート電極層１３に伝達される。ゲートコンタクト開口９０には、ゲートプラグ電極層９１が埋め込まれている。ゲートプラグ電極層９１は、エミッタプラグ電極層８６と同様の構成を有しているので、その各部にはエミッタプラグ電極層８６の対応部分と同一参照符号を付して説明を省略する。
　中間連結トレンチ構造３６は、第２方向Ｙに関してフローティング領域４０を分断するように配置されている。中間連結トレンチ構造３６は、領域分離トレンチ構造３０と同様の構成を有しているので、中間連結トレンチ構造３６の各部には、領域分離トレンチ構造３０の対応部分と同一参照符号を付して説明を省略する。
　中間連結トレンチ構造３６の電極層３３は、トレンチ３１から半導体層２の第１主面２ａの上に引き出された分離引出電極層３７を有している。分離引出電極層３７は、第２方向Ｙに沿って、トレンチ３１の両側に引き出されている。より具体的には、領域分離電極層３３は、ポリシリコンからなり、分離引出電極層３７は、電極層３３と一体的に形成されたポリシリコン膜からなる。
　分離引出電極層３７は、層間絶縁層８０に形成された領域分離コンタクト開口９３を介して、エミッタ電極５に電気的に接続されている。分離引出電極層３７に印加されたエミッタ信号は、分離引出電極層３７を介して、領域分離電極層３３に伝達される。領域分離コンタクト開口９３には、領域分離プラグ電極層９４が埋め込まれている。領域分離プラグ電極層９４は、エミッタプラグ電極層８６と同様の構成を有しているので、その各部にはエミッタプラグ電極層８６の対応部分と同一参照符号を付して説明を省略する。
　主接合領域４５の上方において、層間絶縁層８０および主面絶縁層７９を貫通する主接合コンタクト開口９６が形成されている。エミッタ電極５は、主接合コンタクト開口９６に入り込んで、主接合領域４５に接合している。したがって、主接合領域４５は、エミッタ電位に制御される。主接合コンタクト開口９６において露出する主接合領域４５の表面には、エミッタ電極５とのオーミック接触のためのｐ＋型領域が設けられてもよい。このようなｐ＋型領域は、ボディコンタクト領域２４と同じ工程で形成できる。
　以上のように、この実施形態の半導体装置１は、一方側の第１主面２ａおよび他方側の第２主面２ｂを有する第１導電型（この実施形態ではｎ型）の半導体層２を含む。半導体装置１は、半導体層２の第１主面２ａの表層部に設定されたアクティブ領域３を含む。半導体装置１は、半導体層２の第１主面２ａの表層部においてアクティブ領域３の外側に設定された外側領域４を含む。外側領域４には、アクティブ領域３を取り囲むように、第２導電型（この実施形態ではｐ型）の主接合領域４５が設けられている。アクティブ領域３には、電気的に浮遊状態とされる第２導電型（この実施形態ではｐ型）のフローティング領域４０が形成されている。半導体装置１は、半導体層２の第１主面２ａの表層部において、フローティング領域４０を分離する領域分離トレンチ構造３０を含む。半導体装置１は、領域分離トレンチ構造３０から間隔を空けて配置され、主接合領域４５を外側に区画するように配置された外側分離トレンチ構造５０を含む。半導体装置１は、領域分離トレンチ構造３０と外側分離トレンチ構造５０との間に配置され、主接合領域４５とフローティング領域４０との間に介在する介在領域６０を含む。
　このように、アクティブ領域３の外側に設けられた主接合領域４５と、フローティング領域４０との間には、領域分離トレンチ構造３０および外側分離トレンチ構造５０が介在している。また、これらのトレンチ構造の間に介在領域６０が介在する。これにより、主接合領域４５とフローティング領域４０とを確実に分離して、それらの接合を回避でき、かつそれらの間の不所望な接近を回避できる。
　したがって、ｐ型の主接合領域４５とｐ型のフローティング領域４０との間に適切な間隔を保持できるので、それらの間に寄生のｐｎｐトランジスタが形成されることを回避できる。その結果、たとえば、ゲート電圧に対するコレクタ電流の特性において、閾値付近で発振が生じるような不具合を回避できる。こうして、安定動作が可能な半導体装置１を提供できる。
　この実施形態では、領域分離トレンチ構造３０から外側分離トレンチ構造５０までの介在領域６０の幅が、領域分離トレンチ構造３０の幅よりも広い。この構成により、介在領域６０が充分な幅を有しているので、フローティング領域４０と主接合領域４５との間には、充分な間隔が確保される。それにより、安定動作が可能な半導体装置１を提供できる。
　また、この実施形態の半導体装置１は、領域分離トレンチ構造３０と外側分離トレンチ構造５０とを結合して連続させる結合トレンチ構造（主分離トレンチ構造延長部３４Ａ）を含む。この構成により、領域分離トレンチ構造３０と外側分離トレンチ構造５０とを同電位にすることができる。より具体的には、領域分離トレンチ構造３０および外側分離トレンチ構造５０の領域分離電極層３３が連続し、それらは同電位となる。これにより、フローティング領域４０と主接合領域４５とを確実に分離できる。すなわち、介在領域６０での電界を緩和できるので、フローティング領域４０と主接合領域４５との間のキャリア移動を抑制できる。
　この実施形態の半導体装置１は、領域分離トレンチ構造３０および外側分離トレンチ構造５０が共通に接続される電極（エミッタ電極５）を含む。
　より具体的には、この実施形態では、領域分離トレンチ構造３０および外側分離トレンチ構造５０の領域分離電極層３３は、連続している。それらはいずれもエミッタ電極５に電気的に接続される。したがって、領域分離トレンチ構造３０および外側分離トレンチ構造５０の領域分離電極層３３は、エミッタ電極５と同電位（グランド電位または基準電位）に制御される。これにより、フローティング領域４０と主接合領域４５との分離を一層確実にして、半導体装置１の安定動作化に寄与できる。
　この実施形態では、介在領域６０の第２導電型不純物濃度が半導体層２の第２不純物濃度と等しい。より具体的には、介在領域６０には、フローティング領域４０と主接合領域４５とを電気的に接続させるようなｐ型領域が設けられていない。これにより、フローティング領域４０と主接合領域４５との間のキャリアの移動を抑制できる。
　また、この実施形態では、領域分離トレンチ構造３０は、半導体層２の第１主面２ａに形成された領域分離トレンチ３１を含む。領域分離トレンチ構造３０は、領域分離トレンチ３１の内表面に形成された領域分離絶縁層３２を含む。領域分離トレンチ構造３０は、領域分離絶縁層３２を介して領域分離トレンチ３１に埋め込まれた領域分離電極層３３を含む。この構成により、領域分離電極層３３の電位を制御することで、アクティブ領域３の電界を制御しながら、アクティブ領域３内に領域分離構造２９を提供できる。
　また、この実施形態では、外側分離トレンチ構造５０は、半導体層２の第１主面２ａに形成された分離トレンチ３１（外側分離トレンチ）を含む。外側分離トレンチ構造５０は、分離トレンチ３１の内表面に形成された分離絶縁層３２（外側分離絶縁層）を含む。外側分離トレンチ構造５０は、分離絶縁層３２を介して分離トレンチ３１に埋め込まれた分離電極層３３（外側分離電極層）を含む。この構成により、分離電極層３３の電位を制御することで、外側領域４の電界を制御でき、外側領域４に適切な終端構造を備えることができる。
　領域分離トレンチ構造３０および外側分離トレンチ構造５０が同様な構成を有している場合、これらは同一工程で形成できる。
　この実施形態では、領域分離トレンチ構造３０が、フローティング領域４０とは反対側にＦＥＴ構造領域９を区画している。この構成により、アクティブ領域３内にＦＥＴ構造領域９を区画できる。より具体的には、フローティング領域４０および領域分離トレンチ構造３０を含む領域分離構造２９によって、ＦＥＴ構造領域９が区画される。領域分離構造２９は、半導体層２に注入された正孔の移動を制限する。すなわち、正孔は、領域分離構造２９を迂回してＦＥＴ構造領域９に流れ込む。それにより、ＦＥＴ構造２０の直下の領域に正孔が蓄積されるので、正孔の密度が高まる。その結果、オン抵抗の低減およびオン電圧の低減を図ることができる。
　また、この実施形態では、領域分離トレンチ構造３０および外側分離トレンチ構造５０の領域分離電極層３３をエミッタ電極５に接続するための分離トレンチコンタクト３８が、平面視においてフローティング領域４０内に配置されている。これにより、正孔が移動できる領域を増やすことなく、領域分離トレンチ構造３０および外側分離トレンチ構造５０をエミッタ電極５に接続できる。それにより、ＦＥＴ構造領域９における正孔密度を高めることができる。
　この実施形態では、ＦＥＴ構造領域９において、半導体層２の第１主面２ａには、トレンチゲート構造１０が形成されている。この構成により、トレンチゲート型のＦＥＴ構造２０を備えることができる。
　トレンチゲート構造１０は、半導体層２の第１主面２ａに形成されたゲートトレンチ１１を含む。トレンチゲート構造１０は、ゲートトレンチ１１の内表面に形成されたゲート絶縁層１２を含む。トレンチゲート構造１０は、ゲート絶縁層１２を介してゲートトレンチ１１に埋め込まれたゲート電極層１３を含む。トレンチゲート構造１０と領域分離トレンチ構造３０とが同様の構成を有している場合、これらは同一工程で形成できる。トレンチゲート構造１０、領域分離トレンチ構造３０および外側分離トレンチ構造５０が同様な構成を有している場合、これらは同一工程で形成できる。
　また、この実施形態の半導体装置１は、第２主面２ｂの表層部に形成された第２導電型のコレクタ領域７１を含む。これにより、ＩＧＢＴを含む半導体装置１を提供できる。
　この実施形態では、フローティング領域４０が、領域分離トレンチ構造３０よりも第１主面２ａから深い位置に底部を有している。この構成により、ＦＥＴ構造領域９の正孔密度を一層効率的に高めることができる。
　フローティング領域４０が領域分離トレンチ構造３０よりも深くまで及んでいる場合、フローティング領域４０と主接合領域４５との分離が一層重要である。外側分離トレンチ構造５０は、領域分離トレンチ構造３０との間の介在領域６０とともに、フローティング領域４０および主接合領域４５の接合または接近を確実に阻止する。それにより、安定動作可能な半導体装置１を提供できる。
　また、この実施形態では、主接合領域４５が、外側分離トレンチ構造５０よりも第１主面２ａから深い位置に底部を有している。これにより、外側領域４に適切な終端構造を備えることができる。
　主接合領域４５の深さは、フローティング領域４０の深さとほぼ等しくてもよい。たとえば、主接合領域４５とフローティング領域４０とは同一工程で形成されてもよい。また、領域分離トレンチ構造３０および外側分離トレンチ構造５０は同一工程で形成されてもよい。この場合に、フローティング領域４０の底部を領域分離トレンチ構造３０よりも深い位置に配置しようとすれば、主接合領域４５の底部は外側分離トレンチ構造５０よりも深く位置する。このような場合であっても、フローティング領域４０と主接合領域４５との間には、領域分離トレンチ構造３０、介在領域６０および外側分離トレンチ構造５０が介在するので、それらの間には充分な間隔が確保される。したがって、安定動作可能な半導体装置１を提供できる。
　図５は、この発明の第２の実施形態に係る半導体装置１の構成を説明するための部分拡大平面図であり、前述の図２に対応する領域の構成が示されている。図５において、図２の各部の対応部分には同一参照符号を付して説明を省略する。
　この実施形態では、領域分離トレンチ構造３０（とくに端部連結トレンチ構造３５）から第２方向Ｙに沿って外側に離隔した位置に第１外側分離トレンチ構造５１および第２外側分離トレンチ構造５２が設けられている。
　第１外側分離トレンチ構造５１は、平面視において、第１方向Ｘに沿って線状に延びている。すなわち、第１外側分離トレンチ構造５１は、平面視において、端部連結トレンチ構造３５と平行に延びている。第２外側分離トレンチ構造５２は、第１外側分離トレンチ構造５１から第２方向Ｙに沿って離隔した位置に設けられている。第２外側分離トレンチ構造５２は、平面視において、第１方向Ｘに沿って線状に延びている。すなわち、第２外側分離トレンチ構造５２は、平面視において、端部連結トレンチ構造３５と平行である。また、第２外側分離トレンチ構造５２は、平面視において、第１外側分離トレンチ構造５１と平行である。
　第１外側分離トレンチ構造５１の両端部と、第２外側分離トレンチ構造５２の両端部とは、第１方向Ｘに関してほぼ同じ位置に配置されている。第１外側分離トレンチ構造５１の一端部と第２外側分離トレンチ構造５２の一端部とは、第１外側結合トレンチ構造５３によって結合されている。第１外側分離トレンチ構造５１の他端部と、第２外側分離トレンチ構造５２の他端部とは、第２外側結合トレンチ構造５４によって結合されている。第１外側結合トレンチ構造５３は、第２方向Ｙに沿って線状に延びている。第２外側結合トレンチ構造５４は、第２方向Ｙに沿って線状に延びている。したがって、第１外側結合トレンチ構造５３および第２外側結合トレンチ構造５４は、互いに平行である。
　第１および第２外側分離トレンチ構造５１，５２ならびに第１および第２外側結合トレンチ構造５３，５４は、平面視において、閉ループ（この実施形態では、四角形（より具体的には矩形）のループ）を形成する環状の外側分離トレンチ構造５０を形成しており、その周囲から分離された半導体領域５５を提供する。すなわち、介在領域６０は、当該半導体領域５５を含む。介在領域６０は、さらに、外側分離トレンチ構造５０と領域分離トレンチ構造３０との間の半導体領域５６を含む。
　端部連結トレンチ構造３５と、第１外側分離トレンチ構造５１とに跨がって、分離引出電極層６７が設けられている。分離引出電極層６７は、たとえばポリシリコン膜からなる。分離引出電極層６７上には、端部連結トレンチ構造３５と、第１外側分離トレンチ構造５１との間の領域に、エミッタ電極５への接続のための分離トレンチコンタクト６８が設定されている。
　外側トレンチゲート構造１５は、第２外側分離トレンチ構造５２に対して、第２方向Ｙに関して外側に離隔して配置されている。
　主接合領域４５（斜線を付して示す）は、環状に形成された外側分離トレンチ構造５０に対して、半導体領域５５の外側から接している。すなわち、主接合領域４５は、第２外側分離トレンチ構造５２に対して、第２方向Ｙに関して外側から接している。主接合領域４５は、第１および第２外側結合トレンチ構造５３，５４に対して、第１方向Ｘに関して、外側から接している。主接合領域４５は、第１外側分離トレンチ構造５１には接していない。この実施形態では、主接合領域４５は、第２外側分離トレンチ構造５２に対して、その全長に渡って接している。主接合領域４５は、第１外側結合トレンチ構造５３の一部の領域に接している。より具体的には、主接合領域４５は、第１外側結合トレンチ構造５３に対して、第２外側分離トレンチ構造５２側の端部から途中部までの領域に接しており、当該途中部から第１外側分離トレンチ構造５１側の端部までの領域には接していない。主接合領域４５は、第２外側結合トレンチ構造５４の一部の領域に接している。より具体的には、主接合領域４５は、第２外側結合トレンチ構造５４に対して、第２外側分離トレンチ構造５２側の端部から途中部までの領域に接しており、当該途中部から第１外側分離トレンチ構造５１側の端部までの領域には接していない。
　主接合領域４５は、隣り合う外側分離トレンチ構造５０の間において、ほぼ直線状に延びる縁部を有している。この縁部は、たとえば第１方向Ｘに沿って延びている。縁部は、第１外側分離トレンチ構造５１よりも、第２方向Ｙに関して外側に位置している。主接合領域４５の縁部は、アクティブ領域３の内方に向かって突出した凸湾曲線状に形成されていてもよい。
　主接合領域４５の外縁４５ａは、この実施形態では、外側トレンチゲート構造１５よりも外側に配置されている。換言すれば、外側トレンチゲート構造１５は、主接合領域４５内に配置されている。
　この実施形態では、主接合領域４５内において、隣接するトレンチゲート構造１０同士を互いに結合する連結トレンチゲート構造１６が設けられている。連結トレンチゲート構造１６は、線状に延びている。より具体的には、連結トレンチゲート構造１６は、トレンチゲート構造１０と直交する方向（第２方向Ｙ）に沿って線状に延びている。各トレンチゲート構造１０の第２方向Ｙに関する両側において、連結トレンチゲート構造１６の結合位置が第１方向Ｘに沿ってずらされている。これにより、トレンチゲート構造１０と連結トレンチゲート構造１６とがＴ字状に結合されており、十字状の結合が回避されている。十字状の結合によって線幅が局所的に大きくなることを回避するためである。連結トレンチゲート構造１６の配置に応じて、平面視環状の複数の外側分離トレンチ構造５０は、第２方向Ｙの長さが異なっている。前述の第１の実施形態においても、同様な連結トレンチゲート構造１６が採用されてもよい。
　図６は、ｐ型のフローティング領域４０とｐ型の主接合領域４５との分離構造を説明するための断面図であり、図５のVI－VI線に沿う断面構造を示す。
　ｐ型のフローティング領域４０は、領域分離トレンチ構造３０（図６の断面では端部連結トレンチ構造３５）によって、その外側の領域から分離されている。さらに、端部連結トレンチ構造３５から第２方向Ｙの外側に間隔を空けて、第１外側分離トレンチ構造５１が配置されている。さらに、第１外側分離トレンチ構造５１から第２方向Ｙの外側に間隔を空けて第２外側分離トレンチ構造５２が配置されている。第２外側分離トレンチ構造５２の外側に主接合領域４５が設けられている。
　すなわち、端部連結トレンチ構造３５、第１外側分離トレンチ構造５１および第２外側分離トレンチ構造５２、ならびに端部連結トレンチ構造３５から第２外側分離トレンチ構造５２に至る介在領域６０は、領域離隔構造４９を形成している。領域離隔構造４９は、主接合領域４５とフローティング領域４０とを離隔して、それらの接合または近接を阻止する。
　第１および第２外側分離トレンチ構造５１，５２は、領域分離トレンチ構造３０と同様の構成を有しているので、第１および第２外側分離トレンチ構造５１，５２の各部には、領域分離トレンチ構造３０の対応部分と同一参照符号を付して説明を省略する。第１および第２外側結合トレンチ構造５３，５４も領域分離トレンチ構造３０と同様の構成である。
　端部連結トレンチ構造３５および第１外側分離トレンチ構造５１の分離電極層３３は、それぞれの分離トレンチ３１から半導体層２の第１主面２ａの上に引き出された分離引出電極層６７を有している。分離引出電極層６７は、第２方向Ｙに沿って、端部連結トレンチ構造３５と第１外側分離トレンチ構造５１との間の領域に引き出されている。より具体的には、分離電極層３３は、ポリシリコンからなり、分離引出電極層６７は、端部連結トレンチ構造３５および第１外側分離トレンチ構造５１の分離電極層３３と一体的に形成されたポリシリコン膜からなる。
　分離引出電極層６７は、層間絶縁層８０に形成された領域分離コンタクト開口９７を介して、エミッタ電極５に電気的に接続されている。領域分離コンタクト開口９７には、領域分離プラグ電極層９８が埋め込まれている。領域分離プラグ電極層９８は、エミッタプラグ電極層８６と同様の構成を有しているので、その各部にはエミッタプラグ電極層８６の対応部分と同一参照符号を付して説明を省略する。分離引出電極層６７に印加されたエミッタ信号は、領域分離プラグ電極層９８および分離引出電極層６７を介して、領域分離電極層３３に伝達される。
　第２外側分離トレンチ構造５２から、第２方向Ｙに沿ってさらに外側に間隔を空けて、連結トレンチゲート構造１６が配置されている。連結トレンチゲート構造１６は、トレンチゲート構造１０と同様の構成を有しているので、連結トレンチゲート構造１６の各部には、トレンチゲート構造１０の対応部分と同一参照符号を付して説明を省略する。
　連結トレンチゲート構造１６は、この実施形態では、前述のとおり、主接合領域４５内に配置されている。
　連結トレンチゲート構造１６から、第２方向Ｙに沿ってさらに外側に間隔を空けて、外側トレンチゲート構造１５が配置されている。外側トレンチゲート構造１５は、この実施形態では、前述のとおり、主接合領域４５の内側に配置されている。外側トレンチゲート構造１５およびそのゲート電極６への接続構造は、第１の実施形態と同様（図４参照）であるので、説明を省略する。
　介在領域６０を構成する２つの半導体領域５５，５６は、この実施形態では、いずれにもｐ型領域は設けられておらず、半導体層２と等しい不純物濃度を有している。
　この実施形態においても、前述の第１の実施形態と同様の効果を実現でき、安定動作可能な半導体装置１を提供できる。
　また、この実施形態では、領域分離トレンチ構造３０と外側分離トレンチ構造５０とが分断されている。それにより、領域分離トレンチ構造３０と外側分離トレンチ構造５０との間の間隔を確保しやすく、それに応じて、フローティング領域４０と主接合領域４５との間隔を確保しやすい構造となっている。
　また、この実施形態では、外側分離トレンチ構造５０は、領域分離トレンチ構造３０から間隔を空けて配置された第１外側分離トレンチ構造５１を含む。外側分離トレンチ構造５０は、第１外側分離トレンチ構造５１から間隔を空けて配置され、主接合領域４５を外側に区画するように配置された第２外側分離トレンチ構造５２を含む。介在領域６０は、第１外側分離トレンチ構造５１と第２外側分離トレンチ構造５２との間の半導体領域５５を含む。
　この構成により、フローティング領域４０と主接合領域４５との間に、領域分離トレンチ構造３０、第１および第２外側分離トレンチ構造５２および介在領域６０が介在している。それにより、フローティング領域４０と主接合領域４５との間に充分な間隔が確保されている。したがって、フローティング領域４０と主接合領域４５との間のキャリアの移動に起因する動作特性の悪化を回避して、安定動作可能な半導体装置１を提供できる。
　また、この実施形態では、外側分離トレンチ構造５０が、第１外側分離トレンチ構造５１および第２外側分離トレンチ構造５２を結合する外側結合トレンチ構造５３，５４をさらに含み、第１主面２ａに垂直な方向から見る平面視において環状を呈している。
　この構成により、環状の外側分離トレンチ構造５０が内方に区画する半導体領域５５によって、フローティング領域４０と主接合領域４５との間の間隔を確保できる。それにより、フローティング領域４０と主接合領域４５との間のキャリアの移動を一層効果的に抑制できるので、半導体装置１の安定動作に寄与できる。
　図７は、この発明の第３の実施形態に係る半導体装置１の構成を説明するための断面図であり、前述の図４に相当する断面構造を示す。すなわち、第３の実施形態は第１の実施形態の変形例である。また、図８は、この発明の第４の実施形態に係る半導体装置１の構成を説明するための断面図であり、図６に相当する断面構造を示す。すなわち、第４の実施形態は第２の実施形態の変形例である。
　これらの実施形態では、介在領域６０が、半導体層２よりも第２導電型不純物濃度（この実施形態ではｐ型不純物濃度）の高いウェル領域６１を含む。このようなウェル領域６１は、主面絶縁層７９にかかる電界を緩和して、半導体装置１の動作の安定性に寄与する。すなわち、介在領域６０の表面（第１主面２ａ）に形成されている絶縁層（主面絶縁層７９）の破壊を抑制できる。
　ｐ型のウェル領域６１は、第１主面２ａに露出し、第１主面２ａから所定の深さまでの領域に形成されている。ウェル領域６１の底部の深さ位置は、この実施形態では、領域分離トレンチ構造３０の底部よりも浅い。また、ウェル領域６１の底部の深さ位置は、この実施形態では、外側分離トレンチ構造５０の底部よりも浅い。さらに、ウェル領域６１の底部の深さ位置は、フローティング領域４０の底部よりも浅い。また、ウェル領域６１の底部の深さ位置は、主接合領域４５の底部よりも浅い。
　ウェル領域６１の底部の深さ位置は、ボディ領域２１の底部の深さ位置とほぼ等しくてもよい。この場合、ｐ型のボディ領域２１を形成するための不純物拡散工程において、同時に、介在領域６０にｐ型不純物を拡散して、ウェル領域６１を形成することができる。
　ウェル領域６１のｐ型不純物濃度は、ボディ領域２１のｐ型不純物濃度と等しくてもよい。ウェル領域６１のｐ型不純物濃度は、１．０×１０１７ｃｍ－３以上１．０×１０１８ｃｍ－３以下であってもよい。
　図９は、この発明の第５の実施形態に係る半導体装置１の構成を説明するための断面図であり、前述の図３に相当する構成が示されている。この実施形態は、図３の構成からコレクタ領域７１を省いて、ＭＩＳ(Metal-Insulator-Semiconductor)型ＦＥＴの半導体装置１を構成したものである。この場合、前述の第１の実施形態に関連する説明において、「エミッタ」を「ソース」と読み替え、「コレクタ」を「ドレイン」と読み替えればよい。ドレイン電極８と半導体層２との間には、オーミック接触のためのｎ＋型コンタクト層７３が設けられることが好ましい。
　以上、この発明の具体的な実施形態について説明してきたが、この発明は、前述の実施形態の構成に限定されない。たとえば、前述の実施形態では、第１導電型がｎ型、第２導電型がｐ型の例について説明したが、第１導電型がｐ型、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面において、ｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　また、第１実施形態等では、領域分離トレンチ構造３０に対して１本の線状の外側分離トレンチ構造５０が対向する構造を示し、第２実施形態等では領域分離トレンチ構造３０に対して２本の線状の第１および第２外側分離トレンチ構造５１，５２が対向する構造を示している。領域分離トレンチ構造３０に対向する外側分離トレンチ構造は、３本以上であってもよい。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
　この出願は、２０１９年６月４日提出の日本国特許出願２０１９－１０４６３０号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれるものとする。
１　半導体装置
２　半導体層
　２ａ　第１主面
　２ｂ　第２主面
３　アクティブ領域
４　外側領域
５　エミッタ電極（ソース電極）
６　ゲート電極
８　コレクタ電極（ドレイン電極）
９　ＦＥＴ構造領域
１０　トレンチゲート構造
１５　外側トレンチゲート構造
１６　連結トレンチゲート構造
２０　ＦＥＴ構造
２９　領域分離構造
３０　領域分離トレンチ構造
３１　トレンチ
３２　絶縁層
３３　電極層
３４　主分離トレンチ構造
３４Ａ　主分離トレンチ構造延長部（結合トレンチ構造）
３５　端部連結トレンチ構造
３６　中間連結トレンチ構造
３７　分離引出電極層
３８　分離トレンチコンタクト
４０　フローティング領域
４５　主接合領域
４９　領域離隔構造
５０　外側分離トレンチ構造
５１　第１外側分離トレンチ構造
５２　第２外側分離トレンチ構造
５３　第１外側結合トレンチ構造
５４　第２外側結合トレンチ構造
５５　半導体領域
５６　半導体領域
６０　介在領域
６１　ウェル領域
６７　分離引出電極層
６８　分離トレンチコンタクト
７９　主面絶縁層
８０　層間絶縁層
８５　エミッタコンタクト開口
９０　ゲートコンタクト開口
９３　領域分離コンタクト開口
９６　主接合コンタクト開口
９７　領域分離コンタクト開口

Claims (17)

  1. 　一方側の第１主面および他方側の第２主面を有する第１導電型の半導体層と、
    　前記半導体層の前記第１主面の表層部に設定されたアクティブ領域と、
    　前記半導体層の前記第１主面の表層部において前記アクティブ領域の外側に設定された外側領域と、
    　前記外側領域に、前記アクティブ領域を取り囲むように設けられた第２導電型の主接合領域と、
    　前記アクティブ領域に形成され、電気的に浮遊状態とされる第２導電型のフローティング領域と、
    　前記半導体層の前記第１主面の表層部において、前記フローティング領域を分離する領域分離トレンチ構造と、
    　前記領域分離トレンチ構造から間隔を空けて配置され、前記主接合領域を外側に区画するように配置された外側分離トレンチ構造と、
    　前記領域分離トレンチ構造と前記外側分離トレンチ構造との間に配置され、前記主接合領域と前記フローティング領域との間に介在された介在領域と、を含む、半導体装置。
  2. 　前記領域分離トレンチ構造から前記外側分離トレンチ構造までの前記介在領域の幅が、前記領域分離トレンチ構造の幅よりも広い、請求項１に記載の半導体装置。
  3. 　前記領域分離トレンチ構造と前記外側分離トレンチ構造とを結合して連続させる結合トレンチ構造をさらに含む、請求項１または２に記載の半導体装置。
  4. 　前記領域分離トレンチ構造と前記外側分離トレンチ構造とが分断されている、請求項１～３のいずれか一項に記載の半導体装置。
  5. 　前記外側分離トレンチ構造が、前記領域分離トレンチ構造から間隔を空けて配置された第１外側分離トレンチ構造と、前記第１外側分離トレンチ構造から間隔を空けて配置され、前記主接合領域を外側に区画するように配置された第２外側分離トレンチ構造とを含み、前記介在領域が、前記第１外側分離トレンチ構造と前記第２外側分離トレンチ構造との間の領域を含む、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記外側分離トレンチ構造が、前記第１外側分離トレンチ構造および前記第２外側分離トレンチ構造を結合する外側結合トレンチ構造をさらに含み、前記第１主面に垂直な方向から見る平面視において環状を呈している、請求項５に記載の半導体装置。
  7. 　前記領域分離トレンチ構造および前記外側分離トレンチ構造が共通に接続される電極をさらに含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記領域分離トレンチ構造および前記外側分離トレンチ構造を前記電極に接続するための分離トレンチコンタクトが、平面視において前記フローティング領域内に配置されている、請求項７に記載の半導体装置。
  9. 　前記介在領域の第２導電型不純物濃度が前記半導体層の第２不純物濃度と等しい、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記介在領域が、前記半導体層よりも第２導電型不純物濃度が高く、前記第１主面に露出し、前記領域分離トレンチ構造および前記外側分離トレンチ構造よりも浅い位置に底部を有するウェル領域を含む、請求項１～８のいずれか一項に記載の半導体装置。
  11. 　前記領域分離トレンチ構造は、前記半導体層の前記第１主面に形成された領域分離トレンチと、前記領域分離トレンチの内表面に形成された領域分離絶縁層と、前記領域分離絶縁層を介して前記領域分離トレンチに埋め込まれた領域分離電極層とを含む、請求項１～１０のいずれか一項に記載の半導体装置。
  12. 　前記外側分離トレンチ構造は、前記半導体層の前記第１主面に形成された外側分離トレンチと、前記外側分離トレンチの内表面に形成された外側分離絶縁層と、前記外側分離絶縁層を介して前記外側分離トレンチに埋め込まれた外側分離電極層とを含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記領域分離トレンチ構造が、前記フローティング領域とは反対側にＦＥＴ（電界効果型トランジスタ）構造領域を区画している、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記ＦＥＴ構造領域において、前記半導体層の前記第１主面に形成されたトレンチゲート構造をさらに含む、請求項１３に記載の半導体装置。
  15. 　前記第２主面の表層部に形成された第２導電型のコレクタ領域をさらに含む、請求項１４に記載の半導体装置。
  16. 　前記フローティング領域が、前記領域分離トレンチ構造よりも前記第１主面から深い位置に底部を有している、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記主接合領域が、前記外側分離トレンチ構造よりも前記第１主面から深い位置に底部を有している、請求項１～１６のいずれか一項に記載の半導体装置。
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