JP6314295B1 - 半導体デバイス及びその製造方法 - Google Patents
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Abstract
第１主面（１０Ａ）、第２主面（２０Ｂ）、及び側面を有する基板２０と、基板２０において第１主面（１０Ａ）側に設けられ、半導体素子が形成された素子領域（４０）と、第１主面（１０Ａ）上に設けられ、半導体素子に電気的に接続された複数の端子電極（８０Ａ，８０Ｂ）を含む配線層（９０）とを備え、基板（１０）は、第１主面（１０Ａ）の平面視において、基板（１０）の周縁に形成される複数の周縁領域（３０Ａ，３０Ｂ）を有し、第１主面（１０Ａ）の平面視において、複数の端子電極（８０Ａ，８０Ｂ）のそれぞれは、複数の周縁領域（３０Ａ，３０Ｂ）のそれぞれに隣接し、第１主面（１０Ａ）の平面視において、複数の端子電極（８０Ａ，８０Ｂ）及び素子領域（４０）は、複数の周縁領域（３０Ａ，３０Ｂ）よりも内側に位置し、複数の周縁領域（２０Ａ，３０Ｂ）は互いに絶縁されており、素子領域（４０）及び複数の端子電極（８０Ａ，８０Ｂ）は複数の周縁領域（３０Ａ，３０Ｂ）と絶縁されている、半導体デバイス（１００）を提供する。
Description
本発明は、半導体デバイス及びその製造方法に関する。
従来の半導体装置として、特許第３５１６５９２号公報（特許文献１）に記載されたものがある。上記従来の半導体装置は、半導体チップの側面が、樹脂により覆われた構造を有する。
しかしながら、上記従来の半導体装置では、半導体チップの側面と樹脂との熱膨張係数差が大きく、また、半導体チップの側面と樹脂との接触面積が小さいことから、樹脂が半導体チップの側面から剥がれたり、脱落したりするという問題が生じていた。他方で、半導体チップの側面を樹脂で覆わない構造とすると、半導体装置を実装基板にはんだで実装した際に、当該はんだの一部が半導体チップの側面に付着し、電極間や電極と素子との間で短絡が発生するという問題が生じる。
本発明はこのような事情に鑑みてなされたものであり、端子電極間及び端子電極と素子間の短絡が少ない半導体デバイスを提供することを目的とする。
本発明の一態様によれば、第１主面、第２主面、及び側面を有する基板と、基板において第１主面側に設けられ、半導体素子が形成された素子領域と、第１主面上に設けられ、半導体素子に電気的に接続された複数の端子電極を含む配線層とを備え、基板は、第１主面の平面視において、基板の周縁に形成される複数の周縁領域を有し、第１主面の平面視において、複数の端子電極のそれぞれは、複数の周縁領域のそれぞれに隣接し、第１主面の平面視において、複数の端子電極及び素子領域は、複数の周縁領域よりも内側に位置し、複数の周縁領域は互いに絶縁されており、素子領域及び複数の端子電極は複数の周縁領域と絶縁されている、半導体デバイスを提供する。
本発明によれば、端子電極間及び端子電極と素子との間の短絡が少ない半導体デバイスを提供することが可能となる。
以下、添付の図面を参照して本発明の実施形態について説明する。
（１．第１実施形態）
図１〜５は、本発明の第１実施形態に係る半導体デバイス１００の構成を概略的に示す図である。具体的には、図１は、半導体デバイス１００を表面側から見た斜視図である。図２は、半導体デバイス１００を裏面側から見た斜視図である。図３は、半導体デバイス１００を表面から見た平面図である。また、図４は、半導体デバイス１００を裏面から見た平面図である。また、図５は、図３における半導体デバイス１００のＡＡ´断面図である。以下、各図を参照して、本発明の第１実施形態に係る半導体デバイス１００について説明する。なお、図１〜図５においては、半導体デバイス１００の構造における特徴の少なくとも一部を説明するのに必要な構成を抽出して記載しているが、半導体デバイス１００が不図示の構成を備えることを妨げるものではない。
図１〜５は、本発明の第１実施形態に係る半導体デバイス１００の構成を概略的に示す図である。具体的には、図１は、半導体デバイス１００を表面側から見た斜視図である。図２は、半導体デバイス１００を裏面側から見た斜視図である。図３は、半導体デバイス１００を表面から見た平面図である。また、図４は、半導体デバイス１００を裏面から見た平面図である。また、図５は、図３における半導体デバイス１００のＡＡ´断面図である。以下、各図を参照して、本発明の第１実施形態に係る半導体デバイス１００について説明する。なお、図１〜図５においては、半導体デバイス１００の構造における特徴の少なくとも一部を説明するのに必要な構成を抽出して記載しているが、半導体デバイス１００が不図示の構成を備えることを妨げるものではない。
半導体デバイス１００は、素子が形成される基板１０と、当該素子を半導体デバイス１００の外部と電気的に接続する配線層９０とを備える。本実施形態において、半導体デバイス１００は、２つのツェナーダイオードを、極性を逆にして接続したＥＳＤ保護素子のチップである。
基板１０は、シリコン（Ｓｉ）やガリウムヒ素（ＧａＡｓ）などの半導体材料からなる。本実施形態において、基板１０は、例えば、１×１０-19／ｃｍ3程度の濃度でｎ型不純物がドーピングされたシリコン基板である。基板１０は、端子電極８０Ａ及び８０Ｂから基板１０を見た平面視（以下、単に「平面視」とも呼ぶ。）において矩形形状であり、長手方向において、辺１０−１及びそれに対向する辺１０−２を有し、また、短手方向において、辺１０−３及びそれに対向する辺１０−４を有する（例えば、図４参照）。
基板１０は、その表面側に、裏面側と比して不純物濃度が高いｎウェル領域１２を有する。ｎウェル領域１２は、例えば、１×１０-17／ｃｍ3程度の不純物濃度を有する。さらに、基板１０は、ｎウェル領域１２において、１×１０19／ｃｍ3程度の濃度でｐ型の不純物がドーピングされたｐ＋領域１６Ａ及び１６Ｂを有する。本実施形態では、ｎウェル領域１２とｐ＋領域１６Ａ及び１６Ｂとの間に、それぞれｐｎ接合が形成され、ツェナーダイオード（半導体素子の一例である。）が形成される。そして、ｎウェル領域１２及びｐ＋領域１６Ａにより形成されたツェナーダイオードと、ｎウェル領域１２及びｐ＋領域１６Ｂにより形成されたツェナーダイオードとを、極性を逆にして接続したＥＳＤ保護素子（半導体素子の一例である。当該ＥＳＤ保護素子の回路図は図６参照。）が形成されている。
基板１０は、その周縁に、周縁領域３０Ａ及び３０Ｂを有する（なお、周縁領域３０Ａ等を総称して「周縁領域３０」とも呼ぶ。）。周縁領域３０Ａ及び３０Ｂは、基板１０の周縁のうち、端子電極８０Ａ及び８０Ｂのそれぞれが隣接する領域である（なお、端子電極８０Ａ等を総称して「端子電極８０」とも呼ぶ。）。周縁領域３０Ａ及び３０Ｂは、必ずしも、基板１０の全周を含んで設けられる必要はなく、基板１０の周縁の一部の領域を以って周縁領域としてもよい（例えば、図７参照）。
また、基板１０は、周縁領域３０Ａ及び３０Ｂの内側に位置する、半導体素子が形成される素子領域４０を有する。素子領域４０は、周縁領域３０Ａ及び３０Ｂの内側において、少なくとも、ツェナーダイオードやバリスタ、ＥＳＤ保護素子等の半導体素子が形成される領域を含む領域である。また、素子領域４０は、ｎウェル領域１２が設けられる領域であってもよい。なお、素子領域４０は、その一部が、平面視において、端子電極８０Ａ及び８０Ｂと重なるように設けられてもよい。
また、基板１０は、周縁領域３０Ａ及び３０Ｂ同士、並びに、周縁領域３０Ａ及び３０Ｂと素子領域４０とを絶縁する絶縁部２０を有する。具体的には、絶縁部２０は、基板１０の表面１０Ａ（第１主面の一例である。）から裏面１０Ｂ（第２主面の一例である。）に貫通して設けられた溝状の部材である。絶縁部２０は、基板１０に設けられた溝の内壁に設けられた絶縁層２２と、絶縁層２２のさらに内側において当該溝を充填する充填層２４とを有する。絶縁層２２は、例えば、酸化シリコンであり、また、充填層２４は、例えば、ノンドープの多結晶シリコンである。
絶縁部２０は、基板１０の周縁のうち、少なくとも、端子電極８０Ａ及び８０Ｂが、図３及び４における基板１０の辺１０−１〜４（あるいは、図１及び２における基板１０の各側面）に隣接する領域において、基板１０の当該辺に沿って設けられた部分を有する。本実施形態において、絶縁部２０は、基板１０の辺１０−１〜４のそれぞれに沿って設けられた部分２０−１〜４を有し、基板１０の周縁の内側の全周に設けられている。これにより、周縁領域３０Ａ及び３０Ｂが、素子領域４０と絶縁される。
また、絶縁部２０は、基板１０の当該辺に沿って設けられた部分から当該辺に亘って、当該辺に対して略垂直に設けられた部分をさらに有する。本実施形態において、絶縁部２０は、基板１０の辺１０−１及び１０−２における、端子電極８０Ａと端子電極８０Ｂとの間の領域に対応する位置において、辺１０−１及び１０−２から部分２０−１及び２０−２にそれぞれ亘って設けられた部分２０−５及び２０−６を有する。これにより、周縁領域３０Ａ及び３０Ｂが、互いに絶縁される。よって、半導体デバイス１００を配線基板等に実装した際に、当該配線基板と端子電極８０Ａとを接合するはんだが、周縁領域３０Ａの側面に回り込んだ場合であっても、周縁領域３０Ａ及び３０Ｂにそれぞれ隣接する端子電極８０Ａ及び８０Ｂも互いに絶縁される。なお、周縁領域３０Ａ及び３０Ｂは、いずれも電気的にフローティング状態とされている。
配線層９０は、素子の一例であるツェナーダイオードを構成するｐ＋領域１６Ａを、半導体デバイス１００の外部と電気的に接続する構成である。配線層９０は、配線電極５４Ａ及び５４Ｂ並びに６８Ａ及び６８Ｂ、端子電極８０Ａ及び８０Ｂ、絶縁層５０、６０及び６４、並びに、保護層７０を有する。
配線電極５４Ａ及び５４Ｂは、ｐ＋領域１６Ａ及び１６Ｂにそれぞれ接続される配線である。具体的には、絶縁層５０には、ｐ＋領域１６Ａ及び１６Ｂが位置する部分にビアが設けられており、配線電極５４Ａ及び５４Ｂは、当該ビアにおいて、ｐ＋領域１６Ａ及び１６Ｂにコンタクトするとともに、絶縁層５０上において、基板１０の周縁に向かう方向に延びている。配線電極５４Ａ及び５４Ｂは、例えば、アルミニウムにより形成される。また、絶縁層５０は、例えば、酸化シリコンにより形成される。
配線電極６８Ａ及び６８Ｂは、配線電極５４Ａ及び５４Ｂにそれぞれ接続される配線である。具体的には、絶縁層６０及び６４には、配線電極５４Ａ及び５４Ｂが基板１０の周縁に向かう方向に延びている領域に対応する部分にビアが設けられており、配線電極６８Ａ及び６８Ｂは、当該ビアにおいて、配線電極５４Ａ及び５４Ｂにコンタクトするとともに、絶縁層６４上において、基板１０の周縁に向かう方向に延びている。配線電極６８Ａ及び６８Ｂは、例えば、銅により形成される。また、絶縁層６０は、例えば、窒化シリコンにより形成され、絶縁層６４は、例えば、エポキシ等の樹脂により形成される。
端子電極８０Ａ及び８０Ｂは、配線電極６８Ａ及び６８Ｂにそれぞれ接続され、半導体デバイス１００の外部と接続する端子としての機能を有する。端子電極８０Ａ及び８０Ｂは、配線電極６８Ａ及び６８Ｂのうち、基板１０の周縁に向かう方向に延びている領域において、配線電極６８Ａ及び６８Ｂ上に設けられている。端子電極８０Ａ及び８０Ｂは、それぞれ、金属層８２Ａ及び８２Ｂと金属層８４Ａ及び８４Ｂとの積層構造を有する。金属層８２Ａ及び８２Ｂは、例えば、ニッケルにより形成されており、また、金属層８４Ａ及び８４Ｂは、例えば、金（Ａｕ）により形成される。なお、端子電極８０Ａ及び８０Ｂは、ビアを介して、ｐ＋領域１６Ａ及び１６Ｂに直接接続されてもよい。この場合、当該ビアに形成された金属が、配線電極としての機能を有する。
配線層９０は、配線電極６８Ａ及び６８Ｂ、並びに、端子電極８０Ａ及び８０Ｂを覆うように設けられた保護層７０を有する。保護層７０には、金属層８４Ａ及び８４Ｂに対応する位置に開口が設けられており、金属層８４Ａ及び８４Ｂの表面が露出している。保護層７０は、例えば、エポキシ等の樹脂により形成される。
（２．第２実施形態）
第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
図７は、第２実施形態に係る半導体デバイス１００を裏面から見た平面図である。本実施形態における絶縁部２０は、２つの絶縁部２０Ａ及び２０Ｂからなる。絶縁部２０Ａは、平面視において、基板１０のうち、端子電極８０Ａが設けられた領域に設けられ、また、絶縁部２０Ｂは、基板１０のうち、端子電極８０Ａが設けられた領域に設けられる。絶縁部２０Ａ及び２０Ｂは、同様の構成を有するため、以下、絶縁部２０Ａの構成に基づいて、絶縁部２０Ａ及び２０Ｂの構成について説明する。
絶縁部２０Ａは、端子電極８０Ａの辺８０Ａ−１〜４のうち基板１０の辺１０−１〜４に隣接する３辺である辺８０Ａ−１〜３と、辺８０Ａ−１〜３に隣接する基板１０の辺１０−１〜３との間において、それぞれ、部分２０Ａ−１〜３を有する。部分２０Ａ−１〜３は、それぞれ、辺８０Ａ−１〜３（又は辺１０−１〜３）に沿う方向に設けられている。
部分２０Ａ−１及び２０Ａ−３は、それぞれ、一端が部分２０Ａ−２につながっており、部分２０Ａ−２の一端又は他端から連続して、部分２０Ａ−２が延びる方向と略垂直な方向に延びて設けられている。また、部分２０Ａ−１及び２０Ａ−３の他端には、それぞれ、部分２０Ａ−５及び２０Ａ−６がつながっており、部分２０Ａ−５及び２０Ａ−６は、それぞれ、部分２０Ａ−１及び２０Ａ−３の他端から辺１０−１及び１０−２に亘って、部分２０Ａ−１及び２０Ａ−３が延びる方向と略垂直な方向に延びて設けられている。
また、絶縁部２０は、基板１０の当該辺に沿って設けられた部分から当該辺に亘って設けられた部分をさらに有する。本実施形態において、絶縁部２０は、基板１０の辺１０−１及び１０−２における、端子電極８０Ａと端子電極８０Ｂとの間の領域に対応する位置において、辺１０−１及び１０−２から部分２０−１及び２０−２にそれぞれ亘って設けられた部分２０−５及び２０−６を有する。これにより、周縁領域３０Ａ及び３０Ｂが、互いに絶縁される。
本実施形態では、絶縁部２０Ａと基板１０の辺１０−１〜３で囲まれる領域が、周縁領域３０Ａを構成する。また、絶縁部２０Ｂと基板１０の辺１０−１、２及び４で囲まれる領域が、周縁領域３０Ｂを構成する。また、第１実施形態では、周縁領域３０Ａ及び３０Ｂは、絶縁部２０の部分２０−５及び６を挟んで連続して設けられているのに対して、本実施形態において、周縁領域３０Ａ及び３０Ｂは、一定の隙間を挟んで設けられている。
（３．第３実施形態）
図８は、第３実施形態に係る半導体デバイス１００を裏面から見た平面図である。本実施形態では、矩形形状を有する基板１０の四隅に、それぞれ、端子電極８０Ａ〜Ｄが設けられている。
図８は、第３実施形態に係る半導体デバイス１００を裏面から見た平面図である。本実施形態では、矩形形状を有する基板１０の四隅に、それぞれ、端子電極８０Ａ〜Ｄが設けられている。
絶縁部２０は、基板１０の周縁のうち、少なくとも、端子電極８０Ａ〜Ｄのそれぞれが基板１０の辺１０−１〜４に隣接する領域において、基板１０の当該辺に沿って設けられた部分を有する。本実施形態において、絶縁部２０は、基板１０の辺１０−１〜４のそれぞれに沿って設けられた部分２０−１〜４を有し、基板１０の周縁の内側の全周に設けられている。これにより、周縁領域３０Ａ〜Ｄが素子領域４０と絶縁される。
なお、絶縁部２０は、必ずしも、基板１０の周縁の内側の全周に設けられる必要はない。絶縁部２０は、例えば、第２実施形態（図７）に示すように、各端子電極８０Ａ〜Ｄのそれぞれに設けられてもよい。この場合、絶縁部２０は、例えば、端子電極８０Ａ〜Ｄのうち、端子電極８０Ａを例に挙げると、端子電極８０Ａを構成する辺８０Ａ−１〜４のうち、基板１０の辺１０−１〜４に隣接する辺８０Ａ−１及び３と、辺８０Ａ−１及び３に隣接する基板１０の辺である辺１０−１及び１０−３との間に設けられる。
また、半導体デバイス１００が、複数の端子電極８０のうち、素子のいずれにも電気的に接続されていないものを有する場合、当該接続されていない端子電極８０とそれに隣接する他の端子電極８０の双方に対して、１つの周縁領域３０を設ける構成としてもよい。
（４．製造フロー）
図９を参照して、第１実施形態（図１〜図５）に係る半導体デバイス１００を例に、半導体デバイス１００の製造フローを説明する。なお、図９では、説明の便宜上、１つの半導体デバイス１００に着目してその製造フローを説明するが、実際には、基板１０に多数の半導体デバイス１００が同一のプロセスで同時に形成される。
図９を参照して、第１実施形態（図１〜図５）に係る半導体デバイス１００を例に、半導体デバイス１００の製造フローを説明する。なお、図９では、説明の便宜上、１つの半導体デバイス１００に着目してその製造フローを説明するが、実際には、基板１０に多数の半導体デバイス１００が同一のプロセスで同時に形成される。
図９Ａに示すように、まず、ｎ型不純物がドーピングされたシリコン基板を基板１０として用意する。そして、基板１０の表面１０Ａから、リンやヒ素等のｎ型不純物をイオンインプラント等でドーピングして、ｎウェル領域１２を形成する。
次に、図９Ｂに示すように、基板１０において絶縁部２０（図１〜図５参照）を形成する領域に、プラズマエッチング等により、トレンチ１８を形成する。トレンチ１８は、例えば、幅が２μｍ、深さが１００μｍ程度のアスペクト比を有するように形成される。
次に、図９Ｃに示すように、基板１０の表面１０Ａ及びトレンチ１８の内壁を熱酸化して、絶縁層２２を形成する。そして、基板１０の表面１０Ａ及びトレンチ１８の内部に、ノンドープの多結晶シリコンを堆積させて、トレンチ１８を充填する。そして、基板１０の表面１０Ａに堆積された多結晶シリコンを、例えば、エッチバックにより除去して、トレンチ１８の内部のみに、多結晶シリコンを充填する。そして、基板１０の表面１０Ａから、ホウ素等のｐ型不純物をイオンインプラント等でドーピングして、ｐ＋領域１６Ａ及び１６Ｂを形成する。
次に、図９Ｄに示すように、基板１０の表面１０Ａに、酸化シリコンを堆積させ、堆積された酸化シリコン及び絶縁層２２のうち、ｐ＋領域１６Ａ及び１６Ｂが位置する部分に、エッチングによりビア５２を形成する。これにより、ｐ＋領域１６Ａ及び１６Ｂの一部が露出するように、絶縁層５０が形成される。
次に、図９Ｅに示すように、絶縁層５０及びｐ＋領域１６Ａ及び１６Ｂの露出した部分に、アルミニウムを堆積させ、これを所定のパターンを有するようにエッチングして、配線電極５４Ａ及び５４Ｂを形成する。そして、配線電極５４Ａ及び５４Ｂ並びに絶縁層５０上に窒化シリコンを堆積させ、配線電極５４Ａ及び５４Ｂの一部が露出するように、窒化シリコンをエッチングして、絶縁層６０を形成する。また、同様に、配線電極５４Ａ及び５４Ｂ並びに絶縁層６０上に、エポキシ樹脂を塗布し、配線電極５４Ａ及び５４Ｂの一部が露出するように、当該エポキシ樹脂を硬化及び除去して、絶縁層６４を形成する。こうして配線電極５４Ａ及び５４Ｂの一部が露出するようにビア６６を形成する。
次に、図９Ｆに示すように、絶縁層６４及び配線電極５４Ａ及び５４Ｂの露出した部分に、銅を堆積させ、これを所定のパターンを有するようにエッチングして、配線電極６８Ａ及び６８Ｂを形成する。そして、配線電極６８Ａ及び６８Ｂにおいて端子電極８０Ａ及び８０Ｂを形成する領域に開口を有するように、配線電極６８Ａ及び６８Ｂ並びに絶縁層６４上に、レジストパターンを形成する。これにより、配線電極６８Ａ及び６８Ｂにおいて端子電極８０Ａ及び８０Ｂを形成する領域のみが露出する。そして、当該露出した領域に、めっきでニッケルを堆積させて金属層８２Ａ及び８４Ｂを形成し、さらに、金属層８２Ａ及び８４Ｂ上に、めっきで金（Ａｕ）を堆積させて金属層８４Ａ及び８４Ｂを形成する。
次に、図９Ｇに示すように、半導体デバイス１００の表面１０Ａ側の全面に、エポキシ樹脂を塗布し、金属層８４Ａ及び８４Ｂの一部が露出するように、当該エポキシ樹脂を硬化及び除去して、保護層７０を形成する。
次に、図９Ｈに示すように、基板１０の裏面１０Ｂをグラインド等で徐々に削り、絶縁部２０を露出させる。これにより、基板１０の表面１０Ａから裏面１０Ｂに貫通して絶縁部２０が形成される。なお、説明の便宜上、１つの半導体デバイス１００に着目して、その製造フローを説明したが、実際には、基板１０に多数の半導体デバイス１００が、図９に示したフローで同時に製造される。そして、隣接する半導体デバイス１００の境界において、基板１０及び配線層９０をダイシングして、個別の半導体デバイス１００に分離させる。以上のプロセスにより、半導体デバイス１００を得ることができる。
以上、本発明の例示的な実施形態について説明した。本発明の一態様に係る半導体デバイス１００は、表面１０Ａ及び裏面１０Ｂを有する基板１０と、基板１０において表面１０Ａ側に設けられたツェナーダイオード等の半導体素子と、当該半導体素子の上方に設けられ、当該半導体素子に電気的に接続された複数の端子電極８０とを備える。基板１０は、複数の端子電極８０から基板１０を見た平面視において、基板１０の周縁のうち複数の端子電極８０のそれぞれが隣接する領域である複数の周縁領域３０と、複数の端子電極８０から基板１０を見た平面視において、複数の周縁領域３０よりも内側に位置し、当該半導体素子が設けられた素子領域４０とを有する。複数の周縁領域３０は互いに絶縁されており、素子領域４０は複数の周縁領域３０と絶縁されている。これにより、半導体デバイス１００を配線基板等に実装した際に、当該配線基板と端子電極８０とを接合するはんだが、基板１０の側面に回り込んだ場合であっても、当該端子電極８０と他の端子電極８０との間、及び、当該端子電極８０と素子領域４０に設けられた半導体素子との間が短絡することを防ぐことができる。
また、基板１０は、複数の周縁領域３０のそれぞれの間、及び、複数の周縁領域３０のそれぞれと素子領域４０との間において、表面１０Ａから裏面１０Ｂに貫通するように設けられた絶縁部２０を有してもよい。絶縁部２０は、複数の周縁領域３０を互いに絶縁し、複数の周縁領域３０と素子領域４０とを絶縁するようにしてもよい。これにより、複数の周縁領域３０を互いに絶縁し、複数の周縁領域３０と素子領域４０とを適切に絶縁することができる。また、複数の周縁領域３０を互いに絶縁し、複数の周縁領域３０と素子領域４０とを絶縁する構成を容易に作成することができる。
各実施形態において、端子電極８０Ａ及び８０Ｂは、平面視において矩形形状を有するが、端子電極８０Ａ及び８０Ｂの形状はこれに限られない。端子電極８０Ａ及び８０Ｂは、平面視において、円形状、楕円形状、三角形、多角形、Ｌ字形状等、任意の形状とすることができる。また、各実施形態において、基板１０の各辺１０−１〜４に沿って形成される端子電極８０の数は、図示したものに限られない。例えば、基板１０の各辺１０−１〜４に沿って、任意の数の端子電極８０を形成することができる。また、半導体デバイス１００は、周縁領域３０に隣接しない領域において、端子電極８０とは別の端子電極をさらに有してもよい。
なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。
１０…基板、１２…ｎウェル領域、１６Ａ、１６Ｂ…ｐ＋領域、１８…トレンチ、２０…絶縁部、３０…周縁領域、４０…素子領域、５０…絶縁層、５２…ビア、５４Ａ、５４Ｂ…配線電極、６０…絶縁層、６４…絶縁層、６８Ａ、６８Ｂ…配線電極、７０…保護層、８０…端子電極、９０…配線層、１００…半導体デバイス
Claims (3)
- 第１主面、第２主面、及び側面を有する基板と、
前記基板において前記第１主面側に設けられ、半導体素子が形成された素子領域と、
前記第１主面上に設けられ、前記半導体素子に電気的に接続された複数の端子電極を含む配線層と
を備え、
前記基板は、前記第１主面の平面視において、前記基板の周縁に形成される複数の周縁領域を有し、
前記第１主面の平面視において、前記複数の端子電極のそれぞれは、前記複数の周縁領域のそれぞれに隣接し、
前記第１主面の平面視において、前記複数の端子電極及び前記素子領域は、前記複数の周縁領域よりも内側に位置し、
前記複数の周縁領域は互いに絶縁されており、前記素子領域及び前記複数の端子電極は前記複数の周縁領域と絶縁され、
前記基板は、前記複数の周縁領域のそれぞれの間、及び、前記複数の周縁領域のそれぞれと前記素子領域との間において、前記第１主面から前記第２主面に貫通するように設けられた絶縁部を有し、
前記絶縁部は、前記複数の周縁領域を互いに絶縁し、前記複数の周縁領域と前記素子領域とを絶縁する、半導体デバイス。 - 第１主面、第２主面及び側面を有する基板において、前記第１主面側に設けられ、半導体素子が形成された素子領域を形成する工程と、
前記第１主面上に設けられ、前記半導体素子に電気的に接続された複数の端子電極を含む配線層を形成する工程と、
前記第１主面の平面視において、前記基板の周縁に形成された複数の周縁領域と、前記素子領域との間に、前記第１主面から前記第２主面に貫通するように設けられた絶縁部を形成する工程と
を含み、
前記配線層を形成する工程は、前記第１主面の平面視において、前記複数の端子電極のそれぞれが前記複数の周縁領域のそれぞれに隣接するように、かつ、前記複数の周縁領域よりも内側に位置するように、当該複数の端子電極を形成する工程を含み、
前記素子領域を形成する工程は、前記第１主面の平面視において、前記素子領域が前記複数の周縁領域よりも内側に位置するように、当該素子領域を形成する工程を含む、半導体デバイスの製造方法。 - 前記絶縁部を形成する工程は、
前記基板の前記第１主面において、前記第２主面に向かう方向にトレンチを形成する工程と、
前記トレンチの内側に絶縁層を形成する工程と、
前記基板を前記第２主面側から削り、前記第２主面において前記絶縁層を露出させる工程と
を含む、請求項２に記載の半導体デバイスの製造方法。
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-
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