JPH08204130A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】新規な構成にて高電圧動作部で発生するノイズ
や熱等に起因する不具合を解消することができる半導体
集積回路を提供する。 【構成】ＳＯＩ基板における絶縁体上に形成された単結
晶シリコン層には、高電圧動作する機能ブロックが形成
された島状半導体領域Ｚ１ａ〜Ｚ１ｄと、低電圧動作す
る機能ブロックが形成された島状半導体領域Ｚ２，Ｚ３
とが形成されている。島状半導体領域Ｚ１ａ〜Ｚ１ｄと
島状半導体領域Ｚ２との間に高電圧動作部の接地ライン
Ｌ２が配置されている。接地ラインＬ２の下部にはトレ
ンチ３０で囲まれた島状半導体領域Ｚ５が形成され、接
地電位に固定されている。島状半導体領域Ｚ２とＺ３と
の間には低電圧動作部の接地ラインＬ４が配置され、接
地ラインＬ４の下部にトレンチ３２で囲まれ接地電位に
固定した島状半導体領域Ｚ６が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、動作電圧の異なる複
数の機能ブロックを有する半導体集積回路装置に関する
ものである。

【０００２】

【従来の技術】ディスプレイ用ドライバＩＣ、自動車用
ＩＣなどでは、高電圧動作するパワーＭＯＳＦＥＴと、
それを制御するロジック回路（低電圧動作回路）とが１
チップ上に混在している。このような高電圧動作部と低
電圧動作部とが混在するＩＣでは、高電圧動作部から生
ずるノイズあるいは熱により低電圧動作部が誤動作した
りラッチアップが発生するおそれがある。ノイズの影響
を防止するための技術が特開平４−２３９１５４号公報
に開示されている。この技術を図２２，２３を用いて説
明する。尚、図２２は半導体集積回路装置の平面図であ
り、図２３は図２２のＨ−Ｈ断面図である。

【０００３】支持基板（シリコン基板）６５の上に絶縁
体（ＳｉＯ₂ ）６６が配置され、その上にトレンチ６７
にて分離された島状半導体領域（シリコン層）６８，６
９が配置されている。各領域６８，６９に高電圧動作回
路および低電圧動作回路が形成され、島ごとに機能ブロ
ック化されている。又、シールド用半導体領域７０が所
定の電位（電源電圧あるいは接地電位）に固定されてシ
ールドの役目を果たしている。このように、ＳＯＩ基板
を用いて複数の機能ブロック（６８，６９）をそれぞれ
トレンチ６７によって囲んで島状半導体領域６８，６９
を形成し、それぞれの島状半導体領域６８，６９の間に
所定の電位に固定されたシールド用半導体領域７０を設
けて、各機能ブロック間の信号の相互干渉を防止してい
る。尚、トレンチ６７内はシリコン酸化膜が充填されて
いる。

【０００４】

【発明が解決しようとする課題】ところが、機能ブロッ
ク間の相互干渉を防止するためのシールド用半導体領域
７０を設けているため、ＩＣのチップサイズの増大を招
いている。

【０００５】そこで、この発明の目的は、高電圧動作す
る機能ブロックと低電圧動作する機能ブロックとが混在
する半導体集積回路において、新規な構成にて高電圧動
作部で発生するノイズや熱等に起因する不具合を解消す
ることができる半導体集積回路を提供することにある。

【０００６】

【課題を解決するための手段】請求項１に記載の発明
は、絶縁体上に形成された半導体層に、高電圧動作する
機能ブロックが形成された島状半導体領域と、低電圧動
作する機能ブロックが形成された島状半導体領域とを有
する半導体集積回路装置であって、前記高電圧動作する
機能ブロックが形成された島状半導体領域と前記低電圧
動作する機能ブロックが形成された島状半導体領域との
間に高電圧動作部の接地ラインを配置するとともに、こ
の接地ラインの下部にトレンチで囲まれ接地電位に固定
した島状半導体領域を設けた半導体集積回路装置をその
要旨とする。

【０００７】請求項２に記載の発明は、請求項１に記載
の半導体集積回路装置において、前記低電圧動作する機
能ブロックが形成された島状半導体領域は複数よりな
り、当該領域間に低電圧動作部の接地ラインを配置する
とともに、この接地ラインの下部にトレンチで囲まれ接
地電位に固定した島状半導体領域を設けた半導体集積回
路装置をその要旨とする。

【０００８】請求項３に記載の発明は、絶縁体上に形成
された半導体層に、高電圧動作する機能ブロックが形成
された島状半導体領域と、低電圧動作する機能ブロック
が形成された島状半導体領域とを有する半導体集積回路
装置であって、高電圧動作する機能ブロックと低電圧動
作する機能ブロックとを結ぶ制御ラインの下部にトレン
チで囲まれ所定電位に固定した島状半導体領域を設ける
とともに、制御ラインの両側および上部に所定電位に固
定したシールド用金属配線を設けた半導体集積回路装置
をその要旨とする。

【０００９】請求項４に記載の発明は、絶縁体上に形成
された半導体層に、高電圧動作する機能ブロックが形成
された島状半導体領域と、低電圧動作する機能ブロック
が形成された複数の島状半導体領域とを有する半導体集
積回路装置であって、前記低電圧動作する機能ブロック
が形成された島状半導体領域のうち、電位が固定されて
いない島状半導体領域と、高電圧動作する機能ブロック
が形成された島状半導体領域との間に、電位が固定され
た島状半導体領域を配置した半導体集積回路装置をその
要旨とする。

【００１０】請求項５に記載の発明は、絶縁体上に形成
された半導体層に、高電圧動作する機能ブロックが形成
された島状半導体領域と、低電圧動作する機能ブロック
が形成された複数の島状半導体領域とを有する半導体集
積回路装置であって、前記高電圧動作する機能ブロック
が形成された島状半導体領域に隣接して配置された低電
圧動作する機能ブロックの島状半導体領域と、前記高電
圧動作する機能ブロックが形成された島状半導体領域に
隣接していない低電圧動作する機能ブロックの島状半導
体領域に、個別に、接地パッドおよび電源パッドを設け
た半導体集積回路装置をその要旨とする。

【００１１】請求項６に記載の発明は、請求項５に記載
の半導体集積回路装置において、高電圧動作する機能ブ
ロックの動作時には、前記高電圧動作する機能ブロック
が形成された島状半導体領域に隣接して配置された低電
圧動作する機能ブロックの電源パッドを接地電位とする
ようにした半導体集積回路装置をその要旨とする。

【００１２】請求項７に記載の発明は、絶縁体上に形成
された半導体層に、高電圧動作する機能ブロックが形成
された島状半導体領域と、低電圧動作する機能ブロック
が形成された島状半導体領域とを有する半導体集積回路
装置であって、前記高電圧動作する機能ブロックが形成
されている島状半導体領域に温度検出素子を配置すると
ともに、前記温度検出素子により島状半導体領域の温度
が所定の温度以上になると前記高電圧動作する機能ブロ
ックの動作を停止させる動作停止回路を設けた半導体集
積回路装置をその要旨とする。

【００１３】

【作用】請求項１に記載の発明によれば、高電圧動作す
る機能ブロックが形成された島状半導体領域と低電圧動
作する機能ブロックが形成された島状半導体領域との間
に高電圧動作部の接地ラインが配置されるとともに、こ
の接地ラインの下部にはトレンチで囲まれた島状半導体
領域が設けられ、接地電位に固定される。よって、この
接地ラインおよびその下部の島状半導体領域により、高
電圧動作部に発生するノイズが低電圧動作部に伝播する
のが防止される。

【００１４】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、低電圧動作する機能ブロッ
クを構成する島状半導体領域間に低電圧動作部の接地ラ
インが配置されるとともに、この接地ラインの下部にト
レンチで囲まれた島状半導体領域が設けられ、接地電位
に固定される。よって、この接地ラインおよびその下部
の島状半導体領域にて、より確実に高電圧動作部に発生
するノイズが低電圧動作部に伝播するのが防止される。

【００１５】請求項３に記載の発明によれば、高電圧動
作する機能ブロックと低電圧動作する機能ブロックとを
結ぶ制御ラインの下部にトレンチで囲まれた島状半導体
領域が設けられ、この領域が所定電位に固定され、さら
に、制御ラインの両側および上部に所定電位に固定した
シールド用金属配線が設けられる。よって、制御ライン
の周囲がシールドされ、高電圧動作部に発生するノイズ
が制御ラインに伝播するのが防止され、ノイズによる誤
動作が防止される。

【００１６】請求項４に記載の発明によれば、低電圧動
作する機能ブロックが形成された島状半導体領域のう
ち、電位が固定されていない島状半導体領域と、高電圧
動作する機能ブロックが形成された島状半導体領域との
間に、電位が固定された島状半導体領域が配置される。
そして、高電圧動作する機能ブロックから生ずるノイズ
は、電位の固定された島状半導体領域によって遮蔽され
る。そのため、電位の固定されていない島状半導体領域
にまで伝播することはない。

【００１７】請求項５に記載の発明によれば、高電圧動
作する機能ブロックが形成された島状半導体領域に隣接
して配置された低電圧動作する機能ブロックの島状半導
体領域と、高電圧動作する機能ブロックが形成された島
状半導体領域に隣接していない低電圧動作する機能ブロ
ックの島状半導体領域に、個別に、接地パッドおよび電
源パッドが設けられる。つまり、高電圧動作部に隣接し
た機能ブロックと隣接していない機能ブロックとで電源
供給のためのラインを共用すると、高電圧動作部からの
ノイズがラインに乗って高電圧動作部に隣接していない
機能ブロックに至り誤動作する可能性がある。これに対
し、本構成では、接地パッドおよび電源パッドを個別に
設け電源供給のためのラインを分けているので、高電圧
動作部と隣接していない機能ブロックへのノイズの影響
が抑制される。

【００１８】請求項６に記載の発明によれば、請求項５
に記載の発明の作用に加え、高電圧動作する機能ブロッ
クの動作時には、高電圧動作する機能ブロックが形成さ
れた島状半導体領域に隣接して配置された低電圧動作す
る機能ブロックの電源パッドが接地電位にされる。つま
り、高電圧動作する機能ブロックの動作時にノイズが発
生しても、電源パッドが接地電位にされているので、高
電圧動作する機能ブロックが形成された島状半導体領域
に隣接して配置された低電圧動作する機能ブロックでの
ラッチアップが防止される。

【００１９】請求項７に記載の発明によれば、温度検出
素子にて高電圧動作する機能ブロックが形成されている
島状半導体領域の温度が検知されるとともに、動作停止
回路が温度検出素子による島状半導体領域の温度が所定
の温度以上になると低電圧動作する機能ブロックの動作
を停止させる。その結果、高電圧動作する機能ブロック
の過熱が防止される。

【００２０】

【実施例】

（第１実施例）以下、この発明を具体化した第１実施例
を図面に従って説明する。

【００２１】本実施例では液晶表示装置におけるドライ
バＩＣに具体化している。つまり、多数の画素がマトリ
ックス状に配置された液晶パネルに対し、所定の画素に
電圧を印加することにより各種の表示を行わせるもので
ある。

【００２２】図１には、本装置の平面図（レイアウト
図）を示す。図２には図１のＡ−Ａ断面を、図３には図
１のＢ−Ｂ断面を、図４には図１のＣ−Ｃ断面を示す。
又、図５には回路図を示す。

【００２３】まず、本装置の回路構成を図５にて説明す
る。本装置は、駆動回路１と、第１の制御回路２と、第
２の制御回路３とからなる。駆動回路１はパワーＭＯＳ
ＦＥＴ４，５，６，７を備えており、高圧電源（例えば
１００ボルト）８と接地端子９との間に電源ラインＬ１
と接地ラインＬ２を介してパワーＭＯＳＦＥＴ４と５と
が直列に接続されている。又、パワーＭＯＳＦＥＴ４の
ドレイン端子とパワーＭＯＳＦＥＴ５のドレイン端子と
は出力ラインＬ１２を通して外部の画素と接続されてい
る。そして、パワーＭＯＳＦＥＴ４がオンし、パワーＭ
ＯＳＦＥＴ５がオフすると、出力ラインＬ１２を通して
画素に高電圧が印加される。又、パワーＭＯＳＦＥＴ４
がオフし、パワーＭＯＳＦＥＴ５がオンすると、出力ラ
インＬ１２を通して画素が接地レベルとなる。

【００２４】同様に、高圧電源８と接地端子９との間に
電源ラインＬ１と接地ラインＬ２を介してパワーＭＯＳ
ＦＥＴ６と７とが直列に接続されている。又、パワーＭ
ＯＳＦＥＴ６のドレイン端子とパワーＭＯＳＦＥＴ７の
ドレイン端子とは出力ラインＬ１３を通して外部の画素
と接続されている。そして、パワーＭＯＳＦＥＴ６がオ
ンし、パワーＭＯＳＦＥＴ７がオフすると、出力ライン
Ｌ１３を通して画素に高電圧が印加される。又、パワー
ＭＯＳＦＥＴ６がオフし、パワーＭＯＳＦＥＴ７がオン
すると、出力ラインＬ１３を通して画素が接地レベルと
なる。

【００２５】尚、本実施例においては説明上、駆動回路
１にはＰチャネル型とＮチャネル型をなす一対のトラン
ジスタを２組のみ示したが、Ｐチャネル型とＮチャネル
型をなす一対のトランジスタは液晶パネルに配置された
画素数だけ配置されている。以下の説明においても、Ｐ
チャネル型とＮチャネル型をなす一対のトランジスタは
２組のみ示し、他のトランジスタについての説明は省略
する。

【００２６】第１の制御回路２と第２の制御回路３とは
それぞれ電源ラインＬ３を通して低圧電源（例えば５ボ
ルト）１０と接続されるとともに、接地ラインＬ４を通
して接地端子１１と接続されている。

【００２７】第２の制御回路３は制御ラインＬ５にてパ
ワーＭＯＳＦＥＴ４のゲート端子と接続されるととも
に、制御ラインＬ６にてパワーＭＯＳＦＥＴ６のゲート
端子と接続されている。又、第２の制御回路３は制御ラ
インＬ７，Ｌ８，Ｌ９により第１の制御回路２と接続さ
れている。そして、第２の制御回路３は外部装置からの
データ信号を入力して所定のタイミングにて制御ライン
Ｌ５，Ｌ６によりパワーＭＯＳＦＥＴ４，６をオン・オ
フ制御するとともに、制御ラインＬ７，Ｌ８，Ｌ９を通
して第１の制御回路２に制御信号を出力する。

【００２８】第１の制御回路２は制御ラインＬ１０にて
パワーＭＯＳＦＥＴ５のゲート端子と接続されるととも
に、制御ラインＬ１１にてパワーＭＯＳＦＥＴ７のゲー
ト端子と接続されている。そして、第１の制御回路２
は、第２の制御回路３からの制御信号の入力に基づいて
所定のタイミングにて制御ラインＬ１０，Ｌ１１により
パワーＭＯＳＦＥＴ５，７をオン・オフ制御するこのよ
うに、第１の制御回路２と第２の制御回路３により駆動
回路１の各トランジスタ４〜７がオン・オフ制御され、
画素への印加タイミングが制御される。

【００２９】尚、制御回路２，３はいずれも５ボルト仕
様の素子（トランジスタ等）にて構成されているが、そ
の説明は省略する。図１において、Ｚ１は、駆動回路１
の形成領域を示し、４つの島状半導体領域Ｚ１ａ，Ｚ１
ｂ，Ｚ１ｃ，Ｚ１ｄが配置されている。この島状半導体
領域Ｚ１ａ，Ｚ１ｂ，Ｚ１ｃ，Ｚ１ｄには高電圧動作す
る機能ブロックとしてのパワーＭＯＳＦＥＴ４，５，
６，７が形成されている。又、Ｚ２は、低電圧動作する
機能ブロック（第１の制御回路２）が形成された島状半
導体領域を示し、Ｚ３は、低電圧動作する機能ブロック
（第２の制御回路３）を形成した島状半導体領域を示
す。

【００３０】以下に、その具体的構成を説明する。図
２，３，４に示すように、支持基板としてのシリコン基
板１２の上に絶縁体としてのシリコン酸化膜１３が配置
され、その上に半導体層としての単結晶シリコン層１４
が形成され、ＳＯＩ基板１５が構成されている。

【００３１】図１の領域Ｚ１におけるＳＯＩ基板１５の
単結晶シリコン層１４には、シリコン酸化膜１３に至る
深さのトレンチ１６，１７，１８，１９が四角環状に形
成されている。各トレンチ１６，１７，１８，１９には
シリコン酸化膜２０が充填されている。このトレンチ１
６，１７，１８，１９にて囲まれた単結晶シリコン層１
４にて島状半導体領域Ｚ１ａ，Ｚ１ｂ，Ｚ１ｃ，Ｚ１ｄ
が構成され、各島状半導体領域Ｚ１ａ，Ｚ１ｂ，Ｚ１
ｃ，Ｚ１ｄは略正方形をなしている。各島状半導体領域
Ｚ１ａ，Ｚ１ｂ，Ｚ１ｃ，Ｚ１ｄ（単結晶シリコン層１
４）にはパワーＭＯＳＦＥＴ４，５，６，７が形成され
ている。つまり、単結晶シリコン層１４にソース領域２
１とドレイン領域２２が形成されるとともに、単結晶シ
リコン層１４の上にゲート絶縁膜としてのシリコン酸化
膜を介してゲート電極２３が配置されている。

【００３２】尚、パワーＭＯＳＦＥＴ４は図１において
左下に、パワーＭＯＳＦＥＴ５は左上に、パワーＭＯＳ
ＦＥＴ６は図１において右下に、パワーＭＯＳＦＥＴ７
は右上に配置されている。

【００３３】図１での領域Ｚ１の下方におけるＳＯＩ基
板１５の単結晶シリコン層１４には、シリコン酸化膜１
３に至る深さのトレンチ２４が四角環状に形成されてい
る。このトレンチ２４にはシリコン酸化膜２５が充填さ
れている。トレンチ２４にて囲まれた単結晶シリコン層
１４にて島状半導体領域Ｚ２が構成され、島状半導体領
域Ｚ２は長方形をなしている。島状半導体領域Ｚ２（単
結晶シリコン層１４）には第１の制御回路２を構成する
素子（図示略）が形成されている。

【００３４】図１での島状半導体領域Ｚ２の下方におけ
るＳＯＩ基板１５の単結晶シリコン層１４には、シリコ
ン酸化膜１３に至る深さのトレンチ２６が四角環状に形
成されている。このトレンチ２６にはシリコン酸化膜２
７が充填されている。トレンチ２６にて囲まれた単結晶
シリコン層１４にて島状半導体領域Ｚ３が構成され、島
状半導体領域Ｚ３は長方形をなしている。島状半導体領
域Ｚ３（単結晶シリコン層１４）には第２の制御回路３
を構成する素子（図示略）が形成されている。

【００３５】図１において、ＳＯＩ基板１５の単結晶シ
リコン層１４においてシリコン酸化膜１３に至る深さの
トレンチ２８が四角環状に形成されている（図４参
照）。このトレンチ２８にて囲まれた単結晶シリコン層
１４にて島状半導体領域Ｚ４が構成され、島状半導体領
域Ｚ４は長方形をなし、パワーＭＯＳＦＥＴ４，５とパ
ワーＭＯＳＦＥＴ６，７との間を図１中、上下方向に延
設され、島状半導体領域Ｚ２の近接位置まで延びてい
る。トレンチ２８は、図４に示すように、シリコン酸化
膜２９が充填されている。

【００３６】図１での領域Ｚ１と領域Ｚ２との間の領域
におけるＳＯＩ基板１５の単結晶シリコン層１４には、
シリコン酸化膜１３に至る深さのトレンチ３０が四角環
状に形成されている（図２参照）。このトレンチ３０に
て囲まれた単結晶シリコン層１４にて島状半導体領域Ｚ
５が構成され、島状半導体領域Ｚ５は帯状をなし、図１
において左右方向に延びている。トレンチ３０は、図２
に示すように、シリコン酸化膜３１が充填されている。

【００３７】図１での領域Ｚ２と領域Ｚ３との間の領域
におけるＳＯＩ基板１５の単結晶シリコン層１４には、
シリコン酸化膜１３に至る深さのトレンチ３２が四角環
状に形成されている（図３参照）。このトレンチ３２に
て囲まれた単結晶シリコン層１４にて島状半導体領域Ｚ
６が構成され、島状半導体領域Ｚ６は帯状をなし、図１
において左右方向に延びている。トレンチ３２は、図３
に示すように、シリコン酸化膜３３が充填されている。

【００３８】図２，３，４に示すように、単結晶シリコ
ン層１４の上のトランジスタが形成されない領域にはシ
リコン酸化膜３４が配置されている。図１に示すよう
に、パワーＭＯＳＦＥＴ４，６とパワーＭＯＳＦＥＴ
５，７との間には高電圧動作部の電源ラインＬ１、即
ち、帯状のアルミ配線が直線的に延設されている（図１
においては左右に延びている）。

【００３９】又、島状半導体領域Ｚ５の上には高電圧動
作部の接地ラインＬ２、即ち、帯状のアルミ配線が直線
的に延設されている（図１においては左右に延びてい
る）。接地ラインＬ２は図２に示すように単結晶シリコ
ン層１４の上に配置された第１層金属配線３５と、その
第１層金属配線３５の上に配置された第２層金属配線３
６とからなる。このように島状半導体領域Ｚ５は接地ラ
インＬ２と電気的に接続され、接地電位に固定されてい
る。図１に示すように、接地ラインＬ２の一端には、四
角形状のパッド３７が設けられている。

【００４０】このように、島状半導体領域Ｚ１ａ〜Ｚ１
ｄと島状半導体領域Ｚ２との間に接地ラインＬ２が配置
されるとともに、この接地ラインＬ２の下部に島状半導
体領域Ｚ５が設けられ、接地電位に固定された島状半導
体領域Ｚ５により高電圧動作部（Ｚ１ａ〜Ｚ１ｄ）と低
電圧動作部（Ｚ２，Ｚ３）とが分割された構造となって
いる。この島状半導体領域Ｚ５がシールド材として機能
する。

【００４１】又、島状半導体領域Ｚ６の上には低電圧動
作部の接地ラインＬ４、即ち、帯状のアルミ配線が直線
的に延設されている（図１においては左右に延びてい
る）。接地ラインＬ４は図３に示すように単結晶シリコ
ン層１４の上に配置された第１層金属配線３８と、その
第１層金属配線３８の上に配置された第２層金属配線３
９とからなる。このように島状半導体領域Ｚ６は接地ラ
インＬ４と電気的に接続され、接地電位に固定されてい
る。図１に示すように、接地ラインＬ４の一端には、四
角形状のパッド４０が設けられている。

【００４２】このように、島状半導体領域Ｚ２と島状半
導体領域Ｚ３との間に接地ラインＬ４が配置されるとと
もに、この接地ラインＬ４の下部に島状半導体領域Ｚ６
が設けられ、接地電位に固定された島状半導体領域Ｚ６
により低電圧動作部（Ｚ２）と低電圧動作部（Ｚ３）と
が分割された構造となっている。この島状半導体領域Ｚ
６がシールド材として機能する。

【００４３】図１に示すように、単結晶シリコン層１４
上のシリコン酸化膜３４の上には高電圧動作部の制御ラ
インＬ５，Ｌ６，Ｌ１０，Ｌ１１、即ち、帯状のアルミ
配線が設けられている。この制御ラインＬ５，Ｌ６，Ｌ
１０，Ｌ１１は島状半導体領域Ｚ４の上に延設されてい
る。制御ラインＬ５，Ｌ６，Ｌ１０，Ｌ１１は、図４に
示すように、単結晶シリコン層１４の上に配置された第
１層金属配線４１ａ，４１ｂ（帯状のアルミ配線）と、
第１層金属配線４１ａ，４１ｂの上に架設された第２層
金属配線４２（帯状のアルミ配線）とにより囲まれてい
る。この第１層金属配線４１ａ，４１ｂと第２層金属配
線４２と島状半導体領域Ｚ４（単結晶シリコン層１４）
とは接地されている。

【００４４】尚、金属配線４１ａ，４１ｂ，４２と島状
半導体領域Ｚ４とは接地電位以外にも一定電圧に固定さ
れていればよい。そして、第１層金属配線４１ａ，４１
ｂが制御ラインＬ５，Ｌ６，Ｌ１０，Ｌ１１の側面をシ
ールドし、第２層金属配線４２が制御ラインＬ５，Ｌ
６，Ｌ１０，Ｌ１１の上部をシールドし、島状半導体領
域Ｚ４（単結晶シリコン層１４）が制御ラインＬ５，Ｌ
６，Ｌ１０，Ｌ１１の下部をシールドしている。

【００４５】又、図１に示すように、単結晶シリコン層
１４上のシリコン酸化膜３４の上には低電圧動作部の制
御ラインＬ７，Ｌ８，Ｌ９（帯状のアルミ配線）が設け
られている。

【００４６】又、領域Ｚ１におけるシリコン酸化膜３４
の上には高電圧動作部・出力ラインＬ１２，Ｌ１３（帯
状のアルミ配線）が設けられている。高電圧動作部・出
力ラインＬ１２にてパワーＭＯＳＦＥＴ４，５のドレイ
ン領域が電気的に接続されるとともに、高電圧動作部・
出力ラインＬ１２の一端部にはパッド４３ａが形成され
ている。又、高電圧動作部・出力ラインＬ１３にてパワ
ーＭＯＳＦＥＴ６，７のドレイン領域が電気的に接続さ
れるとともに、高電圧動作部・出力ラインＬ１３の一端
部にはパッド４３ａが形成されている。

【００４７】このように、本実施例では高電圧動作する
機能ブロックが形成された島状半導体領域Ｚ１ａ〜Ｚ１
ｄと低電圧動作する機能ブロックが形成された島状半導
体領域Ｚ２との間に高電圧動作部の接地ラインＬ２を配
置するとともに、この接地ラインＬ２の下部にトレンチ
３０で囲まれ接地電位に固定した島状半導体領域Ｚ５を
設けた。つまり、高電圧動作する機能ブロックとそれに
隣接した低電圧動作する機能ブロックとの間に高電圧動
作部の接地電位を供給するための接地ラインＬ２を配置
し、その下部にシールド用島状半導体領域Ｚ５を配置し
た。よって、高電圧動作部に発生するノイズが低電圧動
作部に伝播するのを防止することができる。

【００４８】さらに、高電圧動作部の接地ラインＬ２に
電位を供給するためのパッド３７はボンディングを通し
てＩＣチップの外部と接続されている。従って、この接
地ラインＬ２が放熱の働きもする。つまり、高電圧動作
部での発熱により低電圧動作部での誤動作やラッチアッ
プを防止することができる。

【００４９】このように、ＩＣのチップサイズを増大さ
せることなくノイズおよび発熱の低電圧動作部への影響
を防止でき、ＩＣの高集積化、サイズ縮小が可能とな
り、さらに、信頼性が向上する。

【００５０】尚、高電圧動作する機能ブロックと低電圧
動作する機能ブロックとの間に配置される高電圧動作部
用の接地ラインＬ２を、低電圧動作部用の接地ラインＬ
４に置き換えることはできない。なぜなら、高電圧動作
部で生ずるノイズおよび熱が接地ラインＬ４を通って低
電圧動作部へ伝わり、誤動作、ラッチアップの原因とな
るからである。

【００５１】又、低電圧動作する機能ブロックが形成さ
れた複数の島状半導体領域Ｚ２，Ｚ３の間に低電圧動作
部の接地ラインＬ４を配置するとともに、この接地ライ
ンＬ４の下部にトレンチ３２で囲まれ接地電位に固定し
た島状半導体領域Ｚ６を配置した。よって、高電圧動作
部で発生するノイズの低電圧動作ブロック（Ｚ３）への
伝播をより確実に防止することができる。

【００５２】尚、低電圧動作する機能ブロックの回りを
囲む接地ラインＬ４を、高電圧動作部の接地ラインＬ２
に置き換えることはできない。なぜなら、高電圧動作部
の接地ラインＬ２には、パワーＭＯＳＦＥＴのスイッチ
ング動作時に大電流が流れて、配線の抵抗成分により電
位変動が発生してノイズ源となるからである。

【００５３】又、制御ラインＬ５，Ｌ６，Ｌ１０，Ｌ１
１の下部にトレンチ２８で囲まれ所定電位に固定した島
状半導体領域Ｚ４を設けるとともに、制御ラインＬ５，
Ｌ６，Ｌ１０，Ｌ１１の両側および上部に所定電位に固
定したシールド用金属配線４１ａ，４１ｂ，４２を設け
た。よって、高電圧動作部から発生するノイズが制御ラ
インＬ５，Ｌ６，Ｌ１０，Ｌ１１に乗ることがなくノイ
ズによる誤動作を防止することができる。つまり、制御
ラインＬ５，Ｌ６，Ｌ１０，Ｌ１１が、島状半導体領域
Ｚ１ａ，Ｚ１ｂ，Ｚ１ｃ，Ｚ１ｄの近く、あるいは高電
圧動作する機能ブロックの出力ラインＬ１２，Ｌ１３の
近くに配置されている場合にも、制御ラインＬ５，Ｌ
６，Ｌ１０，Ｌ１１がシールドされているのでノイズの
影響を受けることが回避できる。 （第２実施例）次に、第２実施例を第１実施例との相違
点を中心に説明する。

【００５４】図６には、本実施例の半導体集積回路装置
の断面図を示す。又、図７には図６のＤ−Ｄ断面を示
す。ＳＯＩ基板１５にはトレンチ４４およびシリコン酸
化膜４５により高電圧動作する機能ブロックが形成され
た島状半導体領域Ｚ１と、低電圧動作する機能ブロック
が形成された島状半導体領域Ｚ７が区画されるととも
に、領域Ｚ１と領域Ｚ７との間には低電圧動作する機能
ブロックが形成された島状半導体領域Ｚ８が区画形成さ
れている。この島状半導体領域Ｚ８は一定電位となって
いる。

【００５５】そして、高電圧動作する機能ブロック（Ｚ
１）から生ずるノイズは、電位の固定された島状半導体
領域Ｚ８によってシールドされる。そのため、電位の固
定されていない島状半導体領域Ｚ７にまで伝播すること
はない。さらに、新たにシールド用の半導体領域を設け
ることがないため、半導体集積回路装置の高集積化、サ
イズ縮小が可能となる。

【００５６】より具体的に説明する。図８には、半導体
集積回路装置の回路図を、図９には半導体集積回路装置
の平面図を示す。又、図１０には図９のＥ−Ｅ断面を示
す。図８において、ロジック回路４６の出力はレベルシ
フト回路４７を通して高電圧動作部４８に入力されてい
る。高電圧動作部４８の電源電圧は±１９０ボルトであ
る。高電圧動作部４８が形成される島状半導体領域Ｚ１
に隣接する島状半導体領域Ｚ８にはロジック回路（電源
電圧５ボルト）４６が形成され、島状半導体領域Ｚ８に
おけるＮウェル領域４９、Ｐウェル領域５０の電位がそ
れぞれ５ボルト、０ボルトに固定されている。島状半導
体領域Ｚ７にはレベルシフト回路４７を構成するコンデ
ンサ５１が配置されている。

【００５７】ロジック回路４６が配置されている島状半
導体領域Ｚ８は電源電圧、接地電位に固定されているた
め高電圧動作部（Ｚ１）から生ずるノイズの影響は少な
い。一方、コンデンサ５１を配置した島状半導体領域Ｚ
７の電位は固定されていないためノイズの影響を受けや
すいが、高電圧動作部（Ｚ１）とコンデンサ５１との間
にロジック回路４６を形成する島状半導体領域Ｚ８が配
置されていることによりコンデンサ５１へのノイズの伝
播が防止される。

【００５８】このように本実施例では、低電圧動作する
機能ブロックが形成された島状半導体領域のうち、電位
が固定されていない島状半導体領域Ｚ７と、高電圧動作
する機能ブロックが形成された島状半導体領域Ｚ１との
間に、電位が固定された島状半導体領域Ｚ８を配置した
ので、高電圧動作する機能ブロックから生ずるノイズ
は、電位の固定された島状半導体領域Ｚ８によって遮蔽
される。そのため、電位の固定されていない島状半導体
領域Ｚ７にまで伝播することが防止できる。 （第３実施例）次に、第３実施例を第１実施例との相違
点を中心に説明する。

【００５９】図１１には、本実施例の半導体集積回路装
置の回路図を、図１２には半導体集積回路装置の平面図
を示す。又、図１３には図１２のＦ−Ｆ断面を示す。図
１１に示すように、低電圧動作する機能ブロック５２，
５３と高電圧動作する機能ブロック５４とを有する回路
構成となっている。図１２に示すように、機能ブロック
５３を形成した島状半導体領域Ｚ１０には接地パッド５
５および電源パッド５６が設けられるとともに、機能ブ
ロック５２を形成した島状半導体領域Ｚ９には接地パッ
ド５７および電源パッド５８が設けられている。各パッ
ド５５，５６，５７，５８はボンディングワイヤＬ１
４，Ｌ１５，Ｌ１６，Ｌ１７にて外部機器と接続されて
いる。このように、高電圧動作する機能ブロック５４を
形成する島状半導体領域Ｚ１と隣接する島状半導体領域
Ｚ１０と、隣接していない島状半導体領域Ｚ９の電源供
給のためのラインがそれぞれ別々に設けられている。

【００６０】よって、島状半導体領域Ｚ１に隣接した島
状半導体領域Ｚ１０の電源供給のためのラインと、隣接
していない島状半導体領域Ｚ９の電源供給のためのライ
ンを共用すると、高電圧動作部である島状半導体領域Ｚ
１からのノイズがラインに乗って機能ブロック（Ｚ９）
に至り誤動作する可能性がある。しかし、島状半導体領
域Ｚ１０と、島状半導体領域Ｚ９のパッドを別々に設け
ることにより、高電圧動作部と隣接していない機能ブロ
ック（Ｚ９）へのノイズの影響を防止することができ
る。

【００６１】又、図１４に示すように、高電圧動作部
（５４）が動作するとき、即ち、ノイズが発生すると
き、電源パッド５６に接地電位を供給することにより、
高電圧部（５４）に隣接した機能ブロック５３でのラッ
チアップを防止することができる。

【００６２】より具体的に説明する。図１５には、半導
体集積回路装置の回路図を、図１６には半導体集積回路
装置の平面図を示す。又、図１７には図１６のＧ−Ｇ断
面を示す。

【００６３】テスト回路５３は製品検査時にのみ動作
し、通常動作（製品検査以外）時には動作しないもので
ある。テスト回路５３を他のロジック回路５２から分離
し、高電圧動作する機能ブロック５４に隣接した島状半
導体領域Ｚ１０にテスト回路５３が配置されている。
又、その他のロジック回路が島状半導体領域Ｚ９に配置
されている。そして、２つの島状半導体領域Ｚ９，Ｚ１
０にそれぞれパッド５５〜５８が設けられている。又、
各パッド５５〜５８にボンディングワイヤＬ１４〜Ｌ１
７が接続されている。このように、領域Ｚ９，Ｚ１０に
おいて電源供給のためのパッド５５〜５８を別けて配置
することにより、高電圧動作部のノイズがラインを通し
てロジック回路５２に伝播しない。

【００６４】さらに、図１８に示すように、通常動作時
（即ち、高電圧動作部が動作する時）にはテスト回路５
３の電源パッド５６に接地電位を供給する。具体的に
は、図１９に示すように、ロジック回路５２の一部に電
源切換部６１を形成し、機能ブロック５４への駆動信号
を電源切換部６１に取り込んで電源切換部６１にてパッ
ド５６の印加電圧を切り換えるようにする。

【００６５】このように本実施例では、高電圧動作する
機能ブロックが形成された島状半導体領域Ｚ１に隣接し
て配置された低電圧動作する機能ブロックの島状半導体
領域Ｚ１０と、高電圧動作する機能ブロックが形成され
た島状半導体領域Ｚ１に隣接していない低電圧動作する
機能ブロックの島状半導体領域Ｚ９に個別に接地パッド
５５，５７および電源パッド５６，５８を設けた。よっ
て、電源供給のためのラインを共用すると高電圧動作部
からのノイズがラインに乗って高電圧動作部に隣接して
いない機能ブロック５２に至り誤動作する可能性がある
が、接地パッドおよび電源パッドを個別に設けラインを
分けているので、高電圧動作部と隣接していない機能ブ
ロックへのノイズの影響が抑制できる。

【００６６】又、高電圧動作する機能ブロックの動作時
には高電圧動作する機能ブロックが形成された島状半導
体領域Ｚ１に隣接して配置された低電圧動作する機能ブ
ロックの電源パッド５６を接地電位とするようにした。
よって、高電圧動作する機能ブロックの動作時にノイズ
が発生しても、電源パッド５６が接地電位にされている
ので、高電圧動作する機能ブロックが形成された島状半
導体領域Ｚ１に隣接して配置された低電圧動作する機能
ブロックでのラッチアップを防止することができる。 （第４実施例）次に、第４実施例を第１実施例との相違
点を中心に説明する。

【００６７】図２０には、本実施例の半導体集積回路装
置の平面図を示す。ＳＯＩ基板１５においてトレンチお
よびシリコン酸化膜により高電圧動作部における各素子
（パワーＭＯＳＦＥＴ）４，５，６，７が分離されてい
る。この各素子（パワーＭＯＳＦＥＴ）４，５，６，７
の形成領域（各島状半導体領域）Ｚ１ａ，Ｚ１ｂ，Ｚ１
ｃ，Ｚ１ｄにはそれぞれ温度検出素子５９が形成されて
いる。又、ＳＯＩ基板１５においてトレンチおよびシリ
コン酸化膜により低電圧動作部（Ｚ２）が区画されると
ともに、その一部に動作停止回路６０が形成されてい
る。各温度検出素子５９と動作停止回路６０とは電気的
に接続されている。

【００６８】各温度検出素子５９にて各領域Ｚ１ａ〜Ｚ
１ｄの温度が検出され、その温度が所定温度以上に高く
なると動作停止回路６０が作動して各素子（パワーＭＯ
ＳＦＥＴ等）４，５，６，７の動作を停止させる。より
詳しくは、４つのパワーＭＯＳＦＥＴ４，５，６，７の
うちのいずれかの温度が所定値以上になると、図５の駆
動回路１の動作を停止させる。その結果、それ以上のパ
ワーＭＯＳＦＥＴ４，５，６，７の発熱が防止される。

【００６９】ここで、半導体（シリコン）は熱伝導率が
高いのに対し、トレンチ（ＳｉＯ₂）は熱伝導率が低
い。従って、図２１に示すように、温度検出素子５９を
島状半導体領域Ｚ１ｂの一箇所だけ設けても隣の島状半
導体領域Ｚ１ａ，Ｚ１ｃ，Ｚ１ｄの温度を正確に知るこ
とはできない。しかし、図２０に示すように、高電圧動
作する機能ブロックが形成されている各島状半導体領域
Ｚ１ａ，Ｚ１ｂ，Ｚ１ｃ，Ｚ１ｄに温度検出素子５９を
設けることにより、各領域Ｚ１ａ，Ｚ１ｂ，Ｚ１ｃ，Ｚ
１ｄの温度を正確にモニタすることができる。

【００７０】このように本実施例では、高電圧動作する
機能ブロックが形成されている島状半導体領域Ｚ１ａ，
Ｚ１ｂ，Ｚ１ｃ，Ｚ１ｄに温度検出素子５９を配置する
とともに、温度検出素子５９により島状半導体領域Ｚ１
ａ，Ｚ１ｂ，Ｚ１ｃ，Ｚ１ｄの温度が所定の温度以上に
なると高電圧動作する機能ブロックの動作を停止させる
動作停止回路６０を設けた。よって、高電圧動作する機
能ブロックの過熱が防止でき、機能ブロック（パワーＭ
ＯＳＦＥＴ４，５，６，７）を保護することができると
ともに、低電圧動作部における熱による不具合を未然に
防止することができる。特に、パワーＭＯＳＦＥＴで
は、素子部の温度が異常に上昇すると破壊することがあ
るが、温度をモニタして異常な温度上昇に対してＩＣの
動作を停止することにより温度上昇によるＩＣ破壊（素
子破壊）を回避できる。

【００７１】尚、本実施例において、４つのパワーＭＯ
ＳＦＥＴ４，５，６，７のうちのいずれかの温度が所定
値以上になると、図５の駆動回路１の動作、即ち、４つ
のパワーＭＯＳＦＥＴ４，５，６，７の全ての動作を停
止させたが、各島状半導体領域Ｚ１ａ，Ｚ１ｂ，Ｚ１
ｃ，Ｚ１ｄの機能ブロックを個別に駆動停止しても装置
全体として不具合が生じない場合には、温度が所定値以
上になった機能ブロックのみの駆動を停止してもよい。
又、上記各実施例においては液晶表示装置におけるドラ
イバＩＣに具体化したが、これに限ることはなく、他に
も自動車ＩＣ、例えば、燃料噴射弁等のアクチュエータ
に高電圧を印加する駆動回路とその印加タイミングを制
御する制御回路を有するＩＣ等に具体化できる。

【００７２】さらに、高電圧動作する機能ブロックが形
成された島状半導体領域の個数と、低電圧動作する機能
ブロックが形成された島状半導体領域の個数は、限定さ
れるものではない。

【００７３】さらに、ＳＯＩ基板の形成方法は、再結晶
化法、エピタキシャル成長法、絶縁層埋込法（ＳＩＭＯ
Ｘ法）、貼り合わせ法（直接接合法）等を用いればよ
い。

【００７４】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、高電圧動作部の接地ラインとその下部の島
状半導体領域により高電圧動作部にて発生するノイズが
低電圧動作部に伝播するのが防止できる優れた効果を発
揮する。

【００７５】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加え、低電圧動作部の接地ライン
とその下部の島状半導体領域により高電圧動作部で発生
するノイズが低電圧動作部に伝播するのがより確実に防
止できる。

【００７６】請求項３に記載の発明によれば、制御ライ
ンは島状半導体領域と金属配線とにより周囲がシールド
され、高電圧動作部にて発生するノイズが制御ラインに
伝播するのが防止できノイズによる誤動作を防止でき
る。

【００７７】請求項４に記載の発明によれば、高電圧動
作する機能ブロックから生ずるノイズが、電位の固定さ
れた島状半導体領域によって遮蔽され、ノイズが電位の
固定されていない島状半導体領域にまで伝播するを防止
できる。

【００７８】請求項５に記載の発明によれば、高電圧動
作部と隣接していない機能ブロックにノイズが伝わるの
が防止できる。請求項６に記載の発明によれば、請求項
５に記載の発明の効果に加え、高電圧動作する機能ブロ
ックの動作時の高電圧動作部に隣接した機能ブロックで
のラッチアップ等を防止できる。

【００７９】請求項７に記載の発明によれば、高電圧動
作する機能ブロックの過熱を防止することができる。

【図面の簡単な説明】

【図１】第１実施例の半導体集積回路装置の平面図。

【図２】図１のＡ−Ａ断面図。

【図３】図１のＢ−Ｂ断面図。

【図４】図１のＣ−Ｃ断面図。

【図５】第１実施例の半導体集積回路装置の回路図。

【図６】第２実施例の半導体集積回路装置の平面図。

【図７】図６のＤ−Ｄ断面図。

【図８】第２実施例の半導体集積回路装置の回路図。

【図９】第２実施例の半導体集積回路装置の平面図。

【図１０】図９のＥ−Ｅ断面図。

【図１１】第３実施例の半導体集積回路装置の回路図。

【図１２】第３実施例の半導体集積回路装置の平面図。

【図１３】図１２のＦ−Ｆ断面図。

【図１４】図１２のＦ−Ｆ断面図。

【図１５】第３実施例の半導体集積回路装置の回路図。

【図１６】第３実施例の半導体集積回路装置の平面図。

【図１７】図１６のＧ−Ｇ断面図。

【図１８】図１６のＧ−Ｇ断面図。

【図１９】電気的構成図。

【図２０】第４実施例の半導体集積回路装置の平面図。

【図２１】比較のための半導体集積回路装置の平面図。

【図２２】従来の半導体集積回路装置の平面図。

【図２３】図２２のＨ−Ｈ断面図。

【符号の説明】

１３…絶縁体としてのシリコン酸化膜、１４…半導体層
としての単結晶シリコン層、２８…トレンチ、３０…ト
レンチ、３２…トレンチ、４１ａ…第１層金属配線、４
１ｂ…第１層金属配線、４２…第２層金属配線、５５…
接地パット、５６…電源パッド、５７…接地パット、５
８…電源パッド、５９…温度検出素子、６０…動作停止
回路、Ｌ２…接地ライン、Ｌ４…接地ライン、Ｌ５…制
御ライン、Ｌ６…制御ライン、Ｌ１０…制御ライン、Ｌ
１１…制御ライン、Ｚ１…島状半導体領域、Ｚ１ａ…島
状半導体領域、Ｚ１ｂ…島状半導体領域、Ｚ１ｃ…島状
半導体領域、Ｚ１ｄ…島状半導体領域、Ｚ２…島状半導
体領域、Ｚ３…島状半導体領域、Ｚ４…島状半導体領
域、Ｚ５…島状半導体領域、Ｚ６…島状半導体領域、Ｚ
７…島状半導体領域、Ｚ８…島状半導体領域、Ｚ９…島
状半導体領域、Ｚ９…島状半導体領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ Ｆ Ｈ０１Ｌ 27/04 Ｆ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 絶縁体上に形成された半導体層に、高電
   圧動作する機能ブロックが形成された島状半導体領域
   と、低電圧動作する機能ブロックが形成された島状半導
   体領域とを有する半導体集積回路装置であって、 前記高電圧動作する機能ブロックが形成された島状半導
   体領域と前記低電圧動作する機能ブロックが形成された
   島状半導体領域との間に高電圧動作部の接地ラインを配
   置するとともに、この接地ラインの下部にトレンチで囲
   まれ接地電位に固定した島状半導体領域を設けたことを
   特徴とする半導体集積回路装置。
2. 【請求項２】 請求項１に記載の半導体集積回路装置に
   おいて、前記低電圧動作する機能ブロックが形成された
   島状半導体領域は複数よりなり、当該領域間に低電圧動
   作部の接地ラインを配置するとともに、この接地ライン
   の下部にトレンチで囲まれ接地電位に固定した島状半導
   体領域を設けたことを特徴とする半導体集積回路装置。
3. 【請求項３】 絶縁体上に形成された半導体層に、高電
   圧動作する機能ブロックが形成された島状半導体領域
   と、低電圧動作する機能ブロックが形成された島状半導
   体領域とを有する半導体集積回路装置であって、 高電圧動作する機能ブロックと低電圧動作する機能ブロ
   ックとを結ぶ制御ラインの下部にトレンチで囲まれ所定
   電位に固定した島状半導体領域を設けるとともに、制御
   ラインの両側および上部に所定電位に固定したシールド
   用金属配線を設けたことを特徴とする半導体集積回路装
   置。
4. 【請求項４】 絶縁体上に形成された半導体層に、高電
   圧動作する機能ブロックが形成された島状半導体領域
   と、低電圧動作する機能ブロックが形成された複数の島
   状半導体領域とを有する半導体集積回路装置であって、 前記低電圧動作する機能ブロックが形成された島状半導
   体領域のうち、電位が固定されていない島状半導体領域
   と、高電圧動作する機能ブロックが形成された島状半導
   体領域との間に、電位が固定された島状半導体領域を配
   置したことを特徴とする半導体集積回路装置。
5. 【請求項５】 絶縁体上に形成された半導体層に、高電
   圧動作する機能ブロックが形成された島状半導体領域
   と、低電圧動作する機能ブロックが形成された複数の島
   状半導体領域とを有する半導体集積回路装置であって、 前記高電圧動作する機能ブロックが形成された島状半導
   体領域に隣接して配置された低電圧動作する機能ブロッ
   クの島状半導体領域と、前記高電圧動作する機能ブロッ
   クが形成された島状半導体領域に隣接していない低電圧
   動作する機能ブロックの島状半導体領域に、個別に、接
   地パッドおよび電源パッドを設けたことを特徴とする半
   導体集積回路装置。
6. 【請求項６】 請求項５に記載の半導体集積回路装置に
   おいて、高電圧動作する機能ブロックの動作時には、前
   記高電圧動作する機能ブロックが形成された島状半導体
   領域に隣接して配置された低電圧動作する機能ブロック
   の電源パッドを接地電位とするようにしたことを特徴と
   する半導体集積回路装置。
7. 【請求項７】 絶縁体上に形成された半導体層に、高電
   圧動作する機能ブロックが形成された島状半導体領域
   と、低電圧動作する機能ブロックが形成された島状半導
   体領域とを有する半導体集積回路装置であって、 前記高電圧動作する機能ブロックが形成されている島状
   半導体領域に温度検出素子を配置するとともに、前記温
   度検出素子により島状半導体領域の温度が所定の温度以
   上になると前記高電圧動作する機能ブロックの動作を停
   止させる動作停止回路を設けたことを特徴とする半導体
   集積回路装置。