KR100259726B1 - 반도체 장치 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명에 의하면, 스루풋이 양호하고, 칩 면적이 작은 반도체 장치를 제공한다. 150V이상의 내압을 갖는 고내압 p채널(이하, pch라 한다) MOSFET(10A)와 이것을 제어하는 제어 소자(30)가 동일한 n-에픽택셜층(3)내에 형성되어 있다. 그리고 고내압 pch MOSFET(10A)와 제어 소자(30) 사이의 기판 표면을 따른 영역에는 n-에픽택셜층(3)의 n형 영역만이 분포되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 횡형 파워 디바이스(lateral power device)를 포함하는 반도체 장치에 관한 것이다.
고내압, 대전류의 전력용 소자에 그 구동 회로 또는 보호 회로를 일체적으로 집적형성한 전력용 IC(Integrated Circuit)가 이후 전력용 소자의 주류가 되어 왔다. 이와 같은 전력용 소자의 게이트 구동에는 절연 게이트 전극(MOS(Metal Oxide Semiconductor) 게이트)를 이용한 전압 제어형이 바람직하다. 이 전압 제어형에서는 전류 구동형에 비해 작은 전류로의 게이트 구동이 가능하기 때문이다.
1개의 반도체 기판상에 다수개의 반도체 소자를 집적화한 집적 회로(IC)중에서, 고내압 소자를 포함하는 것을 파워 IC라 부른다. 이 고내압 소자로서 일반적으로 이용되는 MOS 게이트를 포함하는 것(파워 MOSFET(Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor) 등)은 RESURF(Reduced Surface Field) 기술을 이용하여 실현된다.
이 RESURF 기술은 1979년에 Apple 등에 의해 명명되었으나, 횡형 고내압 MOS 트랜지스터를 실현하기 위해 사용된 오프셋 게이트와 본질적으로 동일한 것이다.
이하, RESURF 구조의 고내압 pch MOSFET를 이용한 레벨 쉬프트 기능을 실현하기 위한 구조를 종래의 반도체 장치로서 이하 설명한다.
도 16은 종래의 반도체 장치의 구성을 개략적으로 도시하는 평면도이다. 도 17은 도 16의 D-D'선을 따른 개략적인 단면도이다.
도 16과 도 17을 참조하면, p-실리콘 기판(101)의 표면에 n-에피텍셜층(103a, 103b) 사이에 p형 분리 확산 영역(105)이 제공되어 있다. 이 n-에피텍셜층(103a, 103b)의 각각은 p-실리콘 기판(101)의 표면에서 그 주위를 p형 분리 확산 영역(105)으로 둘러싸이게 함으로써, 고내압 pch MOSFET 형성 영역과 고내압 섬 영역을 구성하고 있다.
고내압 pch MOSFET 형성 영역의 n-에피텍셜층(103a)내에는 고내압 pch MOSFET가 형성되어 있다. 이 고내압 pch MOSFET는 소스로 되는 p형 확산 영역(111)과, 드레인으로 되는 p형 확산 영역(113)과, 게이트 절연층(115)과, 게이트 전극층(117)을 갖고 있다. 소스 영역(111)과 드레인 영역(113)은 n-에피텍셜층(103a)내의 표면에 서로 거리를 띄워 형성되어 있다. 특히 드레인 영역(113)은 비교적 저농도의 p-확산 영역(113a)과 비교적 고농도의 p형 확산 영역(113b)의 2층 구조로 되어 있다. 게이트 전극층(117)은 이 소스 영역(111)과 드레인 영역(113) 사이의 영역상에 게이트 절연층(115)을 개재하여 형성되어 있다.
또한, 소스 영역(111)의 바로 밑에는 n-에피텍셜층(103a)과 p-실리콘 기판 영역(101) 사이에 n+ 매립 확산 영역(107a)이 형성되어 있다.
고내압 pch MOSFET는 도 16에 도시된 바와 같이 평면적으로 트랙 형상으로 형성되어 있다. 즉, 기판(101)의 표면에서 소스 영역(111)의 주위를 소정의 거리를 띄워 드레인 영역(113)이 에워싸도록 형성되어 있다.
또한, 평면적으로 트랙 형상으로 형성되는 소스 영역(111)의 중앙부에는 n+확산 영역(121)이 소스 영역(111)과 접하도록 형성되어 있다.
고내압 섬 영역의 n-에피텍셜층(103b)에는 고내압 pch MOSFET(110)의 동작을 제어하기 위한 회로(도시되지 않음)가 형성되어 있다. 또한 n-에피텍셜층(103b)과 p-실리콘 기판 영역(101) 사이에 n+매립 확산 영역(107b)이 형성되어 있다.
또한 n-에피텍셜층(103a)과 p형 확산 영역(105)이 접하는 영역상 및 n-에피텍셜층(103b)과 p형 확산 영역(105)이 접하는 영역상에는 필드 플레이트(field plate)로 되는 도전층(141)이 형성되어 있다.
게이트 전극층(117), 필드 플레이트(141) 등을 피복하도록 p형 실리콘 기판(101)의 표면상에는 절연층(123)이 형성되어 있다. 이 절연층(123)에는 소스 영역(111)과 n+ 확산 영역(121)의 표면에 도달하는 콘택트 홀(123a)과, 게이트 전극층(117)의 일부 표면에 도달하는 콘택트 홀(123g)과, p형 확산 영역(113b)의 일부 표면에 도달하는 콘택트 홀(123b)과, p형 분리 영역(105)의 일부 표면에 도달하는 콘택트 홀(123c)이 형성되어 있다.
콘택트 홀(123a)을 통해 소스 영역(111)과 n+ 확산 영역(121)에 전기적으로 접속하도록 소스 전극(125a)이 형성되어 있다. 또한 콘택트 홀(123g)을 통해 게이트 전극층(117)과 전기적으로 접속하도록 알루미늄 배선층(143)이 형성되어 있다. 이 소스 전극(125a)과 알루미늄 배선층(143)은 고내압 섬 영역에 형성된 소자에 전기적으로 접속되어 있다.
또한 콘택트 홀(123b)을 통해 p형 확산 영역(113b)과 전기적으로 접속되는 드레인 전극(125b)과 콘택트 홀(123c)을 통해 p형 분리 확산 영역(105)과 전기적으로 접속되는 알루미늄 배선층(125c)은 저항(127)을 개재하여 상호간에 전기적으로 접속되어 있다.
여기에서 고내압 섬형상 영역의 내부의 제어 회로에 의해, 알루미늄 배선층(143)을 소스 전극(125a)에 대해 바이어스하면, 고내압 pch MOSFET가 온 상태로 된다. 이에 따라, 저항(127)에 전류가 흘러 전압 신호가 발생한다. 이와 같은 방법에 의해 레벨 쉬프트 다운 기능이 실현된다.
상술한 종래의 반도체 장치에서는, 도 17에 도시된 n-에피텍셜층(103a 및 103b)에는 통상 높은 전압이 인가된다. 이에 따라, 고내압 pch MOSFET 형성 영역에서는 n-에피텍셜층(103a)과 p형 분리 확산 영역(105)의 pn접합, p-실리콘 기판 영역(101)과 n-에피텍셜층(103a)의 pn접합등으로부터 공핍 영역(150)(점선으로 둘러싸인 영역)이 확장한다. 이 공핍 영역(150)은 p형 확산 영역(113b)과 소스 영역(111)과 n+확산 영역(121)과 n-에피텍셜층(103a)의 일부와 n+매립 확산 영역(107a)의 일부를 제외하고 고내압 pch MOSFET 형성 영역의 대부분으로 확장되어 있다. 이와 같이 고내압 pch MOSFET(10A)의 대부분이 공핍 영역(150)내로 취해짐으로써, 이 고내압 pch MOSFET(10A)는 높은 내압을 얻을 수 있다.
또한 고내압 섬 영역에 있어서도, n-에피텍셜층(103b)과 p형 분리 확산 영역(105)의 pn접합, n-에피텍셜층(103b)과 p-실리콘 기판 영역(101)의 pn접합 등으로부터 공핍 영역(150)(점선으로 둘러싸인 영역)이 확장한다. 이 공핍 영역(150)은 고내압 섬 영역의 주변을 둘러싸도록 형성된다. 통상, 고내압 섬 영역에서는, 이 공핍 영역(150)의 확장된 영역에는 회로를 구성하는 소자(예를 들면 MOS 트랜지스터 등)는 형성되지 않는다. 이러한 소자가 공핍 영역(150)내에 취해진 경우, 정확한 동작이 곤란하게 되기 때문이다.
도 16 및 도 17에 도시된 종래의 반도체 장치에서, 소스 전극(125a)과 알루미늄 배선층(143)의 전위가 고내압 섬 영역내의 구동 회로에 의해 제어된다. 이 때문에, 소스 전극(125a)과 알루미늄 배선층(143)은 고내압 pch MOSFET 형성 영역으로부터 고내압 섬 영역으로 인출되고, p형 분리 확산 영역(105)상을 횡단하게 된다.
통상, n-에피텍셜층(103a)의 주위를 에워싸는 p형 분리 확산 영역(105)은 가장 낮은 전위(예를 들면, 기판 전위)로 설정된다. 이에 따라, n-에피텍셜층(103a)과 p형 분리 확산 영역(105)은 항상 역바이어스되고, 이 pn접합부에는 고저항의 공핍 영역이 존재함으로써 이 공핍 영역에 의해 내압이 확보되어 있다.
그러나, 상술한 바와 같이 고전위의 알루미늄 배선층(143)과 소스 전극(125a)이, 이 p형 분리 확산 영역(105)상을 횡단하면, p형 분리 확산 영역(105)과 n-에피텍셜층(103a)의 pn접합부에 있어서의 공핍층의 연장이 억제되어 내압이 저하된다.
이 내압의 저하를 방지하기 위해서, 절연층(123)의 막 두께를 두껍게 하는 방법 또는 n-에피텍셜층(103a)과 p형 분리 확산 영역(105)의 pn접합부상에 도 17에 도시된 바와 같이 필드 플레이트(141)를 형성하여 전계를 쉴드(shield)하는 방법 또는 필드 플레이트를 플로팅에 의해 다중으로 형성하여 용량 결합으로 표면 전계를 안정화시키는 방법이 취해져 있다.
그러나, 고내압화되어, 필드 플레이트(141)와 알루미늄 배선층(143)(혹은 소스 전극(125a)) 사이의 절연층(123) 자체에 높은 절연 강도가 요구되어 왔다. 높은 절연 강도를 확보하기 위해서는, 절연층(123)의 막 두께를 매우 두껍게 할 필요가 있어서, 이 절연층(123)의 성막 시간이 길게 되버리고 만다. 결과로서 스루풋이 저하하고, 프로세스 비용이 매우 상승해 버리는 문제도 있었다.
또한, 고내압 pch MOSFET는 고내압 섬 영역과 분리하여 형성되어 있다. 이 때문에, 자연적으로 칩 면적이 증대하는 문제도 있었다.
그러므로, 본 발명의 목적은 스루풋이 양호하고, 칩 면적이 작은 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, 반도체 기판과, 제 1 도전형의 제 1 불순물 영역과, 제 2 도전형의 제 2 불순물 영역과, 고내압 소자와, 제어용 소자를 포함한다.
도 1은 본 발명의 실시예 1에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 투시도
도 2는 본 발명의 실시예 1에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 단면도
도 3은 본 발명의 실시예 1에서 레벨 쉬프트 구조를 형성하는 반도체 장치에서 고내압 섬 영역의 변형예를 도시하는 개략적인 단면도
도 4는 고내압 pch MOSFET에서 기생 용량이 생기는 것을 설명하기 위한 회로도
도 5는 본 발명의 실시예 2에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 투시도
도 6은 본 발명의 실시예 2에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 단면도
도 7은 본 발명의 실시예 2에서 레벨 쉬프트 구조를 형성하는 반도체 장치에서 고내압 섬 영역의 변형예를 도시하는 개략적인 단면도
도 8은 본 발명의 실시예 3에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 투시도
도 9는 본 발명의 실시예 3에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 단면도
도 10은 본 발명의 실시예 3에서 레벨 쉬프트 구조를 형성하는 반도체 장치에서 고내압 섬 영역의 변형예를 도시하는 개략적인 단면도
도 11은 본 발명의 실시예 4에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 투시도
도 12는 본 발명의 실시예 4에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 단면도
도 13은 본 발명의 실시예 4에서 레벨 쉬프트 구조를 형성하는 반도체 장치에서 고내압 섬 영역의 변형예를 도시하는 개략적인 단면도
도 14는 본 발명의 실시예 5에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 단면도
도 15는 본 발명의 실시예 5에서 레벨 쉬프트 구조를 형성하는 반도체 장치에서 고내압 섬 영역의 변형예를 도시하는 개략적인 단면도
도 16은 종래의 반도체 장치의 구성을 개략적으로 도시하는 평면도
도 17은 도 16의 D - D'선을 따른 개략적인 단면도
도면의 주요 부분에 대한 부호의 설명
1 : p-실리콘 기판 3 : n-에피텍셜층
5 : p형 분리 확산 영역 7 : n+매립 확산 영역
11 : p형 확산 영역 13a : p-확산 영역
13b : p형 확산 영역 15 : 게이트 절연층
17 : 게이트 전극 19a : n+확산 영역
51 : p형 확산 영역 53 : n+확산 영역
55 : 게이트 절연층 57 : 게이트 전극
반도체 장치는 주 표면을 갖고 있다. 제 1 불순물 영역은 반도체 기판의 주 표면에 형성되어 있다. 제 2 불순물 영역은 주 표면에서 제 1 불순물 영역의 주변을 에워싸고 있다. 고내압 소자는 반도체 기판의 주 표면에 형성되고, 150V이상의 내압을 갖고 있다. 제어 소자는 반도체 기판의 주 표면에 형성되고, 고내압 소자를 제어하는 회로를 구성하고 있다. 고내압 소자와 제어용 소자는 제 1 불순물 영역내의 주 표면에 형성되어 있다. 고내압 소자와 제어용 소자 사이의 주 표면을 따른 영역에는 제 1 불순물 영역의 제 1 도전형의 영역만이 존재하고 있다.
본 발명의 반도체 장치에서는 고내압 소자와 제어용 소자 사이에 제 1 도전형의 영역만이 존재하므로, 고내압 소자와 제어용 소자를 접속하는 배선층이 제 1 도전형 영역과 제 2 도전형 영역의 pn접합부상에 위치하지 않는다. 이 때문에, 이 pn접합부에서의 공핍층의 연장을 방해하는 일이 없으므로, 배선층과 기판 사이의 절연층의 막 두께를 두껍게 할 필요는 없다. 따라서, 이 절연층의 성막 시간은 종래의 예보다 큰 폭으로 단축되고 양호한 스루풋이 얻어진다.
또한, 고내압 소자와 제어 소자를 동일한 불순물 영역내에 형성하고 있으므로, 평면 점유 면적을 작게 할 수 있다. 따라서, 칩 면적의 증대를 억제할 수 있다.
상기 국면에서 바람직하게는, 고내압 소자는 주 표면에 서로 거리를 띄워 배치된 제 2 도전형의 1쌍의 제 3 불순물 영역과, 1쌍의 제 3 불순물 영역 사이의 주 표면상에 게이트 절연층을 개재하여 형성된 게이트 전극층을 갖는 고내압 절연 게이트 전계 효과 트랜지스터부를 포함한다. 이 고내압 절연 게이트 전계 효과 트랜지스터부의 1쌍의 제 3 불순물 영역 사이의 내압은 150V이다.
상기 국면에서 바람직하게는 1쌍의 제 3 불순물 영역의 한쪽은 주 표면에 형성된 높은 불순물 농도 영역과, 높은 불순물 농도 영역과 게이트 전극 사이의 주 표면에 형성되어 높은 불순물 농도 영역에 접하는 낮은 불순물 농도 영역을 갖고 있다. 낮은 불순물 농도 영역의 게이트 전극층측의 단부로부터 높은 불순물 농도 영역측의 단부까지 주 표면을 따른 길이는 50μm이상이다.
이하, 본 발명의 실시예에 대해 도면을 기초하여 설명한다.
(실시예 1)
도 1과 도 2는 본 발명의 실시예 1에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 투시도와 단면도이다.
도 1과 도 2를 참조하면, p-실리콘 기판(1)의 표면에는 n-에피텍셜층(3)이 형성되어 있다. 또한 n-에피텍셜층(3)의 하면에 접하도록 n+매립 확산 영역(7)이 형성되어 있다. 이 n-에피텍셜층(3)은 기판 표면에서 p형 분리 확산 영역(5)에 의해 그 주변을 에워쌈으로써 고내압 섬 영역을 형성하고 있다.
본 실시예에서는, 이 단일 고내압 섬 영역내에 고내압 pch MOSFET(10A)과 제어 소자가 혼재하여 형성되어 있다.
고내압 pch MOSFET(10A)는 p형 확산 영역(9)과, p-확산 영역(13a)과, p형 확산 영역(13b)과, 게이트 절연층(15)과, 게이트 전극층(17)을 갖고 있다. p형 확산 영역(9)이 소스 영역을 구성하고, p-확산 영역(13a)과 p형 확산 영역(13b)의 2층 구조가 드레인 영역(13)을 구성하고 있다. 게이트 전극층(17)은 소스 영역(9)과 드레인 영역(13) 사이의 영역상에 게이트 절연층(15)을 개재하여 형성하고, 예를 들면 불순물이 도입된 다결정 실리콘으로 이루어져 있다.
또한, 소스 영역(9)에 인접하도록 n+ 확산 영역(21)이 n-에피텍셜층(3)의 표면에 형성되어 있다.
제어 소자는 고내압 pch MOSFET(10A)를 제어하는 회로를 구성하는 소자이고, 예를 들면 pch MOSFET(30)가 대응한다. 이 pch MOSFET(30)는 1쌍의 p형 확산 영역(31, 31)과, 게이트 절연층(33)과, 게이트 전극층(35)을 갖고 있다. 소스/드레인 영역으로 되는 1쌍의 p형 확산 영역(31, 31)은 서로 거리를 띄워서 n-에피텍셜층(3)의 표면에 형성되어 있다. 게이트 전극층(35)은 이 1쌍의 p형 확산 영역(31, 31) 사이의 영역상에 게이트 절연층(33)을 개재하여 형성되어 있다.
또한 고내압 pch MOSFET(10A)와 제어 소자(30)의 사이에는 n-에피텍셜층(3)의 n형 영역만이 존재하고 있다.
이러한 고내압 pch MOSFET(10A) 및 제어 소자(30)를 피복하도록 절연층(23)이 형성되어 있다. 이 절연층(23)에는 소스 영역(9)과 n+확산 영역(21)의 일부 표면을 노출하는 콘택트 홀(23a)과, p형 확산 영역(13b)의 일부 표면을 노출하는 콘택트 홀(23b)과, p형 분리 확산 영역(5)의 일부 표면을 노출하는 콘택트 홀(23c)과, 1쌍의 p형 확산 영역(31, 31)의 일부 표면을 노출하는 콘택트 홀(25d, 25d)이 형성되어 있다.
콘택트 홀(23a)을 통해 p형 확산 영역(9) 및 n+확산 영역(21)과 전기적으로 접속하도록 소스 전극으로 되는 배선층(25a)이 형성되어 있다. 콘택트 홀(23b)을 통해 p형 확산 영역(13b)과 전기적으로 접속하도록 드레인 전극으로 되는 배선층(25b)이 형성되어 있다. 콘택트 홀(23c)을 통해 p형 분리 확산 영역(5)과 전기적으로 접속하도록 배선층(25c)이 형성되어 있다. 콘택트 홀(23d, 23d)의 각각을 통해 p형 확산 영역(31, 31)의 각각에 전기적으로 접속하도록 배선층(25d, 25d)이 형성되어 있다. 이들 배선층(25a, 25b, 25c, 25d)은 예를 들면, 알루미늄으로 되어 있다.
배선층(25b와 25c)은 저항(27)을 개재하여 서로 전기적으로 접속되어 있다.
여기에서, 고내압 pch MOSFET(10A)는 150V이상의 내압을 갖고 있다. 즉, 고내압 pch MOSFET(10A)의 소스 영역(9)과 드레인 영역(13) 사이의 내압은 150V이상이다. 또한 이 내압을 확보하기 위해, p-확산 영역(13a)의 p형 확산 영역(13b)측의 단부로부터 게이트 전극(17)측의 단부까지의 거리 L(도 2 참조)은 50μm이상이다.
n+매립 확산 영역(7)은 적어도 제어 소자의 바로 밑의 영역에 존재하고, 바람직하게는 고내압 pch MOSFET(10A)의 소스 영역(9)의 바로 밑으로 연장하고 있다.
고내압 pch MOSFET(10A)는 제어 소자(30)보다도 n-에피텍셜층(3)의 단부측에 배치되어 있다. 또한, 고내압 pch MOSFET(10A)의 소스 영역(9)은 제어 소자측에 배치되어 있으며, 드레인 영역(13)은 p형 분리 영역(5)측에 배치되어 있다.
본 실시예의 반도체 장치의 동작에 대해 설명한다.
우선, 제어 소자(30) 등에 의해 구성되는 회로에 의해, 게이트 전극층(17)의 전위가 소스 전극(25a)의 전위에 대해 바이어스되고, 고내압 pch MOSFET(10A)는 온 상태로 된다. 이에 따라, 저항(27)에 전류가 흘러서, 전압 신호가 발생한다. 이와 같은 방법에 의해 레벨 쉬프트 다운 기능이 실현된다.
또한 본 실시예에서는 n-에피텍셜층(3)에 고내압이 인가되면, 도 2에 도시된 바와 같이 공핍 영역(50)(점선으로 둘러싸인 영역)이 생긴다. 이 공핍 영역(50)은 n-에피텍셜층(3)과 p형 분리 확산 영역(5)의 pn접합, n-에피텍셜층(3)과 p-실리콘 기판 영역(1)과의 pn접합 등으로부터 확장하며, n-에피텍셜층(3)의 외부 주변의 근방으로 확장한다. 이에 따라, 고내압 pch MOSFET(10A)의 게이트 전극(17)으로부터 드레인 영역(13)측은 p형 확산 영역(13b)의 일부를 제외하고 공핍 영역(50)으로 취해진다.
또한, 이와 같이 공핍 영역(50)이 생긴 경우에도, 게이트 전극층(17)에 전위를 인가하고, 그 바로 밑에 반전층을 형성시킴으로써, 고내압 pch MOSFET(10A)는 온 상태로 되어 정확하게 동작한다.
본 실시예의 반도체 장치에서는, 고내압 pch MOSFET(10A)와 제어 소자(30) 사이에 n-에피텍셜층(3)의 n형 영역만이 존재하게 된다. 즉, 고내압 pch MOSFET(10A)와 제어 소자(30) 사이에는 기판 전위 영역인 p형 분리 확산 영역(5)은 존재하지 않는다. 이 때문에, 고내압 pch MOSFET(10A)와 제어 소자(30)를 접속하는 배선층(고전위로 되는 게이트 전극층(17) 및 소스 전극(25a))이, 이 p형 분리 확산 영역(5)위를 통과하지 않는다. 이에 따라, 이 배선층이 p형 분리 확산 영역(5)위를 통과함으로써 공핍 영역의 연장을 방해하지 않는다. 그러므로, 이 배선층과 기판 사이의 절연층(23)의 막 두께를 두껍게 할 필요는 없다. 따라서, 그 절연층(23)의 성막 시간은 종래의 예보다 큰 폭으로 단축할 수 있고, 양호한 스루풋을 얻을 수 있다.
도 16과 도 17에 도시된 종래예에서는, 고내압 섬 영역의 단부 근방에는, 공핍 영역이 확장하기 때문에 소자를 배치하는 것이 불가능했다. 한편, 고내압 pch MOSFET는 게이트 전극층(17)로부터 드레인 영역(13)측을 적극적으로 공핍화시켜 높은 내압을 확보하고 있다. 이 때문에, 이 고내압 pch MOSFET는 고내압 섬 영역의 단부 근방에 배치하는 것이 가능하다. 그래서 본 실시예의 반도체 장치에서, 고내압 pch MOSFET(10A)는 고내압 섬 영역의 단부 근처, 즉 p형 분리 확산 영역(5)의 근방에 배치되어 있다.
이와 같이 본 실시예의 반도체 장치에서는, 고내압 pch MOSFET(10A)와 제어 소자(30)가 동일한 n-에피텍셜층(3)내에 형성되어 있으므로, 고내압 섬 영역과 별개로 고내압 pch MOSFET 형성 영역을 마련할 필요는 없다. 또한 종래예의 고내압 섬 영역을 확대하지 않고 고내압 pch MOSFET를 이 고내압 섬 영역내에 배치할 수 있다. 따라서, 칩 면적의 증대를 큰 폭으로 억제할 수 있다.
또한, 고내압 pch MOSFET(10A)와 제어 소자(30) 사이의 p형 분리 확산 영역(5)을 마련할 필요는 없으므로, 그 만큼 평면 점유 면적을 작게 할 수 있다.
또한, 도 16과 도 17에 도시된 종래예에서는, 고내압 pch MOSFET는 트랙 형상을 갖고 있으므로, 소스 영역(111)과 드레인 영역(113)의 대향 면적이 크게 되어 있다. 이 때문에, 도 4에 도시된 바와 같이 고내압 pch MOSFET(110)의 소스 영역 S과 드레인 영역 D로 구성되는 콘덴서의 기생 용량 C가 크게 되버리고 만다. 이에 따라, 소스 영역 S측 혹은 드레인 영역 D측의 전위가 변화함으로써 생기는 이 콘덴서의 충방전 전류(dV/dt 전류)가 신호 전류에 가까운 레벨에서 발생하여, 레벨 쉬프트 동작의 장애로 되었다.
이에 대해 본 실시예의 반도체 장치에서는, 도 1과 도 2에 도시된 바와 같이 고내압 pch MOSFET(10A)의 소스 영역(9)과 드레인 영역(13)은 직선 형상으로 대향하고 있다. 이 때문에, 고내압 pch MOSFET(10A)의 기생 용량을 작게 할 수 있다. 이에 따라, 고내압 pch MOSFET의 소스 영역(9)과 드레인 영역(13) 사이에 구성되는 콘덴서의 충방전 전류도 큰 폭으로 감소되고 정확한 소자의 동작을 실현할 수 있다.
또한, 본 실시예의 반도체 장치에서는, 고내압 pch MOSFET(10A)와 제어 소자 형성 영역 사이에 p형 분리 확산 영역(5)이 존재하지 않는다. 그러나, 항상 고내압 pch MOSFET의 소스 전위를 고내압 섬 영역의 섬 전위이하(n-에피텍셜층(3)의 전위 이하)의 관계가 되도록 설정함으로써, 고내압 pch MOSFET(10A)의 주 전류가 고내압 섬 영역 자체에 흐르는 것은 방지할 수 있다. 즉, 상술한 바와 같이 각 전위를 설정하므로써, 고내압 pch MOSFET(10A)와 제어 소자 형성 영역(30) 사이에 pn분리가 없어도, 전기적인 분리를 충분히 확보할 수 있다.
또한, 본 실시예에서, n+매립 확산 영역(7)이 제어 소자(30) 바로 밑의 영역에 위치하고 있다. 이 때문에, 고내압 pch MOSFET의 동작시에, 공핍 영역이 n+매립 확산 영역(7)과 p-실리콘 기판(1)의 pn접합부로부터 제어 소자(30)측으로 연장하는 것은 n+매립 확산 영역(7)에 의해 방지된다. 이에 따라, 제어 소자(30)의 소스/드레인 영역(31) 근방까지 공핍층이 연장하지 않음에 따라 제어 소자(30)가 펀치스루를 일으키는 등의 단점이 방지된다.
또한, 도 1과 도 2에서는, n-에피텍셜층(3)의 하부면에 접하도록 n+매립 확산 영역(7)이 마련된 구성에 대해 설명하였다. 그러나, 고내압 섬 영역을 형성하는 n형 영역(3)은 도 3에 도시된 바와 같이 n-영역(3a)과 n형 영역(3b)의 2층 구조로 되어 있어도 좋다. 이 경우, n형 영역(3b)은 고내압 섬 영역의 중앙부로서 제어 소자(30)가 형성되는 영역에 제공되어 있다. n-영역(3a)은 고내압 섬 영역에서 n형 영역(3b)의 주변을 둘러싸고 고내압 pch MOSFET(10A)의 드레인 영역(13)이 형성되는 영역에 배치되어 있다. 또한 n형 영역(3b)은 고내압 pch MOSFET의 소스 영역(9)의 바로 밑까지 연장해도 좋다.
도 3에 도시된 구성에서도, 제어 소자(30)가 비교적 높은 농도의 n형 영역(3)의 영역내에 형성되어 있으므로, 상술한 것과 동일하게 제어 소자가 펀치스루하는 것이 방지된다.
(실시예 2)
도 5와 도 6은 본 발명의 실시예 2에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 투시도 및 단면도이다.
도 5와 도 6을 참조하면, 본 실시예의 반도체 장치에서, 실시예 1의 구성에 n+확산 영역(19a)이 새롭게 제공되고, 고내압 pch IGBT(10B)가 구성되어 있다. 즉, 고내압 pch IGBT(10B)는 p형 확산 영역(11)과, p-확산 영역(13a)과, p형 확산 영역(13b)과, n+확산 영역(19a)과, 게이트 절연층(15)과, 게이트 전극층(17)에 의해 구성되어 있다.
이 n+확산 영역(19a)은 p형 확산 영역(13b)내의 기판 표면에 형성되어 있다. 그리고 전극(25b)은 n+확산 영역(19a)의 표면에만 접하고 있다.
또한, 이것 이외의 구성에 대해서는, 실시예 1과 동일하므로 동일 부재에 대해서는 동일 참조 부호를 붙여서 그 설명을 생략한다.
본 실시예에서는 도 5와 도 6에 도시된 구성으로 함으로써, 고내압 소자 pch IGBT로서 동작한다. 이하, 그 동작에 대해 설명한다.
우선, 제어 소자(30)로 구성되는 회로에 의해, 게이트 전극층(17)의 전위가 소스 전극(25a)의 전위에 대해 바이어스된다. 이에 따라, 게이트 전극층(17)의 바로 밑에 반전층이 형성되고, 홀 전류가 p-확산 영역(13a)을 통해 p형 확산 영역(13b)에 유입된다. 그리고 이 홀 전류가 n+확산 영역(19a)과 p형 확산 영역(13b)으로 이루어지는 pn접합을 순바이어스한다. 이에 따라, n-에피텍셜층(3)과 p형 확산 영역(13b)과 n+확산 영역(19a)으로 이루어지는 npn바이폴라 트랜지스터가 온 상태로 된다. 그리고 전자 전류는 n-에피텍셜층(3)을 통해 n+확산 영역(21)으로 흐른다.
이와 같이 고내압 소자를 IGBT 동작시킴으로써, 실시예 1에 대해 온 동작시의 온 전류를 크게 할 수 있다. 이 때문에, 고내압 소자의 소자 형성 영역을 실시예 1보다도 더욱 작게할 수 있게 된다.
또한 도 5와 도 6에 도시된 n+매립 확산 영역(7)을 제공하는 대신에, 도 7에 도시된 바와 같은 고내압 섬 영역을 형성하는 n형 영역을 n-영역(3a)과 n형 영역(3b)의 2층 구조로 해도 좋다.
(실시예 3)
도 8과 도 9는 실시예 3에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 투시도 및 단면도이다.
도 8과 도 9를 참조하면, 본 실시예의 반도체 장치에서는, 실시예 2에서의 전극(25b)을 p형 확산 영역(13b)과 n+확산 영역(19a)의 양쪽에 접속시키는 것이다.
또한, 이것 이외의 구성에 대해서는 실시예 2와 동일하므로, 동일 부재에 대해서는 동일 참조 부호를 붙여서 그 설명을 생략한다.
실시예 2에서는, p형 확산 영역(13b)이 플로팅 상태이다. 이 때문에, n-에피텍셜층(3)과 p형 확산 영역(13b)과 n+확산 영역(19b)로 이루어지는 npn바이폴라 트랜지스터의 전류 증폭율 hFE가 큰 경우, RESURF 효과에 의해 고내압이 얻어지기 전에, 이 npn바이폴라 트랜지스터의 BVCEO(베이스 오픈에서의 콜렉트 에미터 사이의 전압)에 의해 내압이 제한될 가능성이 있다. 또한, 실시예 2에서는, p형 확산 영역(11)과 p형 확산 영역(13) 사이의 기생 용량에 의해 생기는 큰 콘덴서의 충방전 전류(dV/dt 전류)에 의해 상술한 npn바이폴라 트랜지스터가 온 상태로 될 가능성도 있다.
이에 대해 본 실시예에서는, 전극(23b)이 n+확산 영역(19b)과 p형 확산 영역(13b)의 양쪽에 접속되어 있으므로, 상술한 바와 같은 문제점은 생기지 않는다.
단, 본 실시예에서 온동작은 실시예 2와 약간 상이하다. 구체적으로 본 실시예에서는, 홀 전류가 n+확산 영역(19b) 바로 밑의 p형 확산 영역(13b)을 흐를 때의 전압 강하에 의해 상술한 npn 바이폴라 트랜지스터가 온 상태로 된다. 따라서, IGBT 동작은 실시예 2보다 약하게 된다. 그러나, 이 결점은 n+확산 영역(19b)과 전극(25b)의 접속 구조를 더 개량하는 등의 방법에 의해 개선할 수 있다.
또한, 도 8과 도 9에 도시된 n+매립 확산 영역(7)을 마련하는 대신에, 도 10에 도시된 바와 같은 고내압 섬 영역을 형성하는 n형 영역(3)을 n-영역(3a)과 n형 영역(3b)의 2층 구조로 해도 좋다.
(실시예 4)
도 11은 본 발명의 실시예 4에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 도시하는 투시도이다. 또한 도 12는 도 11의 A-A'선을 따른 개략적인 단면도이다. 또한 도 11의 B-B'선을 따른 단면은 도 2에 도시된 구성과 동일하다.
도 2와 도 11과 도 12를 참조하면, p+실리콘 기판(1)의 표면에는 n-에피텍셜층(3)이 형성되어 있다. 이 n-에피텍셜층(3)의 하부면에 접하도록 n+매립 확산 영역(7)이 형성되어 있다. 이 n+에피텍셜층(3)은 기판 표면에서 p형 분리 확산 영역(5)에 의해 그 주위를 에워쌈으로써 고내압 섬 영역을 구성하고 있다.
본 실시예에서는, 이 고내압 섬 영역내에 고내압 pch MOSFET(10A)와, 고내압 nch MOSFET(50A)와, 이러한 트랜지스터를 제어하는 회로를 구성하는 제어 소자(30)가 형성되어 있다.
고내압 nch MOSFET(50A)는 고내압 섬 영역의 단부를 따라 고내압 pch MOSFET(10A)와 인접하도록 배치되어 있다. 이 고내압 nch MOSFET(50A)는 p형 확산 영역(51)과, n+확산 영역(53)과, 게이트 절연층(55)과, 게이트 전극층(57)을 갖고 있다. p형 확산 영역(51)은 n-에피텍셜층(3)의 표면에 선택적으로 형성되어 있다. 또한 n+확산 영역(53)은 p형 확산 영역(51)내의 표면에 형성되어 있다. 게이트 전극층(57)은 n+확산 영역(53)과 n-에피텍셜층(3) 사이에 P형 확산 영역(51)의 영역위에 게이트 절연층(55)을 개재하여 형성되어 있다. 이 고내압 nch MOSFET(50A)는 DMOSFET를 구성하고 있다.
또한, n+확산 영역(53)과 p형 확산 영역(51)의 양쪽에 콘택트 홀(23e)을 통해 전기적으로 접속하도록 전극(25e)이 형성되어 있다.
이 전극(25e)은 전극(25c)과 저항(27a)을 개재하여 전기적으로 접속되고, 전극(25b)과 저항(27b)을 개재하여 전기적으로 접속되어 있다. 또한 전극(25b)은 고내압 nch MOSFET(50A)의 게이트 전극층(57)과 전기적으로 접속되어 있다.
또한, 고내압 pch MOSFET(10A)와 제어 소자(30)의 구성에 대해서는, 도 1과 도 2에 도시된 실시예 1의 구성과 동일하므로, 동일 부재에 대해서는 동일 참조 부호를 붙여서 그 설명을 생략한다.
본 실시예에서 고내압 pch MOSFET(10A)의 동작은 상술한 실시예 1과 동일하나, 부가적인 동작이 수행된다. 실시예 1에서 기술된 바와 같이 고내압 pch MOSFET(10A)는 온 상태로 되는 것에 의해, 저항(27b)에 전압이 발생한다. 이 전압이 고내압 nch MOSFET(50A)의 게이트 전극층(57)에 인가되면, 이 게이트 전극층(57) 바로 밑의 p형 확산 영역(51)에 반전층이 생기고, 고내압 nch MOSFET(50A)가 온 상태로 된다. 고내압 nch MOSFET(50A)가 온 상태로 되므로, 저항(27a)에 전류가 흘러서 전류 신호가 발생한다. 이와 같은 방법으로 레벨 쉬프트 다운 기능이 실현된다.
본 실시예의 반도체 장치에서는, 고내압 pch MOSFET(10A)는 고내압 nch MOSFET(50A)의 게이트 전극층(57)을 구동하기 위해서만 사용되므로, 작은 평면 점유 면적내에서 형성될 수 있다. 또한, 고내압 nch MOSFET(50A)는 전자의 이동도가 홀보다 크게 되므로, 일반적으로 고내압 pch MOSFET(10A)의 평면 점유 면적과 동일한 면적으로 형성된 경우, 3배의 온전류가 흐를 수 있다. 따라서, 전체적으로 실시예 1보다 고내압 소자의 평면 점유 면적을 작게 할 수 있다.
또한, 모든 소자가 MOSFET 동작이므로, 실시예 2 및 3의 IGBT 동작보다 스피드를 빠르게 할 수 있다. 또한 바이폴라 동작을 하고 있는 부분이 없으므로, 기생 사이리스터(thyrister) 동작에 의한 래치업의 위험성도 작다.
또한 도 11과 도 12에 도시된 n+매립 확산 영역(7)을 마련하는 대신에, 도 13에 도시된 바와 같은 고내압 섬 영역을 형성하는 n형 영역(3)을 n-영역(3a)과 n형 영역(3b)의 2층 구조로 해도 좋다.
(실시예 5)
도 14는 본 발명의 실시예 5에서 레벨 쉬프트 구조를 형성하는 반도체 장치의 구성을 개략적으로 도시하는 단면도이다.
도 14를 참조하면, 본 실시예에서는 실시예 4와 동일한 고내압 소자로서 고내압 pch MOSFET(10A)와 고내압 nch MOSFET(50A)가 형성되어 있다. 그리고 본 실시예에서는 고내압 nch MOSFET(50A)가 고내압 pch MOSFET(10A)보다도 고내압 섬 단부측에 위치하고 있다. 또한 고내압 nch MOSFET(50A)의 소스/드레인 영역과 고내압 pch MOSFET(10A)의 소스/드레인 영역(9, 13)이 일직선상으로 배치되어 있다.
또한, nch MOSFET(50A)와 고내압 pch MOSFET(10A)의 각 구성에 대해서는 실시예 4에서 설명한 구성과 동일하므로, 동일 부재에 대해서는 동일 참조 부호를 붙여서 그 설명을 생략한다.
또한, 고내압 소자 전체의 동작에 대해서도, 실시예 4와 동일하다.
본 실시예에서는, 고내압 pch MOSFET(10A)의 소스/드레인 영역(9, 13)과 고내압 nch MOSFET(50A)의 소스/드레인 영역이 동일 직선상에 배치되도록 형성되어 있다. 이 때문에, 실시예 4보다 높은 내압 소자의 평면 점유 면적을 더욱 작게 할 수 있다.
또한, 고내압 섬 영역을 구성하는 n형 영역(3)은 도 15에 도시된 바와 같이 n-영역(3a)과 n형 영역(3b)의 2층 구조로 되어 있어도 좋다.
금번에 개시된 실시예는 모든 관점에서 예시적이고 제한적인 것은 아닌 것으로 고려되어야 한다. 본 발명의 범위는 상기한 설명이 아닌 특허 청구의 범위에 의해 나타나고, 특허 청구 범위와 동일한 의미 및 그 범위 내에서의 모든 변경이 포함되는 것이다.
본 발명의 반도체 장치에서는, 고내압 소자와 제어용 소자 사이에 제 1 도전형의 영역만이 존재하므로, 고내압 소자와 제어 소자를 접속하는 배선층이 제 1 도전형 영역과 제 2 도전형 영역의 pn접합부상에 위치하지 않는다. 이 때문에, 이 pn접합부에서 공핍층의 연장을 방해하지 않으므로 이 배선층과 기판 사이의 절연층의 막 두께를 두껍게 할 필요가 없다. 따라서, 이 절연층의 성막 시간은 종래의 예보다도 큰 폭으로 단축되고, 양호한 스루풋을 얻을 수 있다.
또한, 고내압 소자와 제어 소자를 동일한 불순물 영역에 형성하고 있으므로, 평면 점유 면적을 작게 할 수 있다. 따라서, 칩 면적의 증대를 억제할 수 있다.

Claims (3)

  1. 주 표면을 갖는 반도체 기판과,
    상기 반도체 기판의 주 표면에 형성된 제 1 도전형의 제 1 불순물 영역과,
    상기 주 표면에서 상기 제 1 불순물 영역의 주위를 둘러싸는 분리용의 제 2 도전형의 제 2 불순물 영역과,
    상기 반도체 기판의 주 표면에 형성되고, 150V이상의 내압을 갖는 고내압 소자와,
    상기 반도체 기판의 주 표면에 형성되고, 상기 고내압 소자를 제어하는 회로를 구성하는 제어용 소자를 포함하고,
    상기 고내압 소자와 상기 제어용 소자는 상기 제 1 불순물 영역내의 상기 주 표면에 형성되어 있으며,
    상기 고내압 소자와 상기 제어용 소자 사이의 상기 주 표면에 따른 영역에는 상기 제 1 불순물 영역의 제 1 도전형의 영역만이 존재하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 고내압 소자는 상기 주 표면에 서로 거리를 띄워 배치된 제 2 도전형의 1쌍의 제 3 불순물 영역과, 1쌍의 상기 제 3 불순물 영역 사이의 상기 주 표면상에 게이트 절연층을 개재하여 형성된 게이트 전극층을 갖는 고내압 절연 게이트 전계 효과 트랜지스터부를 포함하고,
    상기 고내압 절연 게이트 전계 효과 트랜지스터부의 1쌍의 상기 제 3 불순물 영역 사이의 내압은 150V이상인 반도체 장치.
  3. 제 2 항에 있어서,
    1쌍의 상기 제 3 불순물 영역의 한쪽은 상기 주 표면에 형성된 높은 불순물 농도 영역과, 상기 높은 불순물 농도 영역과 상기 게이트 전극층 사이의 상기 주 표면에 형성되고 상기 높은 불순물 농도 영역에 접하는 낮은 불순물 농도 영역을 갖고,
    상기 낮은 불순물 농도 영역의 상기 게이트 전극층측의 단부로부터 상기 높은 불순물 농도 영역측의 단부까지의 상기 주 표면에 따른 길이는 50μm이상인 반도체 장치.
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