JPH10321878A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH10321878A JPH10321878A JP6535098A JP6535098A JPH10321878A JP H10321878 A JPH10321878 A JP H10321878A JP 6535098 A JP6535098 A JP 6535098A JP 6535098 A JP6535098 A JP 6535098A JP H10321878 A JPH10321878 A JP H10321878A
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- layer
- semiconductor
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- impurity concentration
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Abstract
(57)【要約】
【課題】耐圧の確保、オン抵抗の低減化および横方向寸
法の微細化が容易な横形高耐圧ダイオードを提供する。 【解決手段】ｎ型ドリフト層４の底部にＳＩＰＯＳ膜３
を設け、かつｐ型アノード層５とｎ型カソード層１０と
で挟まれた領域のｎ型ドリフト層４の表面にｐ型リサー
フ層７を設ける。
法の微細化が容易な横形高耐圧ダイオードを提供する。 【解決手段】ｎ型ドリフト層４の底部にＳＩＰＯＳ膜３
を設け、かつｐ型アノード層５とｎ型カソード層１０と
で挟まれた領域のｎ型ドリフト層４の表面にｐ型リサー
フ層７を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧半導体装置
に係わり、特にＳＯＩ基板を用いた高耐圧半導体装置に
関する。
に係わり、特にＳＯＩ基板を用いた高耐圧半導体装置に
関する。
【０００２】
【従来の技術】高耐圧半導体素子と、その駆動回路や保
護回路などの周辺回路とを１つの基板に集積形成したい
わゆるパワーＩＣは、汎用インバータ、車載用ＩＣ、表
示装置用ドライバなどのパワーエレクトロニクス分野で
の利用が期待されている。パワーＩＣの作製に用いる基
板としては、素子間の絶縁分離が容易なＳＯＩ(Silicon
On Insulator)基板が便利である。
護回路などの周辺回路とを１つの基板に集積形成したい
わゆるパワーＩＣは、汎用インバータ、車載用ＩＣ、表
示装置用ドライバなどのパワーエレクトロニクス分野で
の利用が期待されている。パワーＩＣの作製に用いる基
板としては、素子間の絶縁分離が容易なＳＯＩ(Silicon
On Insulator)基板が便利である。
【０００３】図１２に、従来のＳＯＩ基板に形成した横
形高耐圧ダイオードの平面図を示す。また、図１３に、
図１２のＺ−Ｚ線に沿った断面図を示す。図１２、１３
において、８１は第１のシリコン基板を示しており、こ
の第１のシリコン基板８１上にはＳｉＯ2 膜８２を介し
てｎ型の第２のシリコン基板８３が設けられている。
形高耐圧ダイオードの平面図を示す。また、図１３に、
図１２のＺ−Ｚ線に沿った断面図を示す。図１２、１３
において、８１は第１のシリコン基板を示しており、こ
の第１のシリコン基板８１上にはＳｉＯ2 膜８２を介し
てｎ型の第２のシリコン基板８３が設けられている。
【０００４】これらのシリコン基板８１、ＳｉＯ2 膜８
２およびシリコン基板８３は、ＳＯＩ基板を構成してい
る。このＳＯＩ基板は、例えば、張り合わせ法やＳＩＭ
ＯＸ（Separation by IMplanted OXygen）法などの方法
を用いて形成される。
２およびシリコン基板８３は、ＳＯＩ基板を構成してい
る。このＳＯＩ基板は、例えば、張り合わせ法やＳＩＭ
ＯＸ（Separation by IMplanted OXygen）法などの方法
を用いて形成される。
【０００５】ｎ型の第２のシリコン基板（以下、ｎ型ド
リフト層という）８３の表面には、高不純物濃度のｐ型
アノード層８４およびｎ型カソード層８５がそれぞれ選
択的に形成されている。
リフト層という）８３の表面には、高不純物濃度のｐ型
アノード層８４およびｎ型カソード層８５がそれぞれ選
択的に形成されている。
【０００６】ｎ型ドリフト層８３上には層間絶縁膜８６
が形成され、この層間絶縁膜８６に形成されたコンタク
トホールを介してアノード電極８７、カソード電極８８
がそれぞれｐ型アノード層８４、ｎ型カソード層８５に
コンタクトしている。
が形成され、この層間絶縁膜８６に形成されたコンタク
トホールを介してアノード電極８７、カソード電極８８
がそれぞれｐ型アノード層８４、ｎ型カソード層８５に
コンタクトしている。
【０００７】また、ｐ型アノード層８４とｎ型カソード
層８５との間のｎ型ドリフト層８３の表面にはＬＯＣＯ
Ｓ（LOCal Oxidation of Silicon）膜８９が選択的に形
成されており、その分、カソード電極８８の引き出し電
極部８８ａ下の絶縁膜が厚くなり、耐圧の改善が図られ
ている。
層８５との間のｎ型ドリフト層８３の表面にはＬＯＣＯ
Ｓ（LOCal Oxidation of Silicon）膜８９が選択的に形
成されており、その分、カソード電極８８の引き出し電
極部８８ａ下の絶縁膜が厚くなり、耐圧の改善が図られ
ている。
【０００８】しかしながら、この種の横型高耐圧ダイオ
ードには、以下のような問題があった。すなわち、必要
な耐圧を確保するために、ｎ型ドリフト層８３を厚くす
る必要があり、しかもｎ型ドリフト層８３の不純物濃度
は一般に低いので、オン抵抗が高くなる。
ードには、以下のような問題があった。すなわち、必要
な耐圧を確保するために、ｎ型ドリフト層８３を厚くす
る必要があり、しかもｎ型ドリフト層８３の不純物濃度
は一般に低いので、オン抵抗が高くなる。
【０００９】また、このような素子では、逆バイアス電
圧の印加時に、ｐ型アノード層８４側の方がｎ型カソー
ド層８５側よりも電位が低くなる電位勾配が、ｎ型ドリ
フト層８３の表面（素子表面）に形成される。このた
め、微細化のために横方向の寸法を小さくすると、上記
電位勾配が大きくなり、素子表面での耐圧が低下する。
圧の印加時に、ｐ型アノード層８４側の方がｎ型カソー
ド層８５側よりも電位が低くなる電位勾配が、ｎ型ドリ
フト層８３の表面（素子表面）に形成される。このた
め、微細化のために横方向の寸法を小さくすると、上記
電位勾配が大きくなり、素子表面での耐圧が低下する。
【００１０】このため、耐圧の低下およびオン抵抗の増
加を防止でき、かつ素子表面の横方向寸法の増加させる
ことなく耐圧の劣化を防止できる高耐圧半導体装置の実
現が望まれていた。
加を防止でき、かつ素子表面の横方向寸法の増加させる
ことなく耐圧の劣化を防止できる高耐圧半導体装置の実
現が望まれていた。
【００１１】
【発明が解決しようとする課題】上述の如く、従来のＳ
ＯＩ基板に形成した高耐圧ダイオード（横形高耐圧ダイ
オード）は、耐圧を確保するために高抵抗のｎ型ドリフ
ト層を厚くする必要があり、オン抵抗が高いという問題
があった。また、微細化のために横方向寸法を小さくす
ると、素子表面での耐圧が低下するという問題があっ
た。
ＯＩ基板に形成した高耐圧ダイオード（横形高耐圧ダイ
オード）は、耐圧を確保するために高抵抗のｎ型ドリフ
ト層を厚くする必要があり、オン抵抗が高いという問題
があった。また、微細化のために横方向寸法を小さくす
ると、素子表面での耐圧が低下するという問題があっ
た。
【００１２】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、耐圧の低下およびオン
抵抗の増加を防止でき、かつ素子表面の横方向寸法の増
加および耐圧の劣化を防止できるＳＯＩ基板を用いた高
耐圧半導体装置を提供することにある。
ので、その目的とするところは、耐圧の低下およびオン
抵抗の増加を防止でき、かつ素子表面の横方向寸法の増
加および耐圧の劣化を防止できるＳＯＩ基板を用いた高
耐圧半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る高耐圧半導体装置（請求項１）は、絶
縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜
と、前記高抵抗膜上に形成された第１導電型の第１の半
導体層と、前記第１の半導体層の表面に形成された第２
導電型の第２の半導体層と、前記第１の半導体層の表面
に前記第２の半導体層と離れて形成され、前記第１の半
導体層の不純物濃度より高い不純物濃度を有する第１導
電型の第３の半導体層と、前記第２の半導体層と前記第
３の半導体層とで挟まれた領域の前記第１の半導体層の
表面に形成され、前記第２の半導体層より低い不純物濃
度を有する第２導電型のリサーフ層とを具備することを
特徴とする。
に、本発明に係る高耐圧半導体装置（請求項１）は、絶
縁膜と、前記絶縁膜上に形成された半絶縁性の高抵抗膜
と、前記高抵抗膜上に形成された第１導電型の第１の半
導体層と、前記第１の半導体層の表面に形成された第２
導電型の第２の半導体層と、前記第１の半導体層の表面
に前記第２の半導体層と離れて形成され、前記第１の半
導体層の不純物濃度より高い不純物濃度を有する第１導
電型の第３の半導体層と、前記第２の半導体層と前記第
３の半導体層とで挟まれた領域の前記第１の半導体層の
表面に形成され、前記第２の半導体層より低い不純物濃
度を有する第２導電型のリサーフ層とを具備することを
特徴とする。
【００１４】また、本発明に係る他の高耐圧半導体装置
（請求項２）は、絶縁膜と、前記絶縁膜上に形成された
半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第
１導電型の第１の半導体層と、前記第１の半導体層の表
面に形成された第２導電型の第２の半導体層と、前記第
１の半導体層の表面に前記第２の半導体層と離れて形成
され、前記第１の半導体層の不純物濃度より高い不純物
濃度を有する第１導電型の第３の半導体層と、前記第２
の半導体層と前記第３の半導体層とで挟まれた領域の前
記第１の半導体層の表面に形成され、前記第２の半導体
層より低い不純物濃度を有する第２導電型のリサーフ層
と、前記第２の半導体層の表面に形成された、前記第１
の半導体層の不純物濃度より高い不純物濃度を有する第
１導電型の第４の半導体層と、前記第４の半導体層と前
記第１の半導体層とで挟まれた領域の前記第２の半導体
層上に、ゲート絶縁膜を介して設けられたゲート電極と
を具備することを特徴とする。
（請求項２）は、絶縁膜と、前記絶縁膜上に形成された
半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第
１導電型の第１の半導体層と、前記第１の半導体層の表
面に形成された第２導電型の第２の半導体層と、前記第
１の半導体層の表面に前記第２の半導体層と離れて形成
され、前記第１の半導体層の不純物濃度より高い不純物
濃度を有する第１導電型の第３の半導体層と、前記第２
の半導体層と前記第３の半導体層とで挟まれた領域の前
記第１の半導体層の表面に形成され、前記第２の半導体
層より低い不純物濃度を有する第２導電型のリサーフ層
と、前記第２の半導体層の表面に形成された、前記第１
の半導体層の不純物濃度より高い不純物濃度を有する第
１導電型の第４の半導体層と、前記第４の半導体層と前
記第１の半導体層とで挟まれた領域の前記第２の半導体
層上に、ゲート絶縁膜を介して設けられたゲート電極と
を具備することを特徴とする。
【００１５】また、本発明に係る他の高耐圧半導体装置
（請求項３）は、絶縁膜と、前記絶縁膜上に形成された
半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第
１導電型の第１の半導体層と、前記第１の半導体層の表
面に形成された第２導電型の第２の半導体層と、前記第
１の半導体層の表面に前記第２の半導体層と離れて形成
され、前記第１の半導体層の不純物濃度より高い不純物
濃度を有する第１導電型の第３の半導体層と、前記第２
の半導体層と前記第３の半導体層とで挟まれた領域の前
記第１の半導体層の表面に形成され、前記第２の半導体
層より低い不純物濃度を有する第２導電型のリサーフ層
と、前記第２の半導体層の表面に形成された、前記第１
の半導体層の不純物濃度より高い不純物濃度を有する第
１導電型の第４の半導体層と、前記第４の半導体層と前
記第１の半導体層とで挟まれた領域の前記第２の半導体
層上に、ゲート絶縁膜を介して設けられたゲート電極
と、前記第１の半導体層の、前記第２および前記第３の
半導体層が形成される領域以外の領域に、トレンチによ
り絶縁分離されて形成された、少なくとも１つの半導体
素子が形成される半導体素子形成領域とを具備すること
を特徴とする。
（請求項３）は、絶縁膜と、前記絶縁膜上に形成された
半絶縁性の高抵抗膜と、前記高抵抗膜上に形成された第
１導電型の第１の半導体層と、前記第１の半導体層の表
面に形成された第２導電型の第２の半導体層と、前記第
１の半導体層の表面に前記第２の半導体層と離れて形成
され、前記第１の半導体層の不純物濃度より高い不純物
濃度を有する第１導電型の第３の半導体層と、前記第２
の半導体層と前記第３の半導体層とで挟まれた領域の前
記第１の半導体層の表面に形成され、前記第２の半導体
層より低い不純物濃度を有する第２導電型のリサーフ層
と、前記第２の半導体層の表面に形成された、前記第１
の半導体層の不純物濃度より高い不純物濃度を有する第
１導電型の第４の半導体層と、前記第４の半導体層と前
記第１の半導体層とで挟まれた領域の前記第２の半導体
層上に、ゲート絶縁膜を介して設けられたゲート電極
と、前記第１の半導体層の、前記第２および前記第３の
半導体層が形成される領域以外の領域に、トレンチによ
り絶縁分離されて形成された、少なくとも１つの半導体
素子が形成される半導体素子形成領域とを具備すること
を特徴とする。
【００１６】上記の高耐圧半導体装置において、前記リ
サーフ層は、前記第２の半導体層側の前記不純物濃度が
前記第３の半導体層側のそれよりも高い濃度勾配を有す
ることを特徴とする（請求項４）。
サーフ層は、前記第２の半導体層側の前記不純物濃度が
前記第３の半導体層側のそれよりも高い濃度勾配を有す
ることを特徴とする（請求項４）。
【００１７】また、前記リサーフ層が、前記第３の半導
体層を取り囲むように形成されていることを特徴とする
（請求項５）。また、前記リサーフ層の不純物濃度が、
前記第３の半導体層から前記第２の半導体層に向けて離
れるに従って高くなることを特徴とする（請求項６）。
体層を取り囲むように形成されていることを特徴とする
（請求項５）。また、前記リサーフ層の不純物濃度が、
前記第３の半導体層から前記第２の半導体層に向けて離
れるに従って高くなることを特徴とする（請求項６）。
【００１８】また、本発明の高耐圧半導体装置は、前記
第３の半導体層に接続され、前記第１の半導体層上の１
方向に延在する引き出し電極を更に有し、前記第２の半
導体層は、開放部を有するごとく前記第３の半導体層を
取り囲み、前記引き出し電極は前記開放部を通って前記
第２の半導体層より遠い位置まで引き出されていること
を特徴とする（請求項７）。
第３の半導体層に接続され、前記第１の半導体層上の１
方向に延在する引き出し電極を更に有し、前記第２の半
導体層は、開放部を有するごとく前記第３の半導体層を
取り囲み、前記引き出し電極は前記開放部を通って前記
第２の半導体層より遠い位置まで引き出されていること
を特徴とする（請求項７）。
【００１９】あるいは、前記第３の半導体層に接続さ
れ、前記第１の半導体層上の１方向に延在する引き出し
電極を更に有し、前記第２の半導体層は、開放部を有す
るごとく前記第３の半導体層を取り囲み、前記引き出し
電極は前記開放部を通って前記第２の半導体層より遠い
位置まで引き出され、前記半導体素子形成領域の前記半
導体素子に接続されるようにしてもよい（請求項８）。
れ、前記第１の半導体層上の１方向に延在する引き出し
電極を更に有し、前記第２の半導体層は、開放部を有す
るごとく前記第３の半導体層を取り囲み、前記引き出し
電極は前記開放部を通って前記第２の半導体層より遠い
位置まで引き出され、前記半導体素子形成領域の前記半
導体素子に接続されるようにしてもよい（請求項８）。
【００２０】さらに、本発明の高耐圧半導体装置は、前
記第１の半導体層上に形成された絶縁膜を更に有し、前
記絶縁膜は前記引き出し電極の少なくとも一部の下が、
その他の部分よりも厚く形成されていることを特徴とす
る（請求項９）。
記第１の半導体層上に形成された絶縁膜を更に有し、前
記絶縁膜は前記引き出し電極の少なくとも一部の下が、
その他の部分よりも厚く形成されていることを特徴とす
る（請求項９）。
【００２１】本発明によれば、高抵抗の第１の半導体層
の底部に半絶縁性の高抵抗膜が設けられているので、第
１の半導体層に印加される電圧を、高抵抗膜に効果的に
分担させることができ、第１の半導体層にかかる電圧を
低くできる。
の底部に半絶縁性の高抵抗膜が設けられているので、第
１の半導体層に印加される電圧を、高抵抗膜に効果的に
分担させることができ、第１の半導体層にかかる電圧を
低くできる。
【００２２】したがって、従来と同程度の耐圧で良い場
合には、第１の半導体層の不純物濃度を増加できるの
で、オン抵抗を容易に小さくすることができる。一方、
従来と同程度の厚さで良い場合には、耐圧の向上を図る
ことができる。さらには、第１の半導体層を薄くでき、
かつオン抵抗を小さくすることも可能となる。すなわ
ち、本発明によれば、耐圧の低下およびオン抵抗の増加
を防止できる。
合には、第１の半導体層の不純物濃度を増加できるの
で、オン抵抗を容易に小さくすることができる。一方、
従来と同程度の厚さで良い場合には、耐圧の向上を図る
ことができる。さらには、第１の半導体層を薄くでき、
かつオン抵抗を小さくすることも可能となる。すなわ
ち、本発明によれば、耐圧の低下およびオン抵抗の増加
を防止できる。
【００２３】また、第２の半導体層と第３の半導体層と
の間にリサーフ層が設けられているので、従来に比べ
て、第２の半導体層と第３の半導体層との間の素子表面
の横方向に形成される電位勾配を小さくできる。
の間にリサーフ層が設けられているので、従来に比べ
て、第２の半導体層と第３の半導体層との間の素子表面
の横方向に形成される電位勾配を小さくできる。
【００２４】したがって、素子表面の耐圧が従来と同程
度で良い場合には、素子表面の横方向寸法を小さくでき
る。一方、従来と同程度の横方向寸法で良い場合に、素
子表面の耐圧の向上を図ることができる。すなわち、本
発明によれば、素子表面の横方向寸法の増加および耐圧
の劣化を防止できる。
度で良い場合には、素子表面の横方向寸法を小さくでき
る。一方、従来と同程度の横方向寸法で良い場合に、素
子表面の耐圧の向上を図ることができる。すなわち、本
発明によれば、素子表面の横方向寸法の増加および耐圧
の劣化を防止できる。
【００２５】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。なお、以下の実施の形態で
は、第１導電型をｎ型、第２導電型をｐ型としている
が、逆の規定としてもよい。 （第1 の実施形態）図１は、本発明の第１の実施形態に
係る横型高耐圧ダイオードを示す摸式的な平面図であ
る。このダイオードの周辺には、他の半導体素子が形成
できる構造になっているが、他の素子の図示は省略され
ている。また、図２は、図１のＸ−Ｘ線に沿った断面図
である。図１の各構成部は、絶縁膜８，１１を省略した
形で表示されている。
の実施の形態を説明する。なお、以下の実施の形態で
は、第１導電型をｎ型、第２導電型をｐ型としている
が、逆の規定としてもよい。 （第1 の実施形態）図１は、本発明の第１の実施形態に
係る横型高耐圧ダイオードを示す摸式的な平面図であ
る。このダイオードの周辺には、他の半導体素子が形成
できる構造になっているが、他の素子の図示は省略され
ている。また、図２は、図１のＸ−Ｘ線に沿った断面図
である。図１の各構成部は、絶縁膜８，１１を省略した
形で表示されている。
【００２６】図１、２において、１は第１のシリコン基
板を示しており、この第１のシリコン基板１上にはＳｉ
Ｏ2 膜２、ＳＩＰＯＳ（Semi-Insulating POlycrystall
ineSilicon ）膜３を介してｎ型の第２のシリコン基板
４が設けられている。
板を示しており、この第１のシリコン基板１上にはＳｉ
Ｏ2 膜２、ＳＩＰＯＳ（Semi-Insulating POlycrystall
ineSilicon ）膜３を介してｎ型の第２のシリコン基板
４が設けられている。
【００２７】これらのシリコン基板１、ＳｉＯ2 膜２、
ＳＩＰＯＳ膜３およびシリコン基板４は、ＳＯＩ基板を
構成している。このＳＯＩ基板は、例えば、張り合わせ
法やＳＩＭＯＸ法などの方法を用いて形成される。
ＳＩＰＯＳ膜３およびシリコン基板４は、ＳＯＩ基板を
構成している。このＳＯＩ基板は、例えば、張り合わせ
法やＳＩＭＯＸ法などの方法を用いて形成される。
【００２８】張り合わせ法を用いて形成する場合であれ
ば、例えば、接着面が鏡面研磨されたシリコン基板１お
よびシリコン基板４を用意し、かつこれらのシリコン基
板１，４の一方の接着面側にはＳｉＯ2 膜２、ＳＩＰＯ
Ｓ膜３をあらかじめ形成しておき、研磨面同士を清浄な
雰囲気下で密着させ、所定の熱処理を加えることにより
一体化する。
ば、例えば、接着面が鏡面研磨されたシリコン基板１お
よびシリコン基板４を用意し、かつこれらのシリコン基
板１，４の一方の接着面側にはＳｉＯ2 膜２、ＳＩＰＯ
Ｓ膜３をあらかじめ形成しておき、研磨面同士を清浄な
雰囲気下で密着させ、所定の熱処理を加えることにより
一体化する。
【００２９】ｎ型の第２のシリコン基板（以下、ｎ型ド
リフト層という）４の表面には、高不純物濃度のｐ型ア
ノード層５およびｎ型カソード層６がそれぞれ選択的に
拡散形成されている。
リフト層という）４の表面には、高不純物濃度のｐ型ア
ノード層５およびｎ型カソード層６がそれぞれ選択的に
拡散形成されている。
【００３０】ｐ型アノード層５とｎ型カソード層６とで
挟まれた領域の高抵抗半導体層の表面には、ｐ型リサー
フ（Resurf）層７が選択的に拡散形成されている。ここ
で、ｎ型ドリフト層４の不純物濃度は１×１０15ｃｍ-3
程度、ｐ型リサーフ層７の不純物ドーズ量は１×１０12
ｃｍ-2程度である。
挟まれた領域の高抵抗半導体層の表面には、ｐ型リサー
フ（Resurf）層７が選択的に拡散形成されている。ここ
で、ｎ型ドリフト層４の不純物濃度は１×１０15ｃｍ-3
程度、ｐ型リサーフ層７の不純物ドーズ量は１×１０12
ｃｍ-2程度である。
【００３１】ｎ型ドリフト層４上には層間絶縁膜８が形
成され、この層間絶縁膜８に形成されたコンタクトホー
ルを介してアノード電極９、カソード電極１０がそれぞ
れｐ型アノード層５、ｎ型カソード層６にコンタクトし
ている。
成され、この層間絶縁膜８に形成されたコンタクトホー
ルを介してアノード電極９、カソード電極１０がそれぞ
れｐ型アノード層５、ｎ型カソード層６にコンタクトし
ている。
【００３２】また、ｐ型リサーフ７の表面にはＬＯＣＯ
Ｓ膜１１が選択的に形成されており、その分、カソード
電極１０の引き出し電極部１０ａ下の絶縁膜が厚くな
り、耐圧の改善が図られる。
Ｓ膜１１が選択的に形成されており、その分、カソード
電極１０の引き出し電極部１０ａ下の絶縁膜が厚くな
り、耐圧の改善が図られる。
【００３３】本実施例によれば、ｎ型ドリフト層４の底
部にＳＩＰＯＳ膜３が設けられているので、ｎ型ドリフ
ト層４の印加電圧をＳｉＯ2 膜２に効果的に分担させる
ことができ、ｎ型ドリフト層４にかかる電圧を低くでき
る。
部にＳＩＰＯＳ膜３が設けられているので、ｎ型ドリフ
ト層４の印加電圧をＳｉＯ2 膜２に効果的に分担させる
ことができ、ｎ型ドリフト層４にかかる電圧を低くでき
る。
【００３４】ＳＩＰＯＳ膜３は、一種のシールド板とし
て、シリコン基板１を通じての電界をシールドする効果
もある。これにより半導体装置の耐圧が向上する効果も
ある。したがって、従来と同程度の耐圧で良い場合に
は、ｎ型ドリフト層４の不純物濃度を増加できるので、
オン抵抗を容易に小さくできる。また、ｎ型ドリフト層
４を薄くできることから、素子間の分離が容易になる。
一方、従来と同程度の厚さで良い場合には、耐圧の向上
を図ることができる。さらには、ｎ型ドリフト層４を薄
く、かつオン抵抗を小さくすることも可能となる。すな
わち、本実施例によれば、耐圧の低下およびオン抵抗の
増加を防止できる。
て、シリコン基板１を通じての電界をシールドする効果
もある。これにより半導体装置の耐圧が向上する効果も
ある。したがって、従来と同程度の耐圧で良い場合に
は、ｎ型ドリフト層４の不純物濃度を増加できるので、
オン抵抗を容易に小さくできる。また、ｎ型ドリフト層
４を薄くできることから、素子間の分離が容易になる。
一方、従来と同程度の厚さで良い場合には、耐圧の向上
を図ることができる。さらには、ｎ型ドリフト層４を薄
く、かつオン抵抗を小さくすることも可能となる。すな
わち、本実施例によれば、耐圧の低下およびオン抵抗の
増加を防止できる。
【００３５】また、本実施例によれば、ｐ型アノード層
５とｎ型カソード層６とで挟まれた領域のｎ型ドリフト
層４の表面に設けられたｐ型リサーフ層７により、従来
に比べて、ｐ型アノード層５とｎ型カソード層６との間
の素子表面の横方向に形成される電位勾配が小さくな
る。言い換えれば、横方向の電界が従来よりも一様にな
る。
５とｎ型カソード層６とで挟まれた領域のｎ型ドリフト
層４の表面に設けられたｐ型リサーフ層７により、従来
に比べて、ｐ型アノード層５とｎ型カソード層６との間
の素子表面の横方向に形成される電位勾配が小さくな
る。言い換えれば、横方向の電界が従来よりも一様にな
る。
【００３６】したがって、素子表面の耐圧が従来と同程
度で良い場合には、素子表面の横方向寸法を小さくでき
る。一方、従来と同程度の横方向寸法で良い場合に、素
子表面の耐圧の向上を図ることができる。すなわち、本
実施例によれば、素子表面の横方向寸法の増加および耐
圧の低下を防止できる。
度で良い場合には、素子表面の横方向寸法を小さくでき
る。一方、従来と同程度の横方向寸法で良い場合に、素
子表面の耐圧の向上を図ることができる。すなわち、本
実施例によれば、素子表面の横方向寸法の増加および耐
圧の低下を防止できる。
【００３７】また、本実施例では、ｐ型アノード層５が
カソードの引き出し電極１０ａの下には設けられていな
い。図１２に示した従来の構造では、カソード電極に高
電圧が印加された場合、ｐ型アノード層５との交差部Ａ
で耐圧劣化を起こす可能性があるが、本実施例の構造で
は、ｐ型アノード層５がカソードの引き出し電極１０ａ
と交差しないため、耐圧劣化が生じない。したがって、
カソード引き出し電極１０ａを高電圧回路に接続するこ
とが可能になり、高耐圧パワーＩＣを実現できるように
なる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る横型高耐圧ダイオードを示す断面図である。なお、
図２と対応する部分には図２と同一符号を付してあり、
詳細な説明は省略する。
カソードの引き出し電極１０ａの下には設けられていな
い。図１２に示した従来の構造では、カソード電極に高
電圧が印加された場合、ｐ型アノード層５との交差部Ａ
で耐圧劣化を起こす可能性があるが、本実施例の構造で
は、ｐ型アノード層５がカソードの引き出し電極１０ａ
と交差しないため、耐圧劣化が生じない。したがって、
カソード引き出し電極１０ａを高電圧回路に接続するこ
とが可能になり、高耐圧パワーＩＣを実現できるように
なる。 （第２の実施形態）図３は、本発明の第２の実施形態に
係る横型高耐圧ダイオードを示す断面図である。なお、
図２と対応する部分には図２と同一符号を付してあり、
詳細な説明は省略する。
【００３８】本実施形態が第１の実施形態と異なる点
は、ｐ型リサーフ層が厚さ方向に段差を有することにあ
る。すなわち、カソード側のｐ型リサーフ層７K の不純
物濃度は相対的に低く、アノード側のｐ型リサーフ層７
A の不純物濃度は相対的に高くなっている。言い換えれ
ば、ｐ型リサーフ層は、その不純物濃度が、全体として
は、アノード側に向かって高くなるような濃度勾配を有
している。これにより、素子表面の横方向の寸法が同じ
であれば、第１の実施形態よりも、素子表面の横方向の
電位勾配が小さくなり、素子表面の耐圧がさらに向上す
る。また、同じ耐圧でよければ、さらに寸法を小さくで
きる。
は、ｐ型リサーフ層が厚さ方向に段差を有することにあ
る。すなわち、カソード側のｐ型リサーフ層７K の不純
物濃度は相対的に低く、アノード側のｐ型リサーフ層７
A の不純物濃度は相対的に高くなっている。言い換えれ
ば、ｐ型リサーフ層は、その不純物濃度が、全体として
は、アノード側に向かって高くなるような濃度勾配を有
している。これにより、素子表面の横方向の寸法が同じ
であれば、第１の実施形態よりも、素子表面の横方向の
電位勾配が小さくなり、素子表面の耐圧がさらに向上す
る。また、同じ耐圧でよければ、さらに寸法を小さくで
きる。
【００３９】図４に、本実施形態の横型高耐圧ダイオー
ドの変形例を示す。図３ではｐ型リサーフ層の不純物濃
度を、ｎ型カソード層６の中心に対して対称としたが、
図４に示すように、ｐ型アノード層が存在する側だけに
濃度勾配を設けても良い。この構造によっても、ｐ型ア
ノード層５とｎ型カソード層６の間の電位勾配は充分に
低減できる。
ドの変形例を示す。図３ではｐ型リサーフ層の不純物濃
度を、ｎ型カソード層６の中心に対して対称としたが、
図４に示すように、ｐ型アノード層が存在する側だけに
濃度勾配を設けても良い。この構造によっても、ｐ型ア
ノード層５とｎ型カソード層６の間の電位勾配は充分に
低減できる。
【００４０】また、本実施形態ではｐ型リサーフ層の厚
さ方向の段差を２段にしたが、ｐ型アノード層５に近い
方を高くしてn 型カソード層６に向けて順次低くなる、
３段以上の多段にしても良い。ｐ型リサーフ層の段差の
段数が多いほど、ｐ型層アノード層５とｎ型カソード層
６の間の電位勾配をなだらかにする効果はより高くな
る。 （第３の実施形態）図５は、本発明の第３の実施形態に
係る横型高耐圧ＭＯＳＦＥＴの平面図である。また、図
６は、図５のＹ−Ｙ線に沿った断面図である。なお、図
５には、トレンチ溝２８で分離された高耐圧側回路形成
領域２９も示してある。図２と対応する部分には図２と
同一符号を付してある。
さ方向の段差を２段にしたが、ｐ型アノード層５に近い
方を高くしてn 型カソード層６に向けて順次低くなる、
３段以上の多段にしても良い。ｐ型リサーフ層の段差の
段数が多いほど、ｐ型層アノード層５とｎ型カソード層
６の間の電位勾配をなだらかにする効果はより高くな
る。 （第３の実施形態）図５は、本発明の第３の実施形態に
係る横型高耐圧ＭＯＳＦＥＴの平面図である。また、図
６は、図５のＹ−Ｙ線に沿った断面図である。なお、図
５には、トレンチ溝２８で分離された高耐圧側回路形成
領域２９も示してある。図２と対応する部分には図２と
同一符号を付してある。
【００４１】ｎ型ドリフト層４の表面には、ｐ型ベース
層２１が選択的に形成され、このｐ型ベース層２１の表
面には、高不純物濃度のｎ型ソース拡散層２２が選択的
に形成されている。また、ｎ型ドリフト層４の表面には
ｐ型ベース層２１と離れて高不純物濃度のｎ型ドレイン
拡散層２３が選択的に形成されている。
層２１が選択的に形成され、このｐ型ベース層２１の表
面には、高不純物濃度のｎ型ソース拡散層２２が選択的
に形成されている。また、ｎ型ドリフト層４の表面には
ｐ型ベース層２１と離れて高不純物濃度のｎ型ドレイン
拡散層２３が選択的に形成されている。
【００４２】ｐ型ベース層２１とｎ型ドレイン層２３と
で挟まれた領域のｎ型ドリフト層４の表面には、ｐ型リ
サーフ層７が選択的に拡散形成されている。ｎ型ソース
層２２とｐ型ドリフト層４とで挟まれたｐ型ベース層２
１上には、ゲート絶縁膜２４を介してゲート電極２５が
配設されている。
で挟まれた領域のｎ型ドリフト層４の表面には、ｐ型リ
サーフ層７が選択的に拡散形成されている。ｎ型ソース
層２２とｐ型ドリフト層４とで挟まれたｐ型ベース層２
１上には、ゲート絶縁膜２４を介してゲート電極２５が
配設されている。
【００４３】ｎ型ドリフト層４上には層間絶縁膜８が形
成され、この層間絶縁膜８に形成されたコンタクトホー
ルを介してソース電極２６、ドレイン電極２７がそれぞ
れｎ型ソース層２２、ｎ型ドレイン層２３にコンタクト
している。２７ａは、ドレイン電極引き出し線であり、
高耐圧回路形成領域２９の半導体素子に接続される。
成され、この層間絶縁膜８に形成されたコンタクトホー
ルを介してソース電極２６、ドレイン電極２７がそれぞ
れｎ型ソース層２２、ｎ型ドレイン層２３にコンタクト
している。２７ａは、ドレイン電極引き出し線であり、
高耐圧回路形成領域２９の半導体素子に接続される。
【００４４】本実施形態でも、第１の実施形態と同様の
効果が得られる。すなわち、絶縁層２の上にＳＩＰＯＳ
層３が設けられているので、ＭＯＳＦＥＴの耐圧を高く
することができる。また、ｐ型リサーフ層７を設けてい
るので、ドレイン・ソース間の電位勾配を小さくするこ
とができる。ｐ型リサーフ層７は、図７、８に示すよう
に、第２の実施形態と同様な段差を設けても良い。ま
た、ｎ型ソース層２２とドレイン電極２７の引き出し線
２７ａが交差していないので、ドレイン電極２７に高電
位を与えることができる。さらに、高耐圧ＭＯＳＦＥＴ
と高耐圧回路形成領域２９がトレンチ溝によって分離さ
れ、互いに電気的な影響を与えないため、高耐圧パワー
ＩＣが容易に実現できるようになる。
効果が得られる。すなわち、絶縁層２の上にＳＩＰＯＳ
層３が設けられているので、ＭＯＳＦＥＴの耐圧を高く
することができる。また、ｐ型リサーフ層７を設けてい
るので、ドレイン・ソース間の電位勾配を小さくするこ
とができる。ｐ型リサーフ層７は、図７、８に示すよう
に、第２の実施形態と同様な段差を設けても良い。ま
た、ｎ型ソース層２２とドレイン電極２７の引き出し線
２７ａが交差していないので、ドレイン電極２７に高電
位を与えることができる。さらに、高耐圧ＭＯＳＦＥＴ
と高耐圧回路形成領域２９がトレンチ溝によって分離さ
れ、互いに電気的な影響を与えないため、高耐圧パワー
ＩＣが容易に実現できるようになる。
【００４５】ここで、本実施形態の高耐圧ＭＯＳＦＥＴ
の応用例について、より詳細に説明する。図９は，負荷
３６に対してスイッチング素子（ＩＧＢＴ）３１が高電
位（ＶB ）側に接続される電力回路における、高電位側
の駆動回路の概略的な回路図である。ＭＯＳＦＥＴ３３
は、低電位部のロジック回路（不図示）からの入力信号
（ＩＮ）を高電位部３４に伝達するレベルシフト用の高
耐圧ＭＯＳＦＥＴで、本実施形態のＭＯＳＦＥＴが使用
される。ＭＯＳＦＥＴ３３にロジック回路からローレベ
ルの信号が入力した場合、高電位部３４内のインバータ
チェイン３７によって, ＩＧＢＴ３１のゲートとソース
間を短絡するため、ＩＧＢＴ３１はオフしたままであ
る。このとき、ＩＧＢＴ３１のソースは、グランドレベ
ルにあるため、数Ｖのロジック電源ＶCCから、高耐圧ブ
ートストラップダイオード３２を通して、ブートストラ
ップキャパシタＣB に電荷が蓄積される。
の応用例について、より詳細に説明する。図９は，負荷
３６に対してスイッチング素子（ＩＧＢＴ）３１が高電
位（ＶB ）側に接続される電力回路における、高電位側
の駆動回路の概略的な回路図である。ＭＯＳＦＥＴ３３
は、低電位部のロジック回路（不図示）からの入力信号
（ＩＮ）を高電位部３４に伝達するレベルシフト用の高
耐圧ＭＯＳＦＥＴで、本実施形態のＭＯＳＦＥＴが使用
される。ＭＯＳＦＥＴ３３にロジック回路からローレベ
ルの信号が入力した場合、高電位部３４内のインバータ
チェイン３７によって, ＩＧＢＴ３１のゲートとソース
間を短絡するため、ＩＧＢＴ３１はオフしたままであ
る。このとき、ＩＧＢＴ３１のソースは、グランドレベ
ルにあるため、数Ｖのロジック電源ＶCCから、高耐圧ブ
ートストラップダイオード３２を通して、ブートストラ
ップキャパシタＣB に電荷が蓄積される。
【００４６】一方、ロジック入力信号ＩＮがハイレベル
の場合、バイポーラ素子からなる高電流ミラー回路３８
により、ＩＧＢＴ３１のゲートに電流が流れてゲート電
圧が上昇し、ＩＧＢＴ３１がオンする。このとき、ソー
スの電位は数百Ｖから数千Ｖの高電位となり、ブートス
トラップダイオード３２に逆バイアスがかかり、ブート
ストラップダイオード３２からキャパシタ３５に流れ込
んでいた電流は、逆に抵抗３０を通じてレベルシフトＭ
ＯＳＦＥＴ３３に流れ出す。従って、これらの高耐圧素
子を１チップに集積してパワーＩＣを構成する場合は、
他の回路に影響を及ぼさないように、それぞれの素子若
しくは素子領域は、トレンチ溝で絶縁分離されねばなら
ない。
の場合、バイポーラ素子からなる高電流ミラー回路３８
により、ＩＧＢＴ３１のゲートに電流が流れてゲート電
圧が上昇し、ＩＧＢＴ３１がオンする。このとき、ソー
スの電位は数百Ｖから数千Ｖの高電位となり、ブートス
トラップダイオード３２に逆バイアスがかかり、ブート
ストラップダイオード３２からキャパシタ３５に流れ込
んでいた電流は、逆に抵抗３０を通じてレベルシフトＭ
ＯＳＦＥＴ３３に流れ出す。従って、これらの高耐圧素
子を１チップに集積してパワーＩＣを構成する場合は、
他の回路に影響を及ぼさないように、それぞれの素子若
しくは素子領域は、トレンチ溝で絶縁分離されねばなら
ない。
【００４７】図１０は，上記のパワーＩＣの構成例の１
例を示す摸式的な平面図である。高耐圧ブートストラッ
プダイオード３２、高耐圧レベルシフトＭＯＳＦＥＴ３
３、高耐圧回路部３４が１チップ上に形成され、これら
の素子はそれぞれトレンチ３９で絶縁分離されている。
ブートストラップダイオード３２には、第１あるいは第
２の実施形態の高耐圧ダイオードが使用でき、レベルシ
フトＭＯＳＦＥＴ３３には、第３の実施形態の高耐圧Ｍ
ＯＳＦＥＴが使用できる。このような構成をとること
で、高耐圧ＩＣを容易に実現できる。
例を示す摸式的な平面図である。高耐圧ブートストラッ
プダイオード３２、高耐圧レベルシフトＭＯＳＦＥＴ３
３、高耐圧回路部３４が１チップ上に形成され、これら
の素子はそれぞれトレンチ３９で絶縁分離されている。
ブートストラップダイオード３２には、第１あるいは第
２の実施形態の高耐圧ダイオードが使用でき、レベルシ
フトＭＯＳＦＥＴ３３には、第３の実施形態の高耐圧Ｍ
ＯＳＦＥＴが使用できる。このような構成をとること
で、高耐圧ＩＣを容易に実現できる。
【００４８】図１１は、第１の実施形態の高耐圧ダイオ
ードにおいて、ＳｉＯ2 膜２の厚さＴoxを、図示の数値
に変化させた場合の、ＳＩＰＯＳ膜有無によるブレーク
ダウン電圧を比較した図である。ＣＡＳＥ １およびＣ
ＡＳＥ ２におけるＳＩＰＯＳ膜の厚さは、いずれも
０．８μｍである。ＳＩＰＯＳ膜を使用すれば、ＳｉＯ
2 膜の厚さが０．８μｍであっても６００Ｖ程度の耐圧
が得られ、ＳｉＯ2 膜の厚さを２μｍとすると、１３０
０Ｖ程度の耐圧が得られる。
ードにおいて、ＳｉＯ2 膜２の厚さＴoxを、図示の数値
に変化させた場合の、ＳＩＰＯＳ膜有無によるブレーク
ダウン電圧を比較した図である。ＣＡＳＥ １およびＣ
ＡＳＥ ２におけるＳＩＰＯＳ膜の厚さは、いずれも
０．８μｍである。ＳＩＰＯＳ膜を使用すれば、ＳｉＯ
2 膜の厚さが０．８μｍであっても６００Ｖ程度の耐圧
が得られ、ＳｉＯ2 膜の厚さを２μｍとすると、１３０
０Ｖ程度の耐圧が得られる。
【００４９】なお、本発明は上記実施形態に限定される
ものではない。例えば、上記実施形態では、ＳＯＩ基板
を用いた高耐圧半導体装置として、ダイオードとＭＯＳ
ＦＥＴの場合について説明したが、本発明は他の高耐圧
半導体装置、例えば、ＩＧＢＴ（ＩＥＧＴ）にも適用で
きる。
ものではない。例えば、上記実施形態では、ＳＯＩ基板
を用いた高耐圧半導体装置として、ダイオードとＭＯＳ
ＦＥＴの場合について説明したが、本発明は他の高耐圧
半導体装置、例えば、ＩＧＢＴ（ＩＥＧＴ）にも適用で
きる。
【００５０】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ＯＩ基板の半導体層の底部に高抵抗膜を設け、かつＳＯ
Ｉ基板の半導体層の表面にリサーフ層を設けることによ
り、耐圧の低下およびオン抵抗の増加を防止でき、かつ
素子表面の横方向寸法の増加および耐圧の劣化を防止で
きる高耐圧半導体装置を実現できるようになる。
ＯＩ基板の半導体層の底部に高抵抗膜を設け、かつＳＯ
Ｉ基板の半導体層の表面にリサーフ層を設けることによ
り、耐圧の低下およびオン抵抗の増加を防止でき、かつ
素子表面の横方向寸法の増加および耐圧の劣化を防止で
きる高耐圧半導体装置を実現できるようになる。
【図１】本発明の第１の実施形態に係る横型高耐圧ダイ
オードの平面図。
オードの平面図。
【図２】図１のＸ−Ｘ線に沿った断面図。
【図３】本発明の第２の実施形態に係る横型高耐圧ダイ
オードの断面図。
オードの断面図。
【図４】図３の横型高耐圧ダイオードの変形例を示す断
面図。
面図。
【図５】本発明の第３の実施例に係る横型高耐圧ＭＯＳ
ＦＥＴの平面図。
ＦＥＴの平面図。
【図６】図５のＹ−Ｙ線に沿った断面図。
【図７】図６の高耐圧ダイオードの変形例を示す断面
図。
図。
【図８】図７の高耐圧ダイオードのさらに他の変形例を
示す断面図。
示す断面図。
【図９】負荷に対してスイッチング素子が高電位側にあ
るパワーＩＣの、高電位側駆動回路の一例を示す回路
図。
るパワーＩＣの、高電位側駆動回路の一例を示す回路
図。
【図１０】図９のパワーＩＣの構成の一例を示す平面
図。
図。
【図１１】第１の実施形態の高耐圧ダイオードの高抵抗
膜の効果を示す特性図。
膜の効果を示す特性図。
【図１２】従来の横型高耐圧ダイオードの平面図。
【図１３】図１２のＺ−Ｚ線に沿った断面図。
１…シリコン基板 ２…ＳｉＯ2 膜（絶縁膜） ３…ＳＩＰＯＳ膜（高抵抗膜） ４…ｎ型ドリフト層（第１導電型の高抵抗半導体層） ５…ｐ型アノード層（第２導電型の第１の半導体層） ６…ｎ型カソード層（第１導電型の第２の半導体層） ７，７A ，７K …ｐ型リサーフ層 ８…層間絶縁膜 ９…アノード電極 １０…カソード電極 １０ａ…カソード電極の引き出し電極 １１…ＬＯＣＯＳ酸化膜 ２１…ｐ型ベース層（第２導電型の第１の半導体層） ２２…ｎ型ソース拡散層（第１導電型の第３の半導体
層） ２３…ｎ型ドレイン拡散層 ２４…ゲート絶縁膜 ２５…ゲート電極 ２６…ソース電極 ２７…ドレイン電極 ２８…トレンチ溝 ２９…高耐圧回路形成領域
層） ２３…ｎ型ドレイン拡散層 ２４…ゲート絶縁膜 ２５…ゲート電極 ２６…ソース電極 ２７…ドレイン電極 ２８…トレンチ溝 ２９…高耐圧回路形成領域
Claims (9)
- 【請求項１】 絶縁膜と、 前記絶縁膜上に形成された半絶縁性の高抵抗膜と、 前記高抵抗膜上に形成された第１導電型の第１の半導体
層と、 前記第１の半導体層の表面に形成された第２導電型の第
２の半導体層と、 前記第１の半導体層の表面に前記第２の半導体層と離れ
て形成され、前記第１の半導体層の不純物濃度より高い
不純物濃度を有する第１導電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とで挟まれた
領域の前記第１の半導体層の表面に形成され、前記第２
の半導体層より低い不純物濃度を有する第２導電型のリ
サーフ層と、 を具備することを特徴とする高耐圧半導体装置。 - 【請求項２】 絶縁膜と、 前記絶縁膜上に形成された半絶縁性の高抵抗膜と、 前記高抵抗膜上に形成された第１導電型の第１の半導体
層と、 前記第１の半導体層の表面に形成された第２導電型の第
２の半導体層と、 前記第１の半導体層の表面に前記第２の半導体層と離れ
て形成され、前記第１の半導体層の不純物濃度より高い
不純物濃度を有する第１導電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とで挟まれた
領域の前記第１の半導体層の表面に形成され、前記第２
の半導体層より低い不純物濃度を有する第２導電型のリ
サーフ層と、 前記第２の半導体層の表面に形成された、前記第１の半
導体層の不純物濃度より高い不純物濃度を有する第１導
電型の第４の半導体層と、 前記第４の半導体層と前記第１の半導体層とで挟まれた
領域の前記第２の半導体層上に、ゲート絶縁膜を介して
設けられたゲート電極と、を具備することを特徴とする
高耐圧半導体装置。 - 【請求項３】 絶縁膜と、 前記絶縁膜上に形成された半絶縁性の高抵抗膜と、 前記高抵抗膜上に形成された第１導電型の第１の半導体
層と、 前記第１の半導体層の表面に形成された第２導電型の第
２の半導体層と、 前記第１の半導体層の表面に前記第２の半導体層と離れ
て選択的に形成され、 前記第１の半導体層の不純物濃度より高い不純物濃度を
有する第１導電型の第３の半導体層と、 前記第２の半導体層と前記第３の半導体層とで挟まれた
領域の前記第１の半導体層の表面に形成され、前記第２
の半導体層より低い不純物濃度を有する第２導電型のリ
サーフ層と、 前記第２の半導体層の表面に形成された、前記第１の半
導体層の不純物濃度より高い不純物濃度を有する第１導
電型の第４の半導体層と、 前記第４の半導体層と前記第１の半導体層とで挟まれた
領域の前記第２の半導体層上に、ゲート絶縁膜を介して
設けられたゲート電極と、 前記第１の半導体層の、前記第２および前記第３の半導
体層が形成される領域以外の領域に、トレンチにより絶
縁分離されて形成された、少なくとも１つの半導体素子
が形成される半導体素子形成領域と、を具備することを
特徴とする高耐圧半導体装置。 - 【請求項４】 前記リサーフ層は、前記第２の半導体層
側の前記不純物濃度が前記第３の半導体層側のそれより
も高い濃度勾配を有することを特徴とする請求項１、
２，３のいずれかに記載の高耐圧半導体装置。 - 【請求項５】 前記リサーフ層が、前記第３の半導体層
を取り囲むように形成されていることを特徴とする請求
項１、２，３のいずれかに記載の高耐圧半導体装置。 - 【請求項６】 前記リサーフ層の不純物濃度が、前記第
３の半導体層から前記第２の半導体層に向けて離れるに
従って高くなることを特徴とする請求項５に記載の高耐
圧半導体装置。 - 【請求項７】 前記第３の半導体層に接続され、前記第
１の半導体層上の１方向に延在する引き出し電極を更に
有し、 前記第２の半導体層は、開放部を有するごとく前記第３
の半導体層を取り囲み、前記引き出し電極は前記開放部
を通って前記第２の半導体層より遠い位置まで引き出さ
れていることを特徴とする請求項１、２，３のいずれか
に記載の高耐圧半導体装置。 - 【請求項８】 前記第３の半導体層に接続され、前記第
１の半導体層上の１方向に延在する引き出し電極を更に
有し、 前記第２の半導体層は、開放部を有するごとく前記第３
の半導体層を取り囲み、前記引き出し電極は前記開放部
を通って前記第２の半導体層より遠い位置まで引き出さ
れ、前記半導体素子形成領域の前記半導体素子に接続さ
れることを特徴とする請求項３に記載の高耐圧半導体装
置。 - 【請求項９】 前記第１の半導体層上に形成された絶縁
膜を更に有し、前記絶縁膜は前記引き出し電極の少なく
とも一部の下が、その他の部分よりも厚く形成されてい
ることを特徴とする請求項１、２，３のいずれかに記載
の高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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