JP2015090952A - 横型半導体装置とその製造方法 - Google Patents

Abstract

【課題】残留キャリアを効率的に排出可能な環状レイアウトを有する横型半導体装置を提供すること。【解決手段】横型ダイオード１は、半導体上層４とカソード配線２２とアノード配線２６を備えている。半導体上層４は、カソード配線２２に接続されているカソード領域１２と、カソード領域１２の周囲を一巡して配置されているとともにアノード配線２６に接続されているアノード領域１６を有している。カソード配線２２は、アノード領域１６を越えて伸びており、表面に複数の凸部２２ｂが形成されている。【選択図】図１

Description

本明細書で開示される技術は、環状レイアウトを有する横型半導体装置及びその製造方法に関する。

特許文献１及び特許文献２に、横型半導体装置の一例である横型ダイオードが開示されている。横型ダイオードは、半導体層に形成されているカソード領域及びアノード領域を備えている。アノード領域は、カソード領域の周囲を一巡して配置されている。これにより、カソード領域とアノード領域は、環状レイアウトを構成している。カソード領域にはカソード配線が接続されており、アノード領域にはアノード配線が接続されている。カソード配線は、アノード領域を越えて伸びており、側方に引き出されている。

特開平６−５８４２号公報 特開２０００−２２１７５号公報

この種の横型ダイオードでは、動作周波数が増加している。このため、逆回復時に、横型ダイオードの半導体層にサージ電圧が印加され、アバランシェ現象によって半導体層内に多量のキャリアが発生する。残留キャリアの増大は、横型ダイオードの耐量を低下させる。このため、アバランシェ現象で発生した残留キャリアを効率的に排出することが望まれている。

しかしながら、横型ダイオードでは、環状パターンのアノード領域との接触範囲の偏りを抑えるために、環状パターンのアノード領域に沿ってアノード配線が配設されている。このため、カソード領域に接続されるカソード配線の配設パターンは、アノード配線の配設パターンに制限され、幅狭に形成されている。このような幅狭なアノード配線では、残留キャリアを効率的に排出することが難しい。特に、横型ダイオードの小型化が進むと、配線の幅がさらに狭くなり、残留キャリアの効率的な排出がさらに難しくなる。

本明細書で開示される技術は、残留キャリアを効率的に排出可能な環状レイアウトを有する横型半導体装置及びその製造方法を提供することを目的としている。

本明細書で開示される横型半導体装置の一実施形態は、半導体層と第１配線と第２配線を備えている。半導体層は、中心領域及び環状領域を有する。中心領域は、第１配線に接続されている。環状領域は、第１領域の周囲を一巡して配置されており、第２配線に接続されている。第１配線は、環状領域を越えて伸びており、表面に複数の凸部が形成されている。

上記実施形態の横型半導体装置では、中心領域に接続される第１配線の表面に凸部が形成されている。このため、第１配線の表面積が増大し、表皮効果によって残留キャリアを効率よく排出することができる。

本明細書では、上記実施形態の横型半導体装置の製造方法も提供される。この製造方法は、インクジェット法を利用して、第１配線の表面に複数の凸部を形成する工程を備える。インクジェット法を利用することにより、複数の凸部が簡単に形成される。

図１は、図３のI-I線に対応した要部断面図を模式的に示す。 図２は、図３のII-II線に対応した要部断面図を模式的に示す。 図３は、本実施例の横型ダイオードの要部平面図を模式的に示す。 図４は、本実施例の横型ダイオードの半導体層の要部平面図を模式的に示す（即ち、半導体層の表面に設けられている配線、ＬＯＣＯＳ酸化膜及び層間絶縁膜を取り除いた状態である）。 図５は、変形例の横型ダイオードの要部平面図を模式的に示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

（第１特徴）本明細書で開示される横型半導体装置の一実施形態は、半導体層と第１配線と第２配線を備えている。半導体層は、中心領域及び環状領域を有する。中心領域は、第１配線に接続されている。環状領域は、中心領域の周囲を一巡して配置されており、第２配線に接続されている。第１配線は、環状領域を越えて伸びており、表面に複数の凸部が形成されている。ここで、横型半導体装置の種類は、特に限定されるものではない。具体的には、横型半導体装置の一例には、横型ダイオード、横型ＭＯＳＦＥＴ、横型ＩＧＢＴが含まれる。中心領域及び環状領域は、半導体層内の特定の範囲又は半導体層の表面の特定の範囲によって定義される。典型的には、中心領域及び環状領域は、半導体層内の拡散領域によって定義される。例えば、横型半導体装置が横型ダイオードの場合、中心領域がｎ型のカソード領域を含んでいてもよく、環状領域がｐ型のアノード領域を含んでいてもよい。横型半導体装置が横型ＭＯＳＦＥＴの場合、中心領域がｎ型のドレイン領域を含んでいてもよく、環状領域がｎ型のソース領域及びｐ型のボディ領域を含んでいてもよい。横型半導体装置が横型ＩＧＢＴの場合、中心領域がｐ型のコレクタ領域を含んでいてもよく、環状領域がｎ型のエミッタ領域及びｐ型のベース領域を含んでいてもよい。また、環状領域のパターンは、特に限定されるものではない。具体的には、環状領域のパターンの一例には、円形状、トラック状、多角形状が含まれる。

（第２特徴）上記実施形態の横型半導体装置では、複数の凸部の各々が、一方向に沿って平行に伸びている部分を含んでいてもよい。この実施形態によると、凸部を画定する表面が一方向に沿って平行に伸びている。このため、表皮効果によってこの表面を電流が低抵抗で流れることができるので、半導体層内の残留キャリアが効率的に排出される。

（第３特徴）上記実施形態の横型半導体装置では、複数の凸部の各々が、第１配線の長手方向に沿って平行に伸びている部分を含んでいてもよい。この実施形態によると、凸部の表面を流れる電流が、第１配線の引き出し方向に沿って流れるので、半導体層内の残留キャリアが効率的に排出される。

（第４特徴）上記実施形態の横型半導体装置の製造方法は、インクジェット法を利用して、第１配線の表面に複数の凸部を形成する工程を備える。ここで、インクジェット法に用いられるインク材料の一例には、ナノメタルを含むナノメタルインク、Ａｇ又はＣｕ等の配線材料が含まれる。

図１〜図４に示されるように、横型のダイオード１は、ＳＯＩ（Silicon On Insulator）基板５、絶縁分離トレンチ６、ＬＯＣＯＳ酸化膜８、層間絶縁膜９、カソード配線２２及びアノード配線２６を備えている。

図１及び図２に示されるように、ＳＯＩ基板５は、ｎ型又はｐ型の半導体下層２、埋込み絶縁層３及びｎ^-型の半導体上層４を有している。半導体下層２、埋込み絶縁層３及び半導体上層４は、この順で積層している。一例では、半導体下層２と半導体上層４の材料には単結晶シリコンが用いられており、埋込み絶縁層３の材料には酸化シリコンが用いられている。

図１及び図２に示されるように、絶縁分離トレンチ６は、半導体上層４の表面から半導体上層４を貫通して埋込み絶縁層３まで達している。図４に示されるように、絶縁分離トレンチ６は、半導体上層４を平面視したときに、真円の環状パターンを有しており、半導体上層４に島領域を形成する。

図１，図２及び図４に示されるように、半導体上層４の島領域は、ｎ⁺型のカソード領域１２、ｎ型のドリフト領域１４及びｐ⁺型のアノード領域１６を有する。換言すると、半導体上層４の島領域は、横型ダイオード１を構成する要素が形成されている領域である。

カソード領域１２は、半導体上層４の表層部に形成されており、半導体上層４の島領域の中心部に配置されている。カソード領域１２は、イオン注入技術を利用して、半導体上層４の表層部に不純物を導入することで形成される。この例では、カソード領域１２がｎ⁺型の１つの拡散領域のみで構成されているが、この例に代えて、濃度が異なる複数の拡散領域で構成されていてもよい。

ドリフト領域１４は、カソード領域１２とアノード領域１６の間に配置されている。ドリフト領域１４は、半導体上層４にカソード領域１２とアノード領域１６を形成した後の残部である。

アノード領域１６は、半導体上層４の表層部に形成されており、カソード領域１２の周囲を一巡して配置されている。図４に示されるように、アノード領域１６は、カソード領域１２に対して同心円状に配置されている。このため、カソード領域１２とアノード領域１６は、環状パターンを構成する。アノード領域１６は、イオン注入技術を利用して、半導体上層４の表層部に不純物を導入することで形成される。この例では、アノード領域１６がｐ⁺型の１つの拡散領域のみで構成されているが、この例に代えて、濃度が異なる複数の拡散領域で構成されていてもよい。

図１及び図２に示されるように、カソード配線２２は、層間絶縁膜９の開口を介してカソード領域１２にオーミック接触するとともに、層間絶縁膜９の表面に配設されている。アノード配線２６は、層間絶縁膜９の開口を介してアノード領域１６にオーミック接触しており、層間絶縁膜９の表面に配設されている。

図３に示されるように、横型ダイオード１を平面視したときに、カソード配線２２は、カソード領域１２との接触範囲から一方向（紙面上下方向）に沿って伸びており、アノード領域１６の存在範囲を越えて伸びている。カソード配線２２は、島領域の範囲において、矩形状の形態を有している。アノード配線２６は、環状パターンのアノード領域１６に沿って配置されている。アノード配線２６は、島領域の範囲において、概ねＵ字状の形態を有している。カソード配線２２は、Ｕ字状のアノード配線２６の開放範囲を通って島領域の側方に引き出されている。

図１及び図２に示されるように、カソード配線２２は、メイン部２２ａと複数の凸部２２ｂを有している。メイン部２２ａは、蒸着技術とエッチング技術を利用して、層間絶縁膜９上の所定範囲にパターニングされており、平板状の形態を有している。複数の凸部２２ｂは、インクジェット技術を利用して、メイン部２２ａの表面にパターニングされており、メイン部２２ａの表面から突出して設けられている。なお、アノード配線２６は、カソード配線２２のメイン部２２ａと同時にパターニングされる。一例では、カソード配線２２のメイン部２２ａ及びアノード配線２６の材料は、アルミニウムである。カソード配線２２の凸部２２ｂの材料は、Ｃｕである。

カソード配線２２の複数の凸部２２ｂは、カソード配線２２の長手方向に沿って平行に伸びている。このため、凸部２２ｂを画定する表面も、カソード配線２２の長手方向に沿って平行に伸びている。

横型ダイオード１は、例えば、インバータ回路のフリーホイールダイオードとして用いられる。インバータ回路は、高性能化に伴ってスイッチング周波数が増加している。このため、スイッチングの逆回復時に、横型ダイオード１の半導体上層４にサージ電圧が印加され、アバランシェ現象によって半導体上層４内に多量のキャリアが発生する。残留キャリアの増大は、横型ダイオード１の耐量を低下させる。残留キャリアのうちの電子キャリアは、カソード領域１２を介してカソード配線２２に排出される。残留キャリアのうちの正孔キャリアは、アノード領域１６を介してアノード配線２６に排出される。

スイッチング周波数が高くなるほど、残留キャリアによる電流は、配線の表面を流れるようになる（表皮効果）。横型ダイオード１では、カソード領域１２に接続されるカソード配線２２の表面に凸部２２ｂが形成されている。このため、カソード配線２２の表面積が増大しており、電子キャリアによる電流に対する抵抗が小さい。特に、カソード配線２２の複数の凸部２２ｂがカソード配線２２の長手方向に沿って平行に伸びているので、電子キャリアによる電流は、カソード配線２２の長手方向において低抵抗に流れる。このため、横型ダイオード１では、半導体上層４内の電子キャリアが効率的に排出される。これにより、過剰な残留キャリアによる電流集中が抑制されるので、横型ダイオード１の耐量は高い。なお、アノード配線２６は大面積で配設されているので、凸部が形成されていなくても、正孔キャリアは効率的に排出される。ただし、必要に応じて、図５に示されるように、アノード配線２６の表面に凸部２６ｂを形成してもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：横型ダイオード
２：半導体下層
３：埋込み絶縁層
４：半導体上層
１２：カソード領域
１４：ドリフト領域
１６：アノード領域
２２：カソード配線
２２ａ：メイン部
２２ｂ：凸部
２６：アノード配線

Claims (5)

1. 横型半導体装置であって、
   半導体層と第１配線と第２配線を備えており、
   前記半導体層は、
   前記第１配線に接続されている中心領域と、
   前記中心領域の周囲を一巡して配置されており、前記第２配線に接続されている環状領域と、を有しており、
   前記第１配線は、前記環状領域を越えて伸びており、表面に複数の凸部が形成されている横型半導体装置。
2. 前記複数の凸部の各々が、一方向に沿って平行に伸びている部分を含む請求項１に記載の横型半導体装置。
3. 前記複数の凸部の各々が、前記第１配線の長手方向に沿って平行に伸びている部分を含む請求項２に記載の横型半導体装置。
4. 前記中心領域が、ｎ型のカソードを含んでおり、
   前記環状領域が、ｐ型のアノードを含んでいる請求項１又は２に記載の横型半導体装置。
5. 請求項１〜４のいずれか一項に記載の横型半導体装置の製造方法であって、
   インクジェット法を利用して、前記第１配線の表面に複数の凸部を形成する工程、を備える横型半導体装置の製造方法。

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