JPH04354375A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、化合物半導体を用い
た電界効果トランジスタ（ＦＥＴ）等の半導体装置及び
その製造法に関し、特にそのゲート電極構造の改良に関
する。

【０００２】

【従来の技術】情報通信システムの高度化に伴い、超高
速動作の半導体デバイスが要求されている。現在までの
ところ、１２ＧＨｚ対応の低雑音ＦＥＴが実用化されて
おり、さらに高い周波数対応型低雑音ＦＥＴの研究開発
が積極的に進められている。ＦＥＴの低雑音化における
有力な手段として、ゲート長を短縮し、相互コンダクタ
ンスＧｍを向上させ、ソース・ドレイン間容量Ｃｇｓを
低減させることが挙げられる。そして、最近の高性能Ｆ
ＥＴはソース直列抵抗およびドレイン直列抵抗を低減さ
せるため、ゲート電極とソース領域及びドレイン領域を
自己接合的に近接させた構造となっている。

【０００３】図１０は従来のこの種の電界効果型トラン
ジスタの構造を示す断面図、図１１および図１２はゲー
ト電極部分の拡大段面図である。

【０００４】図において、１０は半絶縁性ＧａＡｓ基板
、４はこの基板１０上に設けられたＧａＡｓ半導体から
なる障壁層を兼ねるバッファ層、２はバッファ層４上に
設けられたｎ型の不純物が高濃度にドープされたｎ型Ｉ
ｎＧａＡｓ半導体からなるチャネル層、１はこのチャネ
ル層２上に設けられたｎ型ＡｌＧａＡｓ半導体層、５は
このｎ型ＡｌＧａＡｓ層１上に設けられたｎ型ＧａＡｓ
半導体からなるキャップ層である。

【０００５】６は一方のキャップ層５と接続するソート
電極、７は他方のキャップ層５と接続するドレイン電極
、８はソース電極６とドレイン電極７間のｎ型ＡｌＧａ
Ａｓ半導体１とショットキ接続するゲート電極である。

【０００６】しかしながら、このようなＦＥＴ構造にお
いて、ゲート長を短くした場合、ソース領域とドレイン
領域の間隔もゲート長の短縮化につれて短くなり、半絶
縁性基板を通して、ソース・ドレイン領域を流れる基板
漏れ電流が増大する。このためにゲート長を短縮化しす
ぎると相互コンダクタンス（Ｇｍ）が逆に低下し、素子
特性劣化する。

【０００７】また、ＦＥＴの低雑音化における有力な手
段として、ゲート長の短縮化と同じにゲート電極抵抗（
Ｒｇ）の低抵抗化が挙げられる。この目的を達成するた
め、図１２に示すよう、Ｔ字型あるいはマッシュルーム
型のゲート電極構造が広く採用されている。

【０００８】しかしながら、ミリ波帯の周波数になると
、電子の流れは金属表面付近に集中しだすという、いわ
ゆる表皮効果が生じ、このような高周波領域でのゲート
電極抵抗（Ｒｇ）が増大し、雑音指数などの素子特性に
悪影響を及ぼすようになってくる。

【０００９】

【発明が解決しようとする課題】上述したように、ゲー
ト長を短縮化しすぎると、相互コンダクタンス（Ｇｍ）
が低下する。このため、ゲート長には制限がつけられ、
この場合、ＦＥＴの性能向上がその制限のもとに頭打ち
するという問題点があった。

【００１０】また、ミリ波帯の周波数によると、ゲート
電極の電子の流れは金属表面付近に集中し（表皮効果）
、ゲート電極抵抗Ｒｇが増大し、ＦＥＴの素子特性に悪
影響を及ぼすという問題点があった。

【００１１】この発明は上述した問題点を解消し、ＦＥ
Ｔの素子特性を向上させることを目的とする。

【００１２】

【課題を解決するための手段】この発明の第１の発明は
、ゲート電極内部の少なくとも一部領域に絶縁膜を有し
、この絶縁膜が半導体層と接していることを特徴とする
。

【００１３】更に、第２の発明は、少なくとも一部領域
が短形状または鋸歯状等からなる凹凸を有するゲート電
極を半導体層に設けてなることを特徴とする。

【００１４】また、第３の発明は、半導体基板上にポジ
型の第１の電子レジスト層を塗布し、この第１の電子レ
ジスト層上に金属層を形成した後、この金属層上に第２
の電子レジスト層を塗布した後、電子線露光を行ないっ
た後これらを現像してパターニングし、そのレジストを
用いてリフトオフ法により半導体基板上に電極を形成す
ることを特徴とする。

【００１５】

【作用】第１の発明によると、ゲート電極下の空乏層は
、従来のゲート電極の構造とは大きな違いはないが、金
属、半導体接触部の面積が減るため、ソース・ドレイン
間容量Ｃｇｓを低減することができる。

【００１６】第２の発明によると、ゲート電極の表面積
が増大する。従って、ミリ波帯において表皮効果が生じ
ても、ゲート電極の表面積を増大させた分、電子の流れ
る領域が増大し、このような高周波領域におけるゲート
電極抵抗Ｒｇの増大が抑制される。

【００１７】また、第３の発明によると、金属層により
表面側のレジストは電子線の後方錯乱がなくなり、基板
側のレジストは電子線の前方錯乱が発生する。そして、
後方錯乱がないということは表面側のレジストの寸法は
金属層がなかった場合に同じになり、前方錯乱があると
いうことは、基板側のレジストの寸法は金属層がなかっ
た場合に比べて大きくなるため、現像後の形状は凸形す
なわちアンダーカットとなり、微細なパターンにおいて
もリフトオフは容易になる。７

【００１８】

【実施例】以下、この発明の実施例を図面を参照して説
明する。尚、従来例と同一部分には同一符号を付す。

【００１９】まず、図１に従い第１の発明の実施例を説
明する。図１はゲート電極部分の拡大断面図である。

【００２０】図１に示すように、ソース電極６とドレイ
ン電極７間の半導体層１とショットキ接続するゲート電
極８の一部領域に窒化シリコン膜または酸化シリコン膜
等からなる絶縁膜１０が設けられている。そして、この
絶縁膜１０と半導体層１とは接触するように構成されて
いる。すなわち、半導体層１と接触する絶縁膜１０を囲
むようにゲート電極８が形成されている。

【００２１】この図１および前記した従来のゲート電極
構造を示す図７では、ゲート電位Ｖｇ＝０とし、ソース
・ドレイン間を２Ｖ程度印加した場合のゲート下の空乏
層の伸びを模倣的に示している。金属・半導体接触部の
障壁の高さφＢＭを０．８ｅＶ、絶縁体・半導体接触部
の障壁の高さφＢＩを０．３〜０．４ｅＶ程度と考える
。このようにゲート下の空乏層の挙動は従来のものとこ
の発明のものとで大きな違いはない。しかしながら、金
属・半導体接触部の面積が減るため、Ｃｇｓが低減する
ことになる。

【００２２】表１はＧａＡｓＭＥＳＦＥＴにおいて、図
１１に示した従来のゲート電極を用いた場合と、図１に
示した本発明のゲート電極を用いた場合の相互コンダク
タンスＧｍとソース・ドレイン間容量Ｃｇｓ並びに電流
遮断周波数ＮＦを示したものである。ただし、ゲート長
は０．３μｍ、ゲート幅は１００μｍである。

【００２３】

【表１】

【００２４】この表１から明らかなように両者はＧｍに
は大差がなく、Ｃｇｓを約２０％低減でき、またＮＦに
ついても８ＧＨｚ向上することがわかる。

【００２５】表２はＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ
において、図１１で示した従来のゲート電極を用いた場
合と、図１で示した本発明のゲート電極を用いた場合の
相互コンダクタンスＧｍとソース・ドレイン間容量Ｃｇ
ｓ並びに１２ＧＨｚにおける雑音指数ＮＦを示したもの
である。ただし、ゲート長は０．３μｍ、ゲート幅は２
００μｍである。

【００２６】

【表２】

【００２７】前述の表１と同じように、両者はＧｍには
大差がなく、Ｃｇｓを約２０％低減でき、またＮＦにつ
いても０．０８ｄＢ低減できることがわかる。

【００２８】このように本発明のゲート電極構造によれ
ば、電界効果トランジスタとして優位性が見られる。

【００２９】本発明のゲート電極を用いることにより、
相互コンダクタンスＧｍ値によりゲート長が制限されて
も、ソース・ドレイン間容量Ｃｇｓを低減することがで
き、ＦＥＴの素子特性を向上させることができる。

【００３０】次に、この発明の第２の発明につき、図２
ないし図５に従い説明する。この第２の発明は、図２に
示すように、半導体層１とショットキ接続するＴ型ゲー
ト電極８の傘８ａの部分に短形状の凹凸を設けたもので
ある。この図２において、２０は絶縁膜である。このよ
うに傘８ａの部分に凹凸を形成することで、図１２に示
す従来のＴ型ゲート電極に比べ、傘の部分の表面積が約
３倍に増加する。

【００３１】次に、この実施例に係るゲート電極の製造
例を以下に述べる。図３および図４は本発明のＴ型ゲー
トの傘の部分に矩形状の凹凸を有するゲート電極の形成
方法の１例である。

【００３２】まず、タングステンシリサイド（ＷＳｉ）
からなるゲート８を形成し、このゲート８上に２種類の
エッチングレートの異なる絶縁膜１１、１２を図３（ａ
）に示すよう、交互ににプラズマＣＶＤにより形成する
。

【００３３】ここでは、対プラズマエッチングのエッチ
ングレート比を 絶縁膜１１：絶縁膜１２＝２：１ とする。

【００３４】そして、図３（ｂ）に示すように、レジス
ト１３を塗布した後、バックエッチングによりＷＳｉか
らなるゲート８が露出するまでエッチングする。この時
、２種類のエッチングレートの違いにより図４（ａ）に
示すように、矩形状の凹凸が生じる。

【００３５】その後、図４（ｂ）に示すように、傘部分
の電極を形成するために、金（Ａｕ）からなる電極層１
１４を蒸着し、リフトオフすることにより、Ｔ型ゲート
８の傘８ａの部分に矩形状の凹凸を有したゲート電極が
形成できる。

【００３６】上述した形成方法の他、ＥＢ露光法を使用
しても、凹凸を有するゲート電極が比較的容易に形成で
きる。

【００３７】図５はＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴ
において、図１２に示す従来のＴ型ゲート電極を用いた
場合（１）と、図２に示す本発明のＴ型ゲートの傘の部
分に矩形状の凹凸を有するゲート電極を用いた場合（２
）の雑音指数の周波数依存性を示したものである。 この図５から明らかなように、約３０ＧＨｚ以上におい
て、本発明のゲート電極構造に優位性があることがわか
る。

【００３８】このように、本発明のゲート電極を用いる
ことにより、ミリ波帯においても生じるゲート電極の表
皮効果によるゲート電極抵抗Ｒｇの増大を抑制し、この
ような高周波帯におけるＦＥＴ素子特性を向上させるこ
とができる。

【００３９】次に、上述したゲート８の形成に用いて好
適なパターニング方法について説明する。このゲート８
は、例えばタングステンシリサイド（ＷＳｉ）をリフト
オフすることにより形成される。

【００４０】リフトオフを行なうために、レジストをア
ンダーカットすなわち、下にいくほど広い形状する必要
がある。電子線露光を用いてパターニングを行ない。レ
ジスト形状をアンダカットするためには、通常照射量を
多くして基板の後方錯乱を利用している。

【００４１】通常照射量を多くすると、ゲートの寸法は
少なくとも０．３μｍ程度の大きさとなる。ゲートの寸
法を小さくするためには、加速電圧を大きくし、照射量
を減らさなければならない。

【００４２】加速電圧を大きくすると、電子線は基板中
をまっすぐつき抜けて、後方散乱が減るためレジストの
現像後はアンダーカットとはならず垂直の形状となる。

【００４３】この形状でリフトオフを行なっても、金属
はレジストと接触しているため、うまくできない恐れが
ある。

【００４４】そこで、電子線露光を用いて、微細なパタ
ーンにおいてもリフトオフを可能にした方法を以下に述
べる。

【００４５】図６はこのリフトオフのための工程別の断
面図である。

【００４６】図６（ａ）に示すように、基板２０上にレ
ジスト２１を塗布し、その上に金（Ａｕ）などの金属２
２を推定させ、その上にもう一度レジシト２３を塗布す
る。

【００４７】そして、この基板に電子線ｅを照射すると
、電子はレジスト２３中をほとんどまっすぐに進む。 そして金属２２によって前方錯乱をうけ、横方向の運動
量が増える。その後レジスト２１中を電子が進むが、既
に横方向の運動量が増えているのに加え、金属２２との
錯乱によって電子のエネルギーが減っているため、レジ
スト２３内の錯乱を受けやすくなり、更に横方向の運動
量が増える結果、レジスト２１、２３内で蓄積されるエ
ネルギーは図中の破線２５で囲った領域に集中する。

【００４８】従って、図６（ｂ）に示すように現像後は
アンダーカットの形状となる。

【００４９】然る後、図６（ｃ）に示すように、これに
金属３を蓄積すると、基板２０上には金属２４の微細な
パターンが形成できる。すなわち、微細なゲートをリフ
トオフにより形成できる。

【００５０】次にこの方法によるものと、レジストを一
層のみの従来の方法のものをモンテカルロシュミュレー
ションした結果を以下に述べる。

【００５１】図８は従来法、すなわちレジストのみに加
速電圧を大きくしてシュミュレーションした結果である
。基板２０上にレジスト（ＰＭＭＡ）２１を５０００Å
塗布し、２００℃の真空中で２０分間プリベークを行う
。これに加速電圧５０ｋＶ、照射量２０μｃ／ｃｍ２で
露光する。

【００５２】これをＭＩＢＫで４０秒間現像した結果、
図８の斜線部２８で示すところが溶ける。なお、モンテ
カルロシュミュレーションに用いた電子の数は５００個
である。表面が一様に溶けているのは、レジスト２１は
ＭＩＢＫによって照射されていない部分も若干溶けると
いう膜減り現像をおこすからである。図８よりレジスト
寸法は表面側が０．１６μｍ、基板側が０．１２μｍと
なり、この形状ではリフトオフ時に金属がレジスト２の
側壁に付着し、うまくいかないのは明らかである。

【００５３】図９は従来法すなわち、レジストのみ照射
量で多くしてシュミュレーションした結果である。同じ
レジスト２を、加速電圧５０ｋＶ、照射量８０μｃ／ｃ
ｍ２で露光する。現像は上値と同じくＭＩＢＫ４０秒間
である。図９も図８と同じ量の膜減りは生じているが、
レジスト２１の形状がかなり異なっている。表面側の寸
法は０．２８μｍ、基板側は０．３８μｍとなっており
、リフトオフ後金属パターン寸法はレジスト２の表面側
の０．２８μｍとなる。従って照射量を多くすることで
レジスト形状にアンダーカットができている。しかし、
この場合レジスト寸法を小さくすることは困難である。 なお、シュミュレーションに用いた電子数はパターンが
大きいため１０００個とした。一方、照射量を２０μｃ
／ｃｍ２のままで、加速電圧を２５ｋＶと小さくしても
図９と同様の結果が得られる。

【００５４】図７は図６に示した方法によりシュミュレ
ーションした結果である。基板２０上にＰＭＭＡ２１を
２５００Å塗布し、プリベークを行う。その上にＡｕ２
２を５００Å蒸着し、その上にＰＭＭＡ２３を２５００
Å塗布し、プリベークする。これに第５図の条件と同じ
加速電圧５０ｋＶ、照射量２０μｃ／ｃｍ２で露光し、
ＭＩＢＫで２０秒間現像し、Ａｕ２２表面を出す。Ａｕ
２２を次に王水でエッチングし、続けてＭＩＢＫでもう
２０秒間現像した結果、斜線２８で示した部分が溶ける
。

【００５５】尚、電子５００個でシュミュレーションし
た。この場合も図８と同程度の膜減りが生じている。図
７より、レジスト寸法は表面側が０．１６μｍ、基板側
が０．２２μｍとアンダーカットの形状をしており、従
って、この形状ではリフトオフは容易である。

【００５６】また、表面のレジスト寸法は０．１６μｍ
と図８と同じ値が得られているにもかかわらず、基板側
は０．１μｍ広くなっているということは、電子がＡｕ
２２によって前方錯乱だけを受けて表面側を広くするこ
となく、表面側のみを広げていることを裏付ている。

【００５７】以上のようにレジスト内にＡｕをはさむこ
とで、現像後のレジスト形状をアンダーカットとし、微
細なパターンでもリフトオフが容易に行える。

【００５８】後方錯乱がないということは表面側のレジ
ストの寸法は金属層がなかった場合に同じになり、前方
錯乱があるということは、基板側のレジストの寸法は金
属層がなかった場合に比べて大きくなるため、現像後の
形状は凸形すなわちアンダーカットとなり、微細なパタ
ーンにおいてもリフトオフは容易になる。

【００５９】

【発明の効果】以上説明したように、第１の発明による
と、ゲート電極下の空乏層は、従来のゲート電極の構造
とは大きな違いはないが、金属、半導体接触部の面積が
減るため、ソース・ドレイン間容量Ｃｇｓを低減するこ
とができる。

【００６０】また、第２の発明によると、ゲート電極の
表面積が増大する。従って、ミリ波帯において表皮効果
が生じても、ゲート電極の表面積を増大させた分、電子
の流れる領域が増大し、このような高周波領域における
ゲート電極抵抗Ｒｇの増大が抑制される。

【００６１】第３の発明のように、レジスト内に金属を
はさむことで、現像後のレジスト形状をアンダーカット
とし、微細なパターンでもリフトオフが容易に行える。

【図面の簡単な説明】

【図１】第１の発明の実施例を示す拡大断面図である。

【図２】第２の発明の実施例を示す拡大断面図である。

【図３】第２の発明の製造方法を工程例に示す断面図で
ある。

【図４】第２の発明の製造方法を工程別に示す断面図で
ある。

【図５】ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴにおいて、
第２の発明を用いたものと従来のＴ型電極を用いた場合
の雑音指数の周波数依存性を示す特性図である。

【図６】この発明に用いて好適な半導体装置の製造方法
を工程別に示す断面図である。

【図７】図６に示す方法を用いてレジストパターニング
した状態を示す断面図である。

【図８】従来に示す方法を用いてレジストパターニング
した状態を示す断面図である。

【図９】従来に示す方法を用いてレジストパターニング
した状態を示す断面図である。

【図１０】従来の電界効果トランジスタを示す断面図で
ある。

【図１１】従来のゲート電極構造を示す拡大断面図であ
る。

【図１２】従来のＴ型ゲート電極構造を示す拡大断面図
である。

【符号の説明】

１　　半導体層 ８　　ゲート電極 ８ａ　　傘 １０　　絶縁膜 １１　　絶縁膜 １２　　絶縁膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ゲート電極内部の少なくとも一部領域
   に絶縁膜を有し、この絶縁膜が半導体層と接しているこ
   とを特徴とする電界効果型半導体装置。
2. 【請求項２】　　少なくとも一部領域が短形状または鋸
   歯状等からなる凹凸を有するゲート電極を半導体層に設
   けてなることを特徴とする電界効果型半導体装置。
3. 【請求項３】　　半導体基板上にポジ型の第１の電子レ
   ジスト層を塗布し、この第１の電子レジスト層上に金属
   層を形成した後、この金属層上に第２の電子レジスト層
   を塗布した後、電子線露光を行ないった後これらを現像
   してパターニングし、そのレジストを用いてリフトオフ
   法により半導体基板上に電極を形成することを特徴とす
   る半導体装置の製造方法。