JP6065335B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
近年、Si半導体に代わるパワーデバイス材料として、Si半導体に比べて高耐圧化、大電流化、低オン抵抗化などを実現できるSiC(シリコンカーバイト:炭化ケイ素)半導体が注目されている(たとえば、特許文献1参照)。
SiCパワーデバイスは、たとえば、モータ制御システム、電力変換システムなどに組み込まれる各種インバータ回路のスイッチング素子として利用される。
モータ制御回路などでは、SiCパワーデバイス(スイッチング素子)をオフにしてモータコイルに流れる電流を遮断したとき、モータコイルの電磁誘導により、モータコイルに発生する逆起電力をダイオードにより消費させる。
具体的には、デバイスに内在するp型チャネル領域とn型ドレイン領域とのpn接合による寄生ダイオード(ボディダイオード)の整流作用により、逆起電力に起因する電流を還流電流としてモータコイルに流すことで、高い逆起電力がスイッチング素子に印加されることを防止している。
特開2007−258465号公報
pnボディダイオードのp型チャネル領域からn型ドレイン領域に正孔(ホール)が移動して電流が流れる際、n型ドレイン領域内では、多数キャリヤの電子と、p型チャネル領域から移動した正孔とが再結合する場合がある。そして、結合時に生じるエネルギーによってSiCの結晶欠陥が拡張し、SiCパワーデバイスのオン抵抗が上昇するおそれがある。また、SiCのpnボディダイオードはVf(順方向電圧)が高いため、損失が高いという不具合もある。
そこで本発明者の研究によれば、ゲートトレンチとは異なる位置において、n型ソース領域からp型チャネル領域を貫通してn型ドレイン領域に達するトレンチを形成し、当該トレンチ内に露出するn型ドレイン領域に対してソース電極をショットキー接合させる対策が考えられる。この対策によれば、逆起電力が生じた際に、当該ショットキー接合に優先的に電流を流すことができ、pnチャネルダイオードに流れる電流を少なくするか、またはなくすことができるかもしれない。
しかしながら、ドレイン領域におけるソース電極との接触面はソース電極と同電位になるため、当該接触面周辺では、等電位線の間隔が非常に狭くなる。その結果、ゲート絶縁膜に電界が集中して、ゲート絶縁膜の絶縁破壊を生じるおそれがある。
本発明の目的は、オン抵抗の上昇を抑制することができ、さらに耐圧を向上させることができる半導体装置を提供することである。
上記目的を達成するための本発明の一の局面に係る半導体装置は、ワイドバンドギャップ半導体からなる半導体層を有する半導体装置であって、前記半導体層は、前記半導体層の表面側に露出するように形成された第1導電型のソース領域と、前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成された第2導電型のチャネル領域と、前記チャネル領域に対して前記半導体層の前記裏面側に前記チャネル領域に接するように形成された第1導電型のドレイン領域と、前記半導体層の前記表面から前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達し、側面および底面を有するソーストレンチと、前記チャネル領域に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と、前記ソーストレンチの前記側面または前記底面に選択的に形成された第2導電型の第1耐圧保持領域とを含み、前記ソーストレンチ内において前記ドレイン領域に接合され、前記チャネル領域と前記ドレイン領域とのpn接合により形成されるボディダイオードの拡散電位よりも低い接合障壁を、前記ドレイン領域との接合により形成する障壁形成層を含む。
このワイドバンドギャップ半導体(たとえば、バンドギャップEgが2eV以上、好ましくは、2.5eV〜7eV)が採用された半導体装置は、たとえば、スイッチング素子として利用される。この場合、ソース領域−ドレイン領域間にドレイン領域側が正となる電圧が印加された状態で、ゲート電圧がオン/オフされることによって、負荷に流す電流がオン/オフされる。
負荷が誘導性であるときには、負荷に流れる電流を遮断すると(つまり、ゲート電圧がオフにされると)、負荷に逆起電力が発生する。この逆起電力に起因して、ソース領域側が正となる電圧が、ソース領域−ドレイン領域間にかかる場合がある。
このような場合に、障壁形成層とドレイン領域との接合部に優先的に電流が流れ、ボディダイオードに流れる電流を少なくするか、またはなくすことができる。こうして半導体装置を流れた電流は、たとえば、還流電流として負荷に流すことができる。
このように、オフ時の電流は、障壁形成層を通るから、チャネル領域とドレイン領域との間でのキャリヤの移動はほとんど生じない。そのため、ドレイン領域内での正孔と電子との再結合を抑制または防止することができる。その結果、ワイドバンドギャップ半導体の結晶欠陥の拡張を抑制することができるので、トランジスタのオン抵抗の上昇を抑制することができる。
しかも本発明の一の局面に係る半導体装置では、ソーストレンチの側面または底面において、第1耐圧保持領域がドレイン領域に選択的に形成されている。これにより、第1耐圧保持領域とドレイン領域との接合(pn接合)により形成されるボディダイオードを、障壁形成層とドレイン領域との接合部に対して半導体層の裏面側に形成することができる。したがて、当該ボディダイオードに生じる空乏層を、ソーストレンチの付近に発生させることができる。この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。
前記障壁形成層は、ワイドバンドギャップ半導体からなる前記ドレイン領域に対してヘテロ接合またはショットキー接合を形成することにより、ドレイン領域との間にボディダイオードの拡散電位よりも低い接合障壁を形成する層であってもよい。たとえば、ヘテロ接合を形成する場合、前記障壁形成層は、Poly−Siからなることが好ましく、一方、ショットキー接合を形成する場合、前記障壁形成層は、Ni、Ti、AlおよびMoからなる群から選択される1種からなることが好ましい。
また、前記半導体層は、前記半導体層の前記表面から前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達し、側面および底面を有する格子状のゲートトレンチと、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記チャネル領域および前記ドレイン領域を有しており、前記ゲート絶縁膜は、前記ゲートトレンチの前記側面および前記底面上に形成されており、前記ゲート電極は、前記ゲート絶縁膜を介して前記チャネル領域に対向するように、前記ゲートトレンチに埋め込まれており、前記第1耐圧保持領域は、前記ドレイン領域を前記ソーストレンチの前記底面に露出させるように、前記ソーストレンチの一部の領域において、前記側面と前記底面とが交わる前記ソーストレンチのエッジ部に選択的に形成されており、前記障壁形成層は、前記ソーストレンチの前記底面に露出する前記ドレイン領域に接合されていることが好ましい。
この構成に関して、本発明者らは、トレンチゲート型MISトランジスタにおいて、ターンオフ時におけるゲート絶縁膜の絶縁破壊のメカニズムについて、鋭意検討した。
具体的には、半導体装置がオフの状態(つまり、ゲート電圧が0Vの状態)において、ソース領域と、ドレインとして機能するドレイン領域との間(ソース−ドレイン間)にドレイン領域が(+)側となる電圧が印加されると、ゲート電極とドレイン領域との間に介在するゲート絶縁膜に電界がかかる。この電界は、ゲート電極とドレイン領域との電位差に起因して生じるものである。そして、ゲートトレンチの底部においては、ゲート電極を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。そのため、デバイス耐圧ほどの電圧がソース−ドレイン間に印加され続けると、ゲート絶縁膜におけるゲートトレンチの底部上の箇所が、その大きさの電界集中に耐え切れず、絶縁破壊を起こすといったメカニズムである。
そこで、この半導体装置では、ソーストレンチの底面において障壁形成層をドレイン領域に接合させている。一方、第1耐圧保持領域をソーストレンチのエッジ部に形成することにより、ソーストレンチのエッジ部付近にボディダイオードを形成することができる。これにより、当該ボディダイオードに発生する空乏層をゲートトレンチとソーストレンチとの間に広げることができるので、ゲートトレンチとソーストレンチとの間における等電位面の密集を防止することができる。その結果、ゲートトレンチの底部にかかる電界を小さくでき、ゲート絶縁膜にかかる電界を小さくすることができる。よって、ゲート絶縁膜の破壊を抑制することができる。
また、前記半導体層は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成された第2導電型の第2耐圧保持領域をさらに含むことが好ましい。
ゲートトレンチが格子状に形成されており、当該格子状のゲートトレンチの窓部に多角柱状の単位セルが配列されている場合は、単位セルの角部に形成されたゲートトレンチのコーナーエッジ部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、第2耐圧保持領域がコーナーエッジ部に形成されていれば、そのコーナーエッジ部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
第2耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第2耐圧保持領域は、チャネル領域におけるコーナーエッジ部直上の部分に至るように形成されていてもよい。
多角柱状の単位セルでは、ゲート電極に印加する電圧を制御することにより、ゲートトレンチの側面の一部を形成する単位セルの側面に沿ってチャネルが形成される。すなわち、単位セルの角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、チャネル領域におけるコーナーエッジ部直上の部分に至るように第2耐圧保持領域を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜の破壊防止効果を一層向上させることができる。
また、第2耐圧保持領域がゲートトレンチのコーナーエッジ部に形成される場合、当該第2耐圧保持領域は、格子状の前記ゲートトレンチの交差部に選択的に形成されていてもよい。
また、前記半導体層は、格子状の前記ゲートトレンチの線状部の底面に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第3耐圧保持領域をさらに含むことが好ましい。
この構成により、ゲートトレンチの線状部に沿って生じる電界がゲート絶縁膜に作用しても、第3耐圧保持領域とドレイン領域との接合(pn接合)により生じる空乏層により、当該電界を緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。
しかも、第3耐圧保持領域がゲートトレンチの線状部の側面(つまり、単位セルにおいてチャネルが形成される部分)に形成されていないので、デバイスの性能の低下を防止することもできる。
また、前記第3耐圧保持領域の不純物濃度は、第2耐圧保持領域の不純物濃度よりも高いことが好ましい。また、前記第3耐圧保持領域の厚さは、前記第2耐圧保持領域の厚さよりも小さいことが好ましい。
この構成により、チャネル抵抗の上昇を抑制することができる。なお、第2および第3耐圧保持領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。
また、前記半導体装置は、プレーナゲート型MISトランジスタを含んでいてもよい。すなわち、本発明の一の局面に係る半導体装置において、前記チャネル領域は、複数の角部を有する平面視多角形状で前記半導体層の前記表面に露出するように形成されており、当該チャネル領域がマトリクス状に配列されており、前記ソース領域は、各前記チャネル領域の表面に露出するようにウェル状に形成されており、前記ゲート絶縁膜は、前記半導体層の前記表面に露出する前記チャネル領域上に形成されており、前記第1耐圧保持領域は、前記ドレイン領域を前記ソーストレンチの前記底面に露出させるように、前記ソーストレンチの一部の領域において、前記側面と前記底面とが交わる前記ソーストレンチのエッジ部に選択的に形成されており、前記障壁形成層は、前記ソーストレンチの前記底面に露出する前記ドレイン領域に接合されていてもよい。
また、前記半導体層は、隣り合う前記チャネル領域の各間を延びるチャネル間領域と、前記チャネル領域の前記角部に形成された前記チャネル間領域のコーナー部に選択的に形成された第2導電型の第4耐圧保持領域とをさらに含むことが好ましい。
チャネル領域がマトリクス状に形成されているプレーナゲート型MISトランジスタでは、チャネル間領域のコーナー部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、第4耐圧保持領域がチャネル間領域のコーナー部に形成されていれば、そのコーナー部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
しかも、平面視多角形状のチャネル領域では、ゲート電極に印加する電圧を制御することにより、チャネル領域の各辺に沿ってチャネルが形成される。すなわち、チャネル領域の角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、チャネル間領域におけるコーナー部に第4耐圧保持領域を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜の破壊防止効果を一層向上させることができる。
また、前記半導体層は、前記チャネル間領域の線状部に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第5耐圧保持領域をさらに含むことが好ましい。
この構成により、チャネル間領域の線状部に沿って生じる電界がゲート絶縁膜に作用しても、第5耐圧保持領域とドレイン領域との接合(pn接合)により生じる空乏層により、当該電界を緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。
しかも、第5耐圧保持領域がチャネル間領域の線状部の側面(つまり、単位セルにおいてチャネルが形成される部分)に形成されていないので、デバイスの性能の低下を防止することもできる。
また、前記ドレイン領域は、前記ソーストレンチの前記底面が選択的に前記半導体層の前記表面側に突出することにより形成された段部を有していることが好ましい。
これにより、障壁形成層とドレイン領域との接合面積を大きくすることができるので、障壁形成層にかかる電界を小さくすることができる。その結果、障壁形成層とドレイン領域との間でのリーク電流の発生を減らすことができる。
また、本発明の他の局面に係る半導体装置は、ワイドバンドギャップ半導体からなる半導体層と、前記半導体層に形成され、前記半導体層を複数のセルに区画するゲート部とを含み、前記セルは、前記半導体層の表面側から裏面側へ向かってこの順に配置された第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域を有し、前記半導体層の前記表面から前記ソース領域および前記チャネル領域を貫通して最深部が前記ドレイン領域に達する第1ソーストレンチが形成された第1MISトランジスタ構造と、前記第1ソーストレンチの内面に選択的に形成された第2導電型の第1耐圧保持領域を有し、当該第1耐圧保持領域と前記ドレイン領域とのpn接合により構成されたpnダイオードとを含むpnダイオードセルと、前記ドレイン領域と一体な第1導電型のショットキー領域が選択的に露出したショットキーセルとを含み、前記pnダイオードセルおよび前記ショットキーセルに跨って形成され、前記ソース領域に対してオーミック接触を形成し、前記ショットキー領域に対して、前記チャネル領域と前記ドレイン領域とのpn接合により形成されるボディダイオードの拡散電位よりも低いショットキー障壁を形成するソース電極をさらに含む。
このワイドバンドギャップ半導体(たとえば、バンドギャップEgが2eV以上、好ましくは、2.5eV〜7eV)が採用された半導体装置は、たとえば、スイッチング素子として利用される。この場合、ソース領域−ドレイン領域間にドレイン領域側が正となる電圧が印加された状態で、ゲート電圧がオン/オフされることによって、負荷に流す電流がオン/オフされる。
負荷が誘導性であるときには、負荷に流れる電流を遮断すると(つまり、ゲート電圧がオフにされると)、負荷に逆起電力が発生する。この逆起電力に起因して、ソース領域側が正となる電圧が、ソース領域−ドレイン領域間にかかる場合がある。
このような場合に、ショットキー領域とソース電極との接合部(ショットキーバリアダイオード)に優先的に電流が流れ、ボディダイオードに流れる電流を少なくするか、またはなくすことができる。こうして半導体装置を流れた電流は、たとえば、還流電流として負荷に流すことができる。
このように、オフ時の電流は、ショットキーセルのショットキーバリアダイオードを通るから、チャネル領域とドレイン領域との間でのキャリヤの移動はほとんど生じない。そのため、ドレイン領域内での正孔と電子との再結合を抑制または防止することができる。その結果、ワイドバンドギャップ半導体の結晶欠陥の拡張を抑制することができるので、トランジスタのオン抵抗の上昇を抑制することができる。また、ボディダイオードに流れる電流を少なくするか、またはなくすことができるので、半導体装置が動作する際の損失を低減することができる。
しかも本発明の半導体装置では、第1ソーストレンチの内面に第1耐圧保持領域が選択的に形成されている。これにより、第1耐圧保持領域とドレイン領域との接合(pn接合)により形成されるボディダイオードを形成することができる。従って、当該ボディダイオードに生じる空乏層を、第1ソーストレンチの付近に発生させることができる。この空乏層の存在により、高い電位の等電位面をゲート部から遠ざけることができる。その結果、ゲート部における絶縁破壊を防止することができる。
また、本発明の他の局面に係る半導体装置では、前記ソース電極は、ワイドバンドギャップ半導体からなる前記ショットキー領域に対してヘテロ接合またはショットキー接合を形成することにより、ショットキー領域との間にボディダイオードの拡散電位よりも低い接合障壁を形成する障壁形成層を有していてもよい。
つまり、本発明の他の局面に係る半導体装置においてソース電極は、ショットキー領域との間にショットキー障壁を形成してショットキーバリアダイオードを形成する金属電極、半導体層のバンドギャップとは異なるバンドギャップを有する異種半導体からなり、ショットキー領域に対してヘテロ接合(バンドギャップ差を利用してショットキー領域との間に電位障壁を形成する接合)してヘテロ接合ダイオードを形成する半導体電極のいずれをも含む概念である。また、ショットキー領域とは、ソース電極との間にヘテロ接合を形成する領域も含む概念である。
たとえば、ヘテロ接合を形成する場合、前記障壁形成層は、ポリシリコンからなることが好ましく、一方、ショットキー接合を形成する場合、前記障壁形成層は、Ni、Ti、AlおよびMoからなる群から選択される1種からなることが好ましい。
また、本発明の他の局面に係る半導体装置では、前記pnダイオードセルにおいて前記第1耐圧保持領域は、前記第1ソーストレンチの底面から前記ソーストレンチの側面に沿って前記チャネル領域に至るように形成されており、前記pnダイオードセルは、前記第1ソーストレンチの前記底面に形成され、前記第1耐圧保持領域よりも不純物濃度が高い第2導電型のチャネルコンタクト領域をさらに含むことが好ましい。
この構成により、第1耐圧保持領域を介してpnダイオードセルのチャネル領域に対してコンタクトをとることができる(電気的に接続することができる)。
また、本発明の他の局面に係る半導体装置では、前記pnダイオードセルにおいて前記第1ソーストレンチは、前記半導体層の前記表面から前記チャネル領域までの深さの第1上層トレンチと、前記第1上層トレンチよりも幅が狭く、前記チャネル領域から前記ドレイン領域までの深さの第1下層トレンチとを含む2段構造を有しており、前記pnダイオードセルは、前記第1上層トレンチと前記第1下層トレンチとの段差部分に露出する前記チャネル領域に形成され、前記チャネル領域よりも不純物濃度が高い第2導電型のチャネルコンタクト領域をさらに含むことが好ましい。
この構成により、pnダイオードセルの第1MISトランジスタ構造のチャネル領域に対して直接コンタクトをとることができる。その結果、チャネル領域の電位を精密に制御することができる。
また、本発明の他の局面に係る半導体装置では、前記ショットキーセルは、前記半導体層の表面側から裏面側へ向かってこの順に配置された第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域を有し、前記半導体層の前記表面から前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達する第2ソーストレンチが形成された第2MISトランジスタ構造と、前記第2ソーストレンチの側面と底面とが交わって形成された前記第2ソーストレンチのエッジ部に選択的に形成された第2耐圧保持領域とをさらに含み、前記ショットキー領域は、前記第2耐圧保持領域で取り囲まれた前記第2ソーストレンチの底面に形成されていることが好ましい。
これにより、第2耐圧保持領域とドレイン領域との接合(pn接合)により形成されるボディダイオードを形成することができる。従って、当該ボディダイオードに生じる空乏層を、第2ソーストレンチの付近に発生させることができる。この空乏層の存在により、高い電位の等電位面をゲート部から遠ざけることができる。その結果、ゲート部における絶縁破壊を防止することができる。
また、本発明の他の局面に係る半導体装置では、前記ショットキー領域は、当該ショットキー領域と前記第2耐圧保持領域との接合部から発生する空乏層が繋がらない面積で形成されていることが好ましく、たとえば、前記ショットキーセルの面積が、前記pnダイオードセルの面積よりも大きいことが好ましい。
この構成によれば、ショットキーバリアダイオード(ヘテロ接合ダイオード)が動作するときに、その電流路が当該空乏層で閉じられることを防止することができる。その結果、ショットキーバリアダイオード(ヘテロ接合ダイオード)の低オン抵抗化を達成することができる。
また、本発明の他の局面に係る半導体装置では、前記ショットキーセルにおいて前記第2ソーストレンチは、前記半導体層の前記表面から前記チャネル領域までの深さの第2上層トレンチと、前記第2上層トレンチよりも幅が狭く、前記チャネル領域から前記ドレイン領域までの深さの第2下層トレンチとを含む2段構造を有しており、前記第2耐圧保持領域は、前記第2下層トレンチの側面に沿って前記チャネル領域に至るように形成されており、前記ショットキーセルは、前記第2上層トレンチと前記第2下層トレンチとの段差部分に露出する前記チャネル領域に形成され、前記チャネル領域よりも不純物濃度が高い第2導電型のチャネルコンタクト領域をさらに含むことが好ましい。
この構成により、ショットキーセルの第2MISトランジスタ構造のチャネル領域に対して直接コンタクトをとることができる。その結果、チャネル領域の電位を精密に制御することができる。また、第2耐圧保持領域にコンタクトをとることもできる。
また、本発明の他の局面に係る半導体装置では、前記ゲート部は、前記半導体層に形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを含んでいてもよいし、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と含んでいてもよい。
前記ゲートトレンチが格子状に形成されている場合、前記半導体装置は、前記ゲートトレンチの交差部を介して前記pnダイオードセルおよび前記ショットキーセルに跨るように形成され、前記第1耐圧保持領域と前記第2耐圧保持領域とを電気的に接続する第2導電型の中継領域をさらに含むことが好ましい。
この構成によれば、中継領域を介してショットキーセルのチャネル領域にコンタクトをとることができる。
また、本発明の他の局面に係る半導体装置では、前記ショットキーセルは、前記pnダイオードセルに取り囲まれていることが好ましい。
また、前記ゲート部が、前記pnダイオードセルを互いに同じ大きさで行列状に配列させる格子状に形成されている場合、前記ショットキーセルは、前記pnダイオードセル4つ分または9つ分に相当する面積を有していることが好ましい。
また、本発明の他の局面に係る半導体装置では、前記ショットキーセルおよび前記pnダイオードセルは、四角状に形成された四角形セルを含んでいてもよいし、六角形に形成された六角形セルを含んでいてもよいし、ストライプ状に形成されたストライプセルを含んでいてもよい。
図1(a)(b)は、本発明の第1実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。 図2は、図1(a)(b)に示すトレンチゲート型MISトランジスタの断面図であって、図1(b)の切断線A−AおよびB−Bでの切断面をそれぞれ示す。 図3Aは、図2に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図2と同じ位置での切断面を示す。 図3Bは、図3Aの次の工程を示す図である。 図3Cは、図3Bの次の工程を示す図である。 図3Dは、図3Cの次の工程を示す図である。 図3Eは、図3Dの次の工程を示す図である。 図3Fは、図3Eの次の工程を示す図である。 図4は、図2に示すトレンチゲート型MISトランジスタの変形例を示す模式的な断面図である。 図5(a)(b)は、本発明の第2実施形態に係るプレーナゲート型MISトランジスタの模式的な平面図であって、図5(a)は全体図、図5(b)は内部拡大図をそれぞれ示す。 図6は、図5(a)(b)に示すプレーナゲート型MISトランジスタの断面図であって、図5(b)の切断線C−CおよびD−Dでの切断面をそれぞれ示す。 図7Aは、図6に示すプレーナゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図6と同じ位置での切断面を示す。 図7Bは、図7Aの次の工程を示す図である。 図7Cは、図7Bの次の工程を示す図である。 図7Dは、図7Cの次の工程を示す図である。 図7Eは、図7Dの次の工程を示す図である。 図7Fは、図7Eの次の工程を示す図である。 図8は、図6に示すプレーナゲート型MISトランジスタの変形例を示す模式的な断面図である。 図9(a)(b)は、本発明の第3実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図9(a)は全体図、図9(b)は内部拡大図をそれぞれ示す。 図10は、図9(a)(b)のトレンチゲート型MISトランジスタの断面図であって、図9(b)の切断線E−E、F−FおよびG−Gでの切断面をそれぞれ示す。 図11Aは、図10のトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図10と同じ位置での切断面を示す。 図11Bは、図11Aの次の工程を示す図である。 図11Cは、図11Bの次の工程を示す図である。 図11Dは、図11Cの次の工程を示す図である。 図11Eは、図11Dの次の工程を示す図である。 図11Fは、図11Eの次の工程を示す図である。 図12は、本発明の第4実施形態に係るトレンチゲート型MISトランジスタの模式的な断面図であって、図10と同じ位置での切断面を示す。 図13Aは、図12のトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図12と同じ位置での切断面を示す。 図13Bは、図13Aの次の工程を示す図である。 図13Cは、図13Bの次の工程を示す図である。 図13Dは、図13Cの次の工程を示す図である。 図13Eは、図13Dの次の工程を示す図である。 図13Fは、図13Eの次の工程を示す図である。 図13Gは、図13Fの次の工程を示す図である。 図14(a)(b)は、本発明の第3実施形態に係るプレーナゲート型MISトランジスタの模式的な平面図であって、図14(a)は全体図、図14(b)は内部拡大図をそれぞれ示す。 図15は、図14(a)(b)のプレーナゲート型MISトランジスタの断面図であって、図14(b)の切断線H−HおよびI−Iでの切断面をそれぞれ示す。 図16(a)(b)は、本発明の第4実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図16(a)は全体図、図16(b)は内部拡大図をそれぞれ示す。 図17は、図16(a)(b)のトレンチゲート型MISトランジスタの断面図であって、図16(b)の切断線J−JおよびK−Kでの切断面をそれぞれ示す。 図18(a)(b)は、図9(a)(b)のMISトランジスタのレイアウトの変形例を示す図であって、図18(a)は全体図、図18(b)は内部拡大図をそれぞれ示す。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
<第1実施形態>
図1(a)(b)は、本発明の第1実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。図2は、図1(a)(b)に示すトレンチゲート型MISトランジスタの断面図であって、図1(b)の切断線A−AおよびB−Bでの切断面をそれぞれ示す。
MISトランジスタ1は、SiCが採用されたトレンチゲート型DMISFET(Double diffused Metal Insulator Semiconductor Field Effect Transistor)であり、たとえば、図1(a)に示すように、平面視正方形のチップ状である。チップ状のMISトランジスタ1は、図1(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。
MISトランジスタ1の表面には、ソースパッド2が形成されている。ソースパッド2は、四隅が外方へ湾曲した平面視略正方形状であり、MISトランジスタ1の表面のほぼ全域を覆うように形成されている。このソースパッド2には、その一辺の中央付近に除去領域3が形成されている。この除去領域3は、ソースパッド2が形成されていない領域である。
除去領域3には、ゲートパッド4が配置されている。ゲートパッド4とソースパッド2との間には間隔が設けられており、これらは互いに絶縁されている。
次に、MISトランジスタ1の内部構造について説明する。
MISトランジスタ1は、n+型(たとえば、濃度が1×1018〜1×1021cm-3)のSiCからなる基板5を備えている。基板5は、第1実施形態では、MISトランジスタ1のドレインとして機能し、その表面6(上面)がSi面であり、その裏面7(下面)がC面である。
基板5の表面6には、基板5よりも低濃度のn-型(たとえば、濃度が1×1015〜1×1017cm-3)のSiCからなるエピタキシャル層8が積層されている。半導体層としてのエピタキシャル層8の厚さは、たとえば、1μm〜100μmである。エピタキシャル層8は、基板5上に、いわゆるエピタキシャル成長によって形成されている。Si面である表面6上に形成されるエピタキシャル層8は、Si面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層8の表面9は、基板5の表面6と同様、Si面である。
MISトランジスタ1には、図1(a)に示すように、平面視でエピタキシャル層8の中央部に配置され、MISトランジスタ1として機能する活性領域10と、この活性領域10を取り囲むトランジスタ周辺領域11が形成されている。
活性領域10において、エピタキシャル層8の表層部には、p型(たとえば、濃度が1.0×1016cm-3〜1.0×1019cm-3)のチャネル領域12が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各チャネル領域12は、平面視正方形状であり、たとえば、図1(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。
一方、エピタキシャル層8における、チャネル領域12に対して基板5側の領域は、エピタキシャル成長後のままの状態が維持された、n-型のドレイン領域13となっている。
各チャネル領域12には、その表面9側のほぼ全域にn+型(たとえば、濃度が1×1018〜1×1021cm-3)のソース領域14が形成されている。
そして、各チャネル領域12を取り囲むように、エピタキシャル層8の表面9から各ソース領域14およびチャネル領域12を貫通してドレイン領域13に達するゲートトレンチ15が格子状に形成されている。
具体的には、ゲートトレンチ15は、隣り合うチャネル領域12の各間を、各チャネル領域12の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部16と、行方向に延びる線状部16と列方向に延びる線状部16とが交差する交差部17とを含んでいる。交差部17は、平面視で2行2列に配列されたチャネル領域12に着目したとき、配列された4つのチャネル領域12の内側の角に取り囲まれ、チャネル領域12の四辺の延長線により区画される平面視正方形状の部分である。また、ゲートトレンチ15は、互いに対向する側面18と底面19とが湾曲面を介して連続する断面U字状である。
これにより、エピタキシャル層8には、格子状のゲートトレンチ15で取り囲まれる各窓部分に、4つの角部20を有する直方体形状(平面視正方形状)の単位セル21が多数形成されている。単位セル21では、ゲートトレンチ15の深さ方向がゲート長方向であり、そのゲート長方向に直交する各単位セル21の周方向がゲート幅方向である。
ゲートトレンチ15の内面には、その全域を覆うように、SiO2からなるゲート絶縁膜22が形成されている。
そして、ゲート絶縁膜22の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより、ゲートトレンチ15内にゲート電極23が埋設されている。こうして、ソース領域14とドレイン領域13とが、エピタキシャル層8の表面9に垂直な縦方向にチャネル領域12を介して離間して配置された、縦型MISトランジスタ構造が構成されている。
また、各単位セル21の中央部には、エピタキシャル層8の表面9から各ソース領域14およびチャネル領域12を貫通してドレイン領域13に達する、平面視正方形状のソーストレンチ24が形成されている。ソーストレンチ24の深さは、第1実施形態では、ゲートトレンチ15と同じである。また、ソーストレンチ24も、ゲートトレンチ15同様、互いに対向する側面25と底面26とが湾曲面を介して連続する断面U字状である。
また、エピタキシャル層8には、エピタキシャル層8にp型不純物をインプランテーションすることにより形成された、p型のゲート耐圧保持領域27および第1耐圧保持領域としてのソース耐圧保持領域28が形成されている。
ゲート耐圧保持領域27は、格子状のゲートトレンチ15に沿って形成されており、ゲートトレンチ15の交差部17に形成された第2耐圧保持領域としての第1領域29と、ゲートトレンチ15の線状部16に形成された第3耐圧保持領域としての第2領域30とを一体的に含んでいる。
第1領域29は、交差部17におけるゲートトレンチ15の底面19および当該底面19から交差部17に臨む4つの単位セル21の各角部20の下部に形成されたゲートトレンチ15のコーナーエッジ部31を経て、コーナーエッジ部31直上のチャネル領域12に至るように形成されている。すなわち、第1領域29は、平面視では、ゲートトレンチ15の交差部17よりもやや大きい正方形状に形成されていて、その各角が、当該交差部17に臨む4つの単位セル21の各角部20にそれぞれ入り込んでいる。また、第1領域29の濃度は、チャネル領域12の濃度よりも高く、ドレイン領域13の濃度よりも高く、たとえば、1×1017〜9×1019cm-3である。また、第1領域29におけるゲートトレンチ15の底面から基板5へ向かう方向に沿う厚さT1は、たとえば、0.8μm程度である。
第2領域30は、平面視で隣り合う交差部17の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、線状部16の幅(互いに向き合うゲートトレンチ15の側面間の距離(たとえば、1μm)よりも狭い幅(たとえば、0.8μm)を有している。また、第2領域30の濃度は、チャネル領域12の濃度よりも高く、第1領域29よりも高く、たとえば、2×1017〜1×1020cm-3である。また、第2領域30におけるゲートトレンチ15の底面から基板5へ向かう方向に沿う厚さT2は、第1領域29の厚さT1よりも小さく(すなわち、T1>T2)、たとえば、0.7μm程度である。
ソース耐圧保持領域28は、ソーストレンチ24の底面26を露出させるように、当該底面26と側面25とが交わるソーストレンチ24のエッジ部32および当該エッジ部32からソーストレンチ24の側面25の一部を形成するチャネル領域12に至るように形成されている。
これにより、ソーストレンチ24の底面26の中央部には、ドレイン領域13の一部からなる平面視正方形状のドレイン露出領域33が形成されている。
また、ソース耐圧保持領域28の濃度は、ゲート耐圧保持領域27の第1領域29と同じである(たとえば、1×1017〜9×1019cm-3。また、ソース耐圧保持領域28におけるソーストレンチ24の底面から基板5へ向かう方向に沿う厚さT3は、ゲート耐圧保持領域27の第1領域29の厚さT1と同じである(たとえば、0.8μm程度)。
また、トランジスタ周辺領域11において、エピタキシャル層8の表層部には、マトリクス状に配列された単位セル21(活性領域10)を取り囲むように、活性領域10から間隔を開けてp型のガードリング34が複数本(第1実施形態では、4本)形成されている。これらのガードリング34は、p型のチャネル領域12を形成する工程と同一のイオン注入工程で形成することができる。
各ガードリング34は、平面視において、MISトランジスタ1の外周に沿う平面視四角環状に形成されている。
エピタキシャル層8上には、ゲート電極23を被覆するように、SiO2からなる層間絶縁膜35が積層されている。
層間絶縁膜35およびゲート絶縁膜22には、ソーストレンチ24よりも大径のコンタクトホール36が形成されている。これにより、コンタクトホール36内には、各単位セル21のソーストレンチ24の全体(すなわち、ソーストレンチ24の側面25および底面26)およびエピタキシャル層8の表面9におけるソーストレンチ24の周縁部が露出していて、表面9と底面26との高低差に応じた段差が形成されている。
層間絶縁膜35上には、ソース電極37が形成されている。ソース電極37は、各コンタクトホール36を介して、すべての単位セル21のソーストレンチ24に一括して入り込んでいて、各単位セル21において、ソーストレンチ24の底側から順にドレイン露出領域33、ソース耐圧保持領域28、チャネル領域12およびソース領域14に接触している。すなわち、ソース電極37は、すべての単位セル21に対して共通の配線となっている。
そして、このソース電極37上には層間絶縁膜(図示せず)が形成されており、その層間絶縁膜(図示せず)を介して、ソース電極37がソースパッド2(図1(a)参照)に電気的に接続されている。一方、ゲートパッド4(図1(a)参照)は、当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極23に電気的に接続されている。
また、ソース電極37は、エピタキシャル層8との接触側から順に、障壁形成層としてのポリシリコン層38、中間層39およびメタル層40を有している。
ポリシリコン層38は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm-3以上、好ましくは、1×1019〜1×1021cm-3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層38をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのn型不純物、Al(アルミニウム)、B(ホウ素)などのp型不純物を用いることができる。また、ポリシリコン層38の厚さは、たとえば、5000Å〜10000Åである。
また、ポリシリコン層38は、第1実施形態では、コンタクトホール36内に露出する単位セル21の表面全域を覆うように形成されていて、ソーストレンチ24内でドレイン露出領域33、ソース耐圧保持領域28およびソース領域14の全てに接触している。
すなわち、ポリシリコン層38は、ソーストレンチ24の側面25においてソース耐圧保持領域28に接し、側面25およびエピタキシャル層8の表面9におけるソーストレンチ24の周縁部においてソース領域14に接する第1部分41と、ソーストレンチ24の底面26においてドレイン露出領域33に接する第2部分42とを有している。
そして、ポリシリコン層38は、第1部分41が、ソース耐圧保持領域28およびソース領域14の両方との間にオーミック接合を形成している。一方で、第2部分42が、ドレイン露出領域33との間に、MISトランジスタ1に内在するボディダイオード43(チャネル領域12とドレイン領域13との接合により形成されるpnダイオード)の拡散電位(たとえば、2.8eV〜3.2eV)よりも接合障壁の小さいヘテロ接合(たとえば、接合障壁の高さが1eV〜1.5eV)を形成している。
中間層39は、ポリシリコン層38上に積層されたメタル層であり、Ti(チタン)を含有する層の単層またはTiを含有する層を含む複数の層からなる。Tiを含有する層は、Ti、TiN(窒化チタン)などを用いて形成することができる。また、中間層39の厚さは、たとえば、200nm〜500nmである。
メタル層40は、中間層39上に積層されており、たとえば、Al(アルミニウム)、Au(金)、Ag(銀)、Cu(銅)、Mo(モリブデン)、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層40は、ソース電極37の最表層をなしている。また、メタル層40の厚さは、たとえば、1μm〜5μmである。
上記のようなポリシリコン層38、中間層39およびメタル層40の組み合わせとしては、第1実施形態では、Poly−Si(ポリシリコン層38)、Ti(中間層39)、TiN(中間層39)およびAl(メタル層40)が順に積層される積層構造(Poly−Si/Ti/TiN/Al)である。また、これらに加えて、メタル層40がMo層を有していることが好ましい。Moは融点が高いので、メタル層40にMo層が含まれていれば、ソース電極37に大電流が流れたときに生じる熱によるメタル層40の溶損を抑制することができる。
基板5の裏面7には、その全域を覆うようにドレイン電極44が形成されている。このドレイン電極44は、すべての単位セル21に対して共通の電極となっている。ドレイン電極44としては、たとえば、基板5側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
図3A〜図3Fは、図2に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図2と同じ位置での切断面を示す。
MISトランジスタ1を製造するには、図3Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、基板5の表面6(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、基板5上に、n-型のエピタキシャル層8が形成される。
続いて、p型不純物(たとえば、Al(アルミニウム)、B(ホウ素)等)が、エピタキシャル層8の表面9からエピタキシャル層8の内部にインプランテーション(注入)される。
続いて、n型不純物が、エピタキシャル層8の表面9からエピタキシャル層8の内部にインプランテーション(注入)される。
続いて、たとえば、1400℃〜2000℃でエピタキシャル層8が熱処理される。これにより、エピタキシャル層8の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、チャネル領域12、ソース領域14およびガードリング34が同時に形成される。また、エピタキシャル層8の基層部には、エピタキシャル成長後のままの状態を維持するドレイン領域13が形成される。
次に、図3Bに示すように、エピタキシャル層8が、ゲートトレンチ15およびソーストレンチ24を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層8が表面9(Si面)からドライエッチングされて、ゲートトレンチ15およびソーストレンチ24が同時に形成される。それとともに、エピタキシャル層8に多数の単位セル21が形成される。なお、エッチングガスとしては、たとえば、SF6(六フッ化硫黄)およびO2(酸素)を含む混合ガス(SF6/O2ガス)、SF6、O2およびHBr(臭化水素)を含む混合ガス(SF6/O2/HBrガス)を用いることができる。
次に、図3Cに示すように、ゲートトレンチ15の交差部17およびソーストレンチ24のエッジ部32を露出させる開口を有する第1レジスト45が、エピタキシャル層8上に形成される。これにより、ゲートトレンチ15の線状部16およびソーストレンチ24の底面26の中央部(ドレイン露出領域33を形成すべき部分)は、第1レジスト45で覆われることとなる。
続いて、第1レジスト45の開口から露出するゲートトレンチ15の交差部17およびソーストレンチ24へ向けて、p型不純物がインプランテーション(注入)される。この際、ゲートトレンチ15(交差部17)の側面18およびソーストレンチ24の側面25はいずれも第1レジスト45で覆われていないので、p型不純物は、側面18,25にも注入されることとなる。一方、ゲートトレンチ15の線状部16およびソーストレンチ24の底面26の中央部(ドレイン露出領域33を形成すべき部分)は第1レジスト45で保護されるので、これらの部分へのp型不純物の注入を防止することができる。その後、たとえば、1400℃〜2000℃でエピタキシャル層8が熱処理される。これにより、ドレイン領域13に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域27の第1領域29およびソース耐圧保持領域28が同時に形成される。また、ソーストレンチ24の底面26における第1レジスト45で覆われていた部分に、ドレイン露出領域33が形成される。
次に、図3Dに示すように、ゲート耐圧保持領域27の第2領域30を形成すべき領域に開口を有する第2レジスト46が、エピタキシャル層8上に形成される。これにより、ゲートトレンチ15の交差部17の側面18および底面19、ならびにソーストレンチ24の側面25および底面26は、第2レジスト46で覆われることとなる。
続いて、第2レジスト46の開口から露出するゲートトレンチ15の線状部16へ向けて、p型不純物がインプランテーション(注入)される。この際、側面18および底面19、ならびに側面25および底面26は第2レジスト46で保護されるので、これらの部分へのp型不純物の注入を防止することができる。その後、たとえば、1400℃〜2000℃でエピタキシャル層8が熱処理される。これにより、ドレイン領域13に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域27の第2領域30が形成される。
次に、図3Eに示すように、CVD法により、SiO2材料がエピタキシャル層8の上方から堆積される。これにより、ゲート絶縁膜22が形成される。
続いて、CVD法により、ドーピングされたポリシリコン材料がエピタキシャル層8の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ15およびソーストレンチ24が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料が、エッチバック面がエピタキシャル層8の表面9に対して面一になるまでエッチバックされる。続いて、ソーストレンチ24内に残存するポリシリコン材料のみがドライエッチングにより除去される。これにより、ゲートトレンチ15内に残存するポリシリコン材料からなるゲート電極23が形成される。
次に、図3Fに示すように、CVD法により、SiO2材料がエピタキシャル層8の上方から堆積される。これにより、層間絶縁膜35が形成される。続いて、公知のパターニング技術により、層間絶縁膜35およびゲート絶縁膜22が連続してパターニングされる。これにより、層間絶縁膜35およびゲート絶縁膜22にコンタクトホール36が形成される。
続いて、CVD法により、ポリシリコン材料がコンタクトホール36を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してn型またはp型不純物がインプランテーション(注入)される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが10keV〜100keVである。
この後、中間層39、メタル層40、ドレイン電極44などが形成されることにより、図2に示すMISトランジスタ1が得られる。
このMISトランジスタ1は、たとえば、電動モータ(誘導性負荷の一例)の駆動回路(インバータ回路)のスイッチング素子として利用される。この場合、ソースパッド2(ソース電極37)とドレイン電極44との間(ソース−ドレイン間)にドレイン側が正となるドレイン電圧が印加された状態で、ゲートパッド4に所定の電圧(ゲート閾値電圧以上の電圧)がオン/オフされることによって、電動モータに流す電流をオン/オフするスイッチングを行なう。
電動モータに流れる電流を遮断すると(つまり、ゲート電圧がオフにされると)、電動モータのモータコイルに逆起電力が発生する。この逆起電力に起因して、ソース側が正となる電圧が、ソース−ドレイン間にかかる場合がある。
このような場合に、ボディダイオード43の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
つまり、ボディダイオード43を構成するp型チャネル領域12からn型ドレイン領域13に正孔(ホール)が移動して電流が流れると、n型ドレイン領域13においてゲートトレンチ15付近(たとえば、ゲートトレンチ15の側方)では、多数キャリヤの電子と、p型チャネル領域12から移動した正孔とが再結合する場合がある。そのため、その結合により生じるエネルギーによって、エピタキシャル層8のSiCの結晶欠陥が、エピタキシャル層8の積層方向に平行な方向に拡張し、オン時のドレイン電流の経路(たとえば、チャネル)に達するおそれがある。そうすると、このMISトランジスタ1が、チャネル領域12におけるゲートトレンチ15の側面18付近にチャネルを形成してスイッチング動作する際、オン抵抗が上昇するおそれがある。
そこで、第1実施形態では、ポリシリコン層38がドレイン領域13(ドレイン露出領域33)に対してヘテロ接合を形成している。そのため、ポリシリコン層38の第2部分42とドレイン領域13とのヘテロ接合部に優先的に電流が流れ、ボディダイオード43に流れる電流を少なくするか、またはなくすことができる。こうしてMISトランジスタ1を流れた電流は、たとえば還流電流として電動モータに流すことができる。
このように、オフ時の電流は、ゲートトレンチ15で取り囲まれた単位セル21の中央のソーストレンチ24内に形成されたポリシリコン層38の第2部分42からドレイン領域13へ流れるから、ゲートトレンチ15付近(すなわち、p型チャネル領域12とn型ドレイン領域13との間)でのキャリヤの移動はほとんど生じない。そのため、ドレイン領域13内での正孔と電子との再結合を防止することができる。その結果、エピタキシャル層8におけるSiCの結晶欠陥の拡張を抑制することができるので、トランジスタ1のオン抵抗の上昇を抑制することができる。
また、オフ状態(つまり、ゲート電圧が0Vの状態)においては、ゲート電極23とエピタキシャル層8との間に介在するゲート絶縁膜22に電界がかかる。
この電界は、ゲート電極23とエピタキシャル層8との電位差に起因して生じるものである。そして、ゲートトレンチ15の底面19においては、ゲート電極23を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極44に接する基板5の裏面7付近では900Vの等電位面が分布しており、基板5の裏面7からエピタキシャル層8の表面9側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ15の底面19付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ15の底面19では、ゲート電極23側へ向かう非常に大きな電界が生じる。とりわけ、第1実施形態のように、ゲートトレンチ15が格子状に形成されており、格子状のゲートトレンチ15の窓部に四角柱状の単位セル21が配列されている場合は、単位セル21の各角部20に形成されたゲートトレンチ15のコーナーエッジ部31付近において、ゲート絶縁膜22の絶縁破壊が特に発生しやすい。
具体的には、ゲートトレンチ15の交差部17の対角線上で互いに隣り合うソーストレンチ24の距離D1(図2のA−A断面参照)は、ゲートトレンチ15の線状部16を挟んで互いに隣り合うソーストレンチ24の距離D2(図2のB−B断面参照)に比べて大きくなる(たとえば、第1実施形態では、D1はD2の1.4倍)。そのため、相対的に広いスペースがあるゲートトレンチ15のコーナーエッジ部31の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、ゲートトレンチ15のコーナーエッジ部31付近において、ゲート絶縁膜22の絶縁破壊が特に発生しやすい。
そこで、第1実施形態のMISトランジスタ1では、ゲートトレンチ15のコーナーエッジ部31にゲート耐圧保持領域27(第1領域29)が形成されている。これにより、第1領域29とドレイン領域13との接合(pn接合)により、ゲートトレンチ15のコーナーエッジ部31付近にボディダイオード48を形成することができる。さらにこのMISトランジスタ1では、各単位セル21の中央部に形成されたソーストレンチ24のエッジ部32に、ソース耐圧保持領域28が形成されている。そのため、このソース耐圧保持領域28とドレイン領域13との接合(pn接合)により、ソーストレンチ24のエッジ部32を取り囲む環状のボディダイオード49を形成することができる。
これらのボディダイオード48,49に発生する空乏層の存在により、ゲートトレンチ15のコーナーエッジ部31とソーストレンチ24のエッジ部32との間に等電位面が入り込むことを防止でき、ゲート絶縁膜22から遠ざけることができる。その結果、ゲートトレンチ15のコーナーエッジ部31付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜22にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、第1領域29の濃度がドレイン領域13の濃度よりも高いので、第1領域29とドレイン領域13との接合(pn接合)により生じる空乏層がエピタキシャル層8内に広がり過ぎることを防止することができる。
また、MISトランジスタ1では、第1領域29がコーナーエッジ部31を経て、コーナーエッジ部31直上のチャネル領域12に至るように形成されているが、単位セル21の角部20には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、チャネル領域12におけるコーナーエッジ部31直上の部分に至るようにゲート耐圧保持領域27(第1領域29)を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜22の破壊防止効果を一層向上させることができる。
一方、ゲートトレンチ15の線状部16には、線状部16の幅よりも狭い幅のゲート耐圧保持領域27(第2領域30)が形成されている。これにより、第2領域30とドレイン領域13との接合(pn接合)により生じる空乏層を、ゲートトレンチ15の線状部16に沿って発生させることができる。そのため、ゲートトレンチ15の線状部16の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜22に生じる電界を、全体にわたって満遍なく緩和することができる。
しかも、ゲート耐圧保持領域27(第2領域30)がゲートトレンチ15の線状部16の側面18(つまり、単位セル21においてチャネルが形成される部分)に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。
また、第2領域30の濃度が第1領域29の濃度よりも高く、さらに、第2領域30の厚さT2が第1領域29の厚さT1よりも小さい(T1>T2)ので、チャネル抵抗の上昇を防止することもできる。
また、上記の製造方法によれば、ゲート耐圧保持領域27およびソース耐圧保持領域28を同時に形成することができる。その結果、ゲート絶縁膜22の絶縁破壊を防止するためのMISトランジスタ1の構造を簡単に作製することができる。
なお、ドレイン露出領域33は、図4のMISトランジスタ47のように、ソーストレンチ24の底面26の中央部をエピタキシャル層8の表面9と面一になる位置まで突出させることにより、底面26の周縁部(中央部とは異なる他の部分)との間に段差S1を有していてもよい。このような構成は、たとえば、図3Bに示す工程において、ソーストレンチ24を環状に形成することにより得ることができる。
この場合には、ポリシリコン層38とドレイン露出領域33との接合面積を大きくすることができるので、ポリシリコン層38にかかる電界を小さくすることができる。その結果、ポリシリコン層38とドレイン露出領域33との間でのリーク電流の発生を減らすことができる。
<第2実施形態>
図5(a)(b)は、本発明の第2実施形態に係るプレーナゲート型MISトランジスタの模式的な平面図であって、図5(a)は全体図、図5(b)は内部拡大図をそれぞれ示す。図6は、図5(a)(b)に示すプレーナゲート型MISトランジスタの断面図であって、図5(b)の切断線C−CおよびD−Dでの切断面をそれぞれ示す。
MISトランジスタ51は、SiCが採用されたプレーナゲート型DMISFETであり、たとえば、図5(a)に示すように、平面視正方形のチップ状である。チップ状のMISトランジスタ51は、図5(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。
MISトランジスタ51の表面には、ソースパッド52が形成されている。ソースパッド52は、四隅が外方へ湾曲した平面視略正方形状であり、MISトランジスタ51の表面のほぼ全域を覆うように形成されている。このソースパッド52には、その一辺の中央付近に除去領域53が形成されている。この除去領域53は、ソースパッド52が形成されていない領域である。
除去領域53には、ゲートパッド54が配置されている。ゲートパッド54とソースパッド52との間には間隔が設けられており、これらは互いに絶縁されている。
次に、MISトランジスタ51の内部構造について説明する。
MISトランジスタ51は、n+型(たとえば、濃度が1×1018〜1×1021cm-3)のSiCからなる基板55を備えている。基板55は、第2実施形態では、MISトランジスタ51のドレインとして機能し、その表面56(上面)がSi面であり、その裏面57(下面)がC面である。
基板55の表面56には、基板55よりも低濃度のn-型(たとえば、濃度が1×1015〜1×1017cm-3)のSiCからなるエピタキシャル層58が積層されている。半導体層としてのエピタキシャル層58の厚さは、たとえば、1μm〜100μmである。エピタキシャル層58は、基板55上に、いわゆるエピタキシャル成長によって形成されている。Si面である表面56上に形成されるエピタキシャル層58は、Si面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層58の表面59は、基板55の表面56と同様、Si面である。
MISトランジスタ51には、図5(a)に示すように、平面視でエピタキシャル層58の中央部に配置され、MISトランジスタ51として機能する活性領域60と、この活性領域60を取り囲むトランジスタ周辺領域61が形成されている。
活性領域60において、エピタキシャル層58の表層部には、p型(たとえば、濃度が1.0×1016cm-3〜1.0×1019cm-3)のチャネル領域62が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各チャネル領域62は、平面視正方形状であり、たとえば、図5(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。
一方、エピタキシャル層58における、チャネル領域62に対して基板55側の領域は、エピタキシャル成長後のままの状態が維持された、n-型のドレイン領域63となっている。
各チャネル領域62には、その表面59側のほぼ全域にn+型(たとえば、濃度が1×1018〜1×1021cm-3)のソース領域64が形成されている。
また、活性領域60において、一定のピッチで行列状に配列されたチャネル領域62の各間の領域(チャネル間領域65)は、一定(たとえば、2.8μm)幅を有する格子状である。
具体的には、チャネル間領域65は、隣り合うチャネル領域62の各間を、各チャネル領域62の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部66と、行方向に延びる線状部66と列方向に延びる線状部66とが交差する交差部67とを含んでいる。交差部67は、平面視で2行2列に配列されたチャネル領域62に着目したとき、配列された4つのチャネル領域62の内側の角に取り囲まれ、チャネル領域62の四辺の延長線により区画される平面視正方形状の部分である。
これにより、エピタキシャル層58には、格子状のチャネル間領域65で取り囲まれる各窓部分に、4つの角部70を有する平面視正方形状の単位セル71が多数形成されている。すなわち、チャネル間領域65の幅方向中央に単位セル71間の境界が設定されている。各単位セルは、たとえば、図5(b)の紙面における上下左右方向の長さがそれぞれ10μm程度である。各単位セル71では、チャネル領域62の深さ方向がゲート長方向であり、そのゲート長方向に直交するチャネル領域62の周方向がゲート幅方向である。
チャネル間領域65上には、チャネル間領域65に沿って、格子状のゲート絶縁膜72が形成されている。ゲート絶縁膜72は、隣り合うチャネル領域62の間に跨っていて、チャネル領域62におけるソース領域64を取り囲む部分(チャネル領域62の周縁部)およびソース領域64の外周縁を覆っている。ゲート絶縁膜72は、SiO2からなり、その厚さは400Å程度でほぼ一様である。
ゲート絶縁膜72上には、ゲート電極73が形成されている。ゲート電極73は、格子状のゲート絶縁膜72に沿って格子状に形成されていて、ゲート絶縁膜72を挟んで、各チャネル領域62の周縁部に対向している。ゲート電極73は、ポリシリコンからなり、たとえば、n型不純物が高濃度にドーピングされている。また、ゲート電極73の厚さは、たとえば、6000Å程度である。
各単位セル71の中央部には、エピタキシャル層58の表面59から各ソース領域64およびチャネル領域62を貫通してドレイン領域63に達する、平面視正方形状のソーストレンチ74が形成されている。ソーストレンチ74は、互いに対向する側面75と底面76とが湾曲面を介して連続する断面U字状である。
また、エピタキシャル層58には、エピタキシャル層58にp型不純物をインプランテーションすることにより形成された、p型のゲート耐圧保持領域77および第1耐圧保持領域としてのソース耐圧保持領域78が形成されている。
ゲート耐圧保持領域77は、格子状のチャネル間領域65に沿って形成されており、チャネル間領域65の交差部67に形成された第4耐圧保持領域としての第1領域79と、チャネル間領域65の線状部66に形成された第5耐圧保持領域としての第2領域80とを一体的に含んでいる。
第1領域79は、交差部67に臨む4つの単位セル71の各角部70に形成されたチャネル領域62のコーナー部81に至るように形成されている。すなわち、第1領域79は、平面視では、チャネル間領域65の交差部67よりもやや大きい正方形状に形成されていて、その各角が、当該交差部67に臨む4つの単位セル71の各角部70にそれぞれ入り込んでいる。また、第1領域79の濃度は、チャネル領域62の濃度以上で、ドレイン領域63の濃度よりも高く、たとえば、1×1018〜1×1019cm-3である。また、第1領域79におけるエピタキシャル層58の表面59から基板55へ向かう方向に沿う厚さT4は、たとえば、0.8μm程度である。
第2領域80は、平面視で隣り合う交差部67の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、線状部66の幅(たとえば、3.0μm)よりも狭い幅(たとえば、1.5μm)を有している。また、第2領域80の濃度は、チャネル領域62の濃度よりも高く、第1領域79よりも高く、たとえば、2×1018〜2×1019cm-3である。また、第2領域80におけるエピタキシャル層58の表面59からから基板55へ向かう方向に沿う厚さT5は、第1領域79の厚さT4以下(すなわち、T4≧T5)である。
ソース耐圧保持領域78は、ソーストレンチ74の底面76を露出させるように、当該底面76と側面75とが交わるソーストレンチ74のエッジ部82および当該エッジ部82からソーストレンチ74の側面75の一部を形成するチャネル領域62に至るように形成されている。
これにより、ソーストレンチ74の底面76の中央部には、ドレイン領域63の一部からなる平面視正方形状のドレイン露出領域83が形成されている。
また、ソース耐圧保持領域78の濃度は、ゲート耐圧保持領域77の第1領域79と同じである(たとえば、1×1018〜1×1019cm-3)。また、ソース耐圧保持領域78におけるソーストレンチ74の底面から基板55へ向かう方向に沿う厚さT6は、たとえば、0.8μm程度であり、ソース耐圧保持領域78の最深部が、ゲート耐圧保持領域77(第1領域79および第2領域80)の最深部よりも深い位置にある。
また、トランジスタ周辺領域61において、エピタキシャル層58の表層部には、マトリクス状に配列された単位セル71(活性領域60)を取り囲むように、活性領域60から間隔を開けてp型のガードリング84が複数本(第2実施形態では、4本)形成されている。これらのガードリング84は、p型のチャネル領域62を形成する工程と同一のイオン注入工程で形成することができる。
各ガードリング84は、平面視において、MISトランジスタ51の外周に沿う平面視四角環状に形成されている。
エピタキシャル層58上には、ゲート電極73を被覆するように、SiO2からなる層間絶縁膜85が積層されている。
層間絶縁膜85およびゲート絶縁膜72には、ソーストレンチ74よりも大径のコンタクトホール86が形成されている。これにより、コンタクトホール86内には、各単位セル71のソーストレンチ74の全体(すなわち、ソーストレンチ74の側面75および底面76)およびエピタキシャル層58の表面59におけるソーストレンチ74の周縁部が露出していて、表面59と底面76との高低差に応じた段差が形成されている。
層間絶縁膜85上には、ソース電極87が形成されている。ソース電極87は、各コンタクトホール86を介して、すべての単位セル71のソーストレンチ74に一括して入り込んでいて、各単位セル71において、ソーストレンチ74の底側から順にドレイン露出領域83、ソース耐圧保持領域78、チャネル領域62およびソース領域64に接触している。すなわち、ソース電極87は、すべての単位セル71に対して共通の配線となっている。
そして、このソース電極87上には層間絶縁膜(図示せず)が形成されており、その層間絶縁膜(図示せず)を介して、ソース電極87がソースパッド52(図5(a)参照)に電気的に接続されている。一方、ゲートパッド54(図5(a)参照)は、当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極73に電気的に接続されている。
また、ソース電極87は、エピタキシャル層58との接触側から順に、障壁形成層としてのポリシリコン層88、中間層89およびメタル層90を有している。
ポリシリコン層88は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm-3以上、好ましくは、1×1019〜1×1021cm-3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層88をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのn型不純物、Al(アルミニウム)、B(ホウ素)などのp型不純物を用いることができる。また、ポリシリコン層88の厚さは、たとえば、5000Å〜10000Åである。
また、ポリシリコン層88は、第2実施形態では、コンタクトホール86内に露出する単位セル71の表面全域を覆うように形成されていて、ソーストレンチ74内でドレイン露出領域83、ソース耐圧保持領域78およびソース領域64の全てに接触している。
すなわち、ポリシリコン層88は、ソーストレンチ74の側面75においてソース耐圧保持領域78に接し、側面75およびエピタキシャル層58の表面59におけるソーストレンチ74の周縁部においてソース領域64に接する第1部分91と、ソーストレンチ74の底面76においてドレイン露出領域83に接する第2部分92とを有している。
そして、ポリシリコン層88は、第1部分91が、ソース耐圧保持領域78およびソース領域64の両方との間にオーミック接合を形成している。一方で、第2部分92が、ドレイン露出領域83との間に、MISトランジスタ51に内在するボディダイオード93(ソース耐圧保持領域78とドレイン領域63との接合により形成されるpnダイオード)の拡散電位(たとえば、2.8eV〜3.2eV)よりも接合障壁の小さいヘテロ接合(たとえば、接合障壁の高さが1eV〜1.5eV)を形成している。
中間層89は、ポリシリコン層88上に積層されたメタル層であり、Ti(チタン)を含有する層の単層またはTiを含有する層を含む複数の層からなる。Tiを含有する層は、Ti、TiN(窒化チタン)などを用いて形成することができる。また、中間層89の厚さは、たとえば、200nm〜500nmである。
メタル層90は、中間層89上に積層されており、たとえば、Al(アルミニウム)、Au(金)、Ag(銀)、Cu(銅)、Mo(モリブデン)、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層90は、ソース電極87の最表層をなしている。また、メタル層90の厚さは、たとえば、1μm〜5μmである。
上記のようなポリシリコン層88、中間層89およびメタル層90の組み合わせとしては、第2実施形態では、Poly−Si(ポリシリコン層88)、Ti(中間層89)、TiN(中間層89)およびAl(メタル層90)が順に積層される積層構造(Poly−Si/Ti/TiN/Al)である。また、これらに加えて、メタル層90がMo層を有していることが好ましい。Moは融点が高いので、メタル層90にMo層が含まれていれば、ソース電極87に大電流が流れたときに生じる熱によるメタル層90の溶損を抑制することができる。
基板55の裏面57には、その全域を覆うようにドレイン電極94が形成されている。このドレイン電極94は、すべての単位セル71に対して共通の電極となっている。ドレイン電極94としては、たとえば、基板55側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
図7A〜図7Fは、図6に示すプレーナゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図6と同じ位置での切断面を示す。
MISトランジスタ51を製造するには、図7Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、基板55の表面56(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、基板55上に、n-型のエピタキシャル層58が形成される。
続いて、p型不純物(たとえば、Al(アルミニウム)、B(ホウ素)等)が、エピタキシャル層58の表面59からエピタキシャル層58の内部にインプランテーション(注入)される。
続いて、n型不純物が、エピタキシャル層58の表面59からエピタキシャル層58の内部にインプランテーション(注入)される。
続いて、たとえば、1400℃〜2000℃でエピタキシャル層58が熱処理される。これにより、エピタキシャル層58の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、チャネル領域62、ソース領域64およびガードリング84が同時に形成される。また、エピタキシャル層58の基層部には、エピタキシャル成長後のままの状態を維持するドレイン領域63が形成される。また、チャネル間領域65が同時に形成されて、エピタキシャル層58に多数の単位セル71が形成される。
次に、図7Bに示すように、エピタキシャル層58が、ソーストレンチ74を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層58が表面59(Si面)からドライエッチングされて、ソーストレンチ74が形成される。なお、エッチングガスとしては、たとえば、SF6(六フッ化硫黄)およびO2(酸素)を含む混合ガス(SF6/O2ガス)、SF6、O2およびHBr(臭化水素)を含む混合ガス(SF6/O2/HBrガス)を用いることができる。
次に、図7Cに示すように、チャネル間領域65の交差部67およびソーストレンチ74のエッジ部82を露出させる開口を有する第1レジスト95が、エピタキシャル層58上に形成される。これにより、チャネル間領域65の線状部66およびソーストレンチ74の底面76の中央部(ドレイン露出領域83を形成すべき部分)は、第1レジスト95で覆われることとなる。
続いて、第1レジスト95の開口から露出するチャネル間領域65の交差部67およびソーストレンチ74へ向けて、p型不純物がインプランテーション(注入)される。この際、ソーストレンチ74の側面75は第1レジスト95で覆われていないので、p型不純物は、側面75にも注入されることとなる。一方、チャネル間領域65の線状部66およびソーストレンチ74の底面76の中央部(ドレイン露出領域83を形成すべき部分)は第1レジスト95で保護されるので、これらの部分へのp型不純物の注入を防止することができる。その後、たとえば、1400℃〜2000℃でエピタキシャル層58が熱処理される。これにより、ドレイン領域63に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域77の第1領域79およびソース耐圧保持領域78が同時に形成される。また、ソーストレンチ74の底面76における第1レジスト95で覆われていた部分に、ドレイン露出領域83が形成される。
次に、図7Dに示すように、ゲート耐圧保持領域77の第2領域80を形成すべき領域に開口を有する第2レジスト96が、エピタキシャル層58上に形成される。これにより、チャネル間領域65の交差部67、ならびにソーストレンチ74の側面75および底面76は、第2レジスト96で覆われることとなる。
続いて、第2レジスト96の開口から露出するチャネル間領域65の線状部66へ向けて、p型不純物がインプランテーション(注入)される。この際、チャネル間領域65の交差部67、ならびに側面75および底面76は第2レジスト96で保護されるので、これらの部分へのp型不純物の注入を防止することができる。その後、たとえば、1400℃〜2000℃でエピタキシャル層58が熱処理される。これにより、ドレイン領域63に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域77の第2領域80が形成される。
次に、図7Eに示すように、CVD法により、SiO2材料がエピタキシャル層58の上方から堆積される。これにより、ゲート絶縁膜72が形成される。
続いて、CVD法により、ドーピングされたポリシリコン材料がエピタキシャル層58の上方から堆積される。その後、公知のパターニング技術により、堆積したポリシリコン材料がパターニングされることにより、ゲート電極73が形成される。
次に、図7Fに示すように、CVD法により、SiO2材料がエピタキシャル層58の上方から堆積される。これにより、層間絶縁膜85が形成される。続いて、公知のパターニング技術により、層間絶縁膜85およびゲート絶縁膜72が連続してパターニングされる。これにより、層間絶縁膜85およびゲート絶縁膜72にコンタクトホール86が形成される。
続いて、CVD法により、ポリシリコン材料がコンタクトホール86を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してn型またはp型不純物がインプランテーション(注入)される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが10keV〜100keVである。
この後、中間層89、メタル層90、ドレイン電極94などが形成されることにより、図6に示すMISトランジスタ51が得られる。
このMISトランジスタ51の構造によっても、前述の第1実施形態のMISトランジスタ1と同様の作用効果を発現することができる。
すなわち、第2実施形態では、ポリシリコン層88がドレイン領域63(ドレイン露出領域83)に対してヘテロ接合を形成している。そのため、ソース−ドレイン間に逆起電力がかかった場合、ポリシリコン層88の第2部分92とドレイン領域63とのヘテロ接合部に優先的に電流が流れ、ボディダイオード93に流れる電流を少なくするか、またはなくすことができる。こうしてMISトランジスタ51を流れた電流は、たとえば還流電流として電動モータに流すことができる。
このように、オフ時の電流は、チャネル間領域65で取り囲まれた単位セル71の中央のソーストレンチ74内に形成されたポリシリコン層88の第2部分92からドレイン領域63へ流れるから、チャネル間領域65付近(すなわち、p型チャネル領域62とn型ドレイン領域63との間)でのキャリヤの移動はほとんど生じない。そのため、ドレイン領域63内での正孔と電子との再結合を防止することができる。その結果、エピタキシャル層58におけるSiCの結晶欠陥の拡張を抑制することができるので、トランジスタ51のオン抵抗の上昇を抑制することができる。
また、オフ状態(つまり、ゲート電圧が0Vの状態)においては、とりわけ、第2実施形態のように、チャネル間領域65が格子状に形成されており、格子状のチャネル間領域65の窓部に平面視四角形状の単位セル71が配列されている場合は、単位セル71の各角部70に形成されたチャネル領域62のコーナー部81付近において、ゲート絶縁膜72の絶縁破壊が特に発生しやすい。
具体的には、チャネル間領域65の交差部67の対角線上で互いに隣り合うソーストレンチ74の距離D3(図6のC−C断面参照)は、チャネル間領域65の線状部66を挟んで互いに隣り合うソーストレンチ74の距離D4(図6のD−D断面参照)に比べて大きくなる(たとえば、第2実施形態では、D3はD4の1.4倍)。そのため、相対的に広いスペースがあるチャネル領域62のコーナー部81の直下に等電位面が入り込み、等電位面の密集を生じる。その結果、チャネル領域62のコーナー部81付近において、ゲート絶縁膜72の絶縁破壊が特に発生しやすい。
そこで、第2実施形態のMISトランジスタ51では、チャネル領域62のコーナー部81にゲート耐圧保持領域77(第1領域79)が形成されている。これにより、第1領域79とドレイン領域63との接合(pn接合)により、チャネル領域62のコーナー部81付近にボディダイオード98を形成することができる。さらにこのMISトランジスタ51では、各単位セル71の中央部に形成されたソーストレンチ74のエッジ部82に、ソース耐圧保持領域78が形成されている。そのため、このソース耐圧保持領域78とドレイン領域63との接合(pn接合)により、ソーストレンチ74のエッジ部82を取り囲む環状のボディダイオード99を形成することができる。
これらのボディダイオード98,99に発生する空乏層の存在により、チャネル領域62のコーナー部81とソーストレンチ74のエッジ部82との間に等電位面が入り込むことを防止でき、ゲート絶縁膜72から遠ざけることができる。その結果、チャネル領域62のコーナー部81付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜72にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。また、第1領域79の濃度がドレイン領域63の濃度よりも高いので、第1領域79とドレイン領域63との接合(pn接合)により生じる空乏層がエピタキシャル層58内に広がり過ぎることを防止することができる。
一方、チャネル間領域65の線状部66には、線状部66の幅よりも狭い幅のゲート耐圧保持領域77(第2領域80)が形成されている。これにより、第2領域80とドレイン領域63との接合(pn接合)により生じる空乏層を、チャネル間領域65の線状部66に沿って発生させることができる。そのため、チャネル間領域65の線状部66の直下に生じる電界を、当該空乏層により緩和することができる。その結果、ゲート絶縁膜72に生じる電界を、全体にわたって満遍なく緩和することができる。
しかも、ゲート耐圧保持領域77(第2領域80)がチャネル領域62の周縁部(つまり、単位セル71においてチャネルが形成される部分)に形成されていない。よって、チャネル特性の制御を精度よく行うこともできる。
なお、ドレイン露出領域83は、図8のMISトランジスタ97のように、ソーストレンチ74の底面76の中央部をエピタキシャル層58の表面59と面一になる位置まで突出させることにより、底面76の周縁部(中央部とは異なる他の部分)との間に段差S2を有していてもよい。このような構成は、たとえば、図7Bに示す工程において、ソーストレンチ74を環状に形成することにより得ることができる。
この場合には、ポリシリコン層88とドレイン露出領域83との接合面積を大きくすることができるので、ポリシリコン層88にかかる電界を小さくすることができる。その結果、ポリシリコン層88とドレイン露出領域83との間でのリーク電流の発生を減らすことができる。
<第3実施形態>
図9(a)(b)は、本発明の第3実施形態に係るトレンチゲート型MISトランジスタ101の模式的な平面図であって、図9(a)は全体図、図9(b)は内部拡大図をそれぞれ示す。図10は、図9(a)(b)のトレンチゲート型MISトランジスタ101の断面図であって、図9(b)の切断線E−E、F−FおよびG−Gでの切断面をそれぞれ示す。
MISトランジスタ101は、SiCが採用されたトレンチゲート型DMISFET(Double diffused Metal Insulator Semiconductor Field Effect Transistor)であり、たとえば、図9(a)に示すように、平面視正方形のチップ状である。チップ状のMISトランジスタ101は、図9(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。
MISトランジスタ101の表面には、ソースパッド102が形成されている。ソースパッド102は、四隅が外方へ湾曲した平面視略正方形状であり、MISトランジスタ101の表面のほぼ全域を覆うように形成されている。このソースパッド102には、その一辺の中央付近に除去領域103が形成されている。この除去領域103は、ソースパッド102が形成されていない領域である。
除去領域103には、ゲートパッド104が配置されている。ゲートパッド104とソースパッド102との間には間隔が設けられており、これらは互いに絶縁されている。
次に、MISトランジスタ101の内部構造について説明する。
MISトランジスタ101は、n+型(たとえば、濃度が1×1018〜1×1021cm-3)のSiCからなる基板105を備えている。基板105は、第3実施形態では、MISトランジスタ101のドレインとして機能し、その表面106(上面)がSi面であり、その裏面107(下面)がC面である。
基板105の表面106には、基板105よりも低濃度のn-型(たとえば、濃度が1×1015〜1×1017cm-3)のSiCからなるエピタキシャル層108が積層されている。半導体層としてのエピタキシャル層108の厚さは、たとえば、1μm〜100μmである。エピタキシャル層108は、基板105上に、いわゆるエピタキシャル成長によって形成されている。Si面である表面上に形成されるエピタキシャル層108は、Si面を成長主面として成長させられる。したがって、成長により形成されるエピタキシャル層108の表面109は、基板105の表面106と同様、Si面である。
MISトランジスタ101には、図9(a)に示すように、平面視でエピタキシャル層108の中央部に配置され、MISトランジスタ101として機能する活性領域110と、この活性領域110を取り囲むトランジスタ周辺領域111が形成されている。
活性領域110において、エピタキシャル層108にはゲートトレンチ112が格子状に形成されている(図9(b)参照)。このゲートトレンチ112によりエピタキシャル層108は、それぞれが四角状(正方形状)の複数のセル113に区画されている。
複数のセル113は、ショットキーセル114と、ショットキーセル114よりも相対的に平面面積の小さいpnダイオードセル115とを含む。たとえばショットキーセル114は、pnダイオードセル115の4つ分に相当する面積を有していて、ショットキーセル114の一辺の長さはpnダイオードセル115の一辺の長さの2倍に相当する。具体的には、pnダイオードセル115の大きさは、図9(b)の紙面における上下左右方向の長さがそれぞれ6μm程度であり、ショットキーセル114の大きさは、同方向の長さがそれぞれ12μm程度である。
そして、1つのショットキーセル114と、そのショットキーセル114を包囲する複数のpnダイオードセル115(この実施形態では、12個のpnダイオードセル115)により1つのセル群が構成されており、このセル群がさらに行列状に配列されている。互いに隣り合うセル群において、pnダイオードセル115は共有されている。つまり、或るセル群のショットキーセル114を包囲するpnダイオードセル115は、当該セル群の隣のセル群のショットキーセル114を包囲するpnダイオードセル115としても用いられている。
ショットキーセル114およびpnダイオードセル115に共通する要素として、エピタキシャル層108には、その表面109側から裏面116側へ向かって順に、n+型(たとえば、濃度が1×1018〜1×1021cm-3)ソース領域117、p型(たとえば、濃度が1.0×1016cm-3〜1.0×1019cm-3)チャネル領域118およびドレイン領域119を有している。
ドレイン領域119は、エピタキシャル成長後のままの状態が維持された、n-型の領域であり、全てのセル113の底部で一体的に繋がっており、それらの間で共有されている。つまり、ゲートトレンチ112は、ソース領域117およびチャネル領域118を側面124に露出させ、その最深部がドレイン領域119の途中部に位置するように各セル113を区画している。
このようなゲートトレンチ112は、隣り合うセル113の各間を、各セル113の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部120と、行方向に延びる線状部120と列方向に延びる線状部120とが交差する交差部121とを含んでいる。
ゲートトレンチ112の内面には、その全域を覆うようにゲート絶縁膜122が形成されている。ゲート絶縁膜122は、ゲートトレンチ112の底面123上の部分が、ゲートトレンチ112の側面124上の部分よりも厚くなっている。
そして、ゲートトレンチ112におけるゲート絶縁膜122の内側をポリシリコンで埋め尽くすことにより、ゲートトレンチ112内にゲート電極125が埋設されている。こうして、各ショットキーセル114およびpnダイオードセル115には、ソース領域117とドレイン領域119とが、エピタキシャル層108の表面109に垂直な縦方向にチャネル領域118を介して離間して配置された、縦型MISトランジスタ101構造(第1および第2MISトランジスタ構造)が構成されている。
ショットキーセル114の中央部には、エピタキシャル層108の表面109からソース領域117およびチャネル領域118を貫通してドレイン領域119に達する、平面視正方形状の第2ソーストレンチとしてのHDソーストレンチ126が形成されている(図9(b)および図10のF−F断面、G−G断面参照)。HDソーストレンチ126の深さは、ゲートトレンチ112と同じである。
このHDソーストレンチ126には、p型(たとえば、濃度が1×1017〜9×1019cm-3)のHD耐圧保持領域127(第2耐圧保持領域)が形成されている。HD耐圧保持領域127は、HDソーストレンチ126の底面128と側面129とが交わって形成され、当該底面128の周囲を取り囲む環状のエッジ部130および当該エッジ部130からHDソーストレンチ126の側面129に露出するチャネル領域118に至る環状に形成されている。これにより、HD耐圧保持領域127に囲まれるHDソーストレンチ126の底面128の中央部には、ドレイン領域119の一部からなる平面視正方形状のショットキー領域131が形成されている。
ショットキー領域131は、ショットキー領域131とHD耐圧保持領域127とのpn接合部(ボディダイオード132)から発生する空乏層が繋がらない面積で形成されており、たとえば、その一辺の長さL1が4μm以上である。
一方、pnダイオードセル115の中央部には、エピタキシャル層108の表面109からソース領域117およびチャネル領域118を貫通してドレイン領域119に達する、平面視正方形状の第1ソーストレンチとしてのDiソーストレンチ133が形成されている(図9(b)および図10のE−E断面、G−G断面参照)。Diソーストレンチ133の深さは、ゲートトレンチ112と同じである。また、Diソーストレンチ133の面積は、ショットキー領域131よりも小さくて、その一辺の長さL2が3μm程度である。
このDiソーストレンチ133には、p型(たとえば、1×1017〜9×1019cm-3の濃度)のDi耐圧保持領域134(第1耐圧保持領域)が形成されている。Di耐圧保持領域134は、Diソーストレンチ133の底面135全面に形成され、さらに、底面135と側面136とが交わって形成され、当該底面135の周囲を取り囲む環状のエッジ部137および当該エッジ部137からDiソーストレンチ133の側面136に露出するチャネル領域118に至る器状に形成されている。
また、Diソーストレンチ133には、その底面135の中央部におけるDi耐圧保持領域134の表層部に、p+型(たとえば、濃度が1.0×1018cm-3〜2.0×1021cm-3)の底部チャネルコンタクト領域138が形成されている。底部チャネルコンタクト領域138に電極をオーミック接触させることにより、Di耐圧保持領域134を介してpnダイオードセル115のチャネル領域118に対してコンタクトをとることができる(電気的に接続することができる)。
そして、Diソーストレンチ133にDi耐圧保持領域134が形成されていることにより、pnダイオードセル115は、Di耐圧保持領域134とドレイン領域119とのpn接合により構成され、アノード側のコンタクトとして底部チャネルコンタクト領域138を有し、カソード側のコンタクトとして基板105を有するボディダイオード139を内蔵している。
また、複数のセル113を区画するゲートトレンチ112の各交差部121には、G耐圧保持領域140(中継領域)が形成されている。
G耐圧保持領域140は、交差部121におけるゲートトレンチ112の底面123全面に形成され、さらに、当該底面123から交差部121に臨む各セル113の各角部の下部に形成されたゲートトレンチ112のコーナーエッジ部141をおよびコーナーエッジ部141直上のチャネル領域118に至るように形成されている。
すなわち、G耐圧保持領域140は、平面視では、ゲートトレンチ112の交差部121よりもやや大きい正方形状に形成されていて、その各角が、当該交差部121に臨む各セル113の各角部にそれぞれ入り込んでいる。また、G耐圧保持領域140の濃度は、チャネル領域118の濃度よりも高く、ドレイン領域119の濃度よりも高く、たとえば、1×1017〜9×1019cm-3である。
このG耐圧保持領域140の中継により、図10のG−G断面の実線矢印に示すように、底部チャネルコンタクト領域138→Di耐圧保持領域134→pnダイオードセル115のチャネル領域118→G耐圧保持領域140→ショットキーセル114のチャネル領域118を介して、ショットキーセル114のHD耐圧保持領域127に対してコンタクトをとることができる。
トランジスタ周辺領域111において、エピタキシャル層108の表層部には活性領域110を取り囲むように、活性領域110から間隔を開けてp型のガードリング142が複数本(第3実施形態では、4本)形成されている。これらのガードリング142は、p型のチャネル領域118を形成する工程と同一のイオン注入工程で形成することができる。各ガードリング142は、平面視において、MISトランジスタ101の外周に沿う平面視四角環状に形成されている。
エピタキシャル層108上には、ゲート電極125を被覆するように、SiO2からなる層間絶縁膜143が積層されている。
層間絶縁膜143およびゲート絶縁膜122には、HDソーストレンチ126およびDiソーストレンチ133よりも大径のコンタクトホール144,145が形成されている。
層間絶縁膜143上には、ソース電極146が形成されている。ソース電極146は、各コンタクトホール144,145を介して、すべてのHDソーストレンチ126およびDiソーストレンチ133に一括して入り込んでいる。
ソース電極146は、ショットキーセル114において、HDソーストレンチ126の底側から順にショットキー領域131、HD耐圧保持領域127およびソース領域117に接触している。また、pnダイオードセル115において、Diソーストレンチ133の底側から順に底部チャネルコンタクト領域138、Di耐圧保持領域134およびソース領域117に接触している。すなわち、ソース電極146は、すべてのセル113に対して共通の配線となっている。
そして、このソース電極146上には層間絶縁膜143(図示せず)が形成されており、その層間絶縁膜143(図示せず)を介して、ソース電極146がソースパッド102(図9(a)参照)に電気的に接続されている。一方、ゲートパッド104(図9(a)参照)は、当該層間絶縁膜143(図示せず)上に引き回されたゲート配線(図示せず)を介して、ゲート電極125に電気的に接続されている。
また、ソース電極146は、エピタキシャル層108との接触側から順に、障壁形成層としてのポリシリコン層147、中間層148およびメタル層149を有している。
ポリシリコン層147は、不純物がドーピングされたドープトポリシリコンを用いて形成されたドープ層であり、たとえば、1×1015cm-3以上、好ましくは、1×1019〜1×1021cm-3の高濃度で不純物がドーピングされた高濃度ドープ層である。ポリシリコン層147をドープ層(高濃度ドープ層を含む)として形成するときの不純物としては、N(窒素)、P(リン)、As(ひ素)などのn型不純物、Al(アルミニウム)、B(ホウ素)などのp型不純物を用いることができる。また、ポリシリコン層147の厚さは、たとえば、5000Å〜10000Åである。
また、ポリシリコン層147は、第3実施形態では、コンタクトホール144,145内に露出するセル113の表面全域を覆うように形成されていて、HDソーストレンチ126内でショットキー領域131、HD耐圧保持領域127およびソース領域117の全て、Diソーストレンチ133内で底部チャネルコンタクト領域138、Di耐圧保持領域134およびソース領域117の全てに接触している。
そして、ポリシリコン層147は、ショットキーセル114においてソース領域117との間にショットキー接合を形成している。これにより、ポリシリコン層147は、ショットキー領域131との間に、ショットキーセル114およびpnダイオードセル115にそれぞれ内蔵されたボディダイオード150(チャネル領域118とドレイン領域119とのpn接合により形成されるダイオード)の拡散電位(たとえば、2.8eV〜3.2eV)よりも接合障壁の小さいヘテロ接合(たとえば、接合障壁の高さが1eV〜1.5eV)を形成している。これにより、ショットキーセル114においては、ソース電極146とショットキー領域131との間にヘテロ接合ダイオード151(HD)が形成されている。
また、ポリシリコン層147は、pnダイオードセル115において底部チャネルコンタクト領域138およびソース領域117との間にオーミック接触を形成している。
中間層148は、ポリシリコン層147上に積層されたメタル層149であり、Ti(チタン)を含有する層の単層またはTiを含有する層を含む複数の層からなる。Tiを含有する層は、Ti、TiN(窒化チタン)などを用いて形成することができる。また、中間層148の厚さは、たとえば、200nm〜500nmである。
メタル層149は、中間層148上に積層されており、たとえば、Al(アルミニウム)、Au(金)、Ag(銀)、Cu(銅)、Mo(モリブデン)、それらの合金およびそれらを含有するメタル材料を用いて形成することができる。メタル層149は、ソース電極146の最表層をなしている。また、メタル層149の厚さは、たとえば、1μm〜5μmである。
上記のようなポリシリコン層147、中間層148およびメタル層149の組み合わせとしては、第3実施形態では、ポリシリコン(ポリシリコン層147)、Ti(中間層148)、TiN(中間層148)およびAl(メタル層149)が順に積層される積層構造(ポリシリコン/Ti/TiN/Al)である。また、これらに加えて、メタル層149がMo層を有していることが好ましい。Moは融点が高いので、メタル層149にMo層が含まれていれば、ソース電極146に大電流が流れたときに生じる熱によるメタル層149の溶損を抑制することができる。
基板105の裏面107には、その全域を覆うようにドレイン電極152が形成されている。このドレイン電極152は、すべてのセル113に対して共通の電極となっている。ドレイン電極152としては、たとえば、基板105側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
図11A〜図11Fは、図10のトレンチゲート型MISトランジスタ101の製造工程の一部を工程順に示す模式的な断面図であって、図10と同じ位置での切断面を示す。
MISトランジスタ101を製造するには、図11Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、基板105の表面106(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、基板105上に、n-型のエピタキシャル層108が形成される。
続いて、p型不純物(たとえば、Al(アルミニウム)、B(ホウ素)等)が、エピタキシャル層108の表面109からエピタキシャル層108の内部にインプランテーション(注入)される。
続いて、n型不純物が、エピタキシャル層108の表面109からエピタキシャル層108の内部にインプランテーション(注入)される。
続いて、たとえば、1400℃〜2000℃でエピタキシャル層108が熱処理される。これにより、エピタキシャル層108の表層部に注入されたp型不純物およびn型不純物のイオンが活性化され、注入された箇所に応じて、チャネル領域118、ソース領域117およびガードリング142が同時に形成される。また、エピタキシャル層108の基層部には、エピタキシャル成長後のままの状態を維持するドレイン領域119が形成される。
次に、図11Bに示すように、エピタキシャル層108が、ゲートトレンチ112、HDソーストレンチ126およびDiソーストレンチ133を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層108が表面109(Si面)からドライエッチングされて、ゲートトレンチ112、HDソーストレンチ126およびDiソーストレンチ133が同時に形成される。また、それと同時に、エピタキシャル層108に、ゲートトレンチ112で区画された多数のセル113が形成される。なお、エッチングガスとしては、たとえば、SF6(六フッ化硫黄)およびO2(酸素)を含む混合ガス(SF6/O2ガス)、SF6、O2およびHBr(臭化水素)を含む混合ガス(SF6/O2/HBrガス)を用いることができる。
次に、図11Cに示すように、ゲートトレンチ112の交差部121、HDソーストレンチ126のエッジ部130、およびDiソーストレンチ133の底面135およびエッジ部137を露出させる開口が形成されたレジスト153が、エピタキシャル層108上に形成される。
続いて、レジスト153の開口から露出するゲートトレンチ112の交差部121、HDソーストレンチ126およびDiソーストレンチ133へ向けて、p型不純物がインプランテーション(注入)される。この際、ゲートトレンチ112(交差部121)の側面124、HDソーストレンチ126の側面129およびDiソーストレンチ133の側面136はいずれもレジスト153で覆われていないので、p型不純物は、側面124,129,136にも注入されることとなる。その後、たとえば、1400℃〜2000℃でエピタキシャル層108が熱処理される。これにより、ドレイン領域119に注入されたp型不純物のイオンが活性化され、G耐圧保持領域140、HD耐圧保持領域127およびDi耐圧保持領域134が同時に形成される。また、それと同時に、HDソーストレンチ126の底面128におけるレジスト153で覆われていた部分に、ショットキー領域131が形成される。
次に、図11Dに示すように、Diソーストレンチ133の底部チャネルコンタクト領域138を形成すべき領域に開口が形成されたレジスト154が、エピタキシャル層108上に形成される。
続いて、レジスト154の開口から露出するDiソーストレンチ133の底面135中央部(Di耐圧保持領域134)へ向けて、p型不純物がインプランテーション(注入)される。その後、たとえば、1400℃〜2000℃でエピタキシャル層108が熱処理される。これにより、Di耐圧保持領域134に注入されたp型不純物のイオンが活性化され、底部チャネルコンタクト領域138が形成される。
次に、図11Eに示すように、CVD法により、SiO2材料がエピタキシャル層108の上方から堆積される。これにより、ゲート絶縁膜122が形成される。
続いて、CVD法により、ドーピングされたポリシリコン材料がエピタキシャル層108の上方から堆積される。堆積後、ポリシリコン材料が、エッチバック面がエピタキシャル層108の表面109に対して面一になるまでエッチバックされる。続いて、HDソーストレンチ126およびDiソーストレンチ133内に残存するポリシリコン材料のみがドライエッチングにより除去される。これにより、ゲートトレンチ112内に残存するポリシリコン材料からなるゲート電極125が形成される。
次に、図11Fに示すように、CVD法により、SiO2材料がエピタキシャル層108の上方から堆積される。これにより、層間絶縁膜143が形成される。続いて、公知のパターニング技術により、層間絶縁膜143およびゲート絶縁膜122が連続してパターニングされる。これにより、層間絶縁膜143およびゲート絶縁膜122にコンタクトホール144,145が形成される。
続いて、CVD法により、ポリシリコン材料がコンタクトホール144,145を埋め尽くすまで堆積される。この後、堆積されたポリシリコン材料に対してn型またはp型不純物がインプランテーション(注入)される。このときの注入条件は、不純物の種類により異なるが、たとえば、加速エネルギーが10keV〜100keVである。これにより、ポリシリコン層147が形成される。
この後、中間層148、メタル層149、ドレイン電極152などが形成されることにより、図10のMISトランジスタ101が得られる。
このMISトランジスタ101は、たとえば、電動モータ(誘導性負荷の一例)の駆動回路(インバータ回路)のスイッチング素子として利用される。この場合、ソースパッド102(ソース電極146)とドレイン電極152との間(ソース−ドレイン間)にドレイン側が正となるドレイン電圧が印加された状態で、ゲートパッド104に所定の電圧(ゲート閾値電圧以上の電圧)がオン/オフされることによって、電動モータに流す電流をオン/オフするスイッチングを行なう。
電動モータに流れる電流を遮断すると(つまり、ゲート電圧がオフにされると)、電動モータのモータコイルに逆起電力が発生する。この逆起電力に起因して、ソース側が正となる電圧が、ソース−ドレイン間にかかる場合がある。
このような場合に、ボディダイオード150の整流作用により、電流が、たとえば還流電流としてモータコイルに流れると、以下の不具合がある。
つまり、ボディダイオード150を構成するp型チャネル領域118からn型ドレイン領域119に正孔(ホール)が移動して電流が流れると、n型ドレイン領域119においてゲートトレンチ112付近(たとえば、ゲートトレンチ112の側方)では、多数キャリヤの電子と、p型チャネル領域118から移動した正孔とが再結合する場合がある。そのため、その結合により生じるエネルギーによって、エピタキシャル層108のSiCの結晶欠陥が、エピタキシャル層108の積層方向に平行な方向に拡張し、オン時のドレイン電流の経路(たとえば、チャネル)に達するおそれがある。そうすると、このMISトランジスタ101が、チャネル領域118におけるゲートトレンチ112の側面124付近にチャネルを形成してスイッチング動作する際、オン抵抗が上昇するおそれがある。
そこで、このMISトランジスタ101では、ポリシリコン層147がドレイン領域119(ショットキー領域131)に対してヘテロ接合を形成していて、ヘテロ接合ダイオード151が内蔵されている。そのため、このヘテロ接合ダイオード151に優先的に電流が流れ、ボディダイオード150に流れる電流を少なくするか、またはなくすことができる。こうしてMISトランジスタ101を流れた電流は、たとえば還流電流として電動モータに流すことができる。
このように、オフ時の電流は、ショットキーセル114の中央のHDソーストレンチ126内に形成されたヘテロ接合ダイオード151へ流れるから、ゲートトレンチ112付近(すなわち、p型チャネル領域118とn型ドレイン領域119との間)でのキャリヤの移動はほとんど生じない。そのため、ドレイン領域119内での正孔と電子との再結合を防止することができる。その結果、エピタキシャル層108におけるSiCの結晶欠陥の拡張を抑制することができるので、トランジスタのオン抵抗の上昇を抑制することができる。また、ボディダイオード150に流れる電流を少なくするか、またはなくすことができるので、MISトランジスタ101が動作する際の損失を低減することができる。
しかもMISトランジスタ101では、ヘテロ接合ダイオード151を構成するショットキー領域131の一辺の長さL1が、ボディダイオード132から発生する空乏層が繋がらないように設定されている。そのため、ヘテロ接合ダイオード151が動作するときに、その電流路が当該空乏層で閉じられることを防止することができる。その結果、ヘテロ接合ダイオード151の低オン抵抗化を達成することができる。
また、オフ状態(つまり、ゲート電圧が0Vの状態)においては、ゲート電極125とエピタキシャル層108との間に介在するゲート絶縁膜122に電界がかかる。
この電界は、ゲート電極125とエピタキシャル層108との電位差に起因して生じるものである。そして、ゲートトレンチ112の底面123においては、ゲート電極125を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極152に接する基板105の裏面107付近では900Vの等電位面が分布しており、基板105の裏面107からエピタキシャル層108の表面109側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ112の底面123付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ112の底面123では、ゲート電極125側へ向かう非常に大きな電界が生じる。とりわけ、このMISトランジスタ101のように、ゲートトレンチ112が格子状に形成されており、格子状のゲートトレンチ112の窓部に四角柱状のセル113が配列されている場合は、セル113の各角部に形成されたゲートトレンチ112のコーナーエッジ部141付近において、ゲート絶縁膜122の絶縁破壊が特に発生しやすい。
そこで、このMISトランジスタ101では、ゲートトレンチ112のコーナーエッジ部141にG耐圧保持領域140が形成されている。これにより、G耐圧保持領域140とドレイン領域119とのpn接合により、ゲートトレンチ112のコーナーエッジ部141付近にボディダイオード155を形成することができる。さらにこのMISトランジスタ101では、ショットキーセル114のHDソーストレンチ126のエッジ部130にHD耐圧保持領域127が形成され、pnダイオードセル115のDiソーストレンチ133の底面135およびエッジ部137にDi耐圧保持領域134が形成されている。そのため、HD耐圧保持領域127とドレイン領域119とのpn接合、およびDi耐圧保持領域134とドレイン領域119とのpn接合により、HDソーストレンチ126のエッジ部130を取り囲む環状のボディダイオード132を形成することができる。また、Diソーストレンチ133の底部を覆う器状のボディダイオード139を形成することができる。
これらのボディダイオード132,139に発生する空乏層の存在により、ゲートトレンチ112とHDソーストレンチ126との間、およびゲートトレンチ112とDiソーストレンチ133との間に等電位面が入り込むことを防止でき、ゲート絶縁膜122から遠ざけることができる。その結果、ゲートトレンチ112のコーナーエッジ部141付近における等電位面の密集を防止することができる。その結果、ゲート絶縁膜122にかかる電界を小さくすることができるので、絶縁破壊を防止することができる。
また、MISトランジスタ101では、G耐圧保持領域140がコーナーエッジ部141直上のチャネル領域118に至るように形成されているが、セル113の角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、チャネル領域118におけるコーナーエッジ部141直上の部分に至るようにG耐圧保持領域140を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜122の破壊防止効果を一層向上させることができる。
<第4実施形態>
図12は、本発明の第4実施形態に係るトレンチゲート型MISトランジスタ161の模式的な断面図であって、図10と同じ位置での切断面を示す。図12において、図10に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
前述の第3実施形態では、HDソーストレンチ126は、その側面に段差が形成されていない平面状のものであったが、この第4実施形態に係るMISトランジスタ161のHDソーストレンチ162は、エピタキシャル層108の表面109からチャネル領域118までの深さのHD上層トレンチ163(第2上層トレンチ)と、HD上層トレンチ163よりも幅が狭く、チャネル領域118からドレイン領域119までの深さのHD下層トレンチ164(第2下層トレンチ)とを含む。これによりHDソーストレンチ162では、HD上層トレンチ163の側面がHD下層トレンチ164の側面よりも外側に一段広がった2段構造を有している。
そして、HD上層トレンチ163とHD下層トレンチ164との段差部分には、チャネル領域118が環状に露出しており、その露出した部分に、p+型のHDチャネルコンタクト領域165が形成されている。
同様に、MISトランジスタ161のDiソーストレンチ166は、エピタキシャル層108の表面109からチャネル領域118までの深さのDi上層トレンチ167(第1上層トレンチ)と、Di上層トレンチ167よりも幅が狭く、チャネル領域118からドレイン領域119までの深さのDi下層トレンチ168(第1下層トレンチ)とを含む。これによりDiソーストレンチ166では、Di上層トレンチ167の側面がDi下層トレンチ168の側面よりも外側に一段広がった2段構造を有している。
そして、Di上層トレンチ167とDi下層トレンチ168との段差部分には、チャネル領域118が環状に露出しており、その露出した部分に、p+型のDiチャネルコンタクト領域169が形成されている。
図13A〜図13Gは、図12のトレンチゲート型MISトランジスタ161の製造工程の一部を工程順に示す模式的な断面図であって、図12と同じ位置での切断面を示す。
MISトランジスタ161を製造するには、図11Aと同様の方法により、図13Aに示すように、基板105上にn-型のエピタキシャル層108が形成された後、エピタキシャル層108に、チャネル領域118、ソース領域117、ドレイン領域119およびガードリング142が同時に形成される。
次に、図13Bに示すように、エピタキシャル層108が、HD上層トレンチ163およびDi上層トレンチ167を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層108が表面109(Si面)からドライエッチングされて、HD上層トレンチ163およびDi上層トレンチ167が同時に形成される。
次に、図13Cに示すように、HD上層トレンチ163およびDi上層トレンチ167の底面全面を露出させる開口が形成されたレジスト170が、エピタキシャル層108上に形成される。
続いて、レジスト170の開口から露出するHD上層トレンチ163およびDi上層トレンチ167へ向けて、p型不純物がインプランテーション(注入)される。その後、たとえば、1400℃〜2000℃でエピタキシャル層108が熱処理される。これにより、HD上層トレンチ163およびDi上層トレンチ167を介してチャネル領域118に注入されたp型不純物のイオンが活性化され、HDチャネルコンタクト領域165およびDiチャネルコンタクト領域169が同時に形成される。
次に、図13Dに示すように、エピタキシャル層108が、ゲートトレンチ112、HD下層トレンチ164およびDi下層トレンチ168を形成すべき領域に開口を有するマスクを用いてエッチングされる。これにより、エピタキシャル層108がHD上層トレンチ163およびDi上層トレンチ167の底面からドライエッチングされて、HD下層トレンチ164およびDi下層トレンチ168が同時に形成される。また、それと同時に、エピタキシャル層108が表面109からドライエッチングされて、ゲートトレンチ112が形成される。
次に、図13Eに示すように、HDソーストレンチ162のエッジ部130、およびDiソーストレンチ166の底面135およびエッジ部137を露出させる開口が形成されたレジスト171が、エピタキシャル層108上に形成される。
続いて、レジスト171の開口から露出するHDソーストレンチ162およびDiソーストレンチ166へ向けて、p型不純物がインプランテーション(注入)される。その後、たとえば、1400℃〜2000℃でエピタキシャル層108が熱処理される。これにより、ドレイン領域119に注入されたp型不純物のイオンが活性化され、HD耐圧保持領域127およびDi耐圧保持領域134が同時に形成される。また、それと同時に、HDソーストレンチ162の底面128におけるレジスト171で覆われていた部分に、ショットキー領域131が形成される。
次に、図13Fに示すように、CVD法により、SiO2材料がエピタキシャル層108の上方から堆積される。これにより、ゲート絶縁膜122が形成される。その後、図11Eと同様の方法により、ゲート絶縁膜122の内側にゲート電極125が形成される。
次に、図13Gに示すように、図11Fと同様の方法により、層間絶縁膜143が形成された後、ポリシリコン層147が形成される。この後、中間層148、メタル層149、ドレイン電極152などが形成されることにより、図12のMISトランジスタ161が得られる。
以上のように、このMISトランジスタ161によっても、前述のMISトランジスタ101と同様の作用効果を達成することができる。
さらに、このMISトランジスタ161では、各トレンチ162,166が2段構造であり、HDチャネルコンタクト領域165およびDiチャネルコンタクト領域169が形成されているので、ショットキーセル114およびpnダイオードセル115それぞれのチャネル領域118に対して直接コンタクトをとることができる。その結果、チャネル領域118の電位を精密に制御することができる。
また、pnダイオードセル115の底部チャネルコンタクト領域138や、ゲートトレンチ112の交差部121のG耐圧保持領域140を省略することができる。
<第5実施形態>
図14(a)(b)は、本発明の第5実施形態に係るプレーナゲート型MISトランジスタ181の模式的な平面図であって、図14(a)は全体図、図14(b)は内部拡大図をそれぞれ示す。図15は、図14(a)(b)のプレーナゲート型MISトランジスタ181の断面図であって、図14(b)の切断線H−HおよびI−Iでの切断面をそれぞれ示す。図14および図15において、図9および図10に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
前述の第3および第4実施形態では、トレンチゲート型MISトランジスタ101,161の例をとりあげたが、本発明は、この第5実施形態に係るMISトランジスタ181のように、プレーナゲート型のトランジスタにも採用することができる。
プレーナ型MISトランジスタ181では、ゲート絶縁膜182は、ゲートトレンチ112の内面に形成される代わりに、エピタキシャル層108の表面109に形成され、その上に、ゲート電極183が形成されている。
以上のように、このMISトランジスタ181によっても、前述のMISトランジスタ101と同様の作用効果を達成することができる。
<第6実施形態>
図16(a)(b)は、本発明の第6実施形態に係るトレンチゲート型MISトランジスタ191の模式的な平面図であって、図16(a)は全体図、図16(b)は内部拡大図をそれぞれ示す。図17は、図16(a)(b)のトレンチゲート型MISトランジスタ191の断面図であって、図16(b)の切断線J−JおよびK−Kでの切断面をそれぞれ示す。図16および図17において、図9および図10に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
前述の第3〜第5実施形態では、ショットキーセル114がpnダイオードセル115よりも面積が大きい例をとりあげたが、ショットキーセル114とpnダイオードセル115の面積は同じであってもよい。
この第6実施形態に係るMISトランジスタ191では、互いに同じ大きさの平面視四角形のショットキーセル114およびpnダイオードセル115が行列状(マトリクス状)に配列されており、ショットキーセル114はpnダイオードセル115に包囲されている。
また、ショットキーセル114において、ソース領域117、チャネル領域118およびドレイン領域119を有し、HDソーストレンチ126が形成されたMISトランジスタ101構造が形成されていない。ショットキー領域131は、エピタキシャル層108の表面109と同一平面上に現れている。
以上のように、このMISトランジスタ191によっても、前述のMISトランジスタ101と同様の作用効果を達成することができる。
さらに、このMISトランジスタ191では、MISトランジスタ構造の形成するためのスペースが必要ないので、セル113が大きくなくても十分な面積のショットキー領域131を露出させることができるので、ヘテロ接合ダイオード151の低抵抗化を達成することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、ソース電極37,87は、ポリシリコン層38,88、中間層39,89およびメタル層40,90の積層構造である必要はなく、たとえば、メタル層のみで構成されていてもよい。この場合、そのメタル層の材料としては、たとえば、Ni、Ti、Al、Moからなる群から選択される1種からなることが好ましい。
たとえば、MISトランジスタ1,47,51,97,101,161,181,191の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MISトランジスタ1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、MISトランジスタ1,47,51,97,101,161,181,191において、半導体層を構成する層は、SiCからなるエピタキシャル層に限らず、SiC以外のワイドバンドギャップ半導体、たとえば、GaN(バンドギャップEgGaN=約3.4eV)、ダイヤモンド(バンドギャップEgdia=約5.5eV)からなる層などであってもよい。
また、各単位セル21は、直方体形状(四角柱状)に限らず、たとえば、三角柱状、五角柱状、六角柱状等の他の多角柱状であってもよい。
また、各単位セル71は、平面視正方形(四角形状)に限らず、たとえば、平面視三角形、平面視五角形、平面視六角形等の他の平面視多角形状であってもよい。
また、各セル113は、平面視正方形(四角形状)に限らず、たとえば、平面視三角形、平面視五角形、平面視六角形等の他の平面視多角形状、さらにはストライプ状であってもよい。
また、ショットキーセル114は、図18(a)(b)に示すように、たとえば、pnダイオードセル115の9つ分に相当する面積を有していて、ショットキーセル114の一辺の長さがpnダイオードセル115の一辺の長さの3倍に相当していてもよい。
また、ソース電極146としては、たとえば、ポリシリコン層147および中間層148を省略して、メタル層149の単層構造にすることにより、ショットキー領域131に対してショットキー接合させることができる。これにより、ショットキーセル114において、ヘテロ接合ダイオード151に代えて、ショットキーバリアダイオードを形成することができる。
本発明の半導体パワーデバイスは、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
本発明の実施形態は、本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
本出願は、2011年2月2日に日本国特許庁に提出された特願2011−020731号および2011年10月11日に日本国特許庁に提出された特願2011−224119号に対応しており、これらの出願の全開示はここに引用により組み込まれるものとする。
1・・・MISトランジスタ、5・・・基板、8・・・エピタキシャル層、9・・・(エピタキシャル層の)表面、12・・・チャネル領域、13・・・ドレイン領域、14・・・ソース領域、15・・・ゲートトレンチ、16・・・(ゲートトレンチの)線状部、17・・・(ゲートトレンチの)交差部、18・・・(ゲートトレンチの)側面、19・・・(ゲートトレンチの)底面、20・・・(単位セルの)角部、21・・・単位セル、22・・・ゲート絶縁膜、23・・・ゲート電極、24・・・ソーストレンチ、25・・・(ソーストレンチの)側面、26・・・(ソーストレンチの)底面、27・・・ゲート耐圧保持領域、28・・・ソース耐圧保持領域、29・・・第1領域、30・・・第2領域、31・・・(ゲートトレンチの)コーナーエッジ部、32・・・(ソーストレンチの)エッジ部、33・・・ドレイン露出領域、37・・・ソース電極、38・・・ポリシリコン層、41・・・(ポリシリコン層の)第1部分、42・・・(ポリシリコン層の)第2部分、43・・・ボディダイオード、47・・・MISトランジスタ、51・・・MISトランジスタ、55・・・基板、58・・・エピタキシャル層、59・・・(エピタキシャル層の)表面、62・・・チャネル領域、63・・・ドレイン領域、64・・・ソース領域、65・・・チャネル間領域、66・・・(チャネル間領域の)線状部、67・・・(チャネル間領域の)交差部、70・・・(単位セルの)角部、71・・・単位セル、72・・・ゲート絶縁膜、73・・・ゲート電極、74・・・ソーストレンチ、75・・・(ソーストレンチの)側面、76・・・(ソーストレンチの)底面、77・・・ゲート耐圧保持領域、78・・・ソース耐圧保持領域、79・・・第1領域、80・・・第2領域、81・・・(チャネル領域の)コーナー部、82・・・(ソーストレンチの)エッジ部、83・・・ドレイン露出領域、87・・・ソース電極、88・・・ポリシリコン層、91・・・(ポリシリコン層の)第1部分、92・・・(ポリシリコン層の)第2部分、93・・・ボディダイオード、97・・・MISトランジスタ、101・・・MISトランジスタ、105・・・基板、108・・・エピタキシャル層、109・・・(エピタキシャル層の)表面、112・・・ゲートトレンチ、113・・・セル、114・・・ショットキーセル、115・・・pnダイオードセル、116・・・(エピタキシャル層の)裏面、117・・・ソース領域、118・・・チャネル領域、119・・・ドレイン領域、122・・・ゲート絶縁膜、123・・・(ゲートトレンチの)底面、124・・・(ゲートトレンチの)側面、125・・・ゲート電極、126・・・SBDソーストレンチ、127・・・SBD耐圧保持領域、128・・・(SBDソーストレンチの)底面、129・・・(SBDソーストレンチの)側面、130・・・(SBDソーストレンチの)エッジ部、131・・・ショットキー領域、132・・・ボディダイオード、133・・・Diソーストレンチ、134・・・Di耐圧保持領域、135・・・(Diソーストレンチの)底面、136・・・(Diソーストレンチの)側面、137・・・(Diソーストレンチの)エッジ部、138・・・底部チャネルコンタクト領域、139・・・ボディダイオード、140・・・G耐圧保持領域、141・・・(ゲートトレンチの)コーナーエッジ部、150・・・ボディダイオード、151・・・ショットキーバリアダイオード、152・・・ドレイン電極、155・・・ボディダイオード、161・・・MISトランジスタ、162・・・SBDソーストレンチ、163・・・SBD上層トレンチ、164・・・SBD下層トレンチ、165・・・SBDチャネルコンタクト領域、166・・・Diソーストレンチ、167・・・Di上層トレンチ、168・・・Di下層トレンチ、169・・・Diチャネルコンタクト領域、181・・・MISトランジスタ、182・・・ゲート絶縁膜、183・・・ゲート電極、191・・・MISトランジスタ

Claims (16)

  1. ワイドバンドギャップ半導体からなる半導体層と、
    前記半導体層に形成され、前記半導体層を複数のセルに区画するゲート部とを含み、
    前記セルは、
    前記半導体層の表面側から裏面側へ向かってこの順に配置された第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域を有し、前記半導体層の前記表面から前記ソース領域および前記チャネル領域を貫通して最深部が前記ドレイン領域に達する第1ソーストレンチが形成された第1MISトランジスタ構造と、前記第1ソーストレンチの内面に選択的に形成された第2導電型の第1耐圧保持領域を有し、当該第1耐圧保持領域と前記ドレイン領域とのpn接合により構成されたpnダイオードとを含むpnダイオードセルと、
    前記ドレイン領域と一体な第1導電型のショットキー領域が選択的に露出したショットキーセルとを含み、
    前記pnダイオードセルおよび前記ショットキーセルに跨って形成され、前記ソース領域に対してオーミック接触を形成し、前記ショットキー領域に対して、前記チャネル領域と前記ドレイン領域とのpn接合により形成されるボディダイオードの拡散電位よりも低いショットキー障壁を形成するソース電極をさらに含む、半導体装置。
  2. 前記ソース電極は、前記ショットキー領域との接触部分に、Ni、Ti、Al、Moおよびポリシリコンからなる群から選択される1種からなる障壁形成層を有する、請求項1に記載の半導体装置。
  3. 前記pnダイオードセルにおいて前記第1耐圧保持領域は、前記第1ソーストレンチの底面から前記ソーストレンチの側面に沿って前記チャネル領域に至るように形成されており、
    前記pnダイオードセルは、前記第1ソーストレンチの前記底面に形成され、前記第1耐圧保持領域よりも不純物濃度が高い第2導電型のチャネルコンタクト領域をさらに含む、請求項1または2に記載の半導体装置。
  4. 前記pnダイオードセルにおいて前記第1ソーストレンチは、前記半導体層の前記表面から前記チャネル領域までの深さの第1上層トレンチと、前記第1上層トレンチよりも幅が狭く、前記チャネル領域から前記ドレイン領域までの深さの第1下層トレンチとを含む2段構造を有しており、
    前記pnダイオードセルは、前記第1上層トレンチと前記第1下層トレンチとの段差部分に露出する前記チャネル領域に形成され、前記チャネル領域よりも不純物濃度が高い第2導電型のチャネルコンタクト領域をさらに含む、請求項1または2に記載の半導体装置。
  5. 前記ショットキーセルは、前記半導体層の表面側から裏面側へ向かってこの順に配置された第1導電型のソース領域、第2導電型のチャネル領域および第1導電型のドレイン領域を有し、前記半導体層の前記表面から前記ソース領域および前記チャネル領域を貫通して前記ドレイン領域に達する第2ソーストレンチが形成された第2MISトランジスタ構造と、前記第2ソーストレンチの側面と底面とが交わって形成された前記第2ソーストレンチのエッジ部に選択的に形成された第2耐圧保持領域とをさらに含み、
    前記ショットキー領域は、前記第2耐圧保持領域で取り囲まれた前記第2ソーストレンチの底面に形成されている、請求項1〜4のいずれか一項に記載の半導体装置。
  6. 前記ショットキー領域は、当該ショットキー領域と前記第2耐圧保持領域との接合部から発生する空乏層が繋がらない面積で形成されている、請求項5に記載の半導体装置。
  7. 前記ショットキーセルの面積が、前記pnダイオードセルの面積よりも大きい、請求項1〜6のいずれか一項に記載の半導体装置。
  8. 前記ショットキーセルにおいて前記第2ソーストレンチは、前記半導体層の前記表面から前記チャネル領域までの深さの第2上層トレンチと、前記第2上層トレンチよりも幅が狭く、前記チャネル領域から前記ドレイン領域までの深さの第2下層トレンチとを含む2段構造を有しており、前記第2耐圧保持領域は、前記第2下層トレンチの側面に沿って前記チャネル領域に至るように形成されており、
    前記ショットキーセルは、前記第2上層トレンチと前記第2下層トレンチとの段差部分に露出する前記チャネル領域に形成され、前記チャネル領域よりも不純物濃度が高い第2導電型のチャネルコンタクト領域をさらに含む、請求項5または6に記載の半導体装置。
  9. 前記ゲート部は、前記半導体層に形成されたゲートトレンチと、前記ゲートトレンチの内面に形成されたゲート絶縁膜と、前記ゲートトレンチにおいて前記ゲート絶縁膜の内側に形成されたゲート電極とを含む、請求項1〜8のいずれか一項に記載の半導体装置。
  10. 前記ゲート部は、前記半導体層に形成された格子状のゲートトレンチを含み
    前記半導体装置は、前記ゲートトレンチの交差部を介して前記pnダイオードセルおよび前記ショットキーセルに跨るように形成され、前記第1耐圧保持領域と前記第2耐圧保持領域とを電気的に接続する第2導電型の中継領域をさらに含む、請求項5または6に記載の半導体装置。
  11. 前記ゲート部は、前記半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と含む、請求項1〜8のいずれか一項に記載の半導体装置。
  12. 前記ショットキーセルは、前記pnダイオードセルに取り囲まれている、請求項1〜11のいずれか一項に記載の半導体装置。
  13. 前記ゲート部は、前記pnダイオードセルを互いに同じ大きさで行列状に配列させる格子状に形成されており、
    前記ショットキーセルは、前記pnダイオードセル4つ分または9つ分に相当する面積を有している、請求項1〜12のいずれか一項に記載の半導体装置。
  14. 前記ショットキーセルおよび前記pnダイオードセルは、四角状に形成された四角形セルを含む、請求項1〜13のいずれか一項に記載の半導体装置。
  15. 前記ショットキーセルおよび前記pnダイオードセルは、六角形に形成された六角形セルを含む、請求項1〜9、11および12のいずれか一項に記載の半導体装置。
  16. 前記ショットキーセルおよび前記pnダイオードセルは、ストライプ状に形成されたストライプセルを含む、請求項1〜9および11のいずれか一項に記載の半導体装置。
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