JP6090805B2 - 半導体装置およびその製造方法 - Google Patents
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Description
この種の半導体パワーデバイスとして、たとえば、トレンチゲート構造を有するSiC半導体装置が提案されている。
たとえば、特許文献1の図1は、SiC基板(1)と、SiC基板(1)上に形成されたn型高抵抗層(2)と、n型高抵抗層(2)上に形成されたpウェル層(3)と、pウェル層(3)の表層部に形成されたn+エミッタ領域(8)と、n+エミッタ領域(8)を貫通してpウェル層(3)に達するp+コンタクト領域(12)と、n+エミッタ領域(8)の表面からpウェル層(3)を貫通してn型高抵抗層(2)に達するトレンチ(5)と、トレンチ(5)の内面に形成されたゲート酸化膜(6)と、トレンチ(5)に埋め込まれたポリシリコンゲート電極(7)とを有するMOS半導体装置を開示している(たとえば、特許文献1参照)。
そこで本発明者らの研究によれば、この種の電界集中は、ゲートトレンチの底部にp型不純物を注入することにより緩和できるかもしれない。
本発明の目的は、オフ時の絶縁破壊耐圧を向上させることができ、さらにチャネル特性を制御できる半導体装置およびその製造方法を提供することである。
本発明の一実施形態に係る半導体装置では、前記第1耐圧保持領域は、前記ボディコンタクト領域を覆うように、前記ソーストレンチの前記エッジ部に加えて、前記ソーストレンチの前記側壁および前記底壁に沿って形成されていてもよい。
本発明者らは、上記目的を達成するために、ターンオフ時におけるゲート絶縁膜の絶縁破壊のメカニズムについて、鋭意検討した。
また、前記ゲートトレンチが格子状に形成されており、前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有している場合、前記第2耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されていることが好ましい。
多角柱状の単位セルでは、ゲート電極に印加する電圧を制御することにより、ゲートトレンチの側壁の一部を形成する単位セルの側面に沿ってチャネルが形成される。すなわち、単位セルの角部には、チャネルが形成されないか、形成されても当該チャネルを流れる電流は微量である。したがって、ボディ領域におけるコーナーエッジ部直上の部分に至るように第2耐圧保持領域を形成することにより、デバイスの性能にほとんど影響を与えずに、ゲート絶縁膜の破壊防止効果を一層向上させることができる。
また、前記半導体層は、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第3耐圧保持領域をさらに含むことが好ましい。
しかも、第3耐圧保持領域がゲートトレンチの線状部の側壁(つまり、単位セルにおいてチャネルが形成される部分)に形成されていないので、デバイスの性能の低下を防止することもできる。
この構成により、チャネル抵抗の上昇を抑制することができる。なお、第2および第3耐圧保持領域の厚さとは、たとえば、前記半導体層の前記表面から前記裏面側に向かう方向に沿う厚さのことである。
この構成によれば、第1耐圧保持領域とドリフト領域との接合(pn接合)により生じる空乏層を、ソーストレンチのエッジ部付近に発生させることができる。これにより、ゲートトレンチのエッジ部とソーストレンチのエッジ部との間における等電位面の密集を防止することができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。
この構成によれば、ゲートトレンチの底壁に第1領域を形成することにより、ドリフト領域における第2耐圧保持領域と接する部分の一部または全部を、ドリフト領域の他の領域(第2領域)に比べて相対的に高濃度な第1不純物濃度を有する領域にすることができる。これにより、ドリフト領域と第2耐圧保持領域とのpn接合から発生する空乏層の広がりを抑制することができる。その結果、チャネル(ボディ領域におけるゲート絶縁膜との界面付近)を流れる電子の経路が空乏層により阻害されず、十分な大きさの経路を確保することができるので、オン抵抗の増大を防止することができる。
また、前記第1領域の厚さは、前記第2耐圧保持領域の厚さよりも大きくてもよく、当該第2耐圧保持領域の厚さ以下であってもよい。
一方、第1領域の厚さ≦第2耐圧保持領域の厚さであれば、たとえば、第1領域を半導体層の表面からのイオン注入により形成する場合、不純物の注入深さが浅くて済むので、小さな注入エネルギで第1領域を簡単に形成することができる。
また、前記第1領域と前記第2領域との界面は、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏していてもよいし、前記半導体層の前記表面に対して一定の距離にあってよい。
また、前記半導体層の前記表面はC面であることが好ましい。
また、前記ボディ領域は、イオン注入により形成されることが好ましい。
本発明の一実施形態に係る半導体装置の製造方法は、前記ソーストレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ゲートトレンチにおいて、前記ゲートトレンチの前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第2導電型の不純物を選択的に注入する工程を含んでいてもよい。
なお、前記ソーストレンチのエッジ部は、前記ソーストレンチの全部の領域において、前記側壁と前記底壁とが交わる部分であってもよい。
図1(a)(b)は、本発明の第1実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって、図1(a)は全体図、図1(b)は内部拡大図をそれぞれ示す。図2は、図1(a)(b)に示すトレンチゲート型MISトランジスタの断面図であって、図1(b)の切断線A−AおよびB−Bでの切断面をそれぞれ示す。
次に、MISトランジスタ1の内部構造について説明する。
MISトランジスタ1は、n+型(たとえば、濃度が1×1018〜1×1021cm−3)のSiC基板5を備えている。SiC基板5は、この実施形態では、MISトランジスタ1のドレインとして機能し、その表面6(上面)がSi面であり、その裏面7(下面)がC面である。
活性領域10において、SiCエピタキシャル層8の表層部には、p型(たとえば、濃度が1.0×1016cm−3〜1.0×1019cm−3)のボディ領域12が、行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域12は、平面視正方形状であり、たとえば、図1(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。ボディ領域12は、後述する図3Aの工程のようにイオン注入により形成することもできるし、エピタキシャル成長により形成することもできる。イオン注入により形成する場合には、チャネル長やボディ領域12の濃度を面内均一性よく制御できるので、特性の安定化、歩留まりの向上を図ることができる。
各ボディ領域12には、その表面9側のほぼ全域にn+型(たとえば、濃度が1×1018〜1×1021cm−3)のソース領域14が形成されている。
具体的には、ゲートトレンチ15は、隣り合うボディ領域12の各間を、各ボディ領域12の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部16と、行方向に延びる線状部16と列方向に延びる線状部16とが交差する交差部17とを含んでいる。交差部17は、平面視で2行2列に配列されたボディ領域12に着目したとき、配列された4つのボディ領域12の内側の角に取り囲まれ、ボディ領域12の四辺の延長線により区画される平面視正方形状の部分である。また、ゲートトレンチ15は、互いに対向する側壁18と底壁19とが湾曲面を介して連続する断面U字状である。
ゲートトレンチ15の内面には、その全域を覆うように、SiO2からなるゲート絶縁膜22が形成されている。
ゲート耐圧保持領域27は、格子状のゲートトレンチ15に沿って形成されており、ゲートトレンチ15の交差部17に形成された第2耐圧保持領域としての第1領域29と、ゲートトレンチ15の線状部16に形成された第3耐圧保持領域としての第2領域30とを一体的に含んでいる。
また、トランジスタ周辺領域11において、SiCエピタキシャル層8の表層部には、マトリクス状に配列された単位セル21(活性領域10)を取り囲むように、活性領域10から間隔を開けてp型のガードリング34が複数本(この実施形態では、4本)形成されている。これらのガードリング34は、p型のボディ領域12を形成する工程と同一のイオン注入工程で形成することができる。
SiCエピタキシャル層8上には、ゲート電極23を被覆するように、SiO2からなる層間絶縁膜35が積層されている。
層間絶縁膜35およびゲート絶縁膜22には、ソーストレンチ24よりも大径のコンタクトホール36が形成されている。これにより、コンタクトホール36内には、各単位セル21のソーストレンチ24の全体(すなわち、ソーストレンチ24の側壁25および底壁26)およびSiCエピタキシャル層8の表面9におけるソーストレンチ24の周縁部が露出していて、表面9と底壁26との高低差に応じた段差が形成されている。
SiC基板5の裏面7には、その全域を覆うようにドレイン電極38が形成されている。このドレイン電極38は、すべての単位セル21に対して共通の電極となっている。ドレイン電極38としては、たとえば、SiC基板5側から順にTi、Ni、AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。
MISトランジスタ1を製造するには、図3Aに示すように、CVD法、LPE法、MBE法などのエピタキシャル成長法により、SiC基板5の表面6(Si面)上に、n型不純物(たとえば、N(窒素)、P(リン)、As(ひ素)等)をドーピングしながらSiC結晶が成長させられる。これにより、SiC基板5上に、n−型のSiCエピタキシャル層8が形成される。
続いて、n型不純物が、SiCエピタキシャル層8の表面9からSiCエピタキシャル層8の内部にインプランテーション(注入)される。
次に、図3Dに示すように、第1レジスト39の開口から露出するゲートトレンチ15の交差部17およびソーストレンチ24へ向けて、p型不純物がインプランテーション(注入)される。この際、ゲートトレンチ15(交差部17)の側壁18およびソーストレンチ24の側壁25はいずれも第1レジスト39で覆われていないので、p型不純物は、側壁18,25にも注入されることとなる。その後、たとえば、1400℃〜2000℃でSiCエピタキシャル層8が熱処理される。これにより、ドリフト領域13に注入されたp型不純物のイオンが活性化され、ゲート耐圧保持領域27の第1領域29およびソース耐圧保持領域28が同時に形成される。
続いて、CVD法により、ドーピングされたポリシリコン材料がSiCエピタキシャル層8の上方から堆積される。ポリシリコン材料の堆積は、少なくともゲートトレンチ15およびソーストレンチ24が埋め尽くされるまで続けられる。その後、堆積したポリシリコン材料が、エッチバック面がSiCエピタキシャル層8の表面9に対して面一になるまでエッチバックされる。続いて、ソーストレンチ24内に残存するポリシリコン材料のみがドライエッチングにより除去される。これにより、ゲートトレンチ15内に残存するポリシリコン材料からなるゲート電極23が形成される。
このMISトランジスタ1では、ソースパッド2を接地した状態(つまり、ソース電極37が0V)で、ソースパッド2(ソース電極37)とドレイン電極38との間(ソース−ドレイン間)にドレイン電圧が印加される。この状態において、ゲートパッド4(ゲート電極23)にゲート閾値電圧以上の電圧が印加されると、各単位セル21の側壁を形成するボディ領域12に沿ってチャネルが形成される。これにより、ドレイン電極38からソース電極37へ電流が流れ、各単位セル21がオン状態となる。
この電界は、ゲート電極23とSiCエピタキシャル層8との電位差に起因して生じるものである。そして、ゲートトレンチ15の底壁19においては、ゲート電極23を基準(0V)として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が900Vであれば、ドレイン電極38に接するSiC基板5の裏面7付近では900Vの等電位面が分布しており、SiC基板5の裏面7からSiCエピタキシャル層8の表面9側へ向かうにつれて電圧降下を生じるが、ゲートトレンチ15の底壁19付近では、数十V程度の等電位面が分布する。そのため、ゲートトレンチ15の底壁19では、ゲート電極23側へ向かう非常に大きな電界が生じる。とりわけ、この実施形態のように、ゲートトレンチ15が格子状に形成されており、格子状のゲートトレンチ15の窓部に四角柱状の単位セル21が配列されている場合は、単位セル21の各角部20に形成されたゲートトレンチ15のコーナーエッジ部31付近において、ゲート絶縁膜22の絶縁破壊が特に発生しやすい。
また、第2領域30の濃度が第1領域29の濃度よりも高く、さらに、第2領域30の厚さT2が第1領域29の厚さT1よりも小さい(T1>T2)ので、チャネル抵抗の上昇を防止することもできる。
図7は、本発明の第2実施形態に係るトレンチゲート型MISトランジスタの断面図であって、図2と同じ位置での切断面を示す。図7において、図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
MISトランジスタ71を製造するには、図8A〜図8Bに示すように、図3A〜図3Bと同様の工程が行なわれることにより、SiC基板5上にn−型のSiCエピタキシャル層8が形成され、当該SiCエピタキシャル層8に、ボディ領域12、ソース領域14、ガードリング34およびドリフト領域72が同時に形成される。その後、SiCエピタキシャル層8が表面9(Si面)からドライエッチングされて、ゲートトレンチ15およびソーストレンチ24が同時に形成される。
以上のように、このMISトランジスタ71によっても、前述のMISトランジスタ1と同様の作用効果を発現することができる。
さらにMISトランジスタ71では、p型のゲート耐圧保持領域27が形成されたゲートトレンチ15の底壁19、およびp型のソース耐圧保持領域28が形成されたにソーストレンチ24の底壁26を形成するように、高濃度領域74が形成されており、この高濃度領域74は、ゲート耐圧保持領域27およびソース耐圧保持領域28を覆っている。
前述の第1実施形態では、ドリフト領域13は、低濃度のn−型(たとえば、濃度が1×1015〜1×1017cm−3)の領域のみで形成されていたが、この第3実施形態に係るMISトランジスタ81のドリフト領域82は、第2実施形態と同様に、SiCエピタキシャル層8の厚さ方向に沿って不純物濃度が異なる2層が積層された構造を有しており、SiC基板5の表面6に接する下層側の第2領域の一例としてのn−型低濃度領域83と、当該低濃度領域83上に形成された上層側の第1領域の一例としてのn型高濃度領域84とを含む。低濃度領域83の濃度は、たとえば、1×1015〜1×1017cm−3であり、高濃度領域84の濃度は、たとえば、2×1015〜1×1018cm−3である。
また、低濃度領域83と高濃度領域84との界面85(低濃度領域83の上端)は、ゲートトレンチ15およびソーストレンチ24の形成によりSiCエピタキシャル層8の表面の一部が低くなって生じた段差によらず、単位セル21の頂部(表面9)に沿って一定の高さである。
図11A〜図11Hは、図10に示すトレンチゲート型MISトランジスタの製造工程の一部を示す模式的な断面図であって、図10と同じ位置での切断面を示す。
次に、図11Cに示すように、図3Cと同様の工程が行われることにより、ゲートトレンチ15の交差部17およびソーストレンチ24を露出させる開口を有する第1レジスト39が、SiCエピタキシャル層8上に形成される。
その後は、図11G〜図11Hに示すように、図3G〜図3Hと同様の工程が行われることにより、図10に示すMISトランジスタ81が得られる。
さらにMISトランジスタ81では、p型のゲート耐圧保持領域27が形成されたゲートトレンチ15の底壁19、およびp型のソース耐圧保持領域28が形成されたにソーストレンチ24の底壁26を形成するように、高濃度領域84が形成されており、この高濃度領域84は、ゲート耐圧保持領域27およびソース耐圧保持領域28を覆っている。
たとえば、MISトランジスタ1,41,51,71,78,81,86の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、MISトランジスタ1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、MISトランジスタ1,41,51,71,78,81,86において、半導体層を構成する層は、SiCからなるエピタキシャル層に限らず、SiC以外のワイドバンドギャップ半導体、たとえば、GaN(バンドギャップEgGaN=約3.4eV)、ダイヤモンド(バンドギャップEgdia=約5.5eV)からなる層などであってもよい。
また、ボディ領域12の配置形態は、図1(b)に示すようなマトリクス状に限らず、たとえば、図5(a)(b)および図6に示すMISトランジスタ51のように、ストライプ状であってもよい。その場合、ボディコンタクト領域33は、ソーストレンチ24の長手方向に沿って互いに間隔を空けて複数個形成してもよい。
本発明の半導体パワーデバイスは、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
8 SiCエピタキシャル層
9 (SiCエピタキシャル層の)表面
12 ボディ領域
13 ドリフト領域
14 ソース領域
15 ゲートトレンチ
16 (ゲートトレンチの)線状部
17 (ゲートトレンチの)交差部
18 (ゲートトレンチの)側壁
19 (ゲートトレンチの)底壁
20 (単位セルの)角部
21 単位セル
22 ゲート絶縁膜
23 ゲート電極
24 ソーストレンチ
25 (ソーストレンチの)側壁
26 (ソーストレンチの)底壁
27 ゲート耐圧保持領域
28 ソース耐圧保持領域
29 第1領域
30 第2領域
31 (ゲートトレンチの)コーナーエッジ部
32 (ソーストレンチの)エッジ部
37 ソース電極
38 ドレイン電極
41 MISトランジスタ
51 MISトランジスタ
52 (ゲートトレンチの)端部
53 (ゲートトレンチの)線状部
71 MISトランジスタ
72 ドリフト領域
73 低濃度領域
74 高濃度領域
75 界面
78 MISトランジスタ
81 MISトランジスタ
82 ドリフト領域
83 低濃度領域
84 高濃度領域
85 界面
86 MISトランジスタ
Claims (23)
- 側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と、
前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層に対向するように、前記ゲートトレンチに埋め込まれたゲート電極とを含み、
前記半導体層は、
前記半導体層の表面側に露出するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第1導電型のソース領域と、
前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され、前記ゲートトレンチの前記側壁の一部を形成する第2導電型のボディ領域と、
前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され、前記ゲートトレンチの前記底壁を形成する第1導電型のドリフト領域と、
前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチと、
前記ソーストレンチの前記底壁に沿って形成され、かつ、前記ボディ領域の第2導電型不純物濃度よりも高い第2導電型不純物濃度を有する第2導電型のボディコンタクト領域と、
前記ソーストレンチの一部の領域において、前記ソーストレンチの前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に選択的に形成され、かつ、前記ボディコンタクト領域の第2導電型不純物濃度よりも低い第2導電型不純物濃度を有する第2導電型の第1耐圧保持領域とを含む、半導体装置。 - 前記第1耐圧保持領域は、前記ボディコンタクト領域を覆うように、前記ソーストレンチの前記エッジ部に加えて、前記ソーストレンチの前記側壁および前記底壁に沿って形成されている、請求項1に記載の半導体装置。
- 前記ゲートトレンチが格子状に形成されており、
前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有しており、
前記ゲートトレンチは、前記単位セルの前記角部に形成され、前記ゲートトレンチの前記側壁と前記底壁とが交わるコーナーエッジ部を有し、
前記第1耐圧保持領域は、前記ソーストレンチの前記エッジ部のうち、少なくとも前記ゲートトレンチの前記コーナーエッジ部に対向する部分に形成されている、請求項1または2に記載の半導体装置。 - 前記ゲートトレンチにおいて、前記ゲートトレンチの前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第2導電型の第2耐圧保持領域を含む、請求項1または2に記載の半導体装置。
- 前記第2耐圧保持領域の第2導電型不純物濃度は、前記ドリフト領域の第1導電型不純物濃度よりも高い、請求項4に記載の半導体装置。
- 前記ゲートトレンチが格子状に形成されており、
前記半導体層は、格子状の前記ゲートトレンチにより区画され、複数の角部を有する多角柱状の単位セルを複数含み、当該各単位セルが、前記ソース領域、前記ボディ領域および前記ドリフト領域を有しており、
前記第2耐圧保持領域は、前記単位セルの前記角部に形成された前記ゲートトレンチのコーナーエッジ部に選択的に形成されている、請求項4または5に記載の半導体装置。 - 前記第2耐圧保持領域は、前記ボディ領域における前記コーナーエッジ部直上の部分に至るように形成されている、請求項6に記載の半導体装置。
- 前記第2耐圧保持領域は、格子状の前記ゲートトレンチの交差部に選択的に形成されている、請求項6または7に記載の半導体装置。
- 前記半導体層は、格子状の前記ゲートトレンチの線状部の底壁に形成され、当該線状部の幅よりも狭い幅を有する第2導電型の第3耐圧保持領域をさらに含む、請求項6〜8のいずれか一項に記載の半導体装置。
- 前記第3耐圧保持領域の第2導電型不純物濃度は、前記第2耐圧保持領域の第2導電型不純物濃度よりも高い、請求項9に記載の半導体装置。
- 前記第3耐圧保持領域の厚さは、前記第2耐圧保持領域の厚さよりも小さい、請求項9または10に記載の半導体装置。
- 前記ドリフト領域は、
前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域と、
当該第1領域に対して前記半導体層の前記裏面側に前記第1領域に接するように形成され、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域とを含む、請求項4〜11のいずれか一項に記載の半導体装置。 - 前記第1領域の厚さは、前記第2耐圧保持領域の厚さよりも大きい、請求項12に記載の半導体装置。
- 前記第1領域の厚さは、前記第2耐圧保持領域の厚さ以下である、請求項12に記載の半導体装置。
- 前記第1領域と前記第2領域との界面は、前記ゲートトレンチの形成により前記半導体層の前記表面の一部が低くなって生じた段差に合わせて起伏している、請求項12〜14のいずれか一項に記載の半導体装置。
- 前記第1領域と前記第2領域との界面は、前記半導体層の前記表面に対して一定の距離にある、請求項12〜14のいずれか一項に記載の半導体装置。
- 前記ゲート絶縁膜における前記ゲートトレンチの前記底壁上の部分は、前記ゲート絶縁膜における前記ゲートトレンチの前記側壁上の部分よりも厚く、その頂部が前記ボディ領域の最深部以下である、請求項1〜16のいずれか一項に記載の半導体装置。
- 前記半導体層の前記表面はC面である、請求項1〜17のいずれか一項に記載の半導体装置。
- ワイドバンドギャップ半導体からなる半導体層であって、その表面側に露出するように形成された第1導電型のソース領域と、前記ソース領域に対して裏面側に前記ソース領域に接するように形成された第2導電型のボディ領域と、前記ボディ領域に対して前記裏面側に前記ボディ領域に接するように形成された第1導電型のドリフト領域とを含む、半導体層を形成する工程と、
前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するゲートトレンチを形成する工程と、
前記ゲートトレンチを形成する工程と同時に実行され、前記半導体層の前記表面から前記ソース領域および前記ボディ領域を貫通して前記ドリフト領域に達し、側壁および底壁を有するソーストレンチを形成する工程と、
前記ソーストレンチの一部の領域において、前記ソーストレンチの前記側壁と前記底壁とが交わる前記ソーストレンチのエッジ部に第2導電型の不純物を選択的に注入し、第2導電型の第1耐圧保持領域を形成する工程と、
前記ソーストレンチの前記底壁に第2導電型の不純物を選択的に注入し、前記ボディ領域の第2導電型不純物濃度よりも高く、かつ、前記第1耐圧保持領域の第2導電型不純物濃度よりも高い第2導電型不純物濃度を有する第2導電型のボディコンタクト領域を形成する工程とを含む、半導体装置の製造方法。 - 前記ソーストレンチの前記エッジ部に不純物を注入する工程と同時に実行され、前記ゲートトレンチにおいて、前記ゲートトレンチの前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に第2導電型の不純物を選択的に注入する工程を含む、請求項19に記載の半導体装置の製造方法。
- 前記ゲートトレンチの形成後、前記半導体層の前記表面から第1導電型の不純物を注入することにより、前記ドリフト領域に、前記ゲートトレンチの前記底壁を形成する、第1不純物濃度の第1領域を形成し、同時に、前記ドリフト領域における前記第1領域以外の部分を、前記第1不純物濃度よりも小さい第2不純物濃度の第2領域として形成する工程をさらに含む、請求項19または20に記載の半導体装置の製造方法。
- 前記半導体層を形成する工程は、エピタキシャル成長により、前記ドリフト領域、前記ボディ領域および前記ソース領域をこの順に積層する工程を含み、
前記ドリフト領域を成長させる工程は、前記半導体層の前記裏面側から第2不純物濃度の第2領域を形成し、当該第2領域上に、前記第2不純物濃度よりも大きい第1不純物濃度の第1領域を形成する工程を含み、
前記ゲートトレンチを形成する工程は、前記ゲートトレンチの最深部が前記第1領域の厚さ方向途中部に達するように、前記ゲートトレンチを形成する工程を含む、請求項19または20に記載の半導体装置の製造方法。 - 前記半導体層を形成する工程は、前記半導体層をエピタキシャル成長により形成した後、前記ボディ領域を前記半導体層の前記表面からイオン注入することにより形成する工程を含む、請求項19〜22のいずれか一項に記載の半導体装置の製造方法。
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