WO2007013377A1 - 半導体素子及び電気機器 - Google Patents

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WO2007013377A1
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diode
electrode
semiconductor
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Makoto Kitabatake
Osamu Kusumoto
Masao Uchida
Kenya Yamashita
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Matsushita Electric Industrial Co., Ltd.
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    • H01L2224/49051—Connectors having different shapes
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    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1602—Diamond
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
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    • H01L2924/01005—Boron [B]
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    • H01L2924/01006—Carbon [C]
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    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Definitions

  • the present invention relates to a semiconductor element, and more particularly to a semiconductor power switching element for controlling an inverter circuit and the like.
  • IGBT Insulated Gate
  • Bipolar Transistor As an application example of the semiconductor power switching element, there is a control circuit used for power electronics control, for example, an inverter circuit for controlling a three-phase motor.
  • FIG. 9 is a circuit diagram showing an outline of this conventional inverter circuit.
  • the conventional inverter circuit here, for three-phase
  • the conventional inverter circuit has a switch function part (hereinafter referred to as the upper arm) 23H and a switch function part (hereinafter referred to as the lower arm) 23L connected in series.
  • Circuit (hereinafter referred to as phase switching circuit) 23 corresponding to the number of phases (here, three), and each of upper arm 23H and lower arm 23L includes switching element 21 and diode 22 connected in parallel to each other. It consists of
  • the switching element 21 is composed of, for example, an IGBT using silicon.
  • the upper arm 23H is connected to the high potential wiring 25, and the lower arm 23L is connected to the ground potential wiring 24.
  • the midpoint 26 of each arm 23 is connected to the input terminal (hereinafter referred to as the motor input terminal) 27 of the three-phase AC motor that is the load.
  • the potential at the midpoint 26 can be controlled by adjusting the on / off timing of the upper arm 23H and the lower arm 23L. That is, the potential of the midpoint 26 and hence the input terminal 27 is equal to the ground potential 24 when the lower arm 23L is turned on and the upper arm 23H is turned off. On the other hand, the potential of the midpoint 26 and hence the input terminal 27 is equal to the high potential 25 when the upper arm 23H is turned on and the lower arm 23L is turned off.
  • the three-phase motor 28 can be controlled by switching the potential of the motor input terminal 27 between the ground potential 24 and the high potential 25.
  • the switching element 21 and the response speed of the diode 22 are finite, Even if a signal for switching the on-state force or the off-state to the ching element 21 or the diode 22 is given, the off-state is not immediately turned on. Therefore, if the upper arm 23H and the lower arm 23L are switched on and off at the same time, both the upper arm 23H and the lower arm 23L can be turned on. In this state, the high potential 25 and the ground potential 24 are short-circuited, and a large current flows through the inverter circuit. In addition, since this current becomes a loss current, the switching loss increases and the power utilization efficiency decreases.
  • the inverter circuit performs high-efficiency inverter control by high-speed switching, one switching loss is integrated for the number of times of switching, and the overall switching loss increases. Therefore, conventionally, the switching timing is determined in consideration of the response speed of the switching element 21 and the diode 22. In other words, the inverter control frequency is determined by the restriction on the response speed of the switching element 21 and the diode 22.
  • switching of the switching element 21 and the diode 22 must be performed at higher speed.
  • MOSFET metal oxide semiconductor field effect transistor
  • a fast recovery diode with high-speed switching of the diode includes a carrier lifetime control.
  • fast recovery diodes are difficult to operate at high frequencies above several tens of kHz.
  • the fast liquefier diode is a bipolar device, the on-resistance is reduced by the diffusion of minority carriers. The lifetime of the minority carrier is long, and switching from on to off takes time.
  • Schottky electrodes are provided so that Schottky electrodes are formed in semiconductors for faster diode switching. There is a diode. Since the Schottky diode is a unipolar device and is not affected by minority carriers, it can be switched on and off at high speed. However, in the case of a Schottky diode made of silicon, it cannot be used in the field of power electronics that requires a withstand voltage of 600V or more, which is only about 100V.
  • IGBTs and diodes made of silicon are subjected to carrier lifetime control, and thus cannot be integrated as a single chip.
  • Schottky diodes composed of wide bandgap semiconductors have a withstand voltage of 600V or more, and have a sufficiently small on-resistance and on-power. Switching off can be performed at high speed.
  • MOS FETs composed of wide bandgap semiconductors can ensure a withstand voltage with a sufficiently small on-resistance per unit area compared to IGBTs composed of silicon. At the same time, the ON force can be switched off quickly.
  • a MOSFET is formed of a wide band gap semiconductor, and a Schottky electrode is disposed so as to be in a Schottky junction in the drift region of this vertical MOSFET. Integrate as a chip (See Patent Document 1).
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-203967
  • the conventional semiconductor element when used as a switching element constituting a specific inverter power supply circuit (for example, an inverter power supply circuit for a three-phase motor such as an air conditioner compressor), The following issues have become apparent for practical application.
  • a specific inverter power supply circuit for example, an inverter power supply circuit for a three-phase motor such as an air conditioner compressor
  • the layout area of the Schottky junction metal electrode does not cause a major obstacle to the high-speed switching operation of the semiconductor element.
  • the layout area of the Schottky electrode is Power An important consideration.
  • Patent Document 1 when the technology described in Patent Document 1 is applied to an inverter power supply circuit for a three-phase motor, a counter electromotive force based on an inductance load at the time of switching element turn-off is used as a trigger to apply to the Schottky electrode. The possibility of destruction of the device due to the concentrated current was discovered.
  • the Schottky electrodes shown in FIG. 2 of Patent Document 1 are arranged in an orthogonal lattice shape connected to fine wiring so as to surround the field-effect transistor region in plan view. For this reason, the disconnection of the fine wiring is easily induced during the manufacture of the semiconductor element, and this may be a factor of reducing the manufacturing yield of the semiconductor element.
  • the present invention has been made in view of such circumstances, and is capable of achieving both high-speed switching operation and energy loss reduction, and is excellent in current concentration tolerance based on counter electromotive force caused by an inductance load of an electrical device,
  • An object of the present invention is to provide a semiconductor element and an electric device that can suppress deterioration of an insulating film of a field effect transistor during wire bonding.
  • Patent Document 1 As a result of intensive studies to solve the above problems, the inventors of the present invention have found the structure of Patent Document 1. As a result, the area occupied by the Schottky electrode occupies a small percentage of the total area of the semiconductor element, and the current was concentrated on the Schottky electrode, and the semiconductor element was destroyed.
  • the semiconductor element of the present invention includes a semiconductor layer, a first source Z drain region of the first conductivity type formed in the semiconductor layer so as to include the upper surface of the semiconductor layer, and the semiconductor layer.
  • a first source Z drain electrode provided to be in contact with at least the upper surface of the first source Z drain region, and at least the upper surface of the second conductivity type region via a gate insulating film
  • a field effect transistor having a gate electrode provided so as to be opposed to the second source, and a second source Z drain electrode ohmically connected to the drift region, and the upper surface and the shim on the upper surface of the drift region.
  • a Schottky electrode provided so as to form a Dotky junction; an interlayer insulating film covering an upper surface of the semiconductor layer provided with the first source Z drain electrode, the gate electrode, and the Schottky electrode; and the interlayer insulation A plurality of bonding pads disposed on the film and electrically connected to at least one of the first source / drain electrode, the gate electrode, and the Schottky electrode. At least one of the gaps is disposed above the Schottky electrode.
  • the Schottky electrode when bonding a wire to the bonding pad, even if the wire is bonded by pressing the wire against the bonding pad while applying an ultrasonic wave, the Schottky electrode is located below the bonding pad. A diode cell with Therefore, it is possible to reduce the breakdown of the field effect transistor formed in the transistor cell and the breakdown voltage deterioration of the gate insulating film.
  • the Schottky junction portion is applied when a surge voltage is applied to the semiconductor element. Leakage current flows preferentially, which reduces the surge voltage and suppresses the destruction of the semiconductor element.
  • the parasitic diode of the field effect transistor when the parasitic diode of the field effect transistor is switched to on-off, minority carriers derived from the parasitic diode of the field effect transistor are absorbed by the shutter key electrode, and high-speed switching can be performed.
  • the source electrode may be provided in contact with the upper surfaces of the source region and the second conductivity type region.
  • the first conductivity type may be n-type, and the second conductivity type may be p-type.
  • the semiconductor layer may be composed of a wide band gap semiconductor.
  • the semiconductor layer is divided into a plurality of cells by a virtual boundary line in a plan view, and the drift region and the drain electrode are formed so as to extend to the plurality of cells, and the plurality of cells are formed therein.
  • the field effect transistor is composed of a transistor cell and a diode cell in which the Schottky electrode is formed, and the bonding pad is located above the Schottky electrode of the diode cell. .
  • the area of the area where the Schottky electrode is disposed can be made sufficiently large, so that current concentration on the Schottky electrode is prevented, and destruction of the semiconductor element is suppressed. Is done.
  • one or more of the diode cells are arranged in an island shape between a plurality of the transistor cells, and the bonding pad is positioned above the one or more diode cells arranged in the island shape. Please hurry.
  • the plurality of bonding pads may be connected to each other by wires!
  • the bonding pad may have a quadrangular shape with a side length of 0.3 mm or more.
  • the flatness of all the transistor cells with respect to the area of the semiconductor element in plan view is preferably 50% or more and 99% or less.
  • the ratio of the area of the Schottky electrode to the area of the semiconductor element in plan view is preferably 1% or more and 50% or less.
  • an area of the Schottky electrode in the diode cell is larger than an area in a plan view of the second conductivity type region in the transistor cell.
  • the present invention can be used as a semiconductor element that constitutes an inverter power supply circuit of an AC drive device.
  • the present invention can be applied to an electrical device in which the semiconductor element is incorporated as an arm module. .
  • the conduction loss of the semiconductor element corresponds to the value obtained by multiplying the current by the voltage (current X voltage), so that it is smaller than the forward voltage of the conventional PN junction diode.
  • the forward voltage of the yacht key diode can be kept low. Therefore, the conduction loss of the semiconductor element incorporated in the inverter power supply circuit of the electric device as an arm module is improved as compared with the existing one employing the PN junction diode.
  • the switching speed of the semiconductor element incorporated as an arm module in the inverter power supply circuit of the electrical device to the on-state force-off state is increased, and switching loss is reduced.
  • the voltage applied to the parasitic diode and the Schottky diode of the field effect transistor is the order of the Schottky diode.
  • the voltage may be larger than the rising voltage in the direction and smaller than the rising voltage in the forward direction of the parasitic diode.
  • An example of the AC drive device is an AC motor driven by the inverter power supply circuit, and a compressor of an air conditioner, for example, is driven by the AC motor.
  • both high-speed switching operation and energy loss reduction can be achieved, and the current concentration tolerance based on the counter electromotive force caused by the inductance load of the electrical equipment is excellent.
  • FIG. 1 is a plan view showing a configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a plan view showing the configuration of the semiconductor element according to the first embodiment of the present invention.
  • FIG. 3 is an enlarged partial plan view of a part of the configuration of the semiconductor element of FIG.
  • FIG. 4 is a partial cross-sectional view showing the structure of the semiconductor element in FIG. 1 in a cross-sectional view, and is a cross-sectional view taken along the line IV-IV shown in FIG.
  • FIG. 5 is a plan view schematically showing a configuration of an arm module as a semiconductor device according to a second embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a configuration of an inverter circuit according to a second embodiment of the present invention.
  • FIG. 7 is a plan view showing a configuration of a semiconductor element according to a third embodiment of the present invention.
  • FIG. 8 is an enlarged partial plan view of a part of the configuration of the semiconductor element of FIG.
  • FIG. 9 is a circuit diagram showing an outline of an inverter circuit for driving a three-phase motor, which is an application example of a conventional semiconductor element.
  • FIG. 10 is a schematic diagram for explaining a virtual boundary line, where (a) is a diagram showing a first method for identifying a virtual boundary line, and (b) is a virtual boundary line. (C) is a diagram showing a third method for identifying a virtual boundary line, (d) is a diagram showing a fourth method for identifying a virtual boundary line. is there.
  • Transistor formation area Guard ring (pressure-resistant member) S Source 'Schottky pad G Gate pad
  • MOSFET 90 Field Effect Transistor
  • FIG. 1 and 2 are plan views showing the configuration of the semiconductor element of the first embodiment of the present invention.
  • FIG. 3 is an enlarged partial plan view of a part of the configuration of the semiconductor element of FIG. 4 is a partial cross-sectional view showing the structure of the semiconductor element of FIG. 1 in a cross-sectional view, and is a cross-sectional view taken along the line IV-IV shown in FIG.
  • the semiconductor element of the present embodiment functions as a circuit in which a field effect transistor (hereinafter sometimes referred to as MOSFET) and a Schottky diode are connected in parallel, and a plurality of elements constituting such a circuit.
  • MOSFET field effect transistor
  • the field effect transistor and a plurality of Schottky diodes are integrated into one IC chip.
  • the semiconductor element of the present embodiment is used as the phase switching circuit 23 in, for example, an inverter circuit for driving a three-phase motor (see FIG. 6).
  • the number of integrated field effect transistors is determined by the desired current capacity.
  • the semiconductor element 20 of the present embodiment has a transistor formation region 10.
  • the transistor formation region 10 is square in plan view.
  • the cell formation region 201 is not limited to a square shape in plan view.
  • the transistor formation region 10 is divided into a plurality of cells 200 divided by a virtual lattice-like boundary line 50 in a plan view, in other words, a plurality of cells 200 formed of regions divided in a matrix. .
  • Each cell 200 is here a square.
  • the plurality of cells 200 includes a transistor cell 100 in which a field effect transistor 90 described later is formed, and a diode cell 80 in which a Schottky electrode 9a is provided and a Schottky diode 70 is formed.
  • a region (hereinafter referred to as a diode formation region) 9 in which one or more diode cells 80 are disposed is formed in an island shape.
  • Transistor cells 100 are formed so as to fill in the space between the diode-shaped formation regions 9.
  • a total of nine diode forming regions 9 are arranged in the transistor forming region 10, but the number of diode forming regions 9 is not limited to this.
  • the number of force diode cells 80 in which a total of nine diode cells 80 of 3 ⁇ 3 in width are arranged in one diode forming region 9 is not limited to this.
  • a guard ring 11 is formed outside the transistor formation region 10 so as to surround the transistor formation region 10 on the surface of a semiconductor layer 3 described later.
  • a bonding pad (source 'Schottky pad) 12S is provided so as to cover the diode forming region 9. The area of the source 'Schottky pad 12S may be smaller than the area of the diode formation region 9.
  • the source / Schottky pads 12S are connected so as to be bridged by wires 13S.
  • a bonding pad (gate pad) 12G is disposed at the outer peripheral end of the transistor formation region 10 and is connected by the gate pad 12G force wire 13G.
  • FIG. 10 is a schematic diagram for explaining the virtual boundary line.
  • (A) shows the first method for identifying the virtual boundary line
  • (b) identifies the virtual boundary line.
  • FIG. 4C is a diagram showing a third method for specifying a virtual boundary line
  • FIG. 4D is a diagram showing a fourth method for specifying a virtual boundary line.
  • an imaginary boundary line 50 indicated by a two-dot chain line makes it easy to explain the content of the claims and the description, and is actually present in a product embodying the present invention. Not something to do.
  • the virtual boundary line 50 is defined when the transistor cells 100 are adjacent to each other.
  • the center force of each of the transistor cells 100 is also an imaginary line extending in the vertical direction or the horizontal direction at equal distances.
  • the center force is equal to the distance from the center of the diode cells 80 in the vertical direction or the horizontal direction.
  • the virtual line extends in the vertical direction or the horizontal direction at an equal distance from the center of the transistor cell 100 and the center of the diode cell 80.
  • the virtual boundary line 50 is appropriately changed depending on the shapes of the field effect transistor 90 and the Schottky diode 70.
  • the virtual boundary line 50 is divided into horizontal boundary lines 50a and 50c and vertical boundary lines 50b and 50d.
  • the field effect transistor 90 is abbreviated as element “T”
  • the Schottky diode 70 is abbreviated as element “S”.
  • the direction in which the horizontal boundary lines 50a and 50c extend is referred to as “X direction”
  • the direction in which the vertical boundary lines 50b and 50d extend is referred to as “Y direction”.
  • the arrangement of the elements S and elements arranged in the X direction is a row direction arrangement
  • the arrangement of the elements S and elements arranged in the ⁇ ⁇ direction is a column direction arrangement.
  • FIG. 10 (a) illustrates the elements T and S arranged in a matrix of 3 rows and 3 columns.
  • the element T is arranged so as to surround a region where the element S is arranged.
  • FIG. 10 (a) shows an example in which the element T and the element S are formed in a square shape. As described above, the shape of the Schottky electrode 9a is simply described in a square shape for easy explanation.
  • the shapes and arrangements of the element T and the element S are only for explaining a specific method of the virtual boundary line 50. Therefore, for example, the specific shapes of the element T and the element S are not necessarily square, and may be a circle, a triangle, or a pentagon or more polygon as long as the center is appropriately determined. [0047] However, if the shapes of the element ⁇ and the element S are significantly different as in the case where the element T is square and the element S is triangular, the transistor cell with respect to the entire area of the semiconductor element 20 When determining the area ratio of 100 or diode cell 80, a correction based on an appropriate correction factor may be required.
  • the horizontal boundary line 50a is the center of each of the pair of elements T adjacent to each other in the column direction.
  • Line 50c extends from the center (P and P) of each of a pair of elements T adjacent to each other in the column direction.
  • the vertical boundary line 50b is the center of each of the pair of elements T adjacent to each other in the row direction (P and
  • Od is equidistant from the center (P and P) of each of the pair of elements T adjacent to each other in the row direction.
  • FIG. 10 (b) illustrates an example in which square elements T and square elements S are arranged in a staggered pattern (zigzag alignment).
  • the element T is formed so as to surround a region where the element S is disposed.
  • the elements T and S constituting the array of the second row are the elements T and S constituting the arrays of the first row and the third row with respect to the elements T and S constituting the array of the first row and the third row. It is displaced in the X direction by half the pitch of element S. Therefore, the arrangement pattern of the elements T and S is 3 rows and 6 columns.
  • the element T and the element S are not arranged in a part (for example, a part of 2 rows ⁇ 3 columns) of each part having the force of 3 rows and 6 columns.
  • the horizontal boundary line 50a (indicated by a thin two-dot chain line in FIG. 10 (b)) is adjacent to each other in the diagonal direction in the center P of the element T in the first row X first column and the second row X 2 columns.
  • the vertical boundary line 50b (shown by a thick two-dot chain line in FIG. 10B) is such that the center (P and P) forces of the pair of elements T adjacent to each other in the row direction are equidistant.
  • Y extending in the Y direction
  • Fig. 10 (c) shows three rectangular elements T arranged in the X direction and a pair of these elements T.
  • An example of one rectangular element S arranged in the (third row) is shown.
  • the element T and the element S are formed in a stripe shape continuous in the Y direction.
  • the vertical boundary line 50b has the same center P 1, P force of the elements T adjacent to each other in the row direction.
  • This is a virtual line extending in the Y direction so as to be a distance. Also, the vertical boundary line 50d is a force equal distance from the center P of the element T and the center P of the element S adjacent to each other in the row direction.
  • the element T and the element S that are adjacent to each other in the column direction do not exist. For this reason, a pair of virtual lines that are equidistant in the Y direction from the centers of the four elements arranged adjacent to each other in the row direction are selected as the horizontal boundary lines 50a.
  • a pair of horizontal boundary lines 50a passing through both end faces of the element T and the element S are shown.
  • FIG. 10D illustrates a square element T arranged in a matrix and an element S surrounded by a region where the element T is arranged.
  • One element S is formed in a substantially square shape composed of four cells 200.
  • the arrangement pattern of the element T and the element S shown in FIG. 10 (d) is formed so as to intersect the horizontal boundary line 50c and the vertical boundary line 50d so that the element S extends to the plurality of cells 200. Except for this point, it is the same as the arrangement of element T and element S shown in Fig. 10 (a). Therefore, the description of the virtual boundary line 50 other than the horizontal boundary line c and the vertical boundary line 5 Od intersecting the element S is omitted here.
  • the horizontal boundary line 50c intersecting the element S is arranged so that the center (P 1, P 2) force of each element T adjacent to each other in the column direction is the same distance. Extending in the direction
  • the vertical boundary line 50d intersecting the element S extends in the column direction so as to be equidistant from the centers (P, P) of the elements T adjacent to each other in the row direction.
  • the semiconductor element 20 includes a semiconductor substrate 2.
  • This semiconductor substrate 2 is made of SiC and is doped n + type (high impurity concentration n-type).
  • a drain electrode (second source / drain electrode) 1 is formed on the entire lower surface of the semiconductor substrate 2.
  • the drain electrode 1 is made of a conductive material, for example, a metal such as Ni, Al, Ti, or Mo. It is.
  • a semiconductor layer 3 is formed over the entire top surface of the semiconductor substrate 2.
  • the semiconductor substrate 2 and the semiconductor layer 3 are thus composed of silicon carbide (SiC), but may be composed of other wide band gap semiconductors. Specifically, group III nitrides such as GaN and A1N, diamond, and the like can be used.
  • the wide band gap semiconductor means a semiconductor having an energy band gap of 2. OeV or more, which is an energy difference between the lower end of the conduction band and the upper end of the valence band.
  • the semiconductor layer 3 and the semiconductor substrate 2 constitute a semiconductor of the semiconductor element 20, and the semiconductor is divided into the plurality of cells 200 described above.
  • an n + -type source region (first source Z drain region) 5 is formed so as to include the upper surface thereof.
  • the source region 5 is formed in a rectangular ring shape in plan view, and is formed so that its center substantially coincides with the center of the transistor cell 100.
  • a p-type semiconductor region (second conductivity type region) 4 is formed in the semiconductor layer 3 so as to include the source region 5 including the upper surface thereof.
  • the p-type semiconductor region 4 includes, on the semiconductor layer 3, an upper portion of the semiconductor layer 3, an inner portion of the source region 5 and a rectangular annular portion surrounding the source region 5, and deeper than the lower end of the source region 5. It is formed so as to cross over the position.
  • a region of the semiconductor layer 3 other than the source region 5 and the p-type semiconductor region 4 is composed of an n_ type (low impurity concentration n-type) drift region 3a. Accordingly, the drain electrode 1 is ohmically connected to the drift region 3a via the n + type semiconductor substrate 2.
  • the gate insulating film 7 is formed so as to cover a portion extending from the middle of the source region 5 on the upper surface of the semiconductor layer 3 to the outer periphery of the transistor cell 100.
  • the gate insulating film 7 has an outer peripheral portion of the source region 5 and a portion between the source region 5 and the drift region 3a of the p-type semiconductor region 4 (hereinafter referred to as a p-type semiconductor region outer peripheral portion) 4a.
  • the drift region 3a is formed on a portion located in the vicinity of the p-type semiconductor region outer peripheral portion 4a.
  • the gate insulating film 7 is composed of an oxide film (SiO 2). And just on the gate insulation film 7
  • a gate electrode 8 is formed on the gate insulating film 7 so as to overlap. Therefore, the p-type semiconductor region outer peripheral portion 4a forms a channel region.
  • the gate electrode 8 is made of a conductive material, for example, a metal such as Ni, Ti, Al, or Mo, polysilicon, or the like. Then, in the transistor cell 100, it is positioned from the middle to the inside of the source region 5 on the upper surface of the semiconductor layer 3.
  • a source electrode (first source Z drain electrode) 6 is formed on the portion to be placed. In other words, the source electrode 6 is formed on the inner peripheral portion of the source region 5 and the portion located inside the source region 5 of the p-type semiconductor region 4 (hereinafter referred to as the central portion of the p-type semiconductor region) 4b.
  • the source electrode 6 is ohmically connected to the semiconductor layer 3 via the n + -type source region 5 and the p-type semiconductor region 4.
  • the source electrode 6 is made of a conductive material, for example, a metal such as Ni, Ti, Al, or Mo.
  • the Schottky electrode 9a is formed over substantially the entire upper surface of the diode cell 80 so as to have a slight gap between the outer periphery of the diode cell 80. .
  • the Schottky electrode 9a is in Schottky junction with the semiconductor layer 3.
  • the Schottky electrode 9a preferably has a rounded corner as shown in FIGS. 2 and 3 in order to prevent breakdown due to electric field concentration.
  • the Schottky electrode 9a is made of a conductive material, for example, a metal such as Ni, Ti, Al, or Mo.
  • the area of the Schottky electrode 9a is preferably larger than the area of the p-type semiconductor region 4 in plan view. This is because the Schottky barrier between Schottky electrode 9a and drift region 3a is smaller than the pZn junction barrier between p-type semiconductor region 4 and drift region 3a, so that a surge voltage is applied to semiconductor element 20. In this case, the surge voltage is alleviated by the Schottky electrode 9a, and this effect is further enhanced with such a configuration.
  • one n-channel vertical field effect transistor 90 is formed in the transistor cell 100, and one Schottky diode 70 is formed in the diode cell 80.
  • the drift region 3a, the semiconductor substrate 2, and the drain electrode 1 are provided so as to extend over all the cells 200.
  • the gate insulating layer 7 and the gate electrode 8 are formed so as to be continuous between the adjacent transistor cells 100, and the diode cells 80 are formed in an island shape between the many transistor cells 100.
  • One lattice-like gate insulating layer 7 and one gate electrode 8 exist on the entire surface of the semiconductor layer 3, and the source electrode 6 or the Schottky electrode 9a exists in the opening of the lattice-like gate insulating layer 7. ing As shown in FIGS.
  • a guard ring 11 is further formed on the upper surface of the semiconductor layer 3.
  • the guard ring 11 is double-formed in a rectangular ring shape in plan view between the transistor formation region 10 and the end (chip end) 14 of the semiconductor layer 3.
  • the guard ring 11 is not limited to being formed in a rectangular ring shape in a plan view, and may only surround the outer periphery of the cell formation region 201.
  • the guard ring 11 is not limited to being formed in double, and may be formed in any number of layers such as single or triple.
  • the guard ring 11 is composed of a p-type semiconductor region having a conductivity type opposite to that of the drift region 3a.
  • An interlayer insulating film 40 is provided so as to cover the surface of the semiconductor layer 3 on which the source electrode 6, the gate electrode 8, and the Schottky electrode 9a are formed.
  • a source 'Schottky pad 12S is disposed so as to be positioned above the diode forming region 9.
  • the source 'Schottky pad 12S is made of a metal such as A1.
  • the source 'Schottky pad 12S has a square shape with a side length of 0.6 mm or more. The shape of the source 'Schottky pad 12S is not limited to a square.
  • the source 'Schottky pad 12S is electrically connected to the source electrode 6 and the Schottky electrode 9a.
  • one gate pad 12G electrically connected to the gate electrode 8 is disposed at the outer peripheral end of the transistor formation region 10 in plan view.
  • the interlayer insulating film 40 is provided with plugs (not shown) having a plurality of conductor forces so as to pass through the interlayer insulating film 40 and connect to the gate electrode 8, the source electrode 6, and the Schottky electrode 9a, respectively.
  • the source 'Schottky pad 12S and the source electrode 6 are connected by the corresponding plug and wiring (source wiring), and the source' Schottky pad 12S and the Schottky electrode 9a are connected by the corresponding plug and wiring ( The gate pad 12G and the gate electrode 8 are connected by the corresponding plug and wiring (gate wiring).
  • the number of force source / Schottky pads 12S provided with nine source / Schottky pads 12S is not limited to this.
  • the source 'Schottky pad 12S has a field effect transistor 90
  • the number of transistor cells 100 is connected in parallel, and the number of Schottky electrodes 9a is connected in parallel by the number of diode cells 80.
  • the number of force gate pads 12G provided with one gate pad 12G is not limited to this. That is, a plurality of gate pads 12G can be provided. In this case, as in the case of the source and Schottky pad 12S, a plurality of gate pads 12G may be connected by wires 13G so as to be bridged.
  • Three source / Schottky pads 12S arranged in one direction are connected so as to be bridged by wires 13S.
  • the wire 13S is made of a metal such as A1 or Au.
  • the source Schottky pad 12S and the wire 13S are connected by pressing the wire 13S against the source 'Schottky pad 12S while applying ultrasonic waves.
  • the number of force wires 13S using three wires 13S is not limited to this.
  • the length of one side of the source 'Schottky pad 12S is preferably equal to or larger than the diameter of the wire 13S for bonding.
  • the length of one side of the source / Schottky pad 12S should be 0.3 mm or more.
  • the length of one side of the source 'Schottky pad 12S is preferably 0.6 mm or more as in the present embodiment.
  • the length of one side of the source 'Schottky pad 12S is more preferably set to 0.9 mm or more.
  • the gate pad 12G is connected by a wire 13G.
  • the wire 13G is made of a metal such as A1 or Au.
  • the gate pad 12G and the wire 13G are connected by pressing the wire 13G against the gate pad 12G while applying ultrasonic waves.
  • a force of 0.3 mm diameter is used as the wire 13S for connecting the source 'Schottky pad 12S, so that a large current does not flow through the gate electrode 8, so that the gate pad It is preferable to use a wire with a smaller diameter as the wire 13G connecting 12G! /.
  • the off-cut surface has a thickness of 1.3 X 10 16 cm.
  • n_ type adjustment nitrogen doping concentration (semi conductor layer) 3 is formed by adjusting the thickness 10 m by the CVD method.
  • a mask (not shown) that opens an appropriate position on the surface of the SiC layer 3 is arranged, and multistage ion energy within a range of 30 to 700 keV is appropriately selected toward the surface of the SiC layer 3.
  • Aluminum ions are implanted through the opening at a dose of 2 X 10 14 cm _2 concentration.
  • a p-type semiconductor region 4 having a depth of about 0.8 m is formed in an island shape on the surface layer of the SiC layer 3.
  • a guard ring 11 is also formed at the same time.
  • n + -type source region 5 is formed.
  • the semiconductor substrate 2 is exposed to an Ar atmosphere and maintained at a temperature of 1700 ° C., and is subjected to heat treatment for about 1 hour, and the ion implantation region is activated.
  • the semiconductor substrate 2 is wet-oxidized for 3 hours while maintaining a temperature of 1100 ° C. in an acid-treatment furnace.
  • the entire surface of the SiC layer 3 has a thickness.
  • a 40 nm silicon oxide film is formed.
  • the first opening for the source electrode and the second opening for the Schottky electrode are formed by patterning using the photolithography technique and the etching technique. As a result, the silicon oxide film becomes the gate insulating film 7.
  • an electrode having N as well is selectively formed on the surface of the SiC layer 3 exposed in the first opening.
  • the electrode force source electrode 6 formed in the first opening is formed.
  • a drain electrode 1 made of Ni is provided on the back surface of the semiconductor substrate 2.
  • an electrode made of Ni is selectively formed on the surface of the SiC layer 3 exposed in the second opening, and the electrode formed in the second opening becomes the Schottky electrode 9a.
  • a gate electrode 8 made of A1 is formed on the surface of the gate insulating film 7.
  • an interlayer insulating film is formed on the surface of the source electrode 6, the gate electrode 8, and the Schottky electrode 9a.
  • bonding pads 12S and 12G are appropriately connected by wires 13S and 13G.
  • the field effect transistor 90 in the semiconductor element 20 of the present embodiment adopts a planar type in consideration of various reasons such as relevance to the Schottky diode 70 described below.
  • Japanese Translation of PCT International Publication No. 2005-501408 discloses a structure in which a Schottky diode is integrated with a trench type MOSFET.
  • a Schottky diode is formed by forming a semiconductor key junction between a semiconductor and metal on the bottom of a trench (excavated groove or hole).
  • the trench portion of the preceding example is originally a portion that forms a gap of the transistor unit element portion, and is a transistor unit element (a plurality of rectangular units partitioned based on the virtual boundary line 50 as in the present embodiment). Cell 200).
  • the portion in which the Schottky diode 70 of the present embodiment is formed is a part of the plurality of rectangular cells 200 partitioned based on the virtual boundary line 50. Occupies almost the whole area. Therefore, the portion where the Schottky diode 70 of this embodiment is formed is completely different from the structure in which the Schottky electrode is embedded in the gap (the trench portion) of the preceding example.
  • the combination of the planar MOSFET 90 and the Schottky diode 70 is obtained by connecting the MOSFET 90 to a plurality of rectangular cells 200 partitioned based on the virtual boundary line 50. It has a structural freedom that allows the user to arbitrarily select whether to install the Schottky diode 70 or not, and is superior to the case where a trench type MOSFET is used as in the previous example. This structural freedom is realized for the first time as one of the features of the present invention that the area ratio of the portion where the MOSFET 90 and the Schottky diode 70 are disposed to the entire semiconductor element 20 can be arbitrarily set.
  • the Schottky electrode when the Schottky electrode is formed on the bottom surface of the trench as in the preceding example, the Schottky electrode exists at a position close to the drain electrode on the back surface, and electric field concentration occurs in the Schottky electrode, so that Anxiety remains.
  • the Schottky electrode 9a when a planar MOSFET is employed, the Schottky electrode 9a is formed on the surface of the semiconductor layer 3, and the P-type semiconductor region 4 of the MOSFET 90 adjacent to the Schottky electrode 9a is formed deep. Therefore, electric field concentration does not occur in the Schottky electrode 9a, and the pressure resistance is ensured.
  • planar type MOSFE T90 when the planar type MOSFE T90 is employed as in the semiconductor element 20 of the present embodiment, the area ratio of the MOSFET 90 and the Schottky diode 70 to the entire semiconductor element 20 is arbitrarily set. It becomes possible. Planar MOSFET Since 90 can secure pressure resistance and has a simple formation process, it is more effective than using the trench type MOSFET shown in the previous example.
  • nickel (Ni) is used as the material of the Schottky electrode 9a.
  • the material of the Schottky electrode 9a is not limited to this, and as described above. The same applies when titanium (Ti), aluminum (A1), molybdenum (Mo), or the like is used.
  • the semiconductor element 20 of the present embodiment functions as a power device having a withstand voltage of 600 V (3 mm square (3 mm ⁇ 3 mm square), rated current value 20 A).
  • the source 'Schottky pad 12S is disposed above the Schottky electrode 9a, so that the wire 13S is bonded to the source' Schottky pad 12S.
  • the Schottky electrode 9a is disposed under the source Schottky pad 12S. Since the diode cell 80 is arranged !, it is possible to prevent the field effect transistor 90 formed in the transistor cell 100 from being broken and the gate insulating film 7 from being deteriorated in the breakdown voltage.
  • the source electrode 6 is in contact with the central portion 4b of the p-type semiconductor region, and the n_-type drift region 3a below the p-type semiconductor region 4 is halfway to the drain electrode 1. Since they are connected via the conductor substrate 2, a parasitic diode composed of the drift region 3 a and the p-type semiconductor region 4 exists between the source electrode 6 and the drain electrode 1. Further, in the semiconductor element 20 of this embodiment, since the source electrode 6 is provided so as to form a Schottky junction with the drift region 3a, the Schottky electrode 9a is provided between the source electrode 6 and the drain electrode 1. And a drift region 3a are present.
  • a voltage at which the drain electrode 1 has a higher potential than the source electrode 6 is applied between the source electrode 6 and the drain electrode 1 during use.
  • a voltage higher than the threshold (voltage with respect to the source electrode 6) is applied to the gate electrode 8
  • an n channel is formed in the upper layer portion of the p-type semiconductor region 4 located below the gate electrode 8.
  • electrons move from the source electrode 6 to the drain electrode 1 through the source region, the n channel, the drift region 3a, and the semiconductor substrate 2, and thereby the drain electrode A current flows from 1 to the source electrode 6.
  • the drain electrode 1 is interposed between the source electrode 6 and the drain electrode 1 when the field effect transistor 90 is switched from on to off due to the inductance of the load.
  • a voltage at which the source electrode 6 has a higher potential is temporarily applied.
  • the Schottky diode 70 in the diode cell 80 is turned on, and a current flows from the source electrode 6 to the drain electrode 1 as well.
  • the parasitic diode of the field effect transistor 90 is turned on, and minority carriers (holes) are injected into the drift region 3a.
  • the on-resistance of the Schottky diode 70 can be made smaller than the on-resistance of the parasitic diode, which gives priority to the Schottky diode 70 in this case.
  • the area of the region where the Schottky electrode 9a is disposed can be sufficiently widened, current concentration on the Schottky electrode 9a is prevented, and destruction of the semiconductor element 20 is suppressed.
  • the diode formation region 9 is disposed inside the transistor formation region 10, so that the energy barrier is smaller than the pZn barrier present in the field effect transistor 90. Therefore, when a surge voltage is applied to the semiconductor element 20, a leakage current preferentially flows through the Schottky junction, thereby reducing the surge voltage, The destruction of the semiconductor element 20 is suppressed.
  • Schottky diode 70 and a parasitic diode are connected in parallel, so that a certain amount of current value (low forward voltage Vf, corresponding to the region) Schottky diode 70 flows current at a high speed until the current value reaches a higher value (current value corresponding to a region with a high forward voltage Vf), and the parasitic diode flows current. Therefore, Schottky diode 70 Breakage due to current concentration in the is also prevented.
  • the semiconductor element 20 of the present invention has high resistance to surge voltage and surge current.
  • the Schottky diode 70 constituting the semiconductor element 20 of this embodiment uses a Schottky electrode 9a consisting of as an anode, and a wide band gap semiconductor (in this embodiment, SiC) as a force sword (semiconductor Used as layer 3).
  • This Schottky diode 70 is suitable from the viewpoint of high current resistance and high voltage resistance because it is difficult to form a silicide layer at the interface between the semiconductor layer 3 and the Schottky electrode 9a under normal energization operation. is there
  • the difference in the configuration of the force sword (the difference in whether the semiconductor layer 3 is configured by SiC or Si) is not a mere design matter by those skilled in the art. This is directly related to the problem solving principle.
  • the Schottky diode 70 using SiC, which is a wide bandgap semiconductor, as the force sword (semiconductor layer 3) is a Schottky die using Si as the force sword (semiconductor layer 3). Compared to Aode, it has superior breakdown voltage characteristics when a surge voltage is applied.
  • a PN junction diode is generally excellent in high current resistance and high voltage resistance.
  • SiC which is a wide bandgap semiconductor
  • Vf forward voltage
  • the Schottky diode 70 using a wide band gap semiconductor (SiC) for the semiconductor layer 3.
  • SiC wide band gap semiconductor
  • a plurality of semiconductor elements 20 of the present embodiment were fabricated and the leakage current in the gate insulating film 7 mm was measured, and a 1 ⁇ m leakage current was confirmed in 5% of the semiconductor elements 20.
  • the yield was 95%.
  • a plurality of wire-bonded semiconductor elements were prepared by directly covering the surface of the field effect transistor 90 without covering the diode forming region 9 and covering the surface of the field effect transistor 90 with the gate insulating film 7 As a result of measuring the leakage current at, a leakage current of 1 A was confirmed in 30% of the semiconductor elements, and the yield was 70%.
  • the source 'Schottky pad 12S is disposed so as to cover the surface of the diode forming region 9, and the gate insulating film 7 is provided in the diode forming region 9. Not formed.
  • the Schottky diode 70 located below the source Schottky node 12S has a higher strength against ultrasonic waves than the field effect transistor 90. For this reason, even if the wire 13S is pressed against the source Schottky pad 12S and bonded while applying ultrasonic waves, the damage of the gate insulating film 7 due to this is reduced, and the field effect transistor 90 is destroyed. Is suppressed.
  • the second embodiment of the present invention exemplifies an inverter circuit incorporating an arm module (semiconductor device) using the semiconductor element 20 of the first embodiment.
  • FIG. 5 shows the configuration of an arm module as a semiconductor device according to the second embodiment of the present invention. It is a top view which shows typically.
  • parts that are the same as or correspond to those in FIGS. 1 to 4 are given the same reference numerals, and descriptions thereof are omitted.
  • the arm module of the present embodiment includes the semiconductor element 20 of the first embodiment and a package having the drain electrode terminal 15, the source electrode terminal 16, and the gate electrode terminal 17. ing.
  • the semiconductor element 20 is disposed on the drain electrode terminal 1 so that the drain electrode 1 on the lower surface thereof is connected to the upper surface of the drain electrode terminal 15.
  • the source / Schottky pad 12S of the semiconductor element 20 is connected to the source electrode terminal 16 by the wire 13S, and the gate pad 12G of the semiconductor element 20 is connected to the gate electrode terminal 17 by the wire 13G.
  • the drain electrode 1 and the drain electrode terminal 15 of the semiconductor element 20 are connected by die bonding.
  • the ends of the wires 13S and 13G and the source electrode terminal 16 or the gate electrode terminal 17 are connected by bonding.
  • the semiconductor element 20 and the electrode terminals 15, 16, 17 connected to each other in this way are sealed (molded) with a sealing resin 18.
  • a sealing resin 18 a general-purpose one can be used.
  • FIG. 6 is a circuit diagram showing a configuration of an inverter circuit according to the second embodiment of the present invention.
  • parts that are the same as or correspond to those in FIG. 9 are given the same reference numerals and explanation thereof is omitted.
  • the inverter circuit of the present embodiment is for driving a three-phase AC motor, and includes phase switching circuits 23 for the number of phases (here, three) in which an upper arm 23H and a lower arm 23L are connected in series.
  • Each of the upper arm 23H and the lower arm 23L is composed of a switching element 21 and a diode 22 connected in parallel to each other.
  • the upper arm 23H and the lower arm 23L are each configured by the arm module of the present embodiment.
  • the switching element 21 of each of the arms 23H and 23L is composed of the field effect transistor 90 in the semiconductor element 20 of the first embodiment.
  • the diode 22 is a feedback diode connected in parallel with the switching element 21 and is composed of the Schottky diode 70 in the semiconductor element 20 of the first embodiment.
  • the background art Since it was also explained in the column, the explanation is omitted.
  • the configuration of the semiconductor element 20 of the first embodiment was examined using this inverter circuit.
  • the ratio of the area of Schottky electrode 9a to the area in plan view of semiconductor element 20 is not less than 1% and not more than 50% It is preferable. Furthermore, the ratio of the area of the Schottky electrode 9a to the area of the semiconductor element 20 in plan view is more preferably 10% or more and 50% or less.
  • the ratio of the area of the Schottky electrode 9a to the area of the semiconductor element 20 in plan view is 1%.
  • the on-resistance in terms of unit area of the diode forming region 9 is about ⁇ ⁇ ⁇ cm 2 .
  • the forward voltage of 3 V is the lowest forward voltage when a forward current flows through the parasitic diode present in the semiconductor element 20 of the present invention. This is due to the use of SiC as the semiconductor material. Therefore, when a forward current is passed through Schottky electrode 9a, if the forward voltage Vf can be maintained at 3V or less, switching loss is reduced as compared with a conventional semiconductor element in which Schottky electrode 9a is not provided. be able to.
  • the averaged on-resistance in unit area conversion of the transistor formation region 10 is about one digit larger than the on-resistance in unit area conversion of the diode formation region 9.
  • the averaged on-resistance in unit area of the transistor formation region 10 is lOmQ cm 2 . Therefore, the current density when the field-effect transistor 90 is turned on (hereinafter referred to as the on-current density) can be estimated as 200 AZcm 2 where the increase in the forward voltage Vf is 2V.
  • the current when the field effect transistor 90 is turned on (hereinafter referred to as the on-current) is Schottky. The direction of the current flowing through the diode 70 is opposite.
  • the Schottky diode 70 in the direction opposite to the on-current, the plane of the semiconductor element 20 It is preferable that the ratio of the area of the Schottky electrode 9a to the area in view is 1%.
  • the operation of the upper arm 23H and the lower arm 23L might not be stable due to heat generation. This is presumably because the value of the current flowing through the Schottky diode 70 exceeded the allowable current value (20 AZcm 2 ). Therefore, it is preferable to design the ratio of the area of the Schottky electrode 9a so that the allowable current value is higher than the current value flowing through the Schottky diode 70.
  • the allowable value of the current flowing through the Schottky diode 70 is 200 AZcm 2 (20 A for a semiconductor element) in terms of the current density of the entire element.
  • the allowable current value of 20 OAZcm 2 is a sufficiently high current value, the current value flowing through the Schottky diode 70 does not exceed the allowable current value, and the upper arm 23H and the lower arm 23L operate stably.
  • the averaged on-resistance of the transistor formation region 10 in terms of unit area is 10 m ⁇ cm 2 , so that the current value at which the current density is the same as the on-current density of the field-effect transistor 90 is When flowing through Schottky diode 70 in the opposite direction, the ratio of the area of Schottky electrode 9a to the area of semiconductor element 20 in plan view is preferably 10%.
  • the switching loss is 1%. Can be reduced.
  • the averaged on-resistance of the transistor formation region 10 in terms of unit area is lOm Q cm 2.
  • the transistor formation region 10 It is considered that the on-resistance in terms of unit area can be reduced.
  • the on-resistance in terms of unit area of the transistor formation region 10 approaches the on-resistance in terms of unit area of the diode formation region 9 (lm Q cm 2 ).
  • the on-resistance of the transistor formation region 10 cannot be smaller than the on-resistance of the Schottky diode formation region 9, but the on-resistance of both may be the same value.
  • the shot density with respect to the area of the semiconductor element 20 in plan view is reduced.
  • the area ratio of the electrode 9a is preferably 50%.
  • the ratio of the area of the Schottky electrode 9a to the area of the semiconductor element 20 in plan view was 10% or more, the heat generation of the semiconductor element 20 was suppressed, and the inverter circuit operated stably.
  • the area ratio of the Schottky electrode 9a is 10% or more and 30% or less.
  • the on-resistance of the diode formation region 9 is Is one tenth of the on-resistance of the transistor formation region 10
  • the ratio of the area of the Schottky electrode 9a to the area of the semiconductor element 20 in plan view may be set to 10%.
  • the ratio of the area of the Schottky electrode 9a to the area of the semiconductor element 20 in plan view is reduced to about 30%. That's fine.
  • the semiconductor device 20 of the first embodiment has a planar surface for the semiconductor device 20 in order to sufficiently function as the original switching device.
  • the ratio of the area in plan view of all the transistor cells 100 to the area in view is preferably 50% or more and 99% or less.
  • the ratio of the area of all the transistor cells 100 in the plan view to the area of the semiconductor element 20 in the plan view is 70% or more and 90% or less. preferable.
  • FIG. 7 is a plan view showing a configuration of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 8 is a partial plan view in which a part of the configuration of the semiconductor element of FIG. 7 is enlarged. 7 and 8, the same or corresponding parts as in FIGS. 1 to 3 are denoted by the same reference numerals, and the description thereof is omitted.
  • the diode formation region 9 includes a plurality of cells 200 out of the cells 200 partitioned by the lattice-like virtual boundary line 50 in plan view.
  • the Schottky electrode 9b that covers the upper surface of the diode cell 80 is arranged in an island shape inside the transistor formation region 10. The other points are the same as in the first embodiment.
  • a total of nine Schottky electrodes 9b are arranged inside the transistor formation region.
  • the number of Schottky electrodes 9b provided is not limited to this. That is, the Schottky electrode 9b is arranged over a plurality of cells 200, or all or part of the Schottky electrode 9b is integrally formed, so that the force can be changed even if the number is changed. It does n’t turn. Even with such a configuration, the same effects as those of the first embodiment can be obtained. Also, with such a configuration, the number of component parts is reduced, the manufacture of the semiconductor element 20 is facilitated, and the yield is improved.
  • the corner of the Schottky electrode 9b may be rounded as shown in FIGS. preferable.
  • the semiconductor element 20 of the present embodiment can also be used for the arm module and the inverter circuit of the second embodiment, similarly to the semiconductor element 20 of the first embodiment, and the semiconductor element 20 of the first embodiment is used. The same effect as when there was.
  • this embodiment The ratio of the area of all the transistor cells 100 in plan view to the area of the semiconductor element 20 in plan view is preferably 50% or more and 99% or less.
  • the force explaining the case where the field effect transistor 90 is an n-channel type is applied.
  • the present invention is similarly applied to the case where the field effect transistor 90 is a p-channel type. it can.
  • the conductivity type of each semiconductor region is reversed, and the source region and source electrode, and the drain region and drain electrode are reversed.
  • the semiconductor device according to the present invention can achieve both high-speed switching operation and energy loss reduction, and has excellent current concentration resistance based on counter electromotive force caused by an inductance load of an electric device, and a field effect transistor at the time of wire bonding. It is possible to suppress the deterioration of the insulating film, and for example, it can be applied to the use of a high-speed inverter power supply circuit for electrical equipment.

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Abstract

　電界効果トランジスタ(90)と、ショットキー電極(9a)と、複数のボンディングパッド(12S，12G)と、を備えた半導体素子(20)において、前記複数のボンディングパッド(12S，12G)の少なくともいずれかが前記ショットキー電極(9a)の上方に位置するように配設した。

Description

明 細 書
半導体素子及び電気機器
技術分野
[0001] 本発明は、半導体素子、特に、インバータ回路などを制御する半導体パワースイツ チング素子に関する。
背景技術
[0002] 通常の半導体パワースイッチング素子としては、例えば、 IGBT (Insulated Gate
Bipolar Transistor)などが挙げられる。そして、半導体パワースイッチング素子 の応用例としては、パワーエレクトロニクス制御に用いられる制御回路があり、例えば 、三相モータを制御するインバータ回路が挙げられる。
[0003] 図 9は、この従来のインバータ回路の概要を示す回路図である。図 9に示すように、 従来のインバータ回路 (ここでは 3相用）は、スィッチ機能部分 (以下、上アームという ) 23Hとスィッチ機能部分 (以下、下アームという） 23Lとが直列に接続されてなる回 路（以下、相スイッチング回路という） 23を相数分 (ここでは 3つ)備え、上アーム 23H 及び下アーム 23Lの各々は、互いに並列に接続されたスイッチング素子 21とダイォ ード 22とで構成されている。スイッチング素子 21は、例えば、シリコンを用いた IGBT で構成されている。そして、上アーム 23Hが高電位配線 25に接続され、下アーム 23 Lがアース電位配線 24に接続されている。各アーム 23の中点 26は負荷である 3相 交流モータの入力端子 (以下、モータ入力端子という） 27に接続されている。そして、 上アーム 23Hと下アーム 23Lとのオン、オフのタイミングを調整することによって、中 点 26の電位を制御することができる。すなわち、中点 26ひいては入力端子 27の電 位は、下アーム 23Lをオンにし、上アーム 23Hをオフにした場合にはアース電位 24 と等しくなる。一方、中点 26ひいては入力端子 27の電位は、上アーム 23Hをオンに し、下アーム 23Lをオフにした場合には高電位 25と等しくなる。このように、モータ入 力端子 27の電位をアース電位 24と高電位 25とに切り替えることにより、三相モータ 2 8を制御することができる。
しかし、スイッチング素子 21やダイオード 22の応答速度が有限であるため、スイツ チング素子 21やダイオード 22に対してオン状態力もオフ状態に切り替える信号を与 えても、すぐにはオフ状態とならない。このため、上アーム 23Hと下アーム 23Lとのォ ン、オフの切り替えを同時に行うと、上アーム 23Hと下アーム 23Lとが共にオン状態と なり得る。このような状態は、高電位 25とアース電位 24とがショートした状態であり、ィ ンバータ回路に大電流が流れてしまう。また、この電流は損失電流となるため、スイツ チング損失が増加し、電力利用効率を低下させる。そして、インバータ回路において は高速のスイッチングによる高効率インバータ制御を行うため、一回のスイッチング損 失がスイッチング回数分積算されて、全体のスイッチング損失が大きくなる。そこで、 従来においては、スイッチング素子 21やダイオード 22の応答速度を考慮してスイツ チングのタイミングを決めている。換言すると、スイッチング素子 21やダイオード 22の 応答速度の制約により、インバータ制御の周波数が決められている。しかし、さらに高 速なスイッチングにより高効率インバータ制御をしょうとする場合には、スイッチング素 子 21及びダイオード 22のスイッチングをさらに高速ィ匕することが求められる。
しかし、スイッチング素子として IGBTを用いた場合、この IGBTはバイポーラデバイ スであるため、マイノリティーキャリアのライフタイムが長ぐ逆回復に要する時間がか かるため、オン力もオフへのスイッチングが高速に行われない。そこで、ュ-ポーラデ バイスである MOSFET (金属 酸ィ匕物 半導体 電界効果トランジスタ）をスィッチ ング素子として用いることが考えられる。ュ-ポーラデバイスは、マイノリティーキャリア の影響を受けないので、オン力もオフへのスイッチングを高速に行うことができる。し かし、シリコンにより構成された MOSFETは、単位面積当たりのオン抵抗 Ron ( Q c m2)が大きぐ発熱による導通損失が増加する。
一方、ダイオードのスイッチングを高速ィ匕したものには、キャリアのライフタイム制御 を施したファーストリカバリーダイオードがある。しかし、ファーストリカバリーダイオード は、数 10kHz以上の高周波での動作が困難である。また、ファーストリカノ リーダイ オードはバイポーラデバイスであるため、マイノリティーキャリアの拡散によってオン抵 抗は小さくなる力 マイノリティーキャリアのライフタイムが長いため、オンからオフへの スイッチングに時間がかかる。また、ダイオードのスイッチングをさらに高速ィ匕したもの に、ショットキー電極を半導体にショットキー接合を形成するように設けたショットキー ダイオードがある。ショットキーダイオードはュニポーラデバイスであり、マイノリティー キャリアの影響を受けないため、オン力 オフへのスイッチングを高速に行うことがで きる。しかし、シリコンにより構成されたショットキーダイオードの場合には、 100V程度 の耐圧しかなぐ 600V以上の耐圧を必要とするパワーエレクトロニクス分野では利用 できなかった。
[0005] また、シリコンにより構成された IGBTやダイオードは、キャリアのライフタイム制御が 施されているため、ワンチップとして集積することができな力 た。
[0006] そこで、インバータ回路などに用いられるスイッチング素子及びダイオードをワイド バンドギャップ半導体により構成することが提案されている。
[0007] 例えば、ダイオードに関しては、ワイドバンドギャップ半導体により構成されるショット キーダイオードは、耐圧が 600V以上もあり、オン抵抗もシリコンにより構成された場 合に比べて十分に小さぐかつ、オン力 オフへのスイッチングを高速に行うことがで きる。
[0008] 一方、スイッチング素子に関しては、ワイドバンドギャップ半導体により構成される M OSFETは、シリコンにより構成される IGBTに比べて単位面積当たりのオン抵抗が 十分に小さぐ耐圧を確保することができ、かつ、オン力もオフへのスイッチングを高 速に行うことができる。
[0009] しかしながら、 SiC— MISFETであっても半導体装置内の p型領域と n型領域の P N接合力 構成される寄生ダイオードにより、逆バイアス時の寄生ダイオードのオン状 態から SiC— MISFETのオフへの切り替えにおける逆回復時間の遅れを伴う可能性 がある。
[0010] 例えば、スイッチング素子のターンオフ時にインダクタンス負荷により発生する逆起 電力としてのプラス電圧力 ソース電極に印加された場合には、寄生ダイオードを介 して少数キャリアとしての正孔が n型領域に注入され、ダイオード動作の逆回復時間 の遅れをきたすことになる。
[0011] 一方、 MOSFETをワイドバンドギャップ半導体により構成し、この縦型 MOSFET のドリフト領域にショットキー接合するようにショットキー電極を配設することによって、 ショットキーダイオードとスイッチング素子たる MOSFETとをワンチップとして集積す ることができるようになる（特許文献 1参照)。
特許文献 1：特開 2002— 203967号公報
発明の開示
発明が解決しょうとする課題
[0012] ところで、上記従来の半導体素子を、具体的なインバータ電源回路 (例えば、エア コンディショナーコンプレッサ等の 3相モータ用のインバータ電源回路）を構成するス イッチング素子として使用する場合、こうしたスイッチング素子の実用化に向けて以下 のような課題が顕在化してきた。
[0013] ショットキー接合の金属電極 (ショットキー電極)の配置面積は、半導体素子の高速 スイッチング動作に大きな障害をもたらしはしない。しかし、 MOSFET内に存在する 寄生ダイオード及びショットキーダイオードに順方向電圧が印加され、両者に電流を 流すような状況を勘案すれば、ショットキー電極の配置面積は、適切な通電能力確 保の観点力 重要な考慮すべき内容となる。
[0014] 実際に、 3相モータ用のインバータ電源回路に特許文献 1に記載された技術を適 用したところ、スイッチング素子ターンオフ時におけるインダクタンス負荷に基づく逆 起電力をトリガーにして、ショットキー電極に集中する電流に起因した素子の破壊に 至る可能性が発見された。
[0015] また、特許文献 1の図 2に示されたショットキー電極は、平面視において電界効果ト ランジスタ領域を囲むよう細配線に結ばれた直交格子状に配置されている。このため 、半導体素子の製造途中において細配線の断線が誘発され易ぐこれが半導体素 子の製造歩留まりを低下させる要因となり得る。
本発明は、このような事情に鑑みてなされたものであり、高速スイッチング動作とェ ネルギー損失低減との両立が図れ、かつ電気機器のインダクタンス負荷等による逆 起電力に基づく電流集中耐性に優れ、かつワイヤボンディング時における電界効果 トランジスタの絶縁膜の劣化を抑制可能な半導体素子及び電気機器を提供すること を目的とする。
課題を解決するための手段
[0016] 本件発明者らは、上記課題を解決するために鋭意検討した結果、特許文献 1の構 成ではショットキー電極の配設された領域の面積が半導体素子全体の面積に対して 占める割合が小さいため、ショットキー電極に電流が集中して半導体素子が破壊され ることを突き止めた。
[0017] また、高電圧で大電流をスイッチングする半導体素子をボンディングする場合、大 電流に耐えられるようにするため、 0. 3mm径以上の太いワイヤをワイヤボンドして電 極端子などと結線する。この場合、超音波を印カロしながらワイヤを半導体素子上に配 置されたボンディングパッドに押し付けてワイヤボンドする力 ボンディングパッドの下 に電界効果トランジスタが配置されていると超音波の印加によって電界効果トランジ スタが破壊されるおそれがある。そして、本件発明者らは、超音波を印加することによ り電界効果トランジスタにおける絶縁膜が耐圧劣化することを発見した。
[0018] そこで、本発明の半導体素子は、半導体層と、該半導体層に該半導体層の上面を 含むように形成された第 1導電型の第 1のソース Zドレイン領域と、前記半導体層に 前記上面及び前記第 1のソース Zドレイン領域を含むように形成された第 2導電型領 域と、前記半導体層に前記上面及び前記第 2導電型領域を含むように形成された第 1導電型のドリフト領域と、少なくとも前記第 1のソース Zドレイン領域の前記上面に接 するように設けられた第 1のソース Zドレイン電極と、ゲート絶縁膜を介して少なくとも 前記第 2導電型領域の前記上面に対向するように設けられたゲート電極と、前記ドリ フト領域にォーミックに接続された第 2のソース Zドレイン電極と、を有する電界効果ト ランジスタと、前記ドリフト領域の前記上面に該上面とショットキー接合を形成するよう に設けられたショットキー電極と、前記第 1のソース Zドレイン電極、ゲート電極、及び ショットキー電極が設けられた前記半導体層の上面を覆う層間絶縁膜と、前記層間 絶縁膜の上に配設され、前記第 1のソース/ドレイン電極、ゲート電極、及びショット キー電極の少なくともいずれカゝと電気的に接続された複数のボンディングパッドと、を 備え、前記複数のボンディングパッドの少なくとも 、ずれかが前記ショットキー電極の 上方に位置するように配設されて 、る。
[0019] このような構成とすると、ボンディングパッドにワイヤをボンディングする際に、超音 波を印加しながらワイヤをボンディングパッドに押し付けてワイヤボンドしても、ボンデ イングパッドの下方にはショットキー電極が配設されたダイオードセルが配置されてい るので、トランジスタセルに形成された電界効果トランジスタの破壊やゲート絶縁膜の 耐圧劣化を低減することができる。また、電界効果トランジスタに存在する pZn障壁 に比べて小さ!/、エネルギー障壁を有するショットキー接合が半導体素子中に存在す るので、半導体素子にサージ電圧が印加された場合に、ショットキー接合部分に優 先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子の破壊が 抑制される。また、電界効果トランジスタの寄生ダイオードをオン力 オフへとスィッチ ングした場合に、電界効果トランジスタの寄生ダイオードに由来する少数キャリアがシ ヨットキー電極により吸収され、高速のスイッチングが行えるようになる。
[0020] 前記ソース電極が、前記ソース領域及び第 2導電型領域の前記上面に接するよう に設けられていてもよい。
[0021] 前記第 1導電型が n型であり、前記第 2導電型が p型であってもよい。
[0022] 前記半導体層がワイドバンドギャップ半導体で構成されて 、てもよ 、。
前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、前 記複数のセルに延在するように前記ドリフト領域及びドレイン電極が形成され、前記 複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセルと、 その中に前記ショットキー電極が形成されたダイオードセルとで構成され、前記ダイ オードセルの前記ショットキー電極の上方に前記ボンディングパッドが位置していて ちょい。
[0023] このような構成とすると、ショットキー電極を配設する領域の面積を十分広く取ること ができるようになるため、ショットキー電極への電流の集中が防止され、半導体素子の 破壊が抑制される。
[0024] 平面視において、複数の前記トランジスタセルの間に 1以上の前記ダイオードセル が島状に配置され、この島状に配置された 1以上のダイオードセルの上方に前記ボ ンデイングパッドが位置して ヽて 、てもよ 、。
[0025] 前記複数のボンディングパッドは、ワイヤによって互いに接続されて 、てもよ!/、。
[0026] 前記ボンディングパッドは辺の長さが 0. 3mm以上である四角形の形状を有してい てもよい。
[0027] 前記半導体素子の平面視における面積に対する全ての前記トランジスタセルの平 面視における面積の割合が 50%以上でかつ 99%以下であることが好ましい。
[0028] 前記半導体素子の平面視における面積に対する前記ショットキー電極の面積の割 合が 1%以上でかつ 50%以下であることが好ましい。
[0029] 前記ダイオードセルにおける前記ショットキー電極の面積が前記トランジスタセルに おける前記第 2導電型領域の平面視における面積より大きいことが好ましい。
[0030] また、本発明は、交流駆動装置のインバータ電源回路を構成する半導体素子とし て用いることができ、例えば、前記半導体素子がアームモジュールとして組み込まれ て 、る電気機器に適用することができる。
[0031] このような電気機器によれば、半導体素子の導通損失は電流に電圧を乗じた値 (電 流 X電圧）に対応することから、従来の PN接合ダイオードの順方向電圧に比べてシ ヨットキーダイオードの順方向電圧を低く保つことができる。したがって、電気機器の インバータ電源回路にぉ 、てアームモジュールとして組み込まれて 、る半導体素子 の導通損失が、 PN接合ダイオードを採用した既存のものに比較して改善する。
[0032] さらに、電気機器のインバータ電源回路においてアームモジュールとして組み込ま れている半導体素子のオン状態力 オフ状態への切り替え速度が速くなり、スィッチ ング損失が低減される。
[0033] 前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づ!/、て 、前記電界効果トランジスタの寄生ダイオード及び前記ショットキーダイオードに印加 される電圧は、前記ショットキーダイオードの順方向の立ち上がり電圧よりも大きぐか つ前記寄生ダイオードの順方向の立ち上がり電圧より小さくして構成されても良い。 前記交流駆動装置の一例は、前記インバータ電源回路により駆動される交流モー タであり、この交流モータにより、例えばエアコンディショナーのコンプレッサが駆動さ れる。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好 適な実施態様の詳細な説明から明らかにされる。
発明の効果
[0034] 本発明によれば、高速スイッチング動作とエネルギー損失低減の両立が図れ、 つ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐性に優れ、 かつワイヤボンディング時における電界効果トランジスタの絶縁膜の劣化を抑制可能 な半導体素子及び電気機器が得られる。
図面の簡単な説明
[0035] [図 1]図 1は、本発明の第 1実施形態の半導体素子の構成を示す平面図である。
[図 2]図 2は、本発明の第 1実施形態の半導体素子の構成を示す平面図である。
[図 3]図 3は、図 1の半導体素子の構成の一部を拡大した部分平面図である。
[図 4]図 4は、図 1の半導体素子の断面視における構造を示す部分断面図であって、 図 3に示す IV— IV線に沿って切断した断面図である。
[図 5]図 5は、本発明の第 2実施形態に係る半導体装置としてのアームモジュールの 構成を模式的に示す平面図である。
[図 6]図 6は、本発明の第 2実施形態に係るインバータ回路の構成を示す回路図であ る。
[図 7]図 7は、本発明の第 3実施形態の半導体素子の構成を示す平面図である。
[図 8]図 8は、図 7の半導体素子の構成の一部を拡大した部分平面図である。
[図 9]図 9は、従来の半導体素子の応用例である三相モータ駆動用のインバータ回 路の概要を示す回路図である。
[図 10]図 10は、仮想の境界線を説明するための概略図であって、（a)は仮想の境界 線を特定する第 1の手法を示す図、 (b)は仮想の境界線を特定する第 2の手法を示 す図、（c)は仮想の境界線を特定する第 3の手法を示す図、（d)は仮想の境界線を 特定する第 4の手法を示す図である。
符号の説明
[0036] 1 ドレイン電極
2 半導体基板
3 半導体層（SiC層）
3a ドリフト領域
4 p型半導体領域 (第 2導電型領域）
4a p型半導体領域外周部
4b p型半導体領域中央部 ソース領域
ソース電極
ゲート絶縁膜
ゲート電極
ダイオード形成領域
, 9b ショッ卜キー電極
トランジスタ形成領域 ガードリング (耐圧部材）S ソース'ショットキー用パッドG ゲート用パッド
S 13G ワイヤ
半導体素子端部
ドレイン電極端子
ソース電極端子
ゲート電極端子
封止榭脂
半導体素子
スイッチング素子
ダイオード
相スイッチング回路
H 上アーム
L 下アーム
アース電位配線（アース電位) 高電位配線 (高電位） アームの中点
モータ入力端子
三相モータ
層間絶縁膜 50 仮想の境界線
50a, 50c 横境界ライン
50b, 50d 縦境界ライン
50X X部分仮想線
50Y Y部分仮想線
51 ジグザグライン
70 ショットキーダイオード
80 ダイオードセル
90 電界効果トランジスタ（MOSFET)
100 トランジスタセル
200 セノレ
発明を実施するための最良の形態
[0037] 以下、本発明の実施形態を、図面を参照しながら説明する。
[0038] (第 1実施形態）
図 1及び図 2は、本発明の第 1実施形態の半導体素子の構成を示す平面図である 。図 3は、図 1の半導体素子の構成の一部を拡大した部分平面図である。図 4は、図 1の半導体素子の断面視における構造を示す部分断面図であって、図 3に示す IV— IV線に沿って切断した断面図である。
[0039] 本実施形態の半導体素子は、電界効果トランジスタ（以下、 MOSFETと ヽぅ場合も ある）とショットキーダイオードとが並列に接続された回路として機能し、そのような回 路を構成する複数の電界効果トランジスタと複数のショットキーダイオードとが集積ィ匕 された 1つの ICチップで構成されている。そして、本実施形態の半導体素子は、例え ば、三相モータ駆動用のインバータ回路（図 6参照）において相スイッチング回路 23 として用いられる。電界効果トランジスタの集積ィヒされる数は所望の電流容量により 決定される。
[0040] 図 1及び図 2に示すように、本実施形態の半導体素子 20は、トランジスタ形成領域 10を有している。このトランジスタ形成領域 10は、ここでは、平面視において正方形 である。なお、セル形成領域 201は、平面視において正方形である場合に限られな い。このトランジスタ形成領域 10は、平面視において格子状の仮想の境界線 50で区 切られた複数のセル 200、言い換えれば、行列状に区画された領域からなる複数の セル 200〖こ分割されている。各セル 200は、ここでは正方形である。この複数のセル 200は、後述する電界効果トランジスタ 90が形成されたトランジスタセル 100と、ショッ トキ一電極 9aが配設されショットキーダイオード 70が形成されたダイオードセル 80と で構成される。そして、本実施形態の半導体素子 20においては、トランジスタ形成領 域 10において、 1以上のダイオードセル 80が配設された領域 (以下、ダイオード形成 領域という。） 9が島状に形成され、この島状のダイオード形成領域 9の間を埋めるよう にトランジスタセル 100が形成されている。本実施形態では、ダイオード形成領域 9は 、トランジスタ形成領域 10に計 9箇所配設されているが、ダイオード形成領域 9の数 はこれに限定されない。また、本実施形態では、 1つのダイオード形成領域 9は、縦 3 X横 3の計 9つのダイオードセル 80が集まって構成されている力 ダイオードセル 80 の数もその配置もこれには限定されない。
[0041] トランジスタ形成領域 10の外側には後述する半導体層 3の表面にトランジスタ形成 領域 10を囲むようにガードリング 11が形成されている。そして、ダイオード形成領域 9 を覆うようにしてボンディングパッド (ソース'ショットキー用パッド） 12Sが配設されてい る。なお、ソース'ショットキー用パッド 12Sの面積は、ダイオード形成領域 9の面積よ りも小さくしてもよい。そして、このソース ·ショットキー用パッド 12S同士がワイヤ 13S で架橋されるようにして接続されている。また、トランジスタ形成領域 10の外周の端部 には、ボンディングパッド (ゲート用パッド） 12Gが配設され、このゲート用パッド 12G 力ワイヤ 13Gで接続されている。
次に、仮想の境界線 50について説明する。図 10は、仮想の境界線を説明するた めの概略図であって、（a)は仮想の境界線を特定する第 1の手法を示す図、（b)は仮 想の境界線を特定する第 2の手法を示す図、 (c)は仮想の境界線を特定する第 3の 手法を示す図、 (d)は仮想の境界線を特定する第 4の手法を示す図である。
[0042] 図 1乃至図 3において、 2点鎖線で示した仮想の境界線 50は、請求の範囲や明細 書の内容を説明しやすくするものであって、本発明を具現化した製品に実在するもの ではない。仮想の境界線 50は、トランジスタセル 100同士が隣接する場合には、トラ ンジスタセル 100の各々の中心力も等距離に縦方向又は横方向に延びる仮想線で あり、ダイオードセル 80同士が隣接する場合にはダイオードセル 80の各々の中心か ら等距離に縦方向又は横方向に延びる仮想線であり、トランジスタセル 100とダイォ ードセル 80とが隣接する場合にはトランジスタセル 100の中心とダイオードセル 80の 中心とから等距離に縦方向又は横方向に延びる仮想線である。仮想の境界線 50は 、電界効果トランジスタ 90及びショットキーダイオード 70の形状により、適宜、変更さ れる。
[0043] ここで、電界効果トランジスタ 90及びショットキーダイオード 70の実際の配列として 、図 10に示すように、各種の配置パターンが想定される。このため、各配置パターン に対応する仮想の境界線 50を特定する手法を、図 10を参照しながら説明する。なお 、以下においては、仮想の境界線 50を、横境界ライン 50a, 50cと、縦境界ライン 50 b, 50dとに分けて説明する。説明を簡略化する目的で、図 10では、電界効果トラン ジスタ 90を素子「T」と略記し、ショットキーダイオード 70を素子「S」と略記する。また、 説明の便宜上、横境界ライン 50a, 50cの延びる方向を「X方向」、縦境界ライン 50b , 50dの延びる方向を「Y方向」とする。さらに、 X方向に並んだ素子 S及び素子丁の 配列を行方向配列とし、 Υ方向に並んだ素子 S及び素子 Τの配列を列方向配列とす る。
[0044] まず、仮想の境界線 50を特定する第 1の手法について、図 10 (a)を参照しながら 説明する。
[0045] 図 10 (a)は、 3行及び 3列のマトリクス状に配置された素子 T及び素子 Sを例示する 。素子 Tは、素子 Sが配置された領域を囲むようにして配置されている。図 10 (a)にお いては、素子 T及び素子 Sが正方形状に形成された例が示されている。このように、 ショットキー電極 9aの形状については、説明を容易にするため、正方形状に簡略ィ匕 して記載している。
[0046] しかし、このような素子 T及び素子 Sの形状や配列は、あくまで、仮想の境界線 50の 特定の手法を説明するためのものである。したがって、例えば、素子 T及び素子 Sの 具体的な形状は、必ずしも正方形である必要はなぐその中心が適切に定まれば、 円形、三角形、又は五角形以上の多角形であってもよい。 [0047] ただし、素子 Tを正方形状にし、素子 Sを三角形状にする場合のように、素子 Τと素 子 Sとの形状が大幅に異なる場合には、半導体素子 20全体の面積に対するトランジ スタセル 100又はダイオードセル 80の面積割合を求める際に、適宜の補正係数に基 づく修正が必要な場合がある。
[0048] 図 10 (a)に示すように、 3行及び 3列からなる各部位に存在する素子 T及び素子 S は正方形状であることから、これらの素子の中心 P (i= l〜3, j = l〜3)は、正方形 の対角線の交点として一意に定まる。
[0049] ここで、横境界ライン 50aは、互いに列方向に隣接する一対の素子 Tの各々の中心
(P と P )から等距離に、かつ、互いに列方向に隣接する素子 T及び素子 Sの各々
11 21
の中心 (例えば、 P と P )から等距離になるようにして形成されている。また、横境界
12 22
ライン 50cは、互いに列方向に隣接する一対の素子 Tの各々の中心（P と P )から
21 31 等距離に、かつ、互いに列方向に隣接する一対の素子 Sの各々の中心 (例えば、 P
22 と P )
32力 等距離になるようにして形成されている。
[0050] 縦境界ライン 50bは、互いに行方向に隣接する一対の素子 Tの各々の中心（P と
11 p )から等距離に、かつ、互いに行方向に隣接する素子 τ及び素子 sの各々の中心
12
(例えば、 P と P )から等距離になるようにして形成されている。また、縦境界ライン 5
21 22
Odは、互いに行方向に隣接する一対の素子 Tの各々の中心 (P と P )から等距離
12 13
に、かつ、互いに行方向に隣接する一対の素子 Sの各々の中心（例えば、 P と P )
22 23 力 等距離になるようにして形成されて！、る。
[0051] 次に、仮想の境界線 50を特定する第 2の手法について、図 10 (b)を参照しながら 説明する。
[0052] 図 10 (b)は、正方形の素子 T及び正方形の素子 Sが千鳥状 (ジグザグァライメント） に配置されたものを例示する。素子 Tは、素子 Sが配置された領域を囲むようにして 形成されている。 2行目の配列を構成する素子 T及び素子 Sは、 1行目及び 3行目の 配列を構成する素子 T及び素子 Sに対し、 1行目及び 3行目の配列を構成する素子 T及び素子 Sのピッチの半分だけ X方向にずれている。したがって、素子 T及び素子 Sの配置パターンは、 3行及び 6列になる。これにより、 3行及び 6列力もなる各部位の うちの一部（例えば、 2行 X 3列の部位）には、素子 T及び素子 Sが配置されていない [0053] 3行及び 6列力 なる各部位の適所に存在する素子 T及び素子 Sは正方形であるこ とから、素子 T及び素子 Sの中心 P (i= l〜3, j = l〜6、ただし、 P , P , P , P , ij 12 14 16 21
Ρ , Ρ , Ρ , Ρ , Ρ は除く）は、この正方形の対角線の交点として一意に定まる。
23 25 32 34 36
[0054] 横境界ライン 50a (図 10 (b)では、細い二点鎖線で図示）は、互いに斜め方向に隣 接する 1行目 X 1列目の素子 Tの中心 P 及び 2行目 X 2列目の素子 Tの中心 P を
11 22 結ぶジグザグライン 51上の中点（図 10 (b)に示す黒丸：以下同じ）と、互いに斜め方 向に隣接する 2行目 X 2列目の素子 Tの中心 P 及び 1行目 X 3列目の素子 Tの中心
22
P を結ぶジグザグライン 51上の中点と、互いに斜め方向に隣接する 1行目 X 3列目
13
の素子 Tの中心 P 及び 2行目 X 4列目の素子 Sの中心 P を結ぶジグザグライン 51
13 24
上の中点と、互いに斜め方向に隣接する 2行目 X 4列目の素子 Sの中心 P 及び 1行
24 目 X 5列目の素子 Tの中心 P を結ぶジグザグライン 51上の中点と、互いに斜め方向
15
に隣接する 1行目 X 5列目の素子 Tの中心 P 及び 2行目 X 6列目の素子 Sの中心 P
15 2 を結ぶジグザグライン 51上の中点と、を通るようにして X方向に延びる仮想線である
[0055] 縦境界ライン 50b (図 10 (b)では、太い二点鎖線で図示）は、互いに行方向に隣接 する一対の素子 Tの各々の中心 (P と P )力 等距離になるように Y方向に延びる Y
11 13
部分仮想線 50Yと、互いに行方向に隣接する素子 Tの中心 P と素子 Sの中心 P と
22 24 カゝらカゝら等距離になるように Y方向に延びる Y部分仮想線 50Yと、互いに行方向に隣 接する素子 Tの中心 P と素子 Sの中心 P とから等距離になるように Y方向に延びる
31 33
Y部分仮想線 50Yと、これらの 3つの Y部分仮想線 50Yの端同士をつな 、で X方向 に延びる 2つの X部分仮想線 50Xとからなる仮想線である。
[0056] 次に、仮想の境界線 50を特定する第 3の手法について、図 10 (c)を参照しながら 説明する。
[0057] 図 10 (c)は、 X方向に 3個配置された長方形の素子 Tと、このうちの一対の素子 T間
(3列目）に配置された 1個の長方形の素子 Sと、を例示する。素子 T及び素子 Sは、 Y 方向に切れ目なく連なるストライプ状に形成されて 、る。
[0058] 素子 T及び素子 Sは長方形であることから、これらの素子の中心 P (i= l, j = l〜4 )は、当該長方形の対角線の交点として一意に定まる。
[0059] 縦境界ライン 50bは、互いに行方向に隣接する素子 Tの各々の中心 P , P 力も等
11 12 距離になるように Y方向に延びる仮想線である。また、縦境界ライン 50dは、互いに行 方向に隣接する素子 Tの中心 P と素子 Sの中心 P と力 等距離になるように Y方向
12 13
に延びる仮想線である。
[0060] 図 10 (c)では、互いに列方向に隣接する素子 T及び素子 Sは存在しない。このため 、横境界ライン 50aとして、行方向に隣接して並んだ 4個の各素子の中心から Y方向 に等距離になるような一対の仮想線が選ばれる。ここでは、この仮想線の例として、 素子 T及び素子 Sの両端面を通る一対の横境界ライン 50aが示されている。
[0061] 次に、仮想の境界線 50を特定する第 4の手法について、図 10 (d)を参照しながら 説明する。
[0062] 図 10 (d)は、マトリクス状に配置された正方形の素子 Tと、この素子 Tが配置された 領域に囲まれた素子 Sと、を例示する。 1つの素子 Sが、 4つのセル 200からなる略正 方形に形成されている。図 10 (d)に示した素子 T及び素子 Sの配置パターンは、素 子 Sが複数のセル 200に延在するようにして横境界ライン 50c及び縦境界ライン 50d と交差して形成されている点を除き、図 10 (a)に示した素子 T及び素子 Sの配置と同 様である。したがって、ここでは、素子 Sと交差する横境界ライン c及び縦境界ライン 5 Od以外の仮想の境界線 50の説明を省略する。
[0063] 図 10 (d)に示すように、素子 Sと交差する横境界ライン 50cは、互いに列方向に隣 接する素子 Tの各々の中心 (P , P )力 等距離になるようにして行方向に延びる
21 31
仮想線の延長線である。また、素子 Sと交差する縦境界ライン 50dは、互いに行方向 に隣接する素子 Tの各々の中心 (P , P )から等距離になるようにして列方向に延
12 13
びる仮想線の延長線である。
[0064] 次に、プレーナ型を採用した半導体素子 20の構造を詳しく説明する。
[0065] 図 4に示すように、半導体素子 20は半導体基板 2を有して 、る。この半導体基板 2 は SiCで構成され、 n+型 (高不純物濃度の n型)にドープされている。半導体基板 2の 下面には全面に渡ってドレイン電極 (第 2のソース/ドレイン電極） 1が形成されて!ヽ る。ドレイン電極 1は、導電性の材料、例えば、 Ni、 Al、 Ti、 Moなどの金属で構成さ れている。また、半導体基板 2の上面には全面に渡って半導体層 3が形成されている 。半導体基板 2及び半導体層 3は、このように、炭化珪素（SiC)で構成されているが、 他のワイドバンドギャップ半導体で構成されてもよい。具体的には、 GaNや A1Nなど の III族窒化物、ダイヤモンドなどを用いることができる。ここで、ワイドバンドギャップ半 導体とは、伝導帯の下端と荷電子帯の上端とのエネルギー差であるエネルギーバン ドギャップが 2. OeV以上である半導体をいう。この半導体層 3と半導体基板 2とが半 導体素子 20の半導体を構成し、この半導体が上述の複数のセル 200に分割されて いる。
半導体層 3のトランジスタセル 100には、その上面を含むように n+型のソース領域（ 第 1のソース Zドレイン領域） 5が形成されている。ソース領域 5は、平面視において 矩形の環状に形成され、かつ、その中心がトランジスタセル 100の中心と略一致する ように形成されている。そして、半導体層 3に、その上面を含みかつソース領域 5を含 むように p型半導体領域 (第 2導電型領域) 4が形成されている。具体的には、 p型半 導体領域 4は、半導体層 3に、その上面の、ソース領域 5の内側部分とソース領域 5を 囲む矩形の環状部分とを含み、かつソース領域 5の下端より深い位置に渡るように形 成されている。そして、半導体層 3のソース領域 5及び p型半導体領域 4以外の領域 が n_型 (低不純物濃度の n型)のドリフト領域 3aで構成されている。従って、ドレイン電 極 1は n+型の半導体基板 2を介してドリフト領域 3aにォーミックに接続されている。そ して、トランジスタセル 100において、半導体層 3の上面のソース領域 5の中程からト ランジスタセル 100の外周に渡る部分を覆うようにゲート絶縁膜 7が形成されて 、る。 換言すれば、ゲート絶縁膜 7は、ソース領域 5の外周部と、 p型半導体領域 4のソース 領域 5とドリフト領域 3aとの間の部分 (以下、 p型半導体領域外周部という。）4aと、ドリ フト領域 3aの p型半導体領域外周部 4aの近傍に位置する部分との上に形成されて いる。ゲート絶縁膜 7は、酸化膜 (SiO )で構成される。そして、ゲート絶縁膜 7に丁度
2
重なるように該ゲート絶縁膜 7の上にゲート電極 8が形成されている。従って、 p型半 導体領域外周部 4aがチャネル領域を形成している。ゲート電極 8は、導電性の材料 、例えば、 Ni、 Ti、 Al、 Moなどの金属、ポリシリコンなどで構成されている。そして、ト ランジスタセル 100において、半導体層 3の上面のソース領域 5の中程から内側に位 置する部分の上にソース電極 (第 1のソース Zドレイン電極) 6が形成されて 、る。換 言すれば、ソース電極 6は、ソース領域 5の内周部と p型半導体領域 4のソース領域 5 の内側に位置する部分 (以下、 p型半導体領域中央部という。）4bの上に形成されて Vヽる。ソース電極 6は n+型のソース領域 5及び p型半導体領域 4を介して半導体層 3 にォーミックに接続されている。ソース電極 6は、導電性の材料、例えば、 Ni、 Ti、 Al 、 Moなどの金属で構成されている。
[0067] 一方、半導体層 3のダイオードセル 80においては、ダイオードセル 80の外周との間 に若干の隙間を有するようにして、その上面の略全面に渡ってショットキー電極 9aが 形成されている。ダイオードセル 80においては、半導体層 3の全領域が n_型のドリフ ト領域 3aで構成されているので、ショットキー電極 9aは半導体層 3とショットキー接合 している。ショットキー電極 9aは、電界の集中による破壊を防止するため、図 2及び図 3に示すように、角部を丸みが帯びた形状にすることが好ましい。ショットキー電極 9a は、導電性の材料、例えば、 Ni、 Ti、 Al、 Moなどの金属で構成されている。
ここで、ショットキー電極 9aの面積は、 p型半導体領域 4の平面視における面積より 大きいことが好ましい。これは、ショットキー電極 9aとドリフト領域 3aとの間のショットキ 一障壁は p型半導体領域 4とドリフト領域 3aとの間の pZn接合の障壁より小さいこと から、半導体素子 20にサージ電圧が印加された場合に、ショットキー電極 9aによつ てそのサージ電圧が緩和されるので、そのような構成とすると、この効果がより大きく なるからである。
[0068] 以上の構成により、トランジスタセル 100には 1つの nチャネル型の縦型電界効果ト ランジスタ 90が形成され、ダイオードセル 80には 1つのショットキーダイオード 70が形 成されている。また、ドリフト領域 3a、半導体基板 2、及びドレイン電極 1は全てのセル 200に渡るように設けられている。また、ゲート絶縁層 7及びゲート電極 8は隣接するト ランジスタセル 100の間では連続するように形成されており、かつ多数のトランジスタ セル 100の間に島状にダイオードセル 80が形成されているので、半導体層 3の全体 の表面に格子状のゲート絶縁層 7及びゲート電極 8がそれぞれ 1つ存在し、その格子 状のゲート絶縁層 7の開口内にソース電極 6又はショットキー電極 9aが存在している 図 1及び図 2に示すように、半導体層 3の上面には、さらにガードリング 11が形成さ れている。ガードリング 11は、トランジスタ形成領域 10を半導体層 3の端 (チップの端 ) 14との間に、平面視において矩形の環状に 2重に形成されている。ここで、ガードリ ング 11は、平面視において矩形の環状に形成されることに限定されず、セル形成領 域 201の外周を囲んでいればよい。また、ガードリング 11は、 2重に形成されることに 限定されず、 1重、 3重など、何重に形成されていてもよい。ガードリング 11は、ドリフト 領域 3aと反対の導電型の p型半導体領域で構成されて ヽる。
そして、ソース電極 6、ゲート電極 8、及びショットキー電極 9aが形成された半導体 層 3の表面を覆うように、層間絶縁膜 40が設けられている。この層間絶縁膜 40の上 面には、ダイオード形成領域 9の上方に位置するように、ソース'ショットキー用パッド 12Sが配設されている。ソース'ショットキー用パッド 12Sは、 A1などの金属により構成 される。ソース'ショットキー用パッド 12Sは、ここでは、辺の長さが 0. 6mm以上の正 方形の形状を有している。なお、ソース'ショットキー用パッド 12Sの形状は、正方形 に限定されない。ソース'ショットキー用パッド 12Sは、平面視におけるトランジスタ形 成領域 10に、縦 3 X横 3の合計 9個配設されている。ソース'ショットキー用パッド 12S は、ソース電極 6及びショットキー電極 9aに電気的に接続されている。また、平面視 におけるトランジスタ形成領域 10の外周の端部には、ゲート電極 8に電気的に接続さ れたゲート用パッド 12Gが 1個配設されている。層間絶縁膜 40には、これを貫通して ゲート電極 8、ソース電極 6、及びショットキー電極 9aにそれぞれ接続するように複数 の導電体力もなるプラグ (図示せず)が設けられている。また、層間絶縁膜 40の上面 には、各プラグとその対応するボンディングパッドとを接続する配線 (図示せず)が配 設されている。従って、ソース'ショットキー用パッド 12Sとソース電極 6とはその対応 するプラグ及び配線 (ソース配線）により接続され、ソース'ショットキー用パッド 12Sと ショットキー電極 9aとはその対応するプラグ及び配線 (ショットキー配線）により接続さ れ、ゲート用パッド 12Gとゲート電極 8とはその対応するプラグ及び配線 (ゲート配線） により接続されている。本実施形態の半導体素子 20では、ソース'ショットキー用パッ ド 12Sが 9個配設されている力 ソース ·ショットキー用パッド 12Sの個数はこれに限定 されない。ソース'ショットキー用パッド 12Sの全体には、電界効果トランジスタ 90がト ランジスタセル 100の数だけ並列に接続され、ショットキー電極 9aがダイオードセル 8 0の数だけ並列に接続されている。また、本実施形態の半導体素子 20では、ゲート 用パッド 12Gが 1個配設されている力 ゲート用パッド 12Gの個数はこれに限定され ない。すなわち、複数個のゲート用パッド 12Gを配設することもできる。この場合にお いては、上記ソース'ショットキー用パッド 12Sの場合と同様に、複数個のゲート用パ ッド 12Gを架橋するようにワイヤ 13Gで接続してもよい。
[0070] そして、一方向に並ぶ 3個のソース ·ショットキー用パッド 12Sがワイヤ 13Sによって 架橋されるように接続されている。ワイヤ 13Sは、 A1や Auなどの金属により構成され る。ソース ·ショットキー用パッド 12Sとワイヤ 13Sとは、超音波を印加しながらワイヤ 1 3Sをソース'ショットキー用パッド 12Sに押し付けることによって接続されている。本実 施形態の半導体素子 20では、ワイヤ 13Sとして 0. 3mm径のものを用いた力 大電 流に耐えられるようにするため、それ以上の径のものを用いることが好ましい。本実施 形態の半導体素子 20では三本のワイヤ 13Sを用いた力 ワイヤ 13Sの本数はこれに 限定されない。
また、ソース'ショットキー用パッド 12Sの一辺の長さは、ボンディングをするために は、ワイヤ 13Sの径以上にすることが好ましい。本実施形態ではワイヤ 13Sとして 0. 3mm径のものを用いたので、ソース ·ショットキー用パッド 12Sの一辺の長さを 0. 3m m以上にすればよい。ここで、ボンディングを容易にするためには、本実施形態のよう にソース'ショットキー用パッド 12Sの一辺の長さを 0. 6mm以上にすることが好ましい 。なお、さらにボンディングを容易にするためには、ソース'ショットキー用パッド 12S の一辺の長さを 0. 9mm以上にすることがより好ましい。
[0071] 一方、ゲート用パッド 12Gは、ワイヤ 13Gにより接続されている。ここで、ワイヤ 13G は、 A1や Auなどの金属により構成される。ゲート用パッド 12Gとワイヤ 13Gとは、超 音波を印加しながらワイヤ 13Gをゲート用パッド 12Gに押し付けることによって接続さ れている。本実施形態の半導体素子 20では、ソース'ショットキー用パッド 12Sを接 続するワイヤ 13Sとして 0. 3mm径のものを用いた力 ゲート電極 8にはそれほど大き な電流を流さないため、ゲート用パッド 12Gを接続するワイヤ 13Gとしては、より細い 径のものを用いることが好まし!/、。 次に、以上のように構成された半導体素子 20の製造方法を、図 1乃至図 4を参照し て説明する。なお、製造法自体は周知のプロセスで構成されるので、簡単に説明す る。
[0072] 但し、ここでは各製造工程途中の図示を省く。このため、本製造方法の説明に際し ては、製造工程途中の各構成部分の参照符号の説明を便宜上、図 1乃至図 4に示し た完成品の符号により代用する。
[0073] まず、窒素濃度が 3 X 1018cm_3となるように窒素がドープされた n+型の 4H— SiC (
OOOl) Si面の [11 20]方向 8度オフカット面を有する半導体基板 2が用意される。
[0074] 次いで、この半導体基板 2が洗浄された後に、上記オフカット面に、 1. 3 X 1016cm
_3濃度に調整された窒素ドープの n_型のェピタキシャル成長層としての SiC層（半 導体層） 3が、 CVD法により厚み 10 mに調整して成膜される。
[0075] そして、 SiC層 3の表面の適所を開口するマスク（図示せず）を配置して、 SiC層 3の 表面に向けて 30〜700keVの範囲の内の多段のイオンエネルギーを適宜選択して
、 2 X 1014cm_2濃度のドーズ量でアルミニウムイオンが、開口を介して注入される。こ のイオン注入より、 SiC層 3の表層に、深さ 0. 8 m程度の p型半導体領域 4が島状 に形成される。また、ガードリング 11も同時に形成される。
[0076] その後、 p型半導体領域 4の表面の適所を開口する別のマスク（図示せず)を用い て、 P型半導体領域 4に対して 30〜180keVのエネルギーであって、 1. 4 X 1015cm
_2濃度のドーズ量で窒素イオンが注入され、 n+型のソース領域 5が形成される。
[0077] 続いて、この半導体基板 2は、 Ar雰囲気に曝して 1700°Cの温度に保って熱処理 を約 1時間に亘つて施され、上記イオン注入領域が活性化される。
[0078] 次に、この半導体基板 2は、酸ィ匕処理炉内において 1100°Cの温度に保って、 3時 間に亘つてウエット酸ィ匕される。この酸化処理により、 SiC層 3の表面全域には、厚み
40nmのシリコン酸ィ匕膜が形成される。
[0079] このシリコン酸ィ匕膜に、フォトリソグラフィー技術及びエッチング技術を用いてソース 電極用の第 1の開口とショットキー電極用の第 2の開口とがパターユングして形成され る。これにより、このシリコン酸ィ匕膜がゲート絶縁膜 7となる。
[0080] そして、第 1の開口内に露出する SiC層 3の表面に N もなる電極が選択的に形成 され、この第 1の開口内に形成された電極力ソース電極 6となる。
[0081] 次いで、半導体基板 2の裏面に、 Niからなるドレイン電極 1が設けられる。
[0082] そして、これらの Niの層を堆積した後、適宜の熱処理が施され、上記電極 6, 1と半 導体との間がォーミックに接続される。
[0083] さらに、上記第 2の開口内に露出する SiC層 3の表面に Niからなる電極が選択的に 形成され、この第 2の開口内に形成された電極がショットキー電極 9aとなる。
[0084] その後、ゲート絶縁膜 7の表面に、 A1からなるゲート電極 8が形成される。
[0085] その後、ソース電極 6、ゲート電極 8、及びショットキー電極 9aの表面に層間絶縁膜
40が形成され、この層間絶縁膜 40に対して、適宜、プラグ、配線、ボンディングパッ ド 12S、 12G力形成される。
[0086] 次いで、ボンディングパッド 12S、 12Gがワイヤ 13S、 13Gにより適宜接続される。
[0087] このようにして、本実施形態の半導体素子 20が得られる。
次に、半導体素子 20における電界効果トランジスタ 90をトレンチ型で形成した場合 と、プレーナ型で形成した場合との比較につ!、て説明する。
[0088] 電界効果トランジスタの構造として、半導体層上に平面状に p層と n層とを形成した プレーナ型と、細くて深い溝を作りゲート電極とゲート絶縁膜とを埋め込んだトレンチ 型とがある。本実施形態の半導体素子 20における電界効果トランジスタ 90は、以下 に述べるショットキーダイオード 70との関連性等の各種の理由を考慮して、プレーナ 型を採用している。
[0089] 例えば、特表 2005— 501408号公報（以下、先行例という）では、トレンチタイプの MOSFETに対して、ショットキーダイオードを一体ィ匕する構造が開示されている。こ の先行例においては、トレンチ (掘られた溝または穴）の底面に、半導体と金属とのシ ヨットキー接合部分を形成して、ショットキーダイオードを構成する。上記先行例のトレ ンチ部分は、本来、トランジスタ単位素子部分の間隙を構成する部分であり、トランジ スタ単位素子 (本実施形態のように、仮想の境界線 50に基づいて区画された四角形 の複数のセル 200)とは異なる。
[0090] これに対し、本実施形態のショットキーダイオード 70が形成された部分は、仮想の 境界線 50に基づいて区画された四角形の複数のセル 200のうちの一部のセル 200 の略全域を占めている。したがって、本実施形態のショットキーダイオード 70が形成 された部分は、上記先行例の間隙 (のトレンチ部分）にショットキー電極を埋め込む構 造とは全く異なる。
[0091] 本実施形態の半導体素子 20のように、プレーナ型の MOSFET90とショットキーダ ィオード 70との組み合わせは、仮想の境界線 50に基づいて区画された四角形の複 数のセル 200に、 MOSFET90を設置するかショットキーダイオード 70を設置するか を任意に選択できる構造的な自由度を有し、先行例のようにトレンチ型の MOSFET を採用した場合と比較して優位性がある。この構造的な自由度により、 MOSFET90 及びショットキーダイオード 70が配置された部分の半導体素子 20全体に対する面積 比を任意に設定できるという本発明の特徴のうちのひとつ力 はじめて具体化される
[0092] また、先行例においては、トレンチの壁面にゲート絶縁膜を介してゲート電極を形 成し、さらに層間絶縁膜で絶縁を確保し、その上にショットキー電極を形成する必要 がある。このように、トレンチ壁面に多層の絶縁膜と電極とを形成した場合、多層の絶 縁膜の部分によって覆われてしまうトレンチの底面部分には、大面積のショットキー電 極が形成できない。よって、トレンチの底面の一部しかショットキーダイオードとして機 能しない。このため、ショットキーダイオードの形成面積が小さくなるよう制限される。 本実施形態の半導体素子 20のように、 MOSFET90をプレーナ型にする場合にお いては、上記の面積的な制限はない。
[0093] さらに、先行例のようにトレンチ底面にショットキー電極を形成すると、裏面のドレイ ン電極に近い位置にショットキー電極が存在する構造となり、ショットキー電極に電界 集中が起こって、耐圧性に不安が残る。一方、プレーナ型の MOSFETを採用する 場合には、ショットキー電極 9aは、半導体層 3の表面に形成されると共に、ショットキ 一電極 9aと隣接する MOSFET90の P型半導体領域 4は深く形成されているため、 ショットキー電極 9aに電界集中が起こらず、耐圧性が確保される。
[0094] 以上に述べたとおり、本実施形態の半導体素子 20のようにプレーナ型の MOSFE T90を採用する場合には、 MOSFET90及びショットキーダイオード 70の半導体素 子 20全体に対する面積比が任意に設定可能になる。また、プレーナ型の MOSFET 90は、耐圧性も確保でき、形成プロセスも単純であるため、先行例に示されたトレン チ型の MOSFETを採用した場合と比較して効果が大きい。
[0095] なお、上記にお!、ては、ショットキー電極 9aの材料にニッケル (Ni)を用いた例を説 明したが、ショットキー電極 9aの材料はこれに限られず、前述のように、チタン (Ti)、 アルミニウム (A1)、モリブデン (Mo)などを用いた場合も同様である。
次に、以上のように構成された半導体素子 20の作用効果について説明する。
[0096] 本実施形態の半導体素子 20は、 600Vの耐圧を有するパワーデバイス（3mm角（ 3mm X 3mmの四角形）、定格電流値が 20A)として機能する。そして、本実施形態 の半導体素子 20では、ソース'ショットキー用パッド 12Sがショットキー電極 9aの上方 に位置するように配設されているので、ソース'ショットキー用パッド 12Sにワイヤ 13S をボンディングする際に、超音波を印加しながらワイヤ 13Sをソース'ショットキー用パ ッド 12Sに押し付けてワイヤボンドしても、ソース.ショットキー用パッド 12Sの下方に はショットキー電極 9aが配設されたダイオードセル 80が配置されて!、るので、トランジ スタセル 100に形成された電界効果トランジスタ 90の破壊やゲート絶縁膜 7の耐圧 劣化を防止することができる。
[0097] また、本実施形態の半導体素子 20では、ソース電極 6が p型半導体領域中央部 4b と接触し、 p型半導体領域 4の下方の n_型のドリフト領域 3aがドレイン電極 1に半導 体基板 2を介して接続されているため、ソース電極 6とドレイン電極 1との間にドリフト 領域 3aと p型半導体領域 4とから構成される寄生ダイオードが存在する。また、本実 施形態の半導体素子 20では、ソース電極 6がドリフト領域 3aとショットキー接合を形 成するように設けられているため、ソース電極 6とドレイン電極 1との間にショットキー 電極 9aとドリフト領域 3aとから構成されるショットキーダイオード 70が存在する。
[0098] そして、本実施形態の半導体素子 20は、使用時にお 、てソース電極 6とドレイン電 極 1との間にソース電極 6に対しドレイン電極 1の方が高電位となる電圧が印加される 。そして、この状態で、ゲート電極 8に閾値以上の電圧（ソース電極 6に対する電圧） が印加されると、ゲート電極 8の下方に位置する p型半導体領域 4の上層部に nチヤ ネルが形成される。そして、ソース電極 6からソース領域、 nチャネル、ドリフト領域 3a、 及び半導体基板 2を経てドレイン電極 1へと電子が移動し、それにより、ドレイン電極 1からソース電極 6へと電流が流れる。
[0099] 一方、負荷が誘導性である場合には、負荷のインダクタンスにより、電界効果トラン ジスタ 90をオンからオフへとスイッチングした場合に、ソース電極 6とドレイン電極 1と の間にドレイン電極 1に対しソース電極 6の方が高電位となる電圧が一時的に印加さ れる。それにより、ダイオードセル 80におけるショットキーダイオード 70がオンし、ソー ス電極 6力もドレイン電極 1へと電流が流れる。また、ソース電極 6における正の電圧 力 Sさらに上がると、電界効果トランジスタ 90の寄生ダイオードがオンし、ドリフト領域 3a に少数キャリア（正孔）が注入される。しかし、ショットキー電極 9aの面積を十分広く設 計することにより、ショットキーダイオード 70のオン抵抗を寄生ダイオードのオン抵抗 より小さくすることができ、それにより、この場合にショットキーダイオード 70に優先的 に電流が流れる。その結果、ドリフト領域 3aに注入される少数キャリアの数が低減さ れる。また、この注入された少数キャリアは、その後、ソース電極 6とドレイン電極 1との 間に印加される電圧がドレイン電極 1に対しソース電極 6の方が低電位となる電圧と なると、瞬時にショットキー電極 9aに吸収される。従って、半導体素子 20は、従来例 に比べて、オン力 オフへのスイッチングが高速に行える。また、ショットキー電極 9a を配設する領域の面積を十分広くすることができるため、ショットキー電極 9aへの電 流の集中が防止され、半導体素子 20の破壊が抑制される。
[0100] また、本実施形態の半導体素子 20では、トランジスタ形成領域 10の内部にダイォ ード形成領域 9を配設したため、電界効果トランジスタ 90に存在する pZn障壁に比 ベて小さ 、エネルギー障壁を有するショットキー接合が半導体素子 20中に存在する こととなり、半導体素子 20にサージ電圧が印加された場合に、ショットキー接合部分 に優先的にリーク電流が流れ、それにより、サージ電圧が緩和され、半導体素子 20 の破壊が抑制される。
さらに、サージ電流に関しては、ショットキーダイオード 70と寄生ダイオード (PN接 合ダイオード)とが並列に接続された構造となっているため、ある程度の電流値 (順方 向電圧 Vfの低 、領域に対応する電流値)まではショットキーダイオード 70が高速で 電流を流し、さらに大きな電流値 (順方向電圧 Vfの高い領域に対応する電流値）に なると寄生ダイオードが電流を流すことになる。したがって、ショットキーダイオード 70 への電流集中による破壊も防止される。
[0101] したがって、本発明の半導体素子 20は、サージ電圧及びサージ電流に対して高い 耐性を有する。
[0102] また、寄生ダイオードがオンのときに、マイノリティーキャリアが p型半導体領域 4、ソ ース領域 5にそれぞれ注入されても、逆バイアスが印加されると、ショットキー電極 9a にマイノリティーキャリアが吸 ヽ込まれて、速やかに寄生ダイオードをオフ状態とする ことができる。これにより、本発明の半導体素子 20では、従来の PN接合ダイオードの みを有する半導体素子において懸念される、すばやくオフ状態とすることができない 、いわゆるラッチアップの状態になることが抑制される。
[0103] また、本実施形態の半導体素子 20を構成するショットキーダイオード 70は、 から なるショットキー電極 9aをアノードとして用い、ワイドバンドギャップ半導体 (本実施形 態では、 SiC)を力ソード（半導体層 3)として用いている。このショットキーダイオード 7 0は、通常使用の通電動作によっては半導体層 3とショットキー電極 9aとの界面にシリ サイド層が形成されにくいため、高電流耐性及び高電圧耐性の観点カゝら好適である
[0104] 仮に、アノード（ショットキー電極 9a)として Niを用い、力ソード（半導体層 3)として Si
(シリコン）を用いてショットキーダイオードを構成した場合には、このショットキーダイ オードに大電流を流すことが困難になる。すなわち、力ソードとして Siを用いたショット キーダイオードでは、 Siと Niとの界面にシリサイド層が形成されやすぐその結果、 Si と Niとがォーミックに接続され、ダイオードとしての機能を果たさなくなる場合がある。 そうすると、優先的にショットキーダイオード 70にサージ電圧によるリーク電流を流す ことにより、半導体素子 20の絶縁破壊を防止するという本発明の課題解決原理に反 する可能性がある。
[0105] したがって、本実施形態においては、力ソードの構成の差異（半導体層 3を SiCで 構成するか、 Siで構成するかの差異）は、当業者による単なる設計事項の類ではなく 、上記課題解決原理に直結する事項である。
[0106] さらに、力ソード（半導体層 3)としてワイドバンドギャップ半導体である SiCを用いた ショットキーダイオード 70は、力ソード（半導体層 3)として Siを用いたショットキーダイ オードと比較して、サージ電圧が印加された場合の耐圧特性に優れる。
[0107] なお、 PN接合ダイオードは、一般的に、高電流耐性及び高電圧耐性に優れて ヽる 力 ワイドバンドギャップ半導体たる SiCを用いて PN接合ダイオードを構成すると、順 方向電圧 Vfの上昇分に起因する導通損失が生じてしまう。
[0108] 以上の事項を総括すると、本実施形態の半導体素子 20では、半導体層 3にワイド バンドギャップ半導体 (SiC)を用いてショットキーダイオード 70を構成することが好適 である。
次に、本実施形態における実施例を説明する。
[0109] [実施例]
本実施例として、本実施形態の半導体素子 20を複数個作製し、ゲート絶縁膜 7〖こ おけるリーク電流を測定したところ、 5%の半導体素子 20で 1 μ Αのリーク電流が確 認され、歩留まりは 95%であった。一方、比較例として、ダイオード形成領域 9を配設 せず、電界効果トランジスタ 90の表面に直接ソース'ショットキー用パッド 12Sを被覆 してワイヤボンドした半導体素子を複数個作製し、ゲート絶縁膜 7におけるリーク電流 を測定したところ、 30%の半導体素子で 1 Aのリーク電流が確認され、歩留まりは 7 0%であった。すなわち、本実施形態の半導体素子 20では、ダイオード形成領域 9の 表面を被覆するようにしてソース'ショットキー用パッド 12Sが配設されており、ダイォ ード形成領域 9にはゲート絶縁膜 7が形成されていない。また、ソース'ショットキー用 ノッド 12Sの下方に位置するショットキーダイオード 70は、電界効果トランジスタ 90よ りも超音波に対する強度が大きい。このため、超音波を印加しながらワイヤ 13Sをソ ース 'ショットキー用パッド 12Sに押し付けてボンディングしても、それによるゲート絶 縁膜 7の損傷が低減され、かつ電界効果トランジスタ 90が破壊されることが抑制され る。
[0110] (第 2実施形態）
本発明の第 2実施形態は、第 1実施形態の半導体素子 20を用いたアームモジユー ル（半導体装置）を組み込んだインバータ回路を例示したものである。
[0111] [アームモジュール]
図 5は本発明の第 2実施形態に係る半導体装置としてのアームモジュールの構成 を模式的に示す平面図である。図 5において図 1乃至図 4と同一又は相当する部分 には同一の符号を付してその説明を省略する。
[0112] 本実施形態のアームモジュールは、図 5に示すように、第 1実施形態の半導体素子 20と、ドレイン電極端子 15、ソース電極端子 16、及びゲート電極端子 17を有するパ ッケージとを備えている。
[0113] 半導体素子 20は、その下面のドレイン電極 1がドレイン電極端子 15の上面に接続 されるようにして、ドレイン電極端子 1の上に配設されている。そして、半導体素子 20 のソース ·ショットキー用パッド 12Sがワイヤ 13Sによってソース電極端子 16に接続さ れ、半導体素子 20のゲート用パッド 12Gがワイヤ 13Gによってゲート電極端子 17に 接続されている。半導体素子 20のドレイン電極 1とドレイン電極端子 15とは、ダイボ ンデイングによって接続されている。また、ワイヤ 13S、 13Gの端部と、ソース電極端 子 16又はゲート電極端子 17とは、ボンディングにより接続されている。
[0114] そして、このように相互に接続された半導体素子 20及び各電極端子 15、 16、 17が 封止榭脂 18によって封止（モールド）されている。ここで、上記封止榭脂 18としては、 汎用のものを用いることができる。
[0115] [インバータ回路]
図 6は本発明の第 2実施形態に係るインバータ回路の構成を示す回路図である。 図 6において図 9と同一又は相当する部分には同一の符号を付してその説明を省略 する。
[0116] 本実施形態のインバータ回路は、三相交流モータ駆動用であり、上アーム 23Hと 下アーム 23Lとが直列に接続されてなる相スイッチング回路 23を相数分 (ここでは 3 つ)備え、上アーム 23H及び下アーム 23Lの各々は、互いに並列に接続されたスィ ツチング素子 21とダイオード 22とで構成されている。そして、上アーム 23H及び下ァ ーム 23Lがそれぞれ本実施形態のアームモジュールで構成されている。また、各ァ ーム 23H, 23Lのスイッチング素子 21は、第 1実施形態の半導体素子 20のうちの電 界効果トランジスタ 90で構成されている。一方、ダイオード 22は、スイッチング素子 2 1と並列に接続された帰還ダイオードであって、第 1実施形態の半導体素子 20のうち のショットキーダイオード 70で構成されている。それ以外の点については、背景技術 の欄でも説明したので、その説明を省略する。
[0117] 本実施形態では、このインバータ回路を用いて第 1実施形態の半導体素子 20の構 成を検討した。
[0118] 図 2乃至図 4を参照して、半導体素子 20においては、半導体素子 20の平面視にお ける面積に対するショットキー電極 9aの面積の割合が 1%以上でかつ 50%以下であ ることが好ましい。さらに、半導体素子 20の平面視における面積に対するショットキー 電極 9aの面積の割合が 10%以上でかつ 50%以下であることがより好ましい。
[0119] まず、半導体素子 20の平面視における面積に対するショットキー電極 9aの面積の 割合を 1%にした場合について説明する。このような半導体素子 20を、本実施形態 のアームモジュールとして用いた場合のスイッチング損失を測定したところ、 2%のス イッチング損失の低減が実現できる。ここで、半導体素子 20について、ダイオード形 成領域 9の単位面積換算のオン抵抗は Ιπι Ω cm2程度となる。そして、半導体素子 2 0の平面視における面積に対するショットキー電極 9aの面積の割合を 1%にした場合 、ショットキーダイオード 70の順方向に電流を流す際の順方向電圧 Vf力 ショットキ 一障壁による順方向の立ち上がり電圧（IV)を加えて 3V程度 (抵抗分電流による順 方向電圧 Vf上昇は 2V)であれば、素子全体の電流密度換算で 20AZcm2 (半導体 素子については 2A)程度の電流を流すことができる。ここで、順方向電圧が 3Vという のは、本発明の半導体素子 20に存在する寄生ダイオードに順方向の電流を流す際 の最低の順方向電圧である。これは、半導体材料として SiCを用いたことに起因する 。従って、ショットキー電極 9aに順方向の電流を流した場合に、順方向電圧 Vfを 3V 以下に保つことができれば、ショットキー電極 9aを配設しない従来の半導体素子に 比べてスイッチング損失を低減することができる。
このとき、トランジスタ形成領域 10の平均化した単位面積換算のオン抵抗は、ダイ オード形成領域 9の単位面積換算のオン抵抗よりも約一桁大きい値となる。具体的に は、トランジスタ形成領域 10の平均化した単位面積換算のオン抵抗は、 lOmQ cm2 となる。したがって、電界効果トランジスタ 90がオンしたときの電流密度（以下、オン電 流密度という）は、順方向電圧 Vf上昇を 2Vとして、 200AZcm2と見積もれる。なお、 電界効果トランジスタ 90がオンしたときの電流（以下、オン電流という）は、ショットキー ダイオード 70を流れる電流の流れと逆方向である。
[0120] よって、電界効果トランジスタ 90のオン電流密度の約 10分の 1の電流密度となる電 流値をオン電流と逆方向にショットキーダイオード 70に流す場合には、半導体素子 2 0の平面視における面積に対するショットキー電極 9aの面積の割合を 1%にすること が好適である。
一方、上アーム 23H及び下アーム 23Lの連続動作試験中に、上アーム 23H及び 下アーム 23Lは、発熱により動作が安定しない場合があった。これは、ショットキーダ ィオード 70を流れる電流値が、上記許容電流値（20AZcm2)を超えてしまったため と推定される。したがって、許容電流値がショットキーダイオード 70を流れる電流値よ りも高くなるよう、ショットキー電極 9aの面積の割合を設計することが好ましい。
[0121] 次に、半導体素子 20の平面視における面積に対するショットキー電極 9aの面積の 割合を 10%にした半導体素子 20を作製し、この半導体素子 20をアームモジュール として用いた場合には、 5%のスイッチング損失の低減が実現できる。また、この場合 において、ショットキーダイオード 70を流れる電流の許容値は、素子全体の電流密度 換算で 200AZcm2 (半導体素子については 20A)である。ここで、許容電流値が 20 OAZcm2というのは十分に高い電流値であるため、ショットキーダイオード 70を流れ る電流値が許容電流値を超えず、上アーム 23H及び下アーム 23Lが安定動作する 前述のように、トランジスタ形成領域 10の平均化した単位面積換算のオン抵抗は、 10m Ω cm2であるので、電界効果トランジスタ 90のオン電流密度と同じ電流密度とな る電流値を、オン電流と逆方向にショットキーダイオード 70に流す場合には、半導体 素子 20の平面視における面積に対するショットキー電極 9aの面積の割合を 10%に することが好適である。
また、半導体素子 20の平面視における面積に対するショットキー電極 9aの面積の 割合を 50%にした半導体素子 20を作製し、この半導体素子 20をアームモジュール として用いた場合には、 1%のスイッチング損失の低減が実現できる。
前述のように、トランジスタ形成領域 10の平均化した単位面積換算のオン抵抗は、 lOm Q cm2である力 将来、チャネル抵抗の低減等により、トランジスタ形成領域 10 の単位面積換算のオン抵抗を低減させることができると考えられる。その結果、トラン ジスタ形成領域 10の単位面積換算のオン抵抗が、ダイオード形成領域 9の単位面 積換算のオン抵抗（lm Q cm2)に近づく。ここで、トランジスタ形成領域 10のオン抵 抗は、ショットキーダイオード形成領域 9のオン抵抗よりも小さくなりえないが、両者の オン抵抗が同程度の値となる場合がある。この場合において、電界効果トランジスタ 9 0に流れるオン電流の電流密度と、ショットキーダイオード 70に流れるオン電流の電 流密度とが同じであるとすると、半導体素子 20の平面視における面積に対するショッ トキ一電極 9aの面積の割合を 50%にすることが好適である。
ここで、半導体素子 20の平面視における面積に対するショットキー電極 9aの面積 の割合を 10%以上にした場合には、半導体素子 20の発熱も抑制され、インバータ 回路が安定動作した。
[0122] しかし、半導体素子 20の平面視における面積に対するショットキー電極 9aの面積 の割合が 50%を超えるようにした場合には、トランジスタセル 100の半導体素子 20 全体に占める割合が低下するため、電界効果トランジスタ 90のオン抵抗が増大し、ス イッチング損失も増カロした。
[0123] また、ショットキーダイオード 70を流れる電流が素子全体の電流密度換算で 200〜 600AZcm2であれば、半導体素子 20の安定動作が期待されるため、半導体素子 2 0の平面視における面積に対するショットキー電極 9aの面積の割合が 10%以上でか つ 30%以下であること力 より好ましい。
以上に述べたとおり、ショットキーダイオード 70に流れる電流値と、電界効果トラン ジスタ 90に流れる電流値とが同じ (ただし、流れる方向は逆)であるとすると、ダイォ ード形成領域 9のオン抵抗がトランジスタ形成領域 10のオン抵抗の 10分の 1である 場合には半導体素子 20の平面視における面積に対するショットキー電極 9aの面積 の割合を 10%にすればよい。また、ダイオード形成領域 9のオン抵抗がトランジスタ 形成領域 10のオン抵抗の 3分の 1である場合には半導体素子 20の平面視における 面積に対するショットキー電極 9aの面積の割合を約 30%にすればよい。
以上の検討結果を総括すると、第 1実施形態の半導体素子 20においては、本来の スイッチング素子としての機能を十分に果たすようにするため、半導体素子 20の平面 視における面積に対する全てのトランジスタセル 100の平面視における面積の割合 が 50%以上でかつ 99%以下であることが好ましい。さらに、半導体素子 20の安定動 作のためには、半導体素子 20の平面視における面積に対する全てのトランジスタセ ル 100の平面視における面積の割合が 70%以上でかつ 90%以下であること力 より 好ましい。
[0124] (第 3実施形態）
図 7は、本発明の第 3実施形態の半導体素子の構成を示す平面図である。図 8は、 図 7の半導体素子の構成の一部を拡大した部分平面図である。図 7及び図 8におい て図 1乃至図 3と同一又は相当する部分には同一の符号を付してその説明を省略す る。
[0125] 図 7及び図 8に示すように、本実施形態の半導体素子 20では、ダイオード形成領 域 9は、平面視において格子状の仮想の境界線 50で区切られたセル 200のうちの 複数のダイオードセル 80の上面を覆うようなショットキー電極 9bを、トランジスタ形成 領域 10の内部に島状に配設することによって構成されている。その他の点は、第 1実 施形態と同様である。
ショットキー電極 9bは、トランジスタ形成領域 10の内部に計 9箇所配設されている。 なお、ショットキー電極 9bの配設される数はこれに限定されない。すなわち、ショット キー電極 9bを複数個のセル 200に渡って配設したり、ショットキー電極 9bの全体又 は一部を一体ィ匕して形成したりして、その個数が変更されても力まわない。このような 構成としても、上記の第 1実施形態と同様の効果を奏する。また、このような構成とす ると、構成部品点数が少なくなり、半導体素子 20の製造が容易になり、歩留まりが向 上する。
[0126] 本実施形態における半導体素子 20においても、電界の集中による破壊を防止する ため、図 7及び図 8に示すように、ショットキー電極 9bの角部を丸みが帯びた形状に することが好ましい。
[0127] なお、本実施形態の半導体素子 20も第 1実施形態の半導体素子 20と同様に第 2 実施形態のアームモジュール及びインバータ回路に用いることができ、第 1実施形態 の半導体素子 20を用いた場合と同様の効果を得ることができる。また、本実施形態 の半導体素子 20の平面視における面積に対する全てのトランジスタセル 100の平面 視における面積の割合も 50%以上でかつ 99%以下であることが好ましい。
[0128] なお、第 1乃至第 3実施形態では、電界効果トランジスタ 90が nチャネル型である場 合を説明した力 本発明は電界効果トランジスタ 90が pチャネル型である場合にも同 様に適用できる。但し、この場合には、各半導体領域の導電型が逆になり、ソース領 域及びソース電極とドレイン領域及びドレイン電極とが逆になる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らか である。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行 する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を 逸脱することなぐその構造及び Z又は機能の詳細を実質的に変更できる。
産業上の利用可能性
[0129] 本発明による半導体素子は、高速スイッチング動作とエネルギー損失低減の両立 が図れ、かつ電気機器のインダクタンス負荷等による逆起電力に基づく電流集中耐 性に優れると共に、ワイヤボンディング時における電界効果トランジスタの絶縁膜の 劣化を抑制可能であり、例えば、電気機器の高速インバータ電源回路の用途に適用 可能である。

Claims

請求の範囲
[1] 半導体層と、該半導体層に該半導体層の上面を含むように形成された第 1導電型 の第 1のソース Zドレイン領域と、前記半導体層に前記上面及び前記第 1のソース Z ドレイン領域を含むように形成された第 2導電型領域と、前記半導体層に前記上面 及び前記第 2導電型領域を含むように形成された第 1導電型のドリフト領域と、少なく とも前記第 1のソース Zドレイン領域の前記上面に接するように設けられた第 1のソー ス Zドレイン電極と、ゲート絶縁膜を介して少なくとも前記第 2導電型領域の前記上 面に対向するように設けられたゲート電極と、前記ドリフト領域にォーミックに接続さ れた第 2のソース Zドレイン電極と、を有する電界効果トランジスタと、
前記ドリフト領域の前記上面に該上面とショットキー接合を形成するように設けられ たショットキー電極と、
前記第 1のソース/ドレイン電極、ゲート電極、及びショットキー電極が設けられた 前記半導体層の上面を覆う層間絶縁膜と、
前記層間絶縁膜の上に配設され、前記第 1のソース Zドレイン電極、ゲート電極、 及びショットキー電極の少なくともいずれカゝと電気的に接続された複数のボンディン グパッドと、を備え、
前記複数のボンディングパッドの少なくともいずれかが前記ショットキー電極の上方 に位置するように配設されている、半導体素子。
[2] 前記ソース電極が、前記ソース領域及び第 2導電型領域の前記上面に接するよう に設けられている、請求項 1に記載の半導体素子。
[3] 前記第 1導電型が n型であり、前記第 2導電型が p型である、請求項 1に記載の半導 体素子。
[4] 前記半導体層がワイドバンドギャップ半導体で構成されて 、る、請求項 1に記載の 半導体素子。
[5] 前記半導体層は、平面視において仮想の境界線により複数のセルに分割され、 前記複数のセルに延在するように前記ドリフト領域及びドレイン電極が形成され、 前記複数のセルは、その中に前記電界効果トランジスタが形成されたトランジスタセ ルと、その中に前記ショットキー電極が形成されたダイオードセルとで構成され、 前記ダイオードセルの前記ショットキー電極の上方に前記ボンディングパッドが位 置している、請求項 1に記載の半導体素子。
[6] 平面視において、複数の前記トランジスタセルの間に 1以上の前記ダイオードセル が島状に配置され、この島状に配置された 1以上のダイオードセルの上方に前記ボ ンデイングパッドが位置して 、る、請求項 5に記載の半導体素子。
[7] 前記複数のボンディングパッドは、ワイヤによって互いに接続されている、請求項 6 に記載の半導体素子。
[8] 前記ボンディングパッドは辺の長さが 0. 3mm以上である四角形の形状を有してい る、請求項 1に記載の半導体素子。
[9] 前記半導体素子の平面視における面積に対する全ての前記トランジスタセルの平 面視における面積の割合が 50%以上でかつ 99%以下である、請求項 5に記載の半 導体素子。
[10] 前記半導体素子の平面視における面積に対する前記ショットキー電極の面積の割 合が 1 %以上でかつ 50%以下である、請求項 5に記載の半導体素子。
[11] 前記ダイオードセルにおける前記ショットキー電極の面積が前記トランジスタセルに おける前記第 2導電型領域の平面視における面積より大きい、請求項 5に記載の半 導体素子。
[12] 交流駆動装置と、該交流駆動装置のインバータ電源回路を構成する請求項 1乃至 11の何れかに記載の半導体素子と、を備え、
前記半導体素子がアームモジュールとして組み込まれて 、る、電気機器。
[13] 前記交流駆動装置内のインダクタンス負荷によって発生する逆起電力に基づ!/、て 前記電界効果トランジスタの寄生ダイオード及び前記ショットキーダイオードに印加さ れる電圧は、前記ショットキーダイオードの順方向の立ち上がり電圧より大きぐかつ 前記寄生ダイオードの順方向の立ち上がり電圧より小さくして構成される、請求項 12 記載の電気機器。
[14] 前記交流駆動装置は、前記インバータ電源回路により駆動される交流モータである 、請求項 12記載の電気機器。
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