JP7248189B2 - 半導体回路装置 - Google Patents

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Description

この発明は、半導体回路装置に関する。
従来、インバータ装置、無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）、工作機械、産業用ロボット、鉄道システム、鉄道車両（電車）、ハイブリッド自動車（ＨＥＶ：Ｈｙｂｒｉｄ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）および電気自動車（ＢＥＶ：Ｂａｔｔｅｒｙ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）等には、パワーモジュールまたはインテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ Ｐｏｗｅｒ Ｍｏｄｕｌｅ）が用いられる。
パワーモジュールとは、パワー半導体装置を含む複数の電子部品および電子回路を同一の絶縁基板に集積した集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。ＩＰＭとは、パワー半導体装置と当該パワー半導体装置の駆動・保護回路とを同一の絶縁基板に集積したＩＣである。パワー半導体装置とは、高電圧や大電流を制御して電力変換（電圧、電流、周波数等の物理量を他の物理量に変換）や整流等を行う電力制御用の半導体装置である。
パワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。
また、大電流化に伴い、パワー半導体装置の素子構造を、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。
単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体チップに、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。
従来の半導体回路装置の構造について、パワー半導体装置が作製された複数の半導体チップを絶縁基板に集積したＩＰＭであって、当該パワー半導体装置が同一の半導体チップにメイン半導体素子、電流センス部および温度センス部を備えたものである場合を例に説明する。図２１は、従来の半導体回路装置を絶縁基板のおもて面側から見たレイアウトを模式的に示す平面図である。図２２は、従来の半導体回路装置の構造を模式的に示す断面図である。図２２には、図２１の半導体回路装置２００の断面構造を示す。
図２１，２２に示す従来の半導体回路装置２００は、半導体チップ２１０、絶縁基板２２０、プリント基板２３０および外部電極用端子２２８ａ，２２８ｂを備える。絶縁基板２２０は、絶縁板２２１の両主面にそれぞれ銅（Ｃｕ）板２２２および放熱板２２３が接合されてなる。絶縁基板２２０の銅板２２２上に、複数の半導体チップ２１０が実装されている。半導体チップ２１０には、メイン半導体素子である縦型ＭＯＳＦＥＴと、高機能部である電流センス部および温度センス部と、が作製されている。
すべての半導体チップ２１０は同じ構成であり、おもて面に同じレイアウトで複数の電極パッドを備える。半導体チップ２１０のおもて面の電極パッドはメイン半導体素子の電極パッド（ソースパッド２１１ａおよびゲートパッド２１１ｂ）、電流センス部の電極パッド（以下、ＯＣパッドとする）２１２、および温度センス部の電極パッド（アノードパッド２１３ａおよびカソードパッド２１３ｂ）であり、裏面の電極パッドはメイン半導体素子および電流センス部のドレインパッド（不図示）である。
半導体チップ２１０のおもて面の電極パッドを絶縁基板２２０のおもて面（銅板２２２側の主面）から見たレイアウトは、絶縁基板２２０に実装されたすべて（ここでは４つ）の半導体チップ２１０で同じである。例えば、ゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂは、略矩形状の平面形状の半導体チップ２１０の１辺に沿って１列に並んでいる。ソースパッド２１１ａは、半導体チップ２１０のおもて面の大半を覆い、他のすべての電極パッド２１１ｂ，２１２，２１３ａ，２１３ｂに対向する。
複数の半導体チップ２１０は、等間隔に一列に並んで配置される。絶縁基板２２０のおもて面から見て、複数の半導体チップ２１０が並ぶ１方向に、１つの半導体チップ２１０のおもて面に複数の電極パッドで形成される同じ金属パターンが半導体チップ２１０の個数分だけ規則的に繰り返し配置されるように、すべての半導体チップ２１０の向きが統一されている。各半導体チップ２１０のそれぞれにおいてソースパッド２１１ａに、はんだ層２２５を介して複数のインプラントピン（導電性ポスト）２２６が接合されている。
各半導体チップ２１０のそれぞれにおいてゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂにそれぞれ異なるインプラントピン（導電性ポスト）２２７が接合されている。インプラントピン２２６，２２７は、半導体チップ２１０のおもて面に対向するプリント基板２３０を貫通し、プリント基板２３０の半導体チップ２１０側に対して反対側の主面に形成された所定の電極パッドに直接接合されるか、回路パターン（不図示）を介して電気的に接続されている。
例えば、すべての半導体チップ２１０の各ソースパッド２１１ａは、インプラントピン２２６を介して、プリント基板２３０の１つのソースパッド２３１ａに電気的に接続される。半導体チップ２１０のゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂは、それぞれ異なるインプラントピン２２７を介して、プリント基板２３０のゲートパッド２３１ｂ、ＯＣパッド２３２、アノードパッド２３３ａおよびカソードパッド２３３ｂに電気的に接続される。
プリント基板２３０のソースパッド２３１ａは、プリント基板２３０において、例えばすべての半導体チップ２１０の各ソースパッド２１１ａに対向する位置に配置される。プリント基板２３０のゲートパッド２３１ｂ、ＯＣパッド２３２、アノードパッド２３３ａおよびカソードパッド２３３ｂは、絶縁基板２２０に実装された半導体チップ２１０ごとに配置され、プリント基板２３０において、例えば自身が接続される半導体チップ２１０に対向する位置に配置される。
図２１には、ソースパッド２１１ａ，２３１ａ、ゲートパッド２１１ｂ，２３１ｂ、ＯＣパッド２１２，２３２、アノードパッド２１３ａ，２３３ａおよびカソードパッド２１３ｂ，２３３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する。また、半導体チップ２１０の配置を明確にするために、プリント基板２３０のソースパッド２３１ａが配置された部分を半導体チップ２１０の上側に示し、ソースパッド２３１ａ以外の電極パッドが配置された部分を半導体チップ２１０の下側に示す。
プリント基板２３０のゲートパッド２３１ｂ同士は配線２３４を介して電気的に接続される。複数の半導体チップ２１０のおもて面のソースパッド２１１ａがインプラントピン２２６によってプリント基板２３０のソースパッド２３１ａに電気的に接続され、裏面のドレインパッドが後述する絶縁基板２２０の銅板２２２に接合されることで、複数の半導体チップ２１０にそれぞれ作製された半導体装置のメイン半導体素子（ＭＯＳＦＥＴ）が並列接続される。
外部電極用端子２２８ａの一端は、絶縁基板２２０のおもて面の銅板２２２に接合されている。半導体チップ２１０の裏面の電極パッドは、はんだ層２２４を介して絶縁基板２２０のおもて面の銅板２２２に接合され、銅板２２２を介して外部電極用端子２２８ａに電気的に接続されている。外部電極用端子２２８ｂの一端は、プリント基板２３０の回路パターン（不図示）に接合されている。外部電極用端子２２８ａ，２２８ｂの他端は、後述する封止材２２９から外側へ突出している。
絶縁基板２２０、半導体チップ２１０、インプラントピン２２６，２２７、プリント基板２３０および外部電極用端子２２８ａ，２２８ｂは封止材２２９によって封止されている。絶縁基板２２０の放熱板２２３は、熱伝導ペーストを介して冷却器（不図示）に接合される。半導体回路装置２００の動作時、半導体チップ２１０やプリント基板２３０の回路パターンで発生した熱を絶縁基板２２０から冷却器へ伝導して放熱し、半導体チップ２１０やプリント基板２３０が冷却される。符号２３５は、高機能部を制御する制御部である。
従来の半導体回路装置として、絶縁基板に複数の半導体チップが１列に並んで実装され、これら複数の半導体チップにそれぞれ作製された半導体装置が並列接続された半導体モジュールが提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１には、炭化珪素を半導体材料とした複数の半導体チップにそれぞれ作製されたＭＯＳＦＥＴがインプラントピンを介して並列接続されたことが開示されている。下記特許文献２には、各半導体チップのそれぞれに複数の電極パッドを設けたことが開示されている。
特開２０１７－００５０９４号公報 国際公開第２０１５／０９３１６９号
しかしながら、従来の半導体回路装置２００（図２１，２２参照）では、大電流化に伴い、並列接続するメイン半導体素子（ＭＯＳＦＥＴ）の個数を増やすと、絶縁基板２２０に実装される半導体チップ２１０の個数が増える。これによって、絶縁基板２２０の実装面積（表面積）が大きくなり、１列に並べられた複数の半導体チップ２１０にそれぞれ作製されたＭＯＳＦＥＴを並列接続するための配線２３４の引き回しの長さが長くなる。
したがって、並列接続するメイン半導体素子の個数が増えるほど、配線２３４の抵抗（Ｒ：Ｒｅｓｉｓｔａｎｃｅ）成分やリアクタンス（Ｌ：Ｒｅａｃｔａｎｃｅ）が悪影響して、各半導体チップ２１０に作製されたＭＯＳＦＥＴごとにゲート電圧Ｖｇの電圧波形１４３が振動し、ゲート閾値電圧Ｖｔｈがばらつく。これによって、当該ＭＯＳＦＥＴごとにターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくる。
各半導体チップ２１０に作製されたＭＯＳＦＥＴごとにターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくることで、半導体回路装置２００のターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２が振動しやすくなる。これによって、半導体回路装置２００のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１も振動しやすくなる（後述する図２０参照）。
半導体材料として炭化珪素を用いた場合、ＭＯＳＦＥＴがさらに高速スイッチング動作可能となるため、配線２３４の悪影響をさらに受けやすく、各半導体チップ２１０に作製されたＭＯＳＦＥＴごとのターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２の立ち上がりのばらつきがさらに大きくなる。このため、半導体回路装置２００のドレイン・ソース間電流Ｉｄｓの電流波形１４１の振動もさらに大きくなってしまう。
したがって、半導体回路装置２００のドレイン・ソース間電流Ｉｄｓの電流波形１４１の振動を抑制するために、外部回路が必要になり、半導体回路装置２００の大型化やコスト増の虞がある。また、半導体回路装置２００のドレイン・ソース間電流Ｉｄｓの電流波形１４１が振動することで、半導体回路装置２００が誤動作し、最悪の場合に破壊に至るなど、半導体回路装置２００の信頼性が低下する。
この発明は、上述した従来技術による課題を解消するため、複数の半導体チップにそれぞれ作製された半導体装置を並列接続した半導体回路装置であって、電流波形の振動を抑制することができる半導体回路装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体回路装置は、半導体チップ、電極パッド、第１基板および金属部材を備え、次の特徴を有する。前記半導体チップは、シリコンよりもバンドギャップの広い半導体からなる。前記半導体チップには、複数の半導体素子が設けられている。複数の前記電極パッドが前記半導体チップのおもて面に互いに離れて設けられ、それぞれ異なる前記半導体素子に電気的に接続されている。前記第１基板には、複数の前記半導体チップが互いに離れて接合されている。
前記金属部材は、複数の前記半導体チップ間において、前記半導体素子の同じ部分に接続される前記電極パッド同士を並列接続する。複数の前記半導体チップのうち、少なくとも１つの前記半導体チップの前記電極パッドのレイアウトは残りの前記半導体チップの前記電極パッドのレイアウトと異なっている。前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方が均一になる所定のレイアウトで、前記半導体チップのおもて面の前記電極パッドのレイアウトと、前記第１基板の上の複数の前記半導体チップのレイアウトと、が設定されている。
また、この発明にかかる半導体回路装置は、上述した発明において、前記金属部材を介して並列接続された前記電極パッドを前記第１基板の上に均等な距離で配置することで、前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方を均一にしたことを特徴とする。
また、この発明にかかる半導体回路装置は、上述した発明において、前記金属部材は金属ワイヤーであることを特徴とする。
また、この発明にかかる半導体回路装置は、上述した発明において、前記金属部材は、前記電極パッドの電位を取り出す端子ピンと、複数の前記半導体チップのおもて面に対向して配置された第２基板に形成された金属配線と、である。複数の前記半導体チップ間において前記半導体素子の同じ部分にそれぞれ接続される前記電極パッドにそれぞれ異なる前記端子ピンが接合され、当該異なる前記端子ピンが前記金属配線を介して接続されていることを特徴とする。
また、この発明にかかる半導体回路装置は、上述した発明において、前記第２基板に形成され、前記金属配線に電気的に接続された抵抗体をさらに備えることを特徴とする。
また、この発明にかかる半導体回路装置は、上述した発明において、同じ前記電極パッドに複数の前記端子ピンが接合されている。同じ前記電極パッドに接合された複数の前記端子ピンのうちの一部の前記端子ピンは、一部を折り曲げてなるリアクタンス成分が付加されていることを特徴とする。
上述した発明によれば、半導体回路装置のターンオフ時、各半導体チップに作製されたメイン半導体素子ごとのゲート閾値電圧のばらつきを抑制することができ、半導体回路装置のゲート電圧の電圧波形が振動しにくくすることができる。これにより、各半導体チップのメイン半導体素子でターンオフ時のドレイン・ソース間電圧の電圧波形の立ち上がりをほぼ同じにすることができ、半導体回路装置のドレイン・ソース間電圧の電圧波形を振動しにくくすることができる。
本発明にかかる半導体回路装置によれば、複数の半導体チップにそれぞれ作製された半導体装置を並列接続した半導体回路装置のターンオフ時の電流波形の振動を抑制することができるという効果を奏する。
図１は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図２は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図３は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図４は、図１の活性領域の断面構造を示す断面図である。 図５は、図１の活性領域の断面構造を示す断面図である。 図６は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。 図７は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。 図８は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。 図９は、実施の形態１にかかる半導体回路装置の構造を模式的に示す断面図である。 図１０は、実施の形態１にかかる半導体回路装置の等価回路を示す回路図である。 図１１は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１２は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１３は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１４は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１５は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１６は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１７は、実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図１８は、実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図１９は、実施例のターンオフ時の電圧波形および電流波形を示す特性図である。 図２０は、従来例のターンオフ時の電圧波形および電流波形を示す特性図である。 図２１は、従来の半導体回路装置を絶縁基板のおもて面側から見たレイアウトを模式的に示す平面図である。 図２２は、従来の半導体回路装置の構造を模式的に示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体回路装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成されるパワーモジュールまたはＩＰＭである。実施の形態１にかかる半導体回路装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１～３は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。
まず、実施の形態１にかかる半導体回路装置１００の絶縁基板（第１基板）８０（後述する図８，９参照）に実装される半導体チップ１０の構造について説明する。図１～３に示す半導体チップ１０（１０ａ～１０ｃ）は、おもて面の複数の電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂのレイアウトが異なる。半導体チップ１０には、活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する半導体装置２０が作製されている。
メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時にメイン半導体素子１１の主電流が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。
メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは、例えば略矩形状の平面形状を有し、メイン有効領域１ａとエッジ終端領域２との間に配置される。
エッジ終端領域２は、活性領域１と半導体チップ１０の端部との間の領域であり、活性領域１の周囲を囲み、半導体チップ１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体チップ１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。
ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体チップ１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド（第２ソースパッド））２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。
ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン（金属部材）４８ｂ～４８ｅやボンディングワイヤー（不図示）の接合に必要な表面積を有する。ソースパッド２１ａ以外の電極パッドのレイアウトは、後述するように絶縁基板８０（図８，９参照）に実装されるすべての半導体チップ１０の全体レイアウトに応じて決定される。ソースパッド２１ａ以外の電極パッドは、例えば、活性領域１とエッジ終端領域２との略矩形状の境界の１辺に沿って１列に配置されてもよい（図１，２）。
ソースパッド２１ａ以外の電極パッドは、活性領域１とエッジ終端領域２との略矩形状の境界の１つの頂点を共有する２辺に沿ったＬ字に配置されてもよい（図３）。メイン有効領域１ａおよびメイン無効領域１ｂの各平面形状は、ソースパッド２１ａ以外の電極パッドのレイアウトに応じて設定可能である。図１～３には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する（図６～８においても同様）。
電流センス部１２は、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。
電流センス部１２の単位セルは、半導体チップ１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする：ハッチング部分）１２ａに配置されている。電流センス部１２の単位セルは、半導体チップ１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。
また、半導体チップ１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体チップ１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図５参照）が延在している。
温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体チップ１０のおもて面の層間絶縁膜４０上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし、半導体チップ１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。
過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１が制御される。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。
次に、半導体チップ１０に作製された半導体装置２０の活性領域１の断面構造について説明する。図４，５は、図１の活性領域の断面構造を示す断面図である。図４には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。図５には、メイン有効領域１ａ、センス無効領域１２ｂおよびゲートパッド部１４の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３および切断線Ｙ２－Ｙ３における断面構造）を示す。
図４，５は、メイン有効領域１ａおよびセンス有効領域１２ａでそれぞれ単位セルの一部のみを示すが、メイン有効領域１ａおよびセンス有効領域１２ａの単位セルはすべて同じ構造を有する。図４，５には図１の活性領域１の構造を示すが、図１～３の活性領域１の構造は、半導体チップ１０のおもて面の電極パッドのレイアウトが異なる以外はすべて同じ構造である。このため、図２，３のメイン有効領域１ａ、センス有効領域１２ａ、センス無効領域１２ｂ、温度センス部１３およびゲートパッド部１４も図４，５と同じである。
メイン半導体素子１１は、メイン有効領域１ａにおいて半導体チップ１０のおもて面側にＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を備えた縦型ＭＯＳＦＥＴである。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（インプラントピン（導電性ポスト）：後述する端子ピン４８ａ～４８ｅ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤー（金属部材）を用いた配線構造としてもよい。
半導体チップ１０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させてなる。半導体チップ１０の、炭化珪素層７１側の主面をおもて面とし、ｎ+型出発基板３１側の主面を裏面とする。メイン半導体素子１１は、半導体チップ１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成された一般的なＭＯＳゲートを有する。
トレンチ３７ａは、半導体チップ１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２を貫通してｎ-型炭化珪素層７１に達する。トレンチ３７ａは、例えば、半導体チップ１０のおもて面に平行な方向に延びるストライプ状に配置されていてもよいし、半導体チップ１０のおもて面側から見てマトリクス状に配置されていてもよい。図４，５には、例えば電極パッド２１ｂ，２３ａ，２３ｂ，２２（図１参照）が並ぶ第１方向Ｘにストライプ状に延びるトレンチ３７ａを示す。
トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合うトレンチ３７ａ間において、半導体チップ１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａは、半導体チップ１０のおもて面とｐ型ベース領域３４ａの間に、ｐ型ベース領域３４ａに接して設けられている。
ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｐ++型コンタクト領域３６ａは、ｎ+型ソース領域３５ａよりもトレンチ３７ａから離れて設けられている。ｐ++型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ++型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体チップ１０のおもて面まで達し、半導体チップ１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにｎ+型ソース領域３５ａに接する。
半導体チップ１０の内部において、ｐ型ベース領域３４ａとｎ+型ドレイン領域（ｎ+型出発基板３１）との間に、ｐ型ベース領域３４ａおよびｎ+型出発基板３１に接して、ｎ-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。
また、半導体チップ１０の内部において、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ+型領域６１ａ，６２ａが設けられていてもよい。第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ+型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ+型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。
層間絶縁膜４０は、半導体チップ１０のおもて面全面に設けられ、ゲート電極３９ａを覆う。メイン半導体素子１１のすべてのゲート電極３９ａは、図示省略する部分で、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲートランナーは、エッジ終端領域２（図１～３参照）において半導体チップ１０のおもて面上に層間絶縁膜４０を介して設けられ、活性領域１の周囲を囲むゲートポリシリコン層で形成されている。
層間絶縁膜４０を深さ方向Ｚに貫通して半導体チップ１０に達する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａが露出されている。第１コンタクトホール４０ａの内部において、半導体チップ１０のおもて面上にのみ、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ2Ｓｉまたは熱的に安定なＮｉＳｉ2：以下、まとめてＮｉＳｉとする）膜４１ａが設けられている。
ＮｉＳｉ膜４１ａは、第１コンタクトホール４０ａの内部において半導体チップ１０にオーミック接触し、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａに電気的に接続されている。ｐ++型コンタクト領域３６ａが設けられていない場合、ｐ++型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。
メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。
第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体チップ１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタルは、例えば、温度センス部１３には設けられていない。
ソースパッド２１ａは、第２Ｔｉ膜４５ａの表面全面に設けられ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａは、メイン半導体素子１１のソース電極として機能する。
ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体チップ１０のおもて面に対向するように配置されたプリント基板（第２基板）９０上のソースパッド（不図示）に直接接合されるか、回路パターン（不図示）を介して電気的に接続されている。端子ピン４８ａの他方の端部は、半導体チップ１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。
端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ａは、半導体チップ１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子であり、外部の接地電位（最低電位）に接続されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われている。めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。
第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。ドレイン電極５１は、半導体チップ１０の裏面（ｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板８０の銅板８２（図９参照）上にはんだ接合され、当該銅板８２を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。
このように半導体チップ１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板８０の銅板８２に接合することで、半導体チップ１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体チップ１０で発生した熱は、半導体チップ１０の裏面のドレインパッドに接合された銅板８２を介して冷却フィンのフィン部から放熱され、かつ半導体チップ１０のおもて面の端子ピン４８ａを接合したプリント基板９０から放熱される。
電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体チップ１０のおもて面の表面領域のｎ-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。
ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂを有していてもよい。ｐ++型コンタクト領域３６ｂは、設けられていなくてもよい。ゲート電極３９ｂは、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１～３参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。
センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体チップ１０に達する第２コンタクトホール４０ｂが設けられ、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体チップ１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。
ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体チップ１０にオーミック接触し、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂに電気的に接続されている。ｐ++型コンタクト領域３６ｂが設けられていない場合、ｐ++型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。
バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ+型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。
ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体１５（図１０参照）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。
メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体チップ１０の表面領域の図示省略するｎ-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。
温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層７３とｎ型カソード領域であるｎ型ポリシリコン層７４とのｐｎ接合で形成されたポリシリコンダイオードである（図４）。ｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体チップ１０、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。
アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜７５の第３，４コンタクトホール７５ａ，７５ｂにおいてｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。
端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｃ，４８ｄは、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。
メイン無効領域１ｂには、電流センス部１２および温度センス部１３の他に、ゲートパッド部１４が設けられている。ゲートパッド部１４は、メイン半導体素子１１のゲートパッド２１ｂが設けられた領域である（図５）。ゲートパッド部１４には、メイン有効領域１ａからメイン半導体素子１１のＭＯＳゲートが延在していてもよい。ゲートパッド部１４に形成されたＭＯＳゲートは、層間絶縁膜４０で覆われている。
ゲートパッド部１４において半導体チップ１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｅおよびバリアメタル４６ｅが設けられている。ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂ上にも、例えばソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｅが接合されている。
端子ピン４８ｅは、ゲートパッド２１ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｅは、メイン半導体素子１１に印加されるゲート電圧に応じた所定の直径を有する丸棒状の配線部材である。符号４２ｅ～４５ｅは、それぞれバリアメタル４６ｅを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。符号４７ｅ，４９ｅ，５０ｅは、それぞれ、ゲートパッド２１ｂ上の配線構造を構成するめっき膜および第１，２保護膜である。
実施の形態１にかかる半導体回路装置１００の構造について説明する。図６～８は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。図６には、絶縁基板８０の他に、プリント基板９０の一部を示す。図９は、実施の形態１にかかる半導体回路装置の構造を模式的に示す断面図である。図９は、図６の半導体回路装置１００の断面構造である。図９では、封止材８９内の構造を明確にするため、図６と異なる配置で半導体チップ１０を図示している。
図６，９に示す実施の形態１にかかる半導体回路装置１００は、半導体チップ１０、絶縁基板８０、プリント基板９０および外部電極用端子８８ａ，８８ｂを備える。絶縁基板８０は、絶縁板８１の両主面にそれぞれ銅（Ｃｕ）板８２および放熱板８３が接合されてなる。絶縁基板８０の銅板８２上に、複数（少なくとも２つ）の半導体チップ１０（図１～３参照）が配置されている。図６には、図１，２に示す半導体チップ１０（１０ａ，１０ｂ）をマトリクス状に計４つ配置した場合を示す（図７，８においても同様）。
絶縁基板８０に実装される各半導体チップ１０にそれぞれ作製された半導体装置２０の同じ部分に接続される電極パッド（以下、同じ種類の電極パッドとする）同士は、プリント基板９０の電極パッドと、インプラントピン（金属部材）８６，８７および配線（金属部材）９６（図６）、またはワイヤー（ボンディングワイヤー：金属部材）８６’，８７’（図７，８参照）、とを介して並列接続される。各半導体チップ１０にそれぞれ作製され並列接続される半導体素子同士や回路部同士は同じ構成を有する。半導体チップ１０のおもて面の電極パッドのレイアウトは、複数の半導体チップ１０のうちの少なくとも１つの半導体チップ１０が残りの半導体チップ１０と異なっており、２パターン以上存在する（図１～３参照）。
複数の半導体チップ１０の同じ種類の電極パッド同士を並列接続する配線９６やワイヤー８６’，８７’による抵抗（Ｒ）成分やリアクタンス（Ｌ）成分の悪影響を受けにくくなるように、絶縁基板８０に実装される半導体チップ１０の全体レイアウトと、半導体チップ１０のおもて面の電極パッドのレイアウトと、が決定される。例えば、配線９６やワイヤー８６’，８７’の長さが可能な限り短くなるように、絶縁基板８０に実装される半導体チップ１０の全体レイアウトと、半導体チップ１０のおもて面の電極パッドのレイアウトと、を決定してもよい。
また、配線９６やワイヤー８６’，８７’によって並列接続された複数の半導体チップ１０の同じ種類の電極パッド間で、配線９６やワイヤー８６’，８７’による抵抗（Ｒ）成分やリアクタンス（Ｌ）成分が略均一になるように、プリント基板９０の電極パッドに抵抗体９４ａ，９４ｂが電気的に接続されてもよい。抵抗体９４ａ，９４ｂは、並列接続された電極パッド間に直列接続される。リアクタンス成分とは、誘導性リアクタンスや容量性リアクタンスである。略均一とは、プロセスのばらつきによって許容される誤差を含む範囲で同じであることを意味する。具体的には、抵抗（Ｒ）成分やリアクタンス（Ｌ）成分の差が１０％以内であれば略均一と見なすことができる。
例えば、絶縁基板８０上の４つの半導体チップ１０のゲートパッド２１ｂ同士を、プリント基板９０上のゲートパッド９１ｂおよび配線（金属部材）９５ａ，９５ｂ，９６を介して並列接続する場合を例に（図６）、半導体チップ１０のレイアウトや、抵抗体９４ａ，９４ｂの接続箇所について説明する。絶縁基板８０の銅板８２上に、マトリクス状に４つの半導体チップ１０が配置される。これら４つの半導体チップ１０として、例えば、図１，２に示す半導体チップ（以下、第１，２半導体チップとする）１０ａ，１０ｂをそれぞれ２つずつ用いる。
２つの第１半導体チップ１０ａは、向きを統一して、第１方向Ｘに隣り合って配置される。このため、第１半導体チップ１０ａのソースパッド２１ａ以外の電極パッド（ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂ）は、すべて第１方向Ｘに１列に配置されている。２つの第２半導体チップ１０ｂは、向きを統一して、第１方向Ｘに隣り合って配置されている。このため、第２半導体チップ１０ｂのソースパッド２１ａ以外の電極パッドは、すべて第１方向Ｘに１列に配置されている。
第１，２半導体チップ１０ａ，１０ｂのおもて面のソースパッド２１ａ以外の電極パッドは、上述したように略矩形状の平面形状の第１，２半導体チップ１０ａ，１０ｂの１辺に沿って１列に配置されている。第１半導体チップ１０ａと第２半導体チップ１０ｂとは、ソースパッド２１ａ以外の各電極パッドが配置された１辺同士が対向するように、第２方向Ｙに隣り合って配置されている。第１半導体チップ１０ａと第２半導体チップ１０ｂとで、ソースパッド２１ａ以外の電極パッドの並び順が第１方向Ｘに反対になっている。
したがって、このように第１，２半導体チップ１０ａ，１０ｂが第２方向Ｙに互いに隣り合って配置されることで、第１半導体チップ１０ａのおもて面の電極パッドのレイアウトと、第２半導体チップ１０ｂのおもて面の電極パッドのレイアウトと、が第１，２半導体チップ１０ａ，１０ｂ間を通る第１方向Ｘに平行な軸に対して線対称となる。第１半導体チップ１０ａのソースパッド２１ａ以外の各電極パッドは、それぞれ、第２方向Ｙに、第２半導体チップ１０ｂの同じ種類の電極パッドと対向する。
第１，２半導体チップ１０ａ，１０ｂの各ソースパッド２１ａに、それぞれ、はんだ層８５を介して、図４，５の端子ピン４８ａに相当する複数のインプラントピン８６が接合される。第１，２半導体チップ１０ａ，１０ｂのゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂに、それぞれ、はんだ層８５を介して、図５の端子ピン４８ｅ、図４，５の端子ピン４８ｂ、および図４の端子ピン４８ｃ，４８ｄに相当する異なるインプラントピン（導電性ポスト）８７が接合される。
インプラントピン８６，８７は、第１，２半導体チップ１０ａ，１０ｂのおもて面に対向するプリント基板９０の、第１，２半導体チップ１０ａ，１０ｂ側に対して反対側の主面（以下、おもて面とする）の所定の電極パッドに直接接合されるか、回路パターン（不図示）を介して電気的に接続される。プリント基板９０は、例えば、第１，２半導体チップ１０ａ，１０ｂのおもて面の各電極パッドに可能な限り対向する位置に、第１，２半導体チップ１０ａ，１０ｂのおもて面の各電極パッドにそれぞれ対応する電極パッドを有する。
例えば、第１，２半導体チップ１０ａ，１０ｂの各ソースパッド２１ａは、それぞれ自身に接合されたインプラントピン８６を介して、プリント基板９０のソースパッド（不図示）に電気的に接続される。プリント基板９０には、第１，２半導体チップ１０ａ，１０ｂの各ソースパッド２１ａにそれぞれ対向する位置に、それぞれ１つずつソースパッドが配置されてもよいし、第１方向Ｘに互いに隣り合う第１半導体チップ１０ａの組および第１方向Ｘに互いに隣り合う第２半導体チップ１０ｂの組でそれぞれ共有するソースパッドが１つずつ配置されてもよい。
第１，２半導体チップ１０ａ，１０ｂのゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ異なるインプラントピン８７を介して、プリント基板９０のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂに電気的に接続される。プリント基板９０は、例えば、第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂの組ごとに、１組のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂを有する。
第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂの各組は、プリント基板９０の、当該第１，２半導体チップ１０ａ，１０ｂ間に対向する位置に配置された１組のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂを共有する。プリント基板９０のゲートパッド９１ｂ同士は、プリント基板９０のおもて面に形成された配線９６を介して電気的に接続される。プリント基板９０のＯＣパッド９２同士、アノードパッド９３ａ同士およびカソードパッド９３ｂ同士が、それぞれゲートパッド９１ｂ同士と同じく図示省略する配線を介して電気的に接続されてもよい。
第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂのゲートパッド２１ｂ間の距離は従来構造（図２１，２２参照）の半導体チップ２１０のゲートパッド２１１ｂ間の距離よりも短くなっている。このため、絶縁基板８０上のすべての半導体チップ１０（１０ａ，１０ｂ）のゲートパッド２１ｂ同士を並列接続する配線９６の長さを従来構造の同配線２３４の長さよりも短くすることができる。プリント基板９０のＯＣパッド９２同士、アノードパッド９３ａ同士およびカソードパッド９３ｂ同士を並列接続する配線（不図示）の長さも従来構造よりも短くすることができる。
プリント基板９０のゲートパッド９１ｂに、配線９５ａ，９５ｂを介して、抵抗体９４ａ，９４ｂが電気的に接続されてもよい。抵抗体９４ａ，９４ｂは、例えば、それぞれ抵抗成分およびリアクタンス成分であり、プリント基板９０のおもて面に配置される。並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分およびリアクタンス成分が略均一になるように、抵抗体９４ａ，９４ｂの抵抗値や配置が設定される。プリント基板９０の他の電極パッドにも、それぞれ異なる抵抗体９４ａ，９４ｂが接続されてもよい。
上述したように絶縁基板８０上のすべての半導体チップ１０のおもて面のソースパッド２１ａがインプラントピン８６によってプリント基板９０のソースパッドに電気的に接続され、後述するように複数の半導体チップ１０の裏面のドレインパッドが絶縁基板８０の銅板８２に接合されることで、複数の半導体チップ１０にそれぞれ作製された半導体装置のメイン半導体素子１１が並列接続される。絶縁基板８０上のすべての半導体チップ１０のゲートパッド２１ｂ同士は、インプラントピン８７、プリント基板９０のゲートパッド９１ｂおよび配線９６により並列接続される。
外部電極用端子８８ａの一端は、絶縁基板８０のおもて面の銅板８２に接合されている。第１，２半導体チップ１０ａ，１０ｂの裏面のドレインパッドは、はんだ層８４を介して絶縁基板８０のおもて面の銅板８２に接合され、銅板８２を介して外部電極用端子８８ａに電気的に接続されている。外部電極用端子８８ｂの一端は、プリント基板９０の回路パターン（不図示）に接合されている。外部電極用端子８８ａ，８８ｂの他端は、後述する封止材８９から外側へ突出している。外部電極用端子８８ａ，８８ｂは、自身が接続された各部の電位を外部に引き出している。
絶縁基板８０、半導体チップ１０、インプラントピン８６，８７、プリント基板９０および外部電極用端子８８ａ，８８ｂは封止材８９によって封止されている。絶縁基板８０の放熱板８３は、熱伝導ペーストを介して冷却器（不図示）に接合される。半導体回路装置１００の動作時、半導体チップ１０やプリント基板９０の電極パッドおよび回路パターンで発生した熱が絶縁基板８０から冷却器へ伝導して放熱されることで、半導体チップ１０やプリント基板９０が冷却される。符号９７は、半導体チップ１０の高機能部を制御する制御部である。
図７に示すように、インプラントピン８７に代えて、例えば、ワイヤー８７’により、絶縁基板８０上のすべての半導体チップ１０（１０ａ，１０ｂ）のゲートパッド２１ｂが、絶縁基板８０上のゲートパッド９１ｂ’にステッチボンディングされて電気的に接続されてもよい。半導体チップ１０のＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂについても、それぞれ、異なるワイヤーにより、絶縁基板８０上のＯＣパッド９２’、アノードパッド９３ａ’およびカソードパッド９３ｂ’にステッチボンディングされて電気的に接続されてもよい。
この場合、絶縁基板８０は、例えば、第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂの間に、当該第１，２半導体チップ１０ａ，１０ｂの組で共有される１組のゲートパッド９１ｂ’、ＯＣパッド９２’、アノードパッド９３ａ’およびカソードパッド９３ｂ’を有する。絶縁基板８０のゲートパッド９１ｂ’同士は配線９６’により電気的に接続される。絶縁基板８０のゲートパッド９１ｂ’に配線９５ａ’，９５ｂ’を介して抵抗体９４ａ’，９４ｂ’を電気的に接続して、並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分やリアクタンス成分を略均一にしてもよい。
また、図８に示すように、絶縁基板８０の銅板８２上にマトリクス状に４つの半導体チップ１０（１０ａ，１０ｂ）を配置する場合、すべての互いに隣り合う半導体チップ１０間の間隔が均等になる。このため、インプラントピン８６に代えて、例えばワイヤー８６’により、第１方向Ｘに互いに隣り合う半導体チップ１０のソースパッド２１ａ同士、第２方向Ｙに互いに隣り合う半導体チップ１０のソースパッド２１ａ同士、をそれぞれ電気的に接続してもよい。これによって、並列接続された半導体チップ１０のソースパッド２１ａ間での抵抗成分やリアクタンス成分を略均一にすることができる。
また、図９に示すように、半導体チップ１０のソースパッド２１ａに複数接続されたインプラントピン８６のうちの一部（図９では１つ）のインプラントピン８６ａを例えばＬ字状に折り曲げてもよい。このようにインプラントピン８６ａを折り曲げた形状とすることで、インプラントピン８６ａにリアクタンス成分が付加された状態となる。これによって、互いに隣り合う半導体チップ１０間の間隔が均等でない場合であっても、並列接続された半導体チップ１０のソースパッド２１ａ間でのリアクタンス成分が略均一になるように調整することができる。
図示省略するが、半導体チップのゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂにそれぞれ接合されるインプラントピン８７をＬ字状に折り曲げた形状としてもよい。この場合、例えば、プリント基板９０のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂに抵抗体９４ａ’，９４ｂ’を電気的に接続することに代えて、Ｌ字状に折り曲げたインプラントピン８７の長さの違いによって、並列接続された半導体チップ１０の同じ種類の電極パッド間での抵抗成分やリアクタンス成分を略均一に調整することができる。
実施の形態１にかかる半導体回路装置１００の動作について説明する。図１０は、実施の形態１にかかる半導体回路装置の等価回路を示す回路図である。図１０に示すように、絶縁基板８０上のすべての半導体チップ１０のそれぞれに、メイン半導体素子１１と、当該メイン半導体素子１１に並列接続された電流センス部１２と、を備えた半導体装置２０が作製されている。各半導体チップ１０において、メイン半導体素子１１のソース（ソースパッド２１ａ）は、ソース配線１７を介して、接地点ＧＮＤの接地電位のソース端子Ｓに電気的に接続されている。
電流センス部１２のソースと接地点ＧＮＤとの間に、外部部品である抵抗体１５が接続されている。メイン半導体素子１１のドレイン（ドレインパッド）は、ドレイン配線１８を介してドレイン端子Ｄに接続されている。メイン半導体素子１１のゲートは、ゲート抵抗１６およびゲート配線１９を介してゲート端子Ｇに接続されている。このように半導体回路装置１００を構成するすべての半導体チップ１０のメイン半導体素子１１がドレイン配線１８とソース配線１７との間に接続され、複数のメイン半導体素子１１が並列接続された状態となっている。
メイン半導体素子１１（図４，５参照）のソースに対して正の電圧がドレイン（ドレイン電極５１）に印加された状態で、メイン半導体素子１１のゲート（ゲート電極３９ａ）にゲート閾値電圧Ｖｔｈ以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａの、ｎ+型ソース領域３５ａとｎ型電流拡散領域３３ａとに挟まれた部分にｎ型の反転層（チャネル）が形成される。それによって、メイン半導体素子１１のドレインからソースへ向かってメイン電流が流れ、メイン半導体素子１１がオンする。
このとき、メイン半導体素子１１と同じ条件で、電流センス部１２のソース（ＯＣパッド２２）に対して正の電圧がドレイン（ドレイン電極５１）に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、センス有効領域１２ａのｐ型ベース領域３４ｂの、ｎ+型ソース領域３５ｂとｎ型電流拡散領域３３ｂとに挟まれた部分にｎ型の反転層が形成される。それによって、電流センス部１２のドレインからソースへ向かってセンス電流が流れ、電流センス部１２がオンする。
センス電流は、電流センス部１２のソースに接続された抵抗体１５を通って接地点ＧＮＤへと流れる。これによって、抵抗体１５で電圧降下が生じる。メイン半導体素子１１に過電流が流れた場合、メイン半導体素子１１に流れる過電流の大きさに応じて電流センス部１２に流れるセンス電流が大きくなり、抵抗体１５にセンス電流が流れることで生じる抵抗体１５での電圧降下も大きくなる。この抵抗体１５での電圧降下の大きさを監視することで、メイン半導体素子１１に流れる過電流を検知することができる。
一方、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧Ｖｔｈ未満の電圧が印加されたときには、メイン半導体素子１１の第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合が逆バイアスされる。電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２の第１，２ｐ+型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ-型ドリフト領域３２との間のｐｎ接合も逆バイアスされる。これによって、メイン半導体素子１１および電流センス部１２はオフ状態を維持する。
図１０のゲート配線１９は、図６～８の配線９６，９６’に相当する。上述したように、実施の形態１において、ゲート配線１９（配線９６，９６’）の長さが従来構造の配線２３４（図２１参照）の長さよりも短くなる。かつ並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分やリアクタンス成分が略均一になる。これによって、半導体回路装置１００のターンオフ時、各半導体チップ１０に作製されたメイン半導体素子１１ごとのゲート閾値電圧Ｖｔｈのばらつきを抑制することができるため、半導体回路装置１００のゲート電圧Ｖｇの電圧波形１３３が振動しにくい。
したがって、半導体回路装置１００の各半導体チップ１０のメイン半導体素子１１でターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりをほぼ同じにすることができ、各半導体チップ１０のメイン半導体素子１１とドレイン配線１８との接続点１００ａ～１００ｄでのドレイン電位を略同じにすることができる。これによって、半導体回路装置１００のドレイン・ソース間電圧Ｖｄｓの電圧波形１３２を振動しにくくすることができる。このため、半導体回路装置１００のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１３１が振動することを抑制することができる（後述する図１９参照）。
次に、実施の形態１にかかる半導体回路装置１００の絶縁基板８０（図６～９参照）に実装される半導体チップ１０に作製される半導体装置２０の製造方法について説明する。図１１～１６は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。図１１～１６には、メイン半導体素子１１のみを示すが、同一の半導体チップ１０に作製されるすべての素子の各部は例えばメイン半導体素子１１の各部と同時に形成される。
まず、図１１に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１は、例えば３０μｍ程度であってもよい。
次に、図１２に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ-型炭化珪素層７１の表面領域に、第１ｐ+型領域６１ａおよびｐ+型領域１０１をそれぞれ選択的に形成する。第１ｐ+型領域６１ａおよびｐ+型領域１０１は、例えば、第１方向Ｘ（奥行き方向：図４参照）に交互に繰り返し配置され、第２方向Ｙ（横方向：図４参照）にストライプ状に延在する。
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ-型炭化珪素層７１の表面領域にｎ型領域１０２を形成する。ｎ型領域１０２は、第１ｐ+型領域６１ａとｐ+型領域１０１との間に、これらｐ+型領域６１ａ，１０１に接して形成される。ｎ型領域１０２と、ｐ+型領域６１ａ，１０１と、の形成順序を入れ替えてもよい。
互いに隣り合うｐ+型領域６１ａ，１０１間の距離ｄ２は例えば１．５μｍ程度である。ｐ+型領域６１ａ，１０１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度である。ｎ型領域１０２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０17／ｃｍ3程度である。ｎ-型炭化珪素層７１の、イオン注入されていない部分がｎ-型ドリフト領域３２となる。
次に、図１３に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｐ+型領域１０１に達するｐ+型領域１０３を選択的に形成する。
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型領域１０２に達するｎ型領域１０４を選択的に形成する。ｐ+型領域１０１，１０３同士が連結されて第２ｐ+型領域６２ａが形成され、ｎ型領域１０２，１０４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ+型領域１０３とｎ型領域１０４との形成順序を入れ替えてもよい。
次に、図１４に示すように、ｎ-型炭化珪素層７１上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度である。ここまでの工程により、ｎ+型出発基板３１上にｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に積層した半導体ウエハが作製される。
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７２の表面領域に、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａをそれぞれ選択的に形成する。ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａと、ｎ-型炭化珪素層７１と、の間の部分がｐ型ベース領域３４ａとなる。
次に、イオン注入で形成した拡散領域（第１，２ｐ+型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）について、不純物活性化のための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図１５に示すように、フォトリソグラフィおよびエッチングにより、半導体ウエハのおもて面からｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図４参照）に第１ｐ+型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ+型領域６１ａに達して、第１ｐ+型領域６１ａの内部で終端してもよい。
次に、図１６に示すように、半導体ウエハのおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度で形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。次に、トレンチ３７ａの内部に埋め込むように、半導体ウエハのおもて面に例えばリンドープのポリシリコン層を形成する。
次に、ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ａとなる部分をトレンチ３７ａの内部に残す。上述したようにメイン半導体素子１１を形成する際に、半導体ウエハに作製されるすべての素子（電流センス部１２、温度センス部１３等の高機能部：図４，５参照）の各部を、メイン半導体素子１１の各部と同時に形成する。次に、半導体ウエハのおもて面全面に層間絶縁膜４０を形成する。
メイン半導体素子１１は、半導体ウエハのおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置し、ｐ型ベース領域３４ａとｎ-型ドリフト領域３２とのｐｎ接合分離により、半導体ウエハに作製されるすべての素子と分離する。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体ウエハのおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。
また、温度センス部１３として、例えば、半導体ウエハのおもて面上に、ｐ型ポリシリコン層７３とｎ型ポリシリコン層７４（図４参照）とのｐｎ接合ダイオードを形成する。ｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４は層間絶縁膜７５で覆う。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０およびゲート絶縁膜３８ａを選択的に除去して、第１～４コンタクトホール４０ａ，４０ｂ，７５ａ，７５ｂを形成する。
第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａを露出させる。第２コンタクトホール４０ｂには、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂを露出させる。第３，４コンタクトホール７５ａ，７５ｂには、それぞれｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４を露出させる。次に、熱処理により層間絶縁膜４０，７５を平坦化（リフロー）する。
次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体ウエハのおもて面の、第１コンタクトホール４０ａに露出される部分に、半導体ウエハのおもて面にオーミック接触するＮｉＳｉ膜４１ａを形成する。次に、半導体ウエハのおもて面に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積にする。
また、第２コンタクトホール４０ｂ内にも、第１コンタクトホール４０ａ内のＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時に、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａそれぞれと同じ構成でＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。また、第２～４コンタクトホール４０ｂ，７５ａ，７５ｂ内のそれぞれにも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを形成する。
次に、半導体ウエハの裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。次に、半導体ウエハのおもて面にポリイミドからなる第１保護膜４９ａ～４９ｃ，４９ｅを選択的に形成し、これら第１保護膜４９ａ～４９ｃ，４９ｅの開口部にそれぞれ異なる各電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理を行う。
次に、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｃ，４９ｅの開口部に露出する部分にめっき膜４７ａ～４７ｅを形成する。次に、めっき膜４７ａ～４７ｅを乾燥させるための熱処理（ベーク）を行う。次に、ポリイミドからなる第２保護膜５０ａ～５０ｃ，５０ｅを形成して、めっき膜４７ａ～４７ｅと第１保護膜４９ａ～４９ｃ，４９ｅとの各境界を覆う。
次に、ポリイミド膜（第１保護膜４９ａ～４９ｃ，４９ｅおよび第２保護膜５０ａ～５０ｃ，５０ｅ）の強度を向上させるための熱処理（キュア）を行う。次に、めっき膜４７ａ～４７ｅ上に、それぞれはんだ層（図９の符号８５）により端子ピン４８ａ～４８ｅを接合する。次に、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１～５に示す半導体装置２０を作製した半導体チップ１０が完成する。
半導体チップ１０のおもて面の電極パッドのレイアウトは、絶縁基板８０上の複数の半導体チップ１０の全体レイアウトに応じて決定される。その後、一般的な方法により、絶縁基板８０上に複数の半導体チップ１０を実装し、半導体チップ１０のおもて面の電極パッドを、それぞれプリント基板９０の電極パッド等に電気的に接続する。その後、絶縁基板８０上の各部を封止材８９で封止することで、図６～９に示す半導体回路装置１００が完成する。
以上、説明したように、実施の形態１によれば、絶縁基板に実装される半導体チップの全体レイアウトに応じて、半導体チップのおもて面の電極パッドのレイアウトを、絶縁基板に実装されるすべての半導体チップのうちの少なくとも１つの半導体チップで異なった構成とする。これにより、メイン半導体素子同士を並列接続する配線の長さが可能な限り短くなるように、もしくは並列接続された複数の半導体チップの同じ種類の電極パッド間で、配線による抵抗成分やリアクタンス成分が略均一になるように、またはその両方を満たすように、絶縁基板上に半導体チップを実装することができる。
これによって、半導体回路装置のターンオフ時、各半導体チップに作製されたメイン半導体素子ごとのゲート閾値電圧のばらつきを抑制することができ、半導体回路装置のゲート電圧の電圧波形が振動しにくくすることができる。これにより、各半導体チップのメイン半導体素子でターンオフ時のドレイン・ソース間電圧の電圧波形の立ち上がりをほぼ同じにすることができ、半導体回路装置のドレイン・ソース間電圧の電圧波形を振動しにくくすることができる。このため、半導体回路装置のターンオフ時のドレイン・ソース間電流の電流波形が振動することを抑制することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体回路装置について説明する。図１７，１８は、実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップ１２０が実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップ１０（図１～３参照）と異なる点は、同一の半導体チップ１０の活性領域１に、メイン半導体素子１１のみを備える点である。
実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップ１２０は、メイン無効領域１１１ｂにゲートパッド１２１ｂのみを有する。このため、メイン半導体素子１１と同一の半導体チップ１２０に、メイン半導体素子１１を保護・制御するための回路部となる高機能部を配置する場合と比べて、メイン無効領域１ｂの表面積が小さくなっている。このように、半導体チップ１２０のおもて面に部分的に電極パッド（ここではゲートパッド１２１ｂ）が配置される場合に、上述した実施の形態１を適用可能である。
半導体チップ１２０のおもて面の電極パッド（ソースパッド１２１ａ，１２１ａ’およびゲートパッド１２１ｂ，１２１ｂ’）のレイアウトは、複数の半導体チップ１２０のうちの少なくとも１つの半導体チップ１２０で異なっており、２パターン以上存在する（図１７，１８参照）。メイン有効領域１１１ａ，１１１ａ’は、例えば、一部が内側に凹んだ略矩形状の平面形状を有していてもよい。ソースパッド１２１ａ，１２１ａ’の平面形状は、例えば、メイン有効領域１１１ａ，１１１ａ’の平面形状と略同じである。
メイン無効領域１１１ｂ，１１１ｂ’は、例えば、メイン有効領域１１１ａ，１１１ａ’の凹部に配置される。メイン無効領域１１１ｂは、活性領域１とエッジ終端領域２との略矩形状の境界の１辺に配置され、メイン有効領域１１１ａに３辺を囲まれた略矩形状の平面形状であってもよい（図１７）。メイン無効領域１１１ｂ’は、活性領域１とエッジ終端領域２との略矩形状の境界の１頂点に配置され、メイン有効領域１１１ａ’に２辺を囲まれた略矩形状の平面形状であってもよい（図１８）。
半導体チップ１２０のメイン有効領域１１１ａ，１１１ａ’の断面構造は、図４の切断線Ｘ１－Ｘ２における断面構造と同じである。半導体チップ１２０のメイン無効領域１１１ｂ，１１１ｂ’（ゲートパッド部１４）の断面構造は、図５の切断線Ｙ２－Ｙ３における断面構造と同様である。実施の形態２にかかる半導体回路装置（絶縁基板に複数の半導体チップ１２０を実装）の、半導体チップ１２０のおもて面の電極パッドのレイアウト以外の構成は、実施の形態１にかかる半導体回路装置１００（図６～９参照）と同様である。
以上、説明したように、実施の形態２によれば、絶縁基板に実装される半導体チップのおもて面に所定のレイアウトで２つ以上の電極パッドが配置される場合に、実施の形態１と同様の効果を得ることができる。
（実施例）
上述した実施の形態１にかかる半導体回路装置１００（図１～１０参照）の電流波形について検証した。図１９は、実施例のターンオフ時の電圧波形および電流波形を示す特性図である。図２０は、従来例のターンオフ時の電圧波形および電流波形を示す特性図である。上述した実施の形態１にかかる半導体回路装置１００（以下、実施例とする：図１，２，４，５，６，９，１０参照）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１３１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１３２、およびゲート電圧Ｖｇの電圧波形１３３を図１９に示す。
比較として、従来の半導体回路装置２００（以下、従来例とする：図２１，２２参照）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１４２、およびゲート電圧Ｖｇの電圧波形１４３を図２０に示す。従来例は、絶縁基板２２０に実装されるすべての半導体チップ２１０の全体レイアウトと、半導体チップ２１０のおもて面の電極パッド（ソースパッド２１１ａ、ゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂ）のレイアウトと、が実施例と異なる。
図１９に示す結果から、実施例は、ターンオフ時、各半導体チップ１０に作製されたメイン半導体素子１１ごとのゲート閾値電圧Ｖｔｈのばらつきを抑制することができ、半導体回路装置１００のゲート電圧Ｖｇの電圧波形１３３が振動しにくいことが確認された。その理由は、実施例においては、ゲート配線１９（配線９６，９６’：図６，１０参照）の長さが従来例の配線２３４（図２１参照）の長さよりも短く、かつ並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分やリアクタンス成分が略均一になっているからであると推測される。
これによって、実施例の各メイン半導体素子１１でターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりをほぼ同じにすることができ、各メイン半導体素子１１とドレイン配線１８との接続点１００ａ～１００ｄ（図１０参照）でのドレイン電位を略同じにすることができることが確認された。これによって、実施例（半導体回路装置１００）のドレイン・ソース間電圧Ｖｄｓの電圧波形１３２を振動しにくくすることができ
、ターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１３１の振動を抑制することができることが確認された。
一方、図２０に示す結果から、従来例（半導体回路装置２００）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１４２、およびゲート電圧Ｖｇの電圧波形１４３ともに振動することが確認された。従来例では、配線２３４の抵抗成分やリアクタンス成分が悪影響して、各半導体チップ２１０に作製されたメイン半導体素子ごとのゲート閾値電圧Ｖｔｈがばらついて、当該メイン半導体素子ごとのドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくることで、従来例全体のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２が振動しやすいからである。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体やシリコンを半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、実装基板上に複数（２つ以上）の半導体チップが実装され、これら複数の半導体チップにそれぞれ作製された同じ電流能力の半導体装置を並列接続した半導体回路装置に有用である。
１ 活性領域
１ａ メイン有効領域
１ｂ メイン無効領域
２ エッジ終端領域
１０，１０ａ，１０ｂ，１０ｃ 半導体チップ
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
１５，９４ａ，９４ａ’，９４ｂ，９４ｂ’ 抵抗体
１６ ゲート抵抗
１７ ソース配線
１８ ドレイン配線
１９ ゲート配線
２０ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ アノードパッド（電極パッド）
２３ｂ カソードパッド（電極パッド）
３１ ｎ+型出発基板
３２ ｎ-型ドリフト領域
３２ａ ｎ-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ ｐ型ベース領域
３５ａ，３５ｂ ｎ+型ソース領域
３６ａ，３６ｂ ｐ++型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，７５ 層間絶縁膜
４０ａ，４０ｂ，７５ａ，７５ｂ コンタクトホール
４１ａ，４１ｂ，４１ｅ ＮｉＳｉ膜
４２ａ，４２ｂ，４２ｅ 第１ＴｉＮ膜
４３ａ，４３ｂ，４３ｅ 第１Ｔｉ膜
４４ａ，４４ｂ，４４ｅ 第２ＴｉＮ膜
４５ａ，４５ｂ，４５ｅ 第２Ｔｉ膜
４６ａ，４６ｂ，４６ｅ バリアメタル
４７ａ～４７ｅ めっき膜
４８ａ～４８ｅ 端子ピン
４９ａ～４９ｃ，４９ｅ 第１保護膜
５０ａ～５０ｃ，５０ｅ 第２保護膜
５１ ドレイン電極
６１ａ，６１ｂ，６２ａ，６２ｂ，１０１，１０３ ｐ+型領域
７１ ｎ-型炭化珪素層
７１ａ ｎ-型炭化珪素層の厚さを増した部分
７２ ｐ型炭化珪素層
７３ ｐ型ポリシリコン層
７４ ｎ型ポリシリコン層
８０ 絶縁基板
８１ 絶縁板
８２ 銅板
８３ 放熱板
８４，８５ はんだ層
８６，８６ａ，８７ インプラントピン
８６’，８７’ ワイヤー
８８ａ，８８ｂ 外部電極用端子
８９ 封止材
９０ プリント基板
９１ａ ソースパッド
９１ｂ，９１ｂ’ ゲートパッド
９２，９２’ ＯＣパッド
９３ａ，９３ａ’ アノードパッド
９３ｂ，９３ｂ’ カソードパッド
９５ａ，９５ａ’，９５ｂ，９５ｂ’，９６，９６’ 配線
１００ 半導体回路装置
１００ａ～１００ｂ 接続点
１０２，１０４ ｎ型領域
ＧＮＤ 接地点
ｄ１ ｐ+型領域の深さ
ｄ２ 互いに隣り合うｐ+型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ
ｔ２ ｎ-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
Ｘ 半導体チップのおもて面に平行な方向（第１方向）
Ｙ 半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向

Claims (3)

  1. シリコンよりもバンドギャップの広い半導体からなる複数の半導体チップと、
    複数の前記半導体チップのそれぞれに設けられた複数の半導体素子と、
    複数の前記半導体チップのそれぞれにおいて、おもて面に互いに離れて配置され、それぞれ異なる前記半導体素子に電気的に接続された複数の電極パッドと、
    複数の前記半導体チップが互いに離れて接合された第１基板と、
    複数の前記半導体チップ間において、前記半導体素子の同じ部分に接続される前記電極パッド同士を並列接続する金属部材と、
    を備え、
    複数の前記半導体チップのうち、少なくとも１つの前記半導体チップの前記電極パッドのレイアウトは残りの前記半導体チップの前記電極パッドのレイアウトと異なっており、
    前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方が均一になる所定のレイアウトに、前記半導体チップのおもて面の前記電極パッドのレイアウトと、前記第１基板の上の複数の前記半導体チップのレイアウトと、が設定され、
    前記金属部材を介して並列接続された前記電極パッドを前記第１基板の上に均等な距離で配置することで、前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方を均一にし、
    前記金属部材は金属ワイヤーであることを特徴とする半導体回路装置。
  2. シリコンよりもバンドギャップの広い半導体からなる複数の半導体チップと、
    複数の前記半導体チップのそれぞれに設けられた複数の半導体素子と、
    複数の前記半導体チップのそれぞれにおいて、おもて面に互いに離れて配置され、それぞれ異なる前記半導体素子に電気的に接続された複数の電極パッドと、
    複数の前記半導体チップが互いに離れて接合された第１基板と、
    複数の前記半導体チップ間において、前記半導体素子の同じ部分に接続された前記電極パッド同士を並列接続する金属部材と、
    を備え、
    複数の前記半導体チップのうち、少なくとも１つの前記半導体チップの前記電極パッドのレイアウトは残りの前記半導体チップの前記電極パッドのレイアウトと異なっており、
    前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方が均一になる所定のレイアウトに、前記半導体チップのおもて面の前記電極パッドのレイアウトと、前記第１基板の上の複数の前記半導体チップのレイアウトと、が設定され、
    前記金属部材は、
    前記電極パッドの電位を取り出す端子ピンと、
    複数の前記半導体チップのおもて面に対向して配置された第２基板に形成された金属配線と、であり、
    複数の前記半導体チップ間において前記半導体素子の同じ部分にそれぞれ接続された前記電極パッドにそれぞれ異なる前記端子ピンが接合され、当該異なる前記端子ピンが前記金属配線を介して接続され、
    同じ前記電極パッドに複数の前記端子ピンが接合され、
    同じ前記電極パッドに接合された複数の前記端子ピンのうちの一部の前記端子ピンは、一部を折り曲げてなるリアクタンス成分が付加されていることを特徴とする半導体回路装置。
  3. 前記第２基板に形成され、前記金属配線に電気的に接続された抵抗体をさらに備えることを特徴とする請求項２に記載の半導体回路装置。
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