WO2021161681A1 - 半導体回路装置 - Google Patents

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保幸 星
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富士電機株式会社
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    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a semiconductor circuit device.
  • inverter devices uninterruptible power supplies
  • machine tools industrial robots
  • railway systems railway vehicles
  • HV Battery Electric Vehicle
  • electric vehicles BEV: Battery Electric
  • a power module or an intelligent power module is used for the Vehicle) and the like.
  • a power module is an integrated circuit (IC: Integrated Circuit) in which a plurality of electronic components and electronic circuits including a power semiconductor device are integrated on the same insulating substrate.
  • An IPM is an IC in which a power semiconductor device and a drive / protection circuit of the power semiconductor device are integrated on the same insulating substrate.
  • a power semiconductor device is a semiconductor device for power control that controls a high voltage or a large current to perform power conversion (converting a physical quantity such as voltage, current, frequency, etc. into another physical quantity), rectification, or the like.
  • the power semiconductor device includes, for example, an insulating gate having a three-layer structure of a bipolar transistor, an IGBT (Insulated Gate Bipolar Transistor: an insulated gate bipolar transistor), and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor: metal-oxide film-semiconductor).
  • an IGBT Insulated Gate Bipolar Transistor: an insulated gate bipolar transistor
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor: metal-oxide film-semiconductor
  • bipolar transistors and IGBTs have a higher current density than MOSFETs and can increase the current, but they cannot be switched at high speed.
  • the bipolar transistor is limited to use at a switching frequency of about several kHz
  • the IGBT is limited to use at a switching frequency of about several tens of kHz.
  • MOSFETs have a lower current density than bipolar transistors and IGBTs, making it difficult to increase the current, but they can perform high-speed switching operations up to about several MHz.
  • Silicon (Si) is used as a constituent material for power semiconductor devices.
  • Si silicon
  • IGBTs and MOSFETs efforts have been made to improve IGBTs and MOSFETs, and development is now progressing to near the material limit.
  • semiconductor materials that can replace silicon are being studied from the perspective of power semiconductor devices, and silicon carbide is a semiconductor material that can manufacture (manufacture) next-generation power semiconductor devices with excellent low-on-voltage, high-speed characteristics, and high-temperature characteristics. (SiC) is attracting attention.
  • Silicon carbide is a chemically stable semiconductor material, has a wide bandgap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures. Further, since silicon carbide has a maximum electric field strength that is an order of magnitude higher than that of silicon, it is expected as a semiconductor material capable of sufficiently reducing the on-resistance. Such features of silicon carbide include not only silicon carbide but also all semiconductors having a bandgap wider than that of silicon (hereinafter referred to as wide bandgap semiconductors).
  • the element structure of the power semiconductor device is formed on the side wall of the gate trench as compared with the case where the channel (inverted layer) is formed along the front surface of the semiconductor chip. It is advantageous in terms of cost to have a trench gate structure in which channels are formed along the direction perpendicular to the front surface of the semiconductor chip. The reason is that the trench gate structure can increase the unit cell (constituent unit of the element) density per unit area, so that the current density per unit area can be increased.
  • a high-performance unit such as a current sense unit, a temperature sense unit, and an overvoltage protection unit is used as a circuit unit for protecting and controlling the main semiconductor element.
  • a power semiconductor device with improved reliability has been proposed by adopting a high-performance structure in which the above are arranged.
  • FIG. 21 is a plan view schematically showing a layout of a conventional semiconductor circuit device as viewed from the front surface side of an insulating substrate.
  • FIG. 22 is a cross-sectional view schematically showing the structure of a conventional semiconductor circuit device.
  • FIG. 22 shows the cross-sectional structure of the semiconductor circuit device 200 of FIG.
  • the conventional semiconductor circuit device 200 shown in FIGS. 21 and 22 includes a semiconductor chip 210, an insulating substrate 220, a printed circuit board 230, and terminals 228a and 228b for external electrodes.
  • the insulating substrate 220 is formed by joining a copper (Cu) plate 222 and a heat radiating plate 223 to both main surfaces of the insulating plate 221.
  • a plurality of semiconductor chips 210 are mounted on the copper plate 222 of the insulating substrate 220.
  • a vertical MOSFET which is a main semiconductor element, and a current sense unit and a temperature sense unit, which are high-performance units, are manufactured in the semiconductor chip 210.
  • All semiconductor chips 210 have the same configuration and are provided with a plurality of electrode pads on the front surface with the same layout.
  • the electrode pads on the front surface of the semiconductor chip 210 are the electrode pads of the main semiconductor element (source pad 211a and gate pad 211b), the electrode pad of the current sense portion (hereinafter referred to as OC pad) 212, and the electrode of the temperature sense portion.
  • the pads (anode pad 213a and cathode pad 213b), and the electrode pads on the back surface are the main semiconductor element and the drain pad (not shown) of the current sense portion.
  • the layout of the electrode pads on the front surface of the semiconductor chip 210 viewed from the front surface (main surface on the copper plate 222 side) of the insulating substrate 220 is the layout of all the semiconductors (four in this case) mounted on the insulating substrate 220.
  • chip 210 For example, the gate pad 211b, the OC pad 212, the anode pad 213a, and the cathode pad 213b are arranged in a row along one side of a substantially rectangular planar semiconductor chip 210.
  • the source pad 211a covers most of the front surface of the semiconductor chip 210 and faces all other electrode pads 211b, 212, 213a, 213b.
  • a plurality of semiconductor chips 210 are arranged in a line at equal intervals.
  • the same metal pattern formed by a plurality of electrode pads on the front surface of one semiconductor chip 210 in one direction in which a plurality of semiconductor chips 210 are lined up is the same metal pattern of the semiconductor chip 210.
  • the orientation of all semiconductor chips 210 is unified so that the number of semiconductor chips 210 is regularly and repeatedly arranged.
  • a plurality of implant pins (conductive posts) 226 are bonded to the source pad 211a via a solder layer 225.
  • implant pins (conductive posts) 227 are bonded to the gate pad 211b, the OC pad 212, the anode pad 213a, and the cathode pad 213b.
  • the implant pins 226 and 227 penetrate the printed circuit board 230 facing the front surface of the semiconductor chip 210, and form a predetermined electrode pad formed on the main surface opposite to the semiconductor chip 210 side of the printed circuit board 230. They are either directly joined or electrically connected via a circuit pattern (not shown).
  • each source pad 211a of all semiconductor chips 210 is electrically connected to one source pad 231a of the printed circuit board 230 via the implant pin 226.
  • the gate pad 211b, OC pad 212, anode pad 213a and cathode pad 213b of the semiconductor chip 210 are attached to the gate pad 231b, OC pad 232, anode pad 233a and cathode pad 233b of the printed circuit board 230 via different implant pins 227, respectively. It is electrically connected.
  • the source pad 231a of the printed circuit board 230 is arranged at a position facing each source pad 211a of all the semiconductor chips 210, for example, on the printed circuit board 230.
  • the gate pad 231b, OC pad 232, anode pad 233a, and cathode pad 233b of the printed circuit board 230 are arranged for each semiconductor chip 210 mounted on the insulating substrate 220, and the semiconductor chip 210 to which the printed circuit board 230 is connected, for example, is arranged. It is placed at a position facing the.
  • the source pads 211a and 231a, the gate pads 211b and 231b, the OC pads 212 and 232, the anode pads 213a and 233a and the cathode pads 213b and 233b are designated as S, G, OC, A and K, respectively. Illustrated in shape. Further, in order to clarify the arrangement of the semiconductor chip 210, the portion of the printed circuit board 230 where the source pad 231a is arranged is shown on the upper side of the semiconductor chip 210, and the portion where the electrode pads other than the source pad 231a are arranged is the semiconductor chip. Shown below 210.
  • the gate pads 231b of the printed circuit board 230 are electrically connected to each other via wiring 234.
  • the source pads 211a on the front surface of the plurality of semiconductor chips 210 are electrically connected to the source pads 231a of the printed circuit board 230 by the implant pins 226, and the drain pads on the back surface are joined to the copper plate 222 of the insulating substrate 220 described later.
  • the main semiconductor elements (MOSFETs) of the semiconductor devices manufactured in each of the plurality of semiconductor chips 210 are connected in parallel.
  • One end of the external electrode terminal 228a is joined to the copper plate 222 on the front surface of the insulating substrate 220.
  • the electrode pad on the back surface of the semiconductor chip 210 is joined to the copper plate 222 on the front surface of the insulating substrate 220 via the solder layer 224, and is electrically connected to the external electrode terminal 228a via the copper plate 222.
  • One end of the external electrode terminal 228b is joined to a circuit pattern (not shown) of the printed circuit board 230. The other ends of the external electrode terminals 228a and 228b project outward from the sealing material 229 described later.
  • the insulating substrate 220, the semiconductor chip 210, the implant pins 226, 227, the printed circuit board 230, and the terminals 228a and 228b for the external electrodes are sealed by the sealing material 229.
  • the heat radiating plate 223 of the insulating substrate 220 is joined to a cooler (not shown) via a heat conductive paste.
  • the heat generated in the circuit pattern of the semiconductor chip 210 or the printed circuit board 230 is conducted from the insulating substrate 220 to the cooler to dissipate heat, and the semiconductor chip 210 or the printed circuit board 230 is cooled.
  • Reference numeral 235 is a control unit that controls a high-performance unit.
  • Patent Documents 1 and 2 disclose a semiconductor module in which a plurality of semiconductor chips are mounted side by side in a row on an insulating substrate, and semiconductor devices manufactured on the plurality of semiconductor chips are connected in parallel (for example,). See Patent Documents 1 and 2 below.).
  • Patent Document 1 discloses that MOSFETs manufactured on a plurality of semiconductor chips using silicon carbide as a semiconductor material are connected in parallel via implant pins.
  • Patent Document 2 discloses that each semiconductor chip is provided with a plurality of electrode pads.
  • the resistance (R: Resistance) component and reactance (L: reactance) of the wiring 234 have an adverse effect, and the gate voltage Vg for each MOSFET manufactured in each semiconductor chip 210.
  • the voltage waveform 143 of the above vibrates, and the gate threshold voltage Vth fluctuates.
  • the rise of the voltage waveform of the drain-source voltage Vds at the time of turn-off differs for each MOSFET.
  • the rise of the voltage waveform of the drain-source voltage Vds at turn-off differs for each MOSFET manufactured on each semiconductor chip 210, so that the voltage waveform 142 of the drain-source voltage Vds at turn-off of the semiconductor circuit device 200 Is easy to vibrate.
  • the current waveform 141 of the drain-source current Ids at the time of turn-off of the semiconductor circuit device 200 also tends to vibrate (see FIG. 20 described later).
  • the MOSFET can perform higher-speed switching operation, so that it is more susceptible to the adverse effects of wiring 234, and the drain-source voltage Vds at turn-off for each MOSFET manufactured in each semiconductor chip 210.
  • the variation of the rising edge of the voltage waveform 142 of is further increased. Therefore, the vibration of the current waveform 141 of the drain-source current Ids of the semiconductor circuit device 200 becomes even larger.
  • the vibration of the current waveform 141 of the drain-source current Ids of the semiconductor circuit device 200 causes the semiconductor circuit device 200 to malfunction, and in the worst case, the semiconductor circuit device 200 is destroyed, and the reliability of the semiconductor circuit device 200 is lowered. ..
  • the present invention is a semiconductor circuit device in which semiconductor devices manufactured on a plurality of semiconductor chips are connected in parallel in order to solve the above-mentioned problems of the prior art, and is a semiconductor circuit device capable of suppressing vibration of a current waveform.
  • the purpose is to provide.
  • the semiconductor circuit device includes a semiconductor chip, an electrode pad, a first substrate and a metal member, and has the following features.
  • the semiconductor chip is made of a semiconductor having a bandgap wider than that of silicon.
  • the semiconductor chip is provided with a plurality of semiconductor elements.
  • a plurality of the electrode pads are provided on the front surface of the semiconductor chip apart from each other, and are electrically connected to different semiconductor elements.
  • a plurality of the semiconductor chips are bonded to the first substrate apart from each other.
  • the metal member connects the electrode pads connected to the same portion of the semiconductor element in parallel between the plurality of semiconductor chips.
  • the layout of the electrode pads of at least one of the semiconductor chips is different from the layout of the electrode pads of the remaining semiconductor chips.
  • the layout of the plurality of semiconductor chips on the first substrate is set.
  • the metal members are arranged by arranging the electrode pads connected in parallel via the metal members on the first substrate at equal distances. It is characterized in that the resistance component and / or the resistance component between the electrode pads connected in parallel via the electrode pads are made uniform.
  • the semiconductor circuit device is characterized in that, in the above-described invention, the metal member is a metal wire.
  • the metal member is arranged so as to face the terminal pin for taking out the potential of the electrode pad and the front surface of the plurality of semiconductor chips.
  • the semiconductor circuit device is characterized in that, in the above-described invention, it further includes a resistor formed on the second substrate and electrically connected to the metal wiring.
  • a plurality of the terminal pins are joined to the same electrode pad.
  • a part of the terminal pins of the plurality of terminal pins joined to the same electrode pad is characterized in that a reactance component formed by bending a part thereof is added.
  • the semiconductor circuit device at the time of turn-off of the semiconductor circuit device, it is possible to suppress the variation of the gate threshold voltage for each main semiconductor element manufactured on each semiconductor chip, and the voltage waveform of the gate voltage of the semiconductor circuit device vibrates. It can be made difficult. As a result, the rise of the voltage waveform of the drain-source voltage at turn-off can be made almost the same in the main semiconductor element of each semiconductor chip, and the voltage waveform of the drain-source voltage of the semiconductor circuit device is less likely to vibrate. be able to.
  • the semiconductor circuit device According to the semiconductor circuit device according to the present invention, it is possible to suppress the vibration of the current waveform at the time of turn-off of the semiconductor circuit device in which the semiconductor devices manufactured in each of a plurality of semiconductor chips are connected in parallel.
  • FIG. 1 is a plan view showing an example of a layout in which a semiconductor chip mounted on an insulating substrate of the semiconductor circuit device according to the first embodiment is viewed from the front surface side.
  • FIG. 2 is a plan view showing an example of a layout in which a semiconductor chip mounted on an insulating substrate of the semiconductor circuit device according to the first embodiment is viewed from the front surface side.
  • FIG. 3 is a plan view showing an example of a layout in which the semiconductor chip mounted on the insulating substrate of the semiconductor circuit device according to the first embodiment is viewed from the front surface side.
  • FIG. 4 is a cross-sectional view showing a cross-sectional structure of the active region of FIG.
  • FIG. 5 is a cross-sectional view showing a cross-sectional structure of the active region of FIG.
  • FIG. 6 is a plan view schematically showing an example of a layout of the semiconductor circuit device according to the first embodiment as viewed from the front surface side of the insulating substrate.
  • FIG. 7 is a plan view schematically showing an example of a layout of the semiconductor circuit device according to the first embodiment as viewed from the front surface side of the insulating substrate.
  • FIG. 8 is a plan view schematically showing an example of a layout of the semiconductor circuit device according to the first embodiment as viewed from the front surface side of the insulating substrate.
  • FIG. 9 is a cross-sectional view schematically showing the structure of the semiconductor circuit device according to the first embodiment.
  • FIG. 10 is a circuit diagram showing an equivalent circuit of the semiconductor circuit device according to the first embodiment.
  • FIG. 11 is a cross-sectional view showing a state in which a semiconductor chip mounted on the insulating substrate of the semiconductor circuit device according to the first embodiment is in the process of being manufactured.
  • FIG. 12 is a cross-sectional view showing a state in which a semiconductor chip mounted on the insulating substrate of the semiconductor circuit device according to the first embodiment is in the process of being manufactured.
  • FIG. 13 is a cross-sectional view showing a state in which a semiconductor chip mounted on the insulating substrate of the semiconductor circuit device according to the first embodiment is in the process of being manufactured.
  • FIG. 14 is a cross-sectional view showing a state in which a semiconductor chip mounted on an insulating substrate of the semiconductor circuit device according to the first embodiment is being manufactured.
  • FIG. 15 is a cross-sectional view showing a state in which a semiconductor chip mounted on an insulating substrate of the semiconductor circuit device according to the first embodiment is being manufactured.
  • FIG. 16 is a cross-sectional view showing a state in which a semiconductor chip mounted on an insulating substrate of the semiconductor circuit device according to the first embodiment is being manufactured.
  • FIG. 17 is a plan view showing an example of a layout in which the semiconductor chip mounted on the insulating substrate of the semiconductor circuit device according to the second embodiment is viewed from the front surface side.
  • FIG. 18 is a plan view showing an example of a layout in which the semiconductor chip mounted on the insulating substrate of the semiconductor circuit device according to the second embodiment is viewed from the front surface side.
  • FIG. 19 is a characteristic diagram showing a voltage waveform and a current waveform at the time of turn-off of the embodiment.
  • FIG. 20 is a characteristic diagram showing a voltage waveform and a current waveform at the time of turn-off of the conventional example.
  • FIG. 21 is a plan view schematically showing a layout of a conventional semiconductor circuit device as viewed from the front surface side of an insulating substrate.
  • FIG. 22 is a cross-sectional view schematically showing the structure of a conventional semiconductor circuit device.
  • the semiconductor circuit device according to the first embodiment is a power module or IPM configured by using a semiconductor having a bandgap wider than that of silicon (Si) (wide bandgap semiconductor) as a semiconductor material.
  • the structure of the semiconductor circuit device according to the first embodiment will be described by taking, for example, silicon carbide (SiC) as the wide bandgap semiconductor as an example.
  • SiC silicon carbide
  • 1 to 3 are plan views showing an example of a layout of a semiconductor chip mounted on an insulating substrate of the semiconductor circuit device according to the first embodiment as viewed from the front surface side.
  • the semiconductor chips 10 (10a to 10c) shown in FIGS. 1 to 3 have different layouts of the plurality of electrode pads 21a, 21b, 22, 23a, and 23b on the front surface.
  • a semiconductor device 20 having a main semiconductor element 11 and one or more circuit units for protecting and controlling the main semiconductor element 11 is manufactured in an active region 1.
  • the main semiconductor element 11 is a vertical MOSFET that performs the main operation of the semiconductor device 20, and is composed of a plurality of unit cells (functional units of the element) connected in parallel to each other by a source pad 21a described later.
  • the main semiconductor element 11 is arranged in the effective region (hereinafter referred to as the main effective region) 1a of the active region 1.
  • the main effective region 1a is a region in which the main current of the main semiconductor element 11 flows when the main semiconductor element 11 is turned on.
  • the main effective region 1a has, for example, a substantially rectangular planar shape and occupies most of the surface area of the active region 1.
  • the circuit unit for protecting and controlling the main semiconductor element 11 is, for example, a high-performance unit such as a current sense unit 12, a temperature sense unit 13, an overvoltage protection unit (not shown), and an arithmetic circuit unit (not shown). It is arranged in the main invalid region 1b of the active region 1.
  • the main invalid region 1b is an region in which the unit cell of the main semiconductor element 11 is not arranged, and does not function as the main semiconductor element 11.
  • the main invalid region 1b has, for example, a substantially rectangular planar shape, and is arranged between the main effective region 1a and the edge termination region 2.
  • the edge termination region 2 is a region between the active region 1 and the end portion of the semiconductor chip 10, surrounds the active region 1 and relaxes the electric field on the front surface side of the semiconductor chip 10 to maintain the withstand voltage. do.
  • a pressure resistant structure such as a field limiting ring (FLR: Field Limiting Ring) or a junction termination (JTE: Junction Termination Extension) structure is arranged.
  • the withstand voltage is the limit voltage at which the element does not malfunction or break.
  • the source pad (electrode pad) 21a of the main semiconductor element 11 is arranged on the front surface of the semiconductor chip 10 in the main effective region 1a.
  • the main semiconductor element 11 has a larger current capacity than other circuit units. Therefore, the source pad 21a of the main semiconductor element 11 has substantially the same planar shape as the main effective region 1a, and covers almost the entire surface of the main effective region 1a.
  • the source pad 21a of the main semiconductor element 11 is arranged apart from the electrode pads other than the source pad 21a.
  • the electrode pads other than the source pad 21a are arranged apart from each other on the front surface of the semiconductor chip 10 in the main invalid region 1b.
  • the electrode pads other than the source pad 21a are the gate pad 21b of the main semiconductor element 11, the electrode pad (OC pad (second source pad)) 22 of the current sense unit 12, and the electrode pad (anode pad and cathode) of the temperature sense unit 13.
  • the electrode pads other than the source pad 21a have, for example, a substantially rectangular planar shape, and have a surface area required for joining the terminal pins (metal members) 48b to 48e and the bonding wire (not shown) described later.
  • the layout of the electrode pads other than the source pad 21a is determined according to the overall layout of all the semiconductor chips 10 mounted on the insulating substrate 80 (see FIGS. 8 and 9) as described later.
  • the electrode pads other than the source pad 21a may be arranged in a row along one side of a substantially rectangular boundary between the main invalid region 1b and the edge termination region 2, for example (FIGS. 1 and 2).
  • the electrode pads other than the source pad 21a may be arranged in an L shape along two sides sharing one vertex of a substantially rectangular boundary between the main invalid region 1b and the edge termination region 2 (FIG. 3).
  • the planar shapes of the main effective region 1a and the main invalid region 1b can be set according to the layout of the electrode pads other than the source pad 21a.
  • the source pad 21a, the gate pad 21b, the OC pad 22, the anode pad 23a and the cathode pad 23b are illustrated in a rectangular shape with S, G, OC, A and K, respectively (FIGS. 6 to 6). The same applies to 8).
  • the current sense unit 12 operates under the same conditions as the main semiconductor element 11 and has a function of detecting an overcurrent (OC: Over Current) flowing through the main semiconductor element 11.
  • the current sense unit 12 is arranged apart from the main semiconductor element 11.
  • the current sense unit 12 is a vertical type in which the number of unit cells having the same configuration as that of the main semiconductor element 11 is smaller (for example, about 10) than the number of unit cells of the main semiconductor element 11 (for example, about 1,000 or more). It is a MOSFET and has a smaller surface area than the main semiconductor element 11.
  • the unit cell of the current sense unit 12 is arranged in a part of the region covered by the OC pad 22 (hereinafter referred to as a sense effective region: hatched portion) 12a of the semiconductor chip 10.
  • the unit cells of the current sense unit 12 are arranged adjacent to each other in the direction parallel to the front surface of the semiconductor chip 10.
  • the direction in which the unit cells of the current sense unit 12 are adjacent to each other is the same as the direction in which the unit cells of the main semiconductor element 11 are adjacent to each other, for example.
  • the unit cells of the current sense unit 12 are connected in parallel to each other by the OC pad 22.
  • the region excluding the sense effective region 12a is the sense invalid region 12b that does not function as the current sense unit 12.
  • the unit cell of the current sense unit 12 is not arranged in the sense invalid region 12b.
  • a p-type base region 34b extends from the sense effective region 12a to the surface region of the front surface of the semiconductor chip 10 in almost the entire region of the main invalid region 1b excluding the sense effective region 12a. Exists.
  • the temperature sense unit 13 has a function of detecting the temperature of the main semiconductor element 11 by utilizing the temperature characteristics of the diode.
  • the temperature sense unit 13 is arranged directly below the anode pad 23a and the cathode pad 23b.
  • the temperature sense unit 13 may be, for example, a polysilicon diode composed of a polysilicon (poly-Si) layer provided on the interlayer insulating film 40 on the front surface of the semiconductor chip 10, or the semiconductor chip. It may be a diffusion diode formed by a pn junction of a p-type region and an n-type region formed inside the 10.
  • the overvoltage protection unit (not shown) is a diode that protects the main semiconductor element 11 from overvoltage (OV: Over Voltage) such as a surge.
  • the current sense unit 12, the temperature sense unit 13, and the overvoltage protection unit are controlled by the arithmetic circuit unit.
  • the main semiconductor element 11 is controlled based on the output signals of the current sense unit 12, the temperature sense unit 13, and the overvoltage protection unit.
  • the arithmetic circuit unit is composed of a plurality of semiconductor elements such as a CMOS (Complementary MOS) circuit.
  • FIG. 4 shows the cross-sectional structures of the main effective region 1a, the sense effective region 12a, and the temperature sense unit 13 (cross-sectional structures in the cutting lines X1-X2, cutting lines X3-X4, and cutting lines Y1-Y2 in FIG. 1).
  • FIG. 5 shows the cross-sectional structures of the main effective region 1a, the sense invalid region 12b, and the gate pad portion 14 (cross-sectional structures at the cutting lines X1-X2-X3 and the cutting lines Y2-Y3 in FIG. 1).
  • FIGS. 4 and 5 show only a part of the unit cells in the main effective region 1a and the sense effective region 12a, respectively, but the unit cells in the main effective region 1a and the sense effective region 12a all have the same structure.
  • 4 and 5 show the structure of the active region 1 of FIG. 1, but the structures of the active regions 1 of FIGS. 1 to 3 are all the same except that the layout of the electrode pads on the front surface of the semiconductor chip 10 is different. Is. Therefore, the main effective region 1a, the sense effective region 12a, the sense invalid region 12b, the temperature sense portion 13, and the gate pad portion 14 in FIGS. 2 and 3 are the same as those in FIGS. 4 and 5.
  • the main semiconductor element 11 is a vertical MOSFET having a MOS gate (insulated gate having a three-layer structure of metal-oxide film-semiconductor) on the front surface side of the semiconductor chip 10 in the main effective region 1a.
  • MOS gate insulated gate having a three-layer structure of metal-oxide film-semiconductor
  • the main semiconductor element 11 and the circuit unit that protects and controls the main semiconductor element 11 have the same configuration using a pin-shaped wiring member (implant pin (conductive post): terminal pins 48a to 48e described later).
  • a wiring structure using a wire may be used instead of the pin-shaped wiring member.
  • the semiconductor chip 10 is formed by epitaxially growing silicon carbide layers 71 and 72, which form an n- type drift region 32 and a p-type base region 34a, on the front surface of an n + type starting substrate 31 made of silicon carbide.
  • the main surface of the semiconductor chip 10 on the silicon carbide layer 71 side is the front surface, and the main surface on the n + type starting substrate 31 side is the back surface.
  • the main semiconductor element 11 is a general MOS gate composed of a p-type base region 34a, an n + -type source region 35a, a trench 37a, a gate insulating film 38a, and a gate electrode 39a on the front surface side of the semiconductor chip 10.
  • the trench 37a penetrates the p-type silicon carbide layer 72 in the depth direction Z from the front surface (surface of the p-type silicon carbide layer 72) of the semiconductor chip 10 and reaches the n- type silicon carbide layer 71.
  • the trench 37a may be arranged in a stripe shape extending in a direction parallel to the front surface of the semiconductor chip 10, or may be arranged in a matrix shape when viewed from the front surface side of the semiconductor chip 10. May be good.
  • FIGS. 4 and 5 show, for example, a trench 37a extending in a stripe shape in the first direction X in which the electrode pads 21b, 23a, 23b, 22 (see FIG. 1) are lined up.
  • a gate electrode 39a is provided inside the trench 37a via a gate insulating film 38a.
  • a p-type base region 34a, an n + -type source region 35a, and a p ++- type contact region 36a are selectively provided on the surface region of the front surface of the semiconductor chip 10 between the trenches 37a adjacent to each other. ..
  • the n + type source region 35a and the p ++ type contact region 36a are provided between the front surface of the semiconductor chip 10 and the p-type base region 34a in contact with the p-type base region 34a.
  • the n + type source region 35a is in contact with the gate insulating film 38a on the side wall of the trench 37a.
  • the p ++ type contact region 36a is provided farther from the trench 37a than the n + type source region 35a.
  • the p ++ type contact region 36a may not be provided.
  • the p-type base region 34a instead of the p ++ type contact region 36a, the p-type base region 34a reaches the front surface of the semiconductor chip 10 and is parallel to the front surface of the semiconductor chip 10 and orthogonal to the first direction X. It touches the n + type source region 35a in the second direction Y.
  • n + type starting substrate 31 Inside the semiconductor chip 10, between the p-type base region 34a and the n + type drain region (n + type starting substrate 31), the p-type base region 34a and the n + type starting substrate 31 are in contact with each other, and the n - type is formed.
  • a drift region 32 is provided.
  • An n-type current diffusion region 33a may be provided between the p-type base region 34a and the n -type drift region 32 in contact with these regions.
  • the n-type current diffusion region 33a is a so-called current diffusion layer (Curent Spreading Layer: CSL) that reduces the spread resistance of carriers.
  • CSL Current Spreading Layer
  • first and second p + type regions 61a and 62a for relaxing the electric field applied to the bottom surface of the trench 37a are provided at positions closer to the n + type drain region than the p type base region 34a. You may.
  • the first p + type region 61a is provided apart from the p type base region 34a and faces the bottom surface of the trench 37a in the depth direction Z.
  • the second p + type region 62a is provided between the trenches 37a adjacent to each other , apart from the first p + type region 61a and the trench 37a, and is in contact with the p type base region 34a.
  • the interlayer insulating film 40 is provided on the entire front surface of the semiconductor chip 10 and covers the gate electrode 39a. All the gate electrodes 39a of the main semiconductor element 11 are electrically connected to the gate pad 21b (see FIG. 1) via a gate runner (not shown) at a portion (not shown).
  • the gate runner is provided on the front surface of the semiconductor chip 10 via an interlayer insulating film 40 in the edge termination region 2 (see FIGS. 1 to 3), and is formed of a gate polysilicon layer surrounding the active region 1. ing.
  • a first contact hole 40a that penetrates the interlayer insulating film 40 in the depth direction Z and reaches the semiconductor chip 10 is provided.
  • the n + type source region 35a and the p ++ type contact region 36a of the main semiconductor element 11 are exposed in the first contact hole 40a.
  • a nickel silicide (NiSi, Ni 2 Si or thermally stable NiSi 2: hereinafter, collectively and NiSi in) film 41a is provided Has been done.
  • the NiSi film 41a is in ohmic contact with the semiconductor chip 10 inside the first contact hole 40a and is electrically connected to the n + type source region 35a and the p ++ type contact region 36a.
  • the p type base region 34a is exposed to the first contact hole 40a instead of the p ++ type contact region 36a and is electrically connected to the NiSi film 41a. ..
  • a barrier metal 46a is provided along the surfaces of the interlayer insulating film 40 and the NiSi film 41a on the entire surface of the interlayer insulating film 40 and the NiSi film 41a in the main effective region 1a.
  • the barrier metal 46a has a function of preventing mutual reaction between each metal film of the barrier metal 46a or between regions facing each other across the barrier metal 46a.
  • the barrier metal 46a may have, for example, a laminated structure in which a first titanium nitride (TiN) film 42a, a first titanium (Ti) film 43a, a second TiN film 44a, and a second Ti film 45a are laminated in this order.
  • the first TiN film 42a covers the entire surface of the interlayer insulating film 40.
  • the first TiN film 42a is not provided on the front surface of the semiconductor chip 10 in the portion where the NiSi film 41a is formed.
  • the first Ti film 43a is provided on the surfaces of the first TiN film 42a and the NiSi film 41a.
  • the second TiN film 44a is provided on the surface of the first Ti film 43a.
  • the second Ti film 45a is provided on the surface of the second TiN film 44a.
  • the barrier metal is not provided in the temperature sense unit 13, for example.
  • the source pad 21a is provided on the entire surface of the second Ti film 45a and is electrically connected to the n + type source region 35a and the p-type base region 34a via the barrier metal 46a and the NiSi film 41a.
  • the source pad 21a may be, for example, an aluminum (Al) film, an aluminum-silicon (Al—Si) film, or an aluminum-silicon-copper (Al—Si—Cu) film having a thickness of about 5 ⁇ m.
  • the source pad 21a, the barrier metal 46a, and the NiSi film 41a function as source electrodes of the main semiconductor element 11.
  • One end of the terminal pin 48a is joined onto the source pad 21a via a plating film 47a and a solder layer (not shown).
  • the other end of the terminal pin 48a is directly joined to the source pad 91a (see FIGS. 6-9) on the printed circuit board (second substrate) 90 arranged so as to face the front surface of the semiconductor chip 10. Or they are electrically connected via a circuit pattern (not shown).
  • the other end of the terminal pin 48a is exposed to the outside of a case (not shown) on which the semiconductor chip 10 is mounted and is electrically connected to an external device (not shown).
  • the terminal pin 48a is a round bar-shaped (cylindrical) wiring member having a predetermined diameter.
  • the terminal pin 48a is solder-bonded to the plating film 47a in a state of standing substantially perpendicular to the front surface of the semiconductor chip 10.
  • the terminal pin 48a is an external connection terminal that takes out the potential of the source pad 21a to the outside, and is connected to an external ground potential (lowest potential).
  • the portion of the surface of the source pad 21a other than the plating film 47a is covered with the first protective film 49a.
  • the boundary between the plating film 47a and the first protective film 49a is covered with the second protective film 50a.
  • the first and second protective films 49a and 50a are, for example, polyimide films.
  • the drain electrode 51 is in ohmic contact with the entire back surface of the semiconductor chip 10 (the back surface of the n + type starting substrate 31).
  • a drain pad electrode pad: not shown
  • the drain pad is solder-bonded onto the copper plate 82 (see FIG. 9) of the insulating substrate 80, and at least a part of the drain pad is in contact with the base portion of the cooling fins (not shown) via the copper plate 82.
  • the semiconductor chip 10 is attached to both main surfaces. It has a double-sided cooling structure with a cooling structure. The heat generated in the semiconductor chip 10 is dissipated from the fin portion of the cooling fin via the copper plate 82 bonded to the drain pad on the back surface of the semiconductor chip 10, and the terminal pin 48a on the front surface of the semiconductor chip 10 is bonded. Heat is dissipated from the printed circuit board 90.
  • the current sense unit 12 has a p-type base region 34b, an n + type source region 35b, a p ++ type contact region 36b, a trench 37b, a gate insulating film 38b, and a gate electrode 39b having the same configuration as the corresponding parts of the main semiconductor element 11. And an interlayer insulating film 40 is provided. Each portion of the MOS gate of the current sense portion 12 is provided in the sense effective region 12a of the main invalid region 1b.
  • the p-type base region 34b is separated from the p-type base region 34a of the main semiconductor element 11 by the n- type region 32a of the surface region of the front surface of the semiconductor chip 10.
  • the p-type base region 34b extends from, for example, the sense effective region 12a to almost the entire area of the main invalid region 1b.
  • the current sense unit 12 may have an n-type current diffusion region 33b and first and second p + type regions 61b and 62b, similarly to the main semiconductor element 11.
  • the p ++ type contact region 36b may not be provided.
  • the gate electrode 39b is electrically connected to the gate pad 21b (see FIGS. 1 to 3) via a gate runner (not shown).
  • the gate electrode 39b is covered with an interlayer insulating film 40.
  • the interlayer insulating film 40 is provided with a second contact hole 40b that penetrates in the depth direction Z and reaches the semiconductor chip 10, and the n + type source region 35b and the p ++ type contact region 36b are exposed. Has been done. Similar to the main semiconductor element 11, a NiSi film 41b and a barrier metal 46b are provided on the front surface of the semiconductor chip 10 in the sense effective region 12a. Reference numerals 42b to 45b are a first TiN film, a first Ti film, a second TiN film, and a second Ti film, respectively, which constitute the barrier metal 46b.
  • the NiSi film 41b is in ohmic contact with the semiconductor chip 10 inside the second contact hole 40b and is electrically connected to the n + type source region 35b and the p ++ type contact region 36b.
  • the p type base region 34b is exposed to the second contact hole 40b instead of the p ++ type contact region 36b and is electrically connected to the NiSi film 41b. ..
  • the barrier metal 46b extends on the interlayer insulating film 40 in the sense invalid region 12b.
  • An OC pad 22 is provided on the entire surface of the barrier metal 46b apart from the source pad 21a.
  • the OC pad 22 is electrically connected to the n + type source region 35b and the p type base region 34b via the barrier metal 46b and the NiSi film 41b.
  • the OC pad 22 is made of the same material as the source pad 21a, and is formed at the same time as the source pad 21a.
  • the OC pad 22, the barrier metal 46b, and the NiSi film 41b function as source electrodes for the current sense unit 12.
  • the terminal pin 48b is joined to the OC pad 22 with the same wiring structure as that on the source pad 21a.
  • the terminal pin 48b is a round bar-shaped (cylindrical) wiring member having a diameter smaller than that of the terminal pin 48a.
  • the terminal pin 48b is, for example, an external connection terminal that takes out the potential of the OC pad 22 to the outside, and connects the OC pad 22 to the ground potential via an external resistor 15 (see FIG. 10).
  • Reference numerals 47b, 49b, and 50b are plating films and first and second protective films that form a wiring structure on the OC pad 22, respectively.
  • P-type base region 34b of the p-type base region 34a and the sense effective area 12a of the main effective area 1a is shown omitted n of the surface area of the semiconductor chip 10 - by type region, p-type region (not shown for element isolation ) Is separated.
  • the p-type region for element isolation is provided in a substantially rectangular shape surrounding the periphery of the active region 1 in the edge termination region 2, the parasitic diode to electrically isolate the active region 1 and the edge termination region 2 n - It is a floating p-type region formed by a pn junction with the type drift region 32.
  • the temperature sense unit 13 is, for example, a polysilicon diode formed by a pn junction between a p-type polysilicon layer 73, which is a p-type anode region, and an n-type polysilicon layer 74, which is an n-type cathode region (FIG. 4). ..
  • the p-type polysilicon layer 73 and the n-type polysilicon layer 74 are provided on the interlayer insulating film 40 in the main invalid region 1b.
  • the temperature sense unit 13 is electrically insulated from the semiconductor chip 10, the main semiconductor element 11, and the current sense unit 12 by the interlayer insulating film 40.
  • the anode pad 23a and the cathode pad 23b are in contact with the p-type polysilicon layer 73 and the n-type polysilicon layer 74 at the third and fourth contact holes 75a and 75b of the interlayer insulating film 75 covering them, respectively.
  • the anode pad 23a and the cathode pad 23b are made of the same material as the source pad 21a, and are formed at the same time as the source pad 21a, for example.
  • Terminal pins 48c and 48d are joined to the anode pad 23a and the cathode pad 23b, respectively, with the same wiring structure as that on the source pad 21a.
  • the terminal pins 48c and 48d are external connection terminals that take out the potentials of the anode pad 23a and the cathode pad 23b, respectively.
  • the terminal pins 48c and 48d are round bar-shaped wiring members having a predetermined diameter according to the current capacity of the temperature sense unit 13.
  • Reference numerals 47c and 47d are plating films constituting the wiring structure on the anode pad 23a and the wiring structure on the cathode pad 23b, respectively.
  • Reference numerals 49c and 50c are first and second protective films constituting the wiring structure on the temperature sense unit 13, respectively.
  • a gate pad unit 14 is provided in the main invalid region 1b.
  • the gate pad portion 14 is a region provided with the gate pad 21b of the main semiconductor element 11 (FIG. 5).
  • the MOS gate of the main semiconductor element 11 may extend from the main effective region 1a to the gate pad portion 14.
  • the MOS gate formed in the gate pad portion 14 is covered with the interlayer insulating film 40.
  • a NiSi film 41e and a barrier metal 46e are provided on the front surface of the semiconductor chip 10 in the gate pad portion 14.
  • the gate pad 21b is provided on the interlayer insulating film 40 in the main invalid region 1b, apart from the other electrode pads.
  • the gate pad 21b is made of the same material as the source pad 21a, and is formed at the same time as the source pad 21a. Terminal pins 48e are also joined on the gate pad 21b with the same wiring structure as that on the source pad 21a, for example.
  • the terminal pin 48e is an external connection terminal that takes out the potential of the gate pad 21b to the outside.
  • the terminal pin 48e is a round bar-shaped wiring member having a predetermined diameter according to the gate voltage applied to the main semiconductor element 11.
  • Reference numerals 42e to 45e are a first TiN film, a first Ti film, a second TiN film, and a second Ti film, respectively, which constitute the barrier metal 46e.
  • Reference numerals 47e, 49e, and 50e are plating films and first and second protective films that form a wiring structure on the gate pad 21b, respectively.
  • FIG. 6 to 8 are plan views schematically showing an example of a layout of the semiconductor circuit device according to the first embodiment as viewed from the front surface side of the insulating substrate.
  • FIG. 6 shows a part of the printed circuit board 90 in addition to the insulating substrate 80.
  • FIG. 9 is a cross-sectional view schematically showing the structure of the semiconductor circuit device according to the first embodiment.
  • FIG. 9 is a cross-sectional structure of the semiconductor circuit device 100 of FIG.
  • the semiconductor chip 10 is shown in a different arrangement from that in FIG. 6 in order to clarify the structure inside the sealing material 89.
  • the semiconductor circuit device 100 includes a semiconductor chip 10, an insulating substrate 80, a printed circuit board 90, and terminals 88a and 88b for external electrodes.
  • the insulating substrate 80 is formed by joining a copper (Cu) plate 82 and a heat radiating plate 83 to both main surfaces of the insulating plate 81, respectively.
  • a plurality of (at least two) semiconductor chips 10 are arranged on the copper plate 82 of the insulating substrate 80.
  • FIG. 6 shows a case where a total of four semiconductor chips 10 (10a, 10b) shown in FIGS. 1 and 2 are arranged in a matrix (the same applies to FIGS. 7 and 8).
  • the electrode pads (hereinafter referred to as the same type of electrode pads) connected to the same portion of the semiconductor device 20 manufactured on each semiconductor chip 10 mounted on the insulating substrate 80 are the electrode pads of the printed circuit board 90 and the electrode pads of the printed circuit board 90. Connected in parallel via implant pins (metal members) 86, 87 and wiring (metal members) 96 (FIG. 6), or wires (bonding wires: metal members) 86', 87' (see FIGS. 7 and 8). NS.
  • the semiconductor elements and circuit units that are manufactured and connected in parallel to each semiconductor chip 10 have the same configuration. In the layout of the electrode pads on the front surface of the semiconductor chip 10, at least one of the plurality of semiconductor chips 10 is different from the remaining semiconductor chips 10, and there are two or more patterns (FIGS. 1 to 3). reference).
  • the insulating substrate 80 is provided with the insulating substrate 80 so as to be less susceptible to the adverse effects of the resistance (R) component and the reactor (L) component due to the wiring 96 and the wires 86'and 87'that connect the electrode pads of the same type of the plurality of semiconductor chips 10 in parallel.
  • the overall layout of the semiconductor chip 10 to be mounted and the layout of the electrode pads on the front surface of the semiconductor chip 10 are determined. For example, the overall layout of the semiconductor chip 10 mounted on the insulating substrate 80 and the electrode pads on the front surface of the semiconductor chip 10 so that the lengths of the wires 96 and the wires 86'and 87'are as short as possible. The layout may be determined.
  • Resistors 94a and 94b may be electrically connected to the electrode pads of the printed substrate 90 so that the components are substantially uniform.
  • the resistors 94a and 94b are connected in series between the electrode pads connected in parallel.
  • the reactance component is an inductive reactance or a capacitive reactance. Approximately uniform means that they are the same to the extent that they include errors that are tolerated by process variations. Specifically, if the difference between the resistance (R) component and the reactance (L) component is within 10%, it can be regarded as substantially uniform.
  • the gate pads 21b of the four semiconductor chips 10 on the insulating substrate 80 are connected in parallel via the gate pads 91b on the printed circuit board 90 and the wirings (metal members) 95a, 95b, 96 (FIG. 6). 6), the layout of the semiconductor chip 10 and the connection points of the resistors 94a and 94b will be described.
  • Four semiconductor chips 10 are arranged in a matrix on the copper plate 82 of the insulating substrate 80.
  • two semiconductor chips 10a and 10b shown in FIGS. 1 and 2 hereinafter referred to as the first and second semiconductor chips) 10a and 10b are used.
  • the two first semiconductor chips 10a have the same orientation and are arranged next to each other in the first direction X. Therefore, the electrode pads (gate pad 21b, OC pad 22, anode pad 23a, and cathode pad 23b) other than the source pad 21a of the first semiconductor chip 10a are all arranged in a row in the first direction X.
  • the two second semiconductor chips 10b are arranged adjacent to each other in the first direction X in the same direction. Therefore, all the electrode pads other than the source pad 21a of the second semiconductor chip 10a are arranged in a row in the first direction X.
  • the electrode pads other than the source pads 21a on the front surfaces of the first and second semiconductor chips 10a and 10b are along one side of the first and second semiconductor chips 10a and 10b having a substantially rectangular planar shape as described above. They are arranged in a row.
  • the first semiconductor chip 10a and the second semiconductor chip 10b are arranged adjacent to each other in the second direction Y so that the sides on which the electrode pads other than the source pad 21a are arranged face each other.
  • the arrangement order of the electrode pads other than the source pad 21a is opposite to that in the first direction X.
  • the layout of the electrode pads on the front surface of the first semiconductor chip 10a and the second semiconductor is line-symmetric with respect to the axis parallel to the first direction X passing between the first and second semiconductor chips 10a and 10b.
  • Each electrode pad other than the source pad 21a of the first semiconductor chip 10a faces the electrode pad of the same type of the second semiconductor chip 10b in the second direction Y, respectively.
  • a plurality of implant pins 86 corresponding to the terminal pins 48a of FIGS. 4 and 5 are joined to the source pads 21a of the first and second semiconductor chips 10a and 10b via the solder layer 85, respectively.
  • the terminal pins 48e in FIG. 5 and the terminal pins in FIGS. 4 and 5 are connected to the gate pads 21b, OC pads 22, anode pads 23a and cathode pads 23b of the first and second semiconductor chips 10a and 10b via the solder layer 85, respectively.
  • 48b and different implant pins (conductive posts) 87 corresponding to the terminal pins 48c, 48d of FIG. 4 are joined.
  • the implant pins 86 and 87 are the main surfaces of the printed circuit board 90 facing the front surfaces of the first and second semiconductor chips 10a and 10b, which are opposite to the first and second semiconductor chips 10a and 10b (hereinafter referred to as the main surfaces). It is either directly bonded to a predetermined electrode pad (which is the front surface) or electrically connected via a circuit pattern (not shown).
  • the printed circuit board 90 is, for example, located on the front surfaces of the first and second semiconductor chips 10a and 10b at positions facing the electrode pads on the front surfaces of the first and second semiconductor chips 10a and 10b as much as possible. Each electrode pad has an electrode pad corresponding to the electrode pad.
  • the source pads 21a of the first and second semiconductor chips 10a and 10b are electrically connected to the source pads (not shown) of the printed circuit board 90 via the implant pins 86 bonded to them.
  • one source pad may be arranged at a position facing each source pad 21a of the first and second semiconductor chips 10a and 10b, or one source pad may be arranged adjacent to each other in the first direction X.
  • One source pad shared by one set of semiconductor chips 10a and one set of second semiconductor chips 10b adjacent to each other in the first direction X may be arranged.
  • the gate pads 21b, OC pad 22, anode pad 23a and cathode pad 23b of the first and second semiconductor chips 10a and 10b are connected to the gate pad 91b, OC pad 92 and anode pad of the printed circuit board 90 via different implant pins 87, respectively. It is electrically connected to the 93a and the cathode pad 93b.
  • the printed circuit board 90 has, for example, one set of a gate pad 91b, an OC pad 92, an anode pad 93a, and a cathode pad 93b for each pair of the first and second semiconductor chips 10a and 10b adjacent to each other in the second direction Y.
  • Each set of the first and second semiconductor chips 10a and 10b adjacent to each other in the second direction Y is a set of gates arranged at positions facing each other between the first and second semiconductor chips 10a and 10b on the printed circuit board 90.
  • the pad 91b, the OC pad 92, the anode pad 93a, and the cathode pad 93b are shared.
  • the gate pads 91b of the printed circuit board 90 are electrically connected to each other via the wiring 96 formed on the front surface of the printed circuit board 90.
  • the OC pads 92 of the printed circuit board 90, the anode pads 93a, and the cathode pads 93b may be electrically connected to each other via wiring (not shown), like the gate pads 91b.
  • the distance between the gate pads 21b of the first and second semiconductor chips 10a and 10b adjacent to each other in the second direction Y is shorter than the distance between the gate pads 211b of the semiconductor chips 210 of the conventional structure (see FIGS. 21 and 22). There is. Therefore, the length of the wiring 96 for connecting the gate pads 21b of all the semiconductor chips 10 (10a, 10b) on the insulating substrate 80 in parallel can be made shorter than the length of the wiring 234 of the conventional structure.
  • the length of the wiring (not shown) for connecting the OC pads 92 of the printed circuit board 90, the anode pads 93a, and the cathode pads 93b in parallel can also be shorter than that of the conventional structure.
  • Resistors 94a and 94b may be electrically connected to the gate pad 91b of the printed circuit board 90 via wirings 95a and 95b.
  • the resistors 94a and 94b are, for example, a resistance component and a reactance component, respectively, and are arranged on the front surface of the printed circuit board 90.
  • the resistance values and arrangements of the resistors 94a and 94b are set so that the resistance component and the reactance component between the gate pads 21b of the semiconductor chips 10 connected in parallel are substantially uniform.
  • Different resistors 94a and 94b may be connected to the other electrode pads of the printed circuit board 90, respectively.
  • the source pads 21a on the front surface of all the semiconductor chips 10 on the insulating substrate 80 are electrically connected to the source pads of the printed circuit board 90 by the implant pins 86, and a plurality of semiconductor chips 10 are described later.
  • the main semiconductor element 11 of the semiconductor device manufactured in each of the plurality of semiconductor chips 10 is connected in parallel.
  • the gate pads 21b of all the semiconductor chips 10 on the insulating substrate 80 are connected in parallel by the implant pin 87, the gate pad 91b of the printed circuit board 90, and the wiring 96.
  • One end of the external electrode terminal 88a is joined to the copper plate 82 on the front surface of the insulating substrate 80.
  • the drain pads on the back surfaces of the first and second semiconductor chips 10a and 10b are joined to the copper plate 82 on the front surface of the insulating substrate 80 via the solder layer 84, and are electrically connected to the external electrode terminals 88a via the copper plate 82. It is connected to the.
  • One end of the external electrode terminal 88b is joined to a circuit pattern (not shown) of the printed circuit board 90.
  • the other ends of the external electrode terminals 88a and 88b project outward from the sealing material 89 described later.
  • the external electrode terminals 88a and 88b draw out the potential of each part to which they are connected.
  • the insulating substrate 80, the semiconductor chip 10, the implant pins 86 and 87, the printed circuit board 90 and the terminals 88a and 88b for the external electrodes are sealed by the sealing material 89.
  • the heat radiating plate 83 of the insulating substrate 80 is joined to a cooler (not shown) via a heat conductive paste.
  • the heat generated by the electrode pads and the circuit pattern of the semiconductor chip 10 and the printed circuit board 90 is conducted from the insulating substrate 80 to the cooler and dissipated, so that the semiconductor chip 10 and the printed circuit board 90 are radiated. It is cooled.
  • Reference numeral 97 is a control unit that controls a high-performance unit of the semiconductor chip 10.
  • the gate pads 21b of all the semiconductor chips 10 (10a, 10b) on the insulating substrate 80 are replaced with the gate pads 91b on the insulating substrate 80. It may be stitch-bonded to'and electrically connected.
  • the OC pad 22, the anode pad 23a, and the cathode pad 23b of the semiconductor chip 10 are also electrically stitch-bonded to the OC pad 92', the anode pad 93a', and the cathode pad 93b' on the insulating substrate 80 by different wires, respectively. May be connected to.
  • the insulating substrate 80 is, for example, a set shared by the pair of the first and second semiconductor chips 10a and 10b between the first and second semiconductor chips 10a and 10b adjacent to each other in the second direction Y. It has a gate pad 91b', an OC pad 92', an anode pad 93a', and a cathode pad 93b'.
  • the gate pads 91b'of the insulating substrate 80 are electrically connected to each other by wiring 96'.
  • Resistors 94a'and 94b' are electrically connected to the gate pads 91b'of the insulating substrate 80 via wirings 95a' and 95b', and resistance components between the gate pads 21b of the semiconductor chips 10 connected in parallel and the like.
  • the reactance component may be made substantially uniform.
  • the intervals between all the semiconductor chips 10 adjacent to each other become equal. .. Therefore, instead of the implant pin 86, for example, by using a wire 86', the source pads 21a of the semiconductor chips 10 adjacent to each other in the first direction X, and the source pads 21a of the semiconductor chips 10 adjacent to each other in the second direction Y, May be electrically connected to each. As a result, the resistance component and reactance component between the source pads 21a of the semiconductor chips 10 connected in parallel can be made substantially uniform.
  • the implant pin 86a of a part (one in FIG. 9) of the implant pins 86 connected to the source pad 21a of the semiconductor chip 10 may be bent into an L shape, for example. ..
  • the reactance component is added to the implant pin 86a.
  • the implant pin 87 joined to the gate pad 21b, OC pad 22, anode pad 23a, and cathode pad 23b of the semiconductor chip may be bent into an L shape.
  • the implant is bent into an L shape. Due to the difference in the length of the pins 87, the resistance component and reactance component between the electrode pads of the same type of the semiconductor chips 10 connected in parallel can be adjusted substantially uniformly.
  • FIG. 10 is a circuit diagram showing an equivalent circuit of the semiconductor circuit device according to the first embodiment.
  • a semiconductor device 20 including a main semiconductor element 11 and a current sense unit 12 connected in parallel to the main semiconductor element 11 is provided on each of the semiconductor chips 10 on the insulating substrate 80. It has been made.
  • the source (source pad 21a) of the main semiconductor element 11 is electrically connected to the source terminal S of the ground potential of the ground point GND via the source wiring 17.
  • the drain (drain pad) of the main semiconductor element 11 is connected to the drain terminal D via the drain wiring 18.
  • the gate of the main semiconductor element 11 is connected to the gate terminal G via the gate resistor 16 and the gate wiring 19. In this way, the main semiconductor elements 11 of all the semiconductor chips 10 constituting the semiconductor circuit device 100 are connected between the drain wiring 18 and the source wiring 17, and a plurality of main semiconductor elements 11 are connected in parallel. There is.
  • a gate threshold voltage Vth or higher is applied to the gate (gate electrode 39a) of the main semiconductor element 11 in a state where a positive voltage is applied to the drain (drain electrode 51) with respect to the source of the main semiconductor element 11 (see FIGS. 4 and 5).
  • an n-type inversion layer is formed in the portion of the p-type base region 34a of the main semiconductor element 11 sandwiched between the n + type source region 35a and the n-type current diffusion region 33a. Will be done.
  • the main current flows from the drain of the main semiconductor element 11 toward the source, and the main semiconductor element 11 is turned on.
  • the gate electrode of the current sense unit 12 is in a state where a positive voltage is applied to the drain (drain electrode 51) with respect to the source (OC pad 22) of the current sense unit 12.
  • a voltage equal to or higher than the gate threshold voltage is applied to 39b, the n-type inversion is formed in the portion of the p-type base region 34b of the sense effective region 12a sandwiched between the n + type source region 35b and the n-type current diffusion region 33b. Layers are formed.
  • a sense current flows from the drain of the current sense unit 12 toward the source, and the current sense unit 12 is turned on.
  • the sense current flows to the grounding point GND through the resistor 15 connected to the source of the current sense unit 12. This causes a voltage drop in the resistor 15.
  • the sense current flowing through the current sense unit 12 increases according to the magnitude of the overcurrent flowing through the main semiconductor element 11, and the resistance generated by the sense current flowing through the resistor 15.
  • the voltage drop at the body 15 also increases.
  • the gate wiring 19 in FIG. 10 corresponds to the wirings 96 and 96'in FIGS. 6 to 8.
  • the length of the gate wiring 19 (wiring 96, 96') is shorter than the length of the wiring 234 (see FIG. 21) of the conventional structure.
  • the resistance component and reactance component between the gate pads 21b of the semiconductor chips 10 connected in parallel become substantially uniform.
  • 133 is hard to vibrate.
  • the rise of the voltage waveform of the drain-source voltage Vds at the time of turn-off can be made substantially the same in the main semiconductor element 11 of each semiconductor chip 10 of the semiconductor circuit device 100, and the rise of the voltage waveform can be made substantially the same as that of the main semiconductor element 11 of each semiconductor chip 10.
  • the drain potential at the connection points 100a to 100d with the drain wiring 18 can be made substantially the same.
  • the voltage waveform 132 of the drain-source voltage Vds of the semiconductor circuit device 100 can be made less likely to vibrate. Therefore, it is possible to suppress the vibration of the current waveform 131 of the drain-source current Ids at the time of turn-off of the semiconductor circuit device 100 (see FIG. 19 described later).
  • 11 to 16 are cross-sectional views showing a state in which a semiconductor chip mounted on an insulating substrate of the semiconductor circuit device according to the first embodiment is in the process of being manufactured. Although only the main semiconductor element 11 is shown in FIGS. 11 to 16, each part of all the elements manufactured on the same semiconductor chip 10 is formed at the same time as each part of the main semiconductor element 11, for example.
  • an n + type starting substrate (semiconductor wafer) 31 made of silicon carbide is prepared.
  • the n + type starting substrate 31 may be, for example, a nitrogen (N) -doped silicon carbide single crystal substrate.
  • the front surface of the n + -type starting substrate 31, n nitrogen is lightly doped than n + -type starting substrate 31 - -type silicon carbide layer 71 is epitaxially grown.
  • the thickness t1 of the n- type silicon carbide layer 71 may be, for example, about 30 ⁇ m.
  • the first p + type region 61a and p in the surface region of the n- type silicon carbide layer 71 in the main effective region 1a are selectively formed.
  • the first p + type region 61a and the p + type region 101 are alternately and repeatedly arranged in the first direction X (depth direction: see FIG. 4), and are striped in the second direction Y (horizontal direction: see FIG. 4). Extends to.
  • n-type impurities such as photolithography and example nitrogen
  • n-type impurities such as photolithography and example nitrogen
  • the n-type region 102 is formed between the first p + type region 61a and the p + type region 101 in contact with the p + type regions 61a and 101.
  • the formation order of the n-type region 102 and the p + -type regions 61a and 101 may be interchanged.
  • the distance d2 between the p + type regions 61a and 101 adjacent to each other is, for example, about 1.5 ⁇ m.
  • the p + type regions 61a and 101 have, for example, a depth d1 and an impurity concentration of about 0.5 ⁇ m and 5.0 ⁇ 10 18 / cm 3 , respectively.
  • the depth d3 and the impurity concentration of the n-type region 102 are, for example, about 0.4 ⁇ m and about 1.0 ⁇ 10 17 / cm 3 , respectively.
  • the portion of the n - type silicon carbide layer 71 that has not been ion-implanted becomes the n - type drift region 32.
  • n - -type n doped with n-type impurities further on the silicon carbide layer 71 such as nitrogen or the like - in the form of a silicon carbide layer for example about 0.5 ⁇ m thickness t2 is epitaxially grown , The thickness of the n - type silicon carbide layer 71 is increased.
  • n - the part 71a with an increased thickness of -type silicon carbide layer 71 selectively the p + -type region 103 to reach the p + -type region 101 Form.
  • n - the part 71a with an increased thickness of -type silicon carbide layer 71 selectively forming an n-type region 104 to reach the n-type region 102 do.
  • the p + type regions 101 and 103 are connected to each other to form the second p + type region 62a, and the n-type regions 102 and 104 are connected to each other to form the n-type current diffusion region 33a.
  • the formation order of the p + type region 103 and the n-type region 104 may be exchanged.
  • a p-type silicon carbide layer 72 doped with a p-type impurity such as Al is epitaxially grown on the n-type silicon carbide layer 71.
  • the thickness t3 and the impurity concentration of the p-type silicon carbide layer 72 are, for example, about 1.3 ⁇ m and about 4.0 ⁇ 10 17 / cm 3 , respectively.
  • the steps of photolithography and ion implantation as a set are repeated under different conditions, and in the main effective region 1a, the surface region of the p-type silicon carbide layer 72 is covered with the n + type source region 35a and the p ++ type contact region. Each of 36a is selectively formed.
  • the portion of the p-type silicon carbide layer 72 between the n + type source region 35a and the p ++ type contact region 36a and the n - type silicon carbide layer 71 is the p-type base region 34a.
  • the diffusion regions formed by ion implantation are subjected to impurity activation.
  • impurity activation heat treatment (activation annealing) for about 2 minutes is performed at a temperature of about 1700 ° C.
  • the activation annealing may be performed once after the formation of all the diffusion regions, or may be performed after each diffusion region is formed by ion implantation.
  • the n-type current diffusion region 33a is reached from the front surface of the semiconductor wafer through the n + type source region 35a and the p-type base region 34a, and is deep.
  • a trench 37a facing the first p + type region 61a is formed in the longitudinal direction Z (longitudinal direction: see FIG. 4). The trench 37a may reach, for example, the first p + type region 61a and terminate inside the first p + type region 61a.
  • a gate insulating film 38a is formed along the front surface of the semiconductor wafer and the inner wall of the trench 37a.
  • the gate insulating film 38a may be, for example, a thermal oxide film formed at a temperature of about 1000 ° C. in an oxygen (O 2 ) atmosphere, or a deposited film by high temperature oxidation (HTO: High Temperature Oxide). good.
  • a phosphorus-doped polysilicon layer is formed on the front surface of the semiconductor wafer so as to be embedded in the trench 37a.
  • the polysilicon layer is selectively removed, and the portion of the polysilicon layer that becomes the gate electrode 39a is left inside the trench 37a.
  • each part of all the elements high-performance parts such as the current sense part 12 and the temperature sense part 13: see FIGS. 4 and 5
  • the interlayer insulating film 40 is formed on the entire front surface of the semiconductor wafer.
  • the main semiconductor element 11 is arranged in the island-shaped p-type base region 34a formed on the surface region of the front surface of the semiconductor wafer, and the p-type base region 34a and the n - type drift region 32 are pn-junctioned and separated. Separates from all the elements manufactured on the semiconductor wafer.
  • the current sense unit 12 has the same structure as the main semiconductor element 11, and may be arranged in the island-shaped p-type base region 34b formed in the surface region of the front surface of the semiconductor wafer.
  • a pn junction diode of a p-type polysilicon layer 73 and an n-type polysilicon layer 74 is formed on the front surface of a semiconductor wafer.
  • the p-type polysilicon layer 73 and the n-type polysilicon layer 74 are covered with an interlayer insulating film 75.
  • the interlayer insulating film 40 and the gate insulating film 38a are selectively removed by photolithography and etching to form the first to fourth contact holes 40a, 40b, 75a, 75b.
  • the n + type source region 35a and the p ++ type contact region 36a of the main semiconductor element 11 are exposed in the first contact hole 40a.
  • the n + type source region 35b and the p ++ type contact region 36b of the current sense unit 12 are exposed in the second contact hole 40b.
  • the p-type polysilicon layer 73 and the n-type polysilicon layer 74 are exposed in the third and fourth contact holes 75a and 75b, respectively.
  • the interlayer insulating films 40 and 75 are flattened (reflowed) by heat treatment.
  • the first TiN film 42a that covers only the interlayer insulating film 40 is formed.
  • a NiSi film 41a that makes ohmic contact with the front surface of the semiconductor wafer is formed on the portion of the front surface of the semiconductor wafer that is exposed to the first contact hole 40a.
  • the first Ti film 43a, the second TiN film 44a, and the second Ti film 45a are laminated in this order on the front surface of the semiconductor wafer so as to cover the NiSi film 41a and the first TiN film 42a to form the barrier metal 46a. ..
  • the source pad 21a is deposited on the second Ti film 45a.
  • the NiSi film 41b and the barrier metal 46b are formed in the same configuration as the NiSi film 41a and the barrier metal 46a, respectively. .. Further, in each of the second to fourth contact holes 40b, 75a, 75b, the OC pad 22, the anode pad 23a, and the cathode pad 23b are formed at the same time as the source pad 21a in the same configuration as the source pad 21a.
  • a drain electrode 51 that makes ohmic contact is formed on the back surface of the semiconductor wafer, and for example, a Ti film, a Ni film, and a gold (Au) film are laminated in this order on the surface of the drain electrode 51 to form a drain pad (not shown).
  • first protective films 49a to 49c and 49e made of polyimide are selectively formed on the front surface of the semiconductor wafer, and different electrode pads 21a are formed in the openings of the first protective films 49a to 49c and 49e. , 21b, 22, 23a, 23b are exposed.
  • a general plating pretreatment is performed.
  • plating films 47a to 47e are formed on the portions of the electrode pads 21a, 21b, 22, 23a, 23b that are exposed to the openings of the first protective films 49a to 49c, 49e.
  • a heat treatment (bake) is performed to dry the plating films 47a to 47e.
  • the second protective films 50a to 50c and 50e made of polyimide are formed to cover the boundaries between the plating films 47a to 47e and the first protective films 49a to 49c and 49e.
  • the layout of the electrode pads on the front surface of the semiconductor chip 10 is determined according to the overall layout of the plurality of semiconductor chips 10 on the insulating substrate 80. After that, a plurality of semiconductor chips 10 are mounted on the insulating substrate 80 by a general method, and the electrode pads on the front surface of the semiconductor chips 10 are electrically connected to the electrode pads of the printed circuit board 90 or the like. After that, each part on the insulating substrate 80 is sealed with the sealing material 89 to complete the semiconductor circuit device 100 shown in FIGS. 6 to 9.
  • the layout of the electrode pads on the front surface of the semiconductor chip is mounted on the insulating substrate according to the overall layout of the semiconductor chip mounted on the insulating substrate. At least one of all semiconductor chips has a different configuration. As a result, the length of the wiring that connects the main semiconductor elements in parallel is made as short as possible, or the resistance component and reactance component due to the wiring are generated between the electrode pads of the same type of multiple semiconductor chips connected in parallel.
  • the semiconductor chip can be mounted on the insulating substrate so as to be substantially uniform or both.
  • the semiconductor circuit device As a result, at the time of turn-off of the semiconductor circuit device, it is possible to suppress the variation of the gate threshold voltage for each main semiconductor element manufactured on each semiconductor chip, and it is possible to prevent the voltage waveform of the gate voltage of the semiconductor circuit device from vibrating. can. As a result, the rise of the voltage waveform of the drain-source voltage at turn-off can be made almost the same in the main semiconductor element of each semiconductor chip, and the voltage waveform of the drain-source voltage of the semiconductor circuit device is less likely to vibrate. be able to. Therefore, it is possible to suppress the vibration of the current waveform of the drain-source current at the time of turn-off of the semiconductor circuit device.
  • FIGS. 1 to 3 are plan views showing an example of the layout of the semiconductor chip mounted on the insulating substrate of the semiconductor circuit device according to the second embodiment as viewed from the front surface side.
  • the difference between the semiconductor chip 120 mounted on the insulating substrate of the semiconductor circuit device according to the second embodiment and the semiconductor chip 10 (see FIGS. 1 to 3) mounted on the insulating substrate of the semiconductor circuit device according to the first embodiment is that the semiconductor chip 120 is mounted on the insulating substrate of the semiconductor circuit device according to the first embodiment.
  • the point is that only the main semiconductor element 11 is provided in the active region 1 of the same semiconductor chip 10.
  • the semiconductor chip 120 mounted on the insulating substrate of the semiconductor circuit device according to the second embodiment has only the gate pad 121b in the main invalid region 111b. Therefore, the surface area of the main invalid region 1b is smaller than that in the case where the high-performance unit serving as the circuit unit for protecting and controlling the main semiconductor element 11 is arranged on the same semiconductor chip 120 as the main semiconductor element 11. ing.
  • the electrode pad here, the gate pad 121b
  • the above-described first embodiment can be applied.
  • the layout of the electrode pads (source pads 121a, 121a'and gate pads 121b, 121b') on the front surface of the semiconductor chip 120 is different in at least one semiconductor chip 120 among the plurality of semiconductor chips 120, and 2 There are more than patterns (see FIGS. 17 and 18).
  • the main effective regions 111a and 111a' may have, for example, a substantially rectangular planar shape partially recessed inward.
  • the planar shape of the source pads 121a, 121a' is substantially the same as the planar shape of the main effective regions 111a, 111a', for example.
  • the main invalid areas 111b and 111b' are arranged in recesses of the main effective areas 111a and 111a', for example.
  • the main invalid area 111b is arranged on one side of a substantially rectangular boundary between the main invalid area 111b and the edge termination area 2, and even if it has a substantially rectangular planar shape surrounded by three sides by the main effective area 111a.
  • Good (Fig. 17).
  • the main invalid area 111b' is arranged at one vertex of a substantially rectangular boundary between the main invalid area 111b' and the edge end area 2, and has a substantially rectangular planar shape surrounded by two sides by the main effective area 111a'. It may be present (Fig. 18).
  • the cross-sectional structure of the main effective regions 111a and 111a'of the semiconductor chip 120 is the same as the cross-sectional structure in the cutting lines X1-X2 of FIG.
  • the cross-sectional structure of the main invalid regions 111b, 111b'(gate pad portion 14) of the semiconductor chip 120 is the same as the cross-sectional structure at the cutting line Y2-Y3 of FIG.
  • the configuration of the semiconductor circuit device according to the second embodiment (a plurality of semiconductor chips 120 are mounted on an insulating substrate) other than the layout of the electrode pads on the front surface of the semiconductor chip 120 is the semiconductor circuit device according to the first embodiment. This is the same as 100 (see FIGS. 6 to 9).
  • the first embodiment 1 when two or more electrode pads are arranged on the front surface of the semiconductor chip mounted on the insulating substrate in a predetermined layout, the first embodiment 1 The same effect as that can be obtained.
  • FIG. 19 is a characteristic diagram showing a voltage waveform and a current waveform at the time of turn-off of the embodiment.
  • FIG. 20 is a characteristic diagram showing a voltage waveform and a current waveform at the time of turn-off of the conventional example.
  • Current waveform 131 of drain-source current Ids at turn-off of the semiconductor circuit device 100 (hereinafter referred to as an example: see FIGS. 1, 2, 4, 5, 6, 9, 10) according to the first embodiment described above.
  • the voltage waveform 132 of the drain-source voltage Vds, and the voltage waveform 133 of the gate voltage Vg are shown in FIG.
  • the current waveform 141 of the drain-source current Ids at the time of turn-off of the conventional semiconductor circuit device 200 (hereinafter referred to as a conventional example: see FIGS. 21 and 22), the voltage waveform 142 of the drain-source voltage Vds, and The voltage waveform 143 of the gate voltage Vg is shown in FIG.
  • Conventional examples include the overall layout of all the semiconductor chips 210 mounted on the insulating substrate 220, and the electrode pads (source pad 211a, gate pad 211b, OC pad 212, anode pad 213a, and cathode) on the front surface of the semiconductor chip 210.
  • the layout of the pad 213b) is different from that of the embodiment.
  • the embodiment it is possible to suppress the variation in the gate threshold voltage Vth for each of the main semiconductor elements 11 manufactured in each semiconductor chip 10 at the time of turn-off, and the gate voltage Vg of the semiconductor circuit device 100 can be suppressed. It was confirmed that the voltage waveform 133 is unlikely to vibrate. The reason is that in the embodiment, the length of the gate wiring 19 (wiring 96, 96': see FIGS. 6 and 10) is shorter than the length of the conventional wiring 234 (see FIG. 21), and they are connected in parallel. It is presumed that this is because the resistance component and reactance component between the gate pads 21b of the semiconductor chip 10 are substantially uniform.
  • the rise of the voltage waveform of the drain-source voltage Vds at the time of turn-off can be made substantially the same in each of the main semiconductor elements 11 of the embodiment, and the connection points 100a to the connection points 100a to the drain wiring 18 of each main semiconductor element 11 can be made substantially the same.
  • the drain potential at 100d can be made substantially the same.
  • the voltage waveform 132 of the drain-source voltage Vds of the embodiment semiconductor circuit device 100
  • the vibration of the current waveform 131 of the drain-source current Ids at the time of turn-off can be suppressed. It was confirmed that
  • the current waveform 141 of the drain-source current Ids at the time of turn-off of the conventional example semiconductor circuit device 200
  • the voltage waveform 142 of the drain-source voltage Vds and the voltage waveform of the gate voltage Vg. It was confirmed that both 143 vibrated.
  • the resistance component and reactance component of the wiring 234 have an adverse effect, and the gate threshold voltage Vth for each main semiconductor element manufactured on each semiconductor chip 210 varies, and the drain-source voltage Vds for each main semiconductor element. This is because the voltage waveform 142 of the drain-source voltage Vds of the entire conventional example tends to vibrate due to the difference in the rise of the voltage waveform.
  • the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. Further, the present invention can be applied even when a wide bandgap semiconductor other than silicon carbide or silicon is used as a semiconductor material instead of using silicon carbide as a semiconductor material. Further, the present invention holds the same even if the conductive type (n type, p type) is inverted.
  • a plurality of (two or more) semiconductor chips are mounted on a mounting substrate, and semiconductor devices having the same current capacity manufactured on each of the plurality of semiconductor chips are connected in parallel. It is useful for semiconductor circuit devices.
  • Active area 1a Main effective area 1b Main invalid area 2 Edge termination area 10, 10a, 10b, 10c Semiconductor chip 11 Main semiconductor element 12 Current sense part 12a Sense effective area 12b Sense invalid area 13 Temperature sense part 14 Gate pad part 15, 94a, 94a', 94b, 94b' Resistor 16 Gate resistance 17 Source wiring 18 Drain wiring 19 Gate wiring 20 Semiconductor device 21a Source pad (electrode pad) 21b Gate pad (electrode pad) 22 OC pad (electrode pad) 23a Anode pad (electrode pad) 23b Cathode pad (electrode pad) 31 n + -type starting substrate 32 n - -type drift region 32a n - -type regions 33a, 33b n-type current diffusion regions 34a, 34b p-type base region 35a, 35b n + -type source region 36a, 36b p ++ type contact region 37a , 37b Trench 38a, 38b Gate insulating film 39

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Abstract

半導体チップ（１０）のおもて面の電極パッド（２１ａ，２１ｂ，２２，２３ａ，２３ｂ）のレイアウトは、絶縁基板（８０）に実装されるすべての半導体チップ（１０）のうちの少なくとも１つの半導体チップ（１０）で異なり、２パターン以上存在する。メイン半導体素子（１１）同士を並列接続する配線（９６）の長さが可能な限り短くなるように、もしくは並列接続された複数の半導体チップ（１０）の同じ種類の電極パッド（２１ｂ）間で、配線（９６）による抵抗成分やリアクタンス成分が略均一になるように、またはその両方を満たすように、絶縁基板（８０）に実装される半導体チップ（１０）の全体レイアウトと、半導体チップ（１０）のおもて面の電極パッド（２１ａ，２１ｂ，２２，２３ａ，２３ｂ）のレイアウトと、が決定される。これにより、複数の半導体チップ（１０）にそれぞれ作製された半導体装置（２０）間での電流波形の振動抑制が可能である。

Description

半導体回路装置
　この発明は、半導体回路装置に関する。
　従来、インバータ装置、無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ　Ｐｏｗｅｒ　Ｓｕｐｐｌｙ）、工作機械、産業用ロボット、鉄道システム、鉄道車両（電車）、ハイブリッド自動車（ＨＥＶ：Ｈｙｂｒｉｄ　Ｅｌｅｃｔｒｉｃ　Ｖｅｈｉｃｌｅ）および電気自動車（ＢＥＶ：Ｂａｔｔｅｒｙ　Ｅｌｅｃｔｒｉｃ　Ｖｅｈｉｃｌｅ）等には、パワーモジュールまたはインテリジェントパワーモジュール（ＩＰＭ：Ｉｎｔｅｌｌｉｇｅｎｔ　Ｐｏｗｅｒ　Ｍｏｄｕｌｅ）が用いられる。
　パワーモジュールとは、パワー半導体装置を含む複数の電子部品および電子回路を同一の絶縁基板に集積した集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）である。ＩＰＭとは、パワー半導体装置と当該パワー半導体装置の駆動・保護回路とを同一の絶縁基板に集積したＩＣである。パワー半導体装置とは、高電圧や大電流を制御して電力変換（電圧、電流、周波数等の物理量を他の物理量に変換）や整流等を行う電力制御用の半導体装置である。
　パワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
　例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
　パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
　炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。
　また、大電流化に伴い、パワー半導体装置の素子構造を、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。
　単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体チップに、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。
　従来の半導体回路装置の構造について、パワー半導体装置が作製された複数の半導体チップを絶縁基板に集積したＩＰＭであって、当該パワー半導体装置が同一の半導体チップにメイン半導体素子、電流センス部および温度センス部を備えたものである場合を例に説明する。図２１は、従来の半導体回路装置を絶縁基板のおもて面側から見たレイアウトを模式的に示す平面図である。図２２は、従来の半導体回路装置の構造を模式的に示す断面図である。図２２には、図２１の半導体回路装置２００の断面構造を示す。
　図２１，２２に示す従来の半導体回路装置２００は、半導体チップ２１０、絶縁基板２２０、プリント基板２３０および外部電極用端子２２８ａ，２２８ｂを備える。絶縁基板２２０は、絶縁板２２１の両主面にそれぞれ銅（Ｃｕ）板２２２および放熱板２２３が接合されてなる。絶縁基板２２０の銅板２２２上に、複数の半導体チップ２１０が実装されている。半導体チップ２１０には、メイン半導体素子である縦型ＭＯＳＦＥＴと、高機能部である電流センス部および温度センス部と、が作製されている。
　すべての半導体チップ２１０は同じ構成であり、おもて面に同じレイアウトで複数の電極パッドを備える。半導体チップ２１０のおもて面の電極パッドはメイン半導体素子の電極パッド（ソースパッド２１１ａおよびゲートパッド２１１ｂ）、電流センス部の電極パッド（以下、ＯＣパッドとする）２１２、および温度センス部の電極パッド（アノードパッド２１３ａおよびカソードパッド２１３ｂ）であり、裏面の電極パッドはメイン半導体素子および電流センス部のドレインパッド（不図示）である。
　半導体チップ２１０のおもて面の電極パッドを絶縁基板２２０のおもて面（銅板２２２側の主面）から見たレイアウトは、絶縁基板２２０に実装されたすべて（ここでは４つ）の半導体チップ２１０で同じである。例えば、ゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂは、略矩形状の平面形状の半導体チップ２１０の１辺に沿って１列に並んでいる。ソースパッド２１１ａは、半導体チップ２１０のおもて面の大半を覆い、他のすべての電極パッド２１１ｂ，２１２，２１３ａ，２１３ｂに対向する。
　複数の半導体チップ２１０は、等間隔に一列に並んで配置される。絶縁基板２２０のおもて面から見て、複数の半導体チップ２１０が並ぶ１方向に、１つの半導体チップ２１０のおもて面に複数の電極パッドで形成される同じ金属パターンが半導体チップ２１０の個数分だけ規則的に繰り返し配置されるように、すべての半導体チップ２１０の向きが統一されている。各半導体チップ２１０のそれぞれにおいてソースパッド２１１ａに、はんだ層２２５を介して複数のインプラントピン（導電性ポスト）２２６が接合されている。
　各半導体チップ２１０のそれぞれにおいてゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂにそれぞれ異なるインプラントピン（導電性ポスト）２２７が接合されている。インプラントピン２２６，２２７は、半導体チップ２１０のおもて面に対向するプリント基板２３０を貫通し、プリント基板２３０の半導体チップ２１０側に対して反対側の主面に形成された所定の電極パッドに直接接合されるか、回路パターン（不図示）を介して電気的に接続されている。
　例えば、すべての半導体チップ２１０の各ソースパッド２１１ａは、インプラントピン２２６を介して、プリント基板２３０の１つのソースパッド２３１ａに電気的に接続される。半導体チップ２１０のゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂは、それぞれ異なるインプラントピン２２７を介して、プリント基板２３０のゲートパッド２３１ｂ、ＯＣパッド２３２、アノードパッド２３３ａおよびカソードパッド２３３ｂに電気的に接続される。
　プリント基板２３０のソースパッド２３１ａは、プリント基板２３０において、例えばすべての半導体チップ２１０の各ソースパッド２１１ａに対向する位置に配置される。プリント基板２３０のゲートパッド２３１ｂ、ＯＣパッド２３２、アノードパッド２３３ａおよびカソードパッド２３３ｂは、絶縁基板２２０に実装された半導体チップ２１０ごとに配置され、プリント基板２３０において、例えば自身が接続される半導体チップ２１０に対向する位置に配置される。
　図２１には、ソースパッド２１１ａ，２３１ａ、ゲートパッド２１１ｂ，２３１ｂ、ＯＣパッド２１２，２３２、アノードパッド２１３ａ，２３３ａおよびカソードパッド２１３ｂ，２３３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する。また、半導体チップ２１０の配置を明確にするために、プリント基板２３０のソースパッド２３１ａが配置された部分を半導体チップ２１０の上側に示し、ソースパッド２３１ａ以外の電極パッドが配置された部分を半導体チップ２１０の下側に示す。
　プリント基板２３０のゲートパッド２３１ｂ同士は配線２３４を介して電気的に接続される。複数の半導体チップ２１０のおもて面のソースパッド２１１ａがインプラントピン２２６によってプリント基板２３０のソースパッド２３１ａに電気的に接続され、裏面のドレインパッドが後述する絶縁基板２２０の銅板２２２に接合されることで、複数の半導体チップ２１０にそれぞれ作製された半導体装置のメイン半導体素子（ＭＯＳＦＥＴ）が並列接続される。
　外部電極用端子２２８ａの一端は、絶縁基板２２０のおもて面の銅板２２２に接合されている。半導体チップ２１０の裏面の電極パッドは、はんだ層２２４を介して絶縁基板２２０のおもて面の銅板２２２に接合され、銅板２２２を介して外部電極用端子２２８ａに電気的に接続されている。外部電極用端子２２８ｂの一端は、プリント基板２３０の回路パターン（不図示）に接合されている。外部電極用端子２２８ａ，２２８ｂの他端は、後述する封止材２２９から外側へ突出している。
　絶縁基板２２０、半導体チップ２１０、インプラントピン２２６，２２７、プリント基板２３０および外部電極用端子２２８ａ，２２８ｂは封止材２２９によって封止されている。絶縁基板２２０の放熱板２２３は、熱伝導ペーストを介して冷却器（不図示）に接合される。半導体回路装置２００の動作時、半導体チップ２１０やプリント基板２３０の回路パターンで発生した熱を絶縁基板２２０から冷却器へ伝導して放熱し、半導体チップ２１０やプリント基板２３０が冷却される。符号２３５は、高機能部を制御する制御部である。
　従来の半導体回路装置として、絶縁基板に複数の半導体チップが１列に並んで実装され、これら複数の半導体チップにそれぞれ作製された半導体装置が並列接続された半導体モジュールが提案されている（例えば、下記特許文献１，２参照。）。下記特許文献１には、炭化珪素を半導体材料とした複数の半導体チップにそれぞれ作製されたＭＯＳＦＥＴがインプラントピンを介して並列接続されたことが開示されている。下記特許文献２には、各半導体チップのそれぞれに複数の電極パッドを設けたことが開示されている。
特開２０１７－００５０９４号公報 国際公開第２０１５／０９３１６９号
　しかしながら、従来の半導体回路装置２００（図２１，２２参照）では、大電流化に伴い、並列接続するメイン半導体素子（ＭＯＳＦＥＴ）の個数を増やすと、絶縁基板２２０に実装される半導体チップ２１０の個数が増える。これによって、絶縁基板２２０の実装面積（表面積）が大きくなり、１列に並べられた複数の半導体チップ２１０にそれぞれ作製されたＭＯＳＦＥＴを並列接続するための配線２３４の引き回しの長さが長くなる。
　したがって、並列接続するメイン半導体素子の個数が増えるほど、配線２３４の抵抗（Ｒ：Ｒｅｓｉｓｔａｎｃｅ）成分やリアクタンス（Ｌ：Ｒｅａｃｔａｎｃｅ）が悪影響して、各半導体チップ２１０に作製されたＭＯＳＦＥＴごとにゲート電圧Ｖｇの電圧波形１４３が振動し、ゲート閾値電圧Ｖｔｈがばらつく。これによって、当該ＭＯＳＦＥＴごとにターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくる。
　各半導体チップ２１０に作製されたＭＯＳＦＥＴごとにターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくることで、半導体回路装置２００のターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２が振動しやすくなる。これによって、半導体回路装置２００のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１も振動しやすくなる（後述する図２０参照）。
　半導体材料として炭化珪素を用いた場合、ＭＯＳＦＥＴがさらに高速スイッチング動作可能となるため、配線２３４の悪影響をさらに受けやすく、各半導体チップ２１０に作製されたＭＯＳＦＥＴごとのターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２の立ち上がりのばらつきがさらに大きくなる。このため、半導体回路装置２００のドレイン・ソース間電流Ｉｄｓの電流波形１４１の振動もさらに大きくなってしまう。
　したがって、半導体回路装置２００のドレイン・ソース間電流Ｉｄｓの電流波形１４１の振動を抑制するために、外部回路が必要になり、半導体回路装置２００の大型化やコスト増の虞がある。また、半導体回路装置２００のドレイン・ソース間電流Ｉｄｓの電流波形１４１が振動することで、半導体回路装置２００が誤動作し、最悪の場合に破壊に至るなど、半導体回路装置２００の信頼性が低下する。
　この発明は、上述した従来技術による課題を解消するため、複数の半導体チップにそれぞれ作製された半導体装置を並列接続した半導体回路装置であって、電流波形の振動を抑制することができる半導体回路装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体回路装置は、半導体チップ、電極パッド、第１基板および金属部材を備え、次の特徴を有する。前記半導体チップは、シリコンよりもバンドギャップの広い半導体からなる。前記半導体チップには、複数の半導体素子が設けられている。複数の前記電極パッドが前記半導体チップのおもて面に互いに離れて設けられ、それぞれ異なる前記半導体素子に電気的に接続されている。前記第１基板には、複数の前記半導体チップが互いに離れて接合されている。
　前記金属部材は、複数の前記半導体チップ間において、前記半導体素子の同じ部分に接続される前記電極パッド同士を並列接続する。複数の前記半導体チップのうち、少なくとも１つの前記半導体チップの前記電極パッドのレイアウトは残りの前記半導体チップの前記電極パッドのレイアウトと異なっている。前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方が均一になる所定のレイアウトで、前記半導体チップのおもて面の前記電極パッドのレイアウトと、前記第１基板の上の複数の前記半導体チップのレイアウトと、が設定されている。
　また、この発明にかかる半導体回路装置は、上述した発明において、前記金属部材を介して並列接続された前記電極パッドを前記第１基板の上に均等な距離で配置することで、前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方を均一にしたことを特徴とする。
　また、この発明にかかる半導体回路装置は、上述した発明において、前記金属部材は金属ワイヤーであることを特徴とする。
　また、この発明にかかる半導体回路装置は、上述した発明において、前記金属部材は、前記電極パッドの電位を取り出す端子ピンと、複数の前記半導体チップのおもて面に対向して配置された第２基板に形成された金属配線と、である。複数の前記半導体チップ間において前記半導体素子の同じ部分にそれぞれ接続される前記電極パッドにそれぞれ異なる前記端子ピンが接合され、当該異なる前記端子ピンが前記金属配線を介して接続されていることを特徴とする。
　また、この発明にかかる半導体回路装置は、上述した発明において、前記第２基板に形成され、前記金属配線に電気的に接続された抵抗体をさらに備えることを特徴とする。
　また、この発明にかかる半導体回路装置は、上述した発明において、同じ前記電極パッドに複数の前記端子ピンが接合されている。同じ前記電極パッドに接合された複数の前記端子ピンのうちの一部の前記端子ピンは、一部を折り曲げてなるリアクタンス成分が付加されていることを特徴とする。
　上述した発明によれば、半導体回路装置のターンオフ時、各半導体チップに作製されたメイン半導体素子ごとのゲート閾値電圧のばらつきを抑制することができ、半導体回路装置のゲート電圧の電圧波形が振動しにくくすることができる。これにより、各半導体チップのメイン半導体素子でターンオフ時のドレイン・ソース間電圧の電圧波形の立ち上がりをほぼ同じにすることができ、半導体回路装置のドレイン・ソース間電圧の電圧波形を振動しにくくすることができる。
　本発明にかかる半導体回路装置によれば、複数の半導体チップにそれぞれ作製された半導体装置を並列接続した半導体回路装置のターンオフ時の電流波形の振動を抑制することができるという効果を奏する。
図１は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図２は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図３は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図４は、図１の活性領域の断面構造を示す断面図である。 図５は、図１の活性領域の断面構造を示す断面図である。 図６は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。 図７は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。 図８は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。 図９は、実施の形態１にかかる半導体回路装置の構造を模式的に示す断面図である。 図１０は、実施の形態１にかかる半導体回路装置の等価回路を示す回路図である。 図１１は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１２は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１３は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１４は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１５は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１６は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。 図１７は、実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図１８は、実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。 図１９は、実施例のターンオフ時の電圧波形および電流波形を示す特性図である。 図２０は、従来例のターンオフ時の電圧波形および電流波形を示す特性図である。 図２１は、従来の半導体回路装置を絶縁基板のおもて面側から見たレイアウトを模式的に示す平面図である。 図２２は、従来の半導体回路装置の構造を模式的に示す断面図である。
　以下に添付図面を参照して、この発明にかかる半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
　実施の形態１にかかる半導体回路装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成されるパワーモジュールまたはＩＰＭである。実施の形態１にかかる半導体回路装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１～３は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。
　まず、実施の形態１にかかる半導体回路装置１００の絶縁基板（第１基板）８０（後述する図８，９参照）に実装される半導体チップ１０の構造について説明する。図１～３に示す半導体チップ１０（１０ａ～１０ｃ）は、おもて面の複数の電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂのレイアウトが異なる。半導体チップ１０には、活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する半導体装置２０が作製されている。
　メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時にメイン半導体素子１１の主電流が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。
　メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは、例えば略矩形状の平面形状を有し、メイン有効領域１ａとエッジ終端領域２との間に配置される。
　エッジ終端領域２は、活性領域１と半導体チップ１０の端部との間の領域であり、活性領域１の周囲を囲み、半導体チップ１０のおもて面側の電界を緩和して耐圧を保持する。エッジ終端領域２には、例えばフィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）や接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
　メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体チップ１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。
　ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体チップ１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド（第２ソースパッド））２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。
　ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン（金属部材）４８ｂ～４８ｅやボンディングワイヤー（不図示）の接合に必要な表面積を有する。ソースパッド２１ａ以外の電極パッドのレイアウトは、後述するように絶縁基板８０（図８，９参照）に実装されるすべての半導体チップ１０の全体レイアウトに応じて決定される。ソースパッド２１ａ以外の電極パッドは、例えば、メイン無効領域１ｂとエッジ終端領域２との略矩形状の境界の１辺に沿って１列に配置されてもよい（図１，２）。
　ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂとエッジ終端領域２との略矩形状の境界の１つの頂点を共有する２辺に沿ったＬ字に配置されてもよい（図３）。メイン有効領域１ａおよびメイン無効領域１ｂの各平面形状は、ソースパッド２１ａ以外の電極パッドのレイアウトに応じて設定可能である。図１～３には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する（図６～８においても同様）。
　電流センス部１２は、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ　Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。
　電流センス部１２の単位セルは、半導体チップ１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする：ハッチング部分）１２ａに配置されている。電流センス部１２の単位セルは、半導体チップ１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。
　また、半導体チップ１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体チップ１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図５参照）が延在している。
　温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体チップ１０のおもて面の層間絶縁膜４０上に設けられたポリシリコン（ｐｏｌｙ－Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし、半導体チップ１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。
　過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ　Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１が制御される。演算回路部は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。
　次に、半導体チップ１０に作製された半導体装置２０の活性領域１の断面構造について説明する。図４，５は、図１の活性領域の断面構造を示す断面図である。図４には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１－Ｘ２、切断線Ｘ３－Ｘ４および切断線Ｙ１－Ｙ２における断面構造）を示す。図５には、メイン有効領域１ａ、センス無効領域１２ｂおよびゲートパッド部１４の断面構造（図１の切断線Ｘ１－Ｘ２－Ｘ３および切断線Ｙ２－Ｙ３における断面構造）を示す。
　図４，５は、メイン有効領域１ａおよびセンス有効領域１２ａでそれぞれ単位セルの一部のみを示すが、メイン有効領域１ａおよびセンス有効領域１２ａの単位セルはすべて同じ構造を有する。図４，５には図１の活性領域１の構造を示すが、図１～３の活性領域１の構造は、半導体チップ１０のおもて面の電極パッドのレイアウトが異なる以外はすべて同じ構造である。このため、図２，３のメイン有効領域１ａ、センス有効領域１２ａ、センス無効領域１２ｂ、温度センス部１３およびゲートパッド部１４も図４，５と同じである。
　メイン半導体素子１１は、メイン有効領域１ａにおいて半導体チップ１０のおもて面側にＭＯＳゲート（金属－酸化膜－半導体の３層構造からなる絶縁ゲート）を備えた縦型ＭＯＳＦＥＴである。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（インプラントピン（導電性ポスト）：後述する端子ピン４８ａ～４８ｅ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤー（金属部材）を用いた配線構造としてもよい。
　半導体チップ１０は、炭化珪素からなるｎ+型出発基板３１のおもて面上にｎ-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させてなる。半導体チップ１０の、炭化珪素層７１側の主面をおもて面とし、ｎ+型出発基板３１側の主面を裏面とする。メイン半導体素子１１は、半導体チップ１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成された一般的なＭＯＳゲートを有する。
　トレンチ３７ａは、半導体チップ１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向Ｚにｐ型炭化珪素層７２を貫通してｎ-型炭化珪素層７１に達する。トレンチ３７ａは、例えば、半導体チップ１０のおもて面に平行な方向に延びるストライプ状に配置されていてもよいし、半導体チップ１０のおもて面側から見てマトリクス状に配置されていてもよい。図４，５には、例えば電極パッド２１ｂ，２３ａ，２３ｂ，２２（図１参照）が並ぶ第１方向Ｘにストライプ状に延びるトレンチ３７ａを示す。
　トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合うトレンチ３７ａ間において、半導体チップ１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａは、半導体チップ１０のおもて面とｐ型ベース領域３４ａの間に、ｐ型ベース領域３４ａに接して設けられている。
　ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｐ++型コンタクト領域３６ａは、ｎ+型ソース領域３５ａよりもトレンチ３７ａから離れて設けられている。ｐ++型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ++型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体チップ１０のおもて面まで達し、半導体チップ１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにｎ+型ソース領域３５ａに接する。
　半導体チップ１０の内部において、ｐ型ベース領域３４ａとｎ+型ドレイン領域（ｎ+型出発基板３１）との間に、ｐ型ベース領域３４ａおよびｎ+型出発基板３１に接して、ｎ-型ドリフト領域３２が設けられている。ｐ型ベース領域３４ａとｎ-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ　Ｓｐｒｅａｄｉｎｇ　Ｌａｙｅｒ：ＣＳＬ）である。
　また、半導体チップ１０の内部において、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ+型領域６１ａ，６２ａが設けられていてもよい。第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ+型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ+型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。
　層間絶縁膜４０は、半導体チップ１０のおもて面全面に設けられ、ゲート電極３９ａを覆う。メイン半導体素子１１のすべてのゲート電極３９ａは、図示省略する部分で、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲートランナーは、エッジ終端領域２（図１～３参照）において半導体チップ１０のおもて面上に層間絶縁膜４０を介して設けられ、活性領域１の周囲を囲むゲートポリシリコン層で形成されている。
　層間絶縁膜４０を深さ方向Ｚに貫通して半導体チップ１０に達する第１コンタクトホール４０ａが設けられている。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａが露出されている。第１コンタクトホール４０ａの内部において、半導体チップ１０のおもて面上にのみ、ニッケルシリサイド（ＮｉＳｉ、Ｎｉ2Ｓｉまたは熱的に安定なＮｉＳｉ2：以下、まとめてＮｉＳｉとする）膜４１ａが設けられている。
　ＮｉＳｉ膜４１ａは、第１コンタクトホール４０ａの内部において半導体チップ１０にオーミック接触し、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａに電気的に接続されている。ｐ++型コンタクト領域３６ａが設けられていない場合、ｐ++型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。
　メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。
　第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体チップ１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタルは、例えば、温度センス部１３には設けられていない。
　ソースパッド２１ａは、第２Ｔｉ膜４５ａの表面全面に設けられ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａは、メイン半導体素子１１のソース電極として機能する。
　ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体チップ１０のおもて面に対向するように配置されたプリント基板（第２基板）９０上のソースパッド９１ａ（図６～９参照）に直接接合されるか、回路パターン（不図示）を介して電気的に接続されている。端子ピン４８ａの他方の端部は、半導体チップ１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。
　端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ａは、半導体チップ１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子であり、外部の接地電位（最低電位）に接続されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われている。めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。
　第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。ドレイン電極５１は、半導体チップ１０の裏面（ｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板８０の銅板８２（図９参照）上にはんだ接合され、当該銅板８２を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。
　このように半導体チップ１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板８０の銅板８２に接合することで、半導体チップ１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体チップ１０で発生した熱は、半導体チップ１０の裏面のドレインパッドに接合された銅板８２を介して冷却フィンのフィン部から放熱され、かつ半導体チップ１０のおもて面の端子ピン４８ａを接合したプリント基板９０から放熱される。
　電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体チップ１０のおもて面の表面領域のｎ-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。
　ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂを有していてもよい。ｐ++型コンタクト領域３６ｂは、設けられていなくてもよい。ゲート電極３９ｂは、ゲートランナー（不図示）を介してゲートパッド２１ｂ（図１～３参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。
　センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体チップ１０に達する第２コンタクトホール４０ｂが設けられ、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体チップ１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ～４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。
　ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体チップ１０にオーミック接触し、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂに電気的に接続されている。ｐ++型コンタクト領域３６ｂが設けられていない場合、ｐ++型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。
　バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ+型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。
　ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体１５（図１０参照）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。
　メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体チップ１０の表面領域の図示省略するｎ-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。
　温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層７３とｎ型カソード領域であるｎ型ポリシリコン層７４とのｐｎ接合で形成されたポリシリコンダイオードである（図４）。ｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体チップ１０、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。
　アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜７５の第３，４コンタクトホール７５ａ，７５ｂにおいてｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。
　端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｃ，４８ｄは、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。
　メイン無効領域１ｂには、電流センス部１２および温度センス部１３の他に、ゲートパッド部１４が設けられている。ゲートパッド部１４は、メイン半導体素子１１のゲートパッド２１ｂが設けられた領域である（図５）。ゲートパッド部１４には、メイン有効領域１ａからメイン半導体素子１１のＭＯＳゲートが延在していてもよい。ゲートパッド部１４に形成されたＭＯＳゲートは、層間絶縁膜４０で覆われている。
　ゲートパッド部１４において半導体チップ１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｅおよびバリアメタル４６ｅが設けられている。ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートパッド２１ｂ上にも、例えばソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｅが接合されている。
　端子ピン４８ｅは、ゲートパッド２１ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｅは、メイン半導体素子１１に印加されるゲート電圧に応じた所定の直径を有する丸棒状の配線部材である。符号４２ｅ～４５ｅは、それぞれバリアメタル４６ｅを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。符号４７ｅ，４９ｅ，５０ｅは、それぞれ、ゲートパッド２１ｂ上の配線構造を構成するめっき膜および第１，２保護膜である。
　実施の形態１にかかる半導体回路装置１００の構造について説明する。図６～８は、実施の形態１にかかる半導体回路装置を絶縁基板のおもて面側から見たレイアウトの一例を模式的に示す平面図である。図６には、絶縁基板８０の他に、プリント基板９０の一部を示す。図９は、実施の形態１にかかる半導体回路装置の構造を模式的に示す断面図である。図９は、図６の半導体回路装置１００の断面構造である。図９では、封止材８９内の構造を明確にするため、図６と異なる配置で半導体チップ１０を図示している。
　図６，９に示す実施の形態１にかかる半導体回路装置１００は、半導体チップ１０、絶縁基板８０、プリント基板９０および外部電極用端子８８ａ，８８ｂを備える。絶縁基板８０は、絶縁板８１の両主面にそれぞれ銅（Ｃｕ）板８２および放熱板８３が接合されてなる。絶縁基板８０の銅板８２上に、複数（少なくとも２つ）の半導体チップ１０（図１～３参照）が配置されている。図６には、図１，２に示す半導体チップ１０（１０ａ，１０ｂ）をマトリクス状に計４つ配置した場合を示す（図７，８においても同様）。
　絶縁基板８０に実装される各半導体チップ１０にそれぞれ作製された半導体装置２０の同じ部分に接続される電極パッド（以下、同じ種類の電極パッドとする）同士は、プリント基板９０の電極パッドと、インプラントピン（金属部材）８６，８７および配線（金属部材）９６（図６）、またはワイヤー（ボンディングワイヤー：金属部材）８６’，８７’（図７，８参照）、とを介して並列接続される。各半導体チップ１０にそれぞれ作製され並列接続される半導体素子同士や回路部同士は同じ構成を有する。半導体チップ１０のおもて面の電極パッドのレイアウトは、複数の半導体チップ１０のうちの少なくとも１つの半導体チップ１０が残りの半導体チップ１０と異なっており、２パターン以上存在する（図１～３参照）。
　複数の半導体チップ１０の同じ種類の電極パッド同士を並列接続する配線９６やワイヤー８６’，８７’による抵抗（Ｒ）成分やリアクタンス（Ｌ）成分の悪影響を受けにくくなるように、絶縁基板８０に実装される半導体チップ１０の全体レイアウトと、半導体チップ１０のおもて面の電極パッドのレイアウトと、が決定される。例えば、配線９６やワイヤー８６’，８７’の長さが可能な限り短くなるように、絶縁基板８０に実装される半導体チップ１０の全体レイアウトと、半導体チップ１０のおもて面の電極パッドのレイアウトと、を決定してもよい。
　また、配線９６やワイヤー８６’，８７’によって並列接続された複数の半導体チップ１０の同じ種類の電極パッド間で、配線９６やワイヤー８６’，８７’による抵抗（Ｒ）成分やリアクタンス（Ｌ）成分が略均一になるように、プリント基板９０の電極パッドに抵抗体９４ａ，９４ｂが電気的に接続されてもよい。抵抗体９４ａ，９４ｂは、並列接続された電極パッド間に直列接続される。リアクタンス成分とは、誘導性リアクタンスや容量性リアクタンスである。略均一とは、プロセスのばらつきによって許容される誤差を含む範囲で同じであることを意味する。具体的には、抵抗（Ｒ）成分やリアクタンス（Ｌ）成分の差が１０％以内であれば略均一と見なすことができる。
　例えば、絶縁基板８０上の４つの半導体チップ１０のゲートパッド２１ｂ同士を、プリント基板９０上のゲートパッド９１ｂおよび配線（金属部材）９５ａ，９５ｂ，９６を介して並列接続する場合を例に（図６）、半導体チップ１０のレイアウトや、抵抗体９４ａ，９４ｂの接続箇所について説明する。絶縁基板８０の銅板８２上に、マトリクス状に４つの半導体チップ１０が配置される。これら４つの半導体チップ１０として、例えば、図１，２に示す半導体チップ（以下、第１，２半導体チップとする）１０ａ，１０ｂをそれぞれ２つずつ用いる。
　２つの第１半導体チップ１０ａは、向きを統一して、第１方向Ｘに隣り合って配置される。このため、第１半導体チップ１０ａのソースパッド２１ａ以外の電極パッド（ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂ）は、すべて第１方向Ｘに１列に配置されている。２つの第２半導体チップ１０ｂは、向きを統一して、第１方向Ｘに隣り合って配置されている。このため、第２半導体チップ１０ａのソースパッド２１ａ以外の電極パッドは、すべて第１方向Ｘに１列に配置されている。
　第１，２半導体チップ１０ａ，１０ｂのおもて面のソースパッド２１ａ以外の電極パッドは、上述したように略矩形状の平面形状の第１，２半導体チップ１０ａ，１０ｂの１辺に沿って１列に配置されている。第１半導体チップ１０ａと第２半導体チップ１０ｂとは、ソースパッド２１ａ以外の各電極パッドが配置された１辺同士が対向するように、第２方向Ｙに隣り合って配置されている。第１半導体チップ１０ａと第２半導体チップ１０ｂとで、ソースパッド２１ａ以外の電極パッドの並び順が第１方向Ｘに反対になっている。
　したがって、このように第１，２半導体チップ１０ａ，１０ｂが第２方向Ｙに互いに隣り合って配置されることで、第１半導体チップ１０ａのおもて面の電極パッドのレイアウトと、第２半導体チップ１０ｂのおもて面の電極パッドのレイアウトと、が第１，２半導体チップ１０ａ，１０ｂ間を通る第１方向Ｘに平行な軸に対して線対称となる。第１半導体チップ１０ａのソースパッド２１ａ以外の各電極パッドは、それぞれ、第２方向Ｙに、第２半導体チップ１０ｂの同じ種類の電極パッドと対向する。
　第１，２半導体チップ１０ａ，１０ｂの各ソースパッド２１ａに、それぞれ、はんだ層８５を介して、図４，５の端子ピン４８ａに相当する複数のインプラントピン８６が接合される。第１，２半導体チップ１０ａ，１０ｂのゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂに、それぞれ、はんだ層８５を介して、図５の端子ピン４８ｅ、図４，５の端子ピン４８ｂ、および図４の端子ピン４８ｃ，４８ｄに相当する異なるインプラントピン（導電性ポスト）８７が接合される。
　インプラントピン８６，８７は、第１，２半導体チップ１０ａ，１０ｂのおもて面に対向するプリント基板９０の、第１，２半導体チップ１０ａ，１０ｂ側に対して反対側の主面（以下、おもて面とする）の所定の電極パッドに直接接合されるか、回路パターン（不図示）を介して電気的に接続される。プリント基板９０は、例えば、第１，２半導体チップ１０ａ，１０ｂのおもて面の各電極パッドに可能な限り対向する位置に、第１，２半導体チップ１０ａ，１０ｂのおもて面の各電極パッドにそれぞれ対応する電極パッドを有する。
　例えば、第１，２半導体チップ１０ａ，１０ｂの各ソースパッド２１ａは、それぞれ自身に接合されたインプラントピン８６を介して、プリント基板９０のソースパッド（不図示）に電気的に接続される。プリント基板９０には、第１，２半導体チップ１０ａ，１０ｂの各ソースパッド２１ａにそれぞれ対向する位置に、それぞれ１つずつソースパッドが配置されてもよいし、第１方向Ｘに互いに隣り合う第１半導体チップ１０ａの組および第１方向Ｘに互いに隣り合う第２半導体チップ１０ｂの組でそれぞれ共有するソースパッドが１つずつ配置されてもよい。
　第１，２半導体チップ１０ａ，１０ｂのゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ異なるインプラントピン８７を介して、プリント基板９０のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂに電気的に接続される。プリント基板９０は、例えば、第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂの組ごとに、１組のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂを有する。
　第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂの各組は、プリント基板９０の、当該第１，２半導体チップ１０ａ，１０ｂ間に対向する位置に配置された１組のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂを共有する。プリント基板９０のゲートパッド９１ｂ同士は、プリント基板９０のおもて面に形成された配線９６を介して電気的に接続される。プリント基板９０のＯＣパッド９２同士、アノードパッド９３ａ同士およびカソードパッド９３ｂ同士が、それぞれゲートパッド９１ｂ同士と同じく図示省略する配線を介して電気的に接続されてもよい。
　第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂのゲートパッド２１ｂ間の距離は従来構造（図２１，２２参照）の半導体チップ２１０のゲートパッド２１１ｂ間の距離よりも短くなっている。このため、絶縁基板８０上のすべての半導体チップ１０（１０ａ，１０ｂ）のゲートパッド２１ｂ同士を並列接続する配線９６の長さを従来構造の同配線２３４の長さよりも短くすることができる。プリント基板９０のＯＣパッド９２同士、アノードパッド９３ａ同士およびカソードパッド９３ｂ同士を並列接続する配線（不図示）の長さも従来構造よりも短くすることができる。
　プリント基板９０のゲートパッド９１ｂに、配線９５ａ，９５ｂを介して、抵抗体９４ａ，９４ｂが電気的に接続されてもよい。抵抗体９４ａ，９４ｂは、例えば、それぞれ抵抗成分およびリアクタンス成分であり、プリント基板９０のおもて面に配置される。並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分およびリアクタンス成分が略均一になるように、抵抗体９４ａ，９４ｂの抵抗値や配置が設定される。プリント基板９０の他の電極パッドにも、それぞれ異なる抵抗体９４ａ，９４ｂが接続されてもよい。
　上述したように絶縁基板８０上のすべての半導体チップ１０のおもて面のソースパッド２１ａがインプラントピン８６によってプリント基板９０のソースパッドに電気的に接続され、後述するように複数の半導体チップ１０の裏面のドレインパッドが絶縁基板８０の銅板８２に接合されることで、複数の半導体チップ１０にそれぞれ作製された半導体装置のメイン半導体素子１１が並列接続される。絶縁基板８０上のすべての半導体チップ１０のゲートパッド２１ｂ同士は、インプラントピン８７、プリント基板９０のゲートパッド９１ｂおよび配線９６により並列接続される。
　外部電極用端子８８ａの一端は、絶縁基板８０のおもて面の銅板８２に接合されている。第１，２半導体チップ１０ａ，１０ｂの裏面のドレインパッドは、はんだ層８４を介して絶縁基板８０のおもて面の銅板８２に接合され、銅板８２を介して外部電極用端子８８ａに電気的に接続されている。外部電極用端子８８ｂの一端は、プリント基板９０の回路パターン（不図示）に接合されている。外部電極用端子８８ａ，８８ｂの他端は、後述する封止材８９から外側へ突出している。外部電極用端子８８ａ，８８ｂは、自身が接続された各部の電位を外部に引き出している。
　絶縁基板８０、半導体チップ１０、インプラントピン８６，８７、プリント基板９０および外部電極用端子８８ａ，８８ｂは封止材８９によって封止されている。絶縁基板８０の放熱板８３は、熱伝導ペーストを介して冷却器（不図示）に接合される。半導体回路装置１００の動作時、半導体チップ１０やプリント基板９０の電極パッドおよび回路パターンで発生した熱が絶縁基板８０から冷却器へ伝導して放熱されることで、半導体チップ１０やプリント基板９０が冷却される。符号９７は、半導体チップ１０の高機能部を制御する制御部である。
　図７に示すように、インプラントピン８７に代えて、例えば、ワイヤー８７’により、絶縁基板８０上のすべての半導体チップ１０（１０ａ，１０ｂ）のゲートパッド２１ｂが、絶縁基板８０上のゲートパッド９１ｂ’にステッチボンディングされて電気的に接続されてもよい。半導体チップ１０のＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂについても、それぞれ、異なるワイヤーにより、絶縁基板８０上のＯＣパッド９２’、アノードパッド９３ａ’およびカソードパッド９３ｂ’にステッチボンディングされて電気的に接続されてもよい。
　この場合、絶縁基板８０は、例えば、第２方向Ｙに互いに隣り合う第１，２半導体チップ１０ａ，１０ｂの間に、当該第１，２半導体チップ１０ａ，１０ｂの組で共有される１組のゲートパッド９１ｂ’、ＯＣパッド９２’、アノードパッド９３ａ’およびカソードパッド９３ｂ’を有する。絶縁基板８０のゲートパッド９１ｂ’同士は配線９６’により電気的に接続される。絶縁基板８０のゲートパッド９１ｂ’に配線９５ａ’，９５ｂ’を介して抵抗体９４ａ’，９４ｂ’を電気的に接続して、並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分やリアクタンス成分を略均一にしてもよい。
　また、図８に示すように、絶縁基板８０の銅板８２上にマトリクス状に４つの半導体チップ１０（１０ａ，１０ｂ）を配置する場合、すべての互いに隣り合う半導体チップ１０間の間隔が均等になる。このため、インプラントピン８６に代えて、例えばワイヤー８６’により、第１方向Ｘに互いに隣り合う半導体チップ１０のソースパッド２１ａ同士、第２方向Ｙに互いに隣り合う半導体チップ１０のソースパッド２１ａ同士、をそれぞれ電気的に接続してもよい。これによって、並列接続された半導体チップ１０のソースパッド２１ａ間での抵抗成分やリアクタンス成分を略均一にすることができる。
　また、図９に示すように、半導体チップ１０のソースパッド２１ａに複数接続されたインプラントピン８６のうちの一部（図９では１つ）のインプラントピン８６ａを例えばＬ字状に折り曲げてもよい。このようにインプラントピン８６ａを折り曲げた形状とすることで、インプラントピン８６ａにリアクタンス成分が付加された状態となる。これによって、互いに隣り合う半導体チップ１０間の間隔が均等でない場合であっても、並列接続された半導体チップ１０のソースパッド２１ａ間でのリアクタンス成分が略均一になるように調整することができる。
　図示省略するが、半導体チップのゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂにそれぞれ接合されるインプラントピン８７をＬ字状に折り曲げた形状としてもよい。この場合、例えば、プリント基板９０のゲートパッド９１ｂ、ＯＣパッド９２、アノードパッド９３ａおよびカソードパッド９３ｂに抵抗体９４ａ’，９４ｂ’を電気的に接続することに代えて、Ｌ字状に折り曲げたインプラントピン８７の長さの違いによって、並列接続された半導体チップ１０の同じ種類の電極パッド間での抵抗成分やリアクタンス成分を略均一に調整することができる。
　実施の形態１にかかる半導体回路装置１００の動作について説明する。図１０は、実施の形態１にかかる半導体回路装置の等価回路を示す回路図である。図１０に示すように、絶縁基板８０上のすべての半導体チップ１０のそれぞれに、メイン半導体素子１１と、当該メイン半導体素子１１に並列接続された電流センス部１２と、を備えた半導体装置２０が作製されている。各半導体チップ１０において、メイン半導体素子１１のソース（ソースパッド２１ａ）は、ソース配線１７を介して、接地点ＧＮＤの接地電位のソース端子Ｓに電気的に接続されている。
　電流センス部１２のソースと接地点ＧＮＤとの間に、外部部品である抵抗体１５が接続されている。メイン半導体素子１１のドレイン（ドレインパッド）は、ドレイン配線１８を介してドレイン端子Ｄに接続されている。メイン半導体素子１１のゲートは、ゲート抵抗１６およびゲート配線１９を介してゲート端子Ｇに接続されている。このように半導体回路装置１００を構成するすべての半導体チップ１０のメイン半導体素子１１がドレイン配線１８とソース配線１７との間に接続され、複数のメイン半導体素子１１が並列接続された状態となっている。
　メイン半導体素子１１（図４，５参照）のソースに対して正の電圧がドレイン（ドレイン電極５１）に印加された状態で、メイン半導体素子１１のゲート（ゲート電極３９ａ）にゲート閾値電圧Ｖｔｈ以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａの、ｎ+型ソース領域３５ａとｎ型電流拡散領域３３ａとに挟まれた部分にｎ型の反転層（チャネル）が形成される。それによって、メイン半導体素子１１のドレインからソースへ向かってメイン電流が流れ、メイン半導体素子１１がオンする。
　このとき、メイン半導体素子１１と同じ条件で、電流センス部１２のソース（ＯＣパッド２２）に対して正の電圧がドレイン（ドレイン電極５１）に印加された状態で、電流センス部１２のゲート電極３９ｂにゲート閾値電圧以上の電圧が印加されると、センス有効領域１２ａのｐ型ベース領域３４ｂの、ｎ+型ソース領域３５ｂとｎ型電流拡散領域３３ｂとに挟まれた部分にｎ型の反転層が形成される。それによって、電流センス部１２のドレインからソースへ向かってセンス電流が流れ、電流センス部１２がオンする。
　センス電流は、電流センス部１２のソースに接続された抵抗体１５を通って接地点ＧＮＤへと流れる。これによって、抵抗体１５で電圧降下が生じる。メイン半導体素子１１に過電流が流れた場合、メイン半導体素子１１に流れる過電流の大きさに応じて電流センス部１２に流れるセンス電流が大きくなり、抵抗体１５にセンス電流が流れることで生じる抵抗体１５での電圧降下も大きくなる。この抵抗体１５での電圧降下の大きさを監視することで、メイン半導体素子１１に流れる過電流を検知することができる。
　一方、メイン半導体素子１１のゲート電極３９ａにゲート閾値電圧Ｖｔｈ未満の電圧が印加されたときには、メイン半導体素子１１の第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合が逆バイアスされる。電流センス部１２のゲート電極３９ｂにもゲート閾値電圧未満の電圧が印加され、電流センス部１２の第１，２ｐ+型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ-型ドリフト領域３２との間のｐｎ接合も逆バイアスされる。これによって、メイン半導体素子１１および電流センス部１２はオフ状態を維持する。
　図１０のゲート配線１９は、図６～８の配線９６，９６’に相当する。上述したように、実施の形態１において、ゲート配線１９（配線９６，９６’）の長さが従来構造の配線２３４（図２１参照）の長さよりも短くなる。かつ並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分やリアクタンス成分が略均一になる。これによって、半導体回路装置１００のターンオフ時、各半導体チップ１０に作製されたメイン半導体素子１１ごとのゲート閾値電圧Ｖｔｈのばらつきを抑制することができるため、半導体回路装置１００のゲート電圧Ｖｇの電圧波形１３３が振動しにくい。
　したがって、半導体回路装置１００の各半導体チップ１０のメイン半導体素子１１でターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりをほぼ同じにすることができ、各半導体チップ１０のメイン半導体素子１１とドレイン配線１８との接続点１００ａ～１００ｄでのドレイン電位を略同じにすることができる。これによって、半導体回路装置１００のドレイン・ソース間電圧Ｖｄｓの電圧波形１３２を振動しにくくすることができる。このため、半導体回路装置１００のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１３１が振動することを抑制することができる（後述する図１９参照）。
　次に、実施の形態１にかかる半導体回路装置１００の絶縁基板８０（図６～９参照）に実装される半導体チップ１０に作製される半導体装置２０の製造方法について説明する。図１１～１６は、実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップの製造途中の状態を示す断面図である。図１１～１６には、メイン半導体素子１１のみを示すが、同一の半導体チップ１０に作製されるすべての素子の各部は例えばメイン半導体素子１１の各部と同時に形成される。
　まず、図１１に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１は、例えば３０μｍ程度であってもよい。
　次に、図１２に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ-型炭化珪素層７１の表面領域に、第１ｐ+型領域６１ａおよびｐ+型領域１０１をそれぞれ選択的に形成する。第１ｐ+型領域６１ａおよびｐ+型領域１０１は、例えば、第１方向Ｘ（奥行き方向：図４参照）に交互に繰り返し配置され、第２方向Ｙ（横方向：図４参照）にストライプ状に延在する。
　次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ-型炭化珪素層７１の表面領域にｎ型領域１０２を形成する。ｎ型領域１０２は、第１ｐ+型領域６１ａとｐ+型領域１０１との間に、これらｐ+型領域６１ａ，１０１に接して形成される。ｎ型領域１０２と、ｐ+型領域６１ａ，１０１と、の形成順序を入れ替えてもよい。
　互いに隣り合うｐ+型領域６１ａ，１０１間の距離ｄ２は例えば１．５μｍ程度である。ｐ+型領域６１ａ，１０１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度である。ｎ型領域１０２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０17／ｃｍ3程度である。ｎ-型炭化珪素層７１の、イオン注入されていない部分がｎ-型ドリフト領域３２となる。
　次に、図１３に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｐ+型領域１０１に達するｐ+型領域１０３を選択的に形成する。
　次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型領域１０２に達するｎ型領域１０４を選択的に形成する。ｐ+型領域１０１，１０３同士が連結されて第２ｐ+型領域６２ａが形成され、ｎ型領域１０２，１０４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ+型領域１０３とｎ型領域１０４との形成順序を入れ替えてもよい。
　次に、図１４に示すように、ｎ-型炭化珪素層７１上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度である。ここまでの工程により、ｎ+型出発基板３１上にｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に積層した半導体ウエハが作製される。
　次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７２の表面領域に、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａをそれぞれ選択的に形成する。ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａと、ｎ-型炭化珪素層７１と、の間の部分がｐ型ベース領域３４ａとなる。
　次に、イオン注入で形成した拡散領域（第１，２ｐ+型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）について、不純物活性化のための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
　次に、図１５に示すように、フォトリソグラフィおよびエッチングにより、半導体ウエハのおもて面からｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図４参照）に第１ｐ+型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ+型領域６１ａに達して、第１ｐ+型領域６１ａの内部で終端してもよい。
　次に、図１６に示すように、半導体ウエハのおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度で形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）による堆積膜であってもよい。次に、トレンチ３７ａの内部に埋め込むように、半導体ウエハのおもて面に例えばリンドープのポリシリコン層を形成する。
　次に、ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ａとなる部分をトレンチ３７ａの内部に残す。上述したようにメイン半導体素子１１を形成する際に、半導体ウエハに作製されるすべての素子（電流センス部１２、温度センス部１３等の高機能部：図４，５参照）の各部を、メイン半導体素子１１の各部と同時に形成する。次に、半導体ウエハのおもて面全面に層間絶縁膜４０を形成する。
　メイン半導体素子１１は、半導体ウエハのおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置し、ｐ型ベース領域３４ａとｎ-型ドリフト領域３２とのｐｎ接合分離により、半導体ウエハに作製されるすべての素子と分離する。電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体ウエハのおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。
　また、温度センス部１３として、例えば、半導体ウエハのおもて面上に、ｐ型ポリシリコン層７３とｎ型ポリシリコン層７４（図４参照）とのｐｎ接合ダイオードを形成する。ｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４は層間絶縁膜７５で覆う。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜４０およびゲート絶縁膜３８ａを選択的に除去して、第１～４コンタクトホール４０ａ，４０ｂ，７５ａ，７５ｂを形成する。
　第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａを露出させる。第２コンタクトホール４０ｂには、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂを露出させる。第３，４コンタクトホール７５ａ，７５ｂには、それぞれｐ型ポリシリコン層７３およびｎ型ポリシリコン層７４を露出させる。次に、熱処理により層間絶縁膜４０，７５を平坦化（リフロー）する。
　次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体ウエハのおもて面の、第１コンタクトホール４０ａに露出される部分に、半導体ウエハのおもて面にオーミック接触するＮｉＳｉ膜４１ａを形成する。次に、半導体ウエハのおもて面に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積にする。
　また、第２コンタクトホール４０ｂ内にも、第１コンタクトホール４０ａ内のＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時に、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａそれぞれと同じ構成でＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。また、第２～４コンタクトホール４０ｂ，７５ａ，７５ｂ内のそれぞれにも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを形成する。
　次に、半導体ウエハの裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。次に、半導体ウエハのおもて面にポリイミドからなる第１保護膜４９ａ～４９ｃ，４９ｅを選択的に形成し、これら第１保護膜４９ａ～４９ｃ，４９ｅの開口部にそれぞれ異なる各電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理を行う。
　次に、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４９ａ～４９ｃ，４９ｅの開口部に露出する部分にめっき膜４７ａ～４７ｅを形成する。次に、めっき膜４７ａ～４７ｅを乾燥させるための熱処理（ベーク）を行う。次に、ポリイミドからなる第２保護膜５０ａ～５０ｃ，５０ｅを形成して、めっき膜４７ａ～４７ｅと第１保護膜４９ａ～４９ｃ，４９ｅとの各境界を覆う。
　次に、ポリイミド膜（第１保護膜４９ａ～４９ｃ，４９ｅおよび第２保護膜５０ａ～５０ｃ，５０ｅ）の強度を向上させるための熱処理（キュア）を行う。次に、めっき膜４７ａ～４７ｅ上に、それぞれはんだ層（図９の符号８５）により端子ピン４８ａ～４８ｅを接合する。次に、半導体ウエハをダイシング（切断）して個々のチップ状に個片化することで、図１～５に示す半導体装置２０を作製した半導体チップ１０が完成する。
　半導体チップ１０のおもて面の電極パッドのレイアウトは、絶縁基板８０上の複数の半導体チップ１０の全体レイアウトに応じて決定される。その後、一般的な方法により、絶縁基板８０上に複数の半導体チップ１０を実装し、半導体チップ１０のおもて面の電極パッドを、それぞれプリント基板９０の電極パッド等に電気的に接続する。その後、絶縁基板８０上の各部を封止材８９で封止することで、図６～９に示す半導体回路装置１００が完成する。
　以上、説明したように、実施の形態１によれば、絶縁基板に実装される半導体チップの全体レイアウトに応じて、半導体チップのおもて面の電極パッドのレイアウトを、絶縁基板に実装されるすべての半導体チップのうちの少なくとも１つの半導体チップで異なった構成とする。これにより、メイン半導体素子同士を並列接続する配線の長さが可能な限り短くなるように、もしくは並列接続された複数の半導体チップの同じ種類の電極パッド間で、配線による抵抗成分やリアクタンス成分が略均一になるように、またはその両方を満たすように、絶縁基板上に半導体チップを実装することができる。
　これによって、半導体回路装置のターンオフ時、各半導体チップに作製されたメイン半導体素子ごとのゲート閾値電圧のばらつきを抑制することができ、半導体回路装置のゲート電圧の電圧波形が振動しにくくすることができる。これにより、各半導体チップのメイン半導体素子でターンオフ時のドレイン・ソース間電圧の電圧波形の立ち上がりをほぼ同じにすることができ、半導体回路装置のドレイン・ソース間電圧の電圧波形を振動しにくくすることができる。このため、半導体回路装置のターンオフ時のドレイン・ソース間電流の電流波形が振動することを抑制することができる。
（実施の形態２）
　次に、実施の形態２にかかる半導体回路装置について説明する。図１７，１８は、実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップをおもて面側から見たレイアウトの一例を示す平面図である。実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップ１２０が実施の形態１にかかる半導体回路装置の絶縁基板に実装される半導体チップ１０（図１～３参照）と異なる点は、同一の半導体チップ１０の活性領域１に、メイン半導体素子１１のみを備える点である。
　実施の形態２にかかる半導体回路装置の絶縁基板に実装される半導体チップ１２０は、メイン無効領域１１１ｂにゲートパッド１２１ｂのみを有する。このため、メイン半導体素子１１と同一の半導体チップ１２０に、メイン半導体素子１１を保護・制御するための回路部となる高機能部を配置する場合と比べて、メイン無効領域１ｂの表面積が小さくなっている。このように、半導体チップ１２０のおもて面に部分的に電極パッド（ここではゲートパッド１２１ｂ）が配置される場合に、上述した実施の形態１を適用可能である。
　半導体チップ１２０のおもて面の電極パッド（ソースパッド１２１ａ，１２１ａ’およびゲートパッド１２１ｂ，１２１ｂ’）のレイアウトは、複数の半導体チップ１２０のうちの少なくとも１つの半導体チップ１２０で異なっており、２パターン以上存在する（図１７，１８参照）。メイン有効領域１１１ａ，１１１ａ’は、例えば、一部が内側に凹んだ略矩形状の平面形状を有していてもよい。ソースパッド１２１ａ，１２１ａ’の平面形状は、例えば、メイン有効領域１１１ａ，１１１ａ’の平面形状と略同じである。
　メイン無効領域１１１ｂ，１１１ｂ’は、例えば、メイン有効領域１１１ａ，１１１ａ’の凹部に配置される。メイン無効領域１１１ｂは、メイン無効領域１１１ｂとエッジ終端領域２との略矩形状の境界の１辺に配置され、メイン有効領域１１１ａに３辺を囲まれた略矩形状の平面形状であってもよい（図１７）。メイン無効領域１１１ｂ’は、メイン無効領域１１１ｂ’とエッジ終端領域２との略矩形状の境界の１頂点に配置され、メイン有効領域１１１ａ’に２辺を囲まれた略矩形状の平面形状であってもよい（図１８）。
　半導体チップ１２０のメイン有効領域１１１ａ，１１１ａ’の断面構造は、図４の切断線Ｘ１－Ｘ２における断面構造と同じである。半導体チップ１２０のメイン無効領域１１１ｂ，１１１ｂ’（ゲートパッド部１４）の断面構造は、図５の切断線Ｙ２－Ｙ３における断面構造と同様である。実施の形態２にかかる半導体回路装置（絶縁基板に複数の半導体チップ１２０を実装）の、半導体チップ１２０のおもて面の電極パッドのレイアウト以外の構成は、実施の形態１にかかる半導体回路装置１００（図６～９参照）と同様である。
　以上、説明したように、実施の形態２によれば、絶縁基板に実装される半導体チップのおもて面に所定のレイアウトで２つ以上の電極パッドが配置される場合に、実施の形態１と同様の効果を得ることができる。
（実施例）
　上述した実施の形態１にかかる半導体回路装置１００（図１～１０参照）の電流波形について検証した。図１９は、実施例のターンオフ時の電圧波形および電流波形を示す特性図である。図２０は、従来例のターンオフ時の電圧波形および電流波形を示す特性図である。上述した実施の形態１にかかる半導体回路装置１００（以下、実施例とする：図１，２，４，５，６，９，１０参照）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１３１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１３２、およびゲート電圧Ｖｇの電圧波形１３３を図１９に示す。
　比較として、従来の半導体回路装置２００（以下、従来例とする：図２１，２２参照）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１４２、およびゲート電圧Ｖｇの電圧波形１４３を図２０に示す。従来例は、絶縁基板２２０に実装されるすべての半導体チップ２１０の全体レイアウトと、半導体チップ２１０のおもて面の電極パッド（ソースパッド２１１ａ、ゲートパッド２１１ｂ、ＯＣパッド２１２、アノードパッド２１３ａおよびカソードパッド２１３ｂ）のレイアウトと、が実施例と異なる。
　図１９に示す結果から、実施例は、ターンオフ時、各半導体チップ１０に作製されたメイン半導体素子１１ごとのゲート閾値電圧Ｖｔｈのばらつきを抑制することができ、半導体回路装置１００のゲート電圧Ｖｇの電圧波形１３３が振動しにくいことが確認された。その理由は、実施例においては、ゲート配線１９（配線９６，９６’：図６，１０参照）の長さが従来例の配線２３４（図２１参照）の長さよりも短く、かつ並列接続された半導体チップ１０のゲートパッド２１ｂ間での抵抗成分やリアクタンス成分が略均一になっているからであると推測される。
　これによって、実施例の各メイン半導体素子１１でターンオフ時のドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりをほぼ同じにすることができ、各メイン半導体素子１１とドレイン配線１８との接続点１００ａ～１００ｄ（図１０参照）でのドレイン電位を略同じにすることができることが確認された。これによって、実施例（半導体回路装置１００）のドレイン・ソース間電圧Ｖｄｓの電圧波形１３２を振動しにくくすることができ
、ターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１３１の振動を抑制することができることが確認された。
　一方、図２０に示す結果から、従来例（半導体回路装置２００）のターンオフ時のドレイン・ソース間電流Ｉｄｓの電流波形１４１、ドレイン・ソース間電圧Ｖｄｓの電圧波形１４２、およびゲート電圧Ｖｇの電圧波形１４３ともに振動することが確認された。従来例では、配線２３４の抵抗成分やリアクタンス成分が悪影響して、各半導体チップ２１０に作製されたメイン半導体素子ごとのゲート閾値電圧Ｖｔｈがばらついて、当該メイン半導体素子ごとのドレイン・ソース間電圧Ｖｄｓの電圧波形の立ち上がりが異なってくることで、従来例全体のドレイン・ソース間電圧Ｖｄｓの電圧波形１４２が振動しやすいからである。
　以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体やシリコンを半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、実装基板上に複数（２つ以上）の半導体チップが実装され、これら複数の半導体チップにそれぞれ作製された同じ電流能力の半導体装置を並列接続した半導体回路装置に有用である。
　１　活性領域
　１ａ　メイン有効領域
　１ｂ　メイン無効領域
　２　エッジ終端領域
　１０，１０ａ，１０ｂ，１０ｃ　半導体チップ
　１１　メイン半導体素子
　１２　電流センス部
　１２ａ　センス有効領域
　１２ｂ　センス無効領域
　１３　温度センス部
　１４　ゲートパッド部
　１５，９４ａ，９４ａ’，９４ｂ，９４ｂ’　抵抗体
　１６　ゲート抵抗
　１７　ソース配線
　１８　ドレイン配線
　１９　ゲート配線
　２０　半導体装置
　２１ａ　ソースパッド（電極パッド）
　２１ｂ　ゲートパッド（電極パッド）
　２２　ＯＣパッド（電極パッド）
　２３ａ　アノードパッド（電極パッド）
　２３ｂ　カソードパッド（電極パッド）
　３１　ｎ+型出発基板
　３２　ｎ-型ドリフト領域
　３２ａ　ｎ-型領域
　３３ａ，３３ｂ　ｎ型電流拡散領域
　３４ａ，３４ｂ　ｐ型ベース領域
　３５ａ，３５ｂ　ｎ+型ソース領域
　３６ａ，３６ｂ　ｐ++型コンタクト領域
　３７ａ，３７ｂ　トレンチ
　３８ａ，３８ｂ　ゲート絶縁膜
　３９ａ，３９ｂ　ゲート電極
　４０，７５　層間絶縁膜
　４０ａ，４０ｂ，７５ａ，７５ｂ　コンタクトホール
　４１ａ，４１ｂ，４１ｅ　ＮｉＳｉ膜
　４２ａ，４２ｂ，４２ｅ　第１ＴｉＮ膜
　４３ａ，４３ｂ，４３ｅ　第１Ｔｉ膜
　４４ａ，４４ｂ，４４ｅ　第２ＴｉＮ膜
　４５ａ，４５ｂ，４５ｅ　第２Ｔｉ膜
　４６ａ，４６ｂ，４６ｅ　バリアメタル
　４７ａ～４７ｅ　めっき膜
　４８ａ～４８ｅ　端子ピン
　４９ａ～４９ｃ，４９ｅ　第１保護膜
　５０ａ～５０ｃ，５０ｅ　第２保護膜
　５１　ドレイン電極
　６１ａ，６１ｂ，６２ａ，６２ｂ，１０１，１０３　ｐ+型領域
　７１　ｎ-型炭化珪素層
　７１ａ　ｎ-型炭化珪素層の厚さを増した部分
　７２　ｐ型炭化珪素層
　７３　ｐ型ポリシリコン層
　７４　ｎ型ポリシリコン層
　８０　絶縁基板
　８１　絶縁板
　８２　銅板
　８３　放熱板
　８４，８５　はんだ層
　８６，８６ａ，８７　インプラントピン
　８６’，８７’　ワイヤー
　８８ａ，８８ｂ　外部電極用端子
　８９　封止材
　９０　プリント基板
　９１ａ　ソースパッド
　９１ｂ，９１ｂ’　ゲートパッド
　９２，９２’　ＯＣパッド
　９３ａ，９３ａ’　アノードパッド
　９３ｂ，９３ｂ’　カソードパッド
　９５ａ，９５ａ’，９５ｂ，９５ｂ’，９６，９６’　配線
　１００　半導体回路装置
　１００ａ～１００ｂ　接続点
　１０２，１０４　ｎ型領域
　ＧＮＤ　接地点
　ｄ１　ｐ+型領域の深さ
　ｄ２　互いに隣り合うｐ+型領域間の距離
　ｄ３　ｎ型領域の深さ
　ｔ１　ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ
　ｔ２　ｎ-型炭化珪素層の、厚さを増した部分の厚さ
　ｔ３　ｐ型炭化珪素層の厚さ
　Ｘ　半導体チップのおもて面に平行な方向（第１方向）
　Ｙ　半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向）
　Ｚ　深さ方向

Claims (6)

  1. 　シリコンよりもバンドギャップの広い半導体からなる複数の半導体チップと、
    　複数の前記半導体チップのそれぞれに設けられた複数の半導体素子と、
    　複数の前記半導体チップのそれぞれにおいて、おもて面に互いに離れて配置され、それぞれ異なる前記半導体素子に電気的に接続された複数の電極パッドと、
    　複数の前記半導体チップが互いに離れて接合された第１基板と、
    　複数の前記半導体チップ間において、前記半導体素子の同じ部分に接続される前記電極パッド同士を並列接続する金属部材と、
    　を備え、
    　複数の前記半導体チップのうち、少なくとも１つの前記半導体チップの前記電極パッドのレイアウトは残りの前記半導体チップの前記電極パッドのレイアウトと異なっており、
    　前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方が均一になる所定のレイアウトに、前記半導体チップのおもて面の前記電極パッドのレイアウトと、前記第１基板の上の複数の前記半導体チップのレイアウトと、が設定されていることを特徴とする半導体回路装置。
  2. 　前記金属部材を介して並列接続された前記電極パッドを前記第１基板の上に均等な距離で配置することで、前記金属部材を介して並列接続された前記電極パッドの間の抵抗成分もしくはリアクタンス成分、またはその両方を均一にしたことを特徴とする請求項１に記載の半導体回路装置。
  3. 　前記金属部材は金属ワイヤーであることを特徴とする請求項２に記載の半導体回路装置。
  4. 　前記金属部材は、
    　前記電極パッドの電位を取り出す端子ピンと、
    　複数の前記半導体チップのおもて面に対向して配置された第２基板に形成された金属配線と、であり、
    　複数の前記半導体チップ間において前記半導体素子の同じ部分にそれぞれ接続される前記電極パッドにそれぞれ異なる前記端子ピンが接合され、当該異なる前記端子ピンが前記金属配線を介して接続されていることを特徴とする請求項１に記載の半導体回路装置。
  5. 　前記第２基板に形成され、前記金属配線に電気的に接続された抵抗体をさらに備えることを特徴とする請求項４に記載の半導体回路装置。
  6. 　同じ前記電極パッドに複数の前記端子ピンが接合され、
    　同じ前記電極パッドに接合された複数の前記端子ピンのうちの一部の前記端子ピンは、一部を折り曲げてなるリアクタンス成分が付加されていることを特徴とする請求項４または５に記載の半導体回路装置。
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