JP2011254387A - 交流スイッチ - Google Patents

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mosfet
current
gate
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Mineo Miura
峰生 三浦
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Rohm Co Ltd
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Abstract

【課題】高耐圧の用途に適用可能な交流スイッチ（半導体リレー）を提供する。
【解決手段】交流スイッチ１は、ソース（Ｓ）同士を接続した第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２と、第１化合物半導体ＭＯＳＦＥＴ１１のドレイン（Ｄ）に接続された第１出力端子１３と、第２化合物半導体ＭＯＳＦＥＴ１２のドレイン（Ｄ）に接続された第２出力端子１４とを含む。交流スイッチ１は、オフ時の第１出力端子１３および第２出力端子１４の間の耐圧が４００Ｖ以上（より好ましくは６００Ｖ以上）であり、オン時の第１出力端子１３および第２出力端子１４の間の抵抗が２０ｍΩ以下（より好ましくは１０ｍΩ以下）である。
【選択図】図１

Description

この発明は、双方向の電流を導通／遮断することができる交流スイッチに関する。
ハイブリッド自動車または電気自動車は、バッテリからの電力によって駆動される電動モータを駆動源として備えている。より具体的には、メインバッテリに対して並列にコンデンサおよびインバータが接続され、インバータからの電力供給によって電動モータが駆動される。車両の減速時には、電動モータが発生する回生電流が、インバータを介してメインバッテリを充電する。メインバッテリとコンデンサおよびインバータとの間には、リレーユニットが接続されている。
リレーユニットに求められる機能は、メインバッテリから電動モータに供給される電流をオン／オフする機能、および電動モータからメインバッテリに供給される回生電流（逆方向の電流）をオン／オフする機能である。つまり、リレーユニットは、双方向の電流をオン／オフできる必要がある。さらに、リレーユニットには、たとえば、オフ時に直流４００Ｖでの絶縁性を確保できること、およびオン時に６０アンペアの連続通電が可能であることが要求される。
典型的な従来技術では、リレーユニットは、機械接点式リレーを組み合わせて構成されている。具体的には、リレーユニットは、メインバッテリのプラス極に接続されるプラス側メインリレーと、メインバッテリのマイナス極に接続されるマイナス側メインリレーを含む。プラス側メインリレーには、予備充電用リレーおよび電流制限用抵抗の直列回路が、並列に接続される。これらのリレーは、いずれも機械接点式リレーである。予備充電用リレーは、イグニッションキーオン時にプラス側メインリレーに先立って導通し、電流制限用抵抗によって制限された電流でコンデンサを予備充電する。これにより、その後に、プラス側メインリレーが導通したときの突入電流を抑制している。
特開平９−３７５６２号公報
機械接点式リレーには、チャタリング、作動音、過電流による接点の溶解・固着、接点の摩耗による信頼性の低下などの問題がある。接点の溶解・固着の問題は、前述のような予備充電用リレーおよび電流制限用抵抗を用いて突入電流を低減することによって緩和される。しかし、予備充電用リレーおよび電流制限用抵抗を備えることによって、リレーユニットが大型化および重量化する。過電流からの接点保護はヒューズを用いることによっても行えるが、ヒューズが溶断すれば、その交換が必要になる。
機械接点式リレーにおけるこれらの問題は、半導体リレーを用いることによって解決できる。
ところが、シリコン半導体スイッチによって４００Ｖ以上の耐圧を達成しようとすると、チップサイズが大きくなる。すると、それに応じてオン抵抗が大きくなるという新たな課題に直面する。具体的には、機械接点式リレーの接点抵抗は２０ｍΩ程度以下であるが、４００Ｖ以上の耐圧を有するシリコン半導体スイッチでは同様のオン抵抗は実現不可能である。そのため、４００Ｖ以上の耐圧が要求される双方向スイッチとして使用可能な半導体リレー（交流スイッチ）は未だ提供されていない。
そこで、この発明の目的は、高耐圧の用途に適用可能な交流スイッチ（半導体リレー）を提供することである。
第１の発明に係る交流スイッチは、ソース同士を接続した第１化合物半導体ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)および第２化合物半導体ＭＯＳＦＥＴと、前記第１化合物半導体ＭＯＳＦＥＴのドレインに接続された第１出力端子と、前記第２化合物半導体ＭＯＳＦＥＴのドレインに接続された第２出力端子とを含み、オフ時の前記第１出力端子および前記第２出力端子の間の耐圧が４００Ｖ以上（より好ましくは６００Ｖ以上）であり、オン時の前記第１出力端子および前記第２出力端子の間の抵抗が２０ｍΩ以下（より好ましくは１０ｍΩ以下）である（請求項１）。
この構成によれば、第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのソース同士が接続され、それらのＭＯＳＦＥＴそれぞれのドレインが第１出力端子および第２出力端子に接続されている。これにより、第１および第２出力端子間に流れる電流は、いずれの方向であっても、オン／オフできる。すなわち、第１および第２の化合物半導体ＭＯＳＦＥＴが逆方向に直列接続されているので、各ＭＯＳＦＥＴのボディダイオードを通る電流経路は各他方のＭＯＳＦＥＴによって遮断される。こうして、双方向の電流を遮断可能な交流スイッチが構成されている。
一方、化合物半導体により構成されたＭＯＳＦＥＴは、単位面積当たりのオン抵抗が低いため、４００Ｖ以上（より好ましくは６００Ｖ以上）の耐圧仕様としても、チップサイズが大きくならない。そのため、２０ｍΩ以下（より好ましくは１０ｍΩ以下）のオン抵抗を実現できる。したがって、高耐圧の用途に適用可能な交流スイッチを提供できる。
化合物半導体としては、ＳｉＣおよびＧａＮを例示することができる。これらの化合物半導体で構成したＭＯＳＦＥＴは、単位面積当たりのオン抵抗が低い。したがって、これらの化合物半導体で構成したＭＯＳＦＥＴを前記第１および第２化合物半導体ＭＯＳＦＥＴに適用すれば、高耐圧で低オン抵抗の交流スイッチを実現できる。
なお、要求されるオン抵抗に応じて、前記第１化合物半導体ＭＯＳＦＥＴは、並列接続された複数の第１化合物半導体ＭＯＳＦＥＴ素子（チップ）を含んでいてもよい。同様に、前記第２化合物半導体ＭＯＳＦＥＴは、並列接続された複数の第２化合物半導体ＭＯＳＦＥＴ素子（チップ）を含んでいてもよい。これにより、耐圧を保持しながら、オン抵抗を低くすることができる。
前記交流スイッチは、前記第１化合物半導体ＭＯＳＦＥＴのゲートおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに接続された入力端子（ゲート端子）をさらに含んでいてもよい。また、前記交流スイッチは、前記第１化合物半導体ＭＯＳＦＥＴのソースおよび前記第２化合物半導体ＭＯＳＦＥＴのソースに接続された入力端子（ソース端子）をさらに含んでいてもよい。これにより、第１および第２化合物半導体ＭＯＳＦＥＴのゲート−ソース間に制御電圧を印加して、第１および第２出力端子間の電流経路をオン／オフしたり、第１および第２出力端子間に流れる電流量を調整したりすることができる。
前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴが、化合物半導体としてＳｉＣ（炭化シリコン）を用いたＳｉＣＭＯＳＦＥＴであることが好ましい（請求項２）。ＳｉＣ半導体を用いたＭＯＳＦＥＴを第１および第２化合物半導体ＭＯＳＦＥＴに適用することによって、高耐圧でオン抵抗の小さな交流スイッチを実現できる。
前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴが、プレーナ型ＭＯＳＦＥＴであってもよい（請求項３）。前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴが、トレンチゲート型ＭＯＳＦＥＴであってもよい（請求項４）。トレンチゲート型ＭＯＳＦＥＴは、単位面積当たりのセル数を多くできるので、小さなチップサイズで低オン抵抗を実現できる。
前記交流スイッチは、前記第１化合物半導体ＭＯＳＦＥＴのゲートおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに接続された電流制御回路をさらに含むことが好ましい（請求項５）。この構成によれば、第１および第２出力端子間の電流量を制御することができる。
前記交流スイッチは、前記電流制御回路に接続された指令信号入力端子をさらに含み、前記電流制御回路が前記指令信号入力端子に入力される指令信号に応答するように構成されていることが好ましい。
前記電流制御回路が、第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに与える制御電圧を漸次的に変化させるように構成されていることが好ましい（請求項６）。この構成によれば、第１および第２化合物半導体ＭＯＳＦＥＴのゲートに与えられる制御電圧が徐々に変化するので、第１および第２出力端子間に流れる電流の変化を緩慢にすることができる。たとえば、交流スイッチをオンさせるときに、制御電圧をオフ電圧からオン電圧へと漸次的に変化させることによって、突入電流を少なくすることができる。交流スイッチをオフさせるときには、制御電圧を瞬時にオン電圧からオフ電圧へと変化させてもよい。これにより、第１および第２出力端子間の電流経路を速やかに遮断できる。
前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのうちの少なくとも一つが、通電電流を検出するための電流検出部を備えていることが好ましい（請求項７）。この構成により、第１および第２出力端子間に流れる電流を検出する電流検出機能付きの交流スイッチを提供できる。
前記電流検出部は、ソース電流の一部を分流させた端子を含むことが好ましい（請求項８）。この構成により、簡単な構成で第１および第２出力端子間に流れる電流を検出できる。
前記交流スイッチは、前記電流検出部によって検出される電流が設定値を超えたことに応答して前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに電流低下信号を供給する過電流保護回路をさらに含むことが好ましい（請求項９）。この構成により、第１および第２出力端子間に過電流が流れることを防止できる。たとえば、第１および第２出力端子に接続された負荷その他の回路に短絡が生じたときには、過電流保護回路によって第１および第２化合物半導体ＭＯＳＦＥＴが遮断されるから、短絡電流を速やかに遮断できる。
前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴならびに前記過電流保護回路が一つのモジュールケースに収容されていることが好ましい（請求項１０）。この構成により、過電流保護機能を備えた小型の交流スイッチを提供できる。
第２の発明に係る交流スイッチは、ソース同士を接続した第１化合物半導体ＭＯＳＦＥＴおよび第２化合物半導体ＭＯＳＦＥＴと、前記第１化合物半導体ＭＯＳＦＥＴのドレインに接続された第１出力端子と、前記第２化合物半導体ＭＯＳＦＥＴのドレインに接続された第２出力端子と、前記第１化合物半導体ＭＯＳＦＥＴのゲートおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに接続された電流制御回路とを含む（請求項１１）。
この構成により、化合物半導体ＭＯＳＦＥＴを用いて高耐圧かつ低オン抵抗を実現し、しかも、第１および第２出力端子間に流れる電流調整機能を付加した交流スイッチを提供できる。
前記第２の発明に係る交流スイッチは、前記電流制御回路に接続された指令信号入力端子をさらに含み、前記電流制御回路が前記指令信号入力端子に入力される指令信号に応答するように構成されていることが好ましい。
前記第２の発明に係る交流スイッチにおいて、前記電流制御回路が、第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに与える制御電圧を漸次的に変化させるように構成されていることが好ましい（請求項１２）。この構成によれば、第１および第２化合物半導体ＭＯＳＦＥＴのゲートに与えられる制御電圧が徐々に変化するので、第１および第２出力端子間に流れる電流の変化を緩慢にすることができる。たとえば、交流スイッチをオンさせるときに、制御電圧をオフ電圧からオン電圧へと漸次的に変化させることによって、突入電流を少なくすることができる。交流スイッチをオフさせるときには、制御電圧を瞬時にオン電圧からオフ電圧へと変化させてもよい。これにより、第１および第２出力端子間の電流経路を速やかに遮断できる。
前記第２の発明に係る交流スイッチにおいて、前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのうちの少なくとも一つが、通電電流を検出するための電流検出部を備えていることが好ましい（請求項１３）。この構成により、第１および第２出力端子間に流れる電流を検出する電流検出機能付きの交流スイッチを提供できる。
前記第２の発明に係る交流スイッチは、前記電流検出部によって検出される電流が設定値を超えたことに応答して前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに電流低下信号を供給する過電流保護回路をさらに含むことが好ましい（請求項１４）。この構成により、第１および第２出力端子間に過電流が流れることを防止できる。たとえば、第１および第２出力端子に接続された負荷その他の回路に短絡が生じたときに、過電流保護回路によって第１および第２化合物半導体ＭＯＳＦＥＴが遮断されるので、短絡電流を速やかに遮断できる。
第３の発明に係る交流スイッチは、ソース同士を接続した第１化合物半導体ＭＯＳＦＥＴおよび第２化合物半導体ＭＯＳＦＥＴと、前記第１化合物半導体ＭＯＳＦＥＴのドレインに接続された第１出力端子と、前記第２化合物半導体ＭＯＳＦＥＴのドレインに接続された第２出力端子とを含み、前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのうちの少なくとも一つが、通電電流を検出するための電流検出部を備えている（請求項１５）。この構成により、化合物半導体ＭＯＳＦＥＴを用いて高耐圧かつ低オン抵抗を実現し、しかも、第１および第２出力端子間に流れる電流の検出機能を付加した交流スイッチを提供できる。
前記第３の発明の交流スイッチは、前記第１化合物半導体ＭＯＳＦＥＴのゲートおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに接続された入力端子（ゲート端子）をさらに含んでいてもよい。また、前記交流スイッチは、前記第１化合物半導体ＭＯＳＦＥＴのソースおよび前記第２化合物半導体ＭＯＳＦＥＴのソースに接続された入力端子（ソース端子）をさらに含んでいてもよい。これにより、第１および第２化合物半導体ＭＯＳＦＥＴのゲート−ソース間に制御電圧を印加して、第１および第２出力端子間の電流経路をオン／オフしたり、第１および第２出力端子間に流れる電流量を調整したりすることができる。
前記第３の発明の交流スイッチにおいて、前記電流検出部は、ソース電流の一部を分流させた端子を含むことが好ましい（請求項１６）。この構成により、簡単な構成で第１および第２出力端子間に流れる電流を検出できる。
前記第３の発明の交流スイッチは、前記電流検出部によって検出される電流が設定値を超えたことに応答して前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに電流低下信号を供給する過電流保護回路をさらに含むことが好ましい（請求項１７）。この構成により、第１および第２出力端子間に過電流が流れることを防止できる。たとえば、第１および第２出力端子に接続された負荷その他の回路に短絡が生じたときに、過電流保護回路によって第１および第２化合物半導体ＭＯＳＦＥＴが遮断されるので、短絡電流を速やかに遮断できる。
前記第３の発明の交流スイッチにおいて、前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴならびに前記過電流保護回路が一つのモジュールケースに収容されていることが好ましい（請求項１８）。この構成により、過電流保護機能を備えた小型の交流スイッチを提供できる。
図１は、この発明の第１の実施形態に係る交流スイッチの電気回路図である。 図２Ａは、第１の実施形態に係る交流スイッチの第１の構造例を示す図解的な平面図である。 図２Ｂは、図２Ａの切断面線IIB−IIBから見た切断面を示す図解的な断面図である。 図３Ａは、第１の実施形態に係る交流スイッチの第２の構造例を示す図解的な平面図である。 図３Ｂは、図３Ａの切断面線IIIB−IIIBから見た切断面を示す図解的な断面図である。 図４は、化合物半導体ＭＯＳＦＥＴ素子として用いることができる素子構造であるプレーナ型ＭＯＳＦＥＴ素子の図解的な断面図である。 図５は、化合物半導体ＭＯＳＦＥＴ素子として用いることができる他の素子構造であるトレンチゲート型ＭＯＳＦＥＴ素子の図解的な断面図である。 図６は、この発明の第２の実施形態に係る交流スイッチの構成を示す電気回路図である。 図７は、この発明の第３の実施形態に係る交流スイッチの構成を説明するための電気回路図である。 図８は、電流検出部を有する第１および第２化合物半導体ＭＯＳＦＥＴを構成するＭＯＳＦＥＴ素子の構造例を示す平面図である。 図９Ａは、第３の実施形態に係る交流スイッチの第１の構造例を説明するための図解的な平面図である。 図９Ｂは、図９Ａの切断面線IXB−IXBから見た切断面を示す図解的な断面図である。 図１０Ａは、第３の実施形態に係る交流スイッチの第２の構造例を説明するための図解的な平面図である。 図１０Ｂは、図１０Ａの切断面線XB−XBから見た切断面を示す図解的な断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る交流スイッチ１の電気回路図である。交流スイッチ１は、第１化合物半導体ＭＯＳＦＥＴ１１と、第２化合物半導体ＭＯＳＦＥＴ１２と、第１出力端子１３と、第２出力端子１４と、ゲート端子１５とソース端子１６とを含む。第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２は、それらのソース同士を接続して、第１出力端子１３および第２出力端子１４の間に直列に接続されている。すなわち、第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２は、互いに逆方向に直列接続されている。第１化合物半導体ＭＯＳＦＥＴ１１のゲート（Ｇ）および第２化合物半導体ＭＯＳＦＥＴ１２のゲート（Ｇ）は、共通にゲート端子１５に接続されている。さらに、第１化合物半導体ＭＯＳＦＥＴ１１のソース（Ｓ）および第２化合物半導体ＭＯＳＦＥＴ１２のソース（Ｓ）は、ソース端子１６に接続されている。第１化合物半導体ＭＯＳＦＥＴ１１のドレイン（Ｄ）は第１出力端子１３に接続されており、第２化合物半導体ＭＯＳＦＥＴ１２のドレイン（Ｄ）は、第２出力端子１４に接続されている。
第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２は、寄生ダイオードであるボディダイオード１７および１８をそれぞれ有している。ボディダイオード１７，１８は、第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２の各ソース（Ｓ）側がアノードとなり、各ドレイン（Ｄ）側がカソードとなるように構成されている。
第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２は、たとえば、化合物半導体の一例であるＳｉＣ（炭化シリコン）を半導体材料として用いたＳｉＣデバイスである。第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２は、それらの両方をオフ状態としたときの第１および第２出力端子１３，１４間の耐圧が４００Ｖ以上（より好ましくは６００Ｖ以上）となるように構成されている。さらに、第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２は、それらの両方をオンにしたときに、第１出力端子１３および第２出力端子１４の間の抵抗（オン抵抗）が２０ｍΩ以下（より好ましくは１０ｍΩ以下）となるように構成されている。ＳｉＣデバイスによって第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２を構成することによって、上記のようなオフ時の耐圧およびオン抵抗を実現することができる。
図１の電気回路図では、第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２の回路記号を一つずつ示してあるが、これらは、実現すべきオン抵抗に応じて、複数個のＭＯＳＦＥＴ素子を並列接続して構成されていてもよい。
第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２は、この実施形態では、ｎチャネル型ＦＥＴ(Field-Effect Transistor。電界効果トランジスタ)で構成されている。ゲート端子１５とソース端子１６との間に所定のオフ電圧（たとえば０Ｖ）が与えられているときには、第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２はいずれもオフ状態となる。さらに、ボディダイオード１７および１８は、互いに逆方向に接続されているから、第１出力端子１３および第２出力端子１４との間には、いずれの方向の電流も流れない。一方、ゲート端子１５とソース端子１６との間に所定のオン電圧（たとえば１８Ｖ）が与えられると、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２はいずれもオン状態となる。これにより、第１出力端子１３および第２出力端子１４の間が導通し、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２を通る電流径路が形成される。すなわち、ソース端子１６の電位を基準として、ゲート端子１５にオフ電位（たとえば０Ｖ）またはオン電位（たとえば１８Ｖ）を与えることによって、第１出力端子１３および第２出力端子１４の間をオン／オフすることができる。ゲート端子にオフ電位とオン電位との間の中間的な制御電位を与えると、その制御電位の高低に応じた電流を第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２に流すことができる。
図２Ａは、この実施形態に係る交流スイッチ１の第１の構造例を示す図解的な平面図である。また、図２Ｂは、図２Ａの切断面線IIB−IIBから見た切断面を示す図解的な断面図である。この第１の構造例では、２つの第１化合物ＭＯＳＦＥＴ素子（チップ）１１１，１１２が並列接続されて、図１の電気回路図における第１化合物半導体ＭＯＳＦＥＴ１１を構成している。また、２つの第２化合物半導体ＭＯＳＦＥＴ素子（チップ）１２１，１２２が並列接続されて、図１の電気回路図における第２化合物半導体ＭＯＳＦＥＴ１２を構成している。これらの化合物ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２は、たとえば、いずれもＳｉＣデバイスで構成されており、実質的に同一の素子構造を有していてもよい。
この第１の構造例は、絶縁性基板２１と、この絶縁性基板２１の一方表面に固定されたケース２２とを含む交流スイッチモジュール２０の形態を有している。絶縁性基板２１は、たとえば、サファイア、アルミナまたは窒化アルミニウムからなっていてもよい。絶縁性基板２１は、この構造例では、平面視において矩形に形成されている。ケース２２は、この実施形態では、絶縁性基板２１側に開口した直方体形状の容器からなり、その内部に、化合物半導体ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２等を収容する収容空間を区画している。
絶縁性基板２１の一方表面には、第１出力端子１３を構成する第１ドレイン金属パターン２３と、第２出力端子１４を構成する第２ドレイン金属パターン２４とが形成されている。第１および第２ドレイン金属パターン２３，２４は、絶縁性基板２１の一辺に平行な方向に延びる長尺矩形形状に形成されており、間隔をあけて互いに平行に延びている。第１ドレイン金属パターン２３および第２ドレイン金属パターン２４の間には、これらに平行に、ゲート金属パターン２５とソース金属パターン２６とが互いに平行に形成されている。ゲート金属パターン２５は、図１の電気回路図におけるゲート端子１５に相当し、ソース金属パターン２６は、図１の電気回路図におけるソース端子１６に相当する。金属パターン２３〜２６は、たとえば銅またはアルミニウムからなる。第１ドレイン金属パターン２３および第２ドレイン金属パターン２４は、それらの長尺方向に沿う一方側において、ケース２２の外側に引き出されている。また、ゲート金属パターン２５およびソース金属パターン２６は、ドレイン金属パターン２３，２４とは反対側において、ケース２２の外側に引き出されている。絶縁性基板２１の金属パターン２３〜２６とは反対側の裏面には、全面に別の金属パターン２７が形成されている。
第１ドレイン金属パターン２３の表面には、第１化合物半導体ＭＯＳＦＥＴ素子１１１，１１２が、その長手方向に沿って並べて配置されている。これらの第１化合物半導体ＭＯＳＦＥＴ素子１１１，１１２は、第１ドレイン金属パターン２３にダイボンディングされている。第１化合物半導体ＭＯＳＦＥＴ素子１１１，１１２は、第１ドレイン金属パターン２３に対向する表面にドレイン電極（金属層）を有しており、このドレイン電極が第１ドレイン金属パターン２３に接合されている。第１化合物半導体ＭＯＳＦＥＴ素子１１１，１１２は、第１ドレイン金属パターン２３とは反対側の表面にソース電極（金属層）およびゲート電極（金属層）を有している。それらのソース電極は、ボンディングワイヤ３１によって、ソース金属パターン２６に電気的に接続されている。また、それらのゲート電極は、ボンディングワイヤ３２によって、ゲート金属パターン２５に電気的に接続されている。
第２化合物半導体ＭＯＳＦＥＴ素子１２１，１２２は、第２ドレイン金属パターン２４の長手方向に沿って配列されて、第２ドレイン金属パターン２４にダイボンディングされている。第２化合物半導体ＭＯＳＦＥＴ素子１２１，１２２は、第２ドレイン金属パターン２４に対向する下面にドレイン電極（金属層）を有しており、このドレイン電極が第２ドレイン金属パターン２４に接合されている。第２化合物半導体ＭＯＳＦＥＴ素子１２１，１２２は、第２ドレイン金属パターン２４とは反対側の表面にソース電極（金属層）およびゲート電極（金属層）を備えている。それらのソース電極は、ボンディングワイヤ３３によってソース金属パターン２６に接続されている。また、それらのゲート電極は、ボンディングワイヤ３４によってゲート金属パターン２５に電気的に接続されている。
ケース２２の内部の収容空間には、モールド樹脂またはシリコンゲルなどの絶縁材からなる固定材３５が配置されている。この固定材３５は、化合物半導体ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２およびボンディングワイヤ３１〜３４等を封止するようにケース２２内に配置されている。
図３Ａは、第１の実施形態に係る交流スイッチ１の第２の構造例を示す図解的な平面図である。また、図３Ｂは、図３Ａの切断面線IIIB−IIIBから見た切断面を示す図解的な断面図である。図３Ａおよび図３Ｂにおいて、前述の図２Ａおよび図２Ｂに示された各部に相当する部分は、同一の参照符号を付して示す。この第２の構造例では、第１化合物半導体ＭＯＳＦＥＴ素子１１１，１１２と、第２化合物半導体ＭＯＳＦＥＴ素子１２１，１２２のソース端子同士を直接接続するボンディングワイヤ４１，４２が追加されている。
より具体的には、ボンディングワイヤ４１は、ゲート金属パターン２５およびソース金属パターン２６を挟んで互いに対向する各一つの第１および第２化合物半導体ＭＯＳＦＥＴ素子１１１，１２１のソース電極同士を互いに接続している。同様に、ボンディングワイヤ４２は、ゲート金属パターン２５およびソース金属パターン２６を挟んで互いに対向する各一つの第１および第２化合物半導体ＭＯＳＦＥＴ素子１１２，１２２のソース電極同士を互いに接続している。さらに、第１および第２化合物半導体ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２の各ソース電極は、ボンディングワイヤ４３，４４；４５，４６によってソース金属パターン２６に接続されている。
この構成によっても、図１に示された電気回路構造を有する交流スイッチ１を構成することができる。
上記第１および第２の構造例のいずれにおいても、第１化合物半導体ＭＯＳＦＥＴ素子（チップ）１１１，１１２の個数は３個以上であってもよい。すなわち、３個以上の第１化合物半導体ＭＯＳＦＥＴ素子が並列接続されて、第１化合物半導体ＭＯＳＦＥＴ１１を構成していてもよい。同様に第２化合物半導体ＭＯＳＦＥＴ素子（チップ）１２１，１２２の個数は３個以上であってもよく、これらの３個以上の第２化合物半導体ＭＯＳＦＥＴ素子が並列接続されて、第２化合物半導体ＭＯＳＦＥＴ１２を構成していてもよい。並列接続される化合物半導体ＭＯＳＦＥＴ素子の個数は、要求されるオン抵抗に応じて定めればよい。
図４は、化合物半導体ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２の構成例を示す部分断面図である。図４には、プレーナ型ＭＯＳＦＥＴ素子の構造が示されている。化合物半導体ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２は、たとえば、図４に示す単位セルＣを図４の紙面に直交する平面内に多数個行列配列して構成されている。これらの多数個の単位セルＣは、ソース電極（Ｓ。金属膜５９）およびドレイン（Ｄ。金属膜６２）の間に並列に接続されて、必要なゲート幅を確保するように構成されている。
単位セルＣの具体的な構造について説明すると、たとえば、ＳｉＣ半導体からなるｎ＋型基板５０の表面に、ＳｉＣ半導体のｎ型エピタキシャル層５１が形成されている。このｎ型エピタキシャル層５１の表層部（表面付近の領域）に、ｐ型ウェル５２が形成されている。ｐ型ウェル５２は、たとえば、平面視において矩形形状の領域に形成されている。このｐ型ウェル５２の内方の領域に、ｐ型ウェル５２よりも厚さの薄いｎ＋型ソース領域５３が形成されている。ｎ＋型ソース領域５３は、たとえば、環状（より具体的にはｐ型ウェル５２と相似形の四角環状）をなすように形成されている。このｎ＋型ソース領域５３に取り囲まれた領域には、ｐ＋型コンタクト領域５４が形成されている。ｐ＋型コンタクト領域５４は、ｐ型ウェル５２に接するように形成されている。
ｎ型エピタキシャル層５１の表面には、ゲート絶縁膜５５が形成されている。ゲート絶縁膜５５は、たとえば熱酸化法によって形成された酸化シリコン膜からなり、その膜厚は、たとえば４００Å程度である。ゲート絶縁膜５５の表面には、ポリシリコンゲート５６が形成されている。ポリシリコンゲート５６は、平面視において、ｎ＋型ソース領域５３とｎ型エピタキシャル層５１との間のｐ型ウェル５２を跨ぐ領域に形成されている。より具体的には、各単位セルＣのｐ型ウェル５２の外側からｎ＋型ソース領域５３に至る領域に形成されている。複数の単位セルＣに対応したポリシリコンゲート５６は、各単位セルＣのｐ＋型コンタクト領域５４を取り囲む格子形状をなしている。
ポリシリコンゲート５６に適切な制御電圧を与えることによりｎ＋型ソース領域５３とｎ型エピタキシャル層５１との間のｐ型ウェル５２の表面に反転層（チャネル）を形成することができる。また、ポリシリコンゲート５６に印可する制御電圧を調整することにより、ｎ＋型ソース領域５３とｎ型エピタキシャル層５１との間の電流量を調整することができる。
ゲート絶縁膜５５およびポリシリコンゲート５６を覆うように、たとえば酸化シリコンからなる層間絶縁膜５７が形成されている。層間絶縁膜５７およびゲート絶縁膜５５には、それらを貫通するコンタクト孔５８が形成されている。コンタクト孔５８は、平面視において、ｐ型ウェル５２のほぼ中央に形成されており、ｐ＋型コンタクト領域５４およびｎ＋型ソース領域５３の一部を露出させるように形成されている。コンタクト孔５８には、ソース電極を構成する金属膜５９が埋め込まれている。金属膜５９は、コンタクト孔５８外の層間絶縁膜５７の表面のほぼ全面に渡って形成されている。
金属膜５９は、図示しない位置において、エッチングによって切り分けられた島状部を有している。この島状部に、層間絶縁膜５７に形成されたゲートコンタクト孔（図示せず）を介してポリシリコンゲート５６が接続されている。すなわち、上記金属膜５９の島状部は、ゲート電極を構成する。
金属膜５９は、この実施形態では、バリア膜６０を下層に有し、その上に本体金属膜６１が積層されている。バリア膜６０は、たとえば、窒化チタン（ＴｉＮ）膜を下地層として有し、この窒化チタン膜上にチタン（Ｔｉ）層を積層した積層膜からなっていてもよい。本体金属膜６１は、たとえばアルミニウム（Ａｌ）または銅（Ｃｕ）の薄膜で構成することができる。
ｎ＋型ＳｉＣ基板５０において、ｎ型エピタキシャル層５１とは反対側の裏面には、ドレイン電極を構成する金属膜６２が全面に形成されている。
この構成において、ソース電極（金属膜５９）とポリシリコンゲート５６との間に、ポリシリコンゲート５６側が正となるオン電圧が印可されると、ソース−ドレイン間が導通する。すなわち、ｎ＋型ソース領域５３とｎ型エピタキシャル層５１との間のｐ型ウェル５２の表面に反転層（チャネル）が生じる。これによって、各単位セルＣにおいて、金属膜５９（ソース電極）から、ｎ＋型ソース領域５３、ｐ型ウェル５２（チャネル）、ｎ型エピタキシャル層５１およびｎ＋基板５０を順に介して、金属膜６２（ドレイン電極）に至る電流径路が形成される。ポリシリコンゲート５６にオフ電圧（たとえば０Ｖ）を印可すると、ｐ型ウェル５２の表面におけるチャネルが消失し、ｎ＋型ソース領域５３とｎ型エピタキシャル層５１の間が遮断される。こうして、ポリシリコンゲート５６に印可する制御電圧に応じて、オン／オフ動作を行わせることができる。さらに、ポリシリコンゲート５６にオフ電圧とオン電圧との間の中間的な制御電圧を与えることによって、ソース−ドレイン間に流れる電流量を変調することができる。
このプレーナ型ＭＯＳＦＥＴ素子の耐圧は、ｎ型エピタキシャル層５１を適切に設計することによって４００Ｖ以上にすることができる。具体的には、ＳｉＣ半導体からなるｎ型エピタキシャル層５１に添加するｎ型不純物（たとえば窒素原子）の濃度を２×１０１６ｃｍ−３とし、ｎ型エピタキシャル層５１の層厚を４μｍとすることにより、４００Ｖの耐圧を達成することができる。また、ＳｉＣ半導体からなるｎ型エピタキシャル層５１のｎ型不純物の濃度を１×１０１６ｃｍ−３とし、ｎ型エピタキシャル層５１の層厚を６μｍとすることによって、６００Ｖの耐圧を達成できる。さらに、ＳｉＣ半導体からなるｎ型エピタキシャル層５１のｎ型不純物濃度を５×１０１５ｃｍ−３とし、その層厚を１０μｍとすることによって１２００Ｖの耐圧を達成することができる。
ｐ型ウェル５２と、ｎ型エピタキシャル層５１との間にはｐｎ接合が形成されている。このｐｎ接合が、ボディダイオード１７，１８（図１参照）を形成している。これらのボディダイオード１７，１８は、ドレイン電極（金属膜６２）に対してソース電極（金属膜５９）の電位が順方向電圧ＶＦ以上高くなったときに導通する。ただし、前述のとおり、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２は同時に遮断されるので、ボディダイオード１７，１８を通る電流径路が形成されることはない。
図５は、化合物半導体ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２として用いることができる他の素子構造であるトレンチゲート型ＭＯＳＦＥＴ素子の図解的な断面図である。化合物半導体ＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２は、たとえば、図５に示す単位セルＣを図５の紙面に垂直に広がる平面内に多数個行列配列して構成されている。これらの多数個の単位セルＣは、ソース電極（Ｓ。金属膜７９）およびドレイン（Ｄ。金属膜８０）の間に並列に接続されて、必要なゲート幅を確保するように構成されている。
単位セルＣの具体的な構造について説明すると、たとえば、ＳｉＣ半導体からなるｎ＋型基板７０の表面にｎ−型ＳｉＣエピタキシャル層７１が形成されている。ｎ−型エピタキシャル層７１上には、さらに、ｐ型ボディ層７２が形成されている。ｐ型ボディ層７２は、たとえば、ｎ−型エピタキシャル層７１にｐ型不純物としてのアルミニウムをイオン注入して形成される。
ｐ型ボディ層７２は、平面視格子形状に形成されて各単位セルＣを区画するゲートトレンチ８２に取り囲まれている。たとえば、ゲートトレンチ８２は、ｐ型ボディ層７２を平面視矩形に区画している。ｐ型ボディ層７２の表層部には、ゲートトレンチ８２に沿ってｎ＋型ソース領域７３が形成されている。ｎ＋型ソース領域７３は、ｐ型ボディ層７２の周縁部に沿って形成されるので、ｐ型ボディ層７２が平面視矩形である場合、平面視矩形環状に形成されることになる。ｎ＋型ソース領域７３に取り囲まれた領域には、ｐ＋型コンタクト領域７４が形成されている。ｐ＋型コンタクト領域７４は、ｐ型ボディ層７２に接するように形成されている。
ゲートトレンチ８２は、ｎ＋型ソース領域７３の表面から、このｎ＋型ソース領域７３およびｐ型ボディ層７２を貫通してｎ−型エピタキシャル層７１に至る深さに形成されている。ゲートトレンチ８２の内壁面には、ゲート絶縁膜７５が形成されている。このゲート絶縁膜７５は、たとえば、ゲートトレンチ８２において露出するＳｉＣ半導体の表面を熱酸化して形成された酸化シリコン膜からなっており、その膜厚は、たとえば約４００Åである。ゲートトレンチ８２内には、ゲート絶縁膜７５に接するようにポリシリコンゲート７６が埋め込まれている。ポリシリコンゲート７６は、ゲート絶縁膜７５を介して、ｎ＋型ソース領域７３とｎ−型エピタキシャル層７１との間のｐ型ボディ層７２に対向している。
ｎ＋型ソース領域７３の一部およびポリシリコンゲート７６の上面を覆うように、層間絶縁膜７７が形成されている。層間絶縁膜７７には、ｎ＋型ソース領域７３の一部およびｐ型コンタクト領域７４一部を露出させるコンタクト孔７８が形成されている。コンタクト孔７８は、平面視においてｐ型ボディ層７２のほぼ中央に形成されている。このコンタクト孔７８内に、金属膜７９が埋め込まれている。金属膜７９は、コンタクト孔７８外の層間絶縁膜７７の表面のほぼ全面に渡って形成されている。
金属膜７９は、図示しない位置においてエッチングによって切り分けられており、島状の分離された領域を有している。この島状の分離された領域は、図示しない位置において層間絶縁膜７７に形成されたゲートコンタクト孔を介して、ポリシリコンゲート７６に接続されている。すなわち、当該島状領域がゲート電極（Ｇ）となる。そして、この島状領域から分離された残余の領域の金属膜７９がソース電極（Ｓ）となる。
ｎ＋型ＳｉＣ基板７０において、ｎ−型エピタキシャル層７１とは反対側の裏面には、全面に金属膜８０が形成されており、この金属膜８０がドレイン電極（Ｄ）となる。
ポリシリコンゲート７６の電位をｎ＋型ソース領域７３とほぼ同電位に保つと、ｎ＋型ソース領域７３とｎ−型エピタキシャル層７１との間は電気的に遮断される。一方、ポリシリコンゲート７６の電位を、ｎ＋型ソース領域７３に対して所定の閾値以上高いオン電位とすると、ｐ型ボディ層７２においてゲート絶縁膜７５を介してポリシリコンゲート７６に対向する部分に反転層（チャネル）が形成される。このチャネルを介して、ｎ＋型ソース領域７３とｎ−型エピタキシャル層７１との間が導通する。これによって、金属膜７９（ソース電極）からｎ＋型ソース領域７３、ｐ型ボディ層７２、ｎ−型エピタキシャル層７１およびｎ＋型基板７０を介して、金属膜８０（ドレイン電極）に達する電流径路が形成される。ｐ型ボディ層７２とｎ−型エピタキシャル層７１との間に形成されるｐｎ接合は、図１の電気回路図に示したボディダイオード１７，１８を構成している。
トレンチゲート型ＭＯＳＦＥＴは、ｎ＋型基板７０上に多数の単位セルＣを高密度に集積させることができ、それに応じて、小サイズのチップで大きなゲート幅を確保することができる。したがって、小さなチップまたは小数のチップで必要なオン抵抗を達成することができる。
オフ時に必要な耐圧を達成するためには、ｎ−型エピタキシャル層７１の不純物濃度および層厚を適切に定めればよい。より具体的には、ＳｉＣ半導体からなるｎ−型エピタキシャル層７１に添加するｎ型不純物（たとえば窒素原子）の濃度を２×１０１６ｃｍ−３とし、ｎ−型エピタキシャル層７１の層厚を４μｍとすることにより、４００Ｖの耐圧を達成することができる。また、ＳｉＣ半導体からなるｎ−型エピタキシャル層７１のｎ型不純物の濃度を１×１０１６ｃｍ−３とし、ｎ−型エピタキシャル層７１の層厚を６μｍとすることによって、６００Ｖの耐圧を達成できる。さらに、ＳｉＣ半導体からなるｎ−型エピタキシャル層７１のｎ型不純物濃度を５×１０１５ｃｍ−３とし、その層厚を１０μｍとすることによって１２００Ｖの耐圧を達成することができる。
以上のとおり、この実施形態に係る交流スイッチ１は、ソース同士を互いに接続した第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２を第１および第２出力端子１３，１４の間に直列に接続して構成されている。たとえば、化合物半導体としてＳｉＣを用いたＭＯＳＦＥＴ素子１１１，１１２；１２１，１２２によって第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２をそれぞれ構成することにより、４００Ｖ以上の耐圧を実現しながら、小さなチップサイズまたは少ない個数のチップで２０ｍΩ以下のオン抵抗を実現することができる。これは、ＳｉＣ等の化合物半導体を用いて構成したＭＯＳＦＥＴ素子は、単位面積当たりのオン抵抗が低いからである。これにより、シリコン半導体による半導体リレーでは実現し得ない高耐圧および低オン抵抗の交流スイッチを提供することができる。
このような交流スイッチは、たとえば、ハイブリット自動車または電気自動車の駆動源として用いられる電動モータの給電制御のために用いることができる。この場合に、従来から用いられてきた機械接点式のリレーとは異なり、チャタリング、作動音、接点の溶解・固着、接点の摩耗等に起因する信頼性低下等の問題が生じることがない。
シリコン半導体を用いた半導体リレーを用いて交流スイッチを構成するとすれば、たとえば、１８個のチップを並列接続する必要がある。しかし、ワイヤボンディングが極めて煩雑になるうえに、いずれか一つのチップが故障すれば、必要な耐圧が得られなくなる。そのため、実際には、必要な信頼性を確保することができず、かつ、生産コストが課題になるために、必要な耐圧およびオン抵抗を実現することができない。そのうえ、必要な耐圧を実現するために個々のチップサイズが大きく、かつ、そのような大サイズのチップを多数用いることになる。そのため、交流スイッチのサイズおよび重量が大きくなるから、特にハイブリット自動車および電気自動車等のように、小型軽量化が要求されるアプリケーションでは実際的でない。
これに対して、ＳｉＣ等の化合物半導体を用いた交流スイッチでは、小さなチップサイズで必要な耐圧を実現することができる。そして、少ない個数のチップの並列接続により、必要なオン抵抗を実現できる。具体的には、ＳｉＣ半導体を用いてプレーナ型ＭＯＳＦＥＴ素子を構成する場合には、たとえば、６個のチップを並列接続すれば、１０ｍΩ以下のオン抵抗を達成できる。また、トレンチゲート型ＭＯＳＦＥＴ素子の場合には、ＳｉＣ半導体を用いることで、２つのチップの並列接続で、１０ｍΩ以下のオン抵抗を実現することができる。よって、ＳｉＣ等の化合物半導体を用いることにより、実用的な半導体リレー（交流スイッチ）を提供することができる。
［第２実施形態］
図６は、この発明の第２の実施形態に係る交流スイッチ２の構成を示す電気回路図である。図６において、前述の図１に示された各部に相当する部分は、図１と同一の参照符号を付して示す。この実施形態の交流スイッチ２は、図１に示された構成に加えて、電流制御回路（電流制御ＩＣ）８５を備えている。電流制御回路８５に、ゲート端子１５およびソース端子１６が接続されている。電流制御回路８５は、ソース端子１６とゲート端子１５との間に三段階以上に段階的に変動する制御電圧、またはオフ電圧とオン電圧との間で実質的に無段階に設定し得る制御電圧を印加するように構成されている。電流制御回路８５には、指令信号ライン８６（指令信号入力端子）が接続されている。
電流制御回路８５は、指令信号ライン８６から遮断指令信号が与えられているときは、ソース端子１６とゲート端子１５との間の電圧をオフ電圧（０Ｖ）に保持する。これにより、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２はいずれも遮断状態となるから、第１出力端子１３および第２出力端子１４の間の電流径路が遮断される。一方、電流制御回路８５は、指令信号ライン８６から導通指令信号が入力されると、ソース端子１６に対するゲート端子１５の電位をオフ電位（たとえば０Ｖ）からオン電位（たとえば１８Ｖ）へと漸次的に上昇させる。これによって、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２に流れる電流が徐々に増加する。これによって、第１および第２出力端子１３，１４間を導通させるときの突入電流を抑制することができ、電流を徐々に流すことができる。
たとえば、ハイブリット自動車または電気自動車の駆動源としての電動モータのための駆動回路は、メインバッテリに対して並列に接続されたコンデンサおよびインバータを含む。メインバッテリとコンデンサおよびインバータとの間に、それらの間の電流径路をオン／オフするために、この実施形態の交流スイッチ２を介装することができる。車両のイグニションスイッチを導通させた直後には、コンデンサは未充電状態であるから、機械接点式のリレーを用いるときには、大きな突入電流が生じる。これに対して、この実施形態に係る交流スイッチ２を用いると、コンデンサを予備充電する期間には、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２を通る電流を制限することができる。これにより、大電流が一気に流れることを防止しつつ、メインバッテリとコンデンサおよびインバータとの間を導通させることができる。すなわち、電流制御回路８５を設けることによって、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２に対して、コンデンサに対する予備充電のための電流制限用抵抗としての働きを担わせることができる。
交流スイッチ２をオフさせるときには、電流制御回路８５は、ソース端子１６とゲート端子１５との間の制御電圧を、瞬時にオン電圧からオフ電圧へと変化させることが好ましい。第１および第２出力端子１３，１４間の電流経路を速やかに遮断できる。
図６に仮想線で示すとおり、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２ならびに電流制御回路８５は、一つのケース２２内に収容されて、電流制御機能付きのモジュールを構成していることが好ましい。これによって、電流制御機能付きの小型の交流スイッチモジュールを提供することができる。
［第３実施形態］
図７は、この発明の第３の実施形態に係る交流スイッチ３の構成を説明するための電気回路図である。図７において、前述の図１に示した各部に対応する部分は、同一の参照符号を付して示す。この実施形態では、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２は、それぞれ電流検出部９１，９２を備えている。これらの電流検出部９１，９２には、電流検出端子９３，９４がそれぞれ接続されており、これらの電流検出端子９３，９４は、過電流保護回路（過電流保護ＩＣ）９０に接続されている。過電流保護回路９０は、指令信号ライン９５から入力される導通指令および遮断指令に応じて、ゲート端子１５およびソース端子１６の間の電圧を制御する。すなわち、ゲート端子１５およびソース端子１６は、過電流保護回路９０に接続されている。
過電流保護回路９０は、指令信号ライン９５に遮断指令が与えられているときには、ソース端子１６に対するゲート端子１５の電位をオフ電位（たとえば０Ｖ）に保持する。一方、指令信号ライン９５に導通指令が与えられると、過電流保護回路９０は、ソース端子１６に対するゲート端子１５の電位をオン電位（たとえば１８Ｖ）とする。これにより、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２が導通し、第１および第２出力端子１３，１４の間が導通する。
一方、電流検出端子９３または９４から入力される信号が所定の過電流閾値を超えているときには、過電流保護回路９０は、指令信号ライン９５からの指令信号によらずに、ソース端子１６に対するゲート端子１５の電位をオフ電位（電流低下信号）に強制設定する。これによって、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２が遮断されるので、第１および第２出力端子１３，１４の間の電流径路が遮断される。
こうして、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２に備えられた電流検出部９１，９２の機能を用いることにより、負荷の短絡等に起因する過電流を速やかに遮断することができる。これによって、第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２を過電流から保護することができる。もちろん、第１および第２出力端子１３，１４に接続された負荷その他の電気回路を構成する電気または電子部品の過電流保護も同時に達成される。
図８は、電流検出部９１，９２を有する第１および第２化合物半導体ＭＯＳＦＥＴ１１，１２を構成するＭＯＳＦＥＴ素子の構造例を示す平面図である。チップの表面にソース電極を形成する金属膜９７が、チップの一主面のほぼ全域に渡って形成されている。このチップの主面には、金属膜９７から絶縁された島状領域のゲート電極を構成する金属膜９８が形成されている。金属膜９８は、図８の例では平面視矩形のチップの一辺の中央付近に配置されて居る。ゲート金属膜９８は、ゲートフィンガーと呼ばれる配線パターン１００を介して、チップ内に形成されたポリシリコンゲートに電気的に接続されている。配線パターン１００は、たとえば、ポリシリコンゲートと同工程で形成され、ポリシリコンゲートに接続されたポリシリコン配線であってもよい。図８の例では、配線パターン１００は、平面視矩形のチップの外周部に全周に渡って形成された環状部と、この環状部の対向する２辺から内方に延びた各一対の平行な直線部とを含む。
チップの主面には、さらに、金属膜９７，９８から絶縁された電流検出用の金属膜１０１が形成されている。この金属膜１０１は、チップ内に形成された多数の単位セルＣ（図４および図５参照）の内の一部の単位セルＣのソース領域に接続されている。たとえば、チップ内に形成された単位セルＣのうち、２０万個の単位セルＣ（メインセル）がソース金属膜９７に接続されており、１００個の単位セルＣが電流検出用金属膜１０１に接続されている。この場合、２０万個のメインセルに流れる電流の２０００分の１の電流が、電流検出用金属膜１０１に流れることになる。よって、電流検出用金属膜１０１に流れる電流を検出すれば、２０万個のメインセル（ソース金属膜９７）に流れる電流を間接的に検出することができる。電流検出用金属膜１０１が、電流検出端子９３，９４を介して過電流保護回路９０に接続されることになる（図７参照）。
図９Ａは、この実施形態に係る交流スイッチ３の第１の構造例を説明するための図解的な平面図である。また、図９Ｂは、図９Ａの切断面線IXB−IXBから見た切断面を示す図解的な断面図である。これらの図９Ａおよび図９Ｂにおいて、前述の図２Ａおよび図２Ｂにそれぞれ示された各部に相当する部分は、同一の参照符号を付して示す。
絶縁性基板２１上には、第１ドレイン金属パターン２３に対してゲート金属パターン２５およびソース金属パターン２６とは反対側に、第１電流検出金属パターン１０３が形成されている。第１電流検出金属パターン１０３は、第１ドレイン金属パターン２３と平行に延びた長尺な矩形形状を有しており、第１ドレイン金属パターン２３のケース２２からの引き出し位置とは反対側において、ケース２２から外方に引き出されている。第１電流検出金属パターン１０３は、前述の電流検出端子９３に相当する。
絶縁性基板２１上には、さらに、第２ドレイン金属パターン２４に対してゲート金属パターン２５およびソース金属パターン２６とは反対側に、第２電流検出金属パターン１０４が形成されている。第２電流検出金属パターン１０４は、第２ドレイン金属パターン２４と平行に延びた長尺な矩形形状を有しており、第２ドレイン金属パターン２４のケース２２からの引き出し位置とは反対側において、ケース２２の外側に引き出されている。第２電流検出金属パターン１０４は、前述の電流検出端子９４に相当する。
この第１の構造例においては、ケース２２に収容された複数の第１化合物半導体ＭＯＳＦＥＴ素子１１１，１１２のうちの一つの素子１１１のみに、電流検出部９１（電流検出用金属膜１０１）が設けられている。この電流検出部９１は、ボンディングワイヤ１０５によって第１電流検出金属パターン１０３に接続されている。同様に、第２化合物半導体ＭＯＳＦＥＴ素子１２１，１２２のうち、一つの素子１２１にのみ、電流検出部９２（電流検出用金属膜１０１）が設けられている。この電流検出部９２は、ボンディングワイヤ１０６によって第２電流検出金属パターン１０４に接続されている。
ケース２２内に配置される固定材３５は、ボンディングワイヤ１０５，１０６をも封止するようにケース２２内に設けられている。
図１０Ａは、この実施形態に係る交流スイッチ３の第２の構造例を説明するための図解的な平面図である。また、図１０Ｂは、図１０Ａの切断面線XB−XBから見た切断面を示す図解的な断面図である。これらの図１０Ａおよび図１０Ｂにおいて、前述の図３Ａおよび図３Ｂならびに図９Ａおよび図９Ｂに示された各部に相当する部分は、同一の参照符号を付して示す。
この第２の構造例は、前述の第１の実施形態における第２の構造例と同様の構成を有している。すなわち、第１化合物半導体ＭＯＳＦＥＴ素子１１１，１１２および第２化合物半導体ＭＯＳＦＥＴ素子１２１，１２２のうち、互いに対向するもの同士が、ボンディングワイヤ４１，４２によって接続されている。そして、各ＭＯＳＦＥＴ素子１１１，１１２，１２１，１２２のゲート端子は、ボンディングワイヤ４３，４６によってゲート金属パターン２５にそれぞれ接続されている。その他の構成は、図９Ａおよび図１０Ａに示す第１の構造例と同様である。
図７に仮想線で示すとおり、過電流保護回路９０は、交流スイッチ３のその他の構成部分とともに、ケース２２に収容されていることが好ましい。これによって、過電流保護機能付きの交流スイッチモジュールを小型に構成することができる。
なお、この実施形態において、過電流保護回路９０は、前述の第２の実施形態において説明した電流制御機能をさらに有していてもよい。これによって、たとえば、第１および第２出力端子１３，１４の間を導通させるときの突入電流を制限したりすることができる。
以上、この発明の三つの実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、ｎチャネル型のＭＯＳＦＥＴ素子を例示したが、化合物半導体を用いたｐチャネル型のＭＯＳＦＥＴ素子を用いて同様の交流スイッチを構成してもよい。この場合、図４および図５に示した構造において、半導体部分の導電型をｎ型とｐ型との間で反転させた素子構造とすればよい。また、前述の実施形態では、単位セルＣを行列配列した素子構造を例示したが、複数の帯状単位セルをストライプをなすように平行に配置した素子構造を採用してもよい。さらに、前述の実施形態では、主として、ＳｉＣ半導体デバイスを用いる例を説明したが、ＧａＮ等の他の化合物半導体で構成したデバイスを用いてもよい。
また、前述の第２および第３の実施形態では、電流制御回路８５または過電流保護回路９０をケース内に収容した構造例を示したが、電流制御回路８５または過電流保護回路９０は、ケース外に配置する構成とすることもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 交流スイッチ（第１の実施形態）
２ 交流スイッチ（第２の実施形態）
３ 交流スイッチ（第３の実施形態）
１１ 第１化合物半導体ＭＯＳＦＥＴ
１１１，１１２ 第１化合物半導体ＭＯＳＦＥＴ素子
１２ 第２化合物半導体ＭＯＳＦＥＴ
１２１，１２２ 第２化合物半導体ＭＯＳＦＥＴ素子
１３ 第１出力端子
１４ 第２出力端子
１５ ゲート端子
１６ ソース端子
１７，１８ ボディダイオード
２０ 交流スイッチモジュール
２１ 絶縁性基板
２２ ケース
２３ 第１ドレイン金属パターン
２４ 第２ドレイン金属パターン
２５ ゲート金属パターン
２６ ソース金属パターン
２７ 金属パターン
３１〜３４ ボンディングワイヤ
３５ 固定材
４１〜４６ ボンディングワイヤ
５０ ｎ＋型ＳｉＣ型基板
５１ ｎ型ＳｉＣエピタキシャル層
５２ ｐ型ウェル
５３ ｎ＋型ソース領域
５４ ｐ＋型コンタクト領域
５５ ゲート絶縁膜
５６ ポリシリコンゲート
５７ 層間絶縁膜
５８ コンタクト孔
５９ 金属膜（ソース電極）
６０ バリア膜
６１ 本体金属膜
６２ 金属膜（ドレイン電極）
７０ ｎ＋ＳｉＣ型基板
７１ ｎ−型ＳｉＣエピタキシャル層
７２ ｐ型ボディ層
７３ ｎ＋型ソース領域
７４ ｐ＋型コンタクト領域
７５ ゲート絶縁膜
７６ ポリシリコンゲート
７７ 層間絶縁膜
７８ コンタクト孔
７９ 金属膜（ソース電極）
８０ 金属膜（ドレイン電極）
８２ ゲートトレンチ
８５ 電流制御回路
８６ 指令信号ライン
９０ 過電流保護回路
９１，９１ 電流検出部
９３，９４ 電流検出端子
９５ 指令信号ライン
９７ 金属膜（ソース）
９８ 金属膜（ゲート）
１００ 配線パターン
１０１ 電流検出用金属膜
１０３ 第１電流検出金属パターン
１０４ 第２電流検出金属パターン
１０５，１０６ ボンディングワイヤ

Claims (18)

  1. ソース同士を接続した第１化合物半導体ＭＯＳＦＥＴおよび第２化合物半導体ＭＯＳＦＥＴと、
    前記第１化合物半導体ＭＯＳＦＥＴのドレインに接続された第１出力端子と、
    前記第２化合物半導体ＭＯＳＦＥＴのドレインに接続された第２出力端子とを含み、
    オフ時の前記第１出力端子および前記第２出力端子の間の耐圧が４００Ｖ以上であり、
    オン時の前記第１出力端子および前記第２出力端子の間の抵抗が２０ｍΩ以下である、交流スイッチ。
  2. 前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴが、化合物半導体としてＳｉＣを用いたＳｉＣＭＯＳＦＥＴである、請求項１記載の交流スイッチ。
  3. 前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴが、プレーナ型ＭＯＳＦＥＴである、請求項１または２記載の交流スイッチ。
  4. 前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴが、トレンチゲート型ＭＯＳＦＥＴである、請求項１または２記載の交流スイッチ。
  5. 前記第１化合物半導体ＭＯＳＦＥＴのゲートおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに接続された電流制御回路をさらに含む、請求項１〜４のいずれか一項に記載の交流スイッチ。
  6. 前記電流制御回路が、第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに与える制御電圧を漸次的に変化させるように構成されている、請求項５記載の交流スイッチ。
  7. 前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのうちの少なくとも一つが、通電電流を検出するための電流検出部を備えている、請求項１〜６のいずれか一項に記載の交流スイッチ。
  8. 前記電流検出部は、ソース電流の一部を分流させた端子を含む、請求項７記載の交流スイッチ。
  9. 前記電流検出部によって検出される電流が設定値を超えたことに応答して前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに電流低下信号を供給する過電流保護回路をさらに含む、請求項７または８記載の交流スイッチ。
  10. 前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴならびに前記過電流保護回路が一つのモジュールケースに収容されている、請求項８記載の交流スイッチ。
  11. ソース同士を接続した第１化合物半導体ＭＯＳＦＥＴおよび第２化合物半導体ＭＯＳＦＥＴと、
    前記第１化合物半導体ＭＯＳＦＥＴのドレインに接続された第１出力端子と、
    前記第２化合物半導体ＭＯＳＦＥＴのドレインに接続された第２出力端子と、
    前記第１化合物半導体ＭＯＳＦＥＴのゲートおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに接続された電流制御回路とを含む、交流スイッチ。
  12. 前記電流制御回路が、第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに与える制御電圧を漸次的に変化させるように構成されている、請求項１１記載の交流スイッチ。
  13. 前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのうちの少なくとも一つが、通電電流を検出するための電流検出部を備えている、請求項１１または１２に記載の交流スイッチ。
  14. 前記電流検出部によって検出される電流が設定値を超えたことに応答して前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに電流低下信号を供給する過電流保護回路をさらに含む、請求項１３記載の交流スイッチ。
  15. ソース同士を接続した第１化合物半導体ＭＯＳＦＥＴおよび第２化合物半導体ＭＯＳＦＥＴと、
    前記第１化合物半導体ＭＯＳＦＥＴのドレインに接続された第１出力端子と、
    前記第２化合物半導体ＭＯＳＦＥＴのドレインに接続された第２出力端子とを含み、
    前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのうちの少なくとも一つが、通電電流を検出するための電流検出部を備えている、交流スイッチ。
  16. 前記電流検出部は、ソース電流の一部を分流させた端子を含む、請求項１５記載の交流スイッチ。
  17. 前記電流検出部によって検出される電流が設定値を超えたことに応答して前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴのゲートに電流低下信号を供給する過電流保護回路をさらに含む、請求項１５または１６記載の交流スイッチ。
  18. 前記第１化合物半導体ＭＯＳＦＥＴおよび前記第２化合物半導体ＭＯＳＦＥＴならびに前記過電流保護回路が一つのモジュールケースに収容されている、請求項１７記載の交流スイッチ。
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