JP2020074438A - スイッチングデバイス - Google Patents

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Abstract

【課題】新規な構成のスイッチングデバイスを提供する。【解決手段】スイッチングデバイスは、ゲート電極、ソース電極、ドレイン電極を有するＳｉＣスイッチング素子と、ドレイン電極と電気的に接続されるドレイン端子と、ゲート電極と電気的に接続されるゲート端子と、ソース電極と電気的に接続されるソース端子と、ソース電極と電気的に接続され、ソース端子とは離間するセンスソース端子と、樹脂パッケージとを備える。ゲート端子、ソース端子、センスソース端子およびドレイン端子はそれぞれ樹脂パッケージに封止される封止部分と、樹脂パッケージに対して同一方向に延びて突出する端子部分とを有し、ソース電極とソース端子とは、互いに平行に延びる複数のソースワイヤによって接続されている。【選択図】図１

Description

本発明は、ＳｉＣが用いられたスイッチングデバイスに関する。
インバータ回路、コンバータ回路等の電子回路に用いられるスイッチングデバイスは、一般的に、電流容量を大きくするために並列に接続された複数のスイッチング素子から構成されている。スイッチング素子として、Ｓｉスイッチング素子の他、ＳｉＣスイッチング素子が知られている。ＳｉＣスイッチング素子は、たとえば、ＳｉＣ−ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、ＳｉＣ−バイポーラトランジスタ（Bipolar Transistor）、ＳｉＣ−ＪＦＥＴ（Junction Field Effect Transistor）、ＳｉＣ−ＩＧＢＴ（Insulated Gate Bipolar Transistor）等を含む。
特開２００５−１３７０７２号公報
本発明の目的は、新規な構成のスイッチングデバイスを提供することである。
この発明の一実施形態は、ゲート電極、ソース電極およびドレイン電極を有するＳｉＣスイッチング素子と、前記ドレイン電極と電気的に接続され、前記ＳｉＣスイッチング素子が搭載されるアイランドを有するドレイン端子と、前記ゲート電極と電気的に接続されるゲート端子と、前記ソース電極と電気的に接続されるソース端子と、前記ソース電極と電気的に接続され、前記ソース端子とは離間するセンスソース端子と、前記ＳｉＣスイッチング素子、前記ゲート端子の一部、前記ソース端子の一部、前記センスソース端子の一部および前記ドレイン端子の一部を封止する樹脂パッケージとを備え、前記ゲート端子、前記ソース端子、前記センスソース端子および前記ドレイン端子はそれぞれ前記樹脂パッケージに封止される封止部分と、前記樹脂パッケージに対して同一方向に延びて突出する端子部分とを有し、前記ソース電極と前記ソース端子とは、互いに平行に延びる複数のソースワイヤによって接続されている、スイッチングデバイスを提供する。
この発明の一実施形態では、前記ソース端子の端子部分と前記ドレイン端子の端子部分との間隔は、前記ソース端子の封止部分と前記ドレイン端子の封止部分との間隔よりも大きい。
この発明の一実施形態では、前記ドレイン端子のアイランドは、前記ドレイン端子の封止部分に含まれており、前記ソース端子は、前記ソース端子の封止部分に前記ソース端子の端子部分よりも幅が広いアイランドを有しており、前記ソース端子の端子部分と前記ドレイン端子の端子部分との間隔は、前記ドレイン端子のアイランドと前記ソース端子のアイランドとの間隔よりも大きい。
この発明の一実施形態では、前記ソース電極は、第１ボンディングワイヤによって前記ソース端子のアイランドに接続されており、前記ゲート端子は、第２ボンディングワイヤによって前記ゲート端子の封止部分に接続されており、前記センスソース端子の封止部分が、第３ボンディングワイヤによって前記ソース端子のアイランドに接続されている。
この発明の一実施形態では、前記ＳｉＣスイッチング素子が、ＳｉＣトレンチＭＯＳＦＥＴである。
この発明の一実施形態では、前記複数のソースワイヤは、一定の抵抗値を有する。
この発明の一実施形態では、前記複数のソースワイヤは、その構成材料、長さおよびワイヤ径が同一である。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の一実施形態に係るスイッチングデバイスの模式図である。 図２は、図１のスイッチングデバイスの電気回路図である。 図３は、本発明の一実施形態に係るインバータ回路の電気回路図である。 図４は、図１のスイッチングデバイスが複数搭載されたモジュールの電気的構成を示す電気回路図である。 図５は、ゲート駆動回路の電気的構成を示す電気回路図である。 図６は、図１のスイッチングデバイスのゲート−ソース間電圧と短絡耐量との関係を示すグラフである。 図７は、半導体モジュールの構成を説明するための平面図である。 図８は、図７のVIII−VIII線に沿う図解的な断面図である。 図９は、図７のIX−IX線に沿う図解的な断面図である。 図１０は、図７に示す半導体モジュールの電気回路図である。
以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係るスイッチングデバイス１の模式図である。図２は、図１のスイッチングデバイス１の電気回路図である。なお、図１では、スイッチングデバイス１の構成の明瞭化のため、半導体チップ１１の１つの角部（破線ハッチング領域）を透視して表している。
スイッチングデバイス１は、扁平な直方体形状の樹脂パッケージ２と、当該樹脂パッケージ２に封止された本発明の出力端子の一例としてのソース端子３（Ｓ）、本発明の駆動用端子の一例としてのセンスソース端子４（ＳＳ）、ゲート端子５（Ｇ）およびドレイン端子６（Ｄ）とを含む。
４つの端子３〜６は、それぞれ、所定の形状に形成された金属板からなり、樹脂パッケージ２の一側面からそれに対向する側面に向かって順に配置されている。
この実施形態では、ソース端子３およびドレイン端子６は、それぞれ、四角形状のアイランド７，８および当該アイランド７，８の一辺から直線状に延びる細長い長方形状の端子部分９，１０を含む形状に形成されている。センスソース端子４およびゲート端子５は、端子部分９，１０と同様に細長い長方形状に形成されている。ソース端子３の端子部分９、センスソース端子４、ゲート端子５およびドレイン端子６の端子部分１０は、互いに平行な状態で配置されている。
ドレイン端子６（アイランド８の中央部）上には、本発明のＳｉＣスイッチング素子の一例としての半導体チップ１１が設置されている。半導体チップ１１の裏面には、本発明の第３電極の一例としてのドレインパッド１２がほぼ全面に形成されており、このドレインパッド１２がアイランド８に接合されている。これにより、半導体チップ１１のドレインパッド１２とドレイン端子６とは電気的に接続されている。半導体チップ１１の表面には、本発明の第２電極の一例としてのソースパッド１３と、本発明の第１電極の一例としてのゲートパッド１４とが形成されている。
ソースパッド１３は、平面視略正方形状であり、半導体チップ１１の表面のほぼ全域を覆うように形成されている。ソースパッド１３には、その一辺の中央付近に除去領域１５が形成されている。除去領域１５は、ソースパッド１３が形成されていない領域である。除去領域１５には、ゲートパッド１４が配置されている。ゲートパッド１４とソースパッド１３との間には間隔が設けられており、これらは互いに絶縁されている。
ソースパッド１３とソース端子３との間には、本発明の導電部材の一例としての複数のソース用ワイヤ１６（ボンディングワイヤ）が張られており、ソース用ワイヤ１６によってソースパッド１３とソース端子３とが電気的に接続されている。この実施形態では、４本の同じ長さのソース用ワイヤ１６が、互いに平行に設けられている。したがって、ソース用ワイヤ１６一つ一つの抵抗を一定の値に統一することができる。また、ソース端子３（アイランド７）とセンスソース端子４との間には、センスソース用ワイヤ１７（ボンディングワイヤ）が張られている。これにより、センスソース端子４は、センスソース用ワイヤ１７およびソース用ワイヤ１６を含む電流経路を介して、ソースパッド１３に電気的に接続されている。
このように、図１に破線で示す従来ワイヤ２１のようにセンスソース端子４とソースパッド１３とを直接接続するのではなく、センスソース用ワイヤ１７の一端がソースパッド１３から分離してソース端子３に接続されている。これにより、図２に示すように、センスソース端子４とソースパッド１３との間に、ソース用ワイヤ１６の構成材料、長さおよびワイヤ径等に応じた抵抗値ｒを有する外部抵抗２２を直列に接続することができる。つまり、この実施形態に係るスイッチングデバイス１では、センスソースの位置を、半導体チップ１１のソース端（ソースパッド１３）から離して、その間にワイヤや配線等を介在させることによって、半導体チップ１１にゲート−ソース間電圧を与える際の寄生抵抗となる外部ゲート抵抗（外部抵抗２２）が備えられている。
ゲートパッド１４とゲート端子５との間には、ゲート用ワイヤ１８（ボンディングワイヤ）が張られており、ゲート用ワイヤ１８によってゲートパッド１４とゲート端子５とが電気的に接続されている。
また、半導体チップ１１は、この実施形態では、図２に示すように、ＳｉＣが用いられたＭＯＳＦＥＴ１９（ＳｉＣ−ＭＯＳＦＥＴ）およびボディダイオード２０を含む。ＭＯＳＦＥＴ１９のソース、ドレインおよびゲートが、それぞれ、ソースパッド１３、ドレインパッド１２およびゲートパッド１４に電気的に接続されている。なお、半導体チップ１１内に形成されるスイッチング素子は、ＭＯＳＦＥＴ以外の素子であってもよい。たとえば、当該スイッチング素子は、ＳｉＣ−ＩＧＢＴ、ＳｉＣ−バイポーラトランジスタ、ＳｉＣ−ＪＦＥＴ等であってもよい。スイッチング素子がＳｉＣ−ＩＧＢＴの場合には、ソースパッド１３、ドレインパッド１２、ゲートパッド１４およびセンスソース端子４が、それぞれ、ＳｉＣ−ＩＧＢＴのエミッタパッド、コレクタパッド、ゲートパッドおよびセンスエミッタ端子に対応する。また、スイッチング素子がＳｉＣ−バイポーラトランジスタの場合には、ソースパッド１３、ドレインパッド１２、ゲートパッド１４およびセンスソース端子４が、それぞれ、ＳｉＣ−バイポーラトランジスタのエミッタパッド、コレクタパッド、ベースパッドおよびセンスエミッタ端子に対応する。
そして、樹脂パッケージ２は、半導体チップ１１、各ワイヤ１６〜１８全体、ソース端子３のアイランド７全体および端子部分９の一部、センスソース端子４およびゲート端子５のそれぞれ一部、およびドレイン端子６のアイランド８全体および端子部分１０の一部を封止している。樹脂パッケージ２の側面からは、ソース端子３の端子部分９、センスソース端子４、ゲート端子５およびドレイン端子６の端子部分１０のそれぞれ一部が露出している。
図３は、本発明の一実施形態に係るインバータ回路３１の電気回路図である。図４は、図１のスイッチングデバイス１が複数搭載されたスイッチングモジュール４３の電気的構成を示す電気回路図である。
本発明の電子回路の一例としてのインバータ回路３１は、第１〜第４のスイッチングデバイス３２〜３５と、第１〜第４のゲート駆動回路３６〜３９と、制御部４０とを含む。
第１〜第４のスイッチングデバイス３２〜３５は、それぞれ、前述のスイッチングデバイス１で構成されている。なお、図３では、図２で示した回路要素のうち図３の説明で必要なものを選択的に示している。また、第１〜第４のスイッチングデバイス３２〜３５は、たとえば、図４に第１のスイッチングデバイス３２を代表例として示すように、複数のスイッチングデバイス１が並列に接続されて構成されたスイッチングモジュール４３としてインバータ回路３１に組み込まれていてもよい。
第１のスイッチングデバイス３２のドレイン端子６は、電源４１の正極端子に接続されている。第１のスイッチングデバイス３２のソース端子３は、第２のスイッチングデバイス３３のドレイン端子６に接続されている。第１のスイッチングデバイス３２のゲート端子５および第１のスイッチングデバイス３２のセンスソース端子４は、第１のゲート駆動回路３６に接続されている。
第２のスイッチングデバイス３３のソース端子３は、電源４１の負極端子に接続されている。第２のスイッチングデバイス３３のゲート端子５および第２のスイッチングデバイス３３のセンスソース端子４は、第２のゲート駆動回路３７に接続されている。
第３のスイッチングデバイス３４のドレイン端子６は、電源４１の正極端子に接続されている。第３のスイッチングデバイス３４のソース端子３は、第４のスイッチングデバイス３５のドレイン端子６に接続されている。第３のスイッチングデバイス３４のゲート端子５および第３のスイッチングデバイス３４のセンスソース端子４は、第３のゲート駆動回路３８に接続されている。
第４のスイッチングデバイス３５のソース端子３は、電源４１の負極端子に接続されている。第４のスイッチングデバイス３５のゲート端子５および第４のスイッチングデバイス３５のセンスソース端子４は、第４のゲート駆動回路３９に接続されている。第１のスイッチングデバイス３２と第２のスイッチングデバイス３３との接続点と、第３のスイッチングデバイス３４と第４のスイッチングデバイス３５との接続点との間には、負荷４２が接続されている。
制御部４０は、ＣＰＵとそのプログラム等を記憶したメモリ（ＲＯＭ、ＲＡＭ等）を含むマイクロコンピュータからなる。制御部４０は、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９に対する第１のゲート制御信号ＣＧ１、第２のスイッチングデバイス３３のＭＯＳＦＥＴ１９に対する第２のゲート制御信号ＣＧ２、第３のスイッチングデバイス３４のＭＯＳＦＥＴ１９に対する第３のゲート制御信号ＣＧ３および第４のスイッチングデバイス３５のＭＯＳＦＥＴ１９に対する第４のゲート制御信号ＣＧ４を生成して、第１〜第４のゲート駆動回路３６〜３９にそれぞれ与える。
各ゲート駆動回路３６，３７，３８，３９は、それぞれ、制御部４０から与えられたゲート制御信号ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４に基づいて、第１のスイッチングデバイス３２、第２のスイッチングデバイス３３、第３のスイッチングデバイス３４および第４のスイッチングデバイス３５に対するゲート駆動信号ＤＧ１，ＤＧ２，ＤＧ３，ＤＧ４をそれぞれ生成して出力する。これにより、第１〜第４のスイッチングデバイス３２〜３５が駆動制御される。
このようなインバータ回路３１では、たとえば、第１のスイッチングデバイス３２と第４のスイッチングデバイス３５とがオンされる。この後、これらのスイッチングデバイス３２，３５がオフされることによって、全てのスイッチングデバイス３２〜３５がオフ状態とされる。所定のデットタイム期間が経過すると、今度は、第２のスイッチングデバイス３３と第３のスイッチングデバイス３４とがオンされる。この後、これらのスイッチングデバイス３３，３４がオフされることによって、全てのスイッチングデバイス３２〜３５がオフ状態とされる。所定のデットタイム期間が経過すると、再び第１のスイッチングデバイス３２と第４のスイッチングデバイス３５とがオンされる。このような動作が繰り返されることによって、負荷４２が交流駆動される。
各ゲート駆動回路３６，３７，３８，３９は、対応するスイッチングデバイス３２，３３，３４，３５に電源４１の電圧が直接与えられるような短絡等が発生したときに、当該スイッチングデバイス３２，３３，３４，３５を保護するための過電流保護機能を備えている。スイッチングデバイス３２，３３，３４，３５に電源４１の電圧が直接与えられるような短絡が発生する場合には、たとえば、負荷４２が短絡した場合、電源４１の正極端子と負極端子との間に直列に接続された２つのスイッチングデバイス（３２，３３；３４，３５）が同時にオンした場合、電源４１の正極端子と負極端子との間に直列に接続された２つのスイッチングデバイス（３２，３３；３４，３５）のいずれか一方が短絡故障した場合等がある。各ゲート駆動回路３６，３７，３８，３９の構成は同じなので、以下、第１のゲート駆動回路３６の過電流保護機能について詳しく説明する。
図５は、ゲート駆動回路３６の電気的構成を示す電気回路図である。
第１のゲート駆動回路３６は、増幅回路５１と、第１の切替回路５２と、ゲート抵抗５３と、第２の切替回路５４と、電流遮断抵抗５５と、過電流検出回路５６とを含む。
増幅回路５１の入力端子には、制御部４０からのゲート制御信号ＣＧ１が入力される。増幅回路５１は、ゲート制御信号ＣＧ１を増幅してゲート駆動信号ＤＧ１を生成する。増幅回路５１の出力端子は、第１の切替回路５２の一方の入力端子ａに接続されている。第１の切替回路５２は、２つの入力端子ａ，ｂと１つの出力端子ｃを有しており、いずれか一方の入力端子ａ，ｂを選択して、出力端子ｃに接続する。第１の切替回路５２の他方の入力端子ｂはオープン状態とされている。第１の切替回路５２の出力端子ｃはゲート抵抗５３を介して第１のスイッチングデバイス３２のゲート端子５に接続されている。第１の切替回路５２は、過電流検出回路５６の出力によって制御される。
第２の切替回路５４は、１つの入力端子ｄと２つの出力端子ｅ，ｆを有しており、いずれか一方の出力端子ｅ，ｆを選択して、入力端子ｄを選択した出力端子に接続する。入力端子ｄは、ゲート抵抗５３と第１のスイッチングデバイス３２のゲート端子５との接続点に、電流遮断抵抗５５を介して接続されている。一方の出力端子ｅは、オープン状態とされている。他方の出力端子ｆは、接地されている。第２の切替回路５４は、過電流検出回路５６の出力によって制御される。なお、ゲート抵抗５３の抵抗値をｒ１とし、電流遮断抵抗５５の抵抗値をｒ２とする。後述するように、ｒ２はｒ１より大きな値に設定されている。
過電流検出回路５６は、電流検出用抵抗５７と比較回路５８とを含む。電流検出用抵抗５７の一端は第１のスイッチングデバイス３２のセンスソース端子４に接続され、電流検出用抵抗５７の他端は接地されている。電流検出用抵抗５７の端子間電圧（電圧降下量）は、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９を流れる電流ＩＤの大きさに応じた値となる。電流検出用抵抗５７の端子間電圧は、比較回路５８に与えられる。比較回路５８は、電流検出用抵抗５７の端子間電圧と基準電圧とを比較することによって、過電流状態であるか否かを判定し、その判定結果を表す判定信号を出力する。具体的には、比較回路５８は、電流検出用抵抗５７の端子間電圧が基準電圧より大きいときに、過電流状態であると判定する（過電流を検出する）。
過電流検出回路５６によって過電流が検出されていない状態（通常時）においては、第２の切替回路５４は、第１出力端子ｅを選択して、入力端子ｄを第１出力端子ｅに接続する。これにより、第２の切替回路５４の入力端子ｄはハイインピーダンス状態となる。また、第１の切替回路５２は、第１入力端子ａを選択して、第１入力端子ａを出力端子ｃに接続する。これにより、増幅回路５１によって生成されたゲート駆動信号ＤＧ１が、ゲート抵抗５３を介して、第１のスイッチングデバイス３２のゲート端子５に与えられる。このゲート駆動信号ＤＧ１によって、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９が駆動制御される。
過電流検出回路５６によって過電流が検出されたときには、第１の切替回路５２は、第２入力端子ｂを選択して、出力端子ｃを第２入力端子ｂに接続する。これにより、第１の切替回路５２の出力端子ｃはハイインピーダンス状態となる。また、第２の切替回路５４は、第２出力端子ｆを選択して、入力端子ｄを第２出力端子ｆに接続する。これにより、第２の切替回路５４の入力端子ｄは接地される。
つまり、第１のスイッチングデバイス３２のゲート端子５が電流遮断抵抗５５を介して接地される。この結果、第１のスイッチングデバイス３２のゲート−ソース間電圧Ｖｇｓが低減され、第１のスイッチングデバイス３２のＭＯＳＦＥＴ１９に流れるドレイン電流ＩＤ（短絡電流）が遮断される。短絡電流の遮断速度は、電流遮断抵抗５５の抵抗値ｒ２によって変化する。電流遮断抵抗５５の抵抗値ｒ２が大きいほど、短絡電流の遮断速度が遅くなる。なお、電流遮断抵抗５５の抵抗値ｒ２は、ゲート抵抗５３の抵抗値ｒ１より大きい。この実施形態では、ゲート抵抗５３の抵抗値ｒ１は、たとえば、３．９[Ω]であり、電流遮断抵抗５５の抵抗値ｒ２は、たとえば、３３[Ω]である。
第１のスイッチングデバイス３２のゲート端子５を接地することによって当該短絡電流が遮断されるが、遮断までに一定の時間を要する。たとえば、過電流が検出されてから１０μｓｅｃ（マイクロ秒）程度必要である。しかしながら、第１のスイッチングデバイス３２が備える短絡耐量ｔｓｃ内で遮断できないと、短絡電流ＩＤによる熱暴走によって第１のスイッチングデバイス３２が熱破壊する場合がある。
そこで、この実施形態では、前述したように、ＭＯＳＦＥＴ１９のソース端とセンスソース端子４との間に、ソース用ワイヤ１６（図２参照）の構成材料、長さおよびワイヤ径等に応じた抵抗値ｒを有する外部抵抗２２が直列に接続されている。
そのため、図５に破線で示す従来ワイヤ２１のようにセンスソース端子４をＭＯＳＦＥＴ１９のソース端に直接接続する場合に比べて、ＭＯＳＦＥＴ１９のソース−ドレイン間に過電流ＩＤが流れたときのゲート−ソース間電圧Ｖｇｓを、当該外部抵抗２２での電圧降下（−ＩＤ・ｒ）によって低減することができる。
図６は、図１のスイッチングデバイス１のゲート−ソース間電圧Ｖｇｓと短絡耐量ｔｓｃとの関係を示すグラフである。具体的には、図１に示すスイッチングデバイス１と同様な構造を有する２種のデバイスの試料を作成し、一方のＭＯＳＦＥＴ１９をＤＭＯＳ（Double-Diffused MOSFET）として形成し、他方のＭＯＳＦＥＴ１９をＴＭＯＳ（Trench MOSFET）として形成して短絡試験を行った結果を示す。
図６に示すように、ＤＭＯＳおよびＴＭＯＳのいずれの場合でも、ゲート−ソース間電圧Ｖｇｓが下がるに従って短絡耐量ｔｓｃが向上していることが分かる。したがって、図５に示すように、過電流ＩＤが流れたときのゲート−ソース間電圧Ｖｇｓを外部抵抗２２での電圧降下（−ＩＤ・ｒ）によって低減できれば、それによって第１のスイッチングデバイス３２の短絡耐量を向上させることができる。その結果、十分な余裕を持って、ゲート端子５の接地によって短絡電流ＩＤを遮断することができる。
しかも、ソース用ワイヤ１６（図２参照）の構成材料、長さおよびワイヤ径等を適宜調節して外部抵抗２２の抵抗値を適切に定めておくことによって、ソース−ドレイン間を流れるドレイン電流ＩＤが比較的小さいときや定格値のときには、当該外部抵抗２２における電圧降下を小さくすることができる。たとえば、この実施形態では、ドレイン電流ＩＤが比較的低いときにはゲート−ソース間電圧Ｖｇｓが１８．５Ｖ程度となり、ドレイン電流ＩＤが定格値のときにはゲート−ソース間電圧Ｖｇｓが１８．０Ｖ程度となり、ドレイン電流ＩＤが定格値の４〜５倍のときにはゲート−ソース間電圧Ｖｇｓが１６．５Ｖ程度となるように、外部抵抗２２の抵抗値ｒをＩＤ×１／１００ｍΩ〜５×ＩＤ×１／１００ｍΩに定めている。これにより、ドレイン電流ＩＤが比較的小さいときや定格値の場合に、ゲート−ソース間電圧Ｖｇｓの低下を抑制でき、スイッチング動作に必要十分な駆動電圧をＭＯＳＦＥＴ１９に与えることができる。つまり、ＭＯＳＦＥＴ１９のスイッチング性能に与える影響が少なくて済む。
また、この実施形態では、スイッチングデバイス１の電流出力用のソース用ワイヤ１６を外部抵抗２２として利用するので、部品点数を増やすことなく低コストで、上記した短絡耐量の向上の効果を実現することができる。
さらに、この実施形態では、外部抵抗２２が樹脂パッケージ２で封止されているので、スイッチングデバイス１を従来のレイアウトで実装することができる。
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、前述の実施形態では、１つの電流遮断抵抗５５を用いて短絡電流を遮断しているが、複数の電流遮断抵抗を用いて電流遮断時の遮断速度を段階的に変化させるようにしてもよい。
たとえば、過電流検出時に、図５において、ゲート抵抗５３を第１の電流遮断抵抗として用い、電流遮断抵抗５５を第２の電流遮断抵抗として用いる場合について説明する。第２の電流遮断抵抗（電流遮断抵抗５５）の抵抗値ｒ２は、第１の電流遮断抵抗（ゲート抵抗５３）の抵抗値ｒ１より大きく設定されている。たとえば、抵抗値ｒ１は３．９[Ω]であり、抵抗値ｒ２は３３[Ω]である。
この場合には、第１の切替回路５２は、図５に破線で示すように、第３入力端子ｇを有している。第３の入力端子ｇは接地されている。また、ゲート駆動回路３６は、図５に破線で示すように、第１のスイッチングデバイス３２のゲート−ソース間電圧Ｖｇｓを監視する電圧監視部５９を備えている。
過電流検出回路５６によって過電流が検出されたときには、第１の切替回路５２は、第２入力端子ｂを選択して、出力端子ｃを第２入力端子ｂに接続する。これにより、第１の切替回路５２の出力端子ｃはハイインピーダンス状態となる。また、第２の切替回路５４は、第２出力端子ｆを選択して、入力端子ｄを第２出力端子ｆに接続する。これにより、第２の切替回路５４の入力端子ｄは接地される。
つまり、第１のスイッチングデバイス３２のゲート端子５が第２の電流遮断抵抗５５を介して接地される。この結果、第１のスイッチングデバイス３２のゲート−ソース間電圧Ｖｇｓが低減される。この場合、第２の電流遮断抵抗５５の抵抗値は、第１の電流遮断抵抗３３の抵抗値より大きく設定されているため、第１のスイッチングデバイス３２のゲート端子５を第１の電流遮断抵抗３３を介して接地する場合に比べて電流遮断速度は遅い。ゲート−ソース間電圧Ｖｇｓが減少し、ゲート−ソース間電圧Ｖｇｓが第１のスイッチングデバイス３２のオン抵抗の温度特性が負となる電圧値（この例では１０［Ｖ］）となると、電圧監視部５９は、第１の切替回路５２および第２の切替回路５４に抵抗切替信号を出力する。
第１の切替回路５２は、電圧監視部５９からの抵抗切替信号を受信すると、第３入力端子ｇを選択して、出力端子ｃを第３入力端子ｇに接続する。第２の切替回路５４は、電圧監視部５９からの抵抗切替信号を受信すると、第１出力端子ｅを選択して、入力端子ｄを第１出力端子ｅに接続する。これにより、第１のスイッチングデバイス３２のゲート端子５は、第１の電流遮断抵抗３３を介して接地され、ゲート−ソース間電圧Ｖｇｓが低減される。第１の電流遮断抵抗３３の抵抗値は、第２の電流遮断抵抗５５の抵抗値より小さいため、電流遮断速度が速くなる。
また、前述の実施形態では、部品点数を増やさない関係上、ソース用ワイヤ１６を外部抵抗２２として用いたが、たとえば、樹脂パッケージ２内に金属板等からなるアイランドを別途設け、当該アイランドを中継地点として、センスソース端子４とソースパッド１３との間を少なくとも２本のワイヤで接続してもよい。
また、前述の実施形態では、本発明をインバータ回路に適用した場合について説明したが、コンバータ回路等のインバータ回路以外の電子回路にも本発明を適用することができる。
図７〜図１０は、本発明の一実施例に係るスイッチングデバイスが適用された半導体モジュールを示している。
図７は、半導体モジュールの構成を説明するための平面図であり、天板を取り除いた状態が示されている。図８は、図７のVIII−VIII線に沿う図解的な断面図である。図９は、図７のIX−IX線に沿う図解的な断面図である。
半導体モジュール６１は、放熱板６２と、ケース６３と、ケース６３に組み付けられた複数の端子とを含んでいる。複数の端子は、第１電源端子（この例では正極側電源端子）Ｐと、第２電源端子（この例では負極側電源端子）Ｎと、第１出力端子ＯＵＴ１とおよび第２出力端子ＯＵＴ２とを含んでいる。さらに、複数の端子は、第１ソースセンス端子ＳＳ１と、第１ゲート端子Ｇ１と、第２ソースセンス端子ＳＳ２と、第２ゲート端子Ｇ２とを含んでいる。第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２とを総称する場合には、「出力端子ＯＵＴ」ということにする。
説明の便宜上、以下では、図７に示した＋Ｘ方向、−Ｘ方向、＋Ｙ方向および−Ｙ方向と、図８に示した＋Ｚ方向および−Ｚ方向とを用いることがある。＋Ｘ方向および−Ｘ方向は、平面視略矩形のケース６３（放熱板６２）の長辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および−Ｙ方向はケース６３の短辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および−Ｚ方向は放熱板６２の法線に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。放熱板６２を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向（第１水平方向および第２水平方向）となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向（高さ方向）となる。
放熱板６２は、平面視長方形の一様厚さの板状体であり、熱伝導率の高い材料で構成されている。より具体的には、放熱板６２は、銅で構成された銅板であってもよい。この銅板は、表面にニッケルめっき層が形成されたものであってもよい。放熱板６２の−Ｚ方向側の表面には、必要に応じて、ヒートシンクその他の冷却手段が取り付けられる。
ケース６３は、略直方体形状に形成されており、樹脂材料で構成されている。特に、ＰＰＳ（ポリフェニレンサルファイド）等の耐熱性樹脂を用いることが好ましい。ケース６３は、平面視において放熱板６２とほぼ同じ大きさの矩形をなしており、放熱板６２の一表面（＋Ｚ方向側表面）に固定された枠部６４と、この枠部６４に固定された天板（図示略）とを備えている。天板は、枠部６４の一方側（＋Ｚ方向側）を閉鎖し、枠部６４の他方側（−Ｚ方向側）を閉鎖する放熱板６２の一表面と対向している。これにより、放熱板６２、枠部６４および天板によって、回路収容空間がケース６３の内部に区画されている。この実施形態では、枠部６４と前記複数の端子とは、同時成形により作られている。
枠部６４は、一対の側壁６６，６７と、これら一対の側壁６６，６７の両端をそれぞれ結合する一対の端壁６８，６９とを備えている。枠部６４の＋Ｚ方向側表面における４つのコーナ部には、外方に向かって開放した凹部７０が形成されている。各凹部７０の外方開放部と反対側にある壁は内方に突出するように湾曲している。凹部７０の底壁には、底壁を貫通する取付用貫通孔７１が形成されている。取付用貫通孔７１には、筒状金属部材７２が嵌め込まれた状態で固定されている。放熱板６２には、各取付用貫通孔７１に連通する取付用貫通孔（図示略）が形成されている。半導体モジュール６１は、ケース６３および放熱板６２の取付用貫通孔７１を挿通するボルト（図示略）によって、取付対象の所定の固定位置に固定される。これらの取付用貫通孔７１を利用して、前述のヒートシンク等の冷却手段が取り付けられてもよい。
端壁６９の外面には、第１電源端子Ｐ用の端子台７３と第２電源端子Ｎ用の端子台７４とが形成されている。平面視において、端子台７３は、端壁６９の長さ方向中央に対して＋Ｙ方向側に配置されており、端子台７４は、端壁６９の長さ方向中央に対して−Ｙ方向側に配置されている。これらの端子台７３，７４は、端壁６９と一体的に形成されている。
端壁６８の外面には、第１出力端子ＯＵＴ１用の端子台７５と第２出力端子ＯＵＴ２用の端子台７６とが形成されている。平面視において、端子台７５は、端壁６８の長さ方向中央に対して＋Ｙ方向側に配置されており、端子台７６は、端壁６８の長さ方向中央に対して−Ｙ方向側に配置されている。これらの端子台７５，７６は、端壁６８と一体的に形成されている。各端子台７３，７４，７５，７６には、それぞれナット（図示略）がそのねじ穴の中心軸線がＺ方向に一致する姿勢で埋設されている。
端子台７３の表面（＋Ｚ方向側表面）には、第１電源端子Ｐが配置されている。端子台７４の表面（＋Ｚ方向側表面）には、第２電源端子Ｎが配置されている。端子台７５の表面（＋Ｚ方向側表面）には、第１出力端子ＯＵＴ１が配置されている。端子台７６の表面（＋Ｚ方向側表面）には、第２出力端子ＯＵＴ２が配置されている。
第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２は、それぞれ、金属板（たとえば、銅板にニッケルめっきを施したもの）を所定形状に切り出し、曲げ加工を施して作成されたものであり、ケース６３の内部の回路に電気的に接続されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台７３，７４，７５，７６上に引き出されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部は、それぞれ端子台７３，７４，７５，７６の表面に沿うように形成されている。第１電源端子Ｐ、第２電源端子Ｎ、第１出力端子ＯＵＴ１および第２出力端子ＯＵＴ２の各先端部には、挿通孔８３ｄ，８４ｄ，８５ｄ，８６ｄが形成されている。これらの挿通孔８３ｄ，８４ｄ，８５ｄ，８６ｄを挿通し、前述のナットにねじ嵌められるボルトを用いることにより、半導体モジュール６１の取付対象側に備えられるバスバーに対して端子Ｐ，Ｎ，ＯＵＴ１，ＯＵＴ２を接続できる。
一方の側壁６７には、第１ソースセンス端子ＳＳ１、第１ゲート端子Ｇ１等が取り付けられている。これらの端子ＳＳ１，Ｇ１の先端部は、側壁６７の表面（＋Ｚ方向側表面）からケース６３の外方（＋Ｚ方向）に突出している。第１ソースセンス端子ＳＳ１および第１ゲート端子Ｇ１は、側壁６７の−Ｘ方向側端と長さ方向（Ｘ方向）中央との間において、Ｘ方向に間隔をおいて配置されている。
他方の側壁６６には、第２ゲート端子Ｇ２および第２ソースセンス端子ＳＳ２が取り付けられている。これらの端子Ｇ２，ＳＳ２の先端部は、側壁６６の表面（＋Ｚ方向側表面）からケース６３の外方（＋Ｚ方向）に突出している。第２ゲート端子Ｇ２および第２ソースセンス端子ＳＳ２は、側壁６６の長さ方向（Ｘ方向）中央と＋Ｘ方向側端との間において、Ｘ方向に間隔をおいて配置されている。ソースセンス端子ＳＳ１，ＳＳ２およびゲート端子Ｇ１，Ｇ２は、それぞれ、横断面矩形の金属棒（たとえば、銅の棒状体にニッケルめっきを施したもの）に曲げ加工を施して作成されたものであり、ケース６３の内部の回路に電気的に接続されている。
第１電源端子Ｐは、端子台７３の表面に沿う先端部８３ａと、先端部８３ａに対して−Ｚ方向側において先端部８３ａと平行に配置された基部８３ｂと、先端部８３ａと基部８３ｂとを連結する立上部とを含む。立上部は、基部８３ｂの−Ｙ方向側縁部と先端部８３ａの−Ｙ方向側縁部とを連結している。第１電源端子Ｐの基部８３ｂの大部分と立上部とは、端壁６９および端子台７３の内部に埋め込まれている。基部８３ｂの−Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８３ｃが形成されている。
第２電源端子Ｎは、端子台７４の表面に沿う先端部８４ａと、先端部８４ａに対して−Ｚ方向側において先端部８４ａと平行に配置された基部８４ｂと、先端部８４ａと基部８４ｂとを連結する立上部とを含む。立上部は、基部８４ｂの＋Ｙ方向側縁部と先端部８４ａの＋Ｙ方向側縁部とを連結している。第２電源端子Ｎの基部８４ｂの大部分と立上部とは、端壁６９および端子台７４の内部に埋め込まれている。基部８４ｂの−Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８４ｃが形成されている。
第１出力端子ＯＵＴ１は、端子台７５の表面に沿う先端部８５ａと、先端部８５ａに対して−Ｚ方向側において先端部８５ａと平行に配置された基部８５ｂと、先端部８５ａと基部８５ｂとを連結する立上部とを含む。立上部は、基部８５ｂの−Ｙ方向側縁部と先端部８５ａの−Ｙ方向側縁部とを連結している。第１出力端子ＯＵＴ１の基部８５ｂの大部分と立上部とは、端壁６８および端子台７５の内部に埋め込まれている。基部８５ｂの＋Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８５ｃが形成されている。
第２出力端子ＯＵＴ２は、端子台７６の表面に沿う先端部８６ａと、先端部８６ａに対して−Ｚ方向側において先端部８６ａと平行に配置された基部８６ｂと、先端部８６ａと基部８６ｂとを連結する立上部とを含む。立上部は、基部８６ｂの＋Ｙ方向側縁部と先端部８６ａの＋Ｙ方向側縁部とを連結している。第２出力端子ＯＵＴ２の基部８６ｂの大部分と立上部とは、端壁６８および端子台７６の内部に埋め込まれている。基部８６ｂの＋Ｘ方向側端部には、ケース６３の内方に向かって突出する櫛歯状端子８６ｃが形成されている。
第１ソースセンス端子ＳＳ１は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６７に埋め込まれている。第１ソースセンス端子ＳＳ１の基端部は、ケース６３内に配置されている。第１ソースセンス端子ＳＳ１の先端部は、側壁６７の表面から＋Ｚ方向に突出している。
第１ゲート端子Ｇ１は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６７に埋め込まれている。第１ゲート端子Ｇ１の基端部は、ケース６３内に配置されている。第１ゲート端子Ｇ１の先端部は側壁６７の表面から＋Ｚ方向に突出している。
第２ソースセンス端子ＳＳ２は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６６に埋め込まれている。第２ソースセンス端子ＳＳ２の基端部は、ケース６３内に配置されている。第２ソースセンス端子ＳＳ２の先端部は、側壁６６の表面から＋Ｚ方向に突出している。
第２ゲート端子Ｇ２は、Ｘ方向から見てクランク状であり、それらの中間部分は側壁６６に埋め込まれている。第２ゲート端子Ｇ２の基端部は、ケース６３内に配置されている。第２ゲート端子Ｇ２の先端部は、側壁６６の表面から＋Ｚ方向に突出している。
放熱板６２の表面（＋Ｚ方向側表面）における枠部４に囲まれた領域には、第１アッセンブリ１００と第２アッセンブリ２００とがＸ方向に並べて配置されている。第１アッセンブリ１００が電源端子Ｐ，Ｎ側に配置され、第２アッセンブリ２００が出力端子ＯＵＴ側に配置されている。第１アッセンブリ１００は、上アーム（ハイサイド）回路の半分と下アーム（ローサイド）回路の半分とを構成している。第２アッセンブリ２００は、上アーム回路の残りの半分と下アーム回路の残りの半分とを構成している。
第１アッセンブリ１００は、第１絶縁基板１０１と、複数の第１スイッチング素子Ｔｒ１と、複数の第１ダイオード素子Ｄｉ１と、複数の第２スイッチング素子Ｔｒ２と、複数の第２ダイオード素子Ｄｉ２とを含む。
第１絶縁基板１０１は、平面視で略矩形であり、４辺が放熱板６２の４辺とそれぞれ平行な姿勢で、放熱板６２の表面に接合されている。第１絶縁基板１０１の放熱板６２側の表面（−Ｚ方向側表面）には、第１接合用導体層１０２（図８参照）が形成されている。この第１接合用導体層１０２がハンダ層１３１を介して放熱板６２に接合されている。
第１絶縁基板１０１の放熱板６２とは反対側の表面（＋Ｚ方向側表面）には、上アーム回路用の複数の導体層と、下アーム回路用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第１素子接合用導体層１０３と、第１ゲート端子用導体層１０４と、第１ソースセンス端子用導体層１０５とを含む。下アーム回路用の複数の導体層は、第２素子接合用導体層１０６と、Ｎ端子用導体層１０７と、第２ゲート端子用導体層１０８と、第２ソースセンス端子用導体層１０９とを含む。
この実施形態では、第１絶縁基板１０１は、ＡｌＮからなる。第１絶縁基板１０１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第１絶縁基板１０１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層１０２〜１０９を形成できる。
第１素子接合用導体層１０３は、第１絶縁基板１０１の表面における＋Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第１素子接合用導体層１０３は、その＋Ｘ方向側端部に、−Ｙ方向に延びた突出部を有する。Ｎ端子用導体層１０７は、第１絶縁基板１０１の表面における−Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。Ｎ端子用導体層１０７は、その＋Ｘ方向側端部に、第１素子接合用導体層１０３の突出部に向かって延びた突出部を有する。第２素子接合用導体層１０６は、平面視で、第１素子接合用導体層１０３とＮ端子用導体層１０７と第１絶縁基板１０１の−Ｘ方向側の辺とによって囲まれた領域に配置され、平面視でＸ方向に長い矩形状である。
第１ゲート端子用導体層１０４は、第１素子接合用導体層１０３と第１絶縁基板１０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第１ソースセンス端子用導体層１０５は、第１ゲート端子用導体層１０４と第１絶縁基板１０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
第２ゲート端子用導体層１０８は、Ｎ端子用導体層１０７と第１絶縁基板１０１の−Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第２ソースセンス端子用導体層１０９は、第２ゲート端子用導体層１０８と第１絶縁基板１０１の−Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
第１電源端子Ｐの櫛歯状端子８３ｃは、第１素子接合用導体層１０３の表面の＋Ｘ方向側端部に接合されている。第２電源端子Ｎの櫛歯状端子８４ｃは、Ｎ端子用導体層１０７の表面の＋Ｘ方向側端部に接合されている。第１電源端子Ｐの端子が櫛歯状端子８３ｃのような櫛歯状となっているので、第１電源端子Ｐを第１素子接合用導体層１０３に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８３ｃの先端に押し当てて、容易に櫛歯状端子８３ｃを第１素子接合用導体層１０３に超音波接合できる。また、第２電源端子Ｎの端子が櫛歯状端子８４ｃのような櫛歯状となっているので、第２電源端子ＮをＮ端子用導体層１０７に接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８４ｃの先端に押し当てて、容易に櫛歯状端子８４ｃをＮ端子用導体層１０７に超音波接合できる。第２ゲート端子Ｇ２の基端部は、第２ゲート端子用導体層１０８に接合されている。第２ソースセンス端子ＳＳ２の基端部は、第２ソースセンス端子用導体層１０９に接合されている。これらの接合は、超音波溶接によって行われてもよい。
第１素子接合用導体層１０３の表面には、複数の第１スイッチング素子Ｔｒ１のドレイン電極がハンダ層１３２（図８参照）を介して接合されているとともに複数の第１ダイオード素子Ｄｉ１のカソード電極がハンダ層１３３を介して接合されている。各第１スイッチング素子Ｔｒ１は、第１素子接合用導体層１０３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第１ダイオード素子Ｄｉ１は、第１素子接合用導体層１０３に接合されている面とは反対側の表面にアノード電極を有している。
第１素子接合用導体層１０３の表面の＋Ｙ方向側の辺寄りに、５つの第１ダイオード素子Ｄｉ１がＸ方向に間隔をおいて並んで配置されている。また、第１素子接合用導体層９３の−Ｙ方向側の辺と５つの第１ダイオード素子Ｄｉ１との間に、５つの第１スイッチング素子Ｔｒ１が、Ｘ方向に間隔をおいて並んで配置されている。５つの第１スイッチング素子Ｔｒ１は、Ｙ方向に関して、５つの第１ダイオード素子Ｄｉ１と位置整合している。
Ｙ方向に位置整合している第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１は、平面視において、略Ｙ方向に延びた第１接続金属部材１１０によって、第２素子接合用導体層１０６に接続されている。第１接続金属部材１１０は、基端部が半田１３４を介して第２素子接合用導体層１０６に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第１スイッチング素子Ｔｒ１および第１ダイオード素子Ｄｉ１の上方に配置された板状の横行部とからなる。横行部の先端部は半田１３５を介して第１ダイオード素子Ｄｉ１のアノード電極に接合され、横行部の長さ中間部は半田１３６を介して第１スイッチング素子Ｔｒ１のソース電極に接合されている。第１接続金属部材１１０の幅（Ｘ方向の長さ）は、第１スイッチング素子Ｔｒ１の幅（Ｘ方向の長さ）よりも短い。平面視において、第１接続金属部材１１０の横行部は、第１スイッチング素子Ｔｒ１の幅の中間部を通っている。
各第１スイッチング素子Ｔｒ１のゲート電極は、ワイヤ１１１によって、第１ゲート端子用導体層１０４に接続されている。各第１接続金属部材１１０は、ワイヤ１１２によって、第１ソースセンス端子用導体層１０５に接続されている。つまり、各第１スイッチング素子Ｔｒ１のソ−ス電極は、半田１３６、第１接続金属部材１１０およびワイヤ１１２を介して、第１ソースセンス端子用導体層１０５に接続されている。
第２素子接合用導体層１０６の表面には、複数の第２スイッチング素子Ｔｒ２のドレイン電極がハンダ層１３７（図８参照）を介して接合されているとともに複数の第２ダイオード素子Ｄｉ２のカソード電極がハンダ層１３８を介して接合されている。各第２スイッチング素子Ｔｒ２は、第２素子接合用導体層１０６に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第２ダイオード素子Ｄｉ２は、第２素子接合用導体層１０６に接合されている面とは反対側の表面にアノード電極を有している。
第２素子接合用導体層１０６の表面の−Ｙ方向側の辺寄りに、５つの第２スイッチング素子Ｔｒ２が、Ｘ方向に間隔をおいて並んで配置されている。また、第２素子接合用導体層１０６の＋Ｙ方向側の辺と５つの第２スイッチング素子Ｔｒ２との間に、５つの第２ダイオード素子Ｄｉ２が、Ｘ方向に間隔をおいて並んで配置されている。５つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、５つの第２スイッチング素子Ｔｒ２と位置整合している。また、５つの第２ダイオード素子Ｄｉ２は、Ｙ方向に関して、５つの第１スイッチング素子Ｔｒ１とも位置整合している。
Ｙ方向に位置整合している第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２は、平面視において、略Ｙ方向に延びた第２接続金属部材１２０によって、Ｎ端子用導体層１０７に接続されている。第２接続金属部材１２０は、基端部が半田１３９を介してＮ端子用導体層１０７に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第２スイッチング素子Ｔｒ２および第２ダイオード素子Ｄｉ２の上方に配置された板状の横行部とからなる。横行部の先端部は半田１４０を介して第２ダイオード素子Ｄｉ２のアノード電極に接合され、横行部の長さ中間部は半田１４１を介して第２スイッチング素子Ｔｒ２のソース電極に接合されている。第２接続金属部材１２０の幅（Ｘ方向の長さ）は、第２スイッチング素子Ｔｒ２の幅（Ｘ方向の長さ）よりも短い。平面視において、第２接続金属部材１２０の横行部は、第２スイッチング素子Ｔｒ２の幅の中間部を通っている。
各第２スイッチング素子Ｔｒ２のゲート電極は、ワイヤ１２１によって、第２ゲート端子用導体層１０８に接続されている。Ｎ端子用導体層１０７は、ワイヤ１２２によって、第２ソースセンス端子用導体層１０９に接続されている。つまり、各第２スイッチング素子Ｔｒ２のソ−ス電極は、半田１４１、第２接続金属部材１２０、Ｎ端子用導体層１０７およびワイヤ１２２を介して、第２ソースセンス端子用導体層１０９に接続されている。
第２アッセンブリ２００は、第２絶縁基板２０１と、複数の第３スイッチング素子Ｔｒ３と、複数の第３ダイオード素子Ｄｉ３と、複数の第４スイッチング素子Ｔｒ４と、複数の第４ダイオード素子Ｄｉ４とを含む。
第２絶縁基板２０１は、平面視で略矩形であり、４辺が放熱板６２の４辺とそれぞれ平行な姿勢で、放熱板６２の表面に接合されている。第２絶縁基板２０１の放熱板６２側の表面（−Ｚ方向側表面）には、第２接合用導体層２０２（図９参照）が形成されている。この第２接合用導体層がハンダ層２３１を介して放熱板６２に接合されている。
第２絶縁基板２０１の放熱板６２とは反対側の表面（＋Ｚ方向側表面）には、上アーム回路用の複数の導体層と、下アーム回路用の複数の導体層とが形成されている。上アーム回路用の複数の導体層は、第３素子接合用導体層２０３と、第３ゲート端子用導体層２０４と、第３ソースセンス端子用導体層２０５とを含む。下アーム回路用の複数の導体層は、第４素子接合用導体層２０６と、ソース用導体層２０７と、第４ゲート端子用導体層２０８と、第４ソースセンス端子用導体層２０９とを含む。
この実施形態では、第２絶縁基板２０１は、ＡｌＮからなる。第２絶縁基板２０１として、たとえば、セラミックスの両面に銅箔を直接接合した基板（ＤＢＣ：Direct Bonding Copper）を用いることができる。第２絶縁基板２０１として、ＤＢＣ基板を用いた場合には、その銅箔により各導体層２０２〜２０９を形成できる。
第３素子接合用導体層２０３は、第２絶縁基板２０１の表面における＋Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第３素子接合用導体層２０３は、その−Ｘ方向側端部に、＋Ｙ方向に延びた突出部を有する。ソース用導体層２０７は、第２絶縁基板２０１の表面における−Ｙ方向側の辺寄りに配置され、平面視でＸ方向に長い矩形状である。第４素子接合用導体層２０６は、平面視でＴ字状であり、第３素子接合用導体層２０３とソース用導体層２０７との間に配置され、平面視でＸ方向に長い矩形状の素子接合部２０６ａと、第２絶縁基板２０１の−Ｘ方向側の辺に沿って延びた出力端子接合部２０６ｂとを含む。素子接合部２０６ａの−Ｘ方向側端部が、出力端子接合部２０６ｂの長さ中央部に連結されている。
第３ゲート端子用導体層２０４は、第３素子接合用導体層２０３と第２絶縁基板２０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形状である。第３ソースセンス端子用導体層２０５は、第３ゲート端子用導体層２０４と第２絶縁基板２０１の＋Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形状である。
第４ゲート端子用導体層２０８は、ソース用導体層２０７と第２絶縁基板２０１の−Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。第４ソースセンス端子用導体層２０９は、第４ゲート端子用導体層２０８と第２絶縁基板２０１の−Ｙ方向側の辺との間に配置され、平面視でＸ方向に細長い矩形である。
第１出力端子ＯＵＴ１の櫛歯状端子８５ｃおよび第２出力端子ＯＵＴ２の櫛歯状端子８６ｃは、第４素子接合用導体層２０６の出力端子接合部２０６ｂの表面に接合されている。第１出力端子ＯＵＴ１の端子が櫛歯状端子８５ｃのような櫛歯状となっているので、第１出力端子ＯＵＴ１を出力端子接合部２０６ｂに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８５ｃの先端に押し当てて、容易に櫛歯状端子８５ｃを出力端子接合部２０６ｂに超音波接合できる。また、第２出力端子ＯＵＴ２の端子が櫛歯状端子８６ｃのような櫛歯状となっているので、第２出力端子ＯＵＴ２を出力端子接合部２０６ｂに接合するにあたり、例えば超音波接合用のヘッドを櫛歯状端子８６ｃの先端に押し当てて、容易に櫛歯状端子８６ｃを出力端子接合部２０６に超音波接合できる。第１ゲート端子Ｇ１の基端部は、第３ゲート端子用導体層２０４に接合されている。第１ソースセンス端子ＳＳ１の基端部は、第３ソースセンス端子用導体層２０５に接合されている。これらの接合は、超音波溶接によって行われてもよい。
第３素子接合用導体層２０３の表面には、複数の第３スイッチング素子Ｔｒ３のドレイン電極がハンダ層２３２（図９参照）を介して接合されているとともに複数の第３ダイオード素子Ｄｉ３のカソード電極がハンダ層２３３を介して接合されている。各第３スイッチング素子Ｔｒ３は、第３素子接合用導体層２０３に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第３ダイオード素子Ｄｉ３は、第３素子接合用導体層２０３に接合されている面とは反対側の表面にアノード電極を有している。
第３素子接合用導体層２０３の表面の＋Ｙ方向側の辺寄りに、５つの第３ダイオード素子Ｄｉ３がＸ方向に間隔をおいて並んで配置されている。また、第３素子接合用導体層２０３の−Ｙ方向側の辺と５つの第３ダイオード素子Ｄｉ３との間に、５つの第３スイッチング素子Ｔｒ３が、Ｘ方向に間隔をおいて並んで配置されている。５つの第３スイッチング素子Ｔｒ３は、Ｙ方向に関して、５つの第３ダイオード素子Ｄｉ３と位置整合している。
Ｙ方向に位置整合している第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３は、平面視において、略Ｙ方向に延びた第３接続金属部材２１０によって、第４素子接合用導体層２０６に接続されている。第３接続金属部材２１０は、基端部が半田２３４を介して第４素子接合用導体層２０６に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第３スイッチング素子Ｔｒ３および第３ダイオード素子Ｄｉ３の上方に配置された板状の横行部とからなる。横行部の先端部は半田２３５を介して第３ダイオード素子Ｄｉ３のアノード電極に接合され、横行部の長さ中間部は半田２３６を介して第３スイッチング素子Ｔｒ３のソース電極に接合されている。第３接続金属部材２１０の幅（Ｘ方向の長さ）は、第３スイッチング素子Ｔｒ３の幅（Ｘ方向の長さ）よりも短い。平面視において、第３接続金属部材２１０の横行部は、第３スイッチング素子Ｔｒ３の幅の中間部を通っている。
各第３スイッチング素子Ｔｒ３のゲート電極は、ワイヤ２１１によって、第３ゲート端子用導体層２０４に接続されている。各第３接続金属部材２１０は、ワイヤ２１２によって、第３ソースセンス端子用導体層２０５に接続されている。つまり、各第３スイッチング素子Ｔｒ３のソ−ス電極は、半田２３６、第３接続金属部材２１０およびワイヤ２１２を介して、第３ソースセンス端子用導体層２０５に接続されている。
第４素子接合用導体層２０６の表面には、複数の第４スイッチング素子Ｔｒ４のドレイン電極がハンダ層２３７（図９参照）を介して接合されているとともに複数の第４ダイオード素子Ｄｉ４のカソード電極がハンダ層２３８を介して接合されている。各第４スイッチング素子Ｔｒ４は、第４素子接合用導体層２０６に接合されている面とは反対側の表面にソース電極とゲート電極とを有している。各第４ダイオード素子Ｄｉ４は、第４素子接合用導体層２０６に接合されている面とは反対側の表面にアノード電極を有している。
第４素子接合用導体層２０６の表面の−Ｙ方向側の辺寄りに、５つの第４スイッチング素子Ｔｒ４が、Ｘ方向に間隔をおいて並んで配置されている。また、第４素子接合用導体層２０６の＋Ｙ方向側の辺と５つの第４スイッチング素子Ｔｒ４との間に、５つの第４ダイオード素子Ｄｉ４が、Ｘ方向に間隔をおいて並んで配置されている。５つの第４ダイオード素子Ｄｉ４は、Ｙ方向に関して、５つの第４スイッチング素子Ｔｒ４と位置整合している。また、５つの第４ダイオード素子Ｄｉ４は、Ｙ方向に関して、５つの第３スイッチング素子Ｔｒ３とも位置整合している。
Ｙ方向に位置整合している第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４は、平面視において、略Ｙ方向に延びた第４接続金属部材２２０によって、ソース用導体層２０７に接続されている。第４接続金属部材２２０は、基端部が半田２３９を介してソース用導体層２０７に接合され、先端部が＋Ｚ方向に延びたブロック状の立上部と、立上部の先端部から＋Ｙ方向に延び、第４スイッチング素子Ｔｒ４および第４ダイオード素子Ｄｉ４の上方に配置された板状の横行部とからなる。横行部の先端部は半田２４０を介して第４ダイオード素子Ｄｉ４のアノード電極に接合され、横行部の長さ中間部は半田２４１を介して第４スイッチング素子Ｔｒ４のソース電極に接合されている。第４接続金属部材２２０の幅（Ｘ方向の長さ）は、第４スイッチング素子Ｔｒ４の幅（Ｘ方向の長さ）よりも短い。平面視において、第４接続金属部材２２０の横行部は、第４スイッチング素子Ｔｒ４の幅の中間部を通っている。
各第４スイッチング素子Ｔｒ４のゲート電極は、ワイヤ２２１によって、第４ゲート端子用導体層２０８に接続されている。
第２アッセンブリ２００の第３素子接合用導体層２０３は、第１アッセンブリ１００の第１素子接合用導体層１０３に、第１導体層接続部材９１によって接続されている。第１導体層接続部材９１は、平面視でＨ形の板状体からなり、第３素子接合用導体層２０３と第１素子接合用導体層１０３とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。第１素子接合用導体層１０３と第３素子接合用導体層２０３を第１導体層接続部材９１で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第１導体層接続部材９１が、平面視でＨ形で、端子が櫛歯状となっているので、例えば第１導体層接続部材９１を第１素子接合用導体層１０３に接合するにあたり、超音波接合用のヘッドを第１導体層接続部材９１の先端に押し当てて、容易に第１導体層接続部材９１を第１素子接合用導体層１０３に超音波接合できる。
第２アッセンブリ２００の第４素子接合用導体層２０６は、第１アッセンブリ１００の第２素子接合用導体層１０６に、第２導体層接続部材９２によって接続されている。第２導体層接続部材９２は、平面視でＨ形の板状体からなり、第４素子接合用導体層２０６と第２素子接合用導体層１０６とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。第２素子接合用導体層１０６と第４素子接合用導体層２０６を第２導体層接続部材９２で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第２導体層接続部材９２が、平面視でＨ形で、端子が櫛歯状となっているので、例えば第２導体層接続部材９２を第２素子接合用導体層１０６に接合するにあたり、超音波接合用のヘッドを第２導体層接続部材９２の先端に押し当てて、容易に第２導体層接続部材９２を第２素子接合用導体層１０６に超音波接合できる。
第２アッセンブリ２００のソース用導体層２０７は、第１アッセンブリ１００のＮ端子用導体層１０７に、第３導体層接続部材９３によって接続されている。第３導体層接続部材９３は、平面視でＨ形の板状体からなり、ソース用導体層２０７とＮ端子用導体層１０７とに跨る一対の矩形部と、これらの矩形部の中央部を連結する連結部とから構成されている。Ｎ端子用導体層１０７とソース用導体層２０７を第３導体層接続部材９３で接続するので、例えばワイヤで接続する場合と比べて、低インダクタンス化を図ることができる。また、第３導体層接続部材９３が、平面視でＨ形で、端子が櫛歯状となっているので、例えば第３導体層接続部材９３をＮ端子用導体層１０７に接合するにあたり、超音波接合用のヘッドを第３導体層接続部材９３の先端に押し当てて、容易に第３導体層接続部材９３をＮ端子用導体層１０７に超音波接合できる。
第２アッセンブリ２００の第３ゲート端子用導体層２０４は、第１アッセンブリ１００の第１ゲート端子用導体層１０４に、ワイヤ９４を介して接続されている。第２アッセンブリ２００の第３ソースセンス端子用導体層２０５は、第１アッセンブリ１００の第１ソースセンス端子用導体層１０５に、ワイヤ９５を介して接続されている。
第２アッセンブリ２００の第４ゲート端子用導体層２０８は、第１アッセンブリ１００の第２ゲート端子用導体層１０８に、ワイヤ９６を介して接続されている。
図１０は、半導体モジュール６１の電気的構成を説明するための電気回路図である。図１０においては、２つの出力端子ＯＵＴ１，ＯＵＴ２を、１つの出力端子ＯＵＴとして示している。
第１アッセンブリ１００に備えられた複数の第１スイッチング素子Ｔｒ１および複数の第１ダイオード素子Ｄｉ１ならびに第２アッセンブリ２００に備えられた複数の第３スイッチング素子Ｔｒ３および複数の第３ダイオード素子Ｄｉ３は、第１電源端子Ｐと出力端子ＯＵＴとの間に並列に接続されて、上アーム回路（ハイサイド回路）３０１を形成している。第１アッセンブリ１００に備えられた複数の第２スイッチング素子Ｔｒ２および複数の第２ダイオード素子Ｄｉ２ならびに第２アッセンブリ２００に備えられた複数の第４スイッチング素子Ｔｒ４および複数の第４ダイオード素子Ｄｉ４は、出力端子ＯＵＴと第２電源端子Ｎとの間に接続されて、下アーム回路（ローサイド回路）３０２を形成している。
上アーム回路３０１と下アーム回路３０２とは、第１電源端子Ｐと第２電源端子Ｎとの間に直列に接続されており、上アーム回路３０１と下アーム回路３０２との接続点３０３に出力端子ＯＵＴが接続されている。このようにしてハーフブリッジ回路が構成されている。このハーフブリッジ回路を単相ブリッジ回路として用いることができる。また、このハーフブリッジ回路（半導体モジュール１）を電源に複数個（たとえば３個）並列に接続することにより、複数相（たとえば３相）のブリッジ回路を構成することができる。
第１〜第４スイッチング素子Ｔｒ１〜Ｔｒ４は、この実施形態では、Ｎチャンネル型ＤＭＯＳ(Double-Diffused Metal Oxide Semiconductor)電界効果型トランジスタで構成されている。とくに、この実施形態では、第１〜第４スイッチング素子Ｔｒ１〜Ｔｒ４は、ＳｉＣ半導体デバイスで構成された高速スイッチング型のＭＯＳＦＥＴ（ＳｉＣ−ＤＭＯＳ）である。
また、第１〜第４ダイオード素子Ｄｉ１〜Ｄｉ４は、この実施形態では、ショットキーバリアダイオード（ＳＢＤ）で構成されている。とくに、この実施形態では、第１〜第４ダイオード素子Ｄｉ１〜Ｄｉ４は、ＳｉＣ半導体デバイス（ＳｉＣ−ＳＢＤ）で構成されている。
各第１スイッチング素子Ｔｒ１には、第１ダイオード素子Ｄｉ１が並列に接続されている。各第３スイッチング素子Ｔｒ３には、第３ダイオード素子Ｄｉ３が並列に接続されている。各第１スイッチング素子Ｔｒ１および各第３スイッチング素子Ｔｒ３のドレインならびに各第１ダイオード素子Ｄｉ１および各第３ダイオード素子Ｄｉ３のカソードは、第１電源端子Ｐに接続されている。
複数の第１ダイオード素子Ｄｉ１のアノードは、対応する第１スイッチング素子Ｔｒ１のソースに接続され、第１スイッチング素子Ｔｒ１のソースが、出力端子ＯＵＴに接続されている。同様に、複数の第３ダイオード素子Ｄｉ３のアノードは、対応する第３スイッチング素子Ｔｒ３のソースに接続され、第３スイッチング素子Ｔｒ３のソースが、出力端子ＯＵＴに接続されている。
複数の第１ダイオード素子Ｄｉ１および複数の第３ダイオード素子Ｄｉ３のゲートは、第１ゲート端子Ｇ１に接続されている。複数の第１スイッチング素子Ｔｒ１および複数の第３スイッチング素子Ｔｒ３のソースは、第１ソースセンス端子ＳＳ１にも接続されている。
第１スイッチング素子Ｔｒ１のソースは、半田１３６、第１接続金属部材１１０、ワイヤ１１２、第１ソースセンス端子用導体層１０５、ワイヤ９５および第３ソースセンス端子用導体層２０５を介して、第１ソースセンス端子ＳＳ１に接続されている。したがって、第１スイッチング素子Ｔｒ１のソースと第１ソースセンス端子ＳＳ１の間には、半田１３６および第１接続金属部材１１０によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ１を含む配線抵抗が存在する。この実施形態では、第１スイッチング素子Ｔｒ１のソースと第１ソースセンス端子ＳＳ１の間の配線抵抗は、第１スイッチング素子Ｔｒ１のソースにワイヤ１１２の一端を直接接続する場合に比べて、外部抵抗Ｒ１の分だけ大きい。
また、第３スイッチング素子Ｔｒ３のソースは、半田２３６、第３接続金属部材２１０、ワイヤ２１２および第３ソースセンス端子用導体層２０５を介して、第１ソースセンス端子ＳＳ１に接続されている。したがって、第３スイッチング素子Ｔｒ３のソースと第１ソースセンス端子ＳＳ１の間には、半田２３６および第３接続金属部材２１０によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ３を含む配線抵抗が存在する。この実施形態では、第３スイッチング素子Ｔｒ３のソースと第１ソースセンス端子ＳＳ１の間の配線抵抗は、第３スイッチング素子Ｔｒ３のソースにワイヤ２１２の一端を直接接続する場合に比べて、外部抵抗Ｒ３の分だけ大きい。
各第２スイッチング素子Ｔｒ２には、第２ダイオード素子Ｄｉ２が並列に接続されている。各第４スイッチング素子Ｔｒ４には、第４ダイオード素子Ｄｉ４が並列に接続されている。各第２スイッチング素子Ｔｒ２および各第４スイッチング素子Ｔｒ４のドレインならびに各第２ダイオード素子Ｄｉ２および各第４ダイオード素子Ｄｉ４のカソードは、出力端子ＯＵＴに接続されている。
複数の第２ダイオード素子Ｄｉ２のアノードは、対応する第２スイッチング素子Ｔｒ２のソースに接続され、第２スイッチング素子Ｔｒ２のソースが、第２電源端子Ｎに接続されている。同様に、複数の第４ダイオード素子Ｄｉ４のアノードは、対応する第４スイッチング素子Ｔｒ４のソースに接続され、第４スイッチング素子Ｔｒ４のソースが、第２電源端子Ｎに接続されている。
複数の第２ダイオード素子Ｄｉ２および複数の第４ダイオード素子Ｄｉ４のゲートは、第２ゲート端子Ｇ２に接続されている。複数の第２スイッチング素子Ｔｒ２および複数の第４スイッチング素子Ｔｒ４のソースは、第２ソースセンス端子ＳＳ２にも接続されている。
第２スイッチング素子Ｔｒ２のソースは、半田１４１、第２接続金属部材１２０、Ｎ端子用導体層１０７、ワイヤ１２２および第２ソースセンス端子用導体層１０９を介して、第２ソースセンス端子ＳＳ２に接続されている。したがって、第２スイッチング素子Ｔｒ２のソースと第２ソースセンス端子ＳＳ２の間には、半田１４１、第２接続金属部材１２０およびＮ端子用導体層１０７によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ２を含む配線抵抗が存在する。この実施形態では、第２スイッチング素子Ｔｒ２のソースと第２ソースセンス端子ＳＳ２の間の配線抵抗は、第２スイッチング素子Ｔｒ２のソースにワイヤ２１２の一端を直接接続する場合に比べて、外部抵抗Ｒ２の分だけ大きい。
また、第４スイッチング素子Ｔｒ４のソースは、半田２４１、第４接続金属部材２２０、ソース用導体層２０７、第３導体層接続部材９３、Ｎ端子用導体層１０７、ワイヤ１２２および第２ソースセンス端子用導体層１０９を介して、第２ソースセンス端子ＳＳ２に接続されている。したがって、第４スイッチング素子Ｔｒ４のソースと第４ソースセンス端子ＳＳ２の間には、半田２４１、第４接続金属部材２２０、第３導体層接続部材９３およびＮ端子用導体層１０７によって形成される電流経路に寄生している抵抗（外部抵抗）Ｒ４を含む配線抵抗が存在する。この実施形態では、第４スイッチング素子Ｔｒ４のソースと第２ソースセンス端子ＳＳ２の間の配線抵抗は、第４スイッチング素子Ｔｒ４のソースと第２ソースセンス端子用導体層１０９とをワイヤによって直接に接続する場合に比べて、外部抵抗Ｒ４の分だけ大きい。
なお、Ｎ端子用導体層１０７をワイヤ１２２によって第２ソースセンス端子用導体層１０９に接続する代わりに、図８に２点鎖線で示すように、各第２接続金属部材１２０をワイヤ１２２Ａによって第２ソースセンス端子用導体層１０９に接続してもよい。この場合には、図９に２点鎖線で示すように、各第４接続金属部材２２０をワイヤ１２２Ｂによって第４ソースセンス端子用導体層２０９に接続するとともに、第４ソースセンス端子用導体層２０９を図示しないワイヤによって第２ソースセンス端子用導体層１０９に接続すればよい。
本発明の実施形態について詳細に説明したが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
この出願は、２０１３年１１月２０日に日本国特許庁に提出された特願２０１３−２４０１０５号に対応しており、その出願の全開示はここに引用により組み込まれるものとする。
１ スイッチングデバイス
２ 樹脂パッケージ
３ ソース端子
４ センスソース端子
５ ゲート端子
６ ドレイン端子
１１ 半導体チップ
１２ ドレインパッド
１３ ソースパッド
１４ ゲートパッド
１６ ソース用ワイヤ
１７ センスソース用ワイヤ
１９ ＭＯＳＦＥＴ
２２，Ｒ１〜Ｒ４ 外部抵抗
３１ インバータ回路
３２ 第１のスイッチングデバイス
３３ 第２のスイッチングデバイス
３４ 第３のスイッチングデバイス
３５ 第４のスイッチングデバイス
４０ 制御部
４１ 電源
４２ 負荷
５１ 増幅回路
５２ 第１の切替回路
５３ ゲート抵抗
５４ 第２の切替回路
５５ 電流遮断抵抗
５６ 過電流検出回路
５７ 電流検出用抵抗
５８ 比較回路
５９ 電圧監視部
６１ 半導体モジュール
Ｔｒ１〜Ｔｒ４ スイッチング素子
Ｄｉ１〜Ｄｉ４ ダイオード素子

Claims (7)

  1. ゲート電極、ソース電極およびドレイン電極を有するＳｉＣスイッチング素子と、
    前記ドレイン電極と電気的に接続され、前記ＳｉＣスイッチング素子が搭載されるアイランドを有するドレイン端子と、
    前記ゲート電極と電気的に接続されるゲート端子と、
    前記ソース電極と電気的に接続されるソース端子と、
    前記ソース電極と電気的に接続され、前記ソース端子とは離間する単一のセンスソース端子と、
    前記ＳｉＣスイッチング素子、前記ゲート端子の一部、前記ソース端子の一部、前記センスソース端子の一部および前記ドレイン端子の一部を封止する樹脂パッケージとを備え、
    前記ゲート端子、前記ソース端子、前記センスソース端子および前記ドレイン端子はそれぞれ前記樹脂パッケージに封止される封止部分と、前記樹脂パッケージに対して同一方向に延びて突出する端子部分とを有し、
    前記ソース電極と前記ソース端子とは、互いに平行に延びる複数のソースワイヤによって接続されている、スイッチングデバイス。
  2. 前記ソース端子の端子部分と前記ドレイン端子の端子部分との間隔は、前記ソース端子の封止部分と前記ドレイン端子の封止部分との間隔よりも大きい、請求項１に記載のスイッチングデバイス。
  3. 前記ドレイン端子のアイランドは、前記ドレイン端子の封止部分に含まれており、
    前記ソース端子は、前記ソース端子の封止部分に前記ソース端子の端子部分よりも幅が広いアイランドを有しており、
    前記ソース端子の端子部分と前記ドレイン端子の端子部分との間隔は、前記ドレイン端子のアイランドと前記ソース端子のアイランドとの間隔よりも大きい、請求項１に記載のスイッチングデバイス。
  4. 前記ソース電極は、第１ボンディングワイヤによって前記ソース端子のアイランドに接続されており、
    前記ゲート端子は、第２ボンディングワイヤによって前記ゲート端子の封止部分に接続されており、
    前記センスソース端子の封止部分が、第３ボンディングワイヤによって前記ソース端子のアイランドに接続されている、請求項３に記載のスイッチングデバイス。
  5. 前記ＳｉＣスイッチング素子が、ＳｉＣトレンチＭＯＳＦＥＴである、請求項１〜４のいずれか一項に記載のスイッチングデバイス。
  6. 前記複数のソースワイヤは、一定の抵抗値を有する、請求項１〜５のいずれか一項に記載のスイッチングデバイス。
  7. 前記複数のソースワイヤは、その構成材料、長さおよびワイヤ径が同一である、請求項１〜６のいずれか一項に記載のスイッチングデバイス。
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