CN108511411B - 半导体装置 - Google Patents

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Abstract

提供一种即便将保护电路组装到放大电路中也能够抑制芯片面积的增大的半导体装置。在基板形成包括半导体元件的放大电路。形成于基板的保护电路包括相互串联连接的多个保护二极管，并与放大电路的输出端子连接。焊盘导体层在至少一部分包括用于与基板的外部的电路连接的焊盘。俯视情况下，焊盘导体层与保护电路至少局部地重叠。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
作为构成近年来的移动终端的高频放大器模块的晶体管，主要使用异质结双极晶体管(HBT)。公知在HBT的集电极-发射极间连接了静电破坏防止电路(保护电路)的半导体装置(专利文献1)。该保护电路由被相互串联连接起来的多个二极管构成。
在先技术文献
专利文献
专利文献1：专利第4977313号公报
构成保护电路的二极管被设计为满足以下条件：在通常功能的动作时不会导通，而在集电极-发射极间产生了超过所容许的电压的上限值的电压时导通。为了满足这一条件，作为保护电路能利用将8个以上的二极管串联连接起来的电路。因为有必要确保配置8个以上二极管的区域，所以芯片面积会增大。
发明内容
本发明的目的在于，提供一种即便将保护电路组装于放大电路、也能够抑制芯片面积的增大的半导体装置。
基于本发明的第1观点的半导体装置，具有：
放大电路，包括形成于基板的半导体元件；
保护电路，包括形成于所述基板且相互串联连接的多个保护二极管，该保护电路被连接至所述放大电路的输出端子；和
焊盘导体层，该焊盘导体层的至少一部分包括用于与所述基板的外部的电路连接的焊盘，
俯视情况下，所述焊盘导体层与所述保护电路至少局部地重叠。
通过将焊盘导体层与保护电路局部地重叠来配置，从而能够抑制芯片面积的增大。
基于本发明的第2观点的半导体装置，在基于第1观点的半导体装置的构成的基础上，具有以下特征：
还具有形成于所述基板的接地导体，
所述保护电路被连接于所述放大电路的输出端子与所述接地导体之间。
能够使输出端子产生的高电压穿过保护电路而避开接地导体。
基于本发明的第3观点的半导体装置，在基于第1及第2观点的半导体装置的构成的基础上，其特征在于，
还具有绝缘性的保护膜，该保护膜覆盖所述焊盘导体层，设置使所述焊盘导体层的表面的一部分的区域露出的开口，且覆盖其他区域，
俯视情况下，所述开口与所述保护电路至少局部地重叠。
露出于设置在保护膜的开口内的焊盘导体层作为引线接合用或凸块用的焊盘起作用。焊盘与保护电路至少局部地重叠，由此能够抑制芯片面积的增大。
基于本发明的第4观点的半导体装置，在基于第3观点的半导体装置的构成的基础上，
还具有形成于所述开口的底面的所述焊盘导体层之上的凸块。
利用凸块，能够面向下安装于模块基板。
基于本发明的第5观点的半导体装置，在基于第4观点的半导体装置的构成的基础上，具有以下特征：所述凸块的平面形状为圆角长方形。
通过使凸块的平面形状为圆角长方形，从而能够与凸块的掩模形状几乎相同地稳定进行凸块的加工。
基于本发明的第6观点的半导体装置，在基于第1～第5观点的半导体装置的构成的基础上，具有以下特征：
多个所述保护二极管构成在俯视情况下在中途被折回的二极管列，所述保护电路的一部分被配置于所述焊盘导体层的外侧。
即便在无法将二极管列的整个区域收敛于焊盘导体层的内部而一部分自焊盘导体层突出的情况下，通过将二极管列折回，从而也能够减小从焊盘导体层突出的突出面积。
基于本发明的第7观点的半导体装置，在第1～第5观点基于的半导体装置的构成的基础上，
具有以下特征：多个所述保护二极管构成在俯视情况下在中途被折回的二极管列，
多个所述保护二极管的每一个包括：第1导电型的第1半导体层；第2导电型的第2半导体层，形成于所述第1半导体层的上表面的一部分的区域，且所述第2导电型与所述第1导电型相反；以及与所述第1半导体层的上表面欧姆连接的第1电极，
俯视情况下，所述第1电极具有在所述二极管列的宽度方向夹持所述第2半导体层的U字形的平面形状。
通过采取这种构成，从而在对二极管列施加了高电压时变得不易产生静电放电。由此，能够静电放电抑制引发的保护二极管的破坏。
基于本发明的第8观点的半导体装置，在基于第1～第7观点的半导体装置的构成的基础上，具有以下特征：所述半导体元件由化合物半导体形成。
与硅系的半导体装置相比，能够提高动作频率。
通过将焊盘导体层与保护电路局部地重叠地配置，从而能够抑制芯片面积的增大。
附图说明
图1A是内置基于第1实施例的半导体装置的功率放大器模块的框图，图1B是输出级放大电路及保护电路的等效电路图。
图2是输出级放大电路的俯视图。
图3A是能利用于第1实施例的半导体装置的HBT的俯视图，图3B是图3A的单点划线3B-3B处的剖视图。
图4A是能利用于第1实施例的半导体装置的保护二极管的俯视图。图4B是图4A的单点划线4B-4B处的剖视图。
图5是图2的单点划线5-5处的剖视图。
图6是基于第2实施例的半导体装置的输出级放大电路及保护电路的等效电路图。
图7是基于第2实施例的半导体装置的俯视图。
图8是基于第3实施例的半导体装置的俯视图。
图9是构成基于变形例的半导体装置的保护电路的保护二极管的俯视图。
图10是基于变形例的半导体装置的焊盘部分的剖视图。
图11是基于第4实施例的半导体装置的俯视图。
图12是基于第4实施例的半导体装置的1个HBT所对应的部分的概略剖视图。
图13是基于第4实施例的半导体装置的形成了高频输出用的凸块的部分的剖视图。
图14是基于第4实施例的第1变形例的半导体装置的俯视图。
图15是基于第4实施例的第2变形例的半导体装置的俯视图。
图16是基于第4实施例的第3变形例的半导体装置的俯视图。
图17是基于第5实施例的半导体装置的剖视图。
图18是基于第5实施例的变形例的半导体装置的俯视图。
图19A是成为用于模拟寄生电感的影响的模拟对象的输出级放大电路的等效电路图，图19B是表示输出电压的波形的模拟结果的图表。
图20A是表示将寄生电感Le设为0并使寄生电感Lc发生了变化时的标准化最大峰值电压的图表，图20B是表示将寄生电感Lc设为0并使寄生电感Le发生了变化时的标准化最大峰值电压的图表。
图21A是用于模拟寄生电阻的影响的模拟对象的放大电路的等效电路图，图21B是表示模拟结果的图表。
图22是基于比较例的半导体装置的俯视图。
图23是基于其他比较例的半导体装置的俯视图。
图24是基于又一比较例的半导体装置的俯视图。
图25是基于又一比较例的半导体装置的俯视图。
图26A是能利用于基于第1实施例的半导体装置的保护电路的俯视性的示意图，图26B是能利用于基于比较例的半导体装置的保护电路的俯视性的示意图。
-符号说明-
31 输入级放大电路
32 输出级放大电路
33、34 匹配电路
35、36 偏置电路
40 保护电路
41 异质结双极晶体管(HBT)
42 输入电容器
43 压载电阻
44 集电极端子
45 电路单位
47 二极管串联电路
48 保护二极管
49A 第1HBT单元块
49B 第2HBT单元块
50 基板
51 子集电极层
52 集电极层
53 基极层
54 发射极层
55 n型半导体层
57 集电极电极
58 基极电极
59 发射极电极
60 背面电极
61 阴极电极
62 阳极电极
63 基极控制布线
64 高频输入布线
65 焊盘
66 通孔
67 接触孔
68 保护膜
69 接触孔
70 接合引线
71 通孔
72 无机绝缘膜
73 绝缘树脂膜
74、75、76 接触孔
77 接地用的凸块
77A Au层
77B 焊料层
78 高频输出用的凸块
78A Au层
78B 焊料层
79 接触孔
81 接地用的凸块
82 高频输出用的凸块
B1 基极布线
C1 第1层的集电极布线
C2 第2层的集电极布线
D1 二极管布线
E1 第1层的发射极布线
E2 第2层的发射极布线
J2 连接布线
P1 第1层的焊盘导体层
P2 第2层的焊盘导体层
Q2 连接布线
具体实施方式
[第1实施例]
参照图1A～图5的附图，对基于第1实施例的半导体装置进行说明。
图1A是内置基于本实施例的半导体装置的功率放大器模块的框图。从高频输入端子RFi被输入的输入信号经由匹配电路33而被输入至输入级放大电路31。由输入级放大电路31放大后的信号经由匹配电路34而被输入至输出级放大电路32。由输出级放大电路32放大后的输出信号从高频输出端子RFo被输出。
从偏置电压端子Vbat向偏置电路35、36施加偏置用的电压。基于从偏置控制端子Vb1输入的信号，偏置电路35向输入级放大电路31供给偏置电流。基于从偏置控制端子Vb2输入的信号，偏置电路36向输出级放大电路32供给偏置电流。从电源端子Vcc1向输入级放大电路31施加电源电压，从电源端子Vcc2向输出级放大电路32施加电源电压。
在输出级放大电路32的输出端子与接地GND之间连接有保护电路40。保护电路40具备以下功能，即：在因功率放大器模块的负载变动而使输出级放大电路32的输出端子产生了超过容许上限值的电压时，抑制电压的进一步上升。
图1B是输出级放大电路32(图1A)及保护电路40的等效电路图。高频输入信号经由输入电容器42而被输入异质结双极晶体管(HBT)41的基极。经由压载电阻43向HBT41供给偏置电流。HBT41的发射极被接地。HBT41的集电极端子(相当于图1A的高频输出端子RFo)44经由保护电路40而被落至接地GND。
图1B示出的等效电路图中，虽然表示由HBT41、输入电容器42、及压载电阻43组成的1个电路单位45，但实际上相同构成的多个电路单位45被并联地连接。
保护电路40包括被并联连接的多个、例如2个二极管串联电路47。二极管串联电路47的每一个包括被串联连接的多个、例如10个保护二极管48。各保护二极管48被连接成从集电极端子44朝着接地GND的方向为顺时针方向。保护电路40虽然在通常动作时不导通、但在集电极端子44产生超过容许上限值的电压时导通。由此，抑制集电极端子44产生的电压的进一步上升。
图2是输出级放大电路32(图1A)的俯视图。16个HBT41被配置成4行4列的矩阵状。位于第1列及第2列的8个HBT41构成第1HBT单元块49A，位于第3列及第4列的8个HBT41构成第2HBT单元块49B。与HBT41的每一个对应地配置有输入电容器42及压载电阻43。相对于第1HBT单元块49A而配置1个二极管串联电路47，相对于第2HBT单元块49B而配置另1个二极管串联电路47。二极管串联电路47的每一个包括保护二极管48。
接着，参照图3A及图3B，对HBT41(图2)各自的构成进行说明。
图3A是HBT41的俯视图，图3B是图3A的单点划线3B一3B处的剖视图。在半绝缘性的由GaAs组成的基板50的上表面的一部分形成子集电极层51。在子集电极层51的上表面的一部分形成集电极层52，在其上形成基极层53。在基极层53的上表面的一部分形成发射极层54，在其上形成n型半导体层55。在子集电极层51的上表面形成一对集电极电极57，在基极层53的上表面形成基极电极58，在n型半导体层55之上形成发射极电极59。集电极电极57欧姆连接于子集电极层51，基极电极58欧姆连接于基极层53。发射极电极59经由n型半导体层55而与发射极层54欧姆连接。
如图3A所示，基极电极58具有在俯视情况下从三方向围绕发射极电极59、且朝着一方向(图3A中的右方向)开放的U字形(コ字形)的平面形状。一对集电极电极57配置于基极层53的两侧(图3A中，上侧与下侧)。
在一对集电极电极57的每一个之上形成集电极布线C1。在基极电极58之上形成基极布线B1。基极布线B1被配置于连接U字形的基极电极58的2根臂部的基部之上。图3B中以虚线示出基极布线B1，这意味着基极布线B1未出现在图3B的剖面内。基极布线B1在从发射极电极59远离的方向(图3A中，左方向)延伸。在发射极电极59之上形成发射极布线E1。发射极布线E1在从基极布线B1远离的方向(图3A中，右方向)延伸。集电极布线C1、基极布线B1、及发射极布线E1由第1层的金属布线层形成。
在集电极布线C1之上配置有第2层的集电极布线C2。第2层的集电极布线C2穿过设置在层间绝缘膜的接触孔内并与第1层的集电极布线C1连接。集电极布线C2自配置有一对集电极布线C1的部位起，分别在与发射极布线E1相同的方向(图3A中，右方向)延伸后而一体化。图3B中，左右的集电极布线C2之间被示出的虚线意味着集电极布线C2在图3B的剖面以外的部位中进行一体化。
在基板50的背面形成背面电极60。背面电极60在图3B示出的剖面以外的区域内经过将基板50贯通的通孔内并与发射极布线E1连接。本说明书中，“通孔”指的是用于将基板50的背面电极60和基板50的表侧的导体层或布线连接的孔。相对于此，“接触孔”指的是用于将第1层的布线层和第2层的布线层连接的孔。
接着，参照图4A及图4B，对保护二极管48(图2)的构成进行说明。
图4A是保护二极管48的俯视图，图4B是图4A的单点划线4B一4B处的剖视图。
保护二极管48由形成于基板50之上的子集电极层51、形成于其上表面的一部分的集电极层52、及基极层53构成。集电极层52和基极层53之间的pn结作为二极管发挥功能。
在子集电极层51之上形成阴极电极61，在基极层53之上形成阳极电极62。阴极电极61具有与集电极电极57(图3B)相同的层叠构造。阳极电极62具有与基极电极58(图3B)相同的层叠构造。在阴极电极61及阳极电极62分别连接二极管布线D1。
俯视情况下，阴极电极61(图4A)具有在二极管列的宽度方向夹持基极层53并在图4A中朝右方向开放的U字形的平面形状。被连接至阳极电极62的二极管布线D1在阴极电极61开放的方向(右方向)上延伸，并与右邻的保护二极管48的阴极电极61连接。被连接至阴极电极61的二极管布线D1在与阴极电极61开放的方向相反的方向(左方向)上延伸，并与左邻的保护二极管48的阳极电极62连接。
如图2所示，第1HBT单元块49A的HBT41所连接的集电极布线C2与被配置于第1列的HBT41与第2列的HBT41之间的区域内的导体平面连续。该导体平面构成集电极布线C2的一部分。在构成集电极布线C2的导体平面的下方，配置有构成第1层的发射极布线E1的导体平面。该导体平面与第1HBT单元块49A所包含的8个HBT41的发射极电极59(图3A、图3B)连接。构成发射极布线E1的导体平面穿过将基板50贯通的通孔66内而与背面电极60(图3B)连接。
对于第2HBT单元块49B而言，同样地配置有构成集电极布线C2的导体平面、及构成发射极布线E1的导体平面。
高频输入布线64被配置为沿着HBT41的各列，且在端部与共同的导体平面连续。高频输入布线64由与第2层的集电极布线C2相同的布线层形成。
每一个HBT41的基极布线B1在与高频输入布线64交叉后经由压载电阻43而与基极控制布线63连接。基极布线B1与高频输入布线64的交叉部位作为输入电容器42(图1B)而进行动作。基极控制布线63由与第1层的发射极布线E1相同的布线层形成。
焊盘导体层P2被配置为与第1HBT单元块49A及第2HBT单元块49B双方相邻(图2中，为下侧)。焊盘导体层P2由第2层的布线层形成且与第2层的集电极布线C2连续。焊盘导体层P2的一部分被用作为焊盘65。具体是，在覆盖焊盘导体层P2的保护膜的一部分形成开口，露出于该开口内的部分相当于焊盘65。在此，“焊盘导体层”意味着为了形成焊盘而被配置的导体层，用于向焊盘传输电信号的布线导体未被包含于焊盘导体层。例如，焊盘导体层P2由能够配置焊盘的具备二维性的扩展的区域构成。
构成保护电路40(图1B)的一对二极管串联电路47配置于焊盘导体层P2的下方。与第1HBT单元块49A对应地一个配置二极管串联电路47，与第2HBT单元块49B对应地配置另一个二极管串联电路47。二极管串联电路47具有在中间地点被折回的平面形状。
将沿顺时针方向在二极管串联电路47中流通的电流的上游侧的端部称为上游端、将下游侧的端部称为下游端。二极管串联电路47的下游端的阴极电极61(图4A、图4B)所连接的二极管布线D1与发射极布线E1连续。二极管串联电路47的上游端的阳极电极62(图4A、图4B)所连接的二极管布线D1经过接触孔67内并与第2层的焊盘导体层P2连接。
第1实施例中，在俯视情况下焊盘导体层P2和构成保护电路40的保护二极管48至少局部地重叠，采用焊盘在元件上(POE)构造。
图5是图2的单点划线5-5处的剖视图。在基板50之上形成保护二极管48。在覆盖保护二极管48的层间绝缘膜之上形成焊盘导体层P2。形成保护膜68，以使得覆盖焊盘导体层P2及基板50上的其他区域。焊盘导体层P2的上表面的一部分露出于形成在保护膜68的开口的底面。该露出的部分相当于焊盘65。接合引线70被接合于焊盘65。
发射极布线E1等第1层的布线层和基板50之间的层间绝缘膜、及焊盘导体层P2等第2层的布线层和第1层的布线层之间的层间绝缘膜，例如能利用氮化硅(SiN)。保护膜68例如能利用聚酰亚胺等绝缘树脂。另外，也可以在由绝缘树脂组成的保护膜68的基底配置SiN层。
[第1实施例的效果]
接下来，和图22～图25的附图示出的基于比较例的半导体装置进行比较，同时对基于第1实施例的半导体装置的优异效果加以说明。
图22～图25的附图分别是基于比较例的半导体装置的俯视图。在比较例的说明中，针对与基于第1实施例的半导体装置共同的构成，省略说明。
在图22示出的比较例中，在焊盘导体层P2之下配置有由第1层的布线层构成的焊盘导体层P1。第1层的焊盘导体层P1和第2层的焊盘导体层P2经过设置在两者之间所配置的层间绝缘膜的接触孔69内而被相互连接。第1层的焊盘导体层P1和第2层的焊盘导体层P2具有几乎相同的平面形状，接触孔69具有比焊盘导体层P1、P2稍小的平面形状。
因为在第2层的焊盘导体层P2之下配置有第1层的焊盘导体层P1，所以不能将包括由第1层的导体层构成的二极管布线D1的保护电路40和焊盘导体层P2重叠地配置。为此，将保护电路40配置在第1HBT单元块49A与焊盘导体层P2之间、及第2HBT单元块49B与焊盘导体层P2之间。与第1实施例的情况同样地，保护电路40由2个二极管串联电路47构成，二极管串联电路47的每一个具有在中间地点被折回的平面形状。集电极布线C2与焊盘导体层P2经由第2层的布线层所构成的连接布线Q2而被连接。连接布线Q2和保护电路40局部地重叠。
保护电路40的下游端的阴极电极61(图4A、图4B)所连接的二极管布线D1和发射极布线E1的连接构造，与基于第1实施例的半导体装置的连接构造(图2)相同。保护电路40的上游端的阳极电极62(图4A、图4B)所连接的二极管布线D1与第1层的焊盘导体层P1连续。
图23示出的比较例中，保护电路40由1个二极管串联电路构成。其他构成和图22示出的比较例的构成相同。二极管串联电路未被折回而是沿着1根直线延伸。二极管串联电路延伸的方向和被配置成4行4列的矩阵状的HBT41的行方向平行。
保护电路40的下游端的阴极电极61所连接的二极管布线D1与第2HBT单元块49B的发射极布线E1连续。保护电路40并未直接连结于第1HBT单元块49A的发射极布线E1而是经由背面电极60(图3B、图4B、图5)来连接。保护电路40的上游端的阳极电极62所连接的二极管布线D1与第1层的焊盘导体层P1连续。
在图22及图23的任一比较例中，在第1HBT单元块49A与焊盘导体层P2之间、及第2HBT单元块49B与焊盘导体层P2之间都配置有保护电路40。
在图24示出的比较例中，保护电路40相对于第1HBT单元块49A而言在行方向(图24中左方向)相邻地配置。
保护电路40的上游端的阳极电极62所连接的二极管布线D1与第1层的焊盘导体层P1连续。保护电路40自与焊盘导体层P1的连接部位起在列方向(图24中上方向)上延伸，一直达到超过第1HBT单元块49A的上端的位置。保护电路40的下游端的阴极电极61所连接的二极管布线D1经过接触孔74内并与第2层的连接布线J2连接，且经由连接布线J2而与第1HBT单元块49A的发射极布线E1连接。第2HBT单元块49B的发射极布线E1经由背面电极60(图3B、图4B、图5)而与保护电路40连接。
在保护电路40与第1HBT单元块49A的发射极布线E1之间配置有第1层的基极控制布线63及第2层的高频输入布线64。为此，不能利用第1层或第2层的布线层并以较短的布线长来连接保护电路40的下游端的阴极电极61与发射极布线E1。在图24示出的比较例中，连接布线J2从接触孔74的位置开始沿着保护电路40的二极管列，一直延伸到第1HBT单元块49A与焊盘导体层P2之间的区域。然后，连接布线J2在第1HBT单元块49A与焊盘导体层P2之间被连接于发射极布线E1。因为发射极布线E1与保护电路40经由较长的连接布线J2而被连接，所以寄生电感的影响增大。
在图25示出的比较例中，保护电路40的下游端的阴极电极61穿过通孔71内并与背面电极60(图3B、图4B、图5)连接，从而被接地。
在图22～图25的任一比较例中，焊盘导体层P2与保护电路40都未重叠，而是分别专有基板50(图3B、图4B、图5)的表面。相对于此，在第1实施例(图2)中，焊盘导体层P2与保护电路40至少局部地重叠配置。为此，相比于这些比较例，能够缩小芯片面积。
在图22及图23的比较例中，在第1HBT单元块49A与焊盘导体层P2之间、及第2HBT单元块49B与焊盘导体层P2之间配置有保护电路40。为此，连接焊盘导体层P2与集电极布线C2的连接布线Q2增长。该连接布线Q2引起的寄生电阻串联地被插入HBT41(图1B)的集电极电路。在第1实施例(图2)中，由于焊盘导体层P2与第1HBT单元块49A及第2HBT单元块49B相邻配置，故能够缩短连接焊盘导体层P2与集电极布线C2的布线。为此，能够抑制被插入HBT41(图1B)的集电极电路的寄生电阻的增大所引起的放大电路的性能下降。
图24的比较例中，连接布线J2引起的寄生电感被串联地插入保护电路40。若寄生电感增大，则尤其高频频段中的响应性变差，因此保护功能会下降。在第1实施例中，保护电路40的连接中并未使用具备大寄生电感的长布线。为此，能够抑制保护电路40的保护功能的下降。
图25的比较例中，必须新确保用于配置通孔71的区域，该通孔用于连接保护电路40与背面电极60(图3B、图4B、图5)。为此，相对于图24的比较例，芯片尺寸进一步增大。在第1实施例中，由于无需设置这种通孔71，故能够回避芯片尺寸的大型化。
再有，在第1实施例中，一个二极管串联电路47与第1HBT单元块49A的发射极布线E1连接，另一个二极管串联电路47与第2HBT单元块49B的发射极布线E1连接。为此，在第1HBT单元块49A与第2HBT单元块49B中，平衡优良地配置保护电路40。
还有，通过将2个二极管串联电路47的每一个在中间地点折回，从而能够消除二极管串联电路47自焊盘导体层P2的突出、或减小突出部分的面积。为此，即便配置2个二极管串联电路47，也不会妨碍芯片尺寸的小型化。
接着，参照图26A及图26B，对作为保护二极管48(图2)而利用在图4A示出的平面形状的二极管的效果进行说明。
图26A是保护电路40的俯视性的示意图。10个保护二极管48被串联地连接。保护二极管48的每一个包括n型的子集电极层51(图4A、图4B)、及俯视情况下被配置在子集电极层51的内部的p型的基极层53。图26A中，表示被层叠的半导体层的最上表面的导电型。若关注半导体层的最上表面，则子集电极层51的n型区域从三方向围绕基极层53的p型区域。为此，对于二极管列的宽度方向而言，在p型区域的两侧配置n型区域。
位于在二极管列中流通的顺时针方向电流的上游端的保护二极管48的基极层53，与集电极端子44连接，位于下游端的保护二极管48的子集电极层51与接地GND(图1B)连接。
图26B是基于比较例的保护电路的俯视性的示意图。比较例中，p型的基极层53配置为偏向二极管列的宽度方向的一方。二极管列在中途被折回，2个保护二极管48在宽度方向上接近。图26B示出的比较例中，位于上游端的保护二极管48的p型区域和位于下游端的保护二极管48的n型区域面对面并接近。若采取这种配置，则在从外部对集电极端子44施加了高电压时，公知在上游端的保护二极管48与下游端的保护二极管48之间变得易于产生静电放电(参照国际公开第2016/047217号)。若产生静电放电，则保护二极管48会被破坏。
第1实施例中，在上游端的保护二极管48的p型区域和下游端的保护二极管48的n型区域之间，存在上游端的保护二极管48的n型区域。这样，位于上游端的保护二极管48的p型区域和位于下游端的保护二极管48的n型区域不会面对面。为此，在施加高电压时变得难以产生静电放电，能够抑制保护二极管48的破坏。
第1实施例中，虽然构成为保护二极管48的U字形的阴极电极61从三方向围绕p型区域，但反之也可以构成为将阳极电极62设为U字形、并使阳极电极62从三方向围绕n型区域。
作为其他效果，第1实施例基于的半导体装置由化合物半导体构成，因此与硅系的半导体装置相比能够提高动作频率。
[第2实施例]
接下来，参照图6及图7对基于第2实施例的半导体装置进行说明。以下，针对与基于第1实施例的半导体装置的构成共同的构成，省略说明。
图6是基于第2实施例的半导体装置的输出级放大电路32(图1A)及保护电路40的等效电路图。第1实施例中，保护电路40由2个二极管串联电路47构成，但在第2实施例中保护电路40由1个二极管串联电路构成。
图7是基于第2实施例的半导体装置的俯视图。第1实施例中，如图2所示，在第1HBT单元块49A的发射极布线E1、及第2HBT单元块49B的发射极布线E1分别连接有二极管串联电路47。相对于此，在第2实施例中，仅在第2HBT单元块49B的发射极布线E1连接保护电路40，在第1HBT单元块49A的发射极布线E1并未直接连接保护电路40。第1HBT单元块49A的发射极布线E1经由背面电极60(图3B、图4B、图5)、及第2HBT单元块49B的发射极布线E1而与保护电路40连接。
第2实施例中，构成保护电路40的多个保护二极管48沿着1根直线排列。排列方向和从第2HBT单元块49B朝着第1HBT单元块49A的方向平行。
在第2实施例中，保护电路40与焊盘导体层P2也是重叠的，也采用POE构造。为此，在第2实施例中也能获得与第1实施例同样的效果。
第2实施例中，由于仅在第2HBT单元块49B的发射极布线E1直接连接保护电路40，故在第1HBT单元块49A的HBT41与第2HBT单元块49B的HBT41中，保护效果不能达到均衡。为了均衡地保护第1HBT单元块49A的HBT41与第2HBT单元块49B的HBT41，与第2实施例的构成相比，优选采用第1实施例的构成。
其中，在第1实施例中，构成保护电路40的保护二极管48的个数为第2实施例的构成保护电路40的保护二极管48的个数的2倍。为此，有时很难将保护电路40的整个区域收敛在焊盘导体层P2(图2)的内侧。在第2实施例中，容易将保护电路40的整个区域收敛于焊盘导体层P2的内侧。这样，在芯片的缩小化的观点上，第2实施例较第1实施例有利。
[第3实施例]
接着，参照图8对基于第3实施例的半导体装置进行说明。以下，针对与基于第2实施例的半导体装置的构成共同的构成，省略说明。
图8是基于第3实施例的半导体装置的俯视图。第2实施例中，构成保护电路40(图7)的多个保护二极管48沿着1根直线排列。在第3实施例中，由构成保护电路40的多个保护二极管48组成的二极管列在中途被折回。折回地点没有必要是二极管列的中间地点。
在第3实施例中，保护电路40也与焊盘导体层P2重叠。为此，能获得与第2实施例同样的效果。再有，由于能够在任意的部位将二极管列折回，故用于将保护电路40的上游端的阳极电极62连接至焊盘导体层P2的接触孔67的位置的自由度提高。
因为焊盘65的开口部成为水分的侵入路径，所以优选接触孔67避开焊盘65。在第3实施例中，接触孔67的位置的自由度提高，由此使接触孔67避开焊盘65变得容易起来。
在为了使焊盘导体层P21的基底表面平坦化，作为层间绝缘而利用了膜绝缘树脂膜的情况下，在配置有接触孔67的部位，焊盘导体层P2的上表面的平坦性变差。在焊盘65内为了确保焊盘导体层P2的表面的平坦性，优选将接触孔67配置成未与焊盘65重叠。第3实施例中，由于接触孔67的位置的自由度提高，故将接触孔67配置成未与焊盘65重叠变得容易起来。
[第1、第2、及第3实施例的变形例]
接下来，对第1、第2、及第3实施例的变形例进行说明。
图9是构成基于变形例的半导体装置的保护电路40的保护二极管48的俯视图。以下，对图4A示出的保护二极管48的俯视图进行比较后加以说明。图4A示出的保护二极管48中，阴极电极61从三方向围绕基极层53。相对于此，在图9示出的变形例中，俯视情况下，阴极电极61被配置成与基极层53在二极管列延伸的方向上相邻。
在基极层53的上表面形成阳极电极62。阳极电极62所连接的二极管布线D1和阴极电极61所连接的二极管布线D1在相互相反的方向上延伸。
图9示出的变形例中，与图4A示出的实施例相比较，能够扩宽二极管布线D1的宽度。为此，能够抑制二极管布线D1引起的寄生电感的增加。
另外，图9示出的变形例中，有可能成为图26B的比较例所示出的位于顺时针方向电流的上游端的保护二极管48的p型区域和位于下游端的保护二极管48的n型区域面对面的配置。在采用将二极管列折回的配置的情况下，为了抑制施加高电压时保护二极管48被破坏的状况，在保护二极管48的配置方面需要注意。
图10是基于变形例的半导体装置的焊盘部分的剖视图。以下，与图5示出的焊盘部分的剖视图相比较后加以说明。图5示出的第1实施例中，发射极布线E1等第1层的布线层和焊盘导体层P2等第2层的布线层之间的层间绝缘膜利用的是SiN等无机绝缘膜。在图10示出的变形例中，使第1层的布线层与第2层的布线层之间的层间绝缘膜采取无机绝缘膜72与绝缘树脂膜73的2层构造。绝缘树脂膜73能够利用例如聚酰亚胺等。
图10示出的变形例中，能够使得绝缘树脂膜73的上表面、即焊盘导体层P2的基底表面平坦。进而，将接合引线70接合于焊盘65时的冲击变得难以传递至正下方的半导体元件，因此能够抑制接合时的冲击带来的元件的破坏。
[第4实施例]
接着，参照图11～图13的附图，对基于第4实施例的半导体装置进行说明。以下，针对与基于第1实施例的半导体装置的构成共同的构成，省略说明。虽然基于第1实施例的半导体装置是面向上安装用，但基于第4实施例的半导体装置是面向下安装用。
图11是基于第4实施例的半导体装置的俯视图。按多个HBT41的每个发射极电极59(图3B)配置第1层的发射极布线E1。按被配置成4行4列的矩阵状的HBT41的每列，配置第2层的发射极布线E2。发射极布线E2经由正下方的发射极布线E1而与HBT41的发射极电极59连接。
相对于第1HBT单元块49A的8个HBT41而配置1个第1层的集电极布线C1。在第1列所对应的发射极布线E2和第2列所对应的发射极布线E2之间配置第2层的集电极布线C2。集电极布线C2经过接触孔75内并与正下方的集电极布线C1连接。集电极布线C2与焊盘导体层P2连续。第2列所对应的发射极布线E2被引出至未与第1层的集电极布线C1重叠的区域，穿过接触孔74内并与第1层的二极管布线D1连接。
第2HBT单元块49B所对应的发射极布线E1、E2、集电极布线C1、C2的构成也和第1HBT单元块49A所对应的发射极布线E1、E2、集电极布线C1、C2的构成相同。
在发射极布线E2之上配置接地用的凸块77，在焊盘导体层P2之上配置高频输出用的凸块78。在图11中，表示焊盘导体层P2之上配置了2个凸块78的例子，但凸块78的个数未限于2个。凸块78的个数既可以是1个、也可以是3个以上。
图12是1个HBT48所对应的部分的概略剖视图。第1实施例中，在第1层的集电极布线C1(图3B)的正上方配置第2层的集电极布线C2，但在第4实施例中，在第1层的集电极布线C1的正上方并未配置第2层的集电极布线C2。取而代之，在第1层的发射极布线E1的正上方配置第2层的发射极布线E2。
在发射极布线E2之上配置接地用的凸块77。凸块77例如具有将Au层77A与焊料层77B层叠而成的层叠构造。
图13是形成有高频输出用的凸块78的部分的剖视图。构成保护电路40(图1B)的保护二极管48被由无机绝缘膜72与绝缘树脂膜73组成的层间绝缘膜覆盖。在保护二极管48的上方配置由焊盘导体层P2的一部分组成的焊盘65。在焊盘65之上配置高频输出用的凸块78。凸块78具有Au层78A与焊料层78B被层叠而成的2层构造。
[第4实施例的效果]
接着，对第4实施例的优异效果进行说明。在第4实施例中，也采用如图9示出的那样保护电路40与焊盘导体层P2重叠的POE构造。为此，能获得与第1实施例的情况同样的效果。例如，能够缩小芯片尺寸。再有，因为能够抑制被串联地插入保护电路40的寄生电感的增大，所以能够抑制高频频段中的保护功能的下降。进而，因为能够抑制被串联地插入HBT41的集电极电路的寄生电阻的增大，所以能够抑制输出级放大电路的性能的下降。
[第4实施例的变形例]
接下来，参照图14～图16的附图，对基于第4实施例的各种变形例的半导体装置进行说明。
图14是基于第4实施例的第1变形例的半导体装置的俯视图。在第4实施例中，如图9所示，针对第1HBT单元块49A及第2HBT单元块49B而分别配置保护电路40。相对于此，在图14示出的第4实施例的变形例中，仅针对第2HBT单元块49B而配置保护电路40，针对第1HBT单元块49A并未配置保护电路40。
第1HBT单元块49A的发射极布线E2，在面向下安装到模块基板的状态下，经过模块基板内的接地导体、及第2HBT单元块49B的发射极布线E2而连接于保护电路40。再有，在第4实施例的变形例中，保护电路40的二极管列沿着1根直线排列。其中，也可以将保护电路40的二极管列采取如第3实施例(图8)的保护电路40那样进行了折回的形状。
图15是基于第4实施例的第2变形例的半导体装置的俯视图。在第4实施例中，如图11所示，接地用的凸块77及高频输出用的凸块78的平面形状为长方形。相对于此，在第2变形例中，如图15所示，凸块77及凸块78的平面形状是使长方形的4个角具有圆角的圆角长方形。例如，凸块77及凸块78的平面形状具有由2根相等长度的平行线和连接2根平行线的2个半圆周组成的跑道状的外周线。
再有，在第4实施例中，如图12及图13所示，凸块77由Au层77A与焊料层77B构成，凸块78由Au层78A与焊料层78B构成。相对于此，在第2变形例中，能取代Au层77A及Au层78A而利用Cu层(Cu立柱)。将包括Cu立柱和配置在其上表面的焊料层的凸块称之为Cu立柱凸块。在图12及图13中，用长方形来表示焊料层77B及78B的剖面形状，但在焊料的回流焊处理后，焊料层77B及78B的侧面与上表面圆滑地连续，成为朝着上方鼓出的曲面。
图16是基于第4实施例的第3变形例的半导体装置的俯视图。第3变形例中，基于第1变形例的半导体装置(图14)的接地用的凸块77及高频输出用的凸块78的平面形状为圆角长方形。再有，凸块77及78能与第2变形例(图15)同样地利用Cu立柱凸块。
第4实施例的第1变形例、第2变形例、及第3变形例中，能获得与第4实施例同样的优异效果。再有，若如基于第2变形例及第3变形例的半导体装置那样将凸块77及78的平面形状设为圆角长方形，则能够与凸块的掩模形状几乎相同地稳定加工形成凸块。
[第5实施例]
接着，参照图17对基于第5实施例的半导体装置进行说明。以下，针对与图11、图12、及图13示出的基于第4实施例的半导体装置的构成共同的构成，省略说明。
图17是基于第5实施例的半导体装置的剖视图。在第4实施例中，按HBT41的每列，在HBT41的正上方配置第2层的发射极布线E2(图11)。相对于此，在第5实施例中，如图17所示，按HBT41的每列，在HBT41的正上方配置第2层的集电极布线C2。集电极布线C2经由第1层的集电极布线C1而与HBT41的集电极电极57(图3B)连接。
针对第1HBT单元块49A的8个HBT41而配置1个第1层的发射极布线E1。在第1列所对应的集电极布线C2和第2列所对应的集电极布线C2之间配置第2层的发射极布线E2。发射极布线E2经过被设置在其下的层间绝缘膜的接触孔76内并与第1层的发射极布线E1连接。
第2HBT单元块49B所对应的发射极布线E1、E2、及集电极布线C1、C2的构成和第1HBT单元块49A所对应的发射极布线E1、E2、及集电极布线C1、C2的构成相同。
第1HBT单元块49A及第2HBT单元块49B的发射极布线E2与焊盘导体层P2连续。设置在第2列的HBT41的第1层的集电极布线C1之中被配置于距焊盘导体层P2最近的位置的集电极布线C1，与保护电路40的上游端的阳极电极62所连接的二极管布线D1连续。保护电路40的下游端的阴极电极61所连接的二极管布线D1经过接触孔79内并与焊盘导体层P2连接。
在焊盘导体层P2之上配置接地用的凸块81，在第2层的集电极布线C2之上配置高频输出用的凸块82。在第4实施例中，虽然将高频输出用的凸块78(图11)重叠于保护电路40，但也可以如第5实施例那样将接地用的凸块81重叠于保护电路40。
[第5实施例的变形例]
接着，参照图18对基于第5实施例的变形例的半导体装置进行说明。
图18是基于第5实施例的变形例的半导体装置的俯视图。在基于第5实施例的半导体装置中，接地用的凸块81及高频输出用的凸块82(图17)的平面形状为长方形。相对于此，在本变形例中，凸块81及82的平面形状为圆角长方形。再有，凸块81及82能利用Cu立柱凸块。即便在如第5实施例那样采用将接地用的凸块81重叠于保护电路40的构成的情况下，作为凸块81及82，也能够利用平面形状为圆角长方形的Cu立柱凸块。
[寄生电感的影响]
接着，参照图19A～图20B的附图，对被串联地插入保护电路40(图1B)的寄生电感的影响进行说明。通过模拟而求出被串联地插入保护电路40(图1B)的寄生电感的影响。
图19A是成为模拟对象的输出级放大电路的等效电路图。在集电极端子44与接地GND之间连接有保护电路40。保护电路40由被串联连接成从集电极端子44向接地GND流动的电流为顺时针方向的10个保护二极管48构成。假设寄生电感Lc被插入保护电路40与集电极端子44之间、寄生电感Le被插入保护电路40与接地GND之间。
将向输出级放大电路的输入电力设为3dBm、将电源电压设为3.4V、将高频信号的频率设为2.5GHz，使输出级放大电路的负载变动，由此进行了输出电压的模拟。
图19B是表示输出电压的波形的模拟结果的图表。横轴以单位“ps”来表示经过时间，纵轴表示输出电压。相对于某一负载能获得1个波形，对应于各种负载则能获得多个波形。可知若负载发生变动、则输出电压的峰值也会发生变动。将使负载发生了变动时输出电压的峰值达到最大时的电压值称为最大峰值电压。使寄生电感Lc、Le变化，由此计算出最大峰值电压。将寄生电感Lc、Le均为0时的最大峰值电压作为基准，对所计算出的最大峰值电压进行了标准化。
图20A是表示将寄生电感Le设为0、并使寄生电感Lc发生了变化时的标准化最大峰值电压的图表。图20B是表示将寄生电感Lc设为0、并使寄生电感Le发生了变化时的标准化最大峰值电压的图表。可知在任意情况下都是标准化最大峰值电压随着寄生电感Lc、Le增加而升高。标准化最大峰值电压的增加意味着保护电路40的保护功能下降。这是因为寄生电感Lc、Le导致保护电路40的响应特性下降的缘故。为了维持保护电路40的充分的保护功能，优选减小寄生电感Lc、Le。
在上述第1～第5实施例中，能够不会使从保护电路40到HBT41的集电极电极57(图3B)为止的距离、及从保护电路40到HBT41的发射极电极59(图3B)为止的距离增大地配置保护电路40。为此，能够抑制寄生电感Lc、Le的增大、并维持充分的保护功能。
[寄生电阻的影响]
接下来，参照图21A及图21B，对HBT41的集电极布线的寄生电阻Rc发生了变化时的输入电力与输出电力的模拟结果进行说明。
图21A是模拟对象的放大电路的等效电路图。假设寄生电阻Rc被插入HBT41的集电极和集电极端子44之间。使寄生电阻Rc以20mΩ为单位地增加，通过模拟而求解出输入电力与输出电力的关系。将输入信号的频率设为2.5GHz、将电源电压设为3.4V。
图21B是表示模拟结果的图表。横轴以单位“dBm”来表示输入电力、纵轴以单位“dBm”来表示输出电力。可知输出电力随着寄生电阻Rc增大而下降。输出电力的下降的原因基于以下的理由。在大电力时因流通的集电极电流，在寄生电阻Rc中产生电压降。由于该电压降，实效性的HBT41的集电极电压Vce会下降。结果，输出电力下降。为了抑制输出电力的下降，优选减小寄生电阻Rc。
上述第1～第5实施例中，能够将HBT41和集电极端子用的焊盘65靠近配置。为此，能够抑制寄生电阻Rc的增大。结果，能够抑制输出级放大电路的性能的下降。
上述的各实施例是例示，毋庸置疑，不同的实施例中示出的构成的局部性的置换或组合是能够实现的。针对基于多个实施例的同样的构成的同样的作用效果，并未按每个实施例逐一言及。进而，本发明未被限制于上述的实施例。例如，能够实现各种变更、改进、组合等，对本领域的技术人员来说是显而易见的。

Claims (11)

1.一种半导体装置，具有：
放大电路，包括形成于基板的半导体元件；
保护电路，包括形成于所述基板且相互串联连接的多个保护二极管，该保护电路被连接至所述放大电路的输出端子；和
焊盘导体层，该焊盘导体层的至少一部分包括用于与所述基板的外部的电路连接的焊盘，
俯视情况下，所述焊盘导体层与所述保护电路至少局部地重叠，
多个所述保护二极管构成在俯视情况下在中途被折回的二极管列，
多个所述保护二极管的每一个包括：第1导电型的第1半导体层；第2导电型的第2半导体层，形成于所述第1半导体层的上表面的一部分的区域，且所述第2导电型与所述第1导电型相反；以及与所述第1半导体层的上表面欧姆连接的第1电极，
俯视情况下，所述第1电极具有在所述二极管列的宽度方向夹持所述第2半导体层的U字形的平面形状。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具有形成于所述基板的接地导体，
所述保护电路被连接于所述放大电路的输出端子与所述接地导体之间。
3.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具有绝缘性的保护膜，该保护膜覆盖所述焊盘导体层，设置使所述焊盘导体层的表面的一部分的区域露出的开口，且覆盖其他区域，
俯视情况下，所述开口与所述保护电路至少局部地重叠。
4.根据权利要求2所述的半导体装置，其中，
所述半导体装置还具有绝缘性的保护膜，该保护膜覆盖所述焊盘导体层，设置使所述焊盘导体层的表面的一部分的区域露出的开口，且覆盖其他区域，
俯视情况下，所述开口与所述保护电路至少局部地重叠。
5.根据权利要求3所述的半导体装置，其中，
所述半导体装置还具有形成于所述开口的底面的所述焊盘导体层之上的凸块。
6.根据权利要求4所述的半导体装置，其中，
所述半导体装置还具有形成于所述开口的底面的所述焊盘导体层之上的凸块。
7.根据权利要求5所述的半导体装置，其中，
所述凸块的平面形状为圆角长方形。
8.根据权利要求6所述的半导体装置，其中，
所述凸块的平面形状为圆角长方形。
9.根据权利要求1～8中任一项所述的半导体装置，其中，
所述保护电路的一部分被配置于所述焊盘导体层的外侧。
10.根据权利要求1～8中任一项所述的半导体装置，其中，
所述半导体元件由化合物半导体形成。
11.根据权利要求9所述的半导体装置，其中，
所述半导体元件由化合物半导体形成。
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