JP2021057457A - 半導体装置 - Google Patents

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将夫 近藤
Masao Kondo
将夫 近藤
佐々木　健次
Kenji Sasaki
健次 佐々木
茂樹 小屋
Shigeki Koya
茂樹 小屋
新之助 高橋
Shinnosuke Takahashi
新之助 高橋
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Murata Manufacturing Co Ltd
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Abstract

【課題】コレクタ電流やドレイン電流の経路の寄生インダクタンスや寄生抵抗の増加を抑制することが可能な半導体装置を提供する。【解決手段】基板に２列のトランジスタ列が配置されている。２列のトランジスタ列の各々は、第１方向に並ぶ複数のトランジスタからなり、２列のトランジスタ列は、第１方向と直交する第２方向に間隔を隔てて配置されている。平面視において２列のトランジスタ列の間の領域第１配線が配置されている。第１配線は、２列のトランジスタ列の複数のトランジスタのコレクタまたはドレインに接続されている。第１バンプが、平面視において第１配線と重なり、２列のトランジスタ列の間に配置され、第１配線に接続されている。【選択図】図１

Description

本発明は、半導体装置に関する。
携帯端末等の電力増幅回路素子として、ヘテロ接合バイポーラトランジスタが設けられた半導体チップが用いられる。この半導体チップは、その表面に設けられた複数のバンプを介して実装基板にフリップチップ実装される。このような実装形態は、フェイスダウン実装とも呼ばれる。フリップチップ実装される電力増幅回路用の半導体チップが、例えば下記の特許文献１、２等に記載されている。
特許文献１に記載された半導体チップは、トランジスタが複数のフィンガ（「セル」と呼ばれる場合もある。）を備えている。１つのフィンガを１つのトランジスタと考えると、複数のトランジスタが少なくとも２列に並んで配置されているということができる。このトランジスタ列は相互に平行に配置されている。２列のトランジスタ列とそれぞれ重なるように２つのエミッタバンプが配置されている。２列のトランジスタ列の間の領域にコレクタ配線が配置されている。コレクタ配線は、２列のトランジスタ列の間の領域から、その外側までトランジスタの配列方向に延びている。この外側の領域にコレクタバンプが配置されており、この外側の領域においてコレクタバンプがコレクタ配線に接続されている。
米国特許公開第２０１９／０１４８１７２号
特許文献１に記載された半導体チップにおいては、コレクタバンプとトランジスタのコレクタとを接続するコレクタ配線が、２列のトランジスタ列の間に配置されており、コレクタバンプが、その領域の外側に配置されている。コレクタ電流は、コレクタバンプから、２列のトランジスタ列の間の領域のコレクタ配線を通って各トランジスタのコレクタまで流れる。コレクタ配線を複数のトランジスタの配列方向にコレクタ電流が流れるため、コレクタ電流の経路の寄生インダクタンスや寄生抵抗が大きくなりやすい。トランジスタとして電界効果トランジスタを用いて同様の構造を採用する場合には、ドレイン電流の経路の寄生インダクタンスや寄生抵抗が大きくなりやすい。寄生インダクタンスや寄生抵抗は、増幅回路の最大出力低下の要因になる。
本発明の目的は、コレクタ電流やドレイン電流の経路の寄生インダクタンスや寄生抵抗の増加を抑制することが可能な半導体装置を提供することである。
本発明の一観点によると、
基板と、
前記基板に設けられた２列のトランジスタ列と
を備え、
前記２列のトランジスタ列の各々は、第１方向に並ぶ複数のトランジスタからなり、前記第１方向と直交する第２方向に間隔を隔てて配置されたおり、
さらに、
平面視において前記２列のトランジスタ列の間の領域に配置され、前記２列のトランジスタ列の前記複数のトランジスタのコレクタまたはドレインに接続された第１配線と、
平面視において前記第１配線と重なり、前記２列のトランジスタ列の間に配置され、前記第１配線に接続された少なくとも１つの第１バンプと
を有する半導体装置が提供される。
第１バンプ及び第１配線を介してトランジスタにコレクタ電流またはドレイン電流が流れる。第１配線を２列のトランジスタ列の間の領域の外側まで延伸させて、延伸部分に第１バンプを配置した場合には、第１バンプからトランジスタまで、コレクタ電流またはドレイン電流が第１配線を第１方向に流れる。これに対して、本願発明の上記観点による構成を採用すると、第１バンプと第１配線との２層を、コレクタ電流またはドレイン電流が第１方向に流れる。このため、第１方向に流れるコレクタ電流またはドレイン電流の経路の流路断面が大きくなる。その結果、コレクタ電流またはドレイン電流の経路の寄生抵抗及び寄生インダクタンスを低減することができる。
図１は、第１実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。 図２は、図１の一点鎖線２―２における断面図である。 図３は、図１及び図２に示した半導体装置を含む電力増幅モジュールの断面図である。 図４は、第１実施例による半導体装置を含む電力増幅モジュールのブロック図である。 図５は、第１実施例による半導体装置を含む増幅回路モジュールの等価回路図である。 図６は、比較例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。 図７は、図６の一点鎖線７―７における断面図である。 図８は、第２実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。 図９は、第３実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。 図１０は、第４実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。 図１１は、第５実施例による半導体装置を含む増幅回路モジュールの等価回路図である。 図１２は、第５実施例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。 図１３は、図１２の一点鎖線１３―１３における断面図である。 図１４は、第５実施例の変形例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。 図１５は、第６実施例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。 図１６は、図１５の一点鎖線１６―１６における断面図である。 図１７は、第７実施例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。 図１８は、図１７の一点鎖線１８―１８における断面図である。 図１９は、図１７の一点鎖線１９−１９における断面図である。 図２０は、第８実施例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。 図２１は、第９実施例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。 図２２は、図２１の一点鎖線２２―２２における断面図である。
［第１実施例］
図１から図５までの図面を参照して、第１実施例による半導体装置について説明する。
図１は、第１実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。半導体からなる基板に、２列のトランジスタ列３５が配置されている。２列のトランジスタ列３５の各々は、第１方向Ｄ１に並ぶ複数のバイポーラトランジスタ３０を含む。また、２列のトランジスタ列３５は、第１方向Ｄ１と直交する第２方向Ｄ２に間隔を隔てて配置されている。
バイポーラトランジスタ３０の各々は、コレクタ層３１、ベース層３２、及びエミッタ層３３を含む。平面視において、コレクタ層３１、ベース層３２、及びエミッタ層３３の外周線はほぼ一致する。１つのバイポーラトランジスタ３０において、２つのコレクタ電極４０Ｃがコレクタ層３１を第１方向Ｄ１に挟む位置に配置されている。コレクタ電極４０Ｃは、基板の表層部に設けられているサブコレクタ層を介してコレクタ層３１に電気的に接続されている。サブコレクタ層については、後に図２を参照して説明する。
ベース層３２に、ベース電極４０Ｂが電気的に接続されており、エミッタ層３３にエミッタ電極４０Ｅが電気的に接続されている。エミッタ電極４０Ｅの各々は、平面視において第２方向Ｄ２に長い形状を有し、エミッタ層３３に包含されている。ベース電極４０Ｂは、平面視においてエミッタ電極４０Ｅを三方向から取り囲み、２列のトランジスタ列３５の間の領域に向かって開いたＵ字状の形状を有し、ベース層３２に包含されている。図１において、コレクタ電極４０Ｃ、ベース電極４０Ｂ、及びエミッタ電極４０Ｅに、相対的に高密度の右上がりのハッチングを付している。
基板上の１層目の配線層に、複数のコレクタ引出配線５０Ｃ、コレクタ配線５１Ｃ（第１配線）、複数のエミッタ配線５０Ｅ、複数のベース配線５０Ｂ、複数のキャパシタ下部電極８１、及びバイアス入力配線８３が配置されている。図１において、１層目の配線層の各配線に、相対的に低密度の右下がりのハッチングを付している。
複数のコレクタ引出配線５０Ｃは、それぞれコレクタ電極４０Ｃから、２列のトランジスタ列３５の間の領域に向かって引き出されている。なお、第１方向Ｄ１に隣り合う２つのバイポーラトランジスタ３０のコレクタ層３１の間に配置された２つのコレクタ電極４０Ｃから引き出されるコレクタ引出配線５０Ｃは、１本にまとめられている。コレクタ配線５１Ｃは、２列のトランジスタ列３５の間の領域に配置されており、２列のトランジスタ列３５に含まれる複数のバイポーラトランジスタ３０のコレクタ電極４０Ｃからそれぞれ引き出された複数のコレクタ引出配線５０Ｃに接続されている。
複数のエミッタ配線５０Ｅは、それぞれエミッタ電極４０Ｅに対応して、平面視においてエミッタ電極４０Ｅと重なる位置に配置されている。エミッタ配線５０Ｅは、対応するエミッタ電極４０Ｅに接続されている。本明細書において２つの構成要素が平面視において重なるとは、特に断らない限り、一方の構成要素の少なくとも一部分が他方の構成要素の少なくとも一部分と平面視において重なることを意味する。
複数のベース配線５０Ｂは、それぞれベース電極４０Ｂから、２列のトランジスタ列３５の間の領域から遠ざかる方向に引き出されている。複数のキャパシタ下部電極８１は、２列のトランジスタ列３５の外側に、第１方向Ｄ１に並んで配置されている。複数のキャパシタ下部電極８１は、それぞれベース配線５０Ｂを介してバイポーラトランジスタ３０のベース電極４０Ｂに接続されている。さらに、複数のベース配線５０Ｂは、それぞれ抵抗素子８２を介してバイアス入力配線８３に接続されている。バイアス入力配線８３から、抵抗素子８２及びベース配線５０Ｂを介してバイポーラトランジスタ３０のベース電極４０Ｂにベース電流が供給される。
基板上の２層目の配線層に、２つのエミッタ配線６０Ｅ、１つのコレクタ配線６０Ｃ、及び高周波信号入力配線８８が配置されている。２つのエミッタ配線６０Ｅは、それぞれ２列のトランジスタ列３５と重なる位置に配置されており、平面視において第１方向Ｄ１に長い形状を有する。コレクタ配線６０Ｃは、２列のトランジスタ列３５の間に配置されており、平面視において第１方向Ｄ１に長い形状を有する。
高周波信号入力配線８８は、複数のキャパシタ下部電極８１と重なる。両者の重なり部分が、入力キャパシタ８０を構成する。高周波入力信号が、高周波信号入力配線８８、入力キャパシタ８０、ベース配線５０Ｂを介してベース電極４０Ｂに供給される。
２つのエミッタ配線６０Ｅのそれぞれと重なるように、エミッタバンプ７０Ｅが配置されている。コレクタ配線６０Ｃと重なるように、コレクタバンプ７０Ｃ（第１バンプ）が配置されている。エミッタバンプ７０Ｅの各々、及びコレクタバンプ７０Ｃは、平面視において第１方向Ｄ１に長い形状（例えば長円形、楕円形、レーストラック形）等を有する。
複数のバイポーラトランジスタ３０のエミッタ電極４０Ｅが、エミッタ配線５０Ｅ、６０Ｅ、及びエミッタバンプ７０Ｅを介して接地される。複数のバイポーラトランジスタ３０のコレクタ電極４０Ｃが、コレクタ引出配線５０Ｃ、コレクタ配線５１Ｃ、コレクタ配線６０Ｃを介してコレクタバンプ７０Ｃに接続される。
図２は、図１の一点鎖線２―２における断面図である。基板２０の上面の一部の領域の上に、サブコレクタ層２１が配置されている。基板２０として、例えば半絶縁性のＧａＡｓ基板が用いられる。サブコレクタ層２１は、例えば、基板２０の上にエピタキシャル成長されたｎ型ＧａＡｓ層である。ｎ型ＧａＡｓ層のうちサブコレクタ層２１以外の部分は、イオン注入によって絶縁化された素子分離領域２２とされている。
サブコレクタ層２１の上に、コレクタ層３１、ベース層３２、及びエミッタ層３３がこの順番に積層されている。例えば、コレクタ層３１はｎ型ＧａＡｓで形成され、ベース層３２はｐ型ＧａＡｓで形成され、エミッタ層３３はｎ型ＩｎＧａＰで形成される。エミッタ層３３の上面の一部の領域上にエミッタメサ層３４が配置されている。エミッタメサ層３４は、キャップ層とコンタクト層とがこの順番に積層された２層構造を有する。例えば、キャップ層はｎ型ＧａＡｓで形成され、コンタクト層はｎ型ＩｎＧａＡｓで形成される。エミッタ層３３のうち、平面視においてエミッタメサ層３４と重なる領域がバイポーラトランジスタ３０のエミッタ領域として機能し、その他の領域は空乏化している。エミッタ層３３のうちエミッタ領域として機能する部分を真性エミッタ層といい、空乏化している部分をレッジ層という場合がある。
エミッタ層３３の上面のうちエミッタメサ層３４が配置されていない領域にベース電極４０Ｂが配置されている。ベース電極４０Ｂは、エミッタ層３３を貫通してベース層３２まで達する合金化領域を介してベース層３２に電気的に接続されている。エミッタメサ層３４の上にエミッタ電極４０Ｅが配置されている。エミッタ電極４０Ｅは、エミッタメサ層３４を介してエミッタ層３３に電気的に接続されている。
２列のトランジスタ列３５（図１）の間の素子分離領域２２の上に、コレクタ層３１、ベース層３２、及びエミッタ層３３と同一工程で成膜された半導体層が残されている。
ベース電極４０Ｂ、エミッタ電極４０Ｅ、及び素子分離領域２２の上に残されている半導体層を覆うように、基板２０の全域に絶縁膜９０が配置されている。絶縁膜９０の上に、１層目のエミッタ配線５０Ｅ及びコレクタ配線５１Ｃが配置されている。エミッタ配線５０Ｅは、絶縁膜９０に設けられた開口を通ってエミッタ電極４０Ｅに接続されている。コレクタ配線５１Ｃは、図２の断面には現れていない領域で、コレクタ引出配線５０Ｃを介してコレクタ電極４０Ｃ（図１）に電気的に接続されている。
１層目のエミッタ配線５０Ｅ及びコレクタ配線５１Ｃを覆うように、基板２０の全域に絶縁膜９１が配置されている。絶縁膜９１は、例えば下側のＳｉＮ膜と、その上のポリイミド膜との２層を含む。
絶縁膜９１の上に、２層目のエミッタ配線６０Ｅ及びコレクタ配線６０Ｃが配置されている。２層目のエミッタ配線６０Ｅは、絶縁膜９１に設けられた開口を通って１層目のエミッタ配線５０Ｅに接続されている。２層目のコレクタ配線６０Ｃは、絶縁膜９１に設けられた開口を通って１層目のコレクタ配線５１Ｃに接続されている。
２層目のエミッタ配線６０Ｅ及びコレクタ配線６０Ｃを覆うように、基板２０の全域に絶縁膜９２が配置されている。絶縁膜９２は、例えば、下側のＳｉＮ膜とその上のポリイミド膜との２層を含む。
絶縁膜９２の上に、エミッタバンプ７０Ｅ及びコレクタバンプ７０Ｃが配置されている。エミッタバンプ７０Ｅは、絶縁膜９２に設けられた開口を通って２層目のエミッタ配線６０Ｅに接続されている。コレクタバンプ７０Ｃは、絶縁膜９２に設けられた開口を通って２層目のコレクタ配線６０Ｃに接続されている。エミッタバンプ７０Ｅ及びコレクタバンプ７０Ｃの各々の上に、ハンダ層７５が配置されている。
図３は、図１及び図２に示した半導体装置を含む電力増幅モジュールの断面図である。図１及び図２に示した半導体装置は、１つの半導体チップ１００として提供される。この半導体チップ１００が実装基板２００にフリップチップ実装される。
実装基板２００として、例えばプリント基板が用いられる。実装基板２００は、モジュール基板、パッケージ基板と呼ばれる場合もある。実装基板２００の一方の面（以下、上面という。）に、複数のエミッタ用ランド２０１Ｅ、及びコレクタ用ランド２０１Ｃが設けられている。半導体チップ１００のエミッタバンプ７０Ｅ及びコレクタバンプ７０Ｃが、それぞれハンダ層７５を介してエミッタ用ランド２０１Ｅ及びコレクタ用ランド２０１Ｃに接続されている。
実装基板２００の内層に複数のグランドプレーン２０３が配置されている。さらに、実装基板２００の上面とは反対側の下面にも、グランドプレーン２０５が配置されている。エミッタ用ランド２０１Ｅが、複数のビア導体２０２を介して内層の複数のグランドプレーン２０３及び下面のグランドプレーン２０５に接続されている。
図４は、第１実施例による半導体装置を含む電力増幅モジュール１５０のブロック図である。本明細書において「半導体装置」は、増幅回路が配置された半導体チップ、またはこの半導体チップと回路部品とこれらを実装する実装基板とを含む増幅回路モジュールを意味する。電力増幅モジュール１５０は、半導体チップ１００、入力側インピーダンスマッチング回路１５１、出力側インピーダンスマッチング回路１５２、インダクタ１５３、１５４を含む。これらの回路部品は実装基板２００（図３）に実装される。
半導体チップ１００は、ドライバ段増幅回路１１０、段間インピーダンスマッチング回路１１１、パワー段増幅回路１１２を含む。インダクタ１５３を介してドライバ段増幅回路１１０に電源電圧Ｖｃｃが印加される。インダクタ１５４を介してパワー段増幅回路１１２に電源電圧Ｖｃｃが印加される。
高周波信号が、入力側インピーダンスマッチング回路１５１を介してドライバ段増幅回路１１０に入力される。ドライバ段増幅回路１１０で増幅された高周波信号が、段間インピーダンスマッチング回路１１１を介してパワー段増幅回路１１２に入力される。パワー段増幅回路１１２で増幅された高周波信号が出力側インピーダンスマッチング回路１５２を介して外部機器、例えばアンテナ素子に出力される。
パワー段増幅回路１１２は、図１及び図２に示した複数のバイポーラトランジスタ３０を含む。エミッタバンプ７０Ｅ（図１、図２）が接地される。高周波信号入力配線８８（図１）に、段間インピーダンスマッチング回路１１１を介して高周波信号が入力される。コレクタバンプ７０Ｃ（図１、図２）が、出力側インピーダンスマッチング回路１５２に接続されるとともに、インダクタ１５４を介して電源電圧Ｖｃｃに接続される。インダクタ１５４は高周波信号を阻止するチョークコイルとして機能する。
図５は、第１実施例による半導体装置を含む増幅回路モジュールの等価回路図である。第１実施例による増幅回路モジュールは、ドライバ段増幅回路１１０、パワー段増幅回路１１２、ドライバ段バイアス回路１１３、パワー段バイアス回路１１４、インダクタ１５３、１５４、入力側インピーダンスマッチング回路１５１、及び出力側インピーダンスマッチング回路１５２を含む。図５において、円柱図形で囲まれたインダクタは、バンプが持つ寄生インダクタを表している。
パワー段増幅回路１１２は、バイポーラトランジスタ３０、入力キャパシタ８０、及び抵抗素子８２からなる単位セルを複数個含む。複数の単位セルが相互に並列に接続されている。なお、図５では、複数の単位セルのうち１つを代表して示している。バイポーラトランジスタ３０のコレクタに、コレクタバンプ７０Ｃが接続されている。チョークコイルとして機能するインダクタ１５４及びコレクタバンプ７０Ｃを介して、バイポーラトランジスタ３０のコレクタに電源電圧Ｖｃｃが印加される。
パワー段バイアス回路１１４から抵抗素子８２を介してバイポーラトランジスタ３０のベースにバイアス電流が供給される。パワー段バイアス回路１１４は、バイアス制御端子ＶＢｐとグランドとの間に直列に接続された抵抗素子Ｒ１、トランジスタＱ１、Ｑ２、抵抗素子Ｒ２を含む。トランジスタＱ１、Ｑ２の各々はダイオード接続されており、ダイオードとして動作する。パワー段バイアス回路１１４は、さらにエミッタフォロワトランジスタＱ３を含む。トランジスタＱ１とエミッタフォロワトランジスタＱ３とがカレントミラーを構成する。エミッタフォロワトランジスタＱ３のコレクタにバイアス電圧Ｖｂａｔが印加される。エミッタフォロワトランジスタＱ３のエミッタが、抵抗素子８２を介してバイポーラトランジスタ３０のベースに接続されている。パワー段バイアス回路１１４は、バイアス制御端子ＶＢｐに与えられる制御電圧に応じたバイアス電流をバイポーラトランジスタ３０に供給する。
ドライバ段増幅回路１１０、ドライバ段バイアス回路１１３、インダクタ１５３の基本的な回路構成は、パワー段増幅回路１１２、パワー段バイアス回路１１４、インダクタ１５４の回路構成と同一である。ただし、単位セルの個数及び各素子の寸法は、ドライバ段増幅回路１１０とパワー段増幅回路１１２とで異なっている。また、ドライバ段バイアス回路１１３は、バイアス制御端子ＶＢｄに与えられる制御電圧に応じたバイアス電流を供給する。図５において、ドライバ段増幅回路１１０のバイポーラトランジスタのコレクタとインダクタ１５３との間に配置されるコレクタバンプの記載を省略している。
高周波入力信号が、入力側インピーダンスマッチング回路１５１を介してドライバ段増幅回路１１０に入力される。ドライバ段増幅回路１１０で増幅された高周波信号が、パワー段増幅回路１１２の入力キャパシタ８０を介してバイポーラトランジスタ３０のベースに入力される。バイポーラトランジスタ３０のエミッタが、エミッタバンプ７０Ｅの寄生インダクタンスを介して接地されている。
次に、第１実施例による半導体装置の優れた効果について、図６及び図７に示した比較例と比較して説明する。
図６は、比較例による半導体装置の複数の構成要素の平面視における位置関係を示す図であり、図７は、図６の一点鎖線７―７における断面図である。以下、第１実施例による半導体装置（図１、図２）との相違点について説明する。比較例においては、１層目のコレクタ配線が、２列のトランジスタ列３５の間に配置されたコレクタ配線５１Ｃと、コレクタ配線５１Ｃから第１方向Ｄ１の一方の側に向かって張り出したコレクタ配線５２Ｃとを含む。
２層目のコレクタ配線も、平面視においてコレクタ配線５１Ｃと重なるコレクタ配線６０Ｃ、及び張り出し部分のコレクタ配線５２Ｃに重なるコレクタ配線６１Ｃとを含む。コレクタバンプ７１Ｃが、張り出し部分のコレクタ配線６１Ｃと重なる位置に配置されており、２列のトランジスタ列３５の間にはコレクタバンプが配置されていない。
比較例の構成では、コレクタバンプ７１Ｃからコレクタ電極４０Ｃに達するまでに、コレクタ電流が１層目のコレクタ配線５１Ｃ及び２層目のコレクタ配線６０Ｃを第１方向Ｄ１に流れる。第１方向Ｄ１に流れるコレクタ電流の流路は、図７に示したように１層目のコレクタ配線５１Ｃと２層目のコレクタ配線６０Ｃとの２層のみからなる。
これに対して第１実施例では、コレクタ電流が、コレクタ用ランド２０１Ｃ（図３）、コレクタバンプ７０Ｃ（図３）、２層目のコレクタ配線６０Ｃ（図２）、及び１層目のコレクタ配線５１Ｃ（図２）を第１方向Ｄ１に流れ、その後コレクタ引出配線５０Ｃを第２方向Ｄ２に流れてコレクタ電極４０Ｃに達する。第１方向Ｄ１に流れるコレクタ電流の流路は、コレクタ用ランド２０１Ｃ、コレクタバンプ７０Ｃ、２層目のコレクタ配線６０Ｃ、及び１層目のコレクタ配線５１Ｃの４層を含む。この流路の厚さ方向及び第２方向Ｄ２の寸法は、比較例による半導体装置の流路のこれらの寸法より大きい。
第１実施例では比較例（図６、図７）と比べて、第１方向Ｄ１に流れるコレクタ電流の経路の流路断面が大きいため、コレクタ電流の経路の寄生抵抗や寄生インダクタンスが小さいという優れた効果が得られる。特に、コレクタバンプ７０Ｃを第１方向Ｄ１に長い形状とすることにより、複数のバイポーラトランジスタ３０の間で、寄生抵抗や寄生インダクタンスのばらつきを抑制し、寄生抵抗や寄生インダクタンスをより低減させることができる。これにより、コレクタ電流の経路の寄生抵抗や寄生インダクタンスの増大に起因する最大出力の低下を抑制することができる。
上述の十分な効果を得るために、２列のトランジスタ列３５の各々の第１方向Ｄ１の長さ（最も外側に位置する一方のコレクタ電極４０Ｃの外側の縁から他方のコレクタ電極４０Ｃの外側の縁までの長さ）よりも、２列のトランジスタ列３５の第２方向の間隔（一方のトランジスタ列３５のコレクタ電極４０Ｃと他方のトランジスタ列３５のコレクタ電極４０Ｃとの間隔）を短くすることが好ましい。また、コレクタバンプ７０Ｃの第１方向Ｄ１の寸法を、トランジスタ列３５の第１方向Ｄ１の長さの３／４以上にすることが好ましい。
次に、第１実施例の変形例について説明する。
パワー段増幅回路１１２（図４）を構成する複数のバイポーラトランジスタ３０のコレクタには、例えば図１１を参照して後に説明するように、高調波終端回路が接続される場合がある。高調波終端回路は、例えば、高調波終端キャパシタと高調波終端インダクタとの直列回路で構成される。この高調波終端キャパシタ及び高調波終端インダクタとの少なくとも一方、すなわちインダクタンス及びキャパシタンスの少なくとも一方を持つ受動素子を、実装基板２００（図３）の内層に配置してもよい。この受動素子は、平面視においてコレクタ用ランド２０１Ｃ（図３）と重なる位置に配置するとよい。これにより、平面視において高調波終端回路を配置するための専用の領域を確保する必要がなくなり、電力増幅モジュール１５０（図４）のサイズの増大を抑制することができる。
次に、第１実施例の他の変形例について説明する。第１実施例では、増幅回路の能動素子としてバイポーラトランジスタ３０を用いているが、電界効果トランジスタを用いてもよい。この場合、第１実施例による半導体装置の「エミッタ」、「ベース」、及び「コレクタ」を、それぞれ「ソース」、「ゲート」、及び「ドレイン」と読み替えればよい。
［第２実施例］
次に、図８を参照して第２実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１乃至図４）と共通の構成については説明を省略する。
図８は、第２実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。第１実施例では、１層目のコレクタ配線５１Ｃ及び２層目のコレクタ配線６０Ｃが、２列のトランジスタ列３５に挟まれた領域内に収まっている。これに対して第２実施例では、２列のトランジスタ列３５に挟まれた領域の外側にも１層目のコレクタ配線５２Ｃ及び２層目のコレクタ配線６１Ｃが配置されている。平面視において、１層目のコレクタ配線５２Ｃ及び２層目のコレクタ配線６１Ｃは第２方向Ｄ２に長い形状を有する。
コレクタ配線５２Ｃは、２列のトランジスタ列３５に挟まれた領域内のコレクタ配線５１Ｃに連続している。同様に、２層目のコレクタ配線６１Ｃは、２列のトランジスタ列３５に挟まれた領域内のコレクタ配線６０Ｃに連続している。２列のトランジスタ列３５を第１方向Ｄ１の一方の側に延伸すると、平面視において１層目のコレクタ配線５１Ｃ及び２層目のコレクタ配線６１Ｃの一部分に重なる。
平面視において２層目のコレクタ配線６１Ｃに包含されるように、コレクタバンプ７１Ｃが配置されている。コレクタバンプ７１Ｃは、平面視において第２方向Ｄ２に長い形状を有する。
次に、第２実施例による半導体装置の優れた効果について説明する。
第２実施例では、コレクタ電流の経路として、２列のトランジスタ列３５の間の領域に配置されたコレクタバンプ７０Ｃ（第１バンプ）を含む経路と、もう一つのコレクタバンプ７１Ｃ（他の第１バンプ）を含む経路とが形成される。この２つの経路が並列に接続されることにより、コレクタ電流の経路の寄生抵抗及び寄生インダクタンスを、より低減させることができる。その結果、最大出力の低下が抑制されるという優れた効果が得られる。
［第３実施例］
次に、図９を参照して第３実施例による半導体装置について説明する。以下、第２実施例による半導体装置（図８）と共通の構成については説明を省略する。
図９は、第３実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。第３実施例においては、第２実施例による半導体装置（図８）における複数の構成要素の平面配置と基本的に同一の平面配置を持つ回路構成が、第２方向Ｄ２に２つ並べて配置されている。一方の１層目のコレクタ配線５２Ｃと他方の１層目のコレクタ配線５２Ｃとが相互に連続している。同様に、一方の２層目のコレクタ配線６１Ｃと他方の２層目のコレクタ配線６１Ｃとが相互に連続している。コレクタバンプ７１Ｃは、個別に配置されている。
また、一方のバイアス入力配線８３と他方のバイアス入力配線８３とが、相互に連続しており、一方の高周波信号入力配線８８と他方の高周波信号入力配線８８とが相互に連続している。
次に、第３実施例の優れた効果について説明する。
第３実施例においても、第２実施例と同様に、コレクタ電流の経路の寄生抵抗及び寄生インダクタンスを低減させることができる。その結果、最大出力の低下を抑制することができるという優れた効果が得られる。
［第４実施例］
次に、図１０を参照して第４実施例による半導体装置について説明する。以下、第２実施例による半導体装置（図８）と共通の構成については説明を省略する。
図１０は、第４実施例による半導体装置の複数の構成要素の平面視における位置関係を示す図である。第２実施例では、２列のトランジスタ列３５の間に１本のコレクタバンプ７０Ｃ（図８）が配置されている。これに対して第４実施例では、２列のトランジスタ列３５の間の領域に２本のコレクタバンプ７０Ｃが配置されている。２本のコレクタバンプ７０Ｃの各々は、平面視において第１方向Ｄ１に長い形状を有し、第２方向Ｄ２に間隔を隔てて配置されている。２列のトランジスタ列３５の間の領域に２本のコレクタバンプ７０Ｃを配置するために、２本のトランジスタ列３５の間の第２方向Ｄ２の間隔は、第１実施例の場合より広くされている。
２本のコレクタバンプ７０Ｃは、２列のトランジスタ列３５の間の領域に配置された１層目のコレクタ配線５１Ｃ及び２層目のコレクタ配線６０Ｃを介して相互に接続されている。２列のトランジスタ列３５の間の領域の外側に配置されたコレクタ配線６１Ｃと平面視において重なるコレクタバンプ７１Ｃは、第２実施例の場合と同様に１本である。
次に、第４実施例の優れた効果について説明する。
第４実施例では、２本のトランジスタ列３５の間の領域に２本のコレクタバンプ７０Ｃが配置されている。このため、第２実施例（図８）の場合と比べてコレクタ電流の経路の寄生抵抗及び寄生インダクタンスを低減させる効果が高まる。
次に、第４実施例の変形例について説明する。第４実施例では、２列のトランジスタ列３５の間の領域に２本のコレクタバンプ７０Ｃが配置されているが、３本以上の複数のコレクタバンプ７０Ｃを配置してもよい。
［第５実施例］
次に、図１１から図１３までの図面を参照して第５実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１乃至図４）と共通の構成については説明を省略する。
図１１は、第５実施例による半導体装置を含む増幅回路モジュールの等価回路図である。第５実施例による増幅回路モジュールは、ドライバ段増幅回路１１０、パワー段増幅回路１１２、ドライバ段バイアス回路１１３、パワー段バイアス回路１１４、インダクタ１５３、１５４、保護回路１１５、高調波終端回路１２０、出力キャパシタ１２５、インダクタ１２９、入力側インピーダンスマッチング回路１５１、及び出力側インピーダンスマッチング回路１５２を含む。図１１において、円柱図形で囲まれたインダクタは、バンプが持つ寄生インダクタを表している。
パワー段増幅回路１１２は、バイポーラトランジスタ３０、入力キャパシタ８０、及び抵抗素子８２からなる単位セルを複数個含む。複数の単位セルが相互に並列に接続されている。なお、図１１では、複数の単位セルのうち１つを代表して示している。バイポーラトランジスタ３０のコレクタに、チョークコイルとして機能するインダクタ１５４を介して電源電圧Ｖｃｃが印加される。
パワー段バイアス回路１１４から抵抗素子８２を介してバイポーラトランジスタ３０のベースにバイアス電流が供給される。パワー段バイアス回路１１４は、バイアス制御端子ＶＢｐとグランドとの間に直列に接続された抵抗素子Ｒ１、トランジスタＱ１、Ｑ２、抵抗素子Ｒ２を含む。トランジスタＱ１、Ｑ２の各々はダイオード接続されており、ダイオードとして動作する。パワー段バイアス回路１１４は、さらにエミッタフォロワトランジスタＱ３を含む。トランジスタＱ１とエミッタフォロワトランジスタＱ３とがカレントミラーを構成する。エミッタフォロワトランジスタＱ３のコレクタにバイアス電圧Ｖｂａｔが印加される。エミッタフォロワトランジスタＱ３のエミッタが、抵抗素子８２を介してバイポーラトランジスタ３０のベースに接続されている。パワー段バイアス回路１１４は、バイアス制御端子ＶＢｐに与えられる制御電圧に応じたバイアス電流をバイポーラトランジスタ３０に供給する。
ドライバ段増幅回路１１０、ドライバ段バイアス回路１１３、インダクタ１５３の基本的な回路構成は、パワー段増幅回路１１２、パワー段バイアス回路１１４、インダクタ１５４の回路構成と同一である。ただし、単位セルの個数及び各素子の寸法は、ドライバ段増幅回路１１０とパワー段増幅回路１１２とで異なっている。また、ドライバ段バイアス回路１１３は、バイアス制御端子ＶＢｄに与えられる制御電圧に応じたバイアス電流を供給する。
高周波入力信号が、入力側インピーダンスマッチング回路１５１を介してドライバ段増幅回路１１０に入力される。ドライバ段増幅回路１１０で増幅された高周波信号が、パワー段増幅回路１１２の入力キャパシタ８０を介してバイポーラトランジスタ３０のベースに入力される。バイポーラトランジスタ３０のエミッタが、エミッタバンプ７０Ｅの寄生インダクタンスを介して接地されている。
保護回路１１５は、パワー段増幅回路１１２のバイポーラトランジスタ３０のコレクタとグランドとの間に挿入されている。保護回路１１５は、直列に接続された複数のダイオードで構成されており、コレクタからグランドに向かう方向が順方向となる向きにダイオードが接続されている。バイポーラトランジスタ３０のコレクタ電圧が許容最大値を超えると保護回路１１５が導通し、バイポーラトランジスタ３０を保護する。
パワー段増幅回路１１２のバイポーラトランジスタ３０のコレクタとグランドとの間に、さらに高調波終端回路１２０が接続されている。高調波終端回路１２０は、高調波終端キャパシタ１２１と、高調波終端バンプ７０Ｈの寄生インダクタンスと、高調波終端インダクタ１２３との直列回路で構成される。
パワー段増幅回路１１２のバイポーラトランジスタ３０のコレクタが、出力キャパシタ１２５及び出力バンプ７０Ｔ（第２バンプ）の寄生インダクタンスを介して出力側インピーダンスマッチング回路１５２に接続されている。出力バンプ７０Ｔと出力側インピーダンスマッチング回路１５２との相互接続点がインダクタ１２９を介して接地されている。
図１２は、第５実施例による半導体装置のパワー段増幅回路１１２（図１１）及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。以下、第２実施例による半導体装置（図８）の複数の構成要素の平面視における位置関係と共通の位置関係については説明を省略する。
第２実施例では、１層目のコレクタ配線５１Ｃが、２列のトランジスタ列３５の間の領域のほぼ全域に配置されている。これに対して第５実施例では、１層目のコレクタ配線５１Ｃが、２列のトランジスタ列３５に対応して２本配置されている。２本のコレクタ配線５１Ｃは、それぞれ対応するトランジスタ列３５のコレクタ電極４０Ｃに接続された複数のコレクタ引出配線５０Ｃに接続されている。２本のコレクタ配線５１Ｃは、その端部においてコレクタ配線５２Ｃに接続されている。
２本のコレクタ配線５１Ｃの間の領域に、保護回路１１５（図１１）を構成する複数のトランジスタ１３０が配置されている。トランジスタ１３０の各々はダイオード接続されている。トランジスタ１３０の各々は、コレクタ層１３１、ベース層１３２、エミッタ層１３３、エミッタメサ層１３４、コレクタ電極４１Ｃ、ベース電極４１Ｂ、およびエミッタ電極４１Ｅを含む。エミッタ電極４１Ｅのそれぞれに重なるように、１層目のエミッタ配線５１Ｅが配置されている。
２層目のコレクタ配線６０Ｃ、６１Ｃの平面視における形状は、第２実施例の２層目のコレクタ配線６０Ｃ、６１Ｃ（図８）の平面視における形状と同一である。このため、２層目のコレクタ配線６０Ｃは、平面視において複数のトランジスタ１３０と重なっている。２列のトランジスタ列３５の間に配置されている２層目のコレクタ配線６０Ｃの第１方向Ｄ１に平行な縁の近傍が、１層目のコレクタ配線５１Ｃと重なっている。この重なり部分において、２層目のコレクタ配線６０Ｃが１層目のコレクタ配線５１Ｃに接続されている。なお、第２実施例（図８）の場合と同様に、２層目のコレクタ配線６１Ｃは１層目のコレクタ配線５２Ｃに接続されている。
図１３は、図１２の一点鎖線１３―１３における断面図である。以下、第１実施例による半導体装置の断面構造（図２）と共通の構造については説明を省略する。
第１実施例では、２つのバイポーラトランジスタ３０の間のほぼ全域に１層目のコレクタ配線５１Ｃ（図２）が配置されている。これに対して第５実施例では、１層目のコレクタ配線５１Ｃが左右に分かれて２本配置されている。２本のコレクタ配線５１Ｃの間にトランジスタ１３０が配置されている。トランジスタ１３０は、平面視においてサブコレクタ層２１に包含されている。
サブコレクタ層２１の上にコレクタ層１３１、ベース層１３２、エミッタ層１３３がこの順番に積層されている。平面視においてコレクタ層１３１、ベース層１３２、及びエミッタ層１３３の外周線はほぼ一致する。エミッタ層１３３の上面の一部の領域の上にエミッタメサ層１３４が配置されている。エミッタメサ層１３４の上にエミッタ電極４１Ｅが配置されている。バイポーラトランジスタ３０のエミッタ電極４０Ｅ、トランジスタ１３０のエミッタ電極４１Ｅを覆う絶縁膜９０の上に１層目のエミッタ配線５１Ｅが配置されている。１層目のエミッタ配線５１Ｅは、絶縁膜９０に設けられた開口を通ってエミッタ電極４１Ｅに接続されている。
１層目のエミッタ配線５１Ｅ、５０Ｅを覆う絶縁膜９１の上に２層目のコレクタ配線６０Ｃが配置されている。２層目のコレクタ配線６０Ｃは、絶縁膜９１に設けられた開口を通して２本の１層目のコレクタ配線５１Ｃに接続されている。２層目のコレクタ配線６０Ｃは、平面視においてトランジスタ１３０と重なっており、絶縁膜９１を介してトランジスタ１３０の上方に配置されている。
２層目のコレクタ配線６０Ｃ及び２層目のエミッタ配線６０Ｅより上の断面構造は、第１実施例による半導体装置（図２）の断面構造と同一である。
次に、第５実施例の優れた効果について説明する。
第５実施例においても第１実施例の場合と同様に、コレクタ配線６０Ｃ、５１Ｃに比べて厚さ方向の寸法が大きいコレクタバンプ７０Ｃが２列のトランジスタ列３５の間に配置されており、その平面視における形状が第１方向に長い。このコレクタバンプ７０Ｃは、第２方向Ｄ２の寸法が大きいコレクタ用ランド２０１Ｃ（図３）に接続される。このため、第１方向Ｄ１に流れるコレクタ電流の流路の厚さ方向及び第２方向Ｄ２の寸法が大きくなる。その結果、コレクタ電流の経路の寄生抵抗及び寄生インダクタンスが低減される。これにより、バイポーラトランジスタ３０の最大出力の低下を抑制することができる。
さらに、第５実施例では、２層目のコレクタ配線６０Ｃの下に保護回路１１５が配置されているため、基板２０において増幅回路全体が占める面積を小さくすることができる。
次に、図１４を参照して第５実施例の変形例による半導体装置について説明する。
図１４は、第５実施例の変形例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。本変形例では、第５実施例による半導体装置（図１２）の複数の構成要素の平面配置と基本的に同一の平面配置を持つ回路構成が、第２方向Ｄ２に２個並んで配置されている。一方の高周波信号入力配線８８と、他方の高周波信号入力配線８８とが相互に接続されている。さらに、他方のバイアス入力配線８３と他方のバイアス入力配線８３とが相互に接続されている。このように、図１２に示した第５実施例の半導体装置を複数個並べて配置することにより、高出力化を図ることができる。
［第６実施例］
次に、図１５及び図１６を参照して第６実施例による半導体装置について説明する。以下、第５実施例による半導体装置（図１２、図１３）と共通の構成については説明を省略する。
図１５は、第６実施例による半導体装置のパワー段増幅回路１１２（図１１）及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。第５実施例では、２本の１層目のコレクタ配線５１Ｃの間の領域に保護回路１１５（図１１、図１２）が配置されている。これに対して第６実施例では、２本の１層目のコレクタ配線５１Ｃの間の領域に、複数の抵抗素子８２及びパワー段バイアス回路１１４のエミッタフォロワトランジスタＱ３（図１１）が配置されている。
第６実施例では、バイポーラトランジスタ３０のベース電極４０Ｂ（図１２）が、平面視においてＵ字状の形状を有している。これに対して第６実施例では、ベース電極４０Ｂが、平面視においてエミッタ電極４０Ｅの四方を環状に取り囲んでいる。ベース電極４０Ｂから、２列のトランジスタ列３５の間の領域に向かって１層目のベース配線５１Ｂが引き出されている。１層目のコレクタ配線５１Ｃは１層目のベース配線５１Ｂと交差する箇所において分断されており、コレクタ配線５１Ｃがベース配線５１Ｂから電気的に絶縁されている。なお、分断された１層目のコレクタ配線５１Ｃは、２層目のコレクタ配線６０Ｃを介して相互に接続されている。
エミッタフォロワトランジスタＱ３は、コレクタ層１３５、ベース層１３６、エミッタ層１３７、エミッタメサ層１３８、コレクタ電極４２Ｃ、ベース電極４２Ｂ、及びエミッタ電極４２Ｅを含む。複数の１層目のベース配線５１Ｂが、それぞれ対応する抵抗素子８２の一端に接続されている。複数の抵抗素子８２の他端は、バイアス入力配線８３を介してエミッタフォロワトランジスタＱ３のエミッタ電極４２Ｅに接続されている。
１層目のコレクタ配線５２Ｃがコレクタ電極４２Ｃに接続されており、１層目のベース配線５２Ｂがベース電極４２Ｂに接続されている。コレクタ配線５２Ｃを介してコレクタ電極４２Ｃにバイアス電圧Ｖｂａｔ（図１１）が印加される。ベース配線５２Ｂは、パワー段バイアス回路１１４のトランジスタＱ１（図１１）のベースに接続されている。
図１６は、図１５の一点鎖線１６―１６における断面図である。以下、第５実施例による半導体装置の断面構造（図１３）と共通の構造については説明を省略する。第５実施例では２つのバイポーラトランジスタ３０の間にトランジスタ１３０（図１３）が配置されているが、第６実施例では、２つのバイポーラトランジスタ３０の間にエミッタフォロワトランジスタＱ３が配置されている。
エミッタフォロワトランジスタＱ３は、平面視においてサブコレクタ層２１に包含されている。サブコレクタ層２１の上に、コレクタ層１３５、ベース層１３６、及びエミッタ層１３７が配置されている。さらに、サブコレクタ層２１の上面のうちコレクタ層１３５が配置されていない領域に、コレクタ電極４２Ｃが配置されている。コレクタ電極４２Ｃは、サブコレクタ層２１を介してコレクタ層１３５に電気的に接続されている。エミッタ層１３７の上にエミッタメサ層１３８及びベース電極４２Ｂが配置されている。ベース電極４２Ｂは、エミッタ層１３７を厚さ方向に貫通する合金化領域を介してベース層１３６に電気的に接続されている。エミッタメサ層１３８の上にエミッタ電極４２Ｅが配置されている。エミッタ電極４２Ｅはエミッタメサ層１３８を介してエミッタ層１３７に電気的に接続されている。
バイポーラトランジスタ３０のエミッタ電極４０Ｅ、エミッタフォロワトランジスタＱ３のエミッタ電極４２Ｅ、ベース電極４２Ｂ及びコレクタ電極４２Ｃを、絶縁膜９０が覆う。絶縁膜９０の上に、１層目のベース配線５１Ｂ、バイアス入力配線８３、及び１層目のエミッタ配線５０Ｅが配置されている。ベース配線５１Ｂは、絶縁膜９０に設けられた開口を通ってベース電極４０Ｂに接続されている。さらに、ベース配線５１Ｂはベース電極４０Ｂとの接続箇所から、２列のトランジスタ列３５の間の領域に向かって延びている。バイアス入力配線８３は、絶縁膜９０に設けられた開口を通ってエミッタフォロワトランジスタＱ３のエミッタ電極４２Ｅに接続されている。
１層目のエミッタ配線５０Ｅ及びバイアス入力配線８３を、絶縁膜９１が覆う。絶縁膜９１より上の構造は、第５実施例による半導体装置（図１３）の構造と同一である。なお、２層目のコレクタ配線６０Ｃは、図１６に示した断面以外の部分において、図１３に示した接続構造と同一の構造で１層目のコレクタ配線５１Ｃに接続されている。
次に、第６実施例の優れた効果について説明する。
第６実施例においても、第１実施例の場合と同様に、コレクタ配線６０Ｃ、５１Ｃに比べて厚さ方向の寸法が大きいコレクタバンプ７０Ｃが２列のトランジスタ列３５の間に配置されており、その平面視における形状が第１方向に長い。このコレクタバンプ７０Ｃは、第２方向Ｄ２の寸法が大きいコレクタ用ランド２０１Ｃ（図３）に接続される。このため、第１方向Ｄ１に流れるコレクタ電流の流路の厚さ方向及び第２方向Ｄ２の寸法が大きくなる。その結果、コレクタ電流の経路の寄生抵抗及び寄生インダクタンスが低減される。これにより、バイポーラトランジスタ３０の最大出力の低下を抑制することができる。
さらに、第６実施例では、２層目のコレクタ配線６０Ｃの下にパワー段バイアス回路１１４（図１１）のエミッタフォロワトランジスタＱ３、及び抵抗素子８２が配置されているため、基板２０において増幅回路全体が占める面積を小さくすることができる。
［第７実施例］
次に、図１７、図１８、及び図１９を参照して第７実施例による半導体装置について説明する。以下、第１実施例による半導体装置（図１乃至図４）と共通の構成については説明を省略する。なお、第７施例による半導体装置を用いた増幅回路モジュールも、第５実施例による増幅回路モジュールと同様に、図１１に示した等価回路図で表される。
図１７は、第７実施例による半導体装置のパワー段増幅回路１１２（図１１）及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。第１実施例では、２列のトランジスタ列３５の間の領域のほぼ全域に１層目のコレクタ配線５１Ｃ（図１）が配置されている。これに対して第７実施例では、２列のトランジスタ列３５の間の領域の一部において、コレクタ配線５１Ｃが取り除かれており、代わりに出力配線５１Ｔ（第２配線）が配置されている。２列のトランジスタ列３５の間の領域より外側にも出力配線５２Ｔ（第２配線）が配置されており、出力配線５１Ｔは出力配線５２Ｔに連続している。２列のトランジスタ列３５の間の領域より外側に配置された出力配線５２Ｔは、平面視において第２方向Ｄ２に長い形状を有する。
２列のトランジスタ列３５の間の領域に配置された２層目のコレクタ配線６０Ｃは、平面視において１層目のコレクタ配線５１Ｃと１層目の出力配線５１Ｔとの両方と重なっている。２層目のコレクタ配線６０Ｃは、１層目のコレクタ配線５１Ｃに接続されている。ここで、「接続されている」とは「直流的に接続されている」ことを意味する。なお、本明細書において「接続されている」とは、特に断らないかぎり直流的に接続されていることを意味する。２層目のコレクタ配線６０Ｃと１層目の出力配線５１Ｔとの間にはキャパシタ誘電体膜９５が配置されている。キャパシタ誘電体膜９５の上下に配置されている２層目のコレクタ配線６０Ｃと１層目の出力配線５１Ｔとにより、出力キャパシタ１２５（図１１）が構成される。
平面視において１層目の出力配線５２Ｔと重なるように、２層目の出力配線６０Ｔが配置されている。さらに、平面視において２層目の出力配線６０Ｔに重なるように出力バンプ７０Ｔが配置されている。出力バンプ７０Ｔ（図１１）は、２層目の出力配線６０Ｔ及び１層目の出力配線５２Ｔを介して、出力キャパシタ１２５の下部電極として機能する出力配線５１Ｔに接続されている。
図１８は、図１７の一点鎖線１８―１８における断面図である。以下、第１実施例による半導体装置の断面構造（図２）と共通の構造については説明を省略する。第１実施例では、２つのバイポーラトランジスタ３０の間の領域のほぼ全域に１層目のコレクタ配線５１Ｃが配置されている。これに対して第７実施例では、図１８に示した断面において、１層目のコレクタ配線５１Ｃが２つの部分に分けられている。コレクタ配線５１Ｃの２つの部分の間に、１層目の出力配線５１Ｔが配置されている。なお、平面視において出力配線５１Ｔと重なる領域に、バイポーラトランジスタ３０のコレクタ層３１、ベース層３２、及びエミッタ層３３と同一の工程で成膜された半導体層が残されている。
１層目のコレクタ配線５１Ｃ、出力配線５１Ｔ、エミッタ配線５０Ｅを、絶縁膜９１が覆う。平面視において出力配線５１Ｔと重なる領域に、絶縁膜９１の上面から底面まで達する開口９４が設けられている。平面視において開口９４の内部に位置する出力配線５１Ｔの表面にキャパシタ誘電体膜９５が配置されている。
絶縁膜９１及びキャパシタ誘電体膜９５の上に２層目のコレクタ配線６０Ｃが配置されている。キャパシタ誘電体膜９５を挟んで上下方向に対向するコレクタ配線６０Ｃと出力配線５１Ｔとにより出力キャパシタ１２５が構成される。コレクタ配線６０Ｃは、出力配線５０Ｔの両側において、絶縁膜９１に設けられた開口を通って１層目のコレクタ配線５１Ｃに接続されている。さらに、絶縁膜９１の上に２層目のエミッタ配線６０Ｅが配置されている。２層目のエミッタ配線６０Ｅは、絶縁膜９１に設けられた開口を通って１層目のエミッタ配線５０Ｅに接続されている。
２層目のコレクタ配線６０Ｃ及びエミッタ配線６０Ｅよりも上の構造は、第１実施例による半導体装置（図２）の構造と同一である。
図１９は、図１７の一点鎖線１９−１９における断面図である。素子分離領域２２の上に、バイポーラトランジスタ３０のコレクタ層３１、ベース層３２、及びエミッタ層３３（図１８）と同一の工程で成膜された半導体層が残されている。この半導体層及び素子分離領域２２の上に、絶縁膜９０が配置されている。絶縁膜９０の上に、１層目のコレクタ配線５１Ｃ及び出力配線５１Ｔ、５２Ｔが配置されている。コレクタ配線５１Ｃ及び出力配線５１Ｔ、５２Ｔを絶縁膜９１が覆う。
絶縁膜９１の上に、２層目のコレクタ配線６０Ｃ及び出力配線６０Ｔが配置されている。２層目のコレクタ配線６０Ｃは絶縁膜９１に設けられた開口を通って１層目のコレクタ配線５１Ｃに接続されている。さらに、２層目のコレクタ配線６０Ｃは、絶縁膜９１の開口内に配置されたキャパシタ誘電体膜９５を介して１層目の出力配線５１Ｔに対向している。キャパシタ誘電体膜９５を挟んで上下方向に対向する２層目のコレクタ配線６０Ｃ及び１層目の出力配線５１Ｔによって出力キャパシタ１２５が構成される。
２層目の出力配線６０Ｔは、絶縁膜９１に設けられた開口を通って１層目の出力配線５２Ｔに接続されている。２層目のコレクタ配線６０Ｃ及び出力配線６１Ｔを覆うように、絶縁膜９２が配置されている。絶縁膜９１の上に、コレクタバンプ７０Ｃ及び出力バンプ７０Ｔが配置されている。コレクタバンプ７０Ｃは絶縁膜９２に設けられた開口を通って２層目のコレクタ配線６０Ｃに接続されている。出力バンプ７０Ｔは、絶縁膜９２に設けられた開口を通って２層目の出力配線６０Ｔに接続されている。コレクタバンプ７０Ｃ及び出力バンプ７０Ｔの上に、それぞれハンダ層７５が配置されている。
バイポーラトランジスタ３０（図１７、図１８）のコレクタ電極４０Ｃ（図１７）は、コレクタ引出配線５０Ｃ（図１７）、１層目のコレクタ配線５１Ｃ、２層目のコレクタ配線６０Ｃ、出力キャパシタ１２５、１層目の出力配線５１Ｔ、５２Ｔ、２層目の出力配線６０Ｔを介して出力バンプ７０Ｔに高周波的に接続されている。
次に、第７実施例の優れた効果について説明する。
第７実施例においても、コレクタバンプ７０Ｃが２列のトランジスタ列３５の間の領域に配置されている。図１８及び図１９において、電源電圧Ｖｃｃ（図１１）はコレクタ用ランド２０１Ｃ（図３）、コレクタバンプ７０Ｃの上面から供給されるため、コレクタ電流の直流成分は、第１実施例の場合と同様に第１方向に流れる成分をほとんど持たない。このため、コレクタ電流の直流成分に対する寄生抵抗および寄生インダクタンスの低減を図ることができる。
コレクタ電流の交流成分は、図１９において、出力バンプ７０Ｔ、２層目の出力配線６０Ｔ、１層目の出力配線５１Ｔ、出力キャパシタ１２５、２層目のコレクタ配線６０Ｃ、１層目のコレクタ配線５１Ｃを通る。２層目のコレクタ配線６０Ｃを第１方向Ｄ１に流れる経路には、厚さ方向と第２方向Ｄ２の寸法が大きいコレクタ用ランド２０１Ｃ（図３）、及び厚さ方向の寸法が大きいコレクタバンプ７０Ｃが並列に接続される。このため、コレクタ電流の交流成分の経路断面が大きくなる。その結果、コレクタ電流の交流成分に対しても、寄生抵抗及び寄生インダクタンスの増大を抑制することができる。これにより、バイポーラトランジスタ３０の最大出力の低下を抑制することができる。
さらに、第７実施例では、半導体チップに出力キャパシタ１２５が組み込まれるため、出力キャパシタ１２５として動作する個別の回路部品を実装基板に実装する必要がない。さらに、出力キャパシタ１２５は、平面視においてコレクタバンプ７０Ｃと重なるため、半導体チップのサイズの増大を抑制することができる。
［第８実施例］
次に、図２０を参照して第８実施例による半導体装置について説明する。以下、第７実施例による半導体装置（図１７乃至図１９）と共通の構成については説明を省略する。
図２０は、第８実施例による半導体装置のパワー段増幅回路１１２（図１１）及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。第８実施例では、第７実施例による半導体装置の１層目の出力配線５１Ｔ、５２Ｔ（図１７）に代えて、平面視において同一の形状を持つ１層目の高調波終端配線５１Ｈ、５２Ｈ（第３配線）が配置されている。高調波終端配線５１Ｈは、２列のトランジスタ列３５の間の領域に配置されており、それに連続する高調波終端配線５２Ｈは、２列のトランジスタ列３５の間の領域より外側に配置されている。
平面視において高調波終端配線５２Ｈと重なるように、２層目のコレクタ配線６１Ｃが配置されている。コレクタ配線６１Ｃは、２列のトランジスタ列３５の間の領域に配置された２層目のコレクタ配線６０Ｃに連続している。さらに、高調波終端配線５２Ｈに重なるように、２層目の高調波終端配線６０Ｈが配置されている。
２層目のコレクタ配線６０Ｃは、１層目のコレクタ配線５１Ｃに直流的に接続されている。また、２層目のコレクタ配線６０Ｃは、キャパシタ誘電体膜９６を含む高調波終端キャパシタ１２１（第２キャパシタ）を介して１層目の高調波終端配線５１Ｈ、５２Ｈに高周波的に接続されている。２層目の高調波終端配線６０Ｈは、１層目の高調波終端配線５２Ｈに直流的に接続されている。
平面視において２層目のコレクタ配線６０Ｃ、６１Ｃと重なるように、それぞれコレクタバンプ７０Ｃ、７１Ｃが配置されている。コレクタバンプ７０Ｃは、平面視において第１方向Ｄ１に長い形状を有する。コレクタバンプ７０Ｃ、７１Ｃは、２層目のコレクタ配線６０Ｃ、６１Ｃに接続されている。２層目の高調波終端配線６０Ｈと重なるように、高調波終端バンプ７０Ｈ（第３バンプ）が配置されている。高調波終端バンプ７０Ｈは、２層目の高調波終端配線６０Ｈに接続されている。
バイポーラトランジスタ３０のコレクタ電極４０Ｃは、１層目のコレクタ引出配線５０Ｃ、コレクタ配線５１Ｃ、２層目のコレクタ配線６０Ｃ、６１Ｃを介してコレクタバンプ７０Ｃ、７１Ｃに接続されている。さらに、コレクタ電極４０Ｃは、１層目のコレクタ引出配線５０Ｃ、コレクタ配線５１Ｃ、２層目のコレクタ配線６０Ｃ、６１Ｃ、高調波終端キャパシタ１２１、１層目の高調波終端配線５１Ｈ、５２Ｈ、及び２層目の高調波終端配線６０Ｈを介して高調波終端バンプ７０Ｈに高周波的に接続されている。
高調波終端キャパシタ１２１及び高調波終端バンプ７０Ｈは、それぞれ図１１に示した高調波終端キャパシタ１２１及び高調波終端バンプ７０Ｈに相当する。電源電圧Ｖｃｃがインダクタ１５４（図１１）を介してコレクタバンプ７０Ｃ、７１Ｃに印加される。さらに、コレクタバンプ７０Ｃ、７１Ｃから出力される高周波信号が、実装基板に実装された出力キャパシタ１２５及び出力側インピーダンスマッチング回路１５２（図１１）を介して外部機器に出力される。
次に、第８実施例の優れた効果について説明する。第８実施例においても、厚さ方向の寸法が大きいコレクタバンプ７０Ｃが２列のトランジスタ列３５の間の領域に配置されており、厚さ方向及び第２方向Ｄ２の寸法が大きいコレクタ用ランド２０１Ｃ（図３）に接続される。このため、第１方向Ｄ１に流れるコレクタ電流の流路の厚さ方向及び第２方向Ｄ２の寸法が大きくなる。これにより、第１実施例の場合と同様にコレクタ電流の経路の寄生抵抗及び寄生インダクタンスを低減することができる。その結果、バイポーラトランジスタ３０の最大出力の低下が抑制されるというすぐれた効果が得られる。
さらに、第８実施例では、半導体チップ内に高調波終端キャパシタ１２１が組み込まれるため、高調波終端キャパシタ１２１を個別の回路部品として実装基板に実装する必要がない。さらに、高調波終端キャパシタ１２１が、平面視においてコレクタ配線６０Ｃ、６１Ｃと重なるように配置されるため、半導体チップのサイズの増大を抑制することができる。
［第９実施例］
次に、図２１、図２２を参照して第９実施例による半導体装置が搭載された増幅回路モジュールについて説明する。以下、第２実施例（図８）による半導体装置と共通の構成については説明を省略する。
図２１は、第９実施例による半導体装置のパワー段増幅回路１１２（図１１）及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。第２実施例では、２列のトランジスタ列３５の間の領域に配置された２層目のコレクタ配線６０Ｃ（図８）が、この領域の外側に配置されている２層目のコレクタ配線６１Ｃ（図８）に連続している。これに対して第９実施例では、２列のトランジスタ列３５の間の領域に、コレクタ配線６０Ｃに代えて２層目の出力配線６０Ｔが配置されている。この出力配線６０Ｔは、２列のトランジスタ列３５の間の領域内に収まっている。２層目のコレクタ配線６１Ｃが、平面視において１層目のコレクタ配線５２Ｃと重なる位置に配置されている。
１層目のコレクタ配線５１Ｃと２層目の出力配線６０Ｔとの間にキャパシタ誘電体膜９７が配置されている。キャパシタ誘電体膜９７を挟んで対向する１層目のコレクタ配線５１Ｃと２層目の出力配線６０Ｔとにより出力キャパシタ１２５（第１キャパシタ）が構成されている。２層目のコレクタ配線６１Ｃは１層目のコレクタ配線５２Ｃに直流的に接続されている。
平面視において２層目のコレクタ配線６１Ｃに重なるようにコレクタバンプ７１Ｃが配置されている。コレクタバンプ７１Ｃは、２層目のコレクタ配線６１Ｃ、１層目のコレクタ配線５２Ｃ、５１Ｃ、及びコレクタ引出配線５０Ｃを介してバイポーラトランジスタ３０のコレクタ電極４０Ｃに直流的に接続されている。
平面視において２層目の出力配線６０Ｔに重なるように、出力バンプ７１Ｔ（第４バンプ）が配置されている。出力バンプ７１Ｔは、２層目の出力配線６０Ｔ、出力キャパシタ１２５、１層目のコレクタ配線５１Ｃ、及びコレクタ引出配線５０Ｃを介してバイポーラトランジスタ３０のコレクタ電極４０Ｃに高周波的に接続されている。
図２２は、図２１の一点鎖線２２―２２における断面図である。図２１に示したパワー段増幅回路１１２を含む半導体チップ１００が実装基板２１０にフリップチップ実装されている。実装基板２１０の実装面に、出力用ランド２１１及びコレクタ用ランド２１２が設けられている。半導体チップ１００の出力バンプ７１Ｔ及びコレクタバンプ７１Ｃが、それぞれハンダ層７５を介して出力用ランド２１１及びコレクタ用ランド２１２に接続されている。
実装基板２１０は、内層に配置された複数の配線２１６、インダクタ１２９、及び実装面とは反対側の面（下面）に配置されたグランドプレーン２１９を含む。複数のビア導体２１５が、複数の導体層を厚さ方向に接続する。出力用ランド２１１が、複数のビア導体２１５及び配線２１６を介してインダクタ１２９に接続されている。出力用ランド２１１とインダクタ１２９とを接続するビア導体２１５は、平面視において一方向に長い形状を有する。このようなビア導体は長径ビアと呼ばれる場合がある。
インダクタ１２９は、ビア導体２１５を介してグランドプレーン２１９に接続されている。すなわち、出力用ランド２１１は、インダクタ１２９を介して接地されている。インダクタ１２９は、平面視において出力用ランド２１１と重なるように配置されている。また、半導体チップを実装基板２１０に実装した状態で、インダクタ１２９は、平面視において出力バンプ７１Ｔ及び出力キャパシタ１２５と重なる。
出力キャパシタ１２５、出力バンプ７１Ｔ、及びインダクタ１２９は、それぞれ図１１に示した等価回路図の出力キャパシタ１２５、出力バンプ７１Ｔ、及びインダクタ１２９に相当する。
次に、第９実施例の優れた効果について説明する。第９実施例では、半導体チップ１００内に出力キャパシタ１２５が組み込まれていると共に、インダクタ１２９が実装基板２１０の内層に配置されている。このため、出力キャパシタ１２５及びインダクタ１２９として機能する個別の回路部品を実装基板２１０に実装する必要がない。さらに、第９実施例では、出力キャパシタ１２５及びインダクタ１２９が、平面視において出力用ランド２１１や出力バンプ７１Ｔと重なるように配置されているため、増幅回路モジュールの平面視における専有面積を小さくすることができる。
次に、第９実施例の変形例について説明する。
第９実施例では、実装基板２１０の内層にインダクタ１２９を配置しているが、インダクタ以外にキャパシタを配置してもよいし、インダクタ及びキャパシタの両方を配置してもよい。言い換えると、インダクタンス及びキャパシタンスの少なくとも一方を持つ受動素子を内層に配置してもよい。この場合、平面視において半導体チップのバンプに接続される実装基板側のランドと受動素子とが、平面視において重なるように配置するとよい。
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
２０ 基板
２１ サブコレクタ層
２２ 素子分離領域
３０ バイポーラトランジスタ
３１ コレクタ層
３２ ベース層
３３ エミッタ層
３４ エミッタメサ層
３５ トランジスタ列
４０Ｂ ベース電極
４０Ｃ コレクタ電極
４０Ｅ エミッタ電極
４１Ｂ ベース電極
４１Ｃ コレクタ電極
４１Ｅ エミッタ電極
４２Ｂ ベース電極
４２Ｃ コレクタ電極
４２Ｅ エミッタ電極
５０Ｂ １層目のベース配線
５０Ｃ １層目のコレクタ引出配線
５０Ｅ １層目のエミッタ配線
５１Ｂ １層目のベース配線
５１Ｃ １層目のコレクタ配線（第１配線）
５１Ｅ １層目のエミッタ配線
５１Ｈ １層目の高調波終端配線（第３配線）
５１Ｔ １層目の出力配線（第２配線）
５２Ｂ １層目のベース配線
５２Ｃ １層目のコレクタ配線
５２Ｈ １層目の高調波終端配線（第３配線）
５２Ｔ １層目の出力配線（第２配線）
６０Ｃ ２層目のコレクタ配線
６０Ｅ ２層目のエミッタ配線
６０Ｈ ２層目の高調波終端配線
６０Ｔ ２層目の出力配線
７０Ｃ コレクタバンプ（第１バンプ）
７０Ｅ エミッタバンプ
７０Ｈ 高調波終端バンプ（第３バンプ）
７０Ｔ 出力バンプ（第２バンプ）
７１Ｃ コレクタバンプ
７１Ｔ 出力バンプ（第４バンプ）
７５ ハンダ層
８０ 入力キャパシタ
８１ キャパシタ下部電極
８２ 抵抗素子
８３ バイアス入力配線
８８ 高周波信号入力配線
９０、９１、９２ 絶縁膜
９４ 開口
９５、９６、９７ キャパシタ誘電体膜
１００ 半導体チップ
１１０ ドライバ段増幅回路
１１１ 段間インピーダンスマッチング回路
１１２ パワー段増幅回路
１１３ ドライバ段バイアス回路
１１４ パワー段増幅回路
１１５ 保護回路
１２０ 高調波終端回路
１２１ 高調波終端キャパシタ（第２キャパシタ）
１２３ 高調波終端インダクタ
１２５ 出力キャパシタ（第１キャパシタ）
１２９ インダクタ
１３０ トランジスタ
１３１ コレクタ層
１３２ ベース層
１３３ エミッタ層
１３４ エミッタメサ層
１３５ コレクタ層
１３６ ベース層
１３７ エミッタ層
１３８ エミッタメサ層
１５０ 電力増幅モジュール
１５１ 入力側インピーダンスマッチング回路
１５２ 出力側インピーダンスマッチング回路
１５３、１５４ インダクタ
２００ 実装基板
２０１Ｃ コレクタ用ランド
２０１Ｅ エミッタ用ランド
２０２ ビア導体
２０３ 内層のグランドプレーン
２０５ 下面のグランドプレーン
２１０ 実装基板
２１１ 出力用ランド
２１２ コレクタ用ランド
２１５ ビア導体
２１６ 内装配線
２１９ グランドプレーン
携帯端末等の電力増幅回路素子として、ヘテロ接合バイポーラトランジスタが設けられた半導体チップが用いられる。この半導体チップは、その表面に設けられた複数のバンプを介して実装基板にフリップチップ実装される。このような実装形態は、フェイスダウン実装とも呼ばれる。フリップチップ実装される電力増幅回路用の半導体チップが、例えば下記の特許文献１等に記載されている。
第１実施例では、２つのトランジスタ列３５の間のほぼ全域に１層目のコレクタ配線５１Ｃ（図２）が配置されている。これに対して第５実施例では、１層目のコレクタ配線５１Ｃが左右に分かれて２本配置されている。２本のコレクタ配線５１Ｃの間にトランジスタ１３０が配置されている。トランジスタ１３０は、平面視においてサブコレクタ層２１に包含されている。
次に、図１４を参照して第５実施例の変形例による半導体装置について説明する。
図１４は、第５実施例の変形例による半導体装置のパワー段増幅回路及びその周辺回路の複数の構成要素の平面視における位置関係を示す図である。本変形例では、第５実施例による半導体装置（図１２）の複数の構成要素の平面配置と基本的に同一の平面配置を持つ回路構成が、第２方向Ｄ２に２個並んで配置されている。一方の高周波信号入力配線８８と、他方の高周波信号入力配線８８とが相互に接続されている。さらに、一方のバイアス入力配線８３と他方のバイアス入力配線８３とが相互に接続されている。このように、図１２に示した第５実施例の半導体装置を複数個並べて配置することにより、高出力化を図ることができる。
図１６は、図１５の一点鎖線１６―１６における断面図である。以下、第５実施例による半導体装置の断面構造（図１３）と共通の構造については説明を省略する。第５実施例では２つのトランジスタ列３５の間にトランジスタ１３０（図１３）が配置されているが、第６実施例では、２つのトランジスタ列３５の間にエミッタフォロワトランジスタＱ３が配置されている。
図１８は、図１７の一点鎖線１８―１８における断面図である。以下、第１実施例による半導体装置の断面構造（図２）と共通の構造については説明を省略する。第１実施例では、２つのトランジスタ列３５の間の領域のほぼ全域に１層目のコレクタ配線５１Ｃが配置されている。これに対して第７実施例では、図１８に示した断面において、１層目のコレクタ配線５１Ｃが２つの部分に分けられている。コレクタ配線５１Ｃの２つの部分の間に、１層目の出力配線５１Ｔが配置されている。なお、平面視において出力配線５１Ｔと重なる領域に、バイポーラトランジスタ３０のコレクタ層３１、ベース層３２、及びエミッタ層３３と同一の工程で成膜された半導体層が残されている。
絶縁膜９１及びキャパシタ誘電体膜９５の上に２層目のコレクタ配線６０Ｃが配置されている。キャパシタ誘電体膜９５を挟んで上下方向に対向するコレクタ配線６０Ｃと出力配線５１Ｔとにより出力キャパシタ１２５が構成される。コレクタ配線６０Ｃは、出力配線５１Ｔの両側において、絶縁膜９１に設けられた開口を通って１層目のコレクタ配線５１Ｃに接続されている。さらに、絶縁膜９１の上に２層目のエミッタ配線６０Ｅが配置されている。２層目のエミッタ配線６０Ｅは、絶縁膜９１に設けられた開口を通って１層目のエミッタ配線５０Ｅに接続されている。

Claims (9)

  1. 基板と、
    前記基板に設けられた２列のトランジスタ列と
    を備え、
    前記２列のトランジスタ列の各々は、第１方向に並ぶ複数のトランジスタからなり、前記２列のトランジスタ列は前記第１方向と直交する第２方向に間隔を隔てて配置されており、
    さらに、
    平面視において前記２列のトランジスタ列の間の領域に配置され、前記２列のトランジスタ列の前記複数のトランジスタのコレクタまたはドレインに接続された第１配線と、
    平面視において前記第１配線と重なり、前記２列のトランジスタ列の間に配置され、前記第１配線に接続された少なくとも１つの第１バンプと
    を有する半導体装置。
  2. 前記第１バンプは、平面視において前記第１方向に長い形状を有する請求項１に記載の半導体装置。
  3. 前記第１配線は、平面視において前記２列のトランジスタ列に挟まれた領域の外側まで、前記第１方向の少なくとも一方の側に広がっており、広がった部分は前記第２方向に延びており、
    さらに、平面視において前記広がった部分と重なり、前記広がった部分に接続された他の第１バンプを有する請求項１または２に記載の半導体装置。
  4. 前記少なくとも１つの第１バンプは複数個配置されており、前記複数の第１バンプの各々は、平面視において前記第１方向に長い形状を有し、前記第２方向に間隔を隔てて配置されている請求項１乃至３のいずれか１項に記載の半導体装置。
  5. さらに、平面視において前記２列のトランジスタ列の間に領域であって、前記第１バンプより前記基板側に配置されたトランジスタ、ダイオード、抵抗素子、キャパシタ、インダクタからなる群より選択された少なくとも１つの素子を含む請求項１乃至４のいずれか１項に記載の半導体装置。
  6. さらに、
    前記第１配線と同一の配線層に配置され、平面視において一部分が前記２列のトランジスタ列の間の領域に配置され、前記第１バンプと部分的に重なっており、残りの部分が前記２列のトランジスタ列の間の領域の外側まで広がっている第２配線と、
    前記第２配線と前記第１バンプとが平面視において重なった領域に配置された第１キャパシタと、
    前記第２配線に直流的に接続された第２バンプと
    を有する請求項１または２に記載の半導体装置。
  7. さらに、
    前記第１配線と同一の配線層に配置され、平面視において一部分が前記２列のトランジスタ列の間の領域に配置され、前記第１バンプと部分的に重なっており、残りの部分が前記２列のトランジスタ列の間の領域の外側まで広がっている第３配線と、
    平面視において前記第３配線と重なる位置に配置され、前記第１バンプと前記第３配線とを接続する第２キャパシタと、
    平面視において前記第３配線と重なる位置に配置され、前記第３配線に接続された第３バンプと
    を有する請求項１に記載の半導体装置。
  8. さらに、
    前記基板を含む半導体チップが実装された実装基板と、
    前記実装基板の、前記半導体チップに対向する面に設けられ、前記第１バンプに接続されたランドと、
    前記実装基板の内層に設けられ、平面視において前記ランドと部分的に重なる位置に配置されたキャパシタンス及びインダクタンスの少なくとも一方を持つ受動素子と
    を有する請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 基板と、
    前記基板に設けられた２列のトランジスタ列と
    を備え、
    前記２列のトランジスタ列の各々は、第１方向に並ぶ複数のトランジスタからなり、前記第１方向と直交する第２方向に間隔を隔てて配置されたおり、
    さらに、
    平面視において前記２列のトランジスタ列の間の領域に配置され、前記２列のトランジスタ列の前記複数のトランジスタのコレクタまたはドレインに接続された第１配線と、
    平面視において前記第１配線と重なり、前記２列のトランジスタ列の間に配置され、前記第１配線に接続された少なくとも１つの第４バンプと、
    前記第４バンプと前記第１配線との間に配置されたキャパシタ誘電体膜を含み、前記第４バンプと前記第１配線とを接続する第１キャパシタと、
    前記基板を含む半導体チップが実装された実装基板と、
    前記実装基板の、前記半導体チップに対向する面に設けられ、前記第４バンプに接続されたランドと、
    前記実装基板に設けられたグランドプレーンと、
    前記実装基板に設けられ、前記ランドと前記グランドプレーンとを接続し、平面視において前記ランドと部分的に重なる位置に配置されたインダクタと
    を有する半導体装置。
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