JP4220731B2 - 電力用半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電力変換装置に使用される電力用半導体装置に関するものである。
【０００２】
【従来の技術】
図１６に、例えば特開2001-274322号公報に開示された、従来の電力用半導体装置の概略平面図を示す。図１７は、図１６に示された電力用半導体装置の断面図である。図１６、図１７では半導体素子として、IGBTを使用しており、このIGBTと逆並列にダイオードが接続されている。図１６において、２０１はアルミナあるいは窒化アルミニウム等のセラミックスからなる絶縁材に対して、薄膜状でＣｕやＡｌからなる導体パターンが付設された絶縁基板、２０２は下面にコレクタ電極、上面にエミッタ電極が形成されているIGBT、２０３は上面にアノード電極、下面にカソード電極が形成されているダイオードである。IGBT２０２のコレクタ電極およびダイオード２０３のカソード電極は、絶縁基板２０１の表面側の導体パターンである正極側コレクタパターン２０９と負極側コレクタパターン２１０に、半田付け等により接続されている。
【０００３】
また、正極側コレクタパターン２０９上のIGBT２０２およびダイオード２０３と接続されるボンディングワイヤ２０４は、一端が負極側コレクタパターン２１０と接続されている。正極側コレクタパターン２０９には、正極側外部電極２０７が半田付け等により接続されている。負極側コレクタパターン２１０には、出力電極２０８が半田付け等により接続されている。２０５は、通電部材としてだけでなく、絶縁基板等のモジュール内部の各部材を固定するとともに、半導体素子で発生した熱を半導体装置の下面に伝達するベース板の機能を有する負極側導体であり、負極側コレクタパターン２１０上のIGBT２０２のエミッタ電極、ダイオード２０３のアノード電極とボンディングワイヤ２０４により接続されている。また、負極側導体２０５には、負極側外部電極２０６が半田付け等により接続されている。IGBT２０２には制御用のゲート配線が付設されるが、図では省略されている。
【０００４】
近年、MOS FETやIGBTのような電力用半導体素子の高性能化が進み、スイッチング速度の高速化、ON電圧の低減等が急速に進んでいる。主回路インダクタンスの低減は、スイッチング時のサージ電圧低減のために重要であり、また、並列接続される各半導体素子の寄生インダクタンスの均等化は、各半導体素子に流れる電流を均等化するために重要である。
【０００５】
【発明が解決しようとする課題】
上述したような従来の電力用半導体装置では、接続用の導体を平行平板状に配置することにより、主回路のインダクタンスを低減し、さらに半導体素子を対称に配置することにより、並列接続される各半導体素子の並列配線における寄生インダクタンスが均一になるようにしている。しかしながら、図１６、１７に示す従来例の場合は、正極側外部電極２０７、負極側外部電極２０６、出力電極２０８を個別に供給したうえで、半田付けなどで接続する必要があるため、部品点数が多く、工程も煩雑になるため、コスト高を招くという問題がある。さらに、上述した構造では、半導体素子が２並列の場合は考慮されているが、半導体素子を３並列、４並列といった多重並列を行う場合には、ゲート配線の引き回しが困難であり、各半導体素子に対する寄生インダクタンスを等しくするのは非常に難しい。
【０００６】
また、上述した構造のみならず、従来の電力用半導体装置では、配線にボンディングワイヤを用いることが多い。このため、大電流を制御する用途においては、ボンディングワイヤを通る時の抵抗損を小さくするために、ボンディングワイヤの断面積を大きくしたり、本数を増やす必要があり、生産性が阻害されていた。さらに、ボンディングワイヤは半導体素子の表面電極との接合界面で、温度サイクルにより剥離するという現象がある。これは半導体素子が線膨張率2.3×10-6のＳｉで構成され、その表面に線膨張率23×10-6のボンディングワイヤ(アルミワイヤ)が接合されており、接合界面の線膨張係数の差が大きいため、電力用半導体装置使用時の発熱により生じる熱応力で、例えば温度差が５０℃生じるような場合では、数百万サイクルで剥離していた。このため、電力用半導体装置の負荷状況で、半導体素子の温度変化が大きくなりすぎないように、放熱性に十分配慮する必要があり、コスト高をまねくという問題があった。
【０００７】
本発明は上記のような問題点を解決するためになされたものであり、ボンディングワイヤに起因する不具合を解消し、さらに、半導体素子の並列数に関わらず、必要かつ十分な電気的性能を得ることが可能であり、部品点数が少なく、製造工程も簡略な電力用半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、正極側外部電極と交流側に接続される出力電極との間に複数の第１の電力用半導体素子が並列接続された正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の電力用半導体素子が並列接続された負極側回路からなる電力用半導体装置であって、前記複数の第１の電力用半導体素子と、前記複数の第１の電力用半導体素子のそれぞれの第１の面と直流電源の正極に接続される前記正極側外部電極に接続する第１の金属ブロックと、前記複数の第２の電力用半導体素子と、前記出力電極と複数の第２の電力用半導体素子のそれぞれの第１の面と接続する第２の金属ブロックと、前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第１のゲート電極端子と、一端が前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が前記第２の金属ブロックに接続される正極側内部電極と、前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第２のゲート電極端子と、一端が前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が直流電源の負極に接続される前記負極側外部電極となる負極側内部電極と、前記正極側内部電極、負極側内部電極、複数の第１、第２の電力用半導体素子、第１、第２のそれぞれ金属ブロック、ゲート電極端子を覆う筐体と、を備え、前記正極側外部電極及び負極側外部電極側から入力される主電流が前記第１、第２のゲート電極端子の制御に従って前記複数の第１、第２の電力用半導体素子で電力変換されて前記出力電極から出力され、前記複数の第１、第２の電力用半導体素子がそれぞれ主電流の流れる方向に配置され、前記第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、それぞれ互いに対向するように横並びでかつ近距離に配置し、前記正極側内部電極と負極側内部電極を電力用半導体装置の中心で相互インダクタンスが発生するよう近づけて配置し、電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする電力用半導体装置にある。
【０００９】
また、正極側外部電極と交流側に接続される出力電極との間に複数の第１の電力用半導体素子が並列接続された正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の電力用半導体素子が並列接続された負極側回路からなる電力用半導体装置であって、前記複数の第１の電力用半導体素子と、前記複数の第１の電力用半導体素子のそれぞれの第１の面と直流電源の正極に接続される前記正極側外部電極に接続する第１の金属ブロックと、前記複数の第２の電力用半導体素子と、前記出力電極と複数の第２の電力用半導体素子のそれぞれの第１の面と接続する第２の金属ブロックと、前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第１のゲート電極端子と、一端が前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が前記第２の金属ブロックに接続される正極側内部電極と、前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第２のゲート電極端子と、一端が前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が直流電源の負極に接続される前記負極側外部電極となる負極側内部電極と、前記正極側内部電極、負極側内部電極、複数の第１、第２の電力用半導体素子、第１、第２のそれぞれ金属ブロック、ゲート電極端子を覆う筐体と、を備え、前記正極側外部電極及び負極側外部電極側から入力される主電流が前記第１、第２のゲート電極端子の制御に従って前記複数の第１、第２の電力用半導体素子で電力変換されて前記出力電極から出力され、前記複数の第１、第２の電力用半導体素子がそれぞれ主電流の流れる方向に配置され、前記第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、それぞれ互いに対向するように横並びでかつ近距離に配置し、前記正極側内部電極及び第１のゲート電極端子は、複数の第１の電力用半導体素子が配置されている区間に、複数の第１の電力用半導体素子に沿って形成され、負極側内部電極及び第２のゲート電極端子は、複数の第２の電力用半導体素子が配置されている区間に、複数の第２の電力用半導体素子に沿って形成され、電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする電力用半導体装置にある。
【００１８】
また、正極側内部電極及び負極側内部電極に対して、金属板を近接対向して配置したことを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明を各実施の形態にしたがって説明する。また、以下の例では電力用半導体素子としてMOS FETを用いた電力用半導体装置について説明するが、これに限定されるものではなく、例えばIGBTやパワートランジスタ等の他の電力用半導体素子を用いた電力用半導体装置においても同様に適用できる。
【００２３】
また、以下の例ではMOS FETが４並列の場合を示しているが、もちろん半導体素子数はこれに限定されるものではない。
【００２４】
実施の形態１．
図１は、本発明による実施の形態１の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。図１には説明のため、各MOS FETには記号が付してある。図２は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図を、図３は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図を示す。図４は、図１に示す内部構成を有する電力用半導体装置の等価回路である。図４において、図１の正極側外部電極３から出力電極７までを正極側回路、図１の出力電極７から負極側外部電極５までを負極側回路と称す。以下、これらの図を用いて説明する。
【００２５】
図１において１３はＣｕ等からなるリードフレームであり、曲げ加工等によりあらかじめ所定の形状に成形されている。また、リードフレーム上の斜線部分は、電力用半導体装置において、主電流が流れる主電極の一部とMOS FETを制御するための制御用電極を構成する部分を示している(後述する実施の形態２乃至５の場合も同様である)。１ａ、１ｂはＣｕ等からなる金属ブロックであり、通電部材として主電極を構成するだけではなく、MOS FETで発生した熱を半導体装置下面に伝達するベース板としての機能も有している。また、金属ブロック１ａ、１ｂには、半導体素子及びリードフレーム上の接続部が半田等を用いて接続されるが、半田による接続の信頼性を確保するために、金属ブロック上には部分的にＡｕメッキ等が施される。このため、Ａｕメッキが施されてある金属ブロックを、正極側回路と負極側回路のどちらでも使用できるように、半導体素子２及びリードフレーム１３上の接続部を、金属ブロック上に配置することが好ましい。
【００２６】
２は半導体素子(MOS FET)であり、その下面にはドレイン電極(図示せず)が、上面にはソース電極(図示せず)とゲート電極(図示せず)が形成されており、このドレイン電極が、金属ブロック１ａ、１ｂに半田付け等で接続されている。４は主電流が流れる正極側内部電極、６は主電流が流れる負極側内部電極である。正極側内部電極４は一端がMOS FET上面のソース電極に半田付け等で接続されており、他端は金属ブロック１ｂに接続されている。本実施の形態では、正極側内部電極の一端は金属ブロックに接続されているが、さらに交流側に接続する出力電極としてもよい。また、負極側内部電極６は一端はMOS FET上面のソース電極に半田付け等で接続されており、他端は負極側外部電極５を備えている。この負極側外部電極は直流電源(図示せず)の負極側に接続される。
【００２７】
３は正極側外部電極であり、一端は金属ブロック１ａに半田付け等で接続されており、他端は直流電源の正極側に接続される。７は出力電極であり、一端は金属ブロック１ｂに半田付け等により接続されており、他端は交流側に接続される。８ａ、８ｂはゲート電極端子であり、MOS FET上面に形成されているゲート電極に半田付け等により接続される。９ａ、９ｂは制御用のソース電極端子であり、それぞれ正極側内部電極４、負極側内部電極６と一体化されている。１０ａ、１０ｂは制御用のドレイン電極端子であり、それぞれ正極側外部電極３、出力電極７と一体構成としている。制御用のドレイン電極端子は駆動回路(図示せず)等で用いない場合は、もちろん配置しなくても構わない。１４は補助端子であり、金属ブロック１ａ，１ｂに接続されることによりリードフレーム１３と金属ブロック１ａ，１ｂを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるように配置されている。
【００２８】
図２は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ断面図を示している。図２に示すように、上記のように内部配線を終えた後に、全体をトランスファーモールド成形によりモールド樹脂１１で封止一体化する。図３に、図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図を示す。図３に示すように、筐体１２の外部へのリードフレーム突出部を、分離加工し、所定の形状に成形することにより、外部の直流電源と接続される正極側外部電極３と負極側外部電極５、及び外部の交流側負荷と接続される出力電極７、及び外部の駆動回路と接続される制御用電極３０を構成している。
【００２９】
本実施の形態では、図２に示すように、モールド樹脂１１が金属ブロック１ａ、１ｂの裏面(図面下側)に回りこむことにより、金属ブロックと筐体１２裏面が絶縁分離された構成としている。筐体裏面に金属ブロックが露出している構成の場合は、モールド工程後に例えばセラミック基板やシリコーンシートのような絶縁層を取り付けるか、ヒートシンクへの固定時に上記筐体裏面から露出した金属ブロックとヒートシンクの間に上記絶縁層を挟み込んでも構わない。セラミックス基板を用いる場合は樹脂に対して熱伝導率が大きいため、熱抵抗が小さくなり、シリコーンシートを用いる場合はコストが安くなる。
【００３０】
図１に示された構成は、図４のような等価回路になる。図４において、図１の正極側外部電極３から出力電極７までを正極側回路、出力電極７から負極側外部電極５までを負極側回路とする。この構造を対アーム構造とする。
【００３１】
本実施の形態では、上記に示すように、１枚のリードフレーム及び２個の金属ブロック及び複数のMOS FETにより、半導体装置を構成している。このような構成をとることにより、部品点数が非常に少なく、低コストの製品を提供することができる。
【００３２】
また、本実施の形態では、すべての配線からボンディングワイヤを省いているため、ボンディングワイヤを用いることに起因する不具合を回避できる。また、この例ではMOS FET上のゲート電極に対しても、リードフレーム上に設けたゲート電極端子を用いて接続しているが、ボンディングワイヤを用いて接続してもよい。これはゲート電極部分は温度上昇が小さくボンディングワイヤの剥離が問題とならないためである。また同様な理由から、ソース電極端子、ドレイン電極端子への接続にボンディングワイヤを用いてもよい。
【００３３】
ところで、上記のように構成された電力用半導体装置においては、半導体素子のスイッチング時に、電流変化率と主回路インダクタンスに比例したサージ電圧が発生する。サージ電圧を抑制するには、スイッチング速度を遅くして電流変化率を下げるか、主回路インダクタンスを低くする必要がある。しかし、スイッチング速度を遅くするとスイッチング損失が増大するため、通常はサージ電圧を抑制するために主回路インダクタンスを低減する方法がとられている。
【００３４】
また、各半導体素子を流れる電流のアンバランスが大きくなると、素子のスイッチング損失にばらつきが生じるため、熱サイクルに対する信頼性や短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子の破壊に至る場合がある。このように各半導体素子を流れる電流のアンバランスは、電力用半導体装置の性能に大きな影響を与える重要な要因である。そのため、通常は、並列接続される各半導体素子に均等に電流が流れるようにするために、各半導体素子の並列配線における寄生インダクタンスを均等化する方法がとられている。
【００３５】
従来の電力用半導体装置では、主回路のインダクタンスを低減するために、接続用の導体を平行平板状に配置し、また、並列接続される各半導体素子の並列配線における寄生インダクタンスを等しくするために、半導体素子を対称に配置するという手法が一般的である。しかし、接続用の導体を平行平板状に配置する手法では上述したように、配線構造が複雑になりやすくなる。このため、半導体装置を構成する部品点数が増加し、製造工程も煩雑になるため、コスト高になってしまう。さらに、半導体素子を３並列、４並列といった多重並列を行う場合には、半導体素子を対称配置することは困難であり、並列配線における寄生インダクタンスを等しくするのは非常に難しい。
【００３６】
本実施の形態では、MOS FETは金属ブロック１ａ，１ｂ上に一列に配置されている。また、金属ブロックを除く主電極(３，４，５，６，７)、及び制御用電極３０、及び補助端子１４がすべて１枚のリードフレーム１３上に配置されている。また、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させている。また、正極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ａとし、負極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ａを正極側内部電極４に、ゲート電極端子８ｂを負極側内部電極６に対してほぼ平行、かつ近距離に配置している。
【００３７】
また、本実施の形態では、MOS FETを金属ブロック１ａ，１ｂ上に一方向に配置することにより、例えば半導体装置の電流容量の変更に伴い、MOS FETの素子数が変更になった場合でも、MOS FETの並び方向に金属ブロック１ａ，１ｂ、リードフレーム１３寸法を伸縮するだけで対応可能である。また、例えばMOS FETの並列数を４並列から３並列に変更する場合、各金属ブロック上に接続されるMOS FETを１つ減らすだけで、金属ブロックやリードフレームは４並列のものをそのまま使用することも可能であり、設計変更、製造工程の変更を必要最小限に抑えることができる。よってMOS FETを金属ブロック上に一方向に配置することにより、半導体装置の設計変更、製造工程変更が容易であり、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
【００３８】
また、本実施の形態では、金属ブロックを除く主電極、及び制御用電極、及び補助端子がすべて１枚のリードフレーム上に配置されている。よって、リードフレーム上のすべての接続部を、金属ブロック及び半導体素子に１工程で半田付け等で接続することができる。このため製造工程も簡素化できるため、さらに低コストの製品を提供することができる。
【００３９】
また、本実施の形態では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させている。このような構成にすることで、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することが可能となる。
【００４０】
また、本実施の形態では、正極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ａとし、負極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ａを正極側内部電極４に、ゲート電極端子８ｂを負極側内部電極６に対してほぼ平行、かつ近距離に配置している。これは各MOS FETに流れる電流のアンバランスを解消してスイッチング損失を均等化させるためである。
【００４１】
ここで、並列接続されたMOS FETに流れる電流を均等化するための従来の手法について説明すると、MOS FETを並列接続した場合、各MOS FETに流れる電流がアンバランスになり、スイッチング損失にばらつきが生じるのは、ゲート−ソース間電圧がばらつくことが主な要因の一つである。従来の手法では、ゲート配線を主電流の流れる主電極の影響を受けないように、主電極と近接する位置では主電極と垂直に近い角度で交差するように配置することにより、各MOS FETのゲート電位を均一にしている。そのうえで、各MOS FETの並列配線における寄生インダクタンスを均等化してソース電位のばらつきを抑えることにより、並列接続されたMOS FETのゲート−ソース間電圧を均一にしていた。
【００４２】
しかし、寄生インダクタンスを均等化しようとすると配線構造が複雑になるため、部品点数が多く、製造工程も煩雑になる問題がある。さらに、半導体素子を３並列、４並列といった多重並列を行う場合には、各半導体素子に対する寄生インダクタンスを等しくするのは非常に難しいという問題もある。
【００４３】
そこで上記課題を解決するために、本実施の形態では、並列接続される各MOS FETのゲート電位に、ソース電位と同様のばらつきを持たせることによってゲート−ソース間電圧を均一にし、スイッチング損失を均等化するという手法を用いた。以下、この原理について、負極側回路に関して説明するが、正極側回路についても同様である。
【００４４】
図５は、本実施の形態の等価回路を示したものであり、負極側回路を詳細に示したものである(正極側回路はダイオード(Diode)で省略している)。各々のMOS FET間には配線インピーダンスが存在するが、本実施の形態では、主電流が流れる方向とMOS FETの並列接続方向を同方向としているため、負極側内部電極６のインピーダンスによって、各MOS FET間のソース電位にはばらつきが発生する。負極側内部電極はＣｕ等からなる低抵抗成分のリードフレームで構成しているため、インピーダンスの主成分はインダクタンス成分となり、スイッチング時に電流が急激に変化すると、負極側内部電極のインダクタンスによって、下記(１)式に示す電位差が発生する。Vs1〜Vs4はそれぞれ順にMOS FET1〜4のソース電位を、Id1〜Id4はMOS FET1〜4のドレイン電流を、Lsは負極側内部電極のインダクタンスを示す。
【００４５】
【数１】
【００４６】
これは、スイッチング時の各々のMOS FETのソース電位が変動することを表しており、ターンオン時は、Vs1＞Vs2＞Vs3＞Vs4となり、ターンオフ時は、Vs1＜Vs2＜Vs3＜Vs4となる。MOS FET1〜4のゲート−ソース間電圧をVgs1〜Vgs4とし、ここで仮に各MOS FETのゲート電位に変動がないとすると、ゲート−ソース間電圧にばらつきが発生し、ターンオン時にはVgs1＜Vgs2＜Vgs3＜Vgs4、ターンオフ時にはVgs1＞Vgs2＞Vgs3＞Vgs4となり、スイッチング時に電流アンバランスが発生することになる。
【００４７】
各MOS FETに電流アンバランスが存在すると、スイッチング損失にアンバランスが発生するため、全ての素子の能力を最大限に使用することができなくなるばかりではなく、熱サイクルに対する信頼性や、短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子の破壊に至る場合がある。上記課題を解決し、スイッチング損失を均一化させるには、各々のMOS FETに印加されるゲート−ソース間電圧を均一にする必要がある。
【００４８】
本実施の形態では、負極側回路の各MOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ｂを負極側内部電極６とほぼ平行に、かつ近距離に配置することにより、ゲート電極端子と負極側内部電極との相互インダクタンスを大きくしている。そのため、スイッチング時に負極側内部電極のインダクタンスによる電位差が発生すると、ゲート電極端子８ｂにも同方向の電位差が発生し、負極側回路の各MOS FETのゲート−ソース間電圧を均等化することが可能となる。よって、各MOS FETのスイッチング損失も均等化される。なお、本実施の形態ではゲート電極端子を各MOS FETからみて主電流が流れる負極側内部電極と反対方向に配置しているが、ゲート電極端子と負極側内部電極をMOS FETからみて同方向に配置することにより、ゲート電極端子と負極側内部電極をより近接配置したり、更にはこれらを積層すれば、スイッチング損失の更なる均等化が可能となる。
【００４９】
以上のことから、本実施の形態では正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極端子とし、ゲート電極端子８ａを正極側内部電極に、ゲート電極端子８ｂを負極側内部電極に、ほぼ平行かつ近距離に配置することにより、各半導体素子に流れる電流を均等化することができる。
【００５０】
また、本実施の形態では、制御用電極のソース電極端子９ａ，９ｂをMOS FET4付近から取り出している。このような構造にすることで、電力用半導体装置に、負荷短絡時やアーム短絡時等の異常電流が流れた時の過電流抑制効果を得ることができる。例えば、正極側外部電極３から出力電極７を通って負荷に電流が流れている時に、負荷短絡が起きた場合について説明する。負荷短絡が発生すると、MOS FETに流れる電流は急増し、場合によっては、定格の数倍程度の電流が流れることになる。本実施の形態では、MOS FETに流れる電流が急増すると、正極側内部電極４のインピーダンスによって上記(１)式に示される誘導起電圧が発生し、Vs1＞Vs2＞Vs3＞Vs4となる。その結果、各MOS FETはゲート−ソース間電圧が低くなり、MOS FETのインピーダンスは上昇する。以上より、本実施の形態では、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。
【００５１】
また、図１に示すように、本実施の形態では、筐体１２の外部に突出している部分の制御用電極３０(ゲート電極端子、ソース電極端子、ドレイン電極端子)を中心線６０に対して非対称に配置している。図６に、例えば３相モータ駆動のために、本実施の形態で示す半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置の外観平面図を示す。制御用電極３０の配置が中心線６０に対して対称であれば、各ユニット間の距離を制御用電極の平坦部長さ１０１の２倍以上離す必要がある。しかし、本実施の形態では制御用電極の平坦部長さ分だけ離せばよいため、各ユニットを中心線６０と同方向にずらすことなく、距離をつめて配置することができる。以上により、本実施の形態で示す電力用半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置を小型化することができる。
【００５２】
また、本実施の形態では、正極側回路と負極側回路のソース電極端子９ａ，９ｂは、それぞれ正極側内部電極４、負極側内部電極６と一体化しており、ドレイン電極端子１０ａ，１０ｂは、それぞれ正極側外部電極３、出力電極７と一体構成としている。制御用電極３０であるソース電極端子とドレイン電極端子を他の電極と一体化したことにより、これらの端子の接続工程が省略できるため、製造工程が簡略になる。また、リードフレーム上に補助端子１４を配置して、補助端子を金属ブロックに接続することにより、リードフレームに金属ブロックを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるようにも配置されている。このような構成にすることにより、製造工程において、リードフレームを保持して金属ブロックごと搬送することが可能となるため、半導体装置の取り扱いが容易になる。また、トランスファーモールド成形後に筐体１２外部に突出する補助端子は、筐体付近で切断することにより、筐体外部に突出しないようにすることが好ましい。
【００５３】
また、本実施の形態では、リードフレームは１枚で構成されているため、筐体外部に突出する外部電極もほぼ同一平面上に配置されている。そのため、この平面を基準としてすべての外部電極を一度に所定の形状に曲げ成形でき、曲げ成形に用いる金型等も簡略になるため、さらに低コストの製品を提供することができる。
【００５４】
以上本発明の実施の形態１の電力用半導体装置の効果をまとめると、１枚のリードフレーム及び２個の金属ブロック及び複数のMOS FETにより、半導体装置を構成している。このため、部品点数が非常に少なく、低コストの製品を提供することができる。また、すべての配線もしくは主電極からボンディングワイヤを省くことにより、ボンディングワイヤを用いることに起因する不具合を回避することができる。また、MOS FETを金属ブロック上に一列に配置することにより、電力用半導体装置の設計変更、製造工程変更が容易になり、かつ部材の標準化も容易となるため、さらに低コストの製品を提供することができる。
【００５５】
また、金属ブロックを除く主電極、及び制御用電極、及び補助端子がすべて１枚のリードフレーム上に配置されている。よって、リードフレーム上のすべての接続部を、金属ブロック及び半導体素子に１工程で半田付け等で接続することがき、製造工程が簡素化できるため、さらに低コストの製品を提供することができる。また、正極側内部電極と負極側内部電極を電力用半導体装置の中央付近に近接配置している。このため、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することができる。また、正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極端子とし、ゲート電極端子８ａを正極側内部電極に、ゲート電極端子８ｂを負極側内部電極に、ほぼ平行かつ近距離に配置することにより、各半導体素子に流れる電流を均等化することができる。
【００５６】
また、制御用電極であるソース電極端子をMOS FET4付近から取り出している。このような構造にすることで、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。また、制御用電極(ゲート電極端子、ソース電極端子、ドレイン電極端子)を中心線６０に対して非対称に配置している。これにより、本実施の形態の電力用半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置を小型化することができる。また、筐体１２の外部に突出している部分の正極側回路と負極側回路のソース電極端子は、それぞれ正極側内部電極、負極側内部電極と一体化しており、ドレイン電極端子は、それぞれ正極側外部電極、出力電極と一体構成としている。これにより、これらの端子の接続工程が省略できるため、製造工程が簡略になる。
【００５７】
また、リードフレーム上に補助端子を配置して、補助端子を金属ブロックに接続することにより、リードフレームに金属ブロックを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるようにも配置されている。このような構成にすることにより、製造工程において、リードフレームを保持して金属ブロックごと搬送することが可能となるため、半導体装置の取り扱いが容易になる。また、リードフレームは１枚で構成されているため、筐体外部に突出する外部電極もほぼ同一平面上に配置されている。そのため、この平面を基準としてすべての外部電極を一度に所定の形状に曲げ成形でき、曲げ成形に用いる金型等も簡略になるため、さらに低コストの製品を提供することができる。
【００５８】
実施の形態２．
上記実施の形態１では、正極側内部電極４と負極側内部電極６の幅は一定としているが、電流が流れる方向にこれらの電極幅が広くなるように、電極幅に傾斜を持たせてもよい。
【００５９】
図７は、本発明による実施の形態２の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。図７において、実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。以下、本実施の形態について、負極側回路に関して説明するが、正極側回路についても同様である。
【００６０】
実施の形態１では、負極側内部電極の電極幅を一定としている。このため、実施の形態１の負極側内部電極６のMOS FET1付近の電流密度は、MOS FET4付近の電流密度よりも低く、MOS FET4付近の電流密度が負極側内部電極の最大電流密度となる。もちろん、負極側内部電極の形状・寸法は、過度の電流集中により電極自身が発熱しないように、電流密度を十分考慮して設計されている。
【００６１】
本実施の形態では、負極側内部電極６の厚みは実施の形態１と同じにした上で、電流が流れる方向に負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせている。具体的にはMOS FET4付近の負極側内部電極の幅は、実施の形態１の負極側内部電極と同等以上とし、MOS FET1付近の負極側内部電極の幅は、実施の形態１の場合の約１/4以上にすることにより、最大電流密度に関しては実施の形態１と同等となる。このような構成にすることで、最大電流密度が高くなることなく、負極側内部電極と正極側内部電極を、中心線６０と垂直方向に近づけることができるため、半導体装置をより小型化することができる。
【００６２】
すなわち、本発明の実施の形態２の電力用半導体装置によれば、正極側内部電極と負極側内部電極について、電流が流れる方向にこれらの電極幅が広くなるように、電極幅に傾斜を持たせている。このような構成にすることで、最大電流密度が高くなることなく、負極側内部電極と正極側電極の占める領域を小さくできるため、半導体装置をより小型化することができる。
【００６３】
実施の形態３．
実施の形態１では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させていたが、正極側内部電極と負極側内部電極を積層構造にしてもよい。
【００６４】
図８は、本発明による実施の形態３の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態(製造工程途中)を示す平面図である。図９は、図８に示す内部構成を有する電力用半導体装置の樹脂成形後(完成状態)のＡ−Ａ線に沿った断面図を示している。図８、図９において、実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。なお、図８は製造工程途中の状態のものを示し、図９は完成時のものを示す。
【００６５】
図８に示すように、正極側内部電極４の一端に出力電極１５を備えており、交流側と接続する端子は出力電極７及び出力電極１５の２端子となる。また、金属ブロック１ａと１ｂは実施の形態１と比較すると、あらかじめ離して配置されている。また、正極側内部電極が負極側内部電極よりも上部に配置されるように、例えば図に示すようにソース電極端子９ａと、正極側内部電極４を保持している補助端子１４の部分を曲げ整形することにより、正極側内部電極４を上部に持ち上げている。その後、図８の二点鎖線７０の部分を切断する。次に、正極側回路と負極側回路を、中心線６０と垂直方向に相対的に近づけることにより、正極側内部電極４を負極側内部電極６の上側に配置し、かつ負極側内部電極と近接対向させる。図９は、上述した手順で正極側回路と負極側回路を組み立て、トランスファーモールド成形した後の、図８のＡ−Ａ線に沿った断面に相当する部分を示す。このような構成にすることで、リードフレーム１３を１枚しか用いていないため部品点数が少なく低コストであるのにもかかわらず、正極側内部電極と負極側内部電極を近接対向させることができるため、主回路インダクタンスをさらに低減することが可能となる。また、本実施の形態では正極側内部電極が負極側内部電極の上部に配置されるように構成されているが、負極側内部電極が正極側内部電極の上部に配置されるような構成でももちろん構わない。
【００６６】
以上により、本実施の形態では、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。
【００６７】
すなわち、本発明の実施の形態３の電力用半導体装置によれば、正極側内部電極と負極側内部電極を積層構造にしている。このような構成にすることで、正極側内部電極と負極側内部電極を近接対向させることができるため、主回路インダクタンスをさらに低減することが可能となる。
【００６８】
実施の形態４．
実施の形態１では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させていたが、正極側内部電極と負極側内部電極を９０度に近い角度で同方向にそれぞれ折り曲げて、近接対向させてもよい。
【００６９】
図１０は、本発明による実施の形態４の電力用半導体装置の内部構成を示すもので、リードフレーム１３上の各接続部を所定位置に接続した状態を示す平面図である。図１１は、図１０に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【００７０】
このような構成にすることで、正極側内部電極４と負極側内部電極６は対向面積が増大するため、相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。また、本実施の形態では正極側内部電極と負極側内部電極を上側に折り曲げているが、これらを下側に曲げても良い。このような構成にすることにより、半導体装置の高さ方向の寸法を抑えることができるため、半導体装置をより小型化できる。
【００７１】
以上により、本実施の形態では、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。
【００７２】
すなわち、本発明の実施の形態４の電力用半導体装置によれば、正極側内部電極と負極側内部電極を９０度に近い角度で同方向に折り曲げて、近接対向させている。このような構成にすることで、正極側内部電極と負極側内部電極は対向面積が増大するため、主回路インダクタンスをさらに低減することが可能となる。
【００７３】
実施の形態５．
実施の形態１では、正極側回路と負極側回路の２回路を一括してトランスファーモールド成形をしているが、正極側回路と負極側回路を個別にトランスファーモールド成形してもよい。図１２は、本発明による実施の形態５の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態の正極側回路及び負極側回路を示す平面図である。図１３は、図１２で示される正極側回路と負極側回路を個別にトランスファーモールド成形した後、これらの回路を用いて構成される半導体装置の外観斜視図である。実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。
【００７４】
図１２の(ａ)は負極側回路を、図１２の(ｂ)は正極側回路を示している。図１２の(ｂ)において、１６は交流側と接続する出力電極である。図１２の(ｂ)に示される正極側回路は、図１２(a)で示される負極側回路を図面で左右が反対になるように１８０度回転させた構造とし、正極側回路と負極側回路は同一モジュールから構成されている。もちろん、正極側回路と負極側回路が異なるモジュールで構成されていてもよいが、同一モジュールから構成されているほうが好ましいのは言うまでもない。以下、正極側回路と負極側回路のどちらの回路も構成することができるモジュールを１回路モジュールと称す。筐体１２の外部に突出する部分のゲート電極端子８ａ、ソース電極端子９ａ、ドレイン電極端子１０ａの各々の電極端子について、中心線６１に対称な位置に自身の電極端子及び他の２つの電極端子がこないように配置されている。ゲート電極端子８ｂ、ソース電極端子９ｂ、ドレイン電極端子１０ｂについても上記と同様である。
【００７５】
図１３は、正極側回路及び負極側回路が１回路モジュールから構成されており、１回路モジュールをトランスファーモールド成形した後、これらの回路を２個用いて構成される半導体装置の外観斜視図である。図１３に示すように交流側に接続する端子は出力電極７と出力電極１６の２端子になり、筐体１２の外部に突出する、正極側回路と負極側回路の制御用電極３０は中心線６２に対して、非対称に配置される。
【００７６】
上記のように、正極側回路と負極側回路を個別にトランスファーモールド成形することにより、トランスファーモールド成形における外形寸法が小さくできるため、モールド用金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。さらに、正極側回路と負極側回路を同一構造にして、１回路モジュールからどちらの回路も構成可能にすることにより、実施の形態１と同様に部品点数が非常に少なく、低コストの製品を提供できる。また、実施の形態１のように正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。
【００７７】
また、本実施の形態においては、１回路モジュールを負極側回路として用いた場合の負極側内部電極が、電流が流れる方向に幅が広くなるように、電極幅に傾斜を持たせることにより、実施の形態２と同様の効果を得ることができる。このとき、負極側内部電極の幅に傾斜を持たせるのと同様に、金属ブロックとトランスファーモールド成形により形成される筐体１２にも傾斜を持たせる必要がある。
【００７８】
さらに、本実施の形態においては、１回路モジュールを負極側回路として用いた場合の負極側内部電極を、９０度に近い角度折り曲げることにより、実施の形態４と同様の効果を得ることができる。このとき、負極側外部電極まで折り曲げないように、負極側外部電極の位置をずらすなどすることが好ましい。
【００７９】
以上、本発明の実施の形態５の電力用半導体装置によれば、正極側回路と負極側回路を個別にトランスファーモールド成形している。このような構成にすることで、トランスファーモールド成形における外形寸法が小さくできるため、金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。
【００８０】
また、正極側回路と負極側回路は同じ１回路モジュールから構成されている。このような構成にすることで、部品点数が非常に少なく、低コストの製品を提供できる。また、正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。
【００８１】
実施の形態６．
実施の形態１に示した電力用半導体装置では、半導体素子のスイッチング時に、正極側内部電極と負極側内部電極の間の磁束密度が非常に強くなる。そこで、本実施の形態では、正極側内部電極と負極側内部電極の上方に薄板状の金属部材すなわち金属板を配置している。図１４に、本発明による実施の形態６の電力用半導体装置の断面図を示す。図１４は、より具体的には、実施の形態１の電力用半導体装置において、正極側内部電極及び負極側内部電極の上方に薄板状の金属部材１７を配置したものである。
【００８２】
このような構成にすることにより、スイッチング時に発生する磁束を打ち消す方向に、金属部材に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属部材を磁束密度の強い箇所に配置する程効果があるため、金属部材をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。
【００８３】
また、本実施の形態は、実施の形態１に示した電力用半導体装置に限らず、主電流が流れる正極側内部電極と負極側内部電極がほぼ同一平面上に配置されており、これらに薄板状の金属部材を近接対向して配置することにより、同様な効果をえることができる。
【００８４】
以上、本発明の本実施の形態６では、正極側内部電極と負極側内部電極の上方に薄板状の金属部材を配置している。このような構成にすることにより、スイッチング時に発生する磁束を打ち消す方向に、金属部材に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属部材を磁束密度の強い箇所に配置するほど効果があるため、金属部材をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。
【００８５】
実施の形態７．
実施の形態１では、金属ブロック及びリードフレームを用いることにより回路配線を構成しているが、従来の構造のように絶縁基板上に形成された導体パターン及びボンディングワイヤを用いて回路配線を構成してもよい。図１５に、本発明による実施の形態７の電力用半導体装置の主要部の平面図を示す。実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。
【００８６】
２３は絶縁基板であり、その表面には、正極側回路及び負極側回路のどちらでも構成できるような導体パターンが形成されている。２０ａ、２０ｂはドレイン電極パターンであり、２０ａは回路配線としては実施の形態１の金属ブロック１ａに相当し、２０ｂは金属ブロック１ｂに相当する。２１ａ、２１ｂはソース電極パターンであり、２１ａは回路配線としては実施の形態１の正極側内部電極４に相当し、２１ｂは負極側内部電極６に相当する。２２ａ、２２ｂはゲート電極パターンである。正極側外部電極３はドレイン電極パターン２０ａに、負極側外部電極５はソース電極パターン２１ｂに、出力電極７はドレイン電極パターン２０ｂにボンディングワイヤ２４を用いて接続される。
【００８７】
MOS FET下面に形成されたドレイン電極は、ドレイン電極パターン２０ａ、２０ｂに半田付け等により接続されている。MOS FET上面に形成されたソース電極は、ソース電極パターン２１ａ、２１ｂとボンディングワイヤにより接続され、MOS FET上面に形成されたゲート電極は、ゲート電極パターン２２ａ、２２ｂとボンディングワイヤにより接続される。正極側回路のソース電極パターン２１ａと負極側回路のドレイン電極パターン２０ｂはボンディングワイヤにより接続される。ゲート電極端子８ａ、８ｂはそれぞれゲート電極パターン２２ａ、２２ｂとボンディングワイヤにより接続される。ソース電極端子９ａ、９ｂはそれぞれソース電極パターン２１ａ、２１ｂにボンディングワイヤにより接続される。ドレイン電極端子１０ａ、１０ｂはそれぞれドレイン電極パターン２０ａ、２０ｂにボンディングワイヤにより接続される。
【００８８】
本実施の形態では、MOS FETを一列に配置することにより、電力用半導体装置の設計変更、製造工程変更が容易になり、かつ部材の標準化も容易となるため、低コストの製品を提供することができる。また、ソース電極パターン２１ａ及び２１ｂを電力用半導体装置の中央付近に近接配置している。このため、ソース電極パターン２１ａ、２１ｂの相互インダクタンスにより、主回路インダクタンスを低減することができる。また、正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極パターンとし、ゲート電極パターン２２ａをソース電極パターン２１ａに、ゲート電極パターン２２ｂをソース電極パターン２１ｂに、ほぼ平行かつ近距離に配置することにより、各MOS FETに流れる電流を均等化することができる。また、従来の電力用半導体装置の構造を用いているため、生産設備などはそのまま流用することができ、低コストの製品を提供することができる。
【００８９】
従って、従来の電力用半導体装置の構造を用いた場合でも、低コストであり、かつ主回路インダクタンスを低減し、さらに各MOS FETに流れる電流を均等化することができる。
【００９０】
以上、本発明の本実施の形態７では、絶縁基板上に形成された導体パターン及びボンディングワイヤを用いて回路配線を構成するという従来の構造を用いつつ、MOS FETを一列に配置し、さらに正極側回路及び負極側回路のソース電極パターンを電力用半導体装置の中央付近に近接配置し、さらに正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極パターンとし、正極側回路のゲート電極パターンを正極側内部電極に、負極側回路のゲート電極パターンを負極側内部電極に、ほぼ平行かつ近距離に配置している。このような構成にすることにより、従来の電力用半導体装置の構造を用いた場合でも、低コストであり、かつ主回路インダクタンスを低減し、さらに各MOS FETに流れる電流を均等化することができる。
【００９１】
【発明の効果】
以上のようにこの発明によれば、正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、前記複数の第１の半導体素子と、前記各第１の半導体素子の第１の面と接続する第１の金属ブロックと、前記複数の第２の半導体素子と、前記各第２の半導体素子の第１の面と接続する第２の金属ブロックと、前記各第１の半導体素子の第１の面と対向する第２の面及び前記各第２の半導体素子の第１の面と対向する第２の面及び前記第１の金属ブロック及び前記第２の金属ブロックに接続するリードフレームと、前記第１の金属ブロックの前記第１の半導体素子と反対側及び前記第２の金属ブロックの前記第２の半導体素子と反対側とに設けられた絶縁層と、前記各第１、第２の半導体素子及び前記第１、第２の金属ブロック及び前記リードフレームを一体に覆う筐体と、を備え、前記第１、第２の金属ブロックは主電流が流れる主電極の一部を構成し、リードフレームは金属ブロックを除く主電極、半導体素子を制御するための制御用電極を含み、筐体内部において、リードフレームから構成される主電極及び制御用電極が、第１、第２の半導体素子及び第１および第２の金属ブロックへの接続部分を除き、ほぼ同一平面上に配置されることを特徴とする電力用半導体装置とした。これにより、１枚のリードフレーム及び２個の金属ブロック及び複数の半導体素子により、電力用半導体装置を構成しているため、部品点数が非常に少なく、低コストの製品を提供することができる。また、金属ブロックを除く主電極及び制御用電極がすべて１枚のリードフレーム上に配置されているため、リードフレーム上のすべての接続部を１工程で半導体素子及び金属ブロックに接続でき、さらに低コストで製造が容易な製品を提供できる。
【００９２】
また、前記リードフレームから構成される主電極は、一端が第１の半導体素子の第２面と接続され他端が第２の金属ブロックに接続される又はさらに前記出力電極となる正極側内部電極と、一端が第２の半導体素子の第２面と接続され他端が直流電源の負極と接続される前記負極側外部電極となる負極側内部電極とを含み、前記リードフレーム上の制御用電極は、正極側回路の複数の第１の半導体素子のゲート配線をひとつにまとめている第１のゲート電極端子と、負極側回路の複数の第２の半導体素子のゲート配線をひとつにまとめている第２のゲート電極端子を含み、第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、ほぼ平行かつ近距離に配置したことを特徴とした。これにより例えば、正極側回路の複数の半導体素子のゲート配線を一つにまとめてゲート電極端子とし、負極側回路の複数の半導体素子のゲート配線を一つにまとめてゲート電極端子とし、正側のゲート電極端子を正極側内部電極に、負側のゲート電極端子を負極側内部電極に対してほぼ平行、かつ近距離に配置している。これは各半導体素子に流れる電流のアンバランスを解消してスイッチング損失を均等化させる。
【００９３】
また、前記リードフレームから構成される主電極は、一端が第１の半導体素子の第２面と接続され他端が第２の金属ブロックに接続される又はさらに前記出力電極となる正極側内部電極と、一端が第２の半導体素子の第２面と接続され他端が直流電源の負極と接続される前記負極側外部電極となる負極側内部電極とを含み、正極側内部電極と負極側内部電極を半導体装置の中央付近で近接配置したことを特徴とする。これにより例えば、正極側内部電極と負極側内部電極を半導体装置の中央付近に近接配置させている。このような構成にすることで、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することが可能となる。
【００９４】
また、複数の第１の半導体素子と複数の第２の半導体素子がそれぞれに並列接続され主電流の流れる方向に直線上に配置されており、正極側内部電極及び第１のゲート電極端子は、第１の半導体素子の一方の端付近から他方の端付近までの間に、第１の半導体素子に沿って形成され、負極側内部電極及び第２のゲート電極端子は、第２の半導体素子の一方の端付近から他方の端付近までの間に、第２の半導体素子に沿って形成されていることを特徴とする。これにより、金属ブロック上に複数の半導体素子を１方向に配置しているため、例えば、半導体素子数を変更しても、電力用半導体装置の設計変更、製造工程変更が最小限に抑えることができ、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
【００９５】
また、電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする。これにより、最大電流密度が高くなることなく、負極側内部電極と正極側電極の占める領域を小さくできるため、半導体装置をより小型化することができる。
【００９６】
また、正極側内部電極と負極側内部電極を積層して、正極側内部電極と負極側内部電極を近接対向させたことを特徴とする。これにより、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。
【００９７】
また、正極側内部電極と負極側内部電極を９０度に近い角度で同方向に折り曲ることにより、正極側内部電極と負極側内部電極を近接対向させたことを特徴とする。これにより、正極側内部電極と負極側内部電極は対向面積が増大するため、主回路インダクタンスをさらに低減することが可能となる。
【００９８】
また、少なくとも半導体素子、電気的接続を行う各種電極を構成するリードフレーム、これらの半導体素子とリードフレームを一体に覆う筐体を備え、正極側外部電極と交流側に接続される出力電極との間に半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に半導体素子を含む負極側回路からなる対アーム構造の電力用半導体装置であって、リードフレームから構成され筐体外部に突出する外部電極端子が、筐体の特定の一面とそれに対向する面に配置されており、前記筐体の特定の一面及びそれに対向する面に対して平行、かつ前記２つの面の中間に位置する仮想線に対して、非対称に配置される前記外部電極端子を備えたことを特徴とする電力用半導体装置とした。これにより、外部電極端子の配置が仮想線に対して対称であれば、電力用半導体装置を複数並べる際に外部電極端子同士の位置が重なるため各装置を離す必要があるが、本願では外部電極端子同士の位置が重ならないため、距離をつめて配置することができる。
【００９９】
また、半導体素子と、この半導体素子の第１の面と接続する金属ブロックと、前記半導体素子の第１の面と対向する第２の面及び金属ブロックに接続するリードフレームと、前記金属ブロックの半導体素子と反対側とに設けられた絶縁層と、前記半導体素子、金属ブロック及びリードフレームを一体に覆う筐体と、を備え、前記金属ブロックは主電流が流れる主電極の一部を構成し、前記リードフレームは、前記金属ブロック以外の主電極、半導体素子を制御するための制御用電極及び補助端子を含み、この補助端子は少なくとも前記金属ブロック又は主電極又は制御用電極のいずれか一つに接続されて、筐体外部に殆ど突出しないことを特徴とする電力用半導体装置とした。これにより、補助端子により金属ブロック、主電極、制御用電極を十分に保持することができるため、製造工程においてリードフレームを保持しての金属ブロックの搬送が可能になり、半導体装置の取り扱いが容易になる。
【０１００】
また、前記正極側回路は、前記第１の半導体素子と、前記第１の半導体素子の第１の面と接続する第１の金属ブロックと、前記第１の半導体素子の第１の面と対向する第２の面及び前記第１の金属ブロックに接続する第１のリードフレームと、前記第１の金属ブロックの前記第１の半導体素子と反対側に設けられた第１の絶縁層と、前記第１の半導体素子、前記第１の金属ブロック及び前記第１のリードフレームを一体に覆う第１の筐体と、を備え、前記負極側回路は前記第２の半導体素子と、前記第２の半導体素子の第１の面と接続する第２の金属ブロックと、前記第２の半導体素子の第１の面と対向する第２の面及び前記第２の金属ブロックに接続する第２のリードフレームと、前記第２の金属ブロックの前記第２の半導体素子と反対側に設けられた第２の絶縁層と、前記第２の半導体素子、前記第２の金属ブロック及び前記第２のリードフレームを一体に覆う第２の筐体と、を備え、正極側回路と負極側回路が個別に一体成形されたことを特徴とする電力用半導体装置とした。これにより、トランスファーモールド成形における外形寸法が小さくできるため、モールド用金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。
【０１０１】
また、正極側回路と負極側回路がそれぞれ同一の構造を有するモジュールから構成されることを特徴とする。これにより、１回路モジュールからどちらの回路も構成可能にすることにより、部品点数が非常に少なく、低コストの製品を提供できる。また、正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。
【０１０２】
また、正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、前記複数の第１の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第１の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第１の絶縁基板と、前記複数の第２の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第２の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第２の絶縁基板と、前記各第１、第２の半導体素子、前記第１、第２の絶縁基板およびボンディングワイヤを覆う筐体と、を備え、第１の絶縁基板上のゲート電極パターンは複数の第１の半導体素子のゲート配線を１つにまとめており、第２の絶縁基板上のゲート電極パターンは複数の第２の半導体素子のゲート配線を１つにまとめており、第１の絶縁基板上のソース電極パターンとゲート電極パターンをほぼ平行かつ近距離に配置し、第２の絶縁基板上のソース電極パターンとゲート電極パターンをほぼ平行かつ近距離に配置したことを特徴とする電力用半導体装置とした。これにより、半導体パターンが形成された絶縁基板を用いる従来の電力用半導体装置の構造を用いた場合でも、各半導体素子に流れる電流のアンバランスを解消してスイッチング損失を均等化することができる。
【０１０３】
また、複数の第１の半導体素子と複数の第２の半導体素子がそれぞれ並列接続され主電流の流れる方向に直線状に配置されており、正極側回路のソース電極パターン及びゲート電極パターンは、第１の半導体素子の一方の端付近から他方の端付近までの間に、第１の半導体素子に沿って形成され、負極側回路のソース電極パターン及びゲート電極パターンは、第２の半導体素子の一方の端付近から他方の端付近までの間に、第２の半導体素子に沿って形成されていることを特徴とする。これにより、金属ブロック上に半導体素子を１方向に配置しているため、例えば、半導体素子数を変更しても、電力用半導体装置の設計変更、製造工程変更が最小限に抑えることができ、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
【０１０４】
また、前記正極側内部電極及び前記負極側内部電極に対して、金属板を近接対向して配置したことを特徴とする。これにより、スイッチング時に発生する磁束を打ち消す方向に、金属板に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属板を磁束密度の強い箇所に配置するほど効果があるため、金属板をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。
【図面の簡単な説明】
【図１】 本発明による実施の形態１の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図２】 図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【図３】 図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図である。
【図４】 図１に示す内部構成を有する電力用半導体装置の等価回路を示した図である。
【図５】 図１に示す内部構成を有する電力用半導体装置の負極側回路を詳細に示した等価回路を示した図である。
【図６】 実施の形態１で示す電力用半導体装置を１ユニットとして複数ユニットを用いて構成される電力用半導体装置の外観平面図である。
【図７】 本発明による実施の形態２の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図８】 本発明による実施の形態３の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図９】 図８に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【図１０】 本発明による実施の形態４の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図１１】 図１０に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【図１２】 本発明による実施の形態５の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図１３】 図１２で示される１回路モジュールをトランスファーモールド成形した後、このモジュールを２個用いて正極側回路と負極側回路の２回路を構成したときの電力用半導体装置の外観斜視図である。
【図１４】 本発明による実施の形態６の電力用半導体装置の断面図を示す。
【図１５】 本発明による実施の形態７の電力用半導体装置の主要部の平面図を示す。
【図１６】 従来の電力用半導体装置の概略平面図である。
【図１７】 図１６に示された従来の電力用半導体装置の断面図である。
【符号の説明】
１ａ，ｂ 金属ブロック、２ 半導体素子(MOS FET)、３ 正極側外部電極、４正極側内部電極、５ 負極側外部電極、６ 負極側内部電極、７ 出力電極、８ａ，ｂ ゲート電極端子、９ａ，ｂ ソース電極端子、１０ａ，ｂ ドレイン電極端子、１１ モールド樹脂、１２ 筐体、１３ リードフレーム、１４ 補助端子、１５ 出力電極、１６ 出力電極、１７ 金属部材、２０ａ，ｂ ドレイン電極パターン、２１ａ，ｂ ソース電極パターン、２２ａ，ｂ ゲート電極パターン、２３ 絶縁基板、２４ ボンディングワイヤ、３０ 制御用電極、６０，６１，６２ 中心線、７０ 切断線。
【発明の属する技術分野】
本発明は電力変換装置に使用される電力用半導体装置に関するものである。
【０００２】
【従来の技術】
図１６に、例えば特開2001-274322号公報に開示された、従来の電力用半導体装置の概略平面図を示す。図１７は、図１６に示された電力用半導体装置の断面図である。図１６、図１７では半導体素子として、IGBTを使用しており、このIGBTと逆並列にダイオードが接続されている。図１６において、２０１はアルミナあるいは窒化アルミニウム等のセラミックスからなる絶縁材に対して、薄膜状でＣｕやＡｌからなる導体パターンが付設された絶縁基板、２０２は下面にコレクタ電極、上面にエミッタ電極が形成されているIGBT、２０３は上面にアノード電極、下面にカソード電極が形成されているダイオードである。IGBT２０２のコレクタ電極およびダイオード２０３のカソード電極は、絶縁基板２０１の表面側の導体パターンである正極側コレクタパターン２０９と負極側コレクタパターン２１０に、半田付け等により接続されている。
【０００３】
また、正極側コレクタパターン２０９上のIGBT２０２およびダイオード２０３と接続されるボンディングワイヤ２０４は、一端が負極側コレクタパターン２１０と接続されている。正極側コレクタパターン２０９には、正極側外部電極２０７が半田付け等により接続されている。負極側コレクタパターン２１０には、出力電極２０８が半田付け等により接続されている。２０５は、通電部材としてだけでなく、絶縁基板等のモジュール内部の各部材を固定するとともに、半導体素子で発生した熱を半導体装置の下面に伝達するベース板の機能を有する負極側導体であり、負極側コレクタパターン２１０上のIGBT２０２のエミッタ電極、ダイオード２０３のアノード電極とボンディングワイヤ２０４により接続されている。また、負極側導体２０５には、負極側外部電極２０６が半田付け等により接続されている。IGBT２０２には制御用のゲート配線が付設されるが、図では省略されている。
【０００４】
近年、MOS FETやIGBTのような電力用半導体素子の高性能化が進み、スイッチング速度の高速化、ON電圧の低減等が急速に進んでいる。主回路インダクタンスの低減は、スイッチング時のサージ電圧低減のために重要であり、また、並列接続される各半導体素子の寄生インダクタンスの均等化は、各半導体素子に流れる電流を均等化するために重要である。
【０００５】
【発明が解決しようとする課題】
上述したような従来の電力用半導体装置では、接続用の導体を平行平板状に配置することにより、主回路のインダクタンスを低減し、さらに半導体素子を対称に配置することにより、並列接続される各半導体素子の並列配線における寄生インダクタンスが均一になるようにしている。しかしながら、図１６、１７に示す従来例の場合は、正極側外部電極２０７、負極側外部電極２０６、出力電極２０８を個別に供給したうえで、半田付けなどで接続する必要があるため、部品点数が多く、工程も煩雑になるため、コスト高を招くという問題がある。さらに、上述した構造では、半導体素子が２並列の場合は考慮されているが、半導体素子を３並列、４並列といった多重並列を行う場合には、ゲート配線の引き回しが困難であり、各半導体素子に対する寄生インダクタンスを等しくするのは非常に難しい。
【０００６】
また、上述した構造のみならず、従来の電力用半導体装置では、配線にボンディングワイヤを用いることが多い。このため、大電流を制御する用途においては、ボンディングワイヤを通る時の抵抗損を小さくするために、ボンディングワイヤの断面積を大きくしたり、本数を増やす必要があり、生産性が阻害されていた。さらに、ボンディングワイヤは半導体素子の表面電極との接合界面で、温度サイクルにより剥離するという現象がある。これは半導体素子が線膨張率2.3×10-6のＳｉで構成され、その表面に線膨張率23×10-6のボンディングワイヤ(アルミワイヤ)が接合されており、接合界面の線膨張係数の差が大きいため、電力用半導体装置使用時の発熱により生じる熱応力で、例えば温度差が５０℃生じるような場合では、数百万サイクルで剥離していた。このため、電力用半導体装置の負荷状況で、半導体素子の温度変化が大きくなりすぎないように、放熱性に十分配慮する必要があり、コスト高をまねくという問題があった。
【０００７】
本発明は上記のような問題点を解決するためになされたものであり、ボンディングワイヤに起因する不具合を解消し、さらに、半導体素子の並列数に関わらず、必要かつ十分な電気的性能を得ることが可能であり、部品点数が少なく、製造工程も簡略な電力用半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、正極側外部電極と交流側に接続される出力電極との間に複数の第１の電力用半導体素子が並列接続された正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の電力用半導体素子が並列接続された負極側回路からなる電力用半導体装置であって、前記複数の第１の電力用半導体素子と、前記複数の第１の電力用半導体素子のそれぞれの第１の面と直流電源の正極に接続される前記正極側外部電極に接続する第１の金属ブロックと、前記複数の第２の電力用半導体素子と、前記出力電極と複数の第２の電力用半導体素子のそれぞれの第１の面と接続する第２の金属ブロックと、前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第１のゲート電極端子と、一端が前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が前記第２の金属ブロックに接続される正極側内部電極と、前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第２のゲート電極端子と、一端が前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が直流電源の負極に接続される前記負極側外部電極となる負極側内部電極と、前記正極側内部電極、負極側内部電極、複数の第１、第２の電力用半導体素子、第１、第２のそれぞれ金属ブロック、ゲート電極端子を覆う筐体と、を備え、前記正極側外部電極及び負極側外部電極側から入力される主電流が前記第１、第２のゲート電極端子の制御に従って前記複数の第１、第２の電力用半導体素子で電力変換されて前記出力電極から出力され、前記複数の第１、第２の電力用半導体素子がそれぞれ主電流の流れる方向に配置され、前記第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、それぞれ互いに対向するように横並びでかつ近距離に配置し、前記正極側内部電極と負極側内部電極を電力用半導体装置の中心で相互インダクタンスが発生するよう近づけて配置し、電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする電力用半導体装置にある。
【０００９】
また、正極側外部電極と交流側に接続される出力電極との間に複数の第１の電力用半導体素子が並列接続された正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の電力用半導体素子が並列接続された負極側回路からなる電力用半導体装置であって、前記複数の第１の電力用半導体素子と、前記複数の第１の電力用半導体素子のそれぞれの第１の面と直流電源の正極に接続される前記正極側外部電極に接続する第１の金属ブロックと、前記複数の第２の電力用半導体素子と、前記出力電極と複数の第２の電力用半導体素子のそれぞれの第１の面と接続する第２の金属ブロックと、前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第１のゲート電極端子と、一端が前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が前記第２の金属ブロックに接続される正極側内部電極と、前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第２のゲート電極端子と、一端が前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が直流電源の負極に接続される前記負極側外部電極となる負極側内部電極と、前記正極側内部電極、負極側内部電極、複数の第１、第２の電力用半導体素子、第１、第２のそれぞれ金属ブロック、ゲート電極端子を覆う筐体と、を備え、前記正極側外部電極及び負極側外部電極側から入力される主電流が前記第１、第２のゲート電極端子の制御に従って前記複数の第１、第２の電力用半導体素子で電力変換されて前記出力電極から出力され、前記複数の第１、第２の電力用半導体素子がそれぞれ主電流の流れる方向に配置され、前記第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、それぞれ互いに対向するように横並びでかつ近距離に配置し、前記正極側内部電極及び第１のゲート電極端子は、複数の第１の電力用半導体素子が配置されている区間に、複数の第１の電力用半導体素子に沿って形成され、負極側内部電極及び第２のゲート電極端子は、複数の第２の電力用半導体素子が配置されている区間に、複数の第２の電力用半導体素子に沿って形成され、電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする電力用半導体装置にある。
【００１８】
また、正極側内部電極及び負極側内部電極に対して、金属板を近接対向して配置したことを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明を各実施の形態にしたがって説明する。また、以下の例では電力用半導体素子としてMOS FETを用いた電力用半導体装置について説明するが、これに限定されるものではなく、例えばIGBTやパワートランジスタ等の他の電力用半導体素子を用いた電力用半導体装置においても同様に適用できる。
【００２３】
また、以下の例ではMOS FETが４並列の場合を示しているが、もちろん半導体素子数はこれに限定されるものではない。
【００２４】
実施の形態１．
図１は、本発明による実施の形態１の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。図１には説明のため、各MOS FETには記号が付してある。図２は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図を、図３は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図を示す。図４は、図１に示す内部構成を有する電力用半導体装置の等価回路である。図４において、図１の正極側外部電極３から出力電極７までを正極側回路、図１の出力電極７から負極側外部電極５までを負極側回路と称す。以下、これらの図を用いて説明する。
【００２５】
図１において１３はＣｕ等からなるリードフレームであり、曲げ加工等によりあらかじめ所定の形状に成形されている。また、リードフレーム上の斜線部分は、電力用半導体装置において、主電流が流れる主電極の一部とMOS FETを制御するための制御用電極を構成する部分を示している(後述する実施の形態２乃至５の場合も同様である)。１ａ、１ｂはＣｕ等からなる金属ブロックであり、通電部材として主電極を構成するだけではなく、MOS FETで発生した熱を半導体装置下面に伝達するベース板としての機能も有している。また、金属ブロック１ａ、１ｂには、半導体素子及びリードフレーム上の接続部が半田等を用いて接続されるが、半田による接続の信頼性を確保するために、金属ブロック上には部分的にＡｕメッキ等が施される。このため、Ａｕメッキが施されてある金属ブロックを、正極側回路と負極側回路のどちらでも使用できるように、半導体素子２及びリードフレーム１３上の接続部を、金属ブロック上に配置することが好ましい。
【００２６】
２は半導体素子(MOS FET)であり、その下面にはドレイン電極(図示せず)が、上面にはソース電極(図示せず)とゲート電極(図示せず)が形成されており、このドレイン電極が、金属ブロック１ａ、１ｂに半田付け等で接続されている。４は主電流が流れる正極側内部電極、６は主電流が流れる負極側内部電極である。正極側内部電極４は一端がMOS FET上面のソース電極に半田付け等で接続されており、他端は金属ブロック１ｂに接続されている。本実施の形態では、正極側内部電極の一端は金属ブロックに接続されているが、さらに交流側に接続する出力電極としてもよい。また、負極側内部電極６は一端はMOS FET上面のソース電極に半田付け等で接続されており、他端は負極側外部電極５を備えている。この負極側外部電極は直流電源(図示せず)の負極側に接続される。
【００２７】
３は正極側外部電極であり、一端は金属ブロック１ａに半田付け等で接続されており、他端は直流電源の正極側に接続される。７は出力電極であり、一端は金属ブロック１ｂに半田付け等により接続されており、他端は交流側に接続される。８ａ、８ｂはゲート電極端子であり、MOS FET上面に形成されているゲート電極に半田付け等により接続される。９ａ、９ｂは制御用のソース電極端子であり、それぞれ正極側内部電極４、負極側内部電極６と一体化されている。１０ａ、１０ｂは制御用のドレイン電極端子であり、それぞれ正極側外部電極３、出力電極７と一体構成としている。制御用のドレイン電極端子は駆動回路(図示せず)等で用いない場合は、もちろん配置しなくても構わない。１４は補助端子であり、金属ブロック１ａ，１ｂに接続されることによりリードフレーム１３と金属ブロック１ａ，１ｂを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるように配置されている。
【００２８】
図２は、図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ断面図を示している。図２に示すように、上記のように内部配線を終えた後に、全体をトランスファーモールド成形によりモールド樹脂１１で封止一体化する。図３に、図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図を示す。図３に示すように、筐体１２の外部へのリードフレーム突出部を、分離加工し、所定の形状に成形することにより、外部の直流電源と接続される正極側外部電極３と負極側外部電極５、及び外部の交流側負荷と接続される出力電極７、及び外部の駆動回路と接続される制御用電極３０を構成している。
【００２９】
本実施の形態では、図２に示すように、モールド樹脂１１が金属ブロック１ａ、１ｂの裏面(図面下側)に回りこむことにより、金属ブロックと筐体１２裏面が絶縁分離された構成としている。筐体裏面に金属ブロックが露出している構成の場合は、モールド工程後に例えばセラミック基板やシリコーンシートのような絶縁層を取り付けるか、ヒートシンクへの固定時に上記筐体裏面から露出した金属ブロックとヒートシンクの間に上記絶縁層を挟み込んでも構わない。セラミックス基板を用いる場合は樹脂に対して熱伝導率が大きいため、熱抵抗が小さくなり、シリコーンシートを用いる場合はコストが安くなる。
【００３０】
図１に示された構成は、図４のような等価回路になる。図４において、図１の正極側外部電極３から出力電極７までを正極側回路、出力電極７から負極側外部電極５までを負極側回路とする。この構造を対アーム構造とする。
【００３１】
本実施の形態では、上記に示すように、１枚のリードフレーム及び２個の金属ブロック及び複数のMOS FETにより、半導体装置を構成している。このような構成をとることにより、部品点数が非常に少なく、低コストの製品を提供することができる。
【００３２】
また、本実施の形態では、すべての配線からボンディングワイヤを省いているため、ボンディングワイヤを用いることに起因する不具合を回避できる。また、この例ではMOS FET上のゲート電極に対しても、リードフレーム上に設けたゲート電極端子を用いて接続しているが、ボンディングワイヤを用いて接続してもよい。これはゲート電極部分は温度上昇が小さくボンディングワイヤの剥離が問題とならないためである。また同様な理由から、ソース電極端子、ドレイン電極端子への接続にボンディングワイヤを用いてもよい。
【００３３】
ところで、上記のように構成された電力用半導体装置においては、半導体素子のスイッチング時に、電流変化率と主回路インダクタンスに比例したサージ電圧が発生する。サージ電圧を抑制するには、スイッチング速度を遅くして電流変化率を下げるか、主回路インダクタンスを低くする必要がある。しかし、スイッチング速度を遅くするとスイッチング損失が増大するため、通常はサージ電圧を抑制するために主回路インダクタンスを低減する方法がとられている。
【００３４】
また、各半導体素子を流れる電流のアンバランスが大きくなると、素子のスイッチング損失にばらつきが生じるため、熱サイクルに対する信頼性や短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子の破壊に至る場合がある。このように各半導体素子を流れる電流のアンバランスは、電力用半導体装置の性能に大きな影響を与える重要な要因である。そのため、通常は、並列接続される各半導体素子に均等に電流が流れるようにするために、各半導体素子の並列配線における寄生インダクタンスを均等化する方法がとられている。
【００３５】
従来の電力用半導体装置では、主回路のインダクタンスを低減するために、接続用の導体を平行平板状に配置し、また、並列接続される各半導体素子の並列配線における寄生インダクタンスを等しくするために、半導体素子を対称に配置するという手法が一般的である。しかし、接続用の導体を平行平板状に配置する手法では上述したように、配線構造が複雑になりやすくなる。このため、半導体装置を構成する部品点数が増加し、製造工程も煩雑になるため、コスト高になってしまう。さらに、半導体素子を３並列、４並列といった多重並列を行う場合には、半導体素子を対称配置することは困難であり、並列配線における寄生インダクタンスを等しくするのは非常に難しい。
【００３６】
本実施の形態では、MOS FETは金属ブロック１ａ，１ｂ上に一列に配置されている。また、金属ブロックを除く主電極(３，４，５，６，７)、及び制御用電極３０、及び補助端子１４がすべて１枚のリードフレーム１３上に配置されている。また、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させている。また、正極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ａとし、負極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ａを正極側内部電極４に、ゲート電極端子８ｂを負極側内部電極６に対してほぼ平行、かつ近距離に配置している。
【００３７】
また、本実施の形態では、MOS FETを金属ブロック１ａ，１ｂ上に一方向に配置することにより、例えば半導体装置の電流容量の変更に伴い、MOS FETの素子数が変更になった場合でも、MOS FETの並び方向に金属ブロック１ａ，１ｂ、リードフレーム１３寸法を伸縮するだけで対応可能である。また、例えばMOS FETの並列数を４並列から３並列に変更する場合、各金属ブロック上に接続されるMOS FETを１つ減らすだけで、金属ブロックやリードフレームは４並列のものをそのまま使用することも可能であり、設計変更、製造工程の変更を必要最小限に抑えることができる。よってMOS FETを金属ブロック上に一方向に配置することにより、半導体装置の設計変更、製造工程変更が容易であり、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
【００３８】
また、本実施の形態では、金属ブロックを除く主電極、及び制御用電極、及び補助端子がすべて１枚のリードフレーム上に配置されている。よって、リードフレーム上のすべての接続部を、金属ブロック及び半導体素子に１工程で半田付け等で接続することができる。このため製造工程も簡素化できるため、さらに低コストの製品を提供することができる。
【００３９】
また、本実施の形態では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させている。このような構成にすることで、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することが可能となる。
【００４０】
また、本実施の形態では、正極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ａとし、負極側回路の複数のMOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ａを正極側内部電極４に、ゲート電極端子８ｂを負極側内部電極６に対してほぼ平行、かつ近距離に配置している。これは各MOS FETに流れる電流のアンバランスを解消してスイッチング損失を均等化させるためである。
【００４１】
ここで、並列接続されたMOS FETに流れる電流を均等化するための従来の手法について説明すると、MOS FETを並列接続した場合、各MOS FETに流れる電流がアンバランスになり、スイッチング損失にばらつきが生じるのは、ゲート−ソース間電圧がばらつくことが主な要因の一つである。従来の手法では、ゲート配線を主電流の流れる主電極の影響を受けないように、主電極と近接する位置では主電極と垂直に近い角度で交差するように配置することにより、各MOS FETのゲート電位を均一にしている。そのうえで、各MOS FETの並列配線における寄生インダクタンスを均等化してソース電位のばらつきを抑えることにより、並列接続されたMOS FETのゲート−ソース間電圧を均一にしていた。
【００４２】
しかし、寄生インダクタンスを均等化しようとすると配線構造が複雑になるため、部品点数が多く、製造工程も煩雑になる問題がある。さらに、半導体素子を３並列、４並列といった多重並列を行う場合には、各半導体素子に対する寄生インダクタンスを等しくするのは非常に難しいという問題もある。
【００４３】
そこで上記課題を解決するために、本実施の形態では、並列接続される各MOS FETのゲート電位に、ソース電位と同様のばらつきを持たせることによってゲート−ソース間電圧を均一にし、スイッチング損失を均等化するという手法を用いた。以下、この原理について、負極側回路に関して説明するが、正極側回路についても同様である。
【００４４】
図５は、本実施の形態の等価回路を示したものであり、負極側回路を詳細に示したものである(正極側回路はダイオード(Diode)で省略している)。各々のMOS FET間には配線インピーダンスが存在するが、本実施の形態では、主電流が流れる方向とMOS FETの並列接続方向を同方向としているため、負極側内部電極６のインピーダンスによって、各MOS FET間のソース電位にはばらつきが発生する。負極側内部電極はＣｕ等からなる低抵抗成分のリードフレームで構成しているため、インピーダンスの主成分はインダクタンス成分となり、スイッチング時に電流が急激に変化すると、負極側内部電極のインダクタンスによって、下記(１)式に示す電位差が発生する。Vs1〜Vs4はそれぞれ順にMOS FET1〜4のソース電位を、Id1〜Id4はMOS FET1〜4のドレイン電流を、Lsは負極側内部電極のインダクタンスを示す。
【００４５】
【数１】
これは、スイッチング時の各々のMOS FETのソース電位が変動することを表しており、ターンオン時は、Vs1＞Vs2＞Vs3＞Vs4となり、ターンオフ時は、Vs1＜Vs2＜Vs3＜Vs4となる。MOS FET1〜4のゲート−ソース間電圧をVgs1〜Vgs4とし、ここで仮に各MOS FETのゲート電位に変動がないとすると、ゲート−ソース間電圧にばらつきが発生し、ターンオン時にはVgs1＜Vgs2＜Vgs3＜Vgs4、ターンオフ時にはVgs1＞Vgs2＞Vgs3＞Vgs4となり、スイッチング時に電流アンバランスが発生することになる。
【００４７】
各MOS FETに電流アンバランスが存在すると、スイッチング損失にアンバランスが発生するため、全ての素子の能力を最大限に使用することができなくなるばかりではなく、熱サイクルに対する信頼性や、短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子の破壊に至る場合がある。上記課題を解決し、スイッチング損失を均一化させるには、各々のMOS FETに印加されるゲート−ソース間電圧を均一にする必要がある。
【００４８】
本実施の形態では、負極側回路の各MOS FETのゲート配線を一つにまとめてゲート電極端子８ｂとし、ゲート電極端子８ｂを負極側内部電極６とほぼ平行に、かつ近距離に配置することにより、ゲート電極端子と負極側内部電極との相互インダクタンスを大きくしている。そのため、スイッチング時に負極側内部電極のインダクタンスによる電位差が発生すると、ゲート電極端子８ｂにも同方向の電位差が発生し、負極側回路の各MOS FETのゲート−ソース間電圧を均等化することが可能となる。よって、各MOS FETのスイッチング損失も均等化される。なお、本実施の形態ではゲート電極端子を各MOS FETからみて主電流が流れる負極側内部電極と反対方向に配置しているが、ゲート電極端子と負極側内部電極をMOS FETからみて同方向に配置することにより、ゲート電極端子と負極側内部電極をより近接配置したり、更にはこれらを積層すれば、スイッチング損失の更なる均等化が可能となる。
【００４９】
以上のことから、本実施の形態では正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極端子とし、ゲート電極端子８ａを正極側内部電極に、ゲート電極端子８ｂを負極側内部電極に、ほぼ平行かつ近距離に配置することにより、各半導体素子に流れる電流を均等化することができる。
【００５０】
また、本実施の形態では、制御用電極のソース電極端子９ａ，９ｂをMOS FET4付近から取り出している。このような構造にすることで、電力用半導体装置に、負荷短絡時やアーム短絡時等の異常電流が流れた時の過電流抑制効果を得ることができる。例えば、正極側外部電極３から出力電極７を通って負荷に電流が流れている時に、負荷短絡が起きた場合について説明する。負荷短絡が発生すると、MOS FETに流れる電流は急増し、場合によっては、定格の数倍程度の電流が流れることになる。本実施の形態では、MOS FETに流れる電流が急増すると、正極側内部電極４のインピーダンスによって上記(１)式に示される誘導起電圧が発生し、Vs1＞Vs2＞Vs3＞Vs4となる。その結果、各MOS FETはゲート−ソース間電圧が低くなり、MOS FETのインピーダンスは上昇する。以上より、本実施の形態では、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。
【００５１】
また、図１に示すように、本実施の形態では、筐体１２の外部に突出している部分の制御用電極３０(ゲート電極端子、ソース電極端子、ドレイン電極端子)を中心線６０に対して非対称に配置している。図６に、例えば３相モータ駆動のために、本実施の形態で示す半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置の外観平面図を示す。制御用電極３０の配置が中心線６０に対して対称であれば、各ユニット間の距離を制御用電極の平坦部長さ１０１の２倍以上離す必要がある。しかし、本実施の形態では制御用電極の平坦部長さ分だけ離せばよいため、各ユニットを中心線６０と同方向にずらすことなく、距離をつめて配置することができる。以上により、本実施の形態で示す電力用半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置を小型化することができる。
【００５２】
また、本実施の形態では、正極側回路と負極側回路のソース電極端子９ａ，９ｂは、それぞれ正極側内部電極４、負極側内部電極６と一体化しており、ドレイン電極端子１０ａ，１０ｂは、それぞれ正極側外部電極３、出力電極７と一体構成としている。制御用電極３０であるソース電極端子とドレイン電極端子を他の電極と一体化したことにより、これらの端子の接続工程が省略できるため、製造工程が簡略になる。また、リードフレーム上に補助端子１４を配置して、補助端子を金属ブロックに接続することにより、リードフレームに金属ブロックを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるようにも配置されている。このような構成にすることにより、製造工程において、リードフレームを保持して金属ブロックごと搬送することが可能となるため、半導体装置の取り扱いが容易になる。また、トランスファーモールド成形後に筐体１２外部に突出する補助端子は、筐体付近で切断することにより、筐体外部に突出しないようにすることが好ましい。
【００５３】
また、本実施の形態では、リードフレームは１枚で構成されているため、筐体外部に突出する外部電極もほぼ同一平面上に配置されている。そのため、この平面を基準としてすべての外部電極を一度に所定の形状に曲げ成形でき、曲げ成形に用いる金型等も簡略になるため、さらに低コストの製品を提供することができる。
【００５４】
以上本発明の実施の形態１の電力用半導体装置の効果をまとめると、１枚のリードフレーム及び２個の金属ブロック及び複数のMOS FETにより、半導体装置を構成している。このため、部品点数が非常に少なく、低コストの製品を提供することができる。また、すべての配線もしくは主電極からボンディングワイヤを省くことにより、ボンディングワイヤを用いることに起因する不具合を回避することができる。また、MOS FETを金属ブロック上に一列に配置することにより、電力用半導体装置の設計変更、製造工程変更が容易になり、かつ部材の標準化も容易となるため、さらに低コストの製品を提供することができる。
【００５５】
また、金属ブロックを除く主電極、及び制御用電極、及び補助端子がすべて１枚のリードフレーム上に配置されている。よって、リードフレーム上のすべての接続部を、金属ブロック及び半導体素子に１工程で半田付け等で接続することがき、製造工程が簡素化できるため、さらに低コストの製品を提供することができる。また、正極側内部電極と負極側内部電極を電力用半導体装置の中央付近に近接配置している。このため、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することができる。また、正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極端子とし、ゲート電極端子８ａを正極側内部電極に、ゲート電極端子８ｂを負極側内部電極に、ほぼ平行かつ近距離に配置することにより、各半導体素子に流れる電流を均等化することができる。
【００５６】
また、制御用電極であるソース電極端子をMOS FET4付近から取り出している。このような構造にすることで、外部指令や特別なセンサを設けることなく、負荷短絡やアーム短絡時の短絡電流値を抑制することが可能となる。また、制御用電極(ゲート電極端子、ソース電極端子、ドレイン電極端子)を中心線６０に対して非対称に配置している。これにより、本実施の形態の電力用半導体装置を１ユニットとして、複数ユニットを用いて構成される電力用半導体装置を小型化することができる。また、筐体１２の外部に突出している部分の正極側回路と負極側回路のソース電極端子は、それぞれ正極側内部電極、負極側内部電極と一体化しており、ドレイン電極端子は、それぞれ正極側外部電極、出力電極と一体構成としている。これにより、これらの端子の接続工程が省略できるため、製造工程が簡略になる。
【００５７】
また、リードフレーム上に補助端子を配置して、補助端子を金属ブロックに接続することにより、リードフレームに金属ブロックを機械的に十分な強度で固定している。また、補助端子は、リードフレーム上に配置されている主電極と制御用電極を十分な強度で保持できるようにも配置されている。このような構成にすることにより、製造工程において、リードフレームを保持して金属ブロックごと搬送することが可能となるため、半導体装置の取り扱いが容易になる。また、リードフレームは１枚で構成されているため、筐体外部に突出する外部電極もほぼ同一平面上に配置されている。そのため、この平面を基準としてすべての外部電極を一度に所定の形状に曲げ成形でき、曲げ成形に用いる金型等も簡略になるため、さらに低コストの製品を提供することができる。
【００５８】
実施の形態２．
上記実施の形態１では、正極側内部電極４と負極側内部電極６の幅は一定としているが、電流が流れる方向にこれらの電極幅が広くなるように、電極幅に傾斜を持たせてもよい。
【００５９】
図７は、本発明による実施の形態２の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。図７において、実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。以下、本実施の形態について、負極側回路に関して説明するが、正極側回路についても同様である。
【００６０】
実施の形態１では、負極側内部電極の電極幅を一定としている。このため、実施の形態１の負極側内部電極６のMOS FET1付近の電流密度は、MOS FET4付近の電流密度よりも低く、MOS FET4付近の電流密度が負極側内部電極の最大電流密度となる。もちろん、負極側内部電極の形状・寸法は、過度の電流集中により電極自身が発熱しないように、電流密度を十分考慮して設計されている。
【００６１】
本実施の形態では、負極側内部電極６の厚みは実施の形態１と同じにした上で、電流が流れる方向に負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせている。具体的にはMOS FET4付近の負極側内部電極の幅は、実施の形態１の負極側内部電極と同等以上とし、MOS FET1付近の負極側内部電極の幅は、実施の形態１の場合の約１/4以上にすることにより、最大電流密度に関しては実施の形態１と同等となる。このような構成にすることで、最大電流密度が高くなることなく、負極側内部電極と正極側内部電極を、中心線６０と垂直方向に近づけることができるため、半導体装置をより小型化することができる。
【００６２】
すなわち、本発明の実施の形態２の電力用半導体装置によれば、正極側内部電極と負極側内部電極について、電流が流れる方向にこれらの電極幅が広くなるように、電極幅に傾斜を持たせている。このような構成にすることで、最大電流密度が高くなることなく、負極側内部電極と正極側電極の占める領域を小さくできるため、半導体装置をより小型化することができる。
【００６３】
実施の形態３．
実施の形態１では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させていたが、正極側内部電極と負極側内部電極を積層構造にしてもよい。
【００６４】
図８は、本発明による実施の形態３の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態(製造工程途中)を示す平面図である。図９は、図８に示す内部構成を有する電力用半導体装置の樹脂成形後(完成状態)のＡ−Ａ線に沿った断面図を示している。図８、図９において、実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。なお、図８は製造工程途中の状態のものを示し、図９は完成時のものを示す。
【００６５】
図８に示すように、正極側内部電極４の一端に出力電極１５を備えており、交流側と接続する端子は出力電極７及び出力電極１５の２端子となる。また、金属ブロック１ａと１ｂは実施の形態１と比較すると、あらかじめ離して配置されている。また、正極側内部電極が負極側内部電極よりも上部に配置されるように、例えば図に示すようにソース電極端子９ａと、正極側内部電極４を保持している補助端子１４の部分を曲げ整形することにより、正極側内部電極４を上部に持ち上げている。その後、図８の二点鎖線７０の部分を切断する。次に、正極側回路と負極側回路を、中心線６０と垂直方向に相対的に近づけることにより、正極側内部電極４を負極側内部電極６の上側に配置し、かつ負極側内部電極と近接対向させる。図９は、上述した手順で正極側回路と負極側回路を組み立て、トランスファーモールド成形した後の、図８のＡ−Ａ線に沿った断面に相当する部分を示す。このような構成にすることで、リードフレーム１３を１枚しか用いていないため部品点数が少なく低コストであるのにもかかわらず、正極側内部電極と負極側内部電極を近接対向させることができるため、主回路インダクタンスをさらに低減することが可能となる。また、本実施の形態では正極側内部電極が負極側内部電極の上部に配置されるように構成されているが、負極側内部電極が正極側内部電極の上部に配置されるような構成でももちろん構わない。
【００６６】
以上により、本実施の形態では、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。
【００６７】
すなわち、本発明の実施の形態３の電力用半導体装置によれば、正極側内部電極と負極側内部電極を積層構造にしている。このような構成にすることで、正極側内部電極と負極側内部電極を近接対向させることができるため、主回路インダクタンスをさらに低減することが可能となる。
【００６８】
実施の形態４．
実施の形態１では、正極側内部電極４と負極側内部電極６を半導体装置の中央付近に近接配置させていたが、正極側内部電極と負極側内部電極を９０度に近い角度で同方向にそれぞれ折り曲げて、近接対向させてもよい。
【００６９】
図１０は、本発明による実施の形態４の電力用半導体装置の内部構成を示すもので、リードフレーム１３上の各接続部を所定位置に接続した状態を示す平面図である。図１１は、図１０に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【００７０】
このような構成にすることで、正極側内部電極４と負極側内部電極６は対向面積が増大するため、相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。また、本実施の形態では正極側内部電極と負極側内部電極を上側に折り曲げているが、これらを下側に曲げても良い。このような構成にすることにより、半導体装置の高さ方向の寸法を抑えることができるため、半導体装置をより小型化できる。
【００７１】
以上により、本実施の形態では、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。
【００７２】
すなわち、本発明の実施の形態４の電力用半導体装置によれば、正極側内部電極と負極側内部電極を９０度に近い角度で同方向に折り曲げて、近接対向させている。このような構成にすることで、正極側内部電極と負極側内部電極は対向面積が増大するため、主回路インダクタンスをさらに低減することが可能となる。
【００７３】
実施の形態５．
実施の形態１では、正極側回路と負極側回路の２回路を一括してトランスファーモールド成形をしているが、正極側回路と負極側回路を個別にトランスファーモールド成形してもよい。図１２は、本発明による実施の形態５の電力用半導体装置の内部構成を示すもので、リードフレーム上の各接続部を所定位置に接続した状態の正極側回路及び負極側回路を示す平面図である。図１３は、図１２で示される正極側回路と負極側回路を個別にトランスファーモールド成形した後、これらの回路を用いて構成される半導体装置の外観斜視図である。実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。
【００７４】
図１２の(ａ)は負極側回路を、図１２の(ｂ)は正極側回路を示している。図１２の(ｂ)において、１６は交流側と接続する出力電極である。図１２の(ｂ)に示される正極側回路は、図１２(a)で示される負極側回路を図面で左右が反対になるように１８０度回転させた構造とし、正極側回路と負極側回路は同一モジュールから構成されている。もちろん、正極側回路と負極側回路が異なるモジュールで構成されていてもよいが、同一モジュールから構成されているほうが好ましいのは言うまでもない。以下、正極側回路と負極側回路のどちらの回路も構成することができるモジュールを１回路モジュールと称す。筐体１２の外部に突出する部分のゲート電極端子８ａ、ソース電極端子９ａ、ドレイン電極端子１０ａの各々の電極端子について、中心線６１に対称な位置に自身の電極端子及び他の２つの電極端子がこないように配置されている。ゲート電極端子８ｂ、ソース電極端子９ｂ、ドレイン電極端子１０ｂについても上記と同様である。
【００７５】
図１３は、正極側回路及び負極側回路が１回路モジュールから構成されており、１回路モジュールをトランスファーモールド成形した後、これらの回路を２個用いて構成される半導体装置の外観斜視図である。図１３に示すように交流側に接続する端子は出力電極７と出力電極１６の２端子になり、筐体１２の外部に突出する、正極側回路と負極側回路の制御用電極３０は中心線６２に対して、非対称に配置される。
【００７６】
上記のように、正極側回路と負極側回路を個別にトランスファーモールド成形することにより、トランスファーモールド成形における外形寸法が小さくできるため、モールド用金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。さらに、正極側回路と負極側回路を同一構造にして、１回路モジュールからどちらの回路も構成可能にすることにより、実施の形態１と同様に部品点数が非常に少なく、低コストの製品を提供できる。また、実施の形態１のように正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。
【００７７】
また、本実施の形態においては、１回路モジュールを負極側回路として用いた場合の負極側内部電極が、電流が流れる方向に幅が広くなるように、電極幅に傾斜を持たせることにより、実施の形態２と同様の効果を得ることができる。このとき、負極側内部電極の幅に傾斜を持たせるのと同様に、金属ブロックとトランスファーモールド成形により形成される筐体１２にも傾斜を持たせる必要がある。
【００７８】
さらに、本実施の形態においては、１回路モジュールを負極側回路として用いた場合の負極側内部電極を、９０度に近い角度折り曲げることにより、実施の形態４と同様の効果を得ることができる。このとき、負極側外部電極まで折り曲げないように、負極側外部電極の位置をずらすなどすることが好ましい。
【００７９】
以上、本発明の実施の形態５の電力用半導体装置によれば、正極側回路と負極側回路を個別にトランスファーモールド成形している。このような構成にすることで、トランスファーモールド成形における外形寸法が小さくできるため、金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。
【００８０】
また、正極側回路と負極側回路は同じ１回路モジュールから構成されている。このような構成にすることで、部品点数が非常に少なく、低コストの製品を提供できる。また、正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。
【００８１】
実施の形態６．
実施の形態１に示した電力用半導体装置では、半導体素子のスイッチング時に、正極側内部電極と負極側内部電極の間の磁束密度が非常に強くなる。そこで、本実施の形態では、正極側内部電極と負極側内部電極の上方に薄板状の金属部材すなわち金属板を配置している。図１４に、本発明による実施の形態６の電力用半導体装置の断面図を示す。図１４は、より具体的には、実施の形態１の電力用半導体装置において、正極側内部電極及び負極側内部電極の上方に薄板状の金属部材１７を配置したものである。
【００８２】
このような構成にすることにより、スイッチング時に発生する磁束を打ち消す方向に、金属部材に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属部材を磁束密度の強い箇所に配置する程効果があるため、金属部材をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。
【００８３】
また、本実施の形態は、実施の形態１に示した電力用半導体装置に限らず、主電流が流れる正極側内部電極と負極側内部電極がほぼ同一平面上に配置されており、これらに薄板状の金属部材を近接対向して配置することにより、同様な効果をえることができる。
【００８４】
以上、本発明の本実施の形態６では、正極側内部電極と負極側内部電極の上方に薄板状の金属部材を配置している。このような構成にすることにより、スイッチング時に発生する磁束を打ち消す方向に、金属部材に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属部材を磁束密度の強い箇所に配置するほど効果があるため、金属部材をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。
【００８５】
実施の形態７．
実施の形態１では、金属ブロック及びリードフレームを用いることにより回路配線を構成しているが、従来の構造のように絶縁基板上に形成された導体パターン及びボンディングワイヤを用いて回路配線を構成してもよい。図１５に、本発明による実施の形態７の電力用半導体装置の主要部の平面図を示す。実施の形態１で示した構造と同一あるいは相当するものには、同一符号を付して、その説明は省略する。
【００８６】
２３は絶縁基板であり、その表面には、正極側回路及び負極側回路のどちらでも構成できるような導体パターンが形成されている。２０ａ、２０ｂはドレイン電極パターンであり、２０ａは回路配線としては実施の形態１の金属ブロック１ａに相当し、２０ｂは金属ブロック１ｂに相当する。２１ａ、２１ｂはソース電極パターンであり、２１ａは回路配線としては実施の形態１の正極側内部電極４に相当し、２１ｂは負極側内部電極６に相当する。２２ａ、２２ｂはゲート電極パターンである。正極側外部電極３はドレイン電極パターン２０ａに、負極側外部電極５はソース電極パターン２１ｂに、出力電極７はドレイン電極パターン２０ｂにボンディングワイヤ２４を用いて接続される。
【００８７】
MOS FET下面に形成されたドレイン電極は、ドレイン電極パターン２０ａ、２０ｂに半田付け等により接続されている。MOS FET上面に形成されたソース電極は、ソース電極パターン２１ａ、２１ｂとボンディングワイヤにより接続され、MOS FET上面に形成されたゲート電極は、ゲート電極パターン２２ａ、２２ｂとボンディングワイヤにより接続される。正極側回路のソース電極パターン２１ａと負極側回路のドレイン電極パターン２０ｂはボンディングワイヤにより接続される。ゲート電極端子８ａ、８ｂはそれぞれゲート電極パターン２２ａ、２２ｂとボンディングワイヤにより接続される。ソース電極端子９ａ、９ｂはそれぞれソース電極パターン２１ａ、２１ｂにボンディングワイヤにより接続される。ドレイン電極端子１０ａ、１０ｂはそれぞれドレイン電極パターン２０ａ、２０ｂにボンディングワイヤにより接続される。
【００８８】
本実施の形態では、MOS FETを一列に配置することにより、電力用半導体装置の設計変更、製造工程変更が容易になり、かつ部材の標準化も容易となるため、低コストの製品を提供することができる。また、ソース電極パターン２１ａ及び２１ｂを電力用半導体装置の中央付近に近接配置している。このため、ソース電極パターン２１ａ、２１ｂの相互インダクタンスにより、主回路インダクタンスを低減することができる。また、正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極パターンとし、ゲート電極パターン２２ａをソース電極パターン２１ａに、ゲート電極パターン２２ｂをソース電極パターン２１ｂに、ほぼ平行かつ近距離に配置することにより、各MOS FETに流れる電流を均等化することができる。また、従来の電力用半導体装置の構造を用いているため、生産設備などはそのまま流用することができ、低コストの製品を提供することができる。
【００８９】
従って、従来の電力用半導体装置の構造を用いた場合でも、低コストであり、かつ主回路インダクタンスを低減し、さらに各MOS FETに流れる電流を均等化することができる。
【００９０】
以上、本発明の本実施の形態７では、絶縁基板上に形成された導体パターン及びボンディングワイヤを用いて回路配線を構成するという従来の構造を用いつつ、MOS FETを一列に配置し、さらに正極側回路及び負極側回路のソース電極パターンを電力用半導体装置の中央付近に近接配置し、さらに正極側回路及び負極側回路のMOS FETのゲート配線を一つにまとめてゲート電極パターンとし、正極側回路のゲート電極パターンを正極側内部電極に、負極側回路のゲート電極パターンを負極側内部電極に、ほぼ平行かつ近距離に配置している。このような構成にすることにより、従来の電力用半導体装置の構造を用いた場合でも、低コストであり、かつ主回路インダクタンスを低減し、さらに各MOS FETに流れる電流を均等化することができる。
【００９１】
【発明の効果】
以上のようにこの発明によれば、正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、前記複数の第１の半導体素子と、前記各第１の半導体素子の第１の面と接続する第１の金属ブロックと、前記複数の第２の半導体素子と、前記各第２の半導体素子の第１の面と接続する第２の金属ブロックと、前記各第１の半導体素子の第１の面と対向する第２の面及び前記各第２の半導体素子の第１の面と対向する第２の面及び前記第１の金属ブロック及び前記第２の金属ブロックに接続するリードフレームと、前記第１の金属ブロックの前記第１の半導体素子と反対側及び前記第２の金属ブロックの前記第２の半導体素子と反対側とに設けられた絶縁層と、前記各第１、第２の半導体素子及び前記第１、第２の金属ブロック及び前記リードフレームを一体に覆う筐体と、を備え、前記第１、第２の金属ブロックは主電流が流れる主電極の一部を構成し、リードフレームは金属ブロックを除く主電極、半導体素子を制御するための制御用電極を含み、筐体内部において、リードフレームから構成される主電極及び制御用電極が、第１、第２の半導体素子及び第１および第２の金属ブロックへの接続部分を除き、ほぼ同一平面上に配置されることを特徴とする電力用半導体装置とした。これにより、１枚のリードフレーム及び２個の金属ブロック及び複数の半導体素子により、電力用半導体装置を構成しているため、部品点数が非常に少なく、低コストの製品を提供することができる。また、金属ブロックを除く主電極及び制御用電極がすべて１枚のリードフレーム上に配置されているため、リードフレーム上のすべての接続部を１工程で半導体素子及び金属ブロックに接続でき、さらに低コストで製造が容易な製品を提供できる。
【００９２】
また、前記リードフレームから構成される主電極は、一端が第１の半導体素子の第２面と接続され他端が第２の金属ブロックに接続される又はさらに前記出力電極となる正極側内部電極と、一端が第２の半導体素子の第２面と接続され他端が直流電源の負極と接続される前記負極側外部電極となる負極側内部電極とを含み、前記リードフレーム上の制御用電極は、正極側回路の複数の第１の半導体素子のゲート配線をひとつにまとめている第１のゲート電極端子と、負極側回路の複数の第２の半導体素子のゲート配線をひとつにまとめている第２のゲート電極端子を含み、第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、ほぼ平行かつ近距離に配置したことを特徴とした。これにより例えば、正極側回路の複数の半導体素子のゲート配線を一つにまとめてゲート電極端子とし、負極側回路の複数の半導体素子のゲート配線を一つにまとめてゲート電極端子とし、正側のゲート電極端子を正極側内部電極に、負側のゲート電極端子を負極側内部電極に対してほぼ平行、かつ近距離に配置している。これは各半導体素子に流れる電流のアンバランスを解消してスイッチング損失を均等化させる。
【００９３】
また、前記リードフレームから構成される主電極は、一端が第１の半導体素子の第２面と接続され他端が第２の金属ブロックに接続される又はさらに前記出力電極となる正極側内部電極と、一端が第２の半導体素子の第２面と接続され他端が直流電源の負極と接続される前記負極側外部電極となる負極側内部電極とを含み、正極側内部電極と負極側内部電極を半導体装置の中央付近で近接配置したことを特徴とする。これにより例えば、正極側内部電極と負極側内部電極を半導体装置の中央付近に近接配置させている。このような構成にすることで、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスを低減することが可能となる。
【００９４】
また、複数の第１の半導体素子と複数の第２の半導体素子がそれぞれに並列接続され主電流の流れる方向に直線上に配置されており、正極側内部電極及び第１のゲート電極端子は、第１の半導体素子の一方の端付近から他方の端付近までの間に、第１の半導体素子に沿って形成され、負極側内部電極及び第２のゲート電極端子は、第２の半導体素子の一方の端付近から他方の端付近までの間に、第２の半導体素子に沿って形成されていることを特徴とする。これにより、金属ブロック上に複数の半導体素子を１方向に配置しているため、例えば、半導体素子数を変更しても、電力用半導体装置の設計変更、製造工程変更が最小限に抑えることができ、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
【００９５】
また、電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする。これにより、最大電流密度が高くなることなく、負極側内部電極と正極側電極の占める領域を小さくできるため、半導体装置をより小型化することができる。
【００９６】
また、正極側内部電極と負極側内部電極を積層して、正極側内部電極と負極側内部電極を近接対向させたことを特徴とする。これにより、正極側内部電極と負極側内部電極の相互インダクタンスにより、主回路インダクタンスをさらに低減することが可能となる。
【００９７】
また、正極側内部電極と負極側内部電極を９０度に近い角度で同方向に折り曲ることにより、正極側内部電極と負極側内部電極を近接対向させたことを特徴とする。これにより、正極側内部電極と負極側内部電極は対向面積が増大するため、主回路インダクタンスをさらに低減することが可能となる。
【００９８】
また、少なくとも半導体素子、電気的接続を行う各種電極を構成するリードフレーム、これらの半導体素子とリードフレームを一体に覆う筐体を備え、正極側外部電極と交流側に接続される出力電極との間に半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に半導体素子を含む負極側回路からなる対アーム構造の電力用半導体装置であって、リードフレームから構成され筐体外部に突出する外部電極端子が、筐体の特定の一面とそれに対向する面に配置されており、前記筐体の特定の一面及びそれに対向する面に対して平行、かつ前記２つの面の中間に位置する仮想線に対して、非対称に配置される前記外部電極端子を備えたことを特徴とする電力用半導体装置とした。これにより、外部電極端子の配置が仮想線に対して対称であれば、電力用半導体装置を複数並べる際に外部電極端子同士の位置が重なるため各装置を離す必要があるが、本願では外部電極端子同士の位置が重ならないため、距離をつめて配置することができる。
【００９９】
また、半導体素子と、この半導体素子の第１の面と接続する金属ブロックと、前記半導体素子の第１の面と対向する第２の面及び金属ブロックに接続するリードフレームと、前記金属ブロックの半導体素子と反対側とに設けられた絶縁層と、前記半導体素子、金属ブロック及びリードフレームを一体に覆う筐体と、を備え、前記金属ブロックは主電流が流れる主電極の一部を構成し、前記リードフレームは、前記金属ブロック以外の主電極、半導体素子を制御するための制御用電極及び補助端子を含み、この補助端子は少なくとも前記金属ブロック又は主電極又は制御用電極のいずれか一つに接続されて、筐体外部に殆ど突出しないことを特徴とする電力用半導体装置とした。これにより、補助端子により金属ブロック、主電極、制御用電極を十分に保持することができるため、製造工程においてリードフレームを保持しての金属ブロックの搬送が可能になり、半導体装置の取り扱いが容易になる。
【０１００】
また、前記正極側回路は、前記第１の半導体素子と、前記第１の半導体素子の第１の面と接続する第１の金属ブロックと、前記第１の半導体素子の第１の面と対向する第２の面及び前記第１の金属ブロックに接続する第１のリードフレームと、前記第１の金属ブロックの前記第１の半導体素子と反対側に設けられた第１の絶縁層と、前記第１の半導体素子、前記第１の金属ブロック及び前記第１のリードフレームを一体に覆う第１の筐体と、を備え、前記負極側回路は前記第２の半導体素子と、前記第２の半導体素子の第１の面と接続する第２の金属ブロックと、前記第２の半導体素子の第１の面と対向する第２の面及び前記第２の金属ブロックに接続する第２のリードフレームと、前記第２の金属ブロックの前記第２の半導体素子と反対側に設けられた第２の絶縁層と、前記第２の半導体素子、前記第２の金属ブロック及び前記第２のリードフレームを一体に覆う第２の筐体と、を備え、正極側回路と負極側回路が個別に一体成形されたことを特徴とする電力用半導体装置とした。これにより、トランスファーモールド成形における外形寸法が小さくできるため、モールド用金型も小型化でき、トランスファーモールド装置も大きな改造を行わずに対応できるため、設備投資を抑え、低コストの製品を提供できる。また、リードフレームを用いて金属ブロックごと搬送する際に、１枚のリードフレームにかかる重量が小さくできるので、リードフレームを用いた搬送が安定する。
【０１０１】
また、正極側回路と負極側回路がそれぞれ同一の構造を有するモジュールから構成されることを特徴とする。これにより、１回路モジュールからどちらの回路も構成可能にすることにより、部品点数が非常に少なく、低コストの製品を提供できる。また、正極側回路または負極側回路の一方に不良があれば、他方の良品の回路ごと不良にしてしまうことが回避でき、不良率が低減できるため、さらに低コストの製品を提供できる。
【０１０２】
また、正極側外部電極と交流側に接続される出力電極との間に複数の第１の半導体素子を含む正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の半導体素子を含む負極側回路からなる電力用半導体装置であって、前記複数の第１の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第１の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第１の絶縁基板と、前記複数の第２の半導体素子と、ボンディングワイヤおよび半田付けの少なくとも一方により前記各第２の半導体素子の電気的接続を行うソース、ドレインおよびゲートのそれぞれの電極パターンが形成された第２の絶縁基板と、前記各第１、第２の半導体素子、前記第１、第２の絶縁基板およびボンディングワイヤを覆う筐体と、を備え、第１の絶縁基板上のゲート電極パターンは複数の第１の半導体素子のゲート配線を１つにまとめており、第２の絶縁基板上のゲート電極パターンは複数の第２の半導体素子のゲート配線を１つにまとめており、第１の絶縁基板上のソース電極パターンとゲート電極パターンをほぼ平行かつ近距離に配置し、第２の絶縁基板上のソース電極パターンとゲート電極パターンをほぼ平行かつ近距離に配置したことを特徴とする電力用半導体装置とした。これにより、半導体パターンが形成された絶縁基板を用いる従来の電力用半導体装置の構造を用いた場合でも、各半導体素子に流れる電流のアンバランスを解消してスイッチング損失を均等化することができる。
【０１０３】
また、複数の第１の半導体素子と複数の第２の半導体素子がそれぞれ並列接続され主電流の流れる方向に直線状に配置されており、正極側回路のソース電極パターン及びゲート電極パターンは、第１の半導体素子の一方の端付近から他方の端付近までの間に、第１の半導体素子に沿って形成され、負極側回路のソース電極パターン及びゲート電極パターンは、第２の半導体素子の一方の端付近から他方の端付近までの間に、第２の半導体素子に沿って形成されていることを特徴とする。これにより、金属ブロック上に半導体素子を１方向に配置しているため、例えば、半導体素子数を変更しても、電力用半導体装置の設計変更、製造工程変更が最小限に抑えることができ、かつ部材の標準化も容易であるため、低コストの製品を提供することができる。
【０１０４】
また、前記正極側内部電極及び前記負極側内部電極に対して、金属板を近接対向して配置したことを特徴とする。これにより、スイッチング時に発生する磁束を打ち消す方向に、金属板に渦電流が流れるため、主回路インダクタンスを低減することが可能である。また、この主回路インダクタンスの低減効果は、金属板を磁束密度の強い箇所に配置するほど効果があるため、金属板をできるだけ正極側内部電極と負極側内部電極に近接対向して配置するのが好ましい。
【図面の簡単な説明】
【図１】 本発明による実施の形態１の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図２】 図１に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【図３】 図１に示す内部構成を有する電力用半導体装置の樹脂成形後の外観斜視図である。
【図４】 図１に示す内部構成を有する電力用半導体装置の等価回路を示した図である。
【図５】 図１に示す内部構成を有する電力用半導体装置の負極側回路を詳細に示した等価回路を示した図である。
【図６】 実施の形態１で示す電力用半導体装置を１ユニットとして複数ユニットを用いて構成される電力用半導体装置の外観平面図である。
【図７】 本発明による実施の形態２の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図８】 本発明による実施の形態３の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図９】 図８に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【図１０】 本発明による実施の形態４の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図１１】 図１０に示す内部構成を有する電力用半導体装置の樹脂成形後のＡ−Ａ線に沿った断面図である。
【図１２】 本発明による実施の形態５の電力用半導体装置の内部構成を示すものでリードフレーム上の各接続部を所定位置に接続した状態を示す平面図である。
【図１３】 図１２で示される１回路モジュールをトランスファーモールド成形した後、このモジュールを２個用いて正極側回路と負極側回路の２回路を構成したときの電力用半導体装置の外観斜視図である。
【図１４】 本発明による実施の形態６の電力用半導体装置の断面図を示す。
【図１５】 本発明による実施の形態７の電力用半導体装置の主要部の平面図を示す。
【図１６】 従来の電力用半導体装置の概略平面図である。
【図１７】 図１６に示された従来の電力用半導体装置の断面図である。
【符号の説明】
１ａ，ｂ 金属ブロック、２ 半導体素子(MOS FET)、３ 正極側外部電極、４正極側内部電極、５ 負極側外部電極、６ 負極側内部電極、７ 出力電極、８ａ，ｂ ゲート電極端子、９ａ，ｂ ソース電極端子、１０ａ，ｂ ドレイン電極端子、１１ モールド樹脂、１２ 筐体、１３ リードフレーム、１４ 補助端子、１５ 出力電極、１６ 出力電極、１７ 金属部材、２０ａ，ｂ ドレイン電極パターン、２１ａ，ｂ ソース電極パターン、２２ａ，ｂ ゲート電極パターン、２３ 絶縁基板、２４ ボンディングワイヤ、３０ 制御用電極、６０，６１，６２ 中心線、７０ 切断線。
Claims (3)
- 正極側外部電極と交流側に接続される出力電極との間に複数の第１の電力用半導体素子が並列接続された正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の電力用半導体素子が並列接続された負極側回路からなる電力用半導体装置であって、
前記複数の第１の電力用半導体素子と、
前記複数の第１の電力用半導体素子のそれぞれの第１の面と直流電源の正極に接続される前記正極側外部電極に接続する第１の金属ブロックと、
前記複数の第２の電力用半導体素子と、
前記出力電極と複数の第２の電力用半導体素子のそれぞれの第１の面と接続する第２の金属ブロックと、
前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第１のゲート電極端子と、
一端が前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が前記第２の金属ブロックに接続される正極側内部電極と、
前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第２のゲート電極端子と、
一端が前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が直流電源の負極に接続される前記負極側外部電極となる負極側内部電極と、
前記正極側内部電極、負極側内部電極、複数の第１、第２の電力用半導体素子、第１、第２のそれぞれ金属ブロック、ゲート電極端子を覆う筐体と、
を備え、
前記正極側外部電極及び負極側外部電極側から入力される主電流が前記第１、第２のゲート電極端子の制御に従って前記複数の第１、第２の電力用半導体素子で電力変換されて前記出力電極から出力され、
前記複数の第１、第２の電力用半導体素子がそれぞれ主電流の流れる方向に配置され、前記第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、それぞれ互いに対向するように横並びでかつ近距離に配置し、
前記正極側内部電極と負極側内部電極を電力用半導体装置の中心で相互インダクタンスが発生するよう近づけて配置し、
電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする電力用半導体装置。 - 正極側外部電極と交流側に接続される出力電極との間に複数の第１の電力用半導体素子が並列接続された正極側回路と、前記出力電極と負極側外部電極の間に複数の第２の電力用半導体素子が並列接続された負極側回路からなる電力用半導体装置であって、
前記複数の第１の電力用半導体素子と、
前記複数の第１の電力用半導体素子のそれぞれの第１の面と直流電源の正極に接続される前記正極側外部電極に接続する第１の金属ブロックと、
前記複数の第２の電力用半導体素子と、
前記出力電極と複数の第２の電力用半導体素子のそれぞれの第１の面と接続する第２の金属ブロックと、
前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第１のゲート電極端子と、
一端が前記複数の第１の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が前記第２の金属ブロックに接続される正極側内部電極と、
前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のゲート配線をひとまとめに接続する第２のゲート電極端子と、
一端が前記複数の第２の電力用半導体素子の第１の面と対向する第２の面のそれぞれと接続され他端が直流電源の負極に接続される前記負極側外部電極となる負極側内部電極と、
前記正極側内部電極、負極側内部電極、複数の第１、第２の電力用半導体素子、第１、第２のそれぞれ金属ブロック、ゲート電極端子を覆う筐体と、
を備え、
前記正極側外部電極及び負極側外部電極側から入力される主電流が前記第１、第２のゲート電極端子の制御に従って前記複数の第１、第２の電力用半導体素子で電力変換されて前記出力電極から出力され、
前記複数の第１、第２の電力用半導体素子がそれぞれ主電流の流れる方向に配置され、前記第１のゲート電極端子と正極側内部電極、及び第２のゲート電極端子と負極側内部電極を、それぞれ互いに対向するように横並びでかつ近距離に配置し、
前記正極側内部電極及び第１のゲート電極端子は、複数の第１の電力用半導体素子が配置されている区間に、複数の第１の電力用半導体素子に沿って形成され、負極側内部電極及び第２のゲート電極端子は、複数の第２の電力用半導体素子が配置されている区間に、複数の第２の電力用半導体素子に沿って形成され、
電流が流れる方向に、正極側内部電極と負極側内部電極の幅が広くなるように、電極幅に傾斜を持たせたことを特徴とする電力用半導体装置。 - 正極側内部電極及び負極側内部電極に対して、金属板を近接対向して配置したことを特徴とする請求項１又は２に記載の電力用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002178464A JP4220731B2 (ja) | 2002-06-19 | 2002-06-19 | 電力用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002178464A JP4220731B2 (ja) | 2002-06-19 | 2002-06-19 | 電力用半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005142408A Division JP2005252305A (ja) | 2005-05-16 | 2005-05-16 | 電力用半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004022960A JP2004022960A (ja) | 2004-01-22 |
| JP2004022960A5 JP2004022960A5 (ja) | 2005-10-06 |
| JP4220731B2 true JP4220731B2 (ja) | 2009-02-04 |
Family
ID=31176178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002178464A Expired - Fee Related JP4220731B2 (ja) | 2002-06-19 | 2002-06-19 | 電力用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4220731B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4517901B2 (ja) * | 2005-03-14 | 2010-08-04 | 三菱電機株式会社 | 電力用半導体モジュールおよびその駆動回路 |
| JP4884121B2 (ja) * | 2006-08-02 | 2012-02-29 | 三菱電機株式会社 | 電力制御用半導体装置 |
| JP4580997B2 (ja) * | 2008-03-11 | 2010-11-17 | 日立オートモティブシステムズ株式会社 | 電力変換装置 |
| DE102010063274B3 (de) * | 2010-12-16 | 2012-01-26 | Semikron Elektronik Gmbh & Co. Kg | Vorrichtung zur Ansteuerung eines Leistungshalbleiterschalters über eine Gleichtaktdrossel |
| WO2013171996A1 (ja) | 2012-05-16 | 2013-11-21 | パナソニック株式会社 | 電力用半導体モジュール |
| JP5914867B2 (ja) | 2012-06-01 | 2016-05-11 | パナソニックＩｐマネジメント株式会社 | パワー半導体装置 |
| JP6148830B2 (ja) * | 2012-07-19 | 2017-06-14 | ローム株式会社 | パワーモジュール半導体装置 |
| JP2014056920A (ja) | 2012-09-12 | 2014-03-27 | Calsonic Kansei Corp | 半導体装置 |
| JP5763026B2 (ja) * | 2012-09-24 | 2015-08-12 | 株式会社東芝 | 半導体装置 |
| JP2015006118A (ja) * | 2013-06-24 | 2015-01-08 | 株式会社デンソー | 車両用回転電機 |
| JP2015006116A (ja) * | 2013-06-24 | 2015-01-08 | 株式会社デンソー | 車両用回転電機 |
| US10263612B2 (en) | 2013-11-20 | 2019-04-16 | Rohm Co., Ltd. | Switching device and electronic circuit |
| DE102014202030A1 (de) | 2014-02-05 | 2015-08-06 | Robert Bosch Gmbh | Gleichrichterschaltung, elektronisches Bauelement, Generator und Verfahren zum Betreiben einer Gleichrichterschaltung |
| JP2015173595A (ja) * | 2015-06-02 | 2015-10-01 | 株式会社東芝 | 半導体装置 |
| WO2018142863A1 (ja) | 2017-02-06 | 2018-08-09 | 富士電機株式会社 | 半導体モジュール、電気自動車、及びパワーコントロールユニット |
| JP6969501B2 (ja) * | 2018-05-28 | 2021-11-24 | 株式会社デンソー | 半導体装置 |
| FR3082369B1 (fr) * | 2018-06-08 | 2021-02-19 | Valeo Equip Electr Moteur | Circuit electrique, bras de commutation et convertisseur de tension |
| EP3654373B1 (en) * | 2018-11-19 | 2021-01-06 | Infineon Technologies AG | Multi-chip-package |
| JP7422636B2 (ja) * | 2020-09-29 | 2024-01-26 | 三菱電機株式会社 | 半導体装置の製造方法および半導体装置 |
-
2002
- 2002-06-19 JP JP2002178464A patent/JP4220731B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004022960A (ja) | 2004-01-22 |
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Legal Events
| Date | Code | Title | Description |
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| A521 | Request for written amendment filed |
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|
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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