CN114175247A - 半导体电路装置 - Google Patents

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pad
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semiconductor chip
circuit device
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星保幸
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Fuji Electric Co Ltd
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Abstract

半导体芯片(10)的正面的电极焊盘(21a、21b、22、23a、23b)的布局在装配于绝缘基板(80)的所有的半导体芯片(10)中的至少一个半导体芯片(10)不同，存在两种以上的图案。以使将主半导体元件(11)彼此并联连接的布线(96)的长度尽可能变短的方式，或以使布线(96)的电阻成分或电抗成分在并联连接的多个半导体芯片(10)的相同种类的电极焊盘(21b)之间大致均匀的方式，或者以满足这两者的方式，确定装配于绝缘基板(80)的半导体芯片(10)的整体布局、以及半导体芯片(10)的正面的电极焊盘(21a、21b、22、23a、23b)的布局。由此，能够抑制在多个半导体芯片(10)分别制作而成的半导体装置(20)间的电流波形的振动。

Description

半导体电路装置
技术领域
本发明涉及一种半导体电路装置。
背景技术
以往，在逆变器装置、不间断电源装置(UPS：Uninterruptible Power Supply)、工作机械、产业用机器人、铁路系统、铁路车辆(电车)、混合动力车辆(HEV：Hybrid ElectricVehicle)以及电动汽车(BEV：Battery Electric Vehicle)中使用功率模块或智能功率模块(IPM：Intelligent Power Module)。
功率模块是指将包括功率半导体装置的多个电子部件和电子电路集成于同一绝缘基板而得的集成电路(IC：Integrated Circuit)。IPM是指将功率半导体装置与该功率半导体装置的驱动保护电路集成于同一绝缘基板而得的IC。功率半导体装置是指控制高电压和/或大电流而进行电力变换(将电压、电流、频率等物理量变换为其他物理量)或整流等的电力控制用的半导体装置。
在功率半导体装置中有例如双极型晶体管、IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field EffectTransistor：具备由金属-氧化膜-半导体这三层结构构成的绝缘栅的MOS型场效应晶体管)等多个种类，它们根据用途而分开使用。
例如，与MOSFET相比，虽然双极型晶体管或IGBT的电流密度高且能够大电流化，但是不能高速地进行开关。具体而言，对于双极型晶体管而言，几kHz左右的开关频率下的使用是极限，对于IGBT而言，几十kHz左右的开关频率下的使用是极限。另一方面，与双极型晶体管或IGBT相比，虽然MOSFET的电流密度低且难以大电流化，但是能够进行几MHz左右为止的高速开关动作。
作为功率半导体装置的构成材料而使用硅(Si)。在市场上对兼具大电流和高速性的功率半导体装置的要求强烈，IGBT和MOSFET致力于其改良，现在开发进展到几乎接近材料极限的程度。因此，从功率半导体装置的观点出发，正在讨论代替硅的半导体材料，碳化硅(SiC)作为能够制作(制造)低导通电压、高速特性、高温特性优良的下一代的功率半导体装置的半导体材料而受到关注。
碳化硅是化学性非常稳定的半导体材料，带隙宽为3eV，即使在高温下也能够作为半导体而极其稳定地使用。另外，由于碳化硅的最大电场强度也比硅大1位数以上，因此期待作为能够使导通电阻充分地减小的半导体材料。不仅碳化硅具有这样的碳化硅的优点，带隙比硅的带隙宽的所有的半导体(以下，设为宽带隙半导体)也同样地具有这样的碳化硅的优点。
另外，伴随着大电流化，与将功率半导体装置的元件结构设为沿着半导体芯片的正面而形成有沟道(反转层)的平面栅极结构的情况相比，将所述功率半导体装置的元件结构设为沿着栅极沟槽的侧壁在与半导体芯片的正面正交的方向上形成有沟道的沟槽栅极结构的情况在成本方面是有利的。其理由是由于沟槽栅极结构能够增加每单位面积的单位单元(元件的构成单位)密度，所以能够增加每单位面积的电流密度。
与使每单位面积的电流密度增加相应地，与单位单元的占有体积对应的温度上升率变高，因此为了实现放电效率的提高与可靠性的稳定化而需要双面冷却结构。进而，提出一种通过采用高功能结构从而使可靠性提高的功率半导体装置，该高功能结构在与进行功率半导体装置的主动作的主半导体元件相同的半导体芯片上配置电流感测部、温度感测部以及过电压保护部等高功能部作为用于保护、控制该主半导体元件的电路部。
以将制作有功率半导体装置的多个半导体芯片集成于绝缘基板而成的IPM且该功率半导体装置在同一半导体芯片具备主半导体元件、电流感测部以及温度感测部的情况为例，对现有的半导体电路装置的结构进行说明。图21是示意性地示出从绝缘基板的正面侧观察现有的半导体电路装置的布局的俯视图。图22是示意性地示出现有的半导体电路装置的结构的截面图。在图22中示出图21的半导体电路装置200的截面结构。
图21、图22所示的现有的半导体电路装置200具备半导体芯片210、绝缘基板220、印刷基板230以及外部电极用端子228a、228b。绝缘基板220在绝缘板221的两个主面分别接合有铜(Cu)板222和散热板223。在绝缘基板220的铜板222上装配有多个半导体芯片210。在半导体芯片210制作有作为主半导体元件的纵型MOSFET、以及作为高功能部的电流感测部和温度感测部。
所有的半导体芯片210是相同的构成，并且以相同的布局在正面具备多个电极焊盘。半导体芯片210的正面的电极焊盘是主半导体元件的电极焊盘(源极焊盘211a和栅极焊盘211b)、电流感测部的电极焊盘(以下，设为OC焊盘)212、以及温度感测部的电极焊盘(阳极焊盘213a和阴极焊盘213b)，背面的电极焊盘是主半导体元件和电流感测部的漏极焊盘(未图示)。
从绝缘基板220的正面(铜板222侧的主面)观察半导体芯片210的正面的电极焊盘而得的布局在装配于绝缘基板220的所有(在此为四个)的半导体芯片210中相同。例如，栅极焊盘211b、OC焊盘212、阳极焊盘213a以及阴极焊盘213b沿大致矩形的平面形状的半导体芯片210的一边而排列为一列。源极焊盘211a覆盖半导体芯片210的大半个正面，与其他所有的电极焊盘211b、212、213a、213b对置。
多个半导体芯片210被配置为等间隔地排列为一列。从绝缘基板220的正面观察，在多个半导体芯片210排列的一个方向上，以按照半导体芯片210的个数的量规则地反复配置由多个电极焊盘形成在一个半导体芯片210的正面的相同的金属图案的方式，使所有的半导体芯片210的朝向统一。在各半导体芯片210，在源极焊盘211a经由焊料层225而接合有多个植入引脚(导电柱)226。
在各半导体芯片210，在栅极焊盘211b、OC焊盘212、阳极焊盘213a以及阴极焊盘213b分别接合有彼此不同的植入引脚(导电柱)227。植入引脚226、227贯通与半导体芯片210的正面对置的印刷基板230，与在印刷基板230的相对于半导体芯片210侧而形成在相反侧的主面的预定的电极焊盘直接接合或者经由电路图案(未图示)电连接。
例如，所有的半导体芯片210的各源极焊盘211a经由植入引脚226与印刷基板230的一个源极焊盘231a电连接。半导体芯片210的栅极焊盘211b、OC焊盘212、阳极焊盘213a以及阴极焊盘213b经由彼此不同的植入引脚227与印刷基板230的栅极焊盘231b、OC焊盘232、阳极焊盘233a以及阴极焊盘233b电连接。
印刷基板230的源极焊盘231a在印刷基板230中配置在例如与所有的半导体芯片210的各源极焊盘211a对置的位置。印刷基板230的栅极焊盘231b、OC焊盘232、阳极焊盘233a以及阴极焊盘233b配置在每个装配于绝缘基板220的半导体芯片210，并且在印刷基板230，配置在例如与自身所连接的半导体芯片210对置的位置。
在图21中，将源极焊盘211a、231a、栅极焊盘211b、231b、OC焊盘212、232、阳极焊盘213a、233a以及阴极焊盘213b、233b分别图示为标注为S、G、OC、A以及K的矩形。另外，为了明确半导体芯片210的配置，在半导体芯片210的上侧示出配置有印刷基板230的源极焊盘231a的部分，在半导体芯片210的下侧示出配置有除源极焊盘231a以外的电极焊盘的部分。
印刷基板230的栅极焊盘231b彼此经由布线234而电连接。多个半导体芯片210的正面的源极焊盘211a通过植入引脚226与印刷基板230的源极焊盘231a电连接，背面的漏极焊盘与后述的绝缘基板220的铜板222接合，从而使在多个半导体芯片210分别制作而成的半导体装置的主半导体元件(MOSFET)并联连接。
外部电极用端子228a的一端与绝缘基板220的正面的铜板222接合。半导体芯片210的背面的电极焊盘经由焊料层224与绝缘基板220的正面的铜板222接合，并且经由铜板222与外部电极用端子228a电连接。外部电极用端子228b的一端与印刷基板230的电路图案(未图示)接合。外部电极用端子228a、228b的另一端从后述的密封材料229向外侧突出。
绝缘基板220、半导体芯片210、植入引脚226、227、印刷基板230以及外部电极用端子228a、228b被密封材料229密封。绝缘基板220的散热板223经由导热膏与冷却器(未图示)接合。在半导体电路装置200动作时，将在半导体芯片210和/或印刷基板230的电路图案产生的热量从绝缘基板220向冷却器传导而进行散热，半导体芯片210和/或印刷基板230被冷却。符号235是控制高功能部的控制部。
作为现有的半导体电路装置而提出如下半导体模块，该半导体模块在绝缘基板以排列为一列的方式装配有多个半导体芯片，并使在这些多个半导体芯片制作而成的半导体装置并联连接(例如，参照下述专利文献1、专利文献2。)。在下述专利文献1中公开了使在以碳化硅为半导体材料的多个半导体芯片分别制作而成的MOSFET经由植入引脚而并联连接。在下述专利文献2中公开了在各半导体芯片分别设置有多个电极焊盘。
现有技术文献
专利文献
专利文献1：日本特开2017-005094号公报
专利文献2：国际公开第2015/093169号
发明内容
技术问题
然而，在现有的半导体电路装置200(参照图21、22)中，若伴随着大电流化而增加并联连接的主半导体元件(MOSFET)的个数，则装配于绝缘基板220的半导体芯片210的个数增加。由此，绝缘基板220的装配面积(表面积)变大，用于将在排列为一列的多个半导体芯片210分别制作而成的MOSFET并联连接的布线234的引绕的长度变长。
因此，并联连接的主半导体元件的个数越增加，则布线234的电阻(R：Resistance)成分和/或电抗(L：Reactance)越受到不良影响，针对在各半导体芯片210制作而成的每个MOSFET，栅极电压Vg的电压波形143振动，栅极阈值电压Vth偏差。由此，针对每个该MOSFET，关断时的漏极-源极间电压Vds的电压波形的上升沿变得不同。
由于针对在各半导体芯片10制作而成的每个MOSFET，关断时的漏极-源极间电压Vds的电压波形的上升沿变得不同，所以半导体电路装置200的关断时的漏极-源极间电压Vds的电压波形142变得容易振动。由此，半导体电路装置200关断时的漏极-源极间电流Ids的电流波形141也变得容易振动(参照后述的图20)。
在使用碳化硅作为半导体材料的情况下，由于MOSFET还能够进行高速开关动作，所以更容易受到布线234的不良影响，在各半导体芯片210制作而成的每个MOSFET关断时的漏极-源极间电压Vds的电压波形142的上升沿的偏差进一步变大。因此，半导体电路装置200的漏极-源极间电流Ids的电流波形141的振动也进一步变大。
因此，为了抑制半导体电路装置200的漏极-源极间电流Ids的电流波形141的振动，需要外部电路，有半导体电路装置200的大型化和/或成本增加的可能。另外，由于半导体电路装置200的漏极-源极间电流Ids的电流波形141振动，所以半导体电路装置200进行误动作，在最坏的情况下导致破坏等，半导体电路装置200的可靠性降低。
本发明为了消除上述现有技术导致的课题，其目的在于，提供一种将在多个半导体芯片分别制作而成的半导体装置并联连接的半导体电路装置，所述半导体电路装置能够抑制电流波形的振动。
技术方案
为了解决上述问题并实现本发明的目的，本发明的半导体电路装置具备半导体芯片、电极焊盘、第一基板以及金属部件，并且具备如下特征。所述半导体芯片由带隙比硅的带隙宽的半导体构成。在所述半导体芯片设置有多个半导体元件。多个所述电极焊盘在所述半导体芯片的正面彼此分离地设置，并且分别与不同的所述半导体元件电连接。在所述第一基板接合有多个所述半导体芯片，多个所述半导体芯片彼此分离。
所述金属部件在多个所述半导体芯片之间，将与所述半导体元件的相同部分连接的所述电极焊盘彼此并联连接。多个所述半导体芯片中的至少一个所述半导体芯片的所述电极焊盘的布局与其余的所述半导体芯片的所述电极焊盘的布局不同。在经由所述金属部件而并联连接的所述电极焊盘之间的电阻成分均匀、或者电抗成分均匀、或者电阻成分和电抗成分都均匀的预定的布局中，设定所述半导体芯片的正面的所述电极焊盘的布局、以及所述第一基板之上的多个所述半导体芯片的布局。另外，本发明的半导体电路装置在上述的发明的基础上，其特征在于，通过在所述第一基板之上以均等的距离配置经由所述金属部件而并联连接的所述电极焊盘，从而使经由所述金属部件而并联连接的所述电极焊盘之间的电阻成分或电抗成分、或者这两者变得均匀。
另外，本发明的半导体电路装置在上述发明的基础上，其特征在于，所述金属部件是金属引线。
另外，本发明的半导体电路装置在上述发明的基础上，其特征在于，所述金属部件是引出所述电极焊盘的电位的端子引脚、以及形成在与多个所述半导体芯片的正面对置而配置的第二基板的金属布线。在多个所述半导体芯片之间，在分别与所述半导体元件的相同部分连接的所述电极焊盘分别接合有不同的所述端子引脚，该不同的所述端子引脚经由所述金属布线而连接。
另外，本发明的半导体电路装置在上述发明的基础上，其特征在于，所述半导体电路装置还具备电阻，该电阻形成在所述第二基板，并且与所述金属布线电连接。
另外，本发明的半导体电路装置在上述发明的基础上，其特征在于，在相同的所述电极焊盘接合有多个所述端子引脚。与相同的所述电极焊盘接合的多个所述端子引脚中的一部分所述端子引脚被附加电抗成分，所述电抗成分是将该一部分的局部折弯而形成。
根据上述发明，在半导体电路装置关断时，能够抑制在各半导体芯片制作而成的每个主半导体元件的栅极阈值电压的偏差，并且能够使半导体电路装置的栅极电压的电压波形不易振动。由此，能够在各半导体芯片的主半导体元件中使关断时的漏极-源极间电压的电压波形的上升沿大致相同，并且能够使半导体电路装置的漏极-源极间电压的电压波形不易振动。
技术效果
根据本发明的半导体电路装置，起到能够抑制将在多个半导体芯片分别制作而成的半导体装置并联连接的半导体电路装置关断时的电流波形的振动这样的效果。
附图说明
图1是示出从正面侧观察装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的布局的一例的俯视图。
图2是示出从正面侧观察装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的布局的一例的俯视图。
图3是示出从正面侧观察装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的布局的一例的俯视图。
图4是示出图1的有源区的截面结构的截面图。
图5是示出图1的有源区的截面结构的截面图。
图6是示意性地示出从绝缘基板的正面侧观察实施方式一的半导体电路装置的布局的一例的俯视图。
图7是示意性地示出从绝缘基板的正面侧观察实施方式一的半导体电路装置的布局的一例的俯视图。
图8是示意性地示出从绝缘基板的正面侧观察实施方式一的半导体电路装置的布局的一例的俯视图。
图9是示意性地示出实施方式一的半导体电路装置的结构的截面图。
图10是示出实施方式一的半导体电路装置的等效电路的电路图。
图11是示出装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的制造中途的状态的截面图。
图12是示出装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的制造中途的状态的截面图。
图13是示出装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的制造中途的状态的截面图。
图14是示出装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的制造中途的状态的截面图。
图15是示出装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的制造中途的状态的截面图。
图16是示出装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的制造中途的状态的截面图。
图17是示出从正面侧观察装配于实施方式二的半导体电路装置的绝缘基板的半导体芯片的布局的一例的俯视图。
图18是示出从正面侧观察装配于实施方式二的半导体电路装置的绝缘基板的半导体芯片的布局的一例的俯视图。
图19是示出实施例的关断时的电压波形和电流波形的特性图。
图20是示出现有例的关断时的电压波形和电流波形的特性图。
图21是示意性地示出从绝缘基板的正面侧观察现有的半导体电路装置的布局的俯视图。
图22是示意性地示出现有的半导体电路装置的结构的截面图。
符号说明
1 有源区
1a 主有效区
1b 主无效区
2 边缘终端区
10、10a、10b、10c 半导体芯片
11 主半导体元件
12 电流感测部
12a 感测有效区
12b 感测无效区
13 温度感测部
14 栅极焊盘部
15、94a、94a’、94b、94b’ 电阻
16 栅极电阻
17 源极布线
18 漏极布线
19 栅极布线
20 半导体装置
21a 源极焊盘(电极焊盘)
21b 栅极焊盘(电极焊盘)
22 OC焊盘(电极焊盘)
23a 阳极焊盘(电极焊盘)
23b 阴极焊盘(电极焊盘)
31 n+型起始基板
32 n-型漂移区
32a n-型区域
33a、33b n型电流扩散区
34a、34b p型基区
35a、35b n+型源区
36a、36b p++型接触区
37a、37b 沟槽
38a、38b 栅极绝缘膜
39a、39b 栅电极
40、75 层间绝缘膜
40a、40b、75a、75b 接触孔
41a、41b、41e NiSi膜
42a、42b、42e 第一TiN膜
43a、43b、43e 第一Ti膜
44a、44b、44e 第二TiN膜
45a、45b、45e 第二Ti膜
46a、46b、46e 阻挡金属
47a～47e 镀膜
48a～48e 端子引脚
49a～49c、49e 第一保护膜
50a～50c、50e 第二保护膜
51 漏电极
61a、61b、62a、62b、101、103 p+型区域
71 n-型碳化硅层
71a n-型碳化硅层的增加了厚度的部分
72 p型碳化硅层
73 p型多晶硅层
74 n型多晶硅层
80 绝缘基板
81 绝缘板
82 铜板
83 散热板
84、85 焊料层
86、86a、87 植入引脚
86’、87’ 引线
88a、88b 外部电极用端子
89 密封材料
90 印刷基板
91a 源极焊盘
91b、91b’ 栅极焊盘
92、92’ OC焊盘
93a、93a’ 阳极焊盘
93b、93b’ 阴极焊盘
95a、95a’、95b、95b’、96、96’ 布线
100 半导体电路装置
100a～100b 连接点
102、104 n型区域
GND 接地点
d1 p+型区域的深度
d2 彼此相邻的p+型区域间的距离
d3 n型区域的深度
t1 n-型碳化硅层的最开始层积在n+型起始基板上的厚度
t2 n-型碳化硅层的增加了厚度的部分的厚度
t3 p型碳化硅层的厚度
X 与半导体芯片的正面平行的方向(第一方向)
Y 与半导体芯片的正面平行且与第一方向正交的方向(第二方向)
Z 深度方向
具体实施方式
以下，参照附图，对本发明的半导体电路装置的优选实施方式进行详细说明。在本说明书和附图中，前缀有n或p的层或区域分别表示电子或空穴为多数载流子的层或区域。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下实施方式的说明和附图中，对同样的构成标记相同的符号，并省略重复的说明。
(实施方式一)
实施方式一的半导体电路装置是将带隙比硅(Si)的带隙宽的半导体(宽带隙半导体)用作半导体材料而构成的功率模块或IPM。针对实施方式一的半导体电路装置的结构，以例如使用碳化硅(SiC)作为宽带隙半导体的情况为例进行说明。图1～3是示出从正面侧观察装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片的布局的一例的俯视图。
首先，对装配于实施方式一的半导体电路装置100的绝缘基板(第一基板)80(参照后述的图8、9)的半导体芯片10的结构进行说明。对于图1～3所示的半导体芯片10(10a～10c)而言，正面的多个电极焊盘21a、21b、22、23a、23b的布局不同。在半导体芯片10制作出半导体装置20，该半导体装置20在有源区1具有主半导体元件11、以及用于保护、控制该主半导体元件11的一个以上的电路部。
主半导体元件11是进行半导体装置20的主动作的纵型MOSFET，由通过后述的源极焊盘21a彼此并联连接的多个单位单元(元件的功能单位)构成。主半导体元件11配置于有源区1的有效区域(以下，设为主有效区)1a。主有效区1a是在主半导体元件11导通时供主半导体元件11的主电流流通的区域。主有效区1a具有例如大致矩形的平面形状，并且占据有源区1的大半表面积。
用于保护、控制主半导体元件11的电路部是例如电流感测部12、温度感测部13、过电压保护部(未图示)以及运算电路部(未图示)等高功能部，并且配置于有源区1的主无效区1b。主无效区1b是不配置主半导体元件11的单位单元的区域，不作为主半导体元件11而起作用。主无效区1b具有例如大致矩形的平面形状，并且配置在主有效区1a与边缘终端区2之间。
边缘终端区2是有源区1与半导体芯片10的端部之间的区域，包围有源区1的周围，缓解半导体芯片10的正面侧的电场而保持耐压。在边缘终端区2配置有例如场限环(FLR：Field Limiting Ring)、结终端(JTE：Junction Termination Extension)结构等耐压结构(未图示)。耐压是指元件不引起误动作和/或破坏的极限的电压。
主半导体元件11的源极焊盘(电极焊盘)21a在主有效区1a配置在半导体芯片10的正面上。与其他电路部的电流能力相比，主半导体元件11的电流能力更大。因此，主半导体元件11的源极焊盘21a具有与主有效区1a大致相同的平面形状，覆盖主有效区1a的大致整个面。主半导体元件11的源极焊盘21a与除该源极焊盘21a以外的电极焊盘分离而配置。
除源极焊盘21a以外的电极焊盘在主无效区1b彼此分离地配置在半导体芯片10的正面上。除源极焊盘21a以外的电极焊盘是指主半导体元件11的栅极焊盘21b、电流感测部12的电极焊盘(OC焊盘(第二源极焊盘))22、温度感测部13的电极焊盘(阳极焊盘和阴极焊盘)23a、23b、过电压保护部的电极焊盘(以下，设为OV焊盘：未图示)、以及运算电路部的电极焊盘(未图示)等。
除源极焊盘21a以外的电极焊盘具有例如大致矩形的平面形状，具有与后述的端子引脚(金属部件)48b～48e和/或键合线(未图示)接合所需的表面积。除源极焊盘21a以外的电极焊盘的布局如后述那样地根据装配于绝缘基板80(参照图8、图9)的所有的半导体芯片10的整体布局而决定。除源极焊盘21a以外的电极焊盘可以沿例如主无效区1b与边缘终端区2之间的大致矩形的边界的一边而配置为一列(图1、图2)。
除源极焊盘21a以外的电极焊盘也可以配置为沿着两边的L形(图3)，所述两边共有主无效区1b与边缘终端区2之间的大致矩形的边界的一个顶点。主有效区1a和主无效区1b的各平面形状能够根据除源极焊盘21a以外的电极焊盘的布局而设定。在图1～图3中，将源极焊盘21a、栅极焊盘21b、OC焊盘22、阳极焊盘23a以及阴极焊盘23b分别图示为标注为S、G、OC、A以及K的矩形(在图6～图8中也相同)。
电流感测部12在与主半导体元件11相同的条件下动作，并且具有检测流过主半导体元件11的过电流(OC：Over Current)的功能。电流感测部12与主半导体元件11分离而配置。电流感测部12是以比主半导体元件11的单位单元的个数(例如一千个以上左右)少的个数(例如十个左右)的方式具备与主半导体元件11相同构成的单位单元的纵型MOSFET，并且表面积比主半导体元件11的表面积小。
电流感测部12的单位单元配置于半导体芯片10的被OC焊盘22覆盖的区域的一部分区域(以下，设为感测有效区：阴影部分)12a。电流感测部12的单位单元在与半导体芯片10的正面平行的方向上彼此相邻地配置。电流感测部12的单位单元彼此相邻的方向与例如主半导体元件11的单位单元彼此相邻的方向相同。电流感测部12的单位单元通过OC焊盘22而彼此并联连接。
另外，半导体芯片10的被OC焊盘22覆盖的区域中的除感测有效区12a以外的区域是不作为电流感测部12而起作用的感测无效区12b。在感测无效区12b不配置电流感测部12的单位单元。在主无效区1b的除感测有效区12a以外的区域的大致整个区域，后述的p型基区34b(参照图5)从感测有效区12a延伸到半导体芯片10的正面的表面区域。
温度感测部13具有利用二极管的温度特性来检测主半导体元件11的温度的功能。温度感测部13配置在阳极焊盘23a和阴极焊盘23b的正下方。温度感测部13可以是例如由设置在半导体芯片10的正面的层间绝缘膜40上的多晶硅(poly-Si)层构成的多晶硅二极管，也可以是通过形成于半导体芯片10的内部的p型区域与n型区域的pn结而形成的扩散二极管。
过电压保护部(未图示)是例如保护主半导体元件11不受浪涌等过电压(OV：OverVoltage)影响的二极管。电流感测部12、温度感测部13以及过电压保护部被运算电路部控制。基于电流感测部12、温度感测部13以及过电压保护部的输出信号来控制主半导体元件11。运算电路部由CMOS(Complementary MOS：互补型MOS)电路等多个半导体元件构成。
接着，对在半导体芯片10制作而成的半导体装置20的有源区1的截面结构进行说明。图4、图5是示出图1的有源区的截面结构的截面图。在图4中示出主有效区1a、感测有效区12a以及温度感测部13的截面结构(图1的切断线X1-X2、切断线X3-X4以及切断线Y1-Y2处的截面结构)。在图5中示出主有效区1a、感测无效区12b以及栅极焊盘部14的截面结构(图1的切断线X1-X2-X3和切断线Y2-Y3处的截面结构)。
虽然图4、图5仅示出在主有效区1a和感测有效区12a中各单位单元的一部分，但是主有效区1a和感测有效区12a的单位单元全部具有相同的结构。虽然在图4、图5中示出图1的有源区1的结构，但是图1～图3的有源区1的结构除半导体芯片10的正面的电极焊盘的布局不同以外全部是相同的结构。因此，图2、图3的主有效区1a、感测有效区12a、感测无效区12b、温度感测部13以及栅极焊盘部14也与图4、图5相同。
主半导体元件11是在主有效区1a中在半导体芯片10的正面侧具备MOS栅极(由金属-氧化膜-半导体的三层结构构成的绝缘栅极)的纵型MOSFET。在此，以主半导体元件11以及保护、控制主半导体元件11的电路部具有使用了销状的布线部件(植入引脚(导电柱)：后述的端子引脚48a～48e)的同一构成的布线结构的情况为例进行说明，但是也可以采用使用了引线(金属部件)的布线结构来代替销状的布线部件。
半导体芯片10在由碳化硅构成的n+型起始基板31的正面上依次外延生长出成为n-型漂移区32和p型基区34a的各碳化硅层71、72。将半导体芯片10的碳化硅层71侧的主面设为正面，将n+型起始基板31侧的主面设为背面。主半导体元件11在半导体芯片10的正面侧具有由p型基区34a、n+型源区35a、沟槽37a、栅极绝缘膜38a以及栅电极39a构成的常规的MOS栅极。
沟槽37a从半导体芯片10的正面(p型碳化硅层72的表面)沿深度方向Z贯通p型碳化硅层72而到达n-型碳化硅层71。沟槽37a可以配置为例如沿与半导体芯片10的正面平行的方向延伸的条状，也可以在从半导体芯片10的正面侧观察时配置为矩阵状。在图4、图5中示出例如在电极焊盘21b、23a、23b、22(参照图1)排列的第一方向X上条状地延伸的沟槽37a。
在沟槽37a的内部经由栅极绝缘膜38a而设置有栅电极39a。在彼此相邻的沟槽37a之间，在半导体芯片10的正面的表面区域分别选择性地设置有p型基区34a、n+型源区35a以及p++型接触区36a。n+型源区35a和p++型接触区36a在半导体芯片10的正面与p型基区34a之间，与p型基区34a接触而设置。
n+型源区35a在沟槽37a的侧壁，与栅极绝缘膜38a接触。p++型接触区36a比n+型源区35a更远离沟槽37a而设置。也可以不设置p++型接触区36a。在该情况下，代替p++型接触区36a，使p型基区34a到达半导体芯片10的正面，并且在与半导体芯片10的正面平行且与第一方向X正交的第二方向Y上与n+型源区35a接触。
在半导体芯片10的内部，在p型基区34a与n+型漏区(n+型起始基板31)之间，与p型基区34a和n+型起始基板31接触而设置有n-型漂移区32。也可以在p型基区34a与n-型漂移区32之间，与这些区域接触而设置有n型电流扩散区33a。n型电流扩散区33a是使载流子的扩展电阻减小的所谓的电流扩散层(Current Spreading Layer：CSL)。
另外，在半导体芯片10的内部，在比p型基区34a更接近n+型漏区的位置也可以设置有使施加于沟槽37a的底面的电场缓解的第一p+型区域61a、第二p+型区域62a。第一p+型区域61a与p型基区34a分离而设置，在深度方向Z上与沟槽37a的底面对置。第二p+型区域62a在彼此相邻的沟槽37a之间，与第一p+型区域61a和沟槽37a分离而设置并且与p型基区域34a接触。
层间绝缘膜40设置在半导体芯片10的整个正面，并且覆盖栅电极39a。主半导体元件11的所有的栅电极39a在省略图示的部分经由栅极流道(未图示)与栅极焊盘21b(参照图1)电连接。栅极流道在边缘终端区2(参照图1～图3)中经由层间绝缘膜40而设置在半导体芯片10的正面上，由包围有源区1的周围的栅极多晶硅层形成。
设置有在深度方向Z上贯通层间绝缘膜40而到达半导体芯片10的第一接触孔40a。在第一接触孔40a露出有主半导体元件11的n+型源区35a和p++型接触区36a。在第一接触孔40a的内部，仅在半导体芯片10的正面上设置有硅化镍(NiSi、Ni2Si或热稳定的NiSi2：以下，整体设为NiSi)膜41a。
NiSi膜41a在第一接触孔40a的内部与半导体芯片10欧姆接触，并且与n+型源区35a和p++型接触区36a电连接。在不设置p++型接触区36a的情况下，代替p++型接触区36a，使p型基区34a在第一接触孔40a露出，并且与NiSi膜41a电连接。
在主有效区1a中的层间绝缘膜40和NiSi膜41a的整个表面，沿层间绝缘膜40和NiSi膜41a的表面而设置有阻挡金属46a。阻挡金属46a具有防止阻挡金属46a的各金属膜间或隔着阻挡金属46a而对置的区域间的相互反应的功能。阻挡金属46a可以具有例如将第一氮化钛(TiN)膜42a、第一钛(Ti)膜43a、第二TiN膜44a以及第二Ti膜45a依次层积而成的层积结构。
第一TiN膜42a覆盖层间绝缘膜40的整个表面。第一TiN膜42a不设置在半导体芯片10的形成有NiSi膜41a的部分处的正面上。第一Ti膜43a设置在第一TiN膜42a和NiSi膜41a的表面。第二TiN膜44a设置在第一Ti膜43a的表面。第二Ti膜45a设置在第二TiN膜44a的表面。阻挡金属例如不设置在温度感测部13。
源极焊盘21a设置在第二Ti膜45a的整个表面，并且经由阻挡金属46a和NiSi膜41a而与n+型源区35a和p型基区34a电连接。源极焊盘21a可以是例如5μm左右的厚度的铝(Al)膜、铝-硅(Al-Si)膜或者铝-硅-铜(Al-Si-Cu)膜。源极焊盘21a、阻挡金属46a以及NiSi膜41a作为主半导体元件11的源电极而起作用。
在源极焊盘21a之上，经由镀膜47a和焊料层(未图示)而接合有端子引脚48a的一个端部。端子引脚48a的另一个端部与以与半导体芯片10的正面对置的方式配置的印刷基板(第二基板)90上的源极焊盘91a(参照图6～图9)直接接合，或者经由电路图案(未图示)而电连接。端子引脚48a的另一个端部向装配有半导体芯片10的壳体(未图示)的外侧露出，并且与外部装置(未图示)电连接。
端子引脚48a是具有预定直径的圆棒状(圆柱状)的布线部件。端子引脚48a以相对于半导体芯片10的正面大致垂直地竖立的状态焊接在镀膜47a。端子引脚48a是将源极焊盘21a的电位引出到外部的外部连接用端子，并且与外部的接地电位(最低电位)连接。源极焊盘21a的表面的除镀膜47a以外的部分被第一保护膜49a覆盖。镀膜47a与第一保护膜49a之间的边界被第二保护膜50a覆盖。
第一保护膜49a、第二保护膜50a是例如聚酰亚胺膜。漏电极51与半导体芯片10的整个背面(n+型起始基板31的背面)欧姆接触。在漏电极51上，利用例如依次层积Ti膜、镍(Ni)膜以及金(Au)膜而成的层积结构而设置有漏极焊盘(电极焊盘：未图示)。漏极焊盘被焊接在绝缘基板80的铜板82(参照图9)上，并且至少一部分经由该铜板82与冷却片(未图示)的基部接触。
通过如此地使端子引脚48a与半导体芯片10的正面的源极焊盘21a接合且使背面的漏极焊盘与绝缘基板80的铜板82接合，从而使半导体芯片10成为在两主面分别具备冷却结构的双面冷却结构。由半导体芯片10产生的热量经由与半导体芯片10的背面的漏极焊盘接合的铜板82从冷却片的片部散热，并且从接合了半导体芯片10的正面的端子引脚48a的印刷基板90散热。
电流感测部12具备与主半导体元件11的对应的各部相同构成的p型基区34b、n+型源区35b、p++型接触区36b、沟槽37b、栅极绝缘膜38b、栅电极39b以及层间绝缘膜40。电流感测部12的MOS栅极的各部分设置在主无效区1b的感测有效区12a。p型基区34b通过半导体芯片10的正面的表面区域的n-型区域32a而与主半导体元件11的p型基区34a分离。
p型基区34b从例如感测有效区12a延伸到主无效区1b的大致整个区域。电流感测部12也可以与主半导体元件11同样地具有n型电流扩散区33b、第一p+型区域61b、以及第二p+型区域62b。也可以不设置p++型接触区36b。栅电极39b经由栅极流道(未图示)与栅极焊盘21b(参照图1～图3)电连接。栅电极39b被层间绝缘膜40覆盖。
在感测有效区12a，在层间绝缘膜40设置有沿深度方向Z贯通而到达半导体芯片10的第二接触孔40b，并且露出n+型源区35b和p++型接触区36b。在感测有效区12a，在半导体芯片10的正面，与主半导体元件11同样地设置有NiSi膜41b和阻挡金属46b。符号42b～符号45b分别是构成阻挡金属46b的第一TiN膜、第一Ti膜、第二TiN膜以及第二Ti膜。
NiSi膜41b在第二接触孔40b的内部，与半导体芯片10欧姆接触，并且与n+型源区35b和p++型接触区36b电连接。在不设置p++型接触区36b的情况下，代替p++型接触区36b，使p型基区34b在第二接触孔40b露出，并且与NiSi膜41b电连接。阻挡金属46b在感测无效区12b中的层间绝缘膜40上延伸。
在阻挡金属46b的整个表面，与源极焊盘21a分离而设置有OC焊盘22。OC焊盘22经由阻挡金属46b和NiSi膜41b而与n+型源区35b和p型基区34b电连接。OC焊盘22例如利用与源极焊盘21a相同的材料而与源极焊盘21a同时地形成。OC焊盘22、阻挡金属46b以及NiSi膜41b作为电流感测部12的源电极而起作用。
在OC焊盘22上，以与源极焊盘21a上的布线结构相同的布线结构而接合有端子引脚48b。端子引脚48b是具有比端子引脚48a小的直径的圆棒状(圆柱状)的布线部件。端子引脚48b是例如将OC焊盘22的电位引出到外部的外部连接用端子，经由外部的电阻15(参照图10)而使OC焊盘22与接地电位连接。符号47b、49b、50b分别是构成OC焊盘22上的布线结构的镀膜、第一保护膜、以及第二保护膜。
主有效区1a的p型基区34a和感测有效区12a的p型基区34b通过半导体芯片10的表面区域的省略图示的n-型区域而与用于元件分离的p型区域(未图示)分离。用于元件分离的p型区域是指，在边缘终端区2设置为包围有源区1的周围的大致矩形形状，并通过其与n-型漂移区32的pn结而形成将有源区1与边缘终端区2电分离的寄生二极管的浮置的p型区域。
温度感测部13是例如由作为p型阳极区的p型多晶硅层73与作为n型阴极区的n型多晶硅层74的pn结而形成的多晶硅二极管(图4)。p型多晶硅层73和n型多晶硅层74在主无效区1b设置在层间绝缘膜40上。温度感测部13通过层间绝缘膜40而与半导体芯片10、主半导体元件11以及电流感测部12电绝缘。
阳极焊盘23a和阴极焊盘23b分别在覆盖它们的层间绝缘膜75的第三接触孔75a、第四接触孔75b，与p型多晶硅层73和n型多晶硅层74接触。阳极焊盘23a和阴极焊盘23b例如利用与源极焊盘21a相同的材料而与源极焊盘21a同时地形成。在阳极焊盘23a上和阴极焊盘23b上，分别以与源极焊盘21a上的布线结构相同的布线结构而接合有端子引脚48c、48d。
端子引脚48c、48d分别是将阳极焊盘23a和阴极焊盘23b的电位引出到外部的外部连接用端子。端子引脚48c、48d是具有与温度感测部13的电流能力对应的预定直径的圆棒状的布线部件。符号47c、47d分别是构成阳极焊盘23a上的布线结构和阴极焊盘23b上的布线结构的镀膜。符号49c、50c分别是构成温度感测部13上的布线结构的第一保护膜、第二保护膜。
除电流感测部12和温度感测部13以外，在主无效区1b还设置有栅极焊盘部14。栅极焊盘部14是设置有主半导体元件11的栅极焊盘21b的区域(图5)。主半导体元件11的MOS栅极可以从主有效区1a延伸到栅极焊盘部14。形成于栅极焊盘部14的MOS栅极被层间绝缘膜40覆盖。
在栅极焊盘部14，在半导体芯片10的正面，与主半导体元件11同样地设置有NiSi膜41e和阻挡金属46e。栅极焊盘21b在主无效区1b中的层间绝缘膜40上，与其他电极焊盘分离而设置。栅极焊盘21b利用例如与源极焊盘21a相同的材料而与源极焊盘21a同时地形成。在栅极焊盘21b上，也以例如与源极焊盘21a上的布线结构相同的布线结构而接合有端子引脚48e。
端子引脚48e是将栅极焊盘21b的电位引出到外部的外部连接用端子。端子引脚48e是具有与施加于主半导体元件11的栅极电压对应的预定直径的圆棒状的布线部件。符号42e～45e分别是构成阻挡金属46e的第一TiN膜、第一Ti膜、第二TiN膜以及第二Ti膜。符号47e、49e、50e分别是构成栅极焊盘21b上的布线结构的镀膜、第一保护膜、以及第二保护膜。
对实施方式一的半导体电路装置100的结构进行说明。图6～图8是示意性地示出从绝缘基板的正面侧观察实施方式一的半导体电路装置的布局的一例的俯视图。除绝缘基板80以外，在图6中还示出印刷基板90的一部分。图9是示意性地示出实施方式一的半导体电路装置的结构的截面图。图9是图6的半导体电路装置100的截面结构。在图9中，为了明确密封材料89内的结构，以与图6不同的配置来图示出半导体芯片10。
图6、图9所示的实施方式一的半导体电路装置100具备半导体芯片10、绝缘基板80、印刷基板90以及外部电极用端子88a、88b。绝缘基板80在绝缘板81的两主面分别接合有铜(Cu)板82和散热板83。在绝缘基板80的铜板82上配置有多个(至少两个)半导体芯片10(参照图1～图3)。图6中示出将图1、图2所示的半导体芯片10(10a、10b)矩阵状地配置共计四个的情况(图7、图8中也同样)。
与在装配于绝缘基板80的各半导体芯片10分别制作而成的半导体装置20的相同部分连接的电极焊盘(以下，设为相同种类的电极焊盘)彼此经由印刷基板90的电极焊盘、植入引脚(金属部件)86、87和布线(金属部件)96(图6)、或引线(键合线：金属部件)86’、87’(参照图7、8)而并联连接。在各半导体芯片10分别制作且并联连接的半导体元件彼此和/或电路部彼此具有相同的构成。对于半导体芯片10的正面的电极焊盘的布局而言，多个半导体芯片10中的至少一个半导体芯片10与其余的半导体芯片10不同，存在两个以上的图案(参照图1～图3)。
以不易受到因将多个半导体芯片10的相同种类的电极焊盘彼此并联连接的布线96、引线86’、87’而引起的电阻(R)成分和/或电抗(L)成分的不良影响的方式，确定装配于绝缘基板80的半导体芯片10的整体布局、以及半导体芯片10的正面的电极焊盘的布局。例如，也可以以使布线96和/或引线86’、87’的长度尽可能变短的方式，确定装配于绝缘基板80的半导体芯片10的整体布局、以及半导体芯片10的正面的电极焊盘的布局。
另外，在通过布线96和/或引线86’、87’而并联连接的多个半导体芯片10的相同种类的电极焊盘之间，也可以以使布线96和/或引线86’、87’的电阻(R)成分和/或电抗(L)成为大致均匀的方式，使电阻94a、94b与印刷基板90的电极焊盘电连接。电阻94a、94b在并联连接的电极焊盘之间串联连接。电抗成分是指电感性电抗或电容性电抗。大致均匀是指在包含因工艺的偏差而允许的误差的范围内相同。具体而言，只要电阻(R)成分或电抗(L)的偏差为10％以内，就能够视为大致均匀。
例如，以经由印刷基板90上的栅极焊盘91b和布线(金属部件)95a、95b、96而将绝缘基板80上的四个半导体芯片10的栅极焊盘21b彼此并联连接的情况为例(图6)，对半导体芯片10的布局和/或电阻94a、94b的连接部位进行说明。在绝缘基板80的铜板82上，矩阵状地配置有四个半导体芯片10。作为这些四个半导体芯片10，例如分别使用图1、图2所示的半导体芯片(以下，设为第一半导体芯片、第二半导体芯片)10a、10b各两个。
两个第一半导体芯片10a统一朝向，沿第一方向X相邻地配置。因此，第一半导体芯片10a的除源极焊盘21a以外的电极焊盘(栅极焊盘21b、OC焊盘22、阳极焊盘23a以及阴极焊盘23b)全部沿第一方向X配置为一列。两个第二半导体芯片10b统一朝向，沿第一方向X相邻地配置。因此，第二半导体芯片10a的除源极焊盘21a以外的电极焊盘全部沿第一方向X配置为一列。
第一半导体芯片10a、第二半导体芯片10b的正面的除源极焊盘21a以外的电极焊盘如上所述地沿大致矩形的平面形状的第一半导体芯片10a、第二半导体芯片10b的一边而配置为一列。第一半导体芯片10a与第二半导体芯片10b以使配置有除源极焊盘21a以外的各电极焊盘的一边彼此对置的方式，沿第二方向Y相邻地配置。在第一半导体芯片10a与第二半导体芯片10b，除源极焊盘21a以外的电极焊盘的排列顺序在第一方向X上相反。
因此，通过如此地使第一半导体芯片10a、第二半导体芯片10b沿第二方向Y彼此相邻地配置，从而使第一半导体芯片10a的正面的电极焊盘的布局与第二半导体芯片10b的正面的电极焊盘的布局相对于通过第一半导体芯片10a、第二半导体芯片10b之间的与第一方向X平行的轴而成为线对称。第一半导体芯片10a的除源极焊盘21a以外的各电极焊盘分别在第二方向Y上与第二半导体芯片10b的相同种类的电极焊盘对置。
在第一半导体芯片10a、第二半导体芯片10b的各源极焊盘21a，分别经由焊料层85而接合有相当于图4、图5的端子引脚48a的多个植入引脚86。在第一半导体芯片10a、第二半导体芯片10b的栅极焊盘21b、OC焊盘22、阳极焊盘23a以及阴极焊盘23b，分别经由焊料层85而接合有相当于图5的端子引脚48e、图4、图5的端子引脚48b、以及图4的端子引脚48c、48d的不同的植入引脚(导电柱)87。
植入引脚86、87直接连接于印刷基板90的与第一半导体芯片10a、第二半导体芯片10b侧相反一侧的主面(以下，设为正面)的预定的电极，或者经由电路图案(未图示)而电连接于印刷基板90的与第一半导体芯片10a、第二半导体芯片10b侧相反一侧的主面(以下，设为正面)的预定的电极，该印刷基板90的靠第一半导体芯片10a、第二半导体芯片10b侧与第一半导体芯片10a、第二半导体芯片10b的正面对置。印刷基板90在例如与第一半导体芯片10a、第二半导体芯片10b的正面的各电极焊盘尽可能对置的位置，具有与第一半导体芯片10a、第二半导体芯片10b的正面的各电极焊盘分别对应的电极焊盘。
例如，第一半导体芯片10a、第二半导体芯片10b的各源极焊盘21a分别经由与自身接合的植入引脚86而与印刷基板90的源极焊盘(未图示)电连接。在印刷基板90，在与第一半导体芯片10a、第二半导体芯片10b的各源极焊盘21a分别对置的位置可以分别配置各一个源极焊盘，也可以在沿第一方向X彼此相邻的第一半导体芯片10a的组和沿第一方向X彼此相邻的第二半导体芯片10b的组各配置一个彼此共有的源极焊盘。
第一半导体芯片10a、第二半导体芯片10b的栅极焊盘21b、OC焊盘22、阳极焊盘23a以及阴极焊盘23b分别经由不同的植入引脚87而与印刷基板90的栅极焊盘91b、OC焊盘92、阳极焊盘93a以及阴极焊盘93b电连接。印刷基板90针对例如沿第二方向Y彼此相邻的每一组第一半导体芯片10a、第二半导体芯片10b，而具有一组栅极焊盘91b、OC焊盘92、阳极焊盘93a以及阴极焊盘93b。
沿第二方向Y彼此相邻的第一半导体芯片10a的组、第二半导体芯片10b的组分别共有配置在印刷基板90的与该第一半导体芯片10a、第二半导体芯片10b之间对置的位置的一组栅极焊盘91b、OC焊盘92、阳极焊盘93a以及阴极焊盘93b。印刷基板90的栅极焊盘91b彼此经由形成于印刷基板90的正面的布线96而电连接。印刷基板90的OC焊盘92彼此、阳极焊盘93a彼此以及阴极焊盘93b彼此也可以分别与栅极焊盘91b彼此同样地经由省略图示的布线而电连接。
沿第二方向Y彼此相邻的第一半导体芯片10a、第二半导体芯片10b的栅极焊盘21b之间的距离比现有结构(参照图21、22)的半导体芯片210的栅极焊盘211b之间的距离短。因此，能够使将绝缘基板80上的所有的半导体芯片10(10a、10b)的栅极焊盘21b彼此并联连接的布线96的长度比现有结构的该布线234的长度短。也能够使将印刷基板90的OC焊盘92彼此、阳极焊盘93a彼此以及阴极焊盘93b彼此并联连接的布线(未图示)的长度比现有结构的布线短。
在印刷基板90的栅极焊盘91b可以经由布线95a、95b而电连接有电阻94a、94b。电阻94a、94b分别是例如电阻成分和电抗成分，并且配置在印刷基板90的正面。以使并联连接的半导体芯片10的栅极焊盘21b之间的电阻成分和电抗成分成为大致均匀的方式，设定电阻94a、94b的电阻值和/或配置。在印刷基板90的其他电极焊盘也可以连接有各自不同的电阻94a、94b。
通过如上所述地使绝缘基板80上的所有的半导体芯片10的正面的源极焊盘21a经由植入引脚86而与印刷基板90的源极焊盘电连接，并且如后所述地使多个半导体芯片10的背面的漏极焊盘与绝缘基板80的铜板82接合，从而将在多个半导体芯片10分别制作而成的半导体装置的主半导体元件11并联连接。绝缘基板80上的所有的半导体芯片10的栅极焊盘21b彼此通过植入引脚87、印刷基板90的栅极焊盘91b以及布线96而并联连接。
外部电极用端子88a的一端与绝缘基板80的正面的铜板82接合。第一半导体芯片10a、第二半导体芯片10b的背面的漏极焊盘经由焊料层84与绝缘基板80的正面的铜板82接合，并经由铜板82而与外部电极用端子88a电连接。外部电极用端子88b的一端与印刷基板90的电路图案(未图示)接合。外部电极用端子88a、88b的另一端从后述的密封材料89向外侧突出。外部电极用端子88a、88b将自身所连接的各部分的电位引出到外部。
绝缘基板80、半导体芯片10、植入引脚86、87、印刷基板90以及外部电极用端子88a、88b被密封材料89密封。绝缘基板80的散热板83经由导热膏与冷却器(未图示)接合。在半导体电路装置100动作时，在半导体芯片10和/或印刷基板90的电极焊盘以及电路图案产生的热量从绝缘基板80向冷却器传导而散热，从而冷却半导体芯片10和印刷基板90。符号97是控制半导体芯片10的高功能部的控制部。
如图7所示，代替植入引脚87，也可以例如通过引线87’而使绝缘基板80上的所有的半导体芯片10(10a、10b)的栅极焊盘21b与绝缘基板80上的栅极焊盘91b’针脚式接合而电连接。针对半导体芯片10的OC焊盘22、阳极焊盘23a以及阴极焊盘23b，也可以分别通过不同的引线而与绝缘基板80上的OC焊盘92’、阳极焊盘93a’以及阴极焊盘93b’针脚式接合而电连接。
在该情况下，绝缘基板80例如在沿第二方向Y彼此相邻的第一半导体芯片10a、第二半导体芯片10b之间具有由该第一半导体芯片10a、第二半导体芯片10b的组共有的一组栅极焊盘91b’、OC焊盘92’、阳极焊盘93a’以及阴极焊盘93b’。绝缘基板80的栅极焊盘91b’彼此通过布线96’而电连接。也可以使电阻94a’、94b’经由布线95a’、95b’而与绝缘基板80的栅极焊盘91b’电连接，而使并联连接的半导体芯片10的栅极焊盘21b之间的电阻成分和/或电抗成分大致均匀。
另外，如图8所示，在绝缘基板80的铜板82上矩阵状地配置四个半导体芯片10(10a、10b)的情况下，所有的彼此相邻的半导体芯片10之间的间隔均等。因此，代替植入引脚86，也可以例如通过引线86’而将沿第一方向X彼此相邻的半导体芯片10的源极焊盘21a彼此、沿第二方向Y彼此相邻的半导体芯片10的源极焊盘21a彼此分别电连接。由此，能够使并联连接的半导体芯片10的源极焊盘21a之间的电阻成分和/或电抗成分大致均匀。
另外，如图9所示，也可以将多个与半导体芯片10的源极焊盘21a连接的植入引脚86中的一部分(图9中为一个)植入引脚86a折弯为例如L形。通过如此地将植入引脚86a设为折弯的形状，从而成为对植入引脚86a附加了电抗成分的状态。由此，即使在彼此相邻的半导体芯片10之间的间隔不均等的情况下，也能够调整为并联连接的半导体芯片10的源极焊盘21a之间的电抗成分大致均匀。
虽然省略图示，但是也可以设为将分别与半导体芯片的栅极焊盘21b、OC焊盘22、阳极焊盘23a以及阴极焊盘23b接合的植入引脚87折弯为L形的形状。在这种情况下，例如，代替在印刷基板90的栅极焊盘91b、OC焊盘92、阳极焊盘93a以及阴极焊盘93b电连接电阻94a’、94b’，能够利用折弯为L形的植入引脚87的长度的不同而将并联连接的半导体芯片10的相同种类的电极焊盘之间的电阻成分和/或电抗成分调整为大致均匀。
对实施方式一的半导体电路装置100的动作进行说明。图10是示出实施方式一的半导体电路装置的等效电路的电路图。如图10所示，在绝缘基板80上的所有的半导体芯片10分别制作出半导体装置20，该半导体装置20具备主半导体元件11、以及与该主半导体元件11并联连接的电流感测部12。在各半导体芯片10，主半导体元件11的源极(源极焊盘21a)经由源极布线17而与接地点GND的接地电位的源极端子S电连接。
在电流感测部12的源极与接地点GND之间连接有作为外部部件的电阻15。主半导体元件11的漏极(漏极焊盘)经由漏极布线18与漏极端子D连接。主半导体元件11的栅极经由栅极电阻16以及栅极布线19而与栅极端子G连接。如此地构成半导体电路装置100的所有的半导体芯片10的主半导体元件11连接在漏极布线18与源极布线17之间，成为多个主半导体元件11并联连接的状态。
在相对于主半导体元件11(参照图4、图5)的源极而对漏极(漏电极51)施加了正电压的状态下，若对主半导体元件11的栅极(栅电极39a)施加了栅极阈值电压Vth以上的电压，则在主半导体元件11的p型基区34a的被n+型源区35a与n型电流扩散区33a夹持的部分形成有n型的反转层(沟道)。由此，主电流从主半导体元件11的漏极流向源极，主半导体元件11导通。
此时，若以与主半导体元件11相同的条件，在相对于电流感测部12的源极(OC焊盘22)而对漏极(漏电极51)施加了正电压的状态下，对电流感测部12的栅电极39b施加了栅极阈值电压以上的电压，则在感测有效区12a的p型基区34b的被n+型源区35b与n型电流扩散区33b夹持的部分形成有n型的反转层。由此，感测电流从电流感测部12的漏极流向源极，电流感测部12导通。
感测电流通过与电流感测部12的源极连接的电阻15而流向接地点GND。由此，利用电阻15产生电压降。在主半导体元件11流通过电流的情况下，根据在主半导体元件11流通的过电流的大小而使在电流感测部12流通的感测电流变大，由于感测电流流向电阻15而产生的电阻15处的电压降也变大。通过监视该电阻15处的电压降的大小，从而能够检测在主半导体元件11流通的过电流。
另一方面，在对主半导体元件11的栅电极39a施加了小于栅极阈值电压Vth的电压时，主半导体元件11的第一p+型区域61a、第二p+型区域62a与n型电流扩散区33a、n-型漂移区32之间的pn结被反向偏置。对电流感测部12的栅电极39b也施加小于栅极阈值电压的电压，电流感测部12的第一p+型区域61b、第二p+型区域62b与n型电流扩散区33b、n-型漂移区32之间的pn结也被反向偏置。由此，主半导体元件11和电流感测部12维持关断状态。
图10的栅极布线19相当于图6～图8的布线96、96’。如上所述，在实施方式一中，栅极布线19(布线96、96’)的长度比现有结构的布线234(参照图21)的长度短。并且并联连接的半导体芯片10的栅极焊盘21b之间的电阻成分和/或电抗成分成为大致均匀。由此，在半导体电路装置100关断时，能够抑制在各半导体芯片10制作而成的每个主半导体元件11的栅极阈值电压Vth的偏差，因此半导体电路装置100的栅极电压Vg的电压波形133不易振动。
因此，在半导体电路装置100的各半导体芯片10的主半导体元件11中能够使关断时的漏极-源极间电压Vds的电压波形的上升沿大致相同，并且能够使各半导体芯片10的主半导体元件11与漏极布线18的连接点100a～100d处的漏极电位大致相同。由此，能够使半导体电路装置100的漏极-源极间电压Vds的电压波形132不易振动。因此，能够抑制半导体电路装置100关断时的漏极-源极间电流Ids的电流波形131振动(参照后述的图19)。
接着，对在半导体芯片10制作而成的半导体装置20的制造方法进行说明，该半导体芯片10装配在实施方式一的半导体电路装置100的绝缘基板80(参照图6～图9)。图11～16是示出装配在实施方式一的半导体电路装置的绝缘基板的半导体芯片的制造中途的状态的截面图。虽然在图11～16中仅示出了主半导体元件11，但是在同一半导体芯片10制作而成的所有元件的各部分例如与主半导体元件11的各部分同时形成。
首先，如图11所示，准备由碳化硅构成的n+型起始基板(半导体晶片)31。n+型起始基板31可以是例如氮(N)掺杂的碳化硅单晶基板。接着，在n+型起始基板31的正面，使掺杂了比n+型起始基板31的浓度低的氮的n-型碳化硅层71外延生长。在主半导体元件11为耐压3300V等级的情况下，n-型碳化硅层71的厚度t1可以是例如30μm左右。
接着，如图12所示，通过光刻和例如Al等p型杂质的离子注入，从而在主有效区1a中，在n-型碳化硅层71的表面区域分别选择性地形成第一p+型区域61a和p+型区域101。第一p+型区域61a和p+型区域101例如在第一方向X(进深方向：参照图4)上交替地重复配置，在第二方向Y(横向：参照图4)上呈条纹状地延伸。
接着，通过光刻和例如氮等n型杂质的离子注入，从而遍及主有效区1a的整个区域而在n-型碳化硅层71的表面区域形成n型区域102。在第一p+型区域61a与p+型区域101之间，n型区域102与这些p+型区域61a、101接触而形成。也可以调换n型区域102和p+型区域61a、101的形成顺序。
彼此相邻的p+型区域61a、101之间的距离d2是例如1.5μm左右。p+型区域61a、101的例如深度d1和杂质浓度分别是0.5μm左右和5.0×1018/cm3左右。n型区域102的深度d3和杂质浓度例如分别是0.4μm左右和1.0×1017/cm3左右。n-型碳化硅层71的没有被进行离子注入的部分成为n-型漂移区32。
接着，如图13所示，在n-型碳化硅层71上进一步以例如0.5μm左右的厚度t2使掺杂了例如氮等n型杂质的n-型碳化硅层外延生长，从而使n-型碳化硅层71的厚度变厚。接着，通过光刻和Al等p型杂质的离子注入，而在n-型碳化硅层71的增加了厚度的部分71a选择性地形成到达p+型区域101的p+型区域103。
接着，通过光刻和例如氮等n型杂质的离子注入，从而在n-型碳化硅层71的增加了厚度的部分71a选择性地形成到达n型区域102的n型区域104。p+型区域101、103彼此连结而形成第二p+型区域62a，n型区域102、104彼此连结而形成n型电流扩散区33a。也可以调换p+型区域103与n型区域104的形成顺序。
接着，如图14所示，在n-型碳化硅层71上，使掺杂了例如Al等p型杂质的p型碳化硅层72外延生长。p型碳化硅层72的厚度t3和杂质浓度例如分别是1.3μm左右和4.0×1017/cm3左右。通过到此为止的工序，从而制作出在n+型起始基板31上依次层积了n-型碳化硅层71和p型碳化硅层72的半导体晶片。
接着，以不同的条件反复进行将光刻和离子注入作为一组的工序，在主有效区1a，在p型碳化硅层72的表面区域分别选择性地形成n+型源区35a和p++型接触区36a。p型碳化硅层72的n+型源区35a与n-型碳化硅层71之间的部分和p++型接触区36a与n-型碳化硅层71之间的部分成为p型基区34a。
接着，针对通过离子注入而形成的扩散区域(第一p+型区域61a、第二p+型区域62a、n型电流扩散区33a、n+型源区35a以及p++型接触区36a)，以用于杂质活化的例如1700℃左右的温度来进行两分钟左右的热处理(活化退火)。活化退火可以在形成所有的扩散区域后集中进行一次，也可以每当通过离子注入而形成扩散区域就进行活化退火。
接着，如图15所示，通过光刻和蚀刻而形成沟槽37a，该沟槽37a从半导体晶片的正面贯通n+型源区35a和p型基区34a而到达n型电流扩散区33a，并且在深度方向Z(纵向：参照图4)与第一p+型区域61a对置。沟槽37a例如可以到达第一p+型区域61a而终止于第一p+型区域61a的内部。
接着，如图16所示，沿着半导体晶片的正面和沟槽37a的内壁而形成栅极绝缘膜38a。栅极绝缘膜38a可以是例如在氧(O2)气氛中以1000℃左右的温度而形成的热氧化膜，也可以是基于高温氧化(HTO：High Temperature Oxide)的堆积膜。接着，以埋入到沟槽37a的内部的方式，在半导体晶片的正面形成例如磷掺杂的多晶硅层。
接着，选择性地去除多晶硅层，在沟槽37a的内部残留多晶硅层的成为栅电极39a的部分。如上所述，在形成主半导体元件11时，与主半导体元件11的各部分同时地形成应在半导体晶片制作而成的所有的元件(电流感测部12、温度感测部13等高功能部：参照图4、图5)的各部分。接着，在半导体晶片的整个正面形成层间绝缘膜40。
主半导体元件11配置在形成于半导体晶片的正面的表面区域的岛状的p型基区34a内，通过p型基区34a与n-型漂移区32的pn结分离而与在半导体晶片制作而成的所有的元件分离。电流感测部12只要以与主半导体元件11相同的结构配置在形成于半导体晶片的正面的表面区域的岛状的p型基区34b内即可。
另外，作为温度感测部13，例如在半导体晶片的正面上形成p型多晶硅层73与n型多晶硅层74(参照图4)的pn结二极管。p型多晶硅层73和n型多晶硅层74被层间绝缘膜75覆盖。接着，通过光刻和蚀刻而选择性地去除层间绝缘膜40和栅极绝缘膜38a，从而形成第一～第四接触孔40a、40b、75a、75b。
使主半导体元件11的n+型源区35a和p++型接触区36a在第一接触孔40a露出。使电流感测部12的n+型源区35b和p++型接触区36b在第二接触孔40b露出。使p型多晶硅层73和n型多晶硅层74分别在第三接触孔75a、第四接触孔75b露出。接着，通过热处理而使层间绝缘膜40、75平坦化(回流焊)。
接着，形成仅覆盖层间绝缘膜40的第一TiN膜42a。接着，在半导体晶片的正面的在第一接触孔40a露出的部分，形成与半导体晶片的正面欧姆接触的NiSi膜41a。接着，在半导体晶片的正面，以覆盖NiSi膜41a和第一TiN膜42a的方式，依次层积第一Ti膜43a、第二TiN膜44a以及第二Ti膜45a而形成阻挡金属46a。接着，在第二Ti膜45a上堆积源极焊盘21a。
另外，在第二接触孔40b内，也与第一接触孔40a内的NiSi膜41a和阻挡金属46a同时地，以与NiSi膜41a和阻挡金属46a分别相同的构成形成NiSi膜41b和阻挡金属46b。另外，在第二～第四接触孔40b、75a、75b内也分别与源极焊盘21a同时地，以与源极焊盘21a相同的构成形成OC焊盘22、阳极焊盘23a以及阴极焊盘23b。
接着，形成与半导体晶片的背面欧姆接触的漏电极51，在漏电极51的表面依次层积例如Ti膜、Ni膜以及金(Au)膜而形成漏极焊盘(未图示)。接着，在半导体晶片的正面选择性地形成由聚酰亚胺构成的第一保护膜49a～49c、49e，使各不相同的各电极焊盘21a、21b、22、23a、23b在这些第一保护膜49a～49c、49e的开口部分露出。接着，进行常规的镀敷前处理。
接着，通过常规的镀覆处理，从而在电极焊盘21a、21b、22、23a、23b的在第一保护膜49a～49c、49e的开口部露出的部分形成镀膜47a～47e。接着，进行用于使镀膜47a～47e干燥的热处理(烘烤)。接着，形成由聚酰亚胺构成的第二保护膜50a～50c、50e，覆盖镀膜47a～47e与第一保护膜49a～49c、49e之间的各边界。
接着，进行用于使聚酰亚胺膜(第一保护膜49a～49c、49e和第二保护膜50a～50c、50e)的强度提高的热处理(固化)。接着，在镀膜47a～47e上分别通过焊料层(图9的符号85)来接合端子引脚48a～48e。接着，通过将半导体晶片切割(切断)而单片化为一个一个的芯片状，从而完成图1～图5所示的制作出半导体装置20的半导体芯片10。
半导体芯片10的正面的电极焊盘的布局根据绝缘基板80上的多个半导体芯片10的整体布局来确定。其后，通过常规的方法，在绝缘基板80上装配多个半导体芯片10，使半导体芯片10的正面的电极焊盘分别与印刷基板90的电极焊盘等电连接。其后，通过利用密封材料89来密封绝缘基板80上的各部分，从而完成图6～9所示的半导体电路装置100。
如上所述，根据实施方式一，根据装配于绝缘基板的半导体芯片的整体布局，将半导体芯片的正面的电极焊盘的布局在装配于绝缘基板的所有的半导体芯片中的至少一个半导体芯片中设为不同的构成。由此，能够以使将主半导体元件彼此并联连接的布线的长度尽可能变短的方式，或者以使因布线而产生的电阻成分和/或电抗成分在并联连接的多个半导体芯片的相同种类的电极焊盘之间大致均匀的方式，或者以满足这两者的方式，在绝缘基板上装配半导体芯片。
由此，在半导体电路装置关断时，能够抑制在各半导体芯片制作而成的每个主半导体元件的栅极阈值电压的偏差，并且能够使半导体电路装置的栅极电压的电压波形不易振动。由此，能够在各半导体芯片的主半导体元件中使关断时的漏极-源极间电压的电压波形的上升沿大致相同，并且能够使半导体电路装置的漏极-源极间电压的电压波形不易振动。因此，能够抑制半导体电路装置关断时的漏极-源极间电流的电流波形振动。
(实施方式二)
接着，对实施方式二的半导体电路装置进行说明。图17、图18是示出从正面侧观察装配于实施方式二的半导体电路装置的绝缘基板的半导体芯片的布局的一例的俯视图。装配于实施方式二的半导体电路装置的绝缘基板的半导体芯片120与装配于实施方式一的半导体电路装置的绝缘基板的半导体芯片10(参照图1～图3)的不同点在于，在同一半导体芯片10的有源区1仅具备主半导体元件11这一点。
实施方式二的装配于半导体电路装置的绝缘基板的半导体芯片120在主无效区111b仅具有栅极焊盘121b。因此，与在与主半导体元件11相同的半导体芯片120配置成为用于保护、控制主半导体元件11的电路部的高功能部的情况相比，主无效区1b的表面积变小。由此，在半导体芯片120的正面局部地配置电极焊盘(在此为栅极焊盘121b)的情况下，能够适用上述的实施方式一。
半导体芯片120的正面的电极焊盘(源极焊盘121a、121a’和栅极焊盘121b、121b’)的布局在多个半导体芯片120中的至少一个半导体芯片120中不同，存在两个以上的图案(参照图17、图18)。主有效区111a、111a’可以具有例如一部分向内侧凹陷的大致矩形的平面形状。源极焊盘121a、121a’的平面形状例如与主有效区111a、111a’的平面形状大致相同。
主无效区111b、111b’例如配置在主有效区111a、111a’的凹部。主无效区111b可以是配置于主无效区111b与边缘终端区2的大致矩形的边界的一边并且被主有效区111a包围三边的大致矩形的平面形状(图17)。主无效区111b’可以是配置于主无效区111b’与边缘终端区2的大致矩形的边界的一个顶点并且被主有效区111a’包围两边的大致矩形的平面形状(图18)。
半导体芯片120的主有效区111a、111a’的截面结构与图4的切断线X1-X2处的截面结构相同。半导体芯片120的主无效区111b、111b’(栅极焊盘部14)的截面结构与图5的切断线Y2-Y3处的截面结构相同。实施方式二的半导体电路装置(在绝缘基板装配多个半导体芯片120)的除半导体芯片120的正面的电极焊盘的布局以外的构成与实施方式一的半导体电路装置100(参照图6～图9)相同。
如上所述，根据实施方式二，在装配于绝缘基板的半导体芯片的正面以预定的布局配置两个以上的电极焊盘的情况下，能够得到与实施方式一同样的效果。
(实施例)
对上述实施方式一的半导体电路装置100(参照图1～图10)的电流波形进行了验证。图19是示出实施例的关断时的电压波形和电流波形的特性图。图20是示出现有例的关断时的电压波形和电流波形的特性图。图19示出上述实施方式一的半导体电路装置100(以下，设为实施例：参照图1、2、4、5、6、9、10)关断时的漏极-源极间电流Ids的电流波形131、漏极-源极间电压Vds的电压波形132、以及栅极电压Vg的电压波形133。
作为比较，在图20示出现有的半导体电路装置200(以下，设为现有例：参照图21、图22)关断时的漏极-源极间电流Ids的电流波形141、漏极-源极间电压Vds的电压波形142、以及栅极电压Vg的电压波形143。对于现有例而言，装配于绝缘基板220的所有的半导体芯片210的整体布局和半导体芯片210的正面的电极焊盘(源极焊盘211a、栅极焊盘211b、OC焊盘212、阳极焊盘213a以及阴极焊盘213b)的布局与实施例不同。
根据图19所示的结果，确认了实施例在关断时能够抑制在各半导体芯片10制作而成的每个主半导体元件11的栅极阈值电压Vth的偏差，并且半导体电路装置100的栅极电压Vg的电压波形133不易振动的情况。其理由被推测为，是因为在实施例中，栅极布线19(布线96、96’：参照图6、图10)的长度比现有例的布线234(参照图21)的长度短，并且并联连接的半导体芯片10的栅极焊盘21b之间的电阻成分和/或电抗成分大致均匀。
由此，确认了在实施例的各主半导体元件11能够使关断时的漏极-源极间电压Vds的电压波形的上升沿大致相同，并且能够使各主半导体元件11与漏极布线18的连接点100a～100d(参照图10)处的漏极电位大致相同。由此，确认了能够使实施例(半导体电路装置100)的漏极-源极间电压Vds的电压波形132不易振动，并且能够抑制关断时的漏极-源极间电流Ids的电流波形131的振动。
另一方面，根据图20所示的结果，确认了现有例(半导体电路装置200)的关断时的漏极-源极间电流Ids的电流波形141、漏极-源极间电压Vds的电压波形142、以及栅极电压Vg的电压波形143都振动。这是因为在现有例中，布线234的电阻成分和/或电抗成分产生受到不良影响，在各半导体芯片210制作而成的每个主半导体元件的栅极阈值电压Vth偏差，每个该主半导体元件的漏极-源极间电压Vds的电压波形的上升沿变得不同，因此现有例整体的漏极-源极间电压Vds的电压波形142容易振动。
以上，本发明不限于上述各实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。另外，在将除碳化硅以外的宽带隙半导体和/或硅作为半导体材料来代替将碳化硅作为半导体材料的情况下，也能够适用本发明。另外，本发明即使使导电型(n型、p型)反转也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置对于在装配基板上装配有多个(两个以上)半导体芯片、并将在这些多个半导体芯片分别制作而成的相同电流能力的半导体装置并联连接的半导体电路装置是有用的。

Claims (6)

1.一种半导体电路装置，其特征在于，具备：
多个半导体芯片，其由带隙比硅的带隙宽的半导体构成；
多个半导体元件，其分别设置于多个所述半导体芯片；
多个电极焊盘，其在多个所述半导体芯片的各所述半导体芯片，在正面彼此分离地配置，并且分别与不同的所述半导体元件电连接；
第一基板，其接合有多个所述半导体芯片，所述半导体芯片彼此分离；以及
金属部件，其在多个所述半导体芯片之间，将与所述半导体元件的相同部分连接的所述电极焊盘彼此并联连接，
多个所述半导体芯片中的至少一个所述半导体芯片的所述电极焊盘的布局与其余的所述半导体芯片的所述电极焊盘的布局不同，
在经由所述金属部件而并联连接的所述电极焊盘之间的电阻成分均匀、或者电抗成分均匀、或者电阻成分和电抗成分都均匀的预定的布局中，设定所述半导体芯片的正面的所述电极焊盘的布局、以及所述第一基板之上的多个所述半导体芯片的布局。
2.根据权利要求1所述的半导体电路装置，其特征在于，
通过在所述第一基板之上以均等的距离配置经由所述金属部件而并联连接的所述电极焊盘，从而使经由所述金属部件而并联连接的所述电极焊盘之间的电阻成分均匀，或者电抗成分均匀，或者电阻成分和电抗成分都均匀。
3.根据权利要求2所述的半导体电路装置，其特征在于，
所述金属部件是金属引线。
4.根据权利要求1所述的半导体电路装置，其特征在于，
所述金属部件是引出所述电极焊盘的电位的端子引脚、以及形成在与多个所述半导体芯片的正面对置而配置的第二基板的金属布线，
在多个所述半导体芯片之间，在分别与所述半导体元件的相同部分连接的所述电极焊盘分别接合有不同的所述端子引脚，该不同的所述端子引脚经由所述金属布线而连接。
5.根据权利要求4所述的半导体电路装置，其特征在于，
所述半导体电路装置还具备电阻，该电阻形成在所述第二基板，并且与所述金属布线电连接。
6.根据权利要求4或5所述的半导体电路装置，其特征在于，
在相同的所述电极焊盘接合有多个所述端子引脚，
与相同的所述电极焊盘接合的多个所述端子引脚中的一部分所述端子引脚被附加电抗成分，所述电抗成分是将该一部分的局部折弯而形成的。
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JP2014120638A (ja) * 2012-12-18 2014-06-30 Rohm Co Ltd パワーモジュール半導体装置およびその製造方法
JP6950186B2 (ja) * 2017-01-17 2021-10-13 富士電機株式会社 半導体装置
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