CN113035818A - 电子电路、半导体模块以及半导体装置 - Google Patents

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Abstract

本发明涉及一种电子电路、半导体模块以及半导体装置，抑制电流集中于并联连接的多个半导体元件中的一部分半导体元件。电子电路是多个二极管并联连接而成的，所述多个二极管包括第一二极管(SBD1)以及正向电压比第一二极管的正向电压高的第二二极管(SBD2)，从第一端子(32)经由第一二极管到达第二端子(31)的第一路径(P1)的电感比从第一端子经由第二二极管到达第二端子的第二路径(P2)的电感大。

Description

电子电路、半导体模块以及半导体装置
技术领域
本发明涉及一种电子电路、半导体模块以及半导体装置。
背景技术
半导体装置具有被设置有IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)、功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)、FWD(Free Wheeling Diode：续流二极管)等半导体元件的基板，半导体装置被利用于逆变器装置等。例如在专利文献1中记载了这种半导体装置的具体结构。
在专利文献1所记载的半导体装置中，多个IGBT和二极管是并联连接的。在该半导体装置中，电流分散地流向并联连接的各个IGBT，因此该半导体装置适用于需要大电流的逆变器装置。
在专利文献1所记载的半导体装置中，安装IGBT和二极管的金属板被形成为小型。由此，金属板的寄生电感被抑制得小，逆变器装置工作时产生的浪涌电压被抑制得小。
现有技术文献
专利文献
专利文献1：日本特开2004-31590号公报
发明内容
发明要解决的问题
IGBT、二极管等半导体元件存在制造上的个体差异。例如在专利文献1中，并联连接的各二极管的正向电压(VF：Forward Voltage)各不相同，另外，并联连接的各IGBT的接通电压(VON)也各不相同。由于该个体差异，在使逆变器装置工作时，电流会集中于一部分二极管或一部分IGBT。电流所集中的一部分半导体元件相比于其它的半导体元件更加发热，根据情况，电流所集中的一部分半导体元件有可能会异常发热而破损。
本发明是鉴于所述情况而完成的，其目的之一在于提供一种能够抑制电流集中于并联连接的多个半导体元件中的一部分半导体元件的电子电路、半导体模块以及半导体装置。
用于解决问题的方案
本发明的一个方式所涉及的电子电路是多个二极管并联连接而成的，该多个二极管包括第一二极管以及正向电压比第一二极管的正向电压高的第二二极管，从第一端子经由第一二极管到达第二端子的第一路径的电感比从第一端子经由第二二极管到达第二端子的第二路径的电感大。
本发明的一个方式所涉及的半导体模块具有电子电路，所述电子电路是多个二极管并联连接而成的，所述多个二极管包括第一二极管以及正向电压比第一二极管的正向电压高的第二二极管。在该半导体模块中，形成从第一端子经由第一二极管到达第二端子的第一路径的布线构件的电感比形成从第一端子经由第二二极管到达第二端子的第二路径的布线构件的电感大。
本发明的一个方式所涉及的半导体装置具备并联连接在一对端子之间的多个半导体模块，所述半导体模块是上述的半导体模块。在从一对端子中的一个端子经由多个半导体模块中的各个半导体模块来到一对端子中的另一个端子为止的各路径中，经由正向电压越低的半导体模块的路径的电感越大。
本发明的另一个方式所涉及的电子电路是多个开关元件并联连接而成的，所述多个开关元件包括第一开关元件以及接通电压比第一开关元件的接通电压高的第二开关元件，从第一端子经由第一开关元件到达第二端子的第一路径的电感比从第一端子经由第二开关元件到达第二端子的第二路径的电感大。
发明的效果
根据本发明的一个方式，能够在电子电路、半导体模块以及半导体装置中抑制电流集中于并联连接的多个半导体元件中的一部分半导体元件。
附图说明
图1是表示本发明的实施的一个方式所涉及的半导体模块的平面示意图。
图2是表示本发明的实施的一个方式所涉及的半导体模块的等效电路图。
图3A是概念性地表示在本发明的实施的一个方式中将并联连接的多个二极管与电路板上的电极连接的接合线的长度关系的图。
图3B是概念性地表示在本发明的实施的一个方式中将并联连接的多个二极管与电路板上的电极连接的接合线的长度关系的图。
图4是概念性地表示在本发明的实施的一个方式中将并联连接的多个二极管与电路板上的电极连接的接合线的长度关系的图。
图5是概念性地表示在本发明的实施的一个方式中将并联连接的多个二极管与电路板上的电极连接的接合线的截面积的大小关系的图。
图6是概念性地表示在本发明的实施的一个方式中将并联连接的多个二极管与电路板上的电极连接的接合线的截面积的大小关系的图。
图7是概念性地表示在本发明的实施的一个方式中与多个二极管中的各个二极管连接的布线图案的长度关系的图。
图8是概念性地表示在本发明的实施的一个方式中与多个二极管中的各个二极管连接的布线图案的截面积的大小关系的图。
图9是概念性地表示在本发明的实施的一个方式中与多个二极管中的各个二极管连接的布线图案的长度关系和截面积的大小关系的图。
图10是概念性地表示在本发明的实施的一个方式中将并联连接的多个二极管与电路板上的电极连接的接合线的长度关系的图。
图11是示意性地表示本发明的实施的一个方式所涉及的半导体装置的图。
附图标记说明
1：半导体模块；2：层叠基板；10：基底板；12：外壳构件；13、14：端子构件；20：绝缘层；21：第一电路板；22：第二电路板；23：第三电路板；31：P端子(正电位点)；32：U端子(中间电位点)；33：N端子(负电位点)；BD1～BD8：二极管；BW1～BW8：接合线；L1A～L8A、L1B～L8B：电感；MOS1～MOS8：开关元件；P1～P8：路径；SBD1～SBD8：二极管；T1～T8：电极；W1A～W8A、W1B～W8B：布线构件。
具体实施方式
下面，说明能够应用本发明的半导体模块。图1、图2分别是表示本发明的实施的一个方式所涉及的半导体模块1的平面示意图、等效电路图。此外，本发明的实施的一个方式所涉及的半导体模块1只是一个例子，并不限定于此，能够适当地变更。
如图1所示，半导体模块1例如被应用于功率模块，具备基底板10、配置在基底板10上的层叠基板2以及收容层叠基板2的外壳构件12。
基底板10例如是由铜、铝或它们的合金等形成的俯视呈方形的金属板，作为将来自层叠基板2以及安装于层叠基板2的电子部件的热辐射到外部的散热板发挥作用。
外壳构件12是沿着基底板10的外形的矩形形状的树脂制框体，例如被粘接在基底板10上。在被基底板10和外壳构件12包围的空间填充有未图示的密封用树脂。通过该密封用树脂，层叠基板2和安装于层叠基板2的电子部分被密封在上述的空间内。
层叠基板2例如由DBA(Direct Bonded Aluminum：直接铝键合)基板、DBC(DirectBonded Copper：直接铜键合)基板、AMB(Active Metal Brazing：活性金属钎焊)基板构成。层叠基板2具有绝缘层20，该绝缘层20由陶瓷等绝缘体、例如氧化铝(Al2O3)、氮化铝(AlN)、氮化硅(Si3N4)等陶瓷材料形成。在绝缘层20的上表面形成有第一电路板21、第二电路板22以及第三电路板23。这些电路板是铜箔等金属层，以彼此电绝缘的状态呈岛状地形成在绝缘层20上。
在第一电路板21、第二电路板22、第三电路板23，分别借助焊料等接合材料配置(连接)有P端子(正电位点)31、U端子(中间电位点)32、N端子(负电位点)33。P端子31、U端子32、N端子是用于对半导体模块1输入输出主电流的外部连接端子。
在第一电路板21和第二电路板22，借助焊料等接合材料配置有多个电子部件。具体地说，在第一电路板21，借助接合材料配置有开关元件MOS1～MOS4和二极管SBD1～SBD4。在第二电路板22，借助接合材料配置有开关元件MOS5～MOS8和二极管SBD5～SBD8。
开关元件MOS1～MOS8例如是使用硅(Si)、碳化硅(SiC)或碳化镓(GaN)制作出的半导体开关元件，具体地说，是功率MOSFET。在开关元件MOS1～MOS8为功率MOSFET的情况下，在背面具备作为主电极的漏极电极，在表面具备栅极电极和作为主电极的源极电极。开关元件MOS1～MOS8可以包括寄生于功率MOSFET的体二极管。体二极管与功率MOSFET反向并联连接，在背面具备阴极电极，在表面具备阳极电极。开关元件MOS1～MOS8也可以是IGBT等具有其它构造的开关元件。在开关元件MOS1～MOS8为IGBT的情况下，在背面具备作为主电极的集电极电极，在表面具备栅极电极和作为主电极的发射极电极。并且，开关元件MOS1～MOS8也可以是将IGBT和二极管单片化得到的RC(Reverse-Conducting：反向导通)-IGBT。该情况下的二极管与IGBT反向并联连接，在背面具备阴极电极，在表面具备阳极电极。
开关元件MOS1～MOS4并联连接。开关元件MOS1～MOS4的漏极电极借助焊料等接合材料配置于第一电路板21，从而与P端子31电连接。另外，源极电极经由接合线来与第二电路板22电连接，从而与U端子32电连接。
开关元件MOS1～MOS4的栅极电极被1条接合线连接。将这些栅极电极连接的1条接合线与被嵌入到外壳构件12的端子构件13电连接。在从端子构件13对栅极电极施加超过规定的阈值的电压的期间，开关元件MOS1～MOS4接通，电流从漏极电极流向源极电极。在没有从端子构件13对栅极电极施加超过规定的阈值的电压的期间，开关元件MOS1～MOS4断开，从漏极电极向源极电极的电流被切断。
开关元件MOS5～MOS8也并联连接。开关元件MOS5～MOS8的漏极电极借助焊料等接合材料配置于第二电路板22，从而与U端子32电连接。另外，源极电极经由接合线来与第三电路板23电连接，从而与N端子33电连接。
开关元件MOS5～MOS8的栅极电极也被1条接合线连接。将这些栅极电极连接的1条接合线经由控制用的电路板来与被嵌入到外壳构件12的端子构件14电连接。在从端子构件14对栅极电极施加超过规定的阈值的电压的期间，开关元件MOS5～MOS8接通，电流从漏极电极流向源极电极。在没有从端子构件14对栅极电极施加超过规定的阈值的电压的期间，开关元件MOS5～MOS8断开，从漏极电极向源极电极的电流被切断。此外，源极电极与第三电路板23之间的布线、以及栅极电极与控制用的电路板之间的布线不限于接合线，也可以置换为带状线、引线框架等其它具有导电性的布线构件。
二极管SBD1～SBD8是使用SiC制作出的二极管，具体地说，是肖特基势垒二极管(Schottky Barrier Diode)。二极管SBD1～SBD8可以是使用Si或SiC制作出的二极管。另外，也可以将二极管SBD1～SBD8的一部分或全部置换为JBS(junction barrier Schottky：结势垒肖特基)二极管、MPS(Merged PN Schottky：混合PN/肖特基)二极管、PN二极管等具有其它构造的二极管。并且，二极管SBD1～SBD8也可以是内置于RC-IGBT的二极管。即，二极管SBD1～SBD8不限于肖特基势垒二极管，且可以是分别具有不同的构造的二极管。但是，优选的是，并联连接的二极管均具有相同的构造。在背面具备二极管SBD1～SBD8的作为主电极的阴极电极，在表面具备二极管SBD1～SBD8的作为主电极的阳极电极。
二极管SBD1～SBD4是包括并联连接的第一二极管以及正向电压比第一二极管的正向电压高的第二二极管在内的多个二极管。二极管SBD5～SBD8也是包括并联连接的第一二极管以及正向电压比第一二极管的正向电压高的第二二极管在内的多个二极管。在此，正向电压是指在向二极管流通正向电流时产生的电压。例如，是在从阳极电极向阴极电极流通额定电流时在阳极电极与阴极电极之间产生的电压。
二极管SBD1～SBD4分别与开关元件MOS1～MOS4并联连接。更详细地说，二极管SBD1～SBD4是FWD(Free Wheeling Diode：续流二极管)，分别与开关元件MOS1～MOS4反向并联连接。二极管SBD1～SBD4的阳极电极与U端子32电连接，二极管SBD1～SBD4的阴极电极与P端子31电连接。
如图2所示，对从U端子32经由各二极管SBD1～SBD4到达P端子31的各路径标注标记P1～P4。各路径P1～P4分别由将U端子32与各二极管SBD1～SBD4的阳极电极电连接的各布线构件W1A～W4A以及将各二极管SBD1～SBD4的阴极电极与P端子31电连接的各布线构件W1B～W4B构成。
对寄生于路径P1～P4中的、U端子32与各二极管SBD1～SBD4的阳极电极之间(换言之，各布线构件W1A～W4A)的电感分别标注标记L1A～L4A，对寄生于各二极管SBD1～SBD4的阴极电极与P端子31之间(换言之，各布线构件W1B～W4B)的电感分别标注标记L1B～L4B。
图2所示的各布线构件W1A～W4A如图1那样分别包括将U端子32与第二电路板22上的各电极T1～T4连接的第二电路板22上的各布线图案以及将各电极T1～T4与各二极管SBD1～SBD4的阳极电极连接的各接合线BW1～BW4。图2所示的各布线构件W1B～W4B如图1那样分别包括将各二极管SBD1～SBD4的阴极电极与P端子31连接的第一电路板21上的各布线图案。省略了对这些布线图案的图示，以便于避免附图的复杂化。此外，接合线BW1～BW4也可以置换为带状线、引线框架等其它具有导电性的布线构件。
二极管SBD5～SBD8分别与开关元件MOS5～MOS8并联连接。更详细地说，二极管SBD5～SBD8是FWD，分别与开关元件MOS5～MOS8反向并联连接。二极管SBD5～SBD8的阳极电极与N端子33连接，二极管SBD5～SBD8的阴极电极与U端子32连接。
如图2所示，对从N端子33经由各二极管SBD5～SBD8到达U端子32的各路径标注标记P5～P8。各路径P5～P8分别由将N端子33与各二极管SBD5～SBD8的阳极电极连接的各布线构件W5A～W8A以及将各二极管SBD5～SBD8的阴极电极与U端子32连接的各布线构件W5B～W8B构成。
对寄生于路径P5～P8中的、N端子33与各二极管SBD5～SBD8的阳极电极之间(换言之，各布线构件W5A～W8A)的电感分别标注标记L5A～L8A，对寄生于各二极管SBD5～SBD8的阴极电极与U端子32之间(换言之，各布线构件W5B～W8B)的电感分别标注标记L5B～L8B。
图2所示的各布线构件W5A～W8A如图1那样分别包括将N端子33与第三电路板23上的各电极T5～T8连接的第三电路板23上的各布线图案以及将各电极T5～T8与各二极管SBD5～SBD8的阳极电极连接的各接合线BW5～BW8。图2所示的各布线构件W5B～W8B如图1那样分别包括将各二极管SBD5～SBD8的阴极电极与U端子32连接的第二电路板22上的各布线图案。也省略了对这些布线图案的图示，以便于避免附图的复杂化。此外，接合线BW5～BW8也是，也可以置换为带状线、引线框架等其它具有导电性的布线构件。
在图2中，标记BD1～BD8分别是寄生于开关元件MOS1～MOS8的体二极管。如图2所示，二极管BD1～BD8分别与开关元件MOS1～MOS8的沟道反向并联连接。
在像这样构成的半导体模块1中，伴随各开关元件MOS1～MOS8的接通断开动作，存在反向的电流从负电位侧向正电位侧流动的期间。与各开关元件MOS1～MOS8反向并联连接的肖特基势垒二极管即二极管SBD1～SBD8的正向电压比寄生于各开关元件MOS1～MOS8的体二极管即二极管BD1～BD8的正向电压低。因此，只要施加电压不超过二极管BD1～BD4的正向电压，那么从U端子32向P端子31的电流就流过二极管SBD1～SBD4。只要施加电压不超过二极管BD5～BD8的正向电压，那么从N端子33向U端子32的电流就流过二极管SBD5～SBD8。
例如，考虑开关元件MOS1～MOS8为使用SiC制作出的功率MOSFET的情况。在该情况下，在寄生于开关元件MOS1～MOS8的二极管BD1～BD8中，有可能发生正向电压随着通电时间的经过而增加的通电劣化，从而使开关元件MOS1～MOS8破损。但是，在本实施方式中，通过将正向电压低的二极管SBD1～SBD8与二极管BD1～BD8并联连接，电流不易流向二极管BD1～BD8。因此，抑制二极管BD1～BD8的通电劣化，开关元件MOS1～MOS8的长期可靠性提高。
二极管SBD1～SBD8虽然是具有同一构造的二极管，但是具有制造上的个体差异。因此，二极管SBD1～SBD8的正向电压包含偏差。
在多个二极管并联连接的情况下，电流通常集中于正向电压更低的二极管。当从U端子32向P端子31的电流集中于二极管SBD1～SBD4中的正向电压最低的二极管时，该二极管由于电流的集中而比其它二极管更加发热，根据情况，有可能异常发热而发生破损。与其同样，当从N端子33向U端子32的电流集中于二极管SBD5～SBD8中的正向电压最低的二极管时，该二极管由于电流的集中而比其它二极管更加发热，根据情况，有可能异常发热而发生破损。
因此，本案发明人着眼于多个二极管之间的正向电压的偏差，想到了本发明。在本实施方式中，为了防止如上所述的因异常发热引起的二极管的破损，半导体模块1成为抑制电流向一部分二极管的集中的结构。
更具体地说，为了得到上述的结构，在本实施方式中，预先测定4个肖特基势垒二极管的正向电压。将其中正向电压最低的肖特基势垒二极管配置于路径P1，以后，按正向电压从低到高的顺序将肖特基势垒二极管配置于路径P2～P4。即，二极管SBD1～SBD4中的标记的数字越小的二极管的正向电压越低。
另外，在本实施方式所涉及的半导体模块1中，使并联连接的路径P1～P4中的、配置正向电压越低的肖特基势垒二极管的路径的寄生电感越大。即，路径P1～P4的寄生电感中的路径P1(换言之，布线构件W1A及W1B)的寄生电感(电感L1A与电感L1B之和，下面记为“电感(L1A+L1B)”。其它路径的寄生电感也同样地记载。)最大，以后，按路径P2～P4(换言之，布线构件W2A及W2B、布线构件W3A及W3B、布线构件W4A及W4B)的顺序寄生电感从大到小。即，路径P1～P4中的标记的数字越小的路径的寄生电感越大。
像这样，半导体模块1为具有以下电子电路的结构：从第一端子(例如U端子32)经由第一二极管(例如二极管SBD1)到达第二端子(例如P端子31)的第一路径(例如路径P1)的电感比从第一端子经由第二二极管(例如二极管SBD2)到达第二端子的第二路径(例如路径P2)的电感大。
另外，半导体模块1满足下面的条件(1)～(4)中的至少1个，以使路径P1～P4中的标记的数字越小的路径的寄生电感越大。
(1)构成路径的接合线(下面记载为“第一导电性线”。)的总长度比构成相比于该路径配置了正向电压更高的肖特基势垒二极管的路径的接合线(下面记载为“第二导电性线”。)的总长度长；
(2)第一导电性线的截面积比第二导电性线的截面积小；
(3)构成路径的布线图案(下面记载为“第一布线图案”。)的总长度比构成相比于该路径配置了正向电压更高的肖特基势垒二极管的路径的布线图案(下面记载为“第二布线图案”。)的总长度长；
(4)第一布线图案的截面积比第二布线图案的截面积小。
条件(1)～(2)表示使第一导电性线的寄生电感比第二导电性线的寄生电感大的条件。条件(3)～(4)表示使第一布线图案的寄生电感比第二布线图案的寄生电感大的条件。
图3A、图3B、图4是概念性地示出条件(1)的图。如图3A、图3B、图4所示，接合线BW1～BW4中的标记的数字越小的接合线的总长度越长。
在图3A所示的例子中，在第一电路板21上，二极管SBD1～SBD4按该顺序呈一列地配置。另外，在与正向电压高的二极管SBD4靠近的一侧形成有第二电路板22。各二极管SBD1～SBD4分别经由接合线BW1～BW4来与第二电路板22的电极T1～T4电连接。即，各二极管SBD1～SBD4被配置为：标记的数字越小的二极管(正向电压越低的二极管)，其与连接目的地的电极T1～T4之间的距离越远。因此，接合线BW1～BW4中的标记的数字越小的接合线的总长度越长。例如，构成配置有二极管SBD1的路径P1的接合线BW1的总长度比构成配置有正向电压比二极管SBD1的正向电压高的二极管SBD2的路径P2的接合线BW2的总长度长。因而，接合线BW1～BW4中的标记的数字越小的接合线的寄生电感越大。因此，包括各接合线BW1～BW4的各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
图3B表示图3A所示的例子的变形例。在图3B所示的例子中，在第一电路板21上，二极管SBD1、SBD3、SBD4、SBD2按该顺序呈一列地配置。另外，在从第一电路板21的中心稍向二极管SBD4侧位移的位置形成有第二电路板22。在图3B所示的例子中，与图3A所示的例子同样，各二极管SB1～SBD4也被配置为：标记的数字越小的二极管(正向电压越低的二极管)，其与连接目的地的电极T1～T4的距离越远。因此，接合线BW1～BW4中的标记的数字越小的接合线的总长度越长，寄生电感越大。因而，包括各接合线BW1～BW4的各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
在图4所示的例子中，在第一电路板21上，二极管SBD1～SBD4按该顺序呈一列地配置。另外，与第一电路板21并排地形成有第二电路板22。如图4的俯视图所示，在俯视时，各二极管SBD1～SBD4与各电极T1～T4之间的距离相等。另一方面，如图4的俯视图和侧视图所示，接合线BW1～BW4被以缓和地弯曲的方式布线，标记的数字越小(正向电压越低的二极管)的接合线，其弯曲度(曲率)越大(曲率半径越小)。换言之，接合线BW1～BW4中的标记的数字越小的接合线，其被布线得越大地弯曲，从而该接合线的总长度越长，因此寄生电感越大。因而，包括各接合线BW1～BW4的各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
图5和图6是概念性地示出条件(2)的图。在图5和图6所示的例子中，与图4的例子同样，在第一电路板21上，二极管SBD1～SBD4按该顺序呈1列地配置。另外，与第一电路板21并排地形成有第二电路板22。此外，与图3A、图3B以及图4的例子不同，各接合线BW1～BW4的总长度相同。
如图5和图6所示，接合线BW1～BW4中的标记的数字越小的接合线的截面积越小。具体地说，在图5的例子中，各接合线BW1～BW4由1条线形成，标记的数字越小(正向电压越低的二极管)的线径越细，从而截面积越小。在图6的例子中，各接合线BW1～BW4由线径相同的多条线形成，标记的数字越小(正向电压越低的二极管)的接合线，其条数越少，从而总截面积越小。即，在图5和图6的任一个例子中，接合线BW1～BW4中的标记的数字越小的接合线，其截面积越小，寄生电感越大。因此，包括各接合线BW1～BW4的各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
图7是概念性地示出条件(3)的图。在图7的例子中，与图4的例子同样，在第一电路板21上，按该顺序呈1列地配置有二极管SBD1～SBD4。在图7的例子中，各二极管SBD1～SBD4与P端子31之间的距离不同。具体地说，各二极管SBD1～SBD4中的标记的数字越小的二极管(正向电压越低的二极管)，与P端子31之间的距离越远，形成在第一电路板21上的二极管与P端子31之间的布线图案越长。因此，构成路径P1～P4的第一电路板21上的布线图案中的构成配置有标记的数字越小的二极管SBD1～SBD4的路径的布线图案的总长度越长，寄生电感越大。因而，各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
图8是概念性地示出条件(4)的图。此外，图8以及后述的图9和图10所示的箭头是为了便于说明而标注的，并不表示结构要素。在图8的例子中，P端子31借助焊料等接合材料配置在第一电路板21的中央。各二极管SBD1～SBD4配置在以P端子31为中心的四方，各二极管SBD1～SBD4与P端子31之间的距离相等。在第一电路板21形成有宽度不同的多个狭缝41～46。各狭缝41～44形成于各二极管SBD1～SBD4与P端子31之间，标记的数字越小的狭缝的宽度越宽。狭缝45形成于二极管SBD1与二极管SBD3之间，狭缝46形成于二极管SBD2与二极管SBD4之间。狭缝45及46的宽度比狭缝42窄且比狭缝43宽。通过在第一电路板21形成这些狭缝41～46，构成配置有标记的数字越小的二极管SBD1～SBD4的路径的布线图案的在各二极管SBD1～SBD4与P端子31之间的截面积的平均值越小，从而寄生电感越大。因此，各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
图9是概念性地示出将条件(3)与(4)组合而得到的条件的图。在图9所示的例子中，在第一电路板21上，按该顺序呈一列地配置有二极管SBD1、SBD3、SBD4、SBD2。另外，P端子31借助焊料等接合材料配置在第一电路板21的中心位置附近。二极管SBD1与P端子31之间的距离同二极管SBD2与P端子31之间的距离相同。二极管SBD3与P端子31之间的距离同二极管SBD4与P端子31之间的距离相等，另外，比二极管SBD1与P端子31及SBD2与P端子31之间的距离短。另外，在与各二极管SBD1～SBD4接近的位置形成有宽度相等的狭缝51～54。通过在第一电路板21形成这些狭缝51～54，在第一电路板21上的布线图案中，与构成配置有二极管SBD2或SBD4的路径的布线图案相比，构成配置有二极管SBD1或SBD3的路径的布线图案的截面积的平均值小，从而寄生电感变大。
即，在图9的例子中，二极管SBD1和SBD2虽然与P端子31相距相同的距离，但是构成配置有二极管SBD1的路径的布线图案的截面积的平均值小。因此，配置有二极管SBD1的路径P1的寄生电感比配置有二极管SBD2的路径P2的寄生电感大。
二极管SBD3及SBD4与P端子31之间的距离比二极管SBD1及SBD2与P端子31之间的距离短。另外，二极管SBD3和SBD4虽然与P端子31相距相同的距离，但是构成配置有二极管SBD3的路径的布线图案的截面积的平均值小。因此，配置有二极管SBD3的路径P3的寄生电感比路径P1及P2的寄生电感小，另外，比配置有二极管SBD4的路径P4的寄生电感大。
像这样，在图9所示的例子中也是，各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
图1的从U端子32经由二极管SBD1～SBD4到达P端子31的路径组合了条件(1)和(3)。同样，图1的从N端子33经由二极管SBD5～8到达U端子32的路径也组合了条件(1)和(3)。
具体地说，如图1所示，接合线BW1～BW4中的标记的数字越小的接合线的总长度越长，从而寄生电感越大。另外，各二极管SBD1～SBD4中的标记的数字越小的二极管(正向电压越低的二极管)，其与P端子31之间的距离越远，形成在第一电路板21上的二极管与P端子31之间的布线图案越长。因此，构成路径P1～P4的第一电路板21上的布线图案中的构成配置有标记的数字越小的二极管SBD1～SBD4的路径的布线图案的总长度越长，从而寄生电感越大。其结果，各路径P1～P4中的标记的数字越小的路径的寄生电感越大。
同样，接合线BW5～BW8也是，标记的数字越小的接合线的总长度越长，从而寄生电感越大。另外，各二极管SBD5～SBD8中的标记的数字越小(正向电压越低的二极管)的二极管，其与P端子31之间的距离越远，形成在第二电路板22上的二极管与U端子32之间的布线图案越长。因此，构成路径P5～P8的第二电路板22上的布线图案中的构成配置有标记的数字越小的二极管SBD5～SBD8的路径的布线图案的总长度越长，从而寄生电感越大。其结果，各路径P5～P8中的标记的数字越小的路径的寄生电感越大。
此外，半导体模块1无需是满足条件(1)～(4)的全部条件的结构。例如，即使在接合线BW2的总长度比接合线BW1的总长度长的情况下，也只要通过满足条件(2)～(4)中的至少1个来以使路径P1整体的寄生电感大于路径P2整体的寄生电感的方式形成布线构件W1A、W2A、W1B及W2B即可。
像这样，条件(1)～(4)是例示性地列举的条件。半导体模块1也可以是不满足条件(1)～(4)的全部条件的结构，只要标记的数字越小的路径的寄生电感越大即可。
从U端子32向P端子31的电流开始流向路径P1～P4中的配置有正向电压最低的肖特基势垒二极管的路径(即路径P1)。随着流向路径P1的电流的变化(增加)，在路径P1中产生与布线构件W1A及W1B的寄生电感(L1A+L1B)成正比的反电动势。由于该反电动势，电流变得不易流向路径P1。换言之，电流变得容易流向路径P2～P4。
当在路径P2中也是，当电流增加时，在路径P2中产生与布线构件W2A及W2B的寄生电感(L2A+L2B)成正比的反电动势，电流变得不易流向路径P2。因此，电流变得相比于路径P2更容易流向路径P3、路径P4。在路径P3中也是，当电流增加时发生同样的现象，因此电流变得相比于路径P3更容易流向路径P4。
随着流向各路径P1～P4的电流的变化率变小，在各路径P1～P4中产生的反电动势也减少。当流向各路径P1～P4的电流收敛于固定值时，在各路径P1～P4中，反电动势也变为零。在该稳定状态下，均等的电流流向各路径P1～P4。
像这样，通过以使经由正向电压越低的肖特基势垒二极管的路径的寄生电感越大的方式形成各路径的布线构件，从U端子32向P端子31的电流被快速地分散到并联连接的各路径P1～P4，抑制电流在一部分路径(例如路径P1)中的集中。因此，能够防止因电流集中引起的肖特基势垒二极管等半导体元件的异常发热和破损。
同样，二极管SBD5～SBD8也是，标记的数字越小的二极管的正向电压越低，另外，路径P5～P8也是，标记的数字越小的路径的寄生电感越大。因此，在路径P5～P8中，与路径P1～P4同样，电流也被快速地分散，抑制电流在一部分路径中的集中。
通过抑制因电流集中引起的一部分半导体元件的异常发热，能够使半导体模块1的额定电流增加。此外，二极管的并联连接数越多，越能够更显著地得到如上所述的电流集中的抑制效果。
接着，说明具体的实施例。图10是概念性地表示将并联连接的多个二极管与电路板上的电极连接的接合线的长度关系的图。在本实施例中，方便起见，仅说明路径P1与路径P2之间的关系。
在本实施例中，路径P1和路径P2仅满足条件(1)～(4)中的条件(1)。即，本实施例所涉及的路径P1和路径P2除了接合线BW1的总长度与接合线BW2的总长度不同这一点以外，具有相同的结构。换言之，路径P1的寄生电感与路径P2的寄生电感仅依存于接合线BW1与BW2的总长度差地不同。
将流向路径P1、P2的电流分别设为“I1”、“I2”，将二极管SBD1、SBD2的正向电压分别设为“VF1”、“VF2”，将时间设为“t”。在该情况下，通过满足下式(1)所示的关系，抑制电流在路径P1中的集中。
VF1+(L1A+L1B)dI1/dt＝VF2+(L2A+L2B)dI2/dt…(1)
将二极管SBD1、SBD2的规格上的正向电压设为X±Y(V：伏特)，将各自的实测值设为X-Y(V)、X+Y(V)。在本实施例中，使α(A：安培)的电流流向路径P1、路径P2的各个路径β(ns：纳秒)。当将在此作为例子列举的数值代入上述式(1)时，能够得到下式(2)。并且，根据下式(2)得到下式(3)。
-2Y(V)＝{(L2A+L2B)-(L1A+L1B)}×α(A)/β(ns)…(2)
(L1A+L1B)-(L2A+L2B)＝2Y×β/α(nH：纳亨)…(3)
如上述式(3)所示，通过使路径P1的寄生电感(L1A+L1B)比路径P2的寄生电感(L2A+L2B)大2Y×β/α(nH)，抑制电流在路径P1的集中。
例如，考虑寄生电感(L2A+L2B)为12nH的情况。在该情况下，使接合线BW2的总长度比接合线BW1的总长度短10％。由此，寄生电感(L1A+L1B)变得比寄生电感(L2A+L2B)大0.12nH。
在上述实施方式中，配置于层叠基板2的开关元件、二极管的个数和配置位置不限定于上述结构，能够适当地变更。
在上述实施方式中，绝缘层20上的电路板的个数和布局不限定于上述结构，能够适当地变更。
在上述实施方式中，规定了并联连接的全部路径的寄生电感(具体地说，按路径P1～P4(或P5～P8)的顺序寄生电感依次变大)，但是只规定至少2个路径的寄生电感(例如使路径P1的寄生电感比路径P2的寄生电感大)，就能够得到抑制电流在一部分路径的集中的效果。
在上述实施方式中，设为以下结构：用阳极电极侧的电感(例如L1A)与阴极电极侧的电感(例如L1B)之和来表示二极管在规定路径中的寄生电感。在该情况下，优选的是，正向电压低的一方的二极管的阳极电极侧的电感比正向电压高的一方的二极管的阳极电极侧的电感高。即，也可以利用阳极电极侧的电感来调整并联连接的各二极管的在规定路径之间的电感的大小。换言之，例如也可以是，在路径P1～P4中，使与阴极电极电连接的布线构件W1B～W4B的电感L1B～L4B相等，而对于与阳极电极电连接的布线构件W1A～W4A的电感L1A～L4A，使标记的数字越小的电感越大。是因为，阳极电极出现在半导体模块1的表面侧，能够通过变更接合线BW1～BW4的布线长度等来容易地调整电感。此外，对各二极管之间的电感的调整不限于用阳极电极侧的布线构件来调整，也可以用阴极电极侧的布线构件来进行调整。
另外，在开关元件MOS1～MOS4中，与二极管SBD1～SBD4同样，也存在电流集中于一部分开关元件的问题。具体地说，在多个开关元件并联连接的情况下，电流通常集中于接通电压(VON)更低的开关元件。
因此，在上述实施方式中，将接通电压最低的开关元件配置为开关元件MOS1，以后，将接通电压低的开关元件依次配置为开关元件MOS2～MOS4。即，将开关元件MOS1～MOS4配置为使标记的数字越小的开关元件的接通电压越低。
像这样，在配置有开关元件MOS1～MOS4的结构中，以如下方式形成布线构件：在从P端子31经由各开关元件MOS1～MOS4到达U端子32的各路径P1’～P4’中，经由标记的数字越小的开关元件的路径的寄生电感越大。由此，在各路径P1’～P4’中，电流被快速地分散，抑制电流在一部分路径的集中。
也可以构成为：开关元件MOS5～MOS8也是，标记的数字越小的开关元件的接通电压越低，另外，从U端子32经由各开关元件MOS5～MOS8到达N端子33的各路径P5’～P8’也是，标记的数字越小的路径的寄生电感越大。通过该结构，在路径P5’～P8’中，与路径P1’～P4’同样，电流被快速地分散，抑制电流在一部分路径的集中。
即，半导体模块1也可以以如下方式构成，以抑制电流向一部分开关元件的集中：具有电子电路，该电子电路是多个开关元件并联连接而成的，该多个开关元件包括第一开关元件(例如开关元件MOS1)以及接通电压比第一开关元件的接通电压高的第二开关元件(例如开关元件MOS2)，在该电子电路中，从第一端子(例如P端子31)经由第一开关元件到达第二端子(例如U端子32)的第一路径的电感比从第一端子经由第二开关元件到达第二端子的第二路径的电感大。
在上述实施方式中，以使路径P1～P4中的标记的数字越小的路径的寄生电感越大的方式形成布线构件，但是在另一实施方式中，也可以是，以使路径P1～P4中的标记的数字越小的路径的电感越大的方式在各路径P1～P4配置电感各不相同的电感元件(例如具有磁导率各不相同的芯的电感器)。
图11是示意性地表示本发明的实施的一个方式所涉及的半导体装置100的图。该半导体装置100具备并联连接的半导体模块1A及1B。半导体模块1A及1B具有与上述的实施方式所涉及的半导体模块1同样的结构。在图4中，方便起见，用具有P端子31A和N端子33A的框表示半导体模块1A，用具有P端子31B和N端子33B的框表示半导体模块1B。
P端子31A及31B与电源200的正极侧的正电位点200A(一对端子中的一个端子)电连接。N端子33A及33B与电源200的负极侧的负电位点200B(一对端子中的另一个端子)电连接。对从正电位点200A经由半导体模块1A到达负电位点200B的路径标注标记P1A。对从正电位点200A经由半导体模块1B到达负电位点200B的路径标注标记P1B。
半导体模块1A整体的正向电压和半导体模块1B整体的正向电压也包含偏差。因此，担心电流集中于正向电压低的半导体模块。因此，半导体装置100为经由正向电压越低的半导体模块的路径的电感越大的结构。
在本例中，半导体模块1A的正向电压比半导体模块1B的正向电压低，另外，路径P1A的寄生电感比路径P1B的寄生电感大。
电流开始流向配置有正向电压低的半导体模块1A的路径P1A。随着流向路径P1A的电流的变化(增加)，在路径P1A中产生与路径P1A的布线构件的寄生电感成正比的反电动势。由于该反电动势，电流变得不易流向路径P1A。换言之，电流变得容易流向路径P1B。即，电流被快速地分散到并联连接的路径P1A和路径P1B，抑制电流在路径P1A的集中。因此，在本例中也能够防止因电流集中引起的肖特基势垒二极管等半导体元件的异常发热和破损。
在图11中，示出了将2个半导体模块并联连接而成的半导体装置，但是将3个以上的半导体模块并联连接而成的半导体装置也处于本发明的范畴。
说明了本实施方式和变形例，但是作为其它实施方式，也可以将上述实施方式和变形例整体地或部分地进行组合。
另外，本实施方式不限定于上述的实施方式和变形例，可以在不脱离技术思想的宗旨的范围内进行各种变更、置换、变形。并且，如果由于技术的进步或衍生的其它技术，而能够用其它的方法来实现技术思想，则也可以使用该方法来实施。因而，权利要求书覆盖了技术思想的范围内所能包含的全部实施方式。
下面整理上述实施方式中的特征点。
上述实施方式所记载的电子电路是多个二极管并联连接而成的电子电路，该多个二极管包括第一二极管以及正向电压比所述第一二极管的正向电压高的第二二极管，从第一端子经由所述第一二极管到达第二端子的第一路径的电感比从所述第一端子经由所述第二二极管到达所述第二端子的第二路径的电感大。
在上述实施方式所记载的电子电路中，在从所述第一端子经由所述多个二极管中的各个二极管来到所述第二端子为止的各路径中，经由正向电压越低的二极管的路径的电感越大。
在上述实施方式所记载的电子电路中，所述电感是阳极侧的电感。
上述实施方式所记载的半导体模块具有电子电路，所述电子电路是多个二极管并联连接而成的，所述多个二极管包括第一二极管以及正向电压比所述第一二极管的正向电压高的第二二极管，形成从第一端子经由所述第一二极管到达第二端子的第一路径的布线构件的电感比形成从所述第一端子经由所述第二二极管到达所述第二端子的第二路径的布线构件的电感大。
上述实施方式所记载的半导体模块具备安装有所述电子电路的基板，所述第一路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第一二极管连接的第一导电性线，所述第二路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第二二极管连接的第二导电性线，所述第一导电性线的电感比所述第二导电性线的电感大。
上述实施方式所记载的半导体模块满足下面的条件(1)～(2)中的至少1个：
(1)所述第一导电性线的总长度比所述第二导电性线的总长度长；
(2)所述第一导电性线的截面积比所述第二导电性线的截面积小。
上述实施方式所记载的半导体模块具备安装有所述电子电路的基板，所述第一路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第一二极管连接的第一布线图案，所述第二路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第二二极管连接的第二布线图案，所述第一布线图案的电感比所述第二布线图案的电感大。
上述实施方式所记载的半导体模块满足下面的条件(3)～(4)中的至少1个：
(3)所述第一布线图案的总长度比所述第二布线图案的总长度长；
(4)所述第一布线图案的截面积比所述第二布线图案的截面积小。
在上述实施方式所记载的半导体模块中，所述多个二极管是具有同一构造的二极管。
在上述实施方式所记载的半导体模块中，所述多个二极管是使用碳化硅(Sic)制作出的二极管。
上述实施方式所记载的半导体装置具备并联连接在一对端子之间的多个半导体模块，所述半导体模块是上述的半导体模块，在从所述一对端子中的一个端子经由所述多个半导体模块中的各个半导体模块来到所述一对端子中的另一个端子为止的各路径中，经由正向电压越低的半导体模块的路径的电感越大。
上述实施方式所记载的电子电路是多个开关元件并联连接而成的，所述多个开关元件包括第一开关元件以及接通电压比所述第一开关元件的接通电压高的第二开关元件，从第一端子经由所述第一开关元件到达第二端子的第一路径的电感比从所述第一端子经由所述第二开关元件到达所述第二端子的第二路径的电感大。
产业上的可利用性
如以上所说明的那样，本发明具有能够抑制电流集中于并联连接的多个半导体元件的一部分的效果，特别是，对电子电路、半导体模块以及半导体装置是有用的。

Claims (12)

1.一种电子电路，是多个二极管并联连接而成的，所述多个二极管包括第一二极管以及正向电压比所述第一二极管的正向电压高的第二二极管，
从第一端子经由所述第一二极管到达第二端子的第一路径的电感比从所述第一端子经由所述第二二极管到达所述第二端子的第二路径的电感大。
2.根据权利要求1所述的电子电路，其特征在于，
在从所述第一端子经由所述多个二极管中的各个二极管来到所述第二端子为止的各路径中，经由正向电压越低的二极管的路径的电感越大。
3.根据权利要求1或2所述的电子电路，其特征在于，
所述电感是阳极侧的电感。
4.一种半导体模块，具有电子电路，所述电子电路是多个二极管并联连接而成的，所述多个二极管包括第一二极管以及正向电压比所述第一二极管的正向电压高的第二二极管，
形成从第一端子经由所述第一二极管到达第二端子的第一路径的布线构件的电感比形成从所述第一端子经由所述第二二极管到达所述第二端子的第二路径的布线构件的电感大。
5.根据权利要求4所述的半导体模块，其特征在于，
具备安装有所述电子电路的基板，
所述第一路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第一二极管连接的第一导电性线，
所述第二路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第二二极管连接的第二导电性线，
所述第一导电性线的电感比所述第二导电性线的电感大。
6.根据权利要求5所述的半导体模块，其特征在于，
满足下面的条件(1)～(2)中的至少1个：
(1)所述第一导电性线的总长度比所述第二导电性线的总长度长；
(2)所述第一导电性线的截面积比所述第二导电性线的截面积小。
7.根据权利要求4所述的半导体模块，其特征在于，
具备安装有所述电子电路的基板，
所述第一路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第一二极管连接的第一布线图案，
所述第二路径的布线构件包括将配置于所述基板的所述第一端子或所述第二端子与所述第二二极管连接的第二布线图案，
所述第一布线图案的电感比所述第二布线图案的电感大。
8.根据权利要求7所述的半导体模块，其特征在于，
满足下面的条件(3)～(4)中的至少1个：
(3)所述第一布线图案的总长度比所述第二布线图案的总长度长；
(4)所述第一布线图案的截面积比所述第二布线图案的截面积小。
9.根据权利要求4～8中的任一项所述的半导体模块，其特征在于，
所述多个二极管是具有同一构造的二极管。
10.根据权利要求4～9中的任一项所述的半导体模块，其特征在于，
所述多个二极管是使用碳化硅即SiC制作出的二极管。
11.一种半导体装置，具备并联连接在一对端子之间的多个半导体模块，所述半导体模块是根据权利要求4～10中的任一项所述的半导体模块，
在从所述一对端子中的一个端子经由所述多个半导体模块中的各个半导体模块来到所述一对端子中的另一个端子为止的各路径中，经由正向电压越低的半导体模块的路径的电感越大。
12.一种电子电路，是多个开关元件并联连接而成的，所述多个开关元件包括第一开关元件以及接通电压比所述第一开关元件的接通电压高的第二开关元件，
从第一端子经由所述第一开关元件到达第二端子的第一路径的电感比从所述第一端子经由所述第二开关元件到达所述第二端子的第二路径的电感大。
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