JP6672908B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
近年、シリコンカーバイド化合物半導体（ＳｉＣ）素子等の化合物半導体素子のような次世代半導体素子を搭載したパワー半導体モジュール（単に、半導体モジュールと呼ぶ）の開発が進められている。ＳｉＣ素子は、従来のシリコン半導体（Ｓｉ）素子に対して絶縁破壊電界強度が高いことから高耐圧であり、また不純物濃度をより高く、活性層をより薄くすることができることから高効率且つ高速動作が可能な小型の半導体モジュールを実現することができる。
半導体モジュールは、例えば特許文献１に開示されるようにバスバーを用いて、或いは特許文献２に開示されるように配線を用いて、複数のモジュールを並列接続することにより大容量化（すなわち、大電流化）することができる。
特許文献１ 特開２０１４−２３６１５０
特許文献２ 特開２００３−１４２６８９
しかしながら、次世代半導体素子の小型化が進み、半導体モジュールの内部インダクタンスに対してバスバー、配線等、半導体モジュールを並列接続する導体のインダクタンスが相対的に大きくなっている。これに伴い、各半導体モジュールに対するバスバー、配線等のインダクタンスのばらつきによって、各半導体モジュールから出力される電流の過渡特性、例えば立ち上がり時間、最大電流等のばらつきのような電流アンバランスが生じる。これまでは半導体モジュールの２つの出力ライン（後述するＰラインとＮライン）を近接することで、すなわち相互インダクタンスにより、バスバーを低インダクタンス化することも可能である。しかし、この場合においても、各半導体モジュールに対する電流経路の違いから、バスバーの共通端子から各モジュール、各モジュール内の半導体素子までのインダクタンスがばらつくため、同様の電流アンバランスが生じる。電流アンバランスは、次世代半導体素子の動作が高速であることから各半導体モジュールのスイッチング速度のアンバランスをもたらし、特定のモジュール内の半導体素子にストレスが集中して複数のモジュール全体の信頼性が下がるという問題がある。
本発明の第１の態様においては、第１半導体モジュールと、第１半導体モジュールの第１半導体素子のスイッチング電圧の閾値よりもスイッチング電圧の閾値が低い第２半導体素子が内蔵された第２半導体モジュールと、第１半導体モジュールおよび第２半導体モジュールのそれぞれの外部端子を共通端子に対して並列に接続するバスバーと、を備え、第２半導体モジュールは、バスバーにおける第１半導体モジュールの接続点から共通端子までの電流経路のインダクタンスよりも、共通端子までの電流経路のインダクタンスが大きい接続点に接続される半導体装置が提供される。
本発明の第２の態様においては、第１の態様の半導体装置の製造方法であって、複数の半導体モジュールに内蔵される半導体素子それぞれのスイッチング電圧の閾値を測定する段階と、複数の半導体素子のうち、第１半導体モジュールに内蔵する第１半導体素子を選択し、第１半導体モジュールに内蔵する第１半導体素子よりもスイッチング電圧の閾値が低い第２半導体素子を第２半導体モジュールに内蔵するために選択する段階と、第１半導体モジュールを、バスバー上の接続点に接続する段階と、第２半導体モジュールを、共通端子に対するインダクタンスが第１半導体モジュールよりも大きくなるバスバー上の接続点に接続する段階と、を備える半導体装置の製造方法が提供される。
本発明の第３の態様においては、それぞれが第１外部端子および第２外部端子の間に接続された第１半導体素子、並びに第２外部端子および第３外部端子の間に接続された第２半導体素子を有する第１半導体モジュールおよび第２半導体モジュールと、第１半導体モジュールの第１外部端子および第２半導体モジュールの第１外部端子を第１共通端子に対して並列に接続する第１バスバーと、第１半導体モジュールの第２外部端子および第２半導体モジュールの第２外部端子を第２共通端子に対して並列に接続する第２バスバーと、第１半導体モジュールの第３外部端子および第２半導体モジュールの第３外部端子を第３共通端子に対して並列に接続する第３バスバーとを備え、第１半導体モジュールの第１半導体素子は、第２半導体モジュールの第１半導体素子よりもスイッチング電圧の閾値が高く、第１半導体モジュールの第２半導体素子は、第２半導体モジュールの第２半導体素子よりもスイッチング電圧の閾値が低く、第１共通端子から第１半導体モジュール内の第１半導体素子に至る電流経路のインダクタンスは、第２半導体モジュール内の第２半導体素子に至る電流経路のインダクタンスよりも低く、第３共通端子から第１半導体モジュールの第２半導体素子に至る電流経路のインダクタンスは、第３共通端子から第２半導体モジュールの第２半導体素子に至る電流経路のインダクタンスよりも高い、半導体装置が提供される。
本発明の第４の態様においては、第３の態様の半導体装置の製造方法であって、複数の半導体モジュールに内蔵される半導体素子それぞれのスイッチング電圧の閾値を測定する段階と、複数の半導体素子のうち、第１半導体モジュールに内蔵する第１半導体素子および第１半導体モジュールに内蔵する第２半導体素子を選択し、第１半導体モジュールに内蔵する第１半導体素子よりもスイッチング電圧の閾値が低い第１半導体素子を第２半導体モジュールに内蔵するために選択し、第１半導体モジュールに内蔵する第２半導体素子よりもスイッチング電圧の閾値が高い第２半導体素子を第２半導体モジュールに内蔵するために選択する段階と、第１半導体モジュールの第１外部端子を第１バスバーに接続し、かつ第１半導体モジュールの第３外部端子を第３バスバーに接続する段階と、第２半導体モジュールの第１外部端子を第１バスバーに接続し、かつ第２半導体モジュールの第３外部端子を第３バスバーに接続する段階と、を備え、第１共通端子から第１半導体モジュール内の第１半導体素子に至る電流経路のインダクタンスを、第２半導体モジュール内の第２半導体素子に至る電流経路のインダクタンスよりも低くし、第３共通端子から第１半導体モジュールの第２半導体素子に至る電流経路のインダクタンスを、第３共通端子から第２半導体モジュールの第２半導体素子に至る電流経路のインダクタンスよりも高くする、半導体装置の製造方法が提供される。
本発明の第５の態様においては、それぞれが第１外部端子および第２外部端子の間に接続された第１半導体デバイス、並びに第２外部端子および第３外部端子の間に接続された第２半導体デバイスを有する第１半導体モジュールおよび第２半導体モジュールと、第１半導体モジュールの第１外部端子および第２半導体モジュールの第１外部端子を第１共通端子に対して並列に接続する第１バスバーと、第１半導体モジュールの第３外部端子および第２半導体モジュールの第３外部端子を第２共通端子に対して並列に接続する第２バスバーとを備え、第１半導体モジュールの第１半導体デバイスは、第２半導体モジュールの第１半導体デバイスよりもスイッチング電圧の閾値が高く、第１半導体モジュールの第２半導体デバイスは、第２半導体モジュールの第２半導体デバイスよりもスイッチング電圧の閾値が低く、第１共通端子から第１半導体モジュール内の第１半導体デバイスおよび第２半導体モジュール内の第２半導体デバイスを介して第２共通端子に至る電流経路のインダクタンスは、第１共通端子から第２半導体モジュール内の第１半導体デバイスおよび第１半導体モジュール内の第２半導体デバイスを介して第２共通端子に至る電流経路のインダクタンスよりも小さい半導体装置が提供される。
本発明の第６の態様においては、第５の態様の半導体装置の製造方法であって、複数の半導体モジュールのそれぞれが有する第１半導体デバイスおよび第２半導体デバイスのスイッチング電圧の閾値を測定する段階と、複数の半導体モジュールのうち、第１半導体モジュール、および、第１半導体モジュールよりも第１半導体デバイスのスイッチング電圧の閾値が低く第２半導体デバイスのスイッチング電圧の閾値が高い第２半導体モジュールを選択する段階と、第１半導体モジュールの第１外部端子を第１バスバーに接続し、かつ第１半導体モジュールの第３外部端子を第２バスバーに接続する段階と、第２半導体モジュールの第１外部端子を第１バスバーに接続し、かつ第２半導体モジュールの第３外部端子を第２バスバーに接続する段階と、を備え、第１共通端子から第１半導体モジュール内の第１半導体デバイスおよび第２半導体モジュール内の第２半導体デバイスを介して第２共通端子に至る電流経路のインダクタンスを、第１共通端子から第２半導体モジュール内の第１半導体デバイスおよび第１半導体モジュール内の第２半導体デバイスを介して第２共通端子に至る電流経路のインダクタンスよりも小さくする半導体装置の製造方法が提供される。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置の構成を示す。 本実施形態に係る半導体装置の構成を、半導体モジュールとバスバーとを分解した状態において示す。 半導体モジュールの外部構成を示す。 半導体モジュールの内部構成を示す。 半導体モジュールの回路構成を示す。 バスバー及びプリント基板の構成を示す。 半導体装置の回路構成を示す。 半導体装置の製造方法のフローを示す。 バスバー（Ｎライン）におけるインダクタンスの測定位置を示す。 バスバー（Ｎライン）におけるインダクタンスの測定結果及びシミュレーション結果の一例を示す。 バスバー（Ｐライン）におけるインダクタンスの測定位置を示す。 バスバー（Ｐライン）におけるインダクタンスの測定結果及びシミュレーション結果の一例を示す。 半導体モジュールが最適配置された半導体装置に対する電流アンバランス試験の結果（通電オフ及び通電オンのそれぞれに対する最大ドレイン電流、最大ゲート−ソース間電圧、及び最大ドレイン−ソース間電圧の測定結果）の一例を示す。 半導体モジュールが最適配置された半導体装置に対する電流アンバランス試験の結果（通電オンに対するドレイン電流及びドレイン−ソース間電圧の過渡特性の測定結果）の一例を示す。 比較例における半導体装置に対する電流アンバランス試験の結果（通電オフ及び通電オンのそれぞれに対する最大ドレイン電流、最大ゲート−ソース間電圧、及び最大ドレイン−ソース間電圧の測定結果）の一例を示す。 比較例における半導体装置に対する電流アンバランス試験の結果（通電オンに対するドレイン電流及びドレイン−ソース間電圧の過渡特性の測定結果）の一例を示す。 半導体モジュールの閾値電圧と最大ピーク電流との関係を示す。 並列接続する半導体モジュールの閾値電圧のばらつきとバスバーのインダクタンスのばらつきとの関係を示す。 変形例に係る半導体装置の回路構成を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１Ａ及び図１Ｂは、本実施形態に係る半導体装置１００の構成を（図１Ｂは、半導体モジュールとバスバーとを分解した状態において）示す。半導体装置１００は、バスバーのインダクタンスとバスバーにより並列接続される半導体モジュールの特性とに基づいて半導体モジュールの並列配置を最適化することにより、各半導体モジュールから出力される電流のアンバランスを抑制することを目的とするものであり、半導体モジュール１０Ａ〜１０Ｄ、バスバー３１〜３３、及びプリント基板３４を備える。
なお、半導体装置１００は、外部の装置又はシステム（外部装置等と称する（いずれも不図示））、例えばモータを駆動するインバータ装置にモータの一相（例えば、Ｕ相）に対応するインバータとして組み込まれて使用され、スイッチング電圧等、外部装置等からの制御信号により動作する。半導体装置１００において、半導体モジュール１０Ａ〜１０Ｄのそれぞれが配置されるバスバー３１〜３３に対する位置をサイトＰ１〜Ｐ４とする。サイトＰ１〜Ｐ４は、バスバー３１〜３３の下方に、Ｘ方向に並列する。
なお、本明細書において、「接続」とは、特に断らない限り、通電可能に電気的に接続する意味を含むものとする。
半導体モジュール１０Ａ〜１０Ｄは、それぞれが、スイッチング電圧を受けて電流を出力（すなわち、通電）するスイッチング装置である。ここで、半導体モジュール１０Ａ〜１０Ｄは、それぞれ固有の閾値電圧を有し、閾値電圧以上のスイッチング電圧を受けて２つの外部端子間を通電する又は閾値電圧未満のスイッチング電圧を受けて通電を止める。（逆に、半導体モジュール１０Ａ〜１０Ｄは、閾値電圧未満のスイッチング電圧を受けて２つの外部端子間を通電する又は閾値電圧以上のスイッチング電圧を受けて通電を止めるとしてもよい。）半導体モジュール１０Ａ〜１０Ｄは、それぞれサイトＰ１〜Ｐ４に配置されてＸ方向に並列され、後述するバスバー３１〜３３により並列接続される。なお、本実施形態では、一例として４つの半導体モジュールが並列されるが、その数は４に限らず、複数であれば任意の数でよい。
半導体モジュール１０Ａ〜１０Ｄは、各１つ又は各複数（ここでは、各２つとする）の外部端子１６，１７及び１８並びに１つ又は複数（ここでは、４つとする）の外部端子１９を有する。ここで、半導体モジュール１０Ａは、２つの外部端子１７（１７Ａ１，１７Ａ２）及び２つの外部端子１８（１８Ａ１，１８Ａ２）を有する。半導体モジュール１０Ｂは、２つの外部端子１７（１７Ｂ１，１７Ｂ２）及び２つの外部端子１８（１８Ｂ１，１８Ｂ２）を有する。半導体モジュール１０Ｃは、２つの外部端子１７（１７Ｃ１，１７Ｃ２）及び２つの外部端子１８（１８Ｃ１，１８Ｃ２）を有する。半導体モジュール１０Ｄは、２つの外部端子１７（１７Ｄ１，１７Ｄ２）及び２つの外部端子１８（１８Ｄ１，１８Ｄ２）を有する。半導体モジュール１０Ａ〜１０Ｄの詳細構成については後述する。
バスバー３１〜３３は、それぞれの共通端子に対して半導体モジュール１０Ａ〜１０Ｄを並列に接続する導体である。バスバー３１〜３３は、それぞれ長手をＸ方向に向けて、Ｙ方向に並列される。バスバー３１は、半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１８、すなわち外部端子１８Ａ１，１８Ａ２，１８Ｂ１，１８Ｂ２，１８Ｃ１，１８Ｃ２，１８Ｄ１及び１８Ｄ２に接続される。半導体装置１００の回路構成において、これらの外部端子に接続されたバスバー３１がなす部分をＰライン（すなわち、正側端子）とも称する。バスバー３２は、半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１７、すなわち外部端子１７Ａ１，１７Ａ２，１７Ｂ１，１７Ｂ２，１７Ｃ１，１７Ｃ２，１７Ｄ１及び１７Ｄ２に接続される。半導体装置１００の回路構成において、これらの外部端子に接続されたバスバー３２がなす部分をＮライン（すなわち、負側端子）とも称する。バスバー３３は、半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１６に接続される。半導体装置１００の回路構成において、これらの外部端子に接続されたバスバー３３がなす部分をＵラインとも称する。バスバー３１〜３３の詳細構成については後述する。
プリント基板３４は、半導体モジュール１０Ａ〜１０Ｄに接続して、それぞれに外部装置等から送られる制御信号を入力し、それぞれから出力される出力信号を外部装置等に送る基板である。プリント基板３４は、長手をＸ方向に向けてバスバー３１の−Ｙ側に配置されて、半導体モジュール１０Ａ〜１０Ｄの各４つの外部端子１９に接続される。プリント基板３４の詳細構成については後述する。
なお、半導体モジュール１０Ａ〜１０Ｄ、バスバー３１〜３３、及びプリント基板３４を上方から覆って内部に収容するケース（不図示）をさらに備えてもよい。
図２Ａ及び図２Ｂは、それぞれ、半導体モジュール１０Ａの外部構成及び内部構成を示す。なお、図２Ｂは、図２Ａにおける基準線ＢＢに関する半導体モジュール１０Ａの断面構成を示す。半導体モジュール１０Ａは、本体１１、基板１２ａ及び１２ｂ、半導体素子１３ａ及び１３ｂ、導通ポスト１４ａ及び１４ｂ、配線基板１５、外部端子１６〜１８、並びに外部端子１９を有する。
本体１１は、半導体モジュール１０Ａの構成各部を内部に、ただし外部端子１６〜１９の上端を上方に突出して、基板１２ａ及び１２ｂの下面を本体１１の底面と面一に露出して、封止する部材である。本体１１は、例えばエポキシ樹脂のような熱硬化性樹脂を用いてモールド成形することで、Ｙ方向を長手とする略直方体状に成形される。
ここで、本体１１のＹ方向の両端には、上面視において略半円形状の段部１１ａ及び段部１１ａをＺ方向に貫通する孔部１１ｂが形成されている。孔部１１ｂに上方からボルト等の固定具を差し入れることで、半導体モジュール１０Ａを外部装置等に固定することができる。
また、本体１１の上面の中央には、Ｙ方向に延びる凹部１１ｃが形成され、凹部１１ｃを挟んでＸ方向の一側及び他側のそれぞれに、３つの円筒形状の凸部１６ｓ〜１８ｓ及び１つの単心円筒形状の凸部１９ｓがＹ方向に並設されている。凸部１６ｓ〜１８ｓの上面からそれぞれ外部端子１６〜１８が上方に突出し、凸部１９ｓの上面から２つの外部端子１９が上方に突出している。
基板１２ａ及び１２ｂは、半導体素子を実装する部材であり、例えばＤＣＢ(Direct Copper Bonding)基板、ＡＭＢ(Active Metal Blazing)基板等を採用することができる。
基板１２ａは、絶縁板１２ａ１並びに回路層１２ａ２及び１２ａ３を含む。絶縁板１２ａ１は、例えば窒化アルミニウム、窒化珪素、酸化アルミニウム等の絶縁性セラミックスから構成される板状部材である。回路層１２ａ２及び１２ａ３は、例えば銅、アルミニウム等の導電性金属を用いて、それぞれ絶縁板１２ａ１の上面及び下面に設けられている。なお、回路層１２ａ２は、半導体素子に接続する配線パターンを含む。
基板１２ｂは、絶縁板１２ｂ１並びに回路層１２ｂ２，１２ｂ３及び１２ｂ４を含む。絶縁板１２ｂ１並びに回路層１２ｂ２及び１２ｂ３は、それぞれ、基板１２ａの絶縁板１２ａ１並びに回路層１２ａ２及び１２ａ３と同様に構成される。回路層１２ｂ４は、例えば銅、アルミニウム等の導電性金属を用いて、絶縁板１２ｂ１の上面に回路層１２ｂ２に並んで設けられている。
半導体素子１３ａ及び１３ｂは、例えば、ＳｉＣ等の化合物半導体からなるスイッチング素子であり、表面及び裏面のそれぞれに電極を有する縦型の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等を採用することができる。なお、半導体素子１３ａ及び１３ｂは、縦型の素子に限らず、表面にのみ電極が設けられた横型の素子であってもよい。半導体素子１３ａ及び１３ｂは、それぞれ、基板１２ａ及び１２ｂ上に実装される。
半導体素子１３ａ及び１３ｂは、ＭＯＳＦＥＴ（又はＩＧＢＴ）の場合に、表面にソース電極（エミッタ電極）及びゲート電極、裏面にドレイン電極（コレクタ電極）を有する。半導体素子１３ａ及び１３ｂは、それぞれ、ドレイン電極（又はコレクタ電極）をはんだ等の接合材により回路層１２ａ２及び１２ｂ２に接続することで、その裏面にて基板１２ａ及び１２ｂ上に固着される。
導通ポスト１４ａ及び１４ｂは、それぞれ、半導体素子１３ａ及び１３ｂと配線基板１５との間に設けられてそれらの間で通電するための導電部材であり、一例として銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。なお、導電ポスト１４ａ及び１４ｂは、その下端をはんだ等の接合材により半導体素子１３ａ及び１３ｂに接続することでそれらの上に立設され、上端をはんだ、ロウ付け、又はカシメにより配線基板１５上の配線パターンに接続される。
導電ポスト１４ａ（１４ｂ）は、３つのポストを含む。それらのうちの２つのポストは半導体素子１３ａ（１３ｂ）のソース電極又はこれに繋がる端子上に立設され、配線基板１５上の配線パターンに接続する。残りの１つのポストは、半導体素子１３ａ（１３ｂ）のゲート電極又はこれに繋がる端子上に立設され、配線基板１５上の配線パターンに接続する。
配線基板１５は、半導体素子１３ａ及び１３ｂの電極を外部端子１６〜１９に接続する基板であり、絶縁板及びこの表面に形成された配線パターンを有する回路層（いずれも不図示）を有する。絶縁板は、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。絶縁板には、外部端子１６〜１８並びに導電ポスト１４ａ及び１４ｂを通す複数の貫通孔（不図示）が設けられている。回路層は、銅、アルミニウム等の導電性金属を用いて、絶縁板の表面に設けられている。
配線基板１５の配線パターンは、半導体素子１３ａ及び１３ｂのゲート電極に接続する導通ポスト１４ａ及び１４ｂを外部端子１９の１つに接続し、半導体素子１３ａのソース電極に接続する導通ポスト１４ａを外部端子１６に接続し、半導体素子１３ｂのソース電極に接続する導通ポスト１４ｂを外部端子１７に接続する。
外部端子１６〜１８は、半導体素子１３ａ及び１３ｂから出力される電流を導通して半導体モジュール１０Ａ外に出力するための端子である。外部端子１６〜１８は、例えば銅、アルミニウム等の導電性金属を用いて円柱状又は四角柱状に成形されている。
外部端子１６は、２つの端子を含み、基板１２ｂの回路層１２ｂ２上に立設され、配線基板１５の孔部（不図示）を介して上方に延び、本体１１の上面上の凸部１６ｓから突出する。外部端子１６は、回路層１２ｂ２を介して半導体素子１３ｂのドレイン電極並びに配線基板１５の配線パターン及び導通ポスト１４ａを介して半導体素子１３ａのソース電極に接続されて、出力端子として機能する。
外部端子１７は、２つの端子（すなわち、外部端子１７Ａ１及び１７Ａ２）を含み、基板１２ｂの回路層１２ｂ４上に立設され、配線基板１５の孔部（不図示）を介して上方に延び、本体１１の上面上の凸部１７ｓから突出する。外部端子１７は、配線基板１５の配線パターン及び導通ポスト１４ｂを介して半導体素子１３ｂのソース電極に接続されて、ソース端子として機能する。
外部端子１８は、２つの端子（すなわち、外部端子１８Ａ１及び１８Ａ２）を含み、基板１２ａの回路層１２ａ２上に立設され、配線基板１５の孔部（不図示）を介して上方に延び、本体１１の上面上の凸部１８ｓから突出する。外部端子１８は、回路層１２ａ２を介して半導体素子１３ａのドレイン電極に接続されて、ドレイン端子として機能する。
外部端子１９は、半導体モジュール１０Ａ外から半導体素子１３ａ及び１３ｂに制御信号を入力するための端子である。外部端子１９は、外部端子１６〜１８と同様に、例えば銅、アルミニウム等の導電性金属を用いて円柱状に成形されている。
外部端子１９は、４つの端子を含み、配線基板１５の配線パターン上に立設され、本体１１の上面上の凸部１９ｓから突出する。外部端子１９のうちの少なくとも１つの端子は、配線基板１５の配線パターン並びに導通ポスト１４ａ及び１４ｂを介して半導体素子１３ａ及び１３ｂのゲート電極に接続されて、ゲート端子として機能する。
図３は、半導体モジュール１０Ａの回路構成を示す。半導体モジュール１０Ａにおいて、半導体素子１３ａ及び１３ｂは、回路層１２ａ２及び１２ｂ２、導通ポスト１４ａ及び１４ｂ、配線基板１５の配線パターン、並びに外部端子１６を介して外部端子１８及び１７の間に直列されている。半導体素子１３ａ及び１３ｂは、外部端子１９を介して制御信号（これに含まれるスイッチング信号）がそれぞれのゲート電極に入力されることでオンオフされて、外部端子１８から外部端子１６又は外部端子１６から外部端子１７に電流を通す又は止める。
半導体モジュール１０Ｂ〜１０Ｄは、半導体モジュール１０Ａと同様に構成される。
なお、本実施形態に係る半導体モジュール１０Ａ〜１０Ｄは、それぞれ直列する２つの半導体素子１３ａ及び１３ｂを有することとしたが、半導体装置の数は２に限らず、１でもよいし、３以上でもよい。また、１つのモジュール内で、半導体素子を複数並列してもよい。
図４は、バスバー３１〜３３及びプリント基板３４の構成を示す。
バスバー３１は、例えば銅、アルミニウム等の導電性金属を用いて、側面視Ｌ字状に形成されている。バスバー３１は、本体部３１ａ、接合部３１ｂ、及び端子部３１ｃを有する。本体部３１ａは、接合部３１ｂに接合される端子と端子部３１ｃとの間で通電するための部分である。本体部３１ａは、Ｘ方向を長手としてＺ方向に立てられている。接合部３１ｂは、本体部３１ａの下辺に一辺を接続し、他辺を−Ｙ方向に向けて本体部３１ａから屈曲する部分である。接合部３１ｂには、８つの孔部３１ｂ０が、外部端子１８を接続する接続点としてサイトＰ１〜Ｐ４に対応する位置に２つずつ形成されている。端子部３１ｃは、本体部３１ａの上辺から＋Ｚ方向に延びる片部である。端子部３１ｃは、本体１１の長手より十分に小さい幅を有し、Ｐ２サイトの直上に位置する本体部３１ａの上端に設けられている。なお、端子部３１ｃの中央に円形の開口３１ｃ０が形成されている。
バスバー３１は、半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１８（外部端子１８Ａ１，１８Ａ２，１８Ｂ１，１８Ｂ２，１８Ｃ１，１８Ｃ２，１８Ｄ１及び１８Ｄ２）に接続される。バスバー３１は、半導体モジュール１０Ａ〜１０Ｄ上に、それらの各２つの外部端子１８を接合部３１ｂの８つの孔部３１ｂ０にそれぞれ通し、各２つの凸部１８ｓの上面に接合部３１ｂを当接して、支持される。この状態において、外部端子１８が接合部３１ｂに、例えばレーザ溶接による接合又ははんだ材等の接合材を介して接合される。それにより、端子部３１ｃが、半導体モジュール１０Ａ〜１０Ｄの外部端子１８（ドレイン端子として機能する）に接続されて、共通端子として機能する。
バスバー３２は、バスバー３１と同様に構成され、本体部３２ａ、接合部３２ｂ、及び端子部３２ｃを有する。本体部３２ａは、Ｘ方向を長手としてＺ方向に立てられている。接合部３２ｂは、本体部３２ａの下辺に一辺を接続し、他辺を＋Ｙ方向に向けて本体部３２ａから屈曲する。接合部３２ｂには、８つの孔部３２ｂ０が、外部端子１７を接続する接続点としてサイトＰ１〜Ｐ４に対応する位置に２つずつ形成されている。端子部３２ｃは、Ｐ３サイトの直上に位置する本体部３２ａの上端に設けられている。なお、端子部３２ｃの中央に円形の開口３２ｃ０が形成されている。
バスバー３２は、接合部３２ｂを＋Ｙ側に向け、バスバー３１の＋Ｙ側に近接し、本体部３２ａの一面をバスバー３１の本体部３１ａの一面に対向して配列される。ここで、半導体装置１００において、電流は、バスバー３１及び３２を互いに逆方向に流れる、すなわち、バスバー３１を端子部３１ｃから接合部３１ｂに向けて下向き（−Ｚ方向）に流れるのに対してバスバー３２を接合部３２ｂから端子部３２ｃに向けて上向き（＋Ｚ方向）に流れる、或いはバスバー３２を端子部３２ｃから接合部３２ｂに向けて下向き（−Ｚ方向）に流れるのに対してバスバー３１を接合部３１ｂから端子部３１ｃに向けて上向き（＋Ｚ方向）に流れる。これにより、バスバー３１及び３２の自己インダクタンスが相互インダクタンスによって減少する。
バスバー３２は、半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１７（外部端子１７Ａ１，１７Ａ２，１７Ｂ１，１７Ｂ２，１７Ｃ１，１７Ｃ２，１７Ｄ１及び１７Ｄ２）に接続される。バスバー３２は、半導体モジュール１０Ａ〜１０Ｄ上に、それらの各２つの外部端子１７を接合部３２ｂの８つの孔部３２ｂ０にそれぞれ通し、各２つの凸部１７ｓの上面に接合部３２ｂを当接して、支持される。この状態において、外部端子１７が接合部３２ｂに、例えばレーザ溶接による接合又ははんだ材等の接合材を介して接合される。それにより、端子部３２ｃが、半導体モジュール１０Ａ〜１０Ｄの外部端子１７（ソース端子として機能する）に接続されて、共通端子として機能する。
バスバー３３は、バスバー３１と同様に構成され、本体部３３ａ、接合部３３ｂ、及び端子部３３ｃを有する。本体部３３ａは、Ｘ方向を長手としてＺ方向に立てられている。接合部３３ｂは、本体部３３ａの下辺に一辺を接続し、他辺を−Ｙ方向に向けて本体部３３ａから屈曲する。接合部３３ｂには、８つの孔部３３ｂ０が、外部端子１６を接続する接続点としてサイトＰ１〜Ｐ４に対応する位置に２つずつ形成されている。端子部３３ｃは、Ｐ４サイトの直上に位置する本体部３３ａの上端に設けられている。なお、端子部３３ｃの中央に円形の開口３３ｃ０が形成されている。バスバー３３は、端子部３３ｃの位置が異なることを除いてバスバー３１と同様に構成され、接合部３３ｂを−Ｙ側に向けてバスバー３２の＋Ｙ側に配列されている。
バスバー３３は、半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１６に接続される。バスバー３３は、半導体モジュール１０Ａ〜１０Ｄ上に、それらの各２つの外部端子１６を接合部３３ｂの８つの孔部３３ｂ０にそれぞれ通し、各２つの凸部１６ｓの上面に接合部３３ｂを当接して、支持される。この状態において、外部端子１６が接合部３３ｂに、例えばレーザ溶接により接合される。それにより、端子部３３ｃが、半導体モジュール１０Ａ〜１０Ｄの外部端子１６（出力端子として機能する）に接続されて、共通端子として機能する。
プリント基板３４は、Ｘ方向を長手とする絶縁板及びこの表面に形成された配線パターンを有する回路層（いずれも不図示）を有する。絶縁板は、例えばガラスエポキシ材等から構成されるリジッド基板又はポリイミド材等から構成されるフレキシブル基板を採用することができる。絶縁板には、１６の孔部３４０が形成されている。回路層は、銅、アルミニウム等の導電性金属を用いて、絶縁板の表面に設けられている。
プリント基板３４は、半導体モジュール１０Ａ〜１０Ｄの各４つの外部端子１９に接続される。プリント基板３４は、半導体モジュール１０Ａ〜１０Ｄ上に、それらの各４つの外部端子１９を１６の孔部３４０にそれぞれ通し、各２つの凸部１９ｓの上面に当接して、支持される。この状態において、外部端子１９が、例えばはんだ等の接合材によりプリント基板３４に接合される。それにより、プリント基板３４上の配線パターンを介して、外部装置等から、スイッチング電圧を含む制御信号を半導体モジュール１０Ａ〜１０Ｄ内の半導体素子１３ａ及び１３ｂに入力することができる。
図５は、上述のように構成された半導体装置１００の回路構成、特にバスバー３１〜３３による半導体モジュール１０Ａ〜１０Ｄの並列回路構成を示す。バスバー３１は、端子部３１ｃと、サイトＰ１〜Ｐ４にそれぞれ配置される半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１８（１８Ａ１及び１８Ａ２，１８Ｂ１及び１８Ｂ２，１８Ｃ１及び１８Ｃ２，並びに１８Ｄ１及び１８Ｄ２）に接合される接合部３１ｂ上の接続点と、の間にそれぞれ寄生するインダクタンスＬ１１〜Ｌ１４を有する。また、バスバー３２は、端子部３２ｃと、サイトＰ１〜Ｐ４にそれぞれ配置される半導体モジュール１０Ａ〜１０Ｄの各２つの外部端子１７（１７Ａ１及び１７Ａ２，１７Ｂ１及び１７Ｂ２，１７Ｃ１及び１７Ｃ２，並びに１７Ｄ１及び１７Ｄ２）に接合される接合部３２ｂ上の接続点と、の間にそれぞれ寄生するインダクタンスＬ２１〜Ｌ２４を有する。
バスバー３１及び３２をそれぞれインダクタンスＬ１１〜Ｌ１４及びＬ２１〜Ｌ２４を用いて表すことにより、半導体装置１００は、半導体モジュール１０Ａにこれを間に挟んでインダクタンスＬ１１及びＬ２１が直列し、半導体モジュール１０Ｂにこれを間に挟んでインダクタンスＬ１２及びＬ２２が直列し、半導体モジュール１０Ｃにこれを間に挟んでインダクタンスＬ１３及びＬ２３が直列し、半導体モジュール１０Ｄにこれを間に挟んでインダクタンスＬ１４及びＬ２４が直列し、これらがバスバー３１の端子部３１ｃとバスバー３２の端子部３２ｃとの間に並列された回路として表される。
図６は、半導体装置１００の製造方法のフローを示す。
ステップＳ１では、半導体モジュール１０Ａ〜１０Ｄに実装される半導体素子１３а及び１３ｂそれぞれについて、スイッチング電圧に対する閾値電圧Ｖｔｈを測定する。
半導体素子１３а及び１３ｂの閾値電圧Ｖｔｈは、一例として、次のように測定される。半導体素子のドレイン電極及びソース電極の間に例えば２０Ｖの電圧（すなわち、ドレイン−ソース間電圧ＶＤＳ）を印加し、例えば１８ｍＡの電流（すなわち、ドレイン電流ＩＤ）を流し入れる。この状態において、ゲート電極に徐々に増大する電圧（すなわち、ゲート電圧）を印加しつつドレイン電極側の電位（すなわち、ドレイン電圧ＶＤ）を測定する。このとき、閾値電圧Ｖｔｈに等しいゲート電圧にて、ドレイン電圧ＶＤが降下する。ドレイン電圧ＶＤが降下したときのゲート電圧を検出することで、半導体素子１３а及び１３ｂの閾値電圧Ｖｔｈが得られる。
一例として、半導体モジュール１０Ａ〜１０Ｄに実装される半導体素子１３аの閾値電圧Ｖｔｈは、それぞれ、３．５１、３．３０，２．９６，及び２．８９Ｖと得られたとする。また、半導体素子１３ｂの閾値電圧Ｖｔｈは、それぞれ、２．８９，２．９６，３．３０及び３．５１Ｖと得られたとする。
ステップＳ２では、バスバー３２及び３１のインダクタンスを測定する。
図７Ａは、Ｎラインを構成するバスバー３２におけるインダクタンスの測定位置を示す。インダクタンスは、共通端子として用いられる端子部３２ｃと、半導体モジュール１０Ａ〜１０Ｄが配置されるサイトＰ１〜Ｐ４上で半導体モジュール１０Ａ〜１０Ｄの外部端子１７（図中、点線を用いて示される）が接続される接合部３２ｂ上の各２つの接続点のそれぞれと、の間について測定される。サイトＰ１〜Ｐ４に対応する各２つの接続点に対して測定されるインダクタンスの平均より、端子部３２ｃと、半導体モジュール１０Ａ〜１０Ｄの外部端子１７が接続される接合部３２ｂ上の接続点と、の間にそれぞれ寄生するインダクタンスＬ２１〜Ｌ２４が得られる。
インダクタンスは、例えば、バスバー３２の端子部３２ｃと接合部３２ｂ上の接続点との間に階段状に電圧を印加し、これと同時に端子部３２ｃと接合部３２ｂとの間に流れる電流の時間変化を測定し、得られた時間変化の値を印加した電圧の値により除算することで得られる。また、インピダンスアナライザー等による実測や、電磁界シミュレーション等で計算することで得られる。
図７Ｂに、Ｎラインを構成するバスバー３２におけるインダクタンスＬ２１〜Ｌ２４の測定結果の一例を示す。なお、図中、シミュレーションにより得られた結果が併せて示されている。インダクタンスＬ２１〜Ｌ２４の測定結果（又はシミュレーションの結果）は、サイトＰ１〜Ｐ４に対応する接合部３２ｂ上の２つの接続点のそれぞれについて得られたインダクタンスの値を黒塗りのシンボル（白抜きのシンボル）を用いて示し、それらの平均より得られるインダクタンスの値を実線（破線）を用いて示す。インダクタンスＬ２１〜Ｌ２４は、それぞれ、１１．８，７．４，３．９及び１．９ｎＨと得られ、関係Ｌ２１＞Ｌ２２＞Ｌ２３＞Ｌ２４を呈するとともに最大約１３ｎＨのインダクタンスのずれΔＬを有することがわかる。
図８Ａは、Ｐラインを構成するバスバー３１におけるインダクタンスの測定位置を示す。インダクタンスは、共通端子として用いられる端子部３１ｃと、半導体モジュール１０Ａ〜１０Ｄが配置されるサイトＰ１〜Ｐ４上で半導体モジュール１０Ａ〜１０Ｄの外部端子１８（図中、点線を用いて示される）が接続される接合部３１ｂ上の各２つの接続点のそれぞれと、の間について測定される。サイトＰ１〜Ｐ４に対応する各２つの接続点に対して測定されるインダクタンスの平均より、端子部３１ｃと、半導体モジュール１０Ａ〜１０Ｄの外部端子１８が接続される接合部３１ｂ上の接続点と、の間にそれぞれ寄生するインダクタンスＬ１１〜Ｌ１４が得られる。
インダクタンスは、先と同様に測定することができる。
図８Ｂに、Ｐラインを構成するバスバー３１におけるインダクタンスＬ１１〜Ｌ１４の測定結果の一例を示す。なお、図中、シミュレーションにより得られた結果が併せて示されている。インダクタンスＬ１１〜Ｌ１４の測定結果及びシミュレーションの結果は、図７Ｂと同様に示されている。インダクタンスＬ１１〜Ｌ１４は、関係Ｌ１１＜Ｌ１２＜Ｌ１３＜Ｌ１４を呈するとともに最大約１４ｎＨのインダクタンスのずれΔＬを有することがわかる。
ステップＳ３では、各サイトＰ１〜Ｐ４に配置する半導体モジュールを組立する。本実施形態では、バスバー３２（Ｎライン）のインダクタンスＬ２１〜Ｌ２４と半導体モジュール１０Ａ〜１０Ｄの半導体素子１３ｂの閾値電圧Ｖｔｈとに基づいて、高いインダクタンスに対応するサイトＰ１〜Ｐ４に配置する半導体モジュールとして低い閾値電圧Ｖｔｈを有する半導体素子を半導体モジュール１０Ａ〜１０Ｄのどれに組み立てるかを選択する。同様に、バスバー３１（Ｐライン）のインダクタンスＬ１１〜１４と半導体モジュール１０Ａ〜１０Ｄの半導体素子１３аの閾値電圧Ｖｔｈとに基づいて、高いインダクタンスに対応するサイトＰ１〜Ｐ４に配置する半導体モジュールとして低い閾値電圧Ｖｔｈを有する半導体素子を半導体モジュール１０Ａ〜１０Ｄのどれに組み立てるかを選択し、半導体モジュール１０Ａ〜１０Ｄを組立する。
ステップＳ４では、各サイトＰ１〜Ｐ４用に組立てを行った半導体モジュール１０Ａ〜１０Ｄをバスバー３１〜３３に並列接続する。ステップＳ３において決定した最適配置に従って半導体モジュール１０Ａ〜１０ＤをそれぞれサイトＰ１〜Ｐ４に配置し、外部端子１８〜１６をバスバー３１〜３３の接合部３１ｂ〜３３ｂ上の接続点に接続する。
さらに、半導体モジュール１０Ａ〜１０Ｄの外部端子１９にプリント基板３４に接続し、ケース（不図示）により半導体モジュール１０Ａ〜１０Ｄ、バスバー３１〜３３、及びプリント基板３４を上方から覆って内部に収容する。以上により、半導体装置１００の製造が終了する。
図９Ａ及び図９Ｂは、上述の通り半導体モジュール１０Ａ〜１０Ｄが最適配置された半導体装置１００に対する電流アンバランス試験の結果の一例を示す。電流アンバランス試験では、図３に示す回路構成で、外部端子１８と外部端子１７との間に直流電源を接続し、外部端子１８と外部端子１６との間にコイルを接続し、半導体素子１３ｂの通電オンオフする一般的なチョッパー回路で実施した。電流アンバランス試験では、通電オフ（ＯＦＦ）及び通電オン（ＯＮ）のそれぞれに対して、半導体モジュール１０Ａ〜１０Ｄのそれぞれのドレイン電流Ｉｄ、ゲート−ソース間電圧Ｖｇｓｐ、及びドレイン−ソース間電圧Ｖｄｓｐ（通電オフのみ）の過渡特性が測定される。図９Ａの表に、サイトＰ１〜Ｐ４にそれぞれ配置された半導体モジュール１０Ａ〜１０Ｄのドレイン電流Ｉｄの最大値、ゲート−ソース間電圧Ｖｇｓｐの最大値、及びドレイン−ソース間電圧Ｖｄｓｐの最大値（通電オフのみ）がまとめられている。図９Ｂに、通電オンに対する、サイトＰ１〜Ｐ４にそれぞれ配置された半導体モジュール１０Ａ〜１０Ｄのドレイン電流Ｉｄ及びドレイン−ソース間電圧Ｖｄｓｐの過渡特性が示されている。
図９Ｂより分かるように、時刻２００ナノ秒での通電オン（オン信号を意味するスイッチング電圧の入力）により、半導体モジュール１０Ａ〜１０Ｄのドレイン−ソース間電圧Ｖｄｓｐ（Ｐ１〜Ｐ４）は、それぞれのオン電圧値から単調に減衰し、時刻２０００ナノ秒経過後にほぼゼロになる。それに対して、半導体モジュール１０Ａ〜１０Ｄのドレイン電流Ｉｄ（Ｐ１〜Ｐ４）は、通電オンにより、バスバー３２の共通端子から半導体モジュール１０Ａ〜１０Ｄまでの電流経路の各インダクタンスに応じて急激に立ち上がり、オーバーシュートを伴い、その後、微小な振動を繰り返してそれぞれモジュールのオン抵抗で定まる異なる電流量に飽和する。ここで、オーバーシュートに伴う最大ドレイン電流（最大ピーク電流とも呼ぶ）の値は、サイトＰ１〜Ｐ４にそれぞれ配置された半導体モジュール１０Ａ〜１０Ｄに対して８４Ａ、１１２Ａ、９４Ａ及び１２８Ａであり、これらの過渡状態におけるドレイン電流のばらつきは４４Ａであった。
図１０Ａ及び図１０Ｂは、比較例として、半導体モジュール１０Ａ〜１０Ｄを最適配置しなかった半導体装置１００に対する電流アンバランス試験の結果の一例を示す。この比較例では、バスバー３２（Ｎライン）のインダクタンスＬ２１〜Ｌ２４と半導体モジュール１０Ａ〜１０Ｄの半導体素子１３ｂの閾値電圧Ｖｔｈとに基づいて、高いインダクタンスに対して、高い閾値電圧Ｖｔｈを有する半導体モジュール１０Ｄ〜１０Ａをそれぞれ選択して、電流アンバランスを最大とする配置を採用した。図１０Ａの表に、サイトＰ１〜Ｐ４にそれぞれ配置された半導体モジュール１０Ｄ〜１０Ａのドレイン電流Ｉｄの最大値、ゲート−ソース間電圧Ｖｇｓｐの最大値、及びドレイン−ソース間電圧Ｖｄｓｐの最大値（通電オフのみ）がまとめられている。図１０Ｂに、通電オンに対する、サイトＰ１〜Ｐ４にそれぞれ配置された半導体モジュール１０Ｄ〜１０Ａのドレイン電流Ｉｄ及びドレイン−ソース間電圧Ｖｄｓｐの過渡特性が示されている。
図１０Ｂより分かるように、時刻２００ナノ秒での通電オン（オン信号を意味するスイッチング電圧の入力）により、半導体モジュール１０Ｄ〜１０Ａのドレイン−ソース間電圧Ｖｄｓｐ（Ｐ１〜Ｐ４）は、それぞれのオン電圧値から単調に減衰し、時刻２０００ナノ秒経過後にほぼゼロになる。それに対して、半導体モジュール１０Ｄ〜１０Ａのドレイン電流Ｉｄ（Ｐ１〜Ｐ４）は、通電オンにより、バスバーのインダクタンスに応じて急激に立ち上がり、オーバーシュートを伴い、その後、微小な振動を繰り返してそれぞれモジュールのオン抵抗で定まる異なる電流量に飽和する。ここで、オーバーシュートに伴う最大ドレイン電流（すなわち、最大ピーク電流）の値は、サイトＰ１〜Ｐ４にそれぞれ配置された半導体モジュール１０Ｄ〜１０Ａに対して６１Ａ、９３Ａ、１２５Ａ及び１４９Ａであり、これらの過渡状態におけるドレイン電流のばらつきは８８Ａであった。
なお、半導体素子１３ａに関しては、バスバー３１（Ｐライン）の共通端子から半導体モジュール１０Ａ〜１０Ｄまでの電流経路の各インダクタンスに対して、最適配置を行うことで電流のばらつきは上記と同様の結果となる。
従って、バスバーのインダクタンスと半導体モジュール内の半導体素子の閾値電圧とに基づいて、第１の半導体モジュール内の半導体素子よりも閾値電圧が低い第２の半導体モジュール内の半導体素子を、バスバーにおける第１の半導体モジュールの接続点よりも端子部との間のインダクタンスが大きい接続点に接続するよう半導体モジュールの配置を最適化することにより、閾値電圧の低い半導体素子が組立てられた第２の半導体モジュールは、共通のスイッチング電圧の入力に対して閾値電圧の高い半導体素子が組立てられた第１の半導体モジュールより速くオンされるが、バスバーの高いインダクタンスによりドレイン電流の立ち上がりが抑えられ、第１の半導体モジュールは、第２の半導体モジュールより遅くオンされるが、バスバーの低いインダクタンスによりドレイン電流の立ち上がりが促されることで、通電オン時の最大ピーク電流のばらつき、すなわち電流アンバランスを最小限に抑えることができる。
なお、通電オフ時においても、半導体モジュールのドレイン電流はアンダーシュートに伴う最小値のばらつき、すなわち電流アンバランスを呈するが、本実施形態の最適配置により、図１０Ａに示す比較例に対してドレイン電流のばらつきは５７Ａに対して、図９Ａに示す最適化配置に対してドレイン電流のばらつきは４６Ａであるように、電流アンバランスを最小限に抑えることができる。
なお、本実施形態では、半導体モジュール１０Ａ〜１０Ｄの最適配置をバスバー３１（Ｐライン）及びバスバー３２（Ｎライン）のインダクタンスＬ１１〜１４及びＬ２１〜Ｌ２４に基づいて決定した。さらに、半導体モジュール１０Ａ〜１０Ｄのそれぞれの内部インダクタンスＬ１〜Ｌ４（外部端子１８から半導体素子１３аまでのインダクタンス（不図示））及びＬ５〜Ｌ８（外部端子１７から半導体素子１３ｂまでのインダクタンス（不図示））を考慮してインダクタンスの合計、例えばバスバー３１（Ｐライン）では、Ｌ１１＋Ｌ１〜Ｌ１４＋Ｌ４、バスバー３２（Ｎライン）については、Ｌ２１＋Ｌ５〜Ｌ２４＋Ｌ８に基づいて最適配置を決定してもよい。これにより、電流アンバランスをより抑制することができる。
図１１は、バスバーのインダクタンスに対して、半導体素子の閾値電圧とその閾値電圧を有する半導体モジュールに通電するドレイン電流の最大値（すなわち、最大ピーク電流）との関係を示す。この関係は、サイトＰ１〜Ｐ４に対応するバスバー３１（Ｐライン）の接合部３１ｂ上の接続点（それぞれインダクタンス２，４，７．５及び１２ｎＨに対応する）に閾値電圧を有する半導体モジュール１０Ａ〜１０Ｄ内の半導体素子（それぞれ閾値電圧３．５１，３．３０、２．９６，及び２．９８Ｖ）を接続して電流アンバランス試験を行うことで得ることができる。最大ピーク電流は、いずれのインダクタンスについても、閾値電圧に対して線形的に減少する振舞いを呈する。ここで、最大ピーク電流を１００Ａに統一するには、サイトＰ１（インダクタンス２ｎＨに対応）に閾値電圧３．７Ｖ、サイトＰ２（インダクタンス４ｎＨに対応）に閾値電圧３．４Ｖ、サイトＰ３（インダクタンス７．５ｎＨに対応）に閾値電圧３．１Ｖ、サイトＰ４（インダクタンス１２ｎＨに対応）に閾値電圧２．５Ｖ、を有する半導体素子を選択すればよいことがわかる。ただし、半導体モジュールの閾値電圧のばらつき１．７Ｖを要する。
図１２は、並列接続する半導体モジュールの閾値電圧のばらつきとバスバーのインダクタンスのばらつきとの関係を示す。この関係は、図１１に示したバスバーのインダクタンスについての半導体モジュールの閾値電圧と最大ピーク電流との関係から得られる。例えば、バスバー３２のインダクタンスのばらつき１０ｎＨに対し、最大ピーク電流を１００Ａに統一するのに要する半導体モジュールの閾値電圧のばらつき１．７Ｖより、原点を通る一次曲線が得られる。
並列接続する半導体モジュールを増やす場合、半導体モジュールが接続される接続点がバスバーの広範囲に離散してインダクタンスばらつきが大きくなることから、電流アンバランスを抑制するためには、半導体モジュールの閾値電圧の大きなばらつき、すなわち大きく異なる閾値電圧を有する複数の半導体素子を要することとなる。本実施形態における半導体装置１００では、インダクタンスのばらつき１０ｎＨを有するバスバー３１に４つの半導体モジュール１０Ａ〜１０Ｄを並列した。図１２より、電流アンバランスを抑制するのに要する半導体モジュール１０Ａ〜１０Ｄの半導体素子１３аの閾値電圧のばらつきは１．８Ｖであることがわかる。この関係より、閾値電圧１．５〜６．５Ｖを有する半導体素子を製造することができた場合、バスバー３１を用いて最大９つの半導体モジュールを並列接続することができることがわかる。
なお、本実施形態は、半導体モジュール内に上アームと下アームを有するもの（２ｉｎ１）としたが、１アームのみを有する（１ｉｎ１）であっても、バスバー３１（Ｐライン）の各半導体モジュールに対するインダクタンスの値に対して、半導体モジュールに組立てる半導体素子の閾値電圧を選択し、最適配置として組み立てても良い。
図１３は、変形例に係る半導体装置１１０の回路構成を示す。半導体装置１１０は、２つの半導体モジュール１０Ａ及び１０Ｂを備えること、これらのモジュール間に負荷Ｗが接続されていることを除いて、先述の半導体装置１００と同様に構成されている。そこで、半導体装置１００と同様又は対応する構成については詳細説明を省略する。
半導体装置１１０は、半導体モジュール１０Ａ及び１０Ｂ、バスバー３５及び３６、配線３７、並びにプリント基板（不図示）を備える。半導体装置１１０は、一例として、モータを駆動するインバータ装置におけるモータの一相（例えば、Ｗ相）に対応するインバータとして使用される。
なお、半導体装置１１０は、外部装置等（不図示）に組み込まれて使用され、スイッチング電圧等、外部装置等からの制御信号により動作する。半導体装置１１０において、半導体モジュール１０Ａ及び１０Ｂのそれぞれが配置されるバスバー３５及び３６に対する位置をサイトＰ１及びＰ２とする。
半導体モジュール１０Ａ及び１０Ｂは、先述のそれらと同様に構成されている。半導体モジュール１０Ａ及び１０Ｂは、それぞれ固有の閾値電圧を有し、閾値電圧以上のスイッチング電圧を受けて通電する又は閾値電圧未満のスイッチング電圧を受けて通電を止める。半導体モジュール１０Ａ及び１０Ｂは、それぞれサイトＰ１及びＰ２に配置されて、後述するバスバー３５及び３６により並列接続される。
バスバー３５及び３６は、先述のバスバー３１及び３２と同様に構成され、それぞれの共通端子３５ｃ及び３６ｃに対して半導体モジュール１０Ａ及び１０Ｂを並列に接続する。バスバー３５は、半導体モジュール１０Ａ及び１０Ｂの各２つの外部端子１８に接続される。バスバー３６は、半導体モジュール１０Ａ及び１０Ｂの各２つの外部端子１７に接続される。バスバー３５及び３６は、互いに本体部を対向し、近接することで、相互インダクタンス化されている。
なお、バスバー３５において、端子部３５ｃと、半導体モジュール１０Ａ及び１０Ｂのそれぞれの外部端子１８が接合される接合部上の接続点と、の間にそれぞれインダクタンスＬ１１及びＬ１２が寄生する。また、バスバー３６において、端子部３６ｃと、半導体モジュール１０Ａ及び１０Ｂのそれぞれの外部端子１７が接合される接合部上の接続点と、の間にそれぞれインダクタンスＬ２１及びＬ２２が寄生する。
配線３７は、半導体モジュール１０Ａ及び１０Ｂの間に負荷Ｗを接続する導体であり、半導体モジュール１０Ａ及び１０Ｂの各２つの外部端子１６をそれぞれ負荷Ｗの一端及び他端に接続する。
プリント基板（不図示）は、半導体モジュール１０Ａ及び１０Ｂに接続して、それぞれに外部装置等から送られる制御信号を入力する基板である。プリント基板（不図示）は、半導体モジュール１０Ａ及び１０Ｂの各４つの外部端子１９に接続される。ここで、半導体モジュール１０Ａに含まれる半導体素子１３ａ及び１３ｂのゲート電極は外部端子１９に含まれる外部端子１９ａ及び１９ｂに接続され、半導体モジュール１０Ｂに含まれる半導体素子１３ａ及び１３ｂのゲート電極は外部端子１９に含まれる外部端子１９ｃ及び１９ｄに接続される。
半導体装置１１０は、外部装置等（不図示）から制御信号を受け、これに含まれるスイッチング電圧を外部端子１９ａ〜１９ｄを介して半導体モジュール１０Ａ及び１０Ｂに含まれる半導体素子１３ａ及び１３ｂのゲート電極にそれぞれ入力する。それにより、半導体モジュール１０Ａの半導体素子１３ａ及び半導体モジュール１０Ｂの半導体素子１３ｂがオンされ、第１の電流経路に沿って、すなわちバスバー３５のインダクタンスＬ１１及びバスバー３６のインダクタンスＬ２２を介して負荷Ｗに右向きに電流を通電する。また、半導体モジュール１０Ｂの半導体素子１３ａ及び半導体モジュール１０Ａの半導体素子１３ｂがオンされ、第２の電流経路に沿って、すなわちバスバー３５のインダクタンスＬ１２及びバスバー３６のインダクタンスＬ２１を介して負荷Ｗに左向きに電流を通電する。
上述の構成の半導体装置１１０において、バスバー３５のインダクタンスＬ１１及びバスバー３６のインダクタンスＬ２２の和は、バスバー３５のインダクタンスＬ１２及びバスバー３６のインダクタンスＬ２１の和より小さいとする。この場合に、半導体モジュール１０Ａの半導体素子１３ａの閾値電圧は半導体モジュール１０Ｂの半導体素子１３ａの閾値電圧より高く、且つ、半導体モジュール１０Ａの半導体素子１３ｂの閾値電圧は半導体モジュール１０Ｂの半導体素子１３ｂの閾値電圧より低いとする２つの半導体モジュール１０Ａ及び１０Ｂが選択され、バスバー３５及び３６の間に並列に接続されている。
半導体装置１１０は、図６に示す製造方法のフローに従って製造することができる。
ステップＳ１では、半導体モジュール１０Ａ及び１０Ｂに実装される半導体素子１３ａ及び１３ｂそれぞれについて、スイッチング電圧に対する閾値電圧Ｖｔｈを測定する。閾値電圧の測定方法の詳細は先述のとおりである。
ステップＳ２では、バスバー３５及び３６のインダクタンスを測定する。インダクタンスの測定方法の詳細は先述のとおりである。
ステップＳ３では、各サイトＰ１及びＰ２に配置する半導体モジュールを組立する。本変形例では、バスバー３５のインダクタンスＬ１１及びＬ１２、バスバー３６のインダクタンスＬ２１及びＬ２２、及び半導体モジュール１０Ａ及び１０Ｂが有する半導体素子１３ａ及び１３ｂの閾値電圧Ｖｔｈに基づいて、高いインダクタンスを有する電流経路に低い閾値電圧を有する半導体素子が配置されるように、適当な閾値電圧を有する半導体素子を半導体モジュール１０Ａ及び１０Ｂのいずれに組み立てるかを選択し、半導体モジュール１０Ａ及び１０Ｂを組立する。
本変形例では、第１の電流経路のインダクタンスはバスバー３５のインダクタンスＬ１１及びバスバー３６のインダクタンスＬ２２の和Ｌ１１＋Ｌ２２により与えられ、第２の電流経路のインダクタンスはバスバー３５のインダクタンスＬ１２及びバスバー３６のインダクタンスＬ２１の和Ｌ１２＋Ｌ２１により与えられ、上述のとおり、Ｌ１１＋Ｌ２２＜Ｌ１２＋Ｌ２１である。そこで、サイトＰ１に半導体モジュール１０Ａを配置することとした場合に、半導体モジュール１０Ａを組立するとともに、サイトＰ２に配置する半導体モジュール１０Ｂとして、半導体モジュール１０Ａの半導体素子１３ａの閾値電圧より低い閾値電圧を有する半導体素子１３ａと、半導体モジュール１０Ａの半導体素子１３ｂの閾値電圧より高い閾値電圧を有する半導体素子１３ｂと、を有する半導体モジュールを組立する。
ステップＳ４では、各サイトＰ１及びＰ２用に組立てを行った半導体モジュール１０Ａ及び１０Ｂをバスバー３１及び３２に並列接続する。ステップＳ３において決定した最適配置に従って半導体モジュール１０Ａ及び１０ＢをそれぞれサイトＰ１及びＰ２に配置し、外部端子１８及び１７をバスバー３５及び３６のそれぞれの接合部上の接続点に接続する。
さらに、半導体モジュール１０Ａ及び１０Ｂの外部端子１６の間に配線３７を介して負荷Ｗを接続し、半導体モジュール１０Ａ及び１０Ｂの外部端子１９にプリント基板（不図示）に接続し、ケース（不図示）により半導体モジュール１０Ａ及び１０Ｂ、バスバー３５及び３６、及びプリント基板（不図示）を上方から覆って内部に収容する。以上により、半導体装置１１０の製造が終了する。
これにより、第１の電流経路上に位置する閾値電圧の高い半導体モジュール１０Ａの半導体素子１３ａ及び半導体モジュール１０Ｂの半導体素子１３ｂは、共通のスイッチング電圧の入力に対して第２の電流経路上に位置する閾値電圧の低い半導体モジュール１０Ｂの半導体素子１３ａ及び半導体モジュール１０Ａの半導体素子１３ｂより遅くオンされるが、第１の電流経路のインダクタンスＬ１１＋Ｌ２２が低いことで通電電流の立ち上がりが促される。また、第２の電流経路上に位置する閾値電圧の低い半導体モジュール１０Ｂの半導体素子１３ａ及び半導体モジュール１０Ａの半導体素子１３ｂは、共通のスイッチング電圧の入力に対して第１の電流経路上に位置する閾値電圧の高い半導体モジュール１０Ａの半導体素子１３ａ及び半導体モジュール１０Ｂの半導体素子１３ｂより速くオンされるが、第２の電流経路のインダクタンスＬ１２＋Ｌ２１が高いことで通電電流の立ち上がりが抑えられる。これにより、通電オン時の最大ピーク電流のばらつき、すなわち電流アンバランスを最小限に抑えることができる。
本実施形態に係る半導体装置１００及び変形例に係る半導体装置１１０では、半導体モジュール１０Ａ〜１０Ｄに各２つの半導体素子１３ａ及び１３ｂを含むこととしたが、例えば、半導体素子１３ａを複数直列及び／又は並列に外部端子１８及び１６間に接続してもよいし、半導体素子１３ｂを複数直列及び／又は並列に外部端子１６及び１７間に接続してもよい。係る場合、直列及び／又は並列に接続された複数の半導体素子の閾値電圧は、個々の素子の閾値電圧の平均又は最も高い閾値電圧により特徴づけることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０Ａ〜１０Ｄ…半導体モジュール、１１…本体、１１ａ…段部、１１ｂ…孔部、１１ｃ…凹部、１２ａ，１２ｂ…基板、１２ａ１，１２ｂ１…絶縁板、１２ａ２，１２ｂ２，１２ａ３，１２ｂ３…回路層、１３ａ，１３ｂ…半導体素子、１４ａ，１４ｂ…導通ポスト、１５…配線基板、１６，１７（１７Ａ１，１７Ａ２，１７Ｂ１，１７Ｂ２，１７Ｃ１，１７Ｃ２，１７Ｄ１，１７Ｄ２），１８（１８Ａ１，１８Ａ２，１８Ｂ１，１８Ｂ２，１８Ｃ１，１８Ｃ２，１８Ｄ１，１８Ｄ２），１９（１９ａ，１９ｂ，１９ｃ，１９ｄ）…外部端子、１６ｓ，１７ｓ，１８ｓ，１９ｓ…凸部、３１…バスバー、３１ａ…本体部、３１ｂ…接合部、３１ｂ０…孔部、３１ｃ…端子部、３１ｃ０…開口、３２…バスバー、３２ａ…本体部、３２ｂ…接合部、３２ｂ０…孔部、３２ｃ…端子部、３２ｃ０…開口、３３…バスバー、３３ａ…本体部、３３ｂ…接合部、３３ｂ０…孔部、３３ｃ…端子部、３３ｃ０…開口、３４…プリント基板、３４０…孔部、３５…バスバー、３５ｃ…端子部、３６…バスバー、３６ｃ…端子部、３７…配線、１００，１１０…半導体装置、Ｐ１〜Ｐ４…サイト。

Claims (17)

  1. 第１半導体モジュールと、
    前記第１半導体モジュールの第１半導体素子のスイッチング電圧の閾値よりもスイッチング電圧の閾値が低い第２半導体素子が内蔵された第２半導体モジュールと、
    前記第１半導体モジュールおよび前記第２半導体モジュールのそれぞれの外部端子を共通端子に対して並列に接続するバスバーと、を備え、
    前記第２半導体モジュールは、前記バスバーにおける前記第１半導体モジュールの接続点から前記共通端子までの電流経路のインダクタンスよりも、前記共通端子までの電流経路のインダクタンスが大きい接続点に接続される
    半導体装置。
  2. 前記第２半導体モジュールは、前記バスバーにおける前記第１半導体モジュールの接続点および前記共通端子の間のインダクタンスと前記第１半導体モジュール内部の第１半導体素子までの電流経路のインダクタンスとの合計よりも、前記バスバーにおける前記第２半導体モジュールの接続点および前記共通端子の間のインダクタンスと前記第２半導体モジュール内部の第２半導体素子までの電流経路のインダクタンスとの合計が大きくなる接続点に接続される請求項１に記載の半導体装置。
  3. 前記第１半導体モジュールは、前記バスバー上の接続点に並列に接続される複数の第１半導体素子を有し、
    前記第２半導体モジュールは、前記バスバー上の接続点に並列に接続される複数の第２半導体素子を有し、
    前記複数の第２半導体素子のスイッチング電圧の閾値は、前記複数の第１半導体素子のスイッチング電圧の閾値より平均値または最大値が低い、
    請求項１に記載の半導体装置。
  4. 前記第１半導体モジュールに内蔵される第１半導体素子のスイッチング電圧の閾値と前記第２半導体モジュールに内蔵される第２半導体素子のスイッチング電圧の閾値の差が、前記バスバーの共通端子から各半導体モジュールの接続点までの電流経路の各インダクタンスの差により決定される請求項１に記載の半導体装置。
  5. 前記第１半導体モジュールに内蔵される第１半導体素子のスイッチング電圧の閾値と前記第２半導体モジュールに内蔵される第２半導体素子のスイッチング電圧の閾値の差が１．８Ｖであるとき、前記バスバーの共通端子から各半導体モジュールの接続点までの電流経路の各インダクタンスの差が１０ｎＨである請求項４に記載の半導体装置。
  6. 前記第１半導体モジュールおよび前記第２半導体モジュールのそれぞれの別の外部端子を別の共通端子に対して並列に接続する別のバスバーをさらに備え、
    前記バスバーおよび前記別のバスバーは、互いに逆方向に電流を流す部分が対向するように配置される
    請求項１から５のいずれか一項に記載の半導体装置。
  7. 請求項１に記載の半導体装置の製造方法であって、
    複数の半導体モジュールに内蔵される半導体素子それぞれのスイッチング電圧の閾値を測定する段階と、
    複数の半導体素子のうち、前記第１半導体モジュールに内蔵する第１半導体素子を選択し、前記第１半導体モジュールに内蔵する前記第１半導体素子よりもスイッチング電圧の閾値が低い第２半導体素子を前記第２半導体モジュールに内蔵するために選択する段階と、
    前記第１半導体モジュールを、前記バスバー上の接続点に接続する段階と、
    前記第２半導体モジュールを、前記共通端子に対するインダクタンスが前記第１半導体モジュールよりも大きくなる前記バスバー上の接続点に接続する段階と、
    を備える半導体装置の製造方法。
  8. 前記第１半導体モジュールと前記第２半導体モジュールを組立てる段階と、
    前記バスバーの共通端子から各半導体モジュールの接続点までのインダクタンスを測定する段階と、
    前記バスバーの共通端子から各半導体モジュールの接続点までの各インダクタンス差によって、前記半導体素子のスイッチング電圧の閾値の許容できる差を決定する段階と、
    を更に備える請求項７に記載の半導体装置の製造方法。
  9. それぞれが第１外部端子および第２外部端子の間に接続された第１半導体素子、並びに前記第２外部端子および第３外部端子の間に接続された第２半導体素子を有する第１半導体モジュールおよび第２半導体モジュールと、
    前記第１半導体モジュールの前記第１外部端子および前記第２半導体モジュールの前記第１外部端子を第１共通端子に対して並列に接続する第１バスバーと、
    前記第１半導体モジュールの前記第２外部端子および前記第２半導体モジュールの前記第２外部端子を第２共通端子に対して並列に接続する第２バスバーと、
    前記第１半導体モジュールの前記第３外部端子および前記第２半導体モジュールの前記第３外部端子を第３共通端子に対して並列に接続する第３バスバーと
    を備え、
    前記第１半導体モジュールの前記第１半導体素子は、前記第２半導体モジュールの前記第１半導体素子よりもスイッチング電圧の閾値が高く、
    前記第１半導体モジュールの前記第２半導体素子は、前記第２半導体モジュールの前記第２半導体素子よりもスイッチング電圧の閾値が低く、
    前記第１共通端子から前記第１半導体モジュール内の前記第１半導体素子に至る電流経路のインダクタンスは、前記第２半導体モジュール内の前記第１半導体素子に至る電流経路のインダクタンスよりも低く、
    前記第３共通端子から前記第１半導体モジュールの前記第２半導体素子に至る電流経路のインダクタンスは、前記第３共通端子から前記第２半導体モジュールの前記第２半導体素子に至る電流経路のインダクタンスよりも高い、
    半導体装置。
  10. 前記第１半導体モジュールに内蔵される第１半導体素子のスイッチング電圧の閾値と前記第２半導体モジュールに内蔵される第１半導体素子のスイッチング電圧の閾値との差は、前記第１共通端子から各第１半導体素子に至る電流経路のインダクタンスの差によって決定され、
    前記第１半導体モジュールに内蔵される第２半導体素子のスイッチング電圧の閾値と前記第２半導体モジュールに内蔵される第２半導体素子のスイッチング電圧の閾値との差は、前記第３共通端子から各第２半導体素子に至る電流経路のインダクタンスの差によって決定される
    請求項９に記載の半導体装置。
  11. 前記第１半導体モジュールに内蔵される第１半導体素子のスイッチング電圧の閾値と前記第２半導体モジュールに内蔵される第１半導体素子のスイッチング電圧の閾値との差が１．８Ｖであるとき、前記第１共通端子から各第１半導体素子に至る電流経路のインダクタンスの差が１０ｎＨであり、
    前記第１半導体モジュールに内蔵される第２半導体素子のスイッチング電圧の閾値と前記第２半導体モジュールに内蔵される第２半導体素子のスイッチング電圧の閾値との差が１．８Ｖであるとき、前記第３共通端子から各第２半導体素子に至る電流経路のインダクタンスの差が１０ｎＨである
    請求項１０に記載の半導体装置。
  12. 前記第１バスバーおよび前記第３バスバーは、互いに逆方向に電流を流す部分が対向するように配置される請求項９に記載の半導体装置。
  13. 前記第１半導体モジュールおよび前記第２半導体モジュールのそれぞれは、前記第１半導体素子および前記第２半導体素子を複数有し、
    前記第１半導体モジュールの複数の前記第１半導体素子は、前記第２半導体モジュールの複数の前記第１半導体素子よりもスイッチング電圧の閾値が高く、
    前記第１半導体モジュールの複数の前記第２半導体素子は、前記第２半導体モジュールの複数の前記第２半導体素子よりもスイッチング電圧の閾値が低い
    請求項９から１２のいずれか一項に記載の半導体装置。
  14. 請求項９に記載の半導体装置の製造方法であって、
    複数の半導体モジュールに内蔵される半導体素子それぞれのスイッチング電圧の閾値を測定する段階と、
    複数の半導体素子のうち、前記第１半導体モジュールに内蔵する第１半導体素子および前記第１半導体モジュールに内蔵する第２半導体素子を選択し、前記第１半導体モジュールに内蔵する前記第１半導体素子よりもスイッチング電圧の閾値が低い第１半導体素子を前記第２半導体モジュールに内蔵するために選択し、前記第１半導体モジュールに内蔵する前記第２半導体素子よりもスイッチング電圧の閾値が高い第２半導体素子を前記第２半導体モジュールに内蔵するために選択する段階と、
    前記第１半導体モジュールの前記第１外部端子を前記第１バスバーに接続し、かつ前記第１半導体モジュールの前記第３外部端子を前記第３バスバーに接続する段階と、
    前記第２半導体モジュールの前記第１外部端子を前記第１バスバーに接続し、かつ前記第２半導体モジュールの前記第３外部端子を前記第３バスバーに接続する段階と、
    を備え、
    前記第１共通端子から前記第１半導体モジュール内の前記第１半導体素子に至る電流経路のインダクタンスを、前記第２半導体モジュール内の前記第２半導体素子に至る電流経路のインダクタンスよりも低くし、
    前記第３共通端子から前記第１半導体モジュールの前記第２半導体素子に至る電流経路のインダクタンスを、前記第３共通端子から前記第２半導体モジュールの前記第２半導体素子に至る電流経路のインダクタンスよりも高くする、
    半導体装置の製造方法。
  15. 前記第１半導体モジュールと前記第２半導体モジュールを組立てる段階と、
    前記第１バスバーおよび前記第３バスバーの共通端子から各半導体モジュールの接続点までのインダクタンスを測定する段階と、
    前記第１バスバーの共通端子から各半導体モジュールの接続点までのインダクタンス差によって、それぞれの半導体モジュールに内蔵する前記第１半導体素子および前記第２半導体素子のスイッチング電圧の閾値の差を決定する段階と、
    前記第３バスバーの共通端子から各半導体モジュールの接続点までのインダクタンス差と、それぞれの半導体モジュールに内蔵する前記第１半導体素子および前記第２半導体素子のスイッチング電圧の閾値の差を決定する段階と、
    を更に備える請求項１４に記載の半導体装置の製造方法。
  16. それぞれが第１外部端子および第２外部端子の間に接続された第１半導体デバイス、並びに前記第２外部端子および第３外部端子の間に接続された第２半導体デバイスを有する第１半導体モジュールおよび第２半導体モジュールと、
    前記第１半導体モジュールの前記第１外部端子および前記第２半導体モジュールの前記第１外部端子を第１共通端子に対して並列に接続する第１バスバーと、
    前記第１半導体モジュールの前記第３外部端子および前記第２半導体モジュールの前記第３外部端子を第２共通端子に対して並列に接続する第２バスバーと
    を備え、
    前記第１半導体モジュールの前記第１半導体デバイスは、前記第２半導体モジュールの前記第１半導体デバイスよりもスイッチング電圧の閾値が高く、
    前記第１半導体モジュールの前記第２半導体デバイスは、前記第２半導体モジュールの前記第２半導体デバイスよりもスイッチング電圧の閾値が低く、
    前記第１共通端子から前記第１半導体モジュール内の前記第１半導体デバイスおよび前記第２半導体モジュール内の前記第２半導体デバイスを介して前記第２共通端子に至る電流経路のインダクタンスは、前記第１共通端子から前記第２半導体モジュール内の前記第１半導体デバイスおよび前記第１半導体モジュール内の前記第２半導体デバイスを介して前記第２共通端子に至る電流経路のインダクタンスよりも小さい
    半導体装置。
  17. 請求項１６に記載の半導体装置の製造方法であって、
    複数の半導体モジュールのそれぞれが有する前記第１半導体デバイスおよび前記第２半導体デバイスのスイッチング電圧の閾値を測定する段階と、
    前記複数の半導体モジュールのうち、前記第１半導体モジュール、および、前記第１半導体モジュールよりも前記第１半導体デバイスのスイッチング電圧の閾値が低く前記第２半導体デバイスのスイッチング電圧の閾値が高い前記第２半導体モジュールを選択する段階と、
    前記第１半導体モジュールの前記第１外部端子を前記第１バスバーに接続し、かつ前記第１半導体モジュールの前記第３外部端子を前記第２バスバーに接続する段階と、
    前記第２半導体モジュールの前記第１外部端子を前記第１バスバーに接続し、かつ前記第２半導体モジュールの前記第３外部端子を前記第２バスバーに接続する段階と、
    を備え、
    前記第１共通端子から前記第１半導体モジュール内の前記第１半導体デバイスおよび前記第２半導体モジュール内の前記第２半導体デバイスを介して前記第２共通端子に至る電流経路のインダクタンスを、前記第１共通端子から前記第２半導体モジュール内の前記第１半導体デバイスおよび前記第１半導体モジュール内の前記第２半導体デバイスを介して前記第２共通端子に至る電流経路のインダクタンスよりも小さくする
    半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6501360B2 (ja) * 2014-08-22 2019-04-17 日本電産株式会社 モジュール、そのモジュールを用いた電力変換装置及びモータ
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
JP6390807B1 (ja) * 2018-03-02 2018-09-19 富士電機株式会社 電力変換装置
JP7106981B2 (ja) * 2018-05-18 2022-07-27 富士電機株式会社 逆導通型半導体装置
JP7215265B2 (ja) * 2019-03-19 2023-01-31 富士電機株式会社 半導体ユニット、半導体モジュール及び半導体装置
JP6562173B1 (ja) * 2019-03-27 2019-08-21 富士電機株式会社 半導体モジュールの製造方法
JP6750721B1 (ja) 2019-11-06 2020-09-02 富士電機株式会社 半導体装置及び半導体装置の製造方法
US11742332B2 (en) 2019-12-06 2023-08-29 Wolfspeed, Inc. Methods and systems for matching both dynamic and static parameters in dies, discretes, and/or modules, and methods and systems based on the same
JP7447480B2 (ja) 2019-12-23 2024-03-12 富士電機株式会社 電子回路、半導体モジュール及び半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3421544B2 (ja) * 1997-07-14 2003-06-30 株式会社東芝 半導体モジュール
JP3508670B2 (ja) * 1999-02-05 2004-03-22 株式会社豊田自動織機 半導体モジュール
JP2001274322A (ja) * 2000-03-27 2001-10-05 Mitsubishi Electric Corp パワー半導体モジュール
JP2003060157A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp パワーモジュール
JP3701228B2 (ja) 2001-11-01 2005-09-28 三菱電機株式会社 半導体装置
DE10352671A1 (de) * 2003-11-11 2005-06-23 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Leistungsmodul
US20070109040A1 (en) * 2005-02-17 2007-05-17 Samsung Electronics Co., Ltd. Stacked CMOS current mirror using MOSFETs having different threshold voltages
US20060290689A1 (en) * 2005-06-24 2006-12-28 William Grant Semiconductor half-bridge module with low inductance
WO2009058128A1 (en) * 2007-10-30 2009-05-07 Agere Systems Inc. Electrostatic discharge protection circuit
JP4561874B2 (ja) * 2008-05-20 2010-10-13 株式会社豊田自動織機 電力変換装置
DE112009001638B4 (de) * 2008-07-10 2020-07-16 Mitsubishi Electric Corporation Leistungshalbleitermodul
JP5544421B2 (ja) * 2009-06-26 2014-07-09 ザ リージェンツ オブ ユニバーシティー オブ ミシガン ２トランジスタ方式による基準電圧発生器
JP5312386B2 (ja) * 2010-03-23 2013-10-09 日立オートモティブシステムズ株式会社 電力変換装置
JP5422466B2 (ja) * 2010-04-01 2014-02-19 日立オートモティブシステムズ株式会社 電力変換装置
JP5939055B2 (ja) * 2012-06-28 2016-06-22 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5789576B2 (ja) * 2012-09-14 2015-10-07 日立オートモティブシステムズ株式会社 電力変換装置
US20160049629A1 (en) 2013-04-16 2016-02-18 Mitsubishi Electric Corporation Bus bar
WO2014185050A1 (ja) * 2013-05-16 2014-11-20 富士電機株式会社 半導体装置
JP6171586B2 (ja) * 2013-06-04 2017-08-02 富士電機株式会社 半導体装置
JP2015099843A (ja) * 2013-11-19 2015-05-28 パナソニックＩｐマネジメント株式会社 半導体装置
WO2015121900A1 (ja) * 2014-02-11 2015-08-20 三菱電機株式会社 電力用半導体モジュール
GB2534348A (en) * 2014-11-21 2016-07-27 Reinhausen Maschf Scheubeck Active Snubber

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