JP2014030321A - 半導体装置 - Google Patents

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Abstract

【課題】動作の安定性及び信頼性を向上することができる半導体装置を提供する。
【解決手段】半導体装置１１０は、第１スイッチング素子Ｔｒ１と、第２スイッチング素子Ｔｒ２と、第１配線１０と、第１抵抗器Ｒ１と、第２抵抗器Ｒ２と、第２配線２０と、を備える。第１スイッチング素子は、第１の制御端子ｇ１と、第１の第１端子ｅ１と、第１の第２端子ｃ１と、を有する。第２スイッチング素子は、第２の制御端子ｇ２と、第２の第１端子ｅ２と、第２の第２端子ｃ２と、を有する。第１配線は、第１〜第４の端子間配線１３〜１６を含む。第１抵抗器の一端は、第１の制御端子と導通する。第２抵抗器の一端は、第２の制御端子と導通する。第２抵抗器の他端は、抵抗器Ｒの他端に接続される。第２配線は、第１の第１端子と第２の第１端子との間、及び、第１の制御端子と第２の制御端子との間、の少なくとも一方に設けられる。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
大電流に対応した半導体装置においては、複数のスイッチング素子を並列接続する構成が採用される。スイッチング素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）等のバイポーラトランジスタを用いる場合、例えばコレクタ電極は、はんだなどを使用して回路基板上のコレクタ電極パターンに接続される。また、ゲート電極及びエミッタ電極は、ボンディングワイヤによって回路基板上のゲート電極パターン及びエミッタ電極パターンにそれぞれ接続される。
この種の接続関係は、更なる動作の安定性及び信頼性の向上において重要である。
特開２００４−３４２７３５号公報
本発明の実施形態は、動作の安定性及び信頼性を向上することができる半導体装置を提供する。
実施形態に係る半導体装置は、第１スイッチング素子と、第２スイッチング素子と、第１配線と、第１抵抗器と、第２抵抗器と、第２配線と、を備える。
前記第１スイッチング素子は、第１の制御端子と、第１の第１端子と、第１の第２端子と、を有する。
前記第２スイッチング素子は、第２の制御端子と、第２の第１端子と、第２の第２端子と、を有する。
前記第１配線は、第１の端子間配線と、第２の端子間配線と、第３の端子間配線と、第４の端子間配線と、を含む。前記第１の端子間配線は第１のインダクタンスを有する。前記第１の端子間配線の一端は前記第１の制御端子に接続される。前記第２の端子間配線は前記第１のインダクタンスとは異なる第２のインダクタンスを有する。前記第２の端子間配線の一端は前記第２の制御端子に接続され、前記第２の端子間配線の他端は前記第１の端子間配線の他端と接続される。前記第３の端子間配線は第３のインダクタンスを有する。前記第３の端子間配線の一端は前記第１の第１端子に接続される。前記第４の端子間配線は前記第３のインダクタンスとは異なる第４のインダクタンスを有する。前記第４の端子間配線の一端は前記第２の第１端子に接続され、前記第４の端子間配線の他端は前記第３の端子間配線の他端と接続される。
前記第１抵抗器の一端は、前記第１の制御端子に接続される。
前記第２抵抗器の一端は、前記第２の制御端子に接続される。前記第２抵抗器の他端は、第１抵抗器の他端に接続される。
前記第２配線は、前記第１の第１端子と前記第２の第１端子との間、及び、前記第１の制御端子と前記第２の制御端子との間、の少なくとも一方に設けられる。
第１の実施形態に係る半導体装置の構成を例示する回路図である。 第２の実施形態に係る半導体装置の構成を例示する回路図である。 第３の実施形態に係る半導体装置の構成を例示する回路図である。 参考例に係る半導体装置の構成を例示する回路図である。 コレクタ電流の時間変化を例示する図である。 コレクタ電流の時間変化を例示する図である。 第１のレイアウトについて例示する模式的平面図である。 第２のレイアウトについて例示する模式的平面図である。 第３のレイアウトについて例示する模式的平面図である。 筐体を含む半導体装置を例示する模式的斜視図である。
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する回路図である。
第１の実施形態に係る半導体装置１１０は、第１スイッチング素子Ｔｒ１と、第２スイッチング素子Ｔｒ２と、第１配線１０と、第２配線２０と、第１抵抗器Ｒ１と、第２抵抗器Ｒ２と、を備える。半導体装置１１０は、例えばいわゆるパワー半導体モジュールである。
第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２には、例えばＩＧＢＴが用いられる。第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２には、ＩＧＢＴの代わりにＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いてもよい。本実施形態では、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２としてＩＧＢＴを用いる場合を例とする。
第１スイッチング素子Ｔｒ１は、ゲートｇ１（第１の制御端子）と、エミッタｅ１（第１の第１端子）と、コレクタｃ１（第１の第２端子）と、を有する。
第２スイッチング素子Ｔｒ２は、ゲートｇ２（第２の制御端子）と、エミッタｅ２（第２の第１端子）と、コレクタｃ２（第２の第２端子）と、を有する。
第１スイッチング素子Ｔｒ１は、並列に接続された複数のＩＧＢＴを含むチップ構成であってもよい。第２スイッチング素子Ｔｒ２も同様に、並列に接続された複数のＩＧＢＴを含むチップ構成であってもよい。
第１配線１０は、第１スイッチング素子Ｔｒ１と、第２スイッチング素子Ｔｒ２と、を並列に接続する配線である。第１配線１０は、ゲートｇ１に接続された配線１１（第４配線）と、ゲートｇ２に接続され配線１１と並列接続された配線１２（第５配線）と、を含む。また、第１配線１０は、エミッタｅ１に接続された配線１３（第１の端子間配線）と、エミッタｅ２に接続され配線１３と並列接続された配線１４（第２の端子間配線）と、を含む。さらに、第１配線１０は、コレクタｃ１に接続された配線１５（第３の端子間配線）と、コレクタｃ２に接続され配線１５と並列接続された配線１６（第４の端子間配線）と、を含む。
配線１１の一端はゲートｇ１に接続され、他端は配線１２の他端と接続される。配線１２の一端はゲートｇ２に接続され、他端は配線１１の他端と接続される。配線１１の他端及び配線１２の他端は、ゲート端子ｇｔと導通する。ゲート端子ｇｔには、外部のゲート駆動部８が接続される。配線１１にはインダクタンス３ａが含まれ、配線１２にはインダクタンス３ｂが含まれる。
配線１３の一端はエミッタｅ１に接続され、他端は配線１４の他端と接続される。配線１４の一端はエミッタｅ２に接続され、他端は配線１３の他端と接続される。配線１３の他端及び配線１４の他端は、エミッタ端子ｅｔ１と導通する。配線１３の途中には配線１３１が接続される。配線１４の途中には配線１４１が接続される。配線１３１及び配線１４１は、エミッタ端子ｅｔ２と導通する。エミッタ端子ｅｔ２には、外部のゲート駆動部８が接続される。
配線１３にはインダクタンス６ａ及び７ａが含まれ、配線１４にはインダクタンス６ｂ及び７ｂが含まれる。配線１３１にはインダクタンス５ａが含まれ、配線１４１にはインダクタンス５ｂが含まれる。
配線１５の一端はコレクタｃ１に接続され、他端は配線１６の他端と接続される。配線１６の一端はコレクタｃ２に接続され、他端は配線１５の他端と接続される。配線１５の他端及び配線１６の他端は、コレクタ端子ｃｔと導通する。配線１５にはインダクタンス２ａが含まれ、配線１６にはインダクタンス２ｂが含まれる。
ここで、インダクタンス３ａ及び３ｂには、配線固有のインダクタンスのほか、配線固有のインダクタンスと、配線に接続された第１抵抗器Ｒ１及び第２抵抗器Ｒ２のインダクタンスと、の合計も含まれる。また、インダクタンス５ａ、５ｂ、６ａ、６ｂ、７ａ及び７ｂは、配線固有のインダクタンスである。
第２配線２０は、第１配線１０とは異なる配線である。第２配線２０は、第１スイッチング素子Ｔｒ１のエミッタｅ１と、第２スイッチング素子Ｔｒ２のエミッタｅ２と、を接続する。第２配線２０は、エミッタｅ１とエミッタｅ２との間のバイパス配線である。
第１抵抗器Ｒ１は、配線１１の途中（配線１１の一端と他端との間）に設けられる。第２抵抗器Ｒ２は、配線１２の途中（配線１２の一端と他端との間）に設けられる。第１抵抗器Ｒ１及び第２抵抗器Ｒ２は、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のスイッチング速度を制御する素子である。第１抵抗器Ｒ１及び第２抵抗器Ｒ２は、１つの抵抗器Ｒであってもよい。例えば、１つの抵抗器Ｒの一端をゲートｇ１及びゲートｇ２にそれぞれ接続し、１つの抵抗器Ｒの他端をゲート端子ｇｔに接続してもよい。
上記の構成を有する半導体装置１１０は、例えば筐体１００を備える。筐体１００は、第１スイッチング素子Ｔｒ１、第２スイッチング素子Ｔｒ２、第１配線１０、第２配線２０及び抵抗器Ｒを収納する。また、筐体１００には、ゲート端子ｇｔ、エミッタ端子ｅｔ１、エミッタ端子ｅｔ２及びコレクタ端子ｃｔが設けられる。半導体装置１１０は、ゲート端子ｇｔ、エミッタ端子ｅｔ１、エミッタ端子ｅｔ２及びコレクタ端子ｃｔを介して外部の回路と接続される。
このような半導体装置１１０では、第１抵抗器Ｒ１及び第２抵抗器Ｒ２を備えた装置において、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２を流れる電流（コレクタ電流）が均一化される。
例えば、配線１３のインダクタンス６ａの値と、配線１４のインダクタンス６ｂの値と、の間に差が存在する場合、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流に差が生じる。本実施形態のような第２配線２０を設けると、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のうちコレクタ電流の多い側から少ない側へ電流が流れる。これにより、第１スイッチング素子Ｔｒ１のコレクタ電流と、第２スイッチング素子Ｔｒ２のコレクタ電流と、が均一化される。
具体的には、第１スイッチング素子Ｔｒ１のエミッタｅ１に接続される配線１３のインダクタンス６ａよりも第２スイッチング素子Ｔｒ２のエミッタｅ２に接続される配線１４のインダクタンス６ｂのほうが大きい場合、第２スイッチング素子Ｔｒ２のコレクタ電流の一部が、第２配線２０を通して第１スイッチング素子Ｔｒ１のエミッタｅ１に接続された配線１３へ流れ込む。これにより、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流が均一化される。第２配線２０は、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のそれぞれのコレクタ電流の素子間ばらつきを抑制する機能を果たす。
（第２の実施形態）
図２は、第２の実施形態に係る半導体装置の構成を例示する回路図である。
図２に表したように、第２の実施形態に係る半導体装置１２０は、第２配線２０を備えていない点、及び第３配線３０を備えている点で、図１に表した第１の実施形態に係る半導体装置１１０と相違する。
第３配線３０は、第１配線１０とは異なる配線である。第３配線３０は、第１スイッチング素子Ｔｒ１のゲートｇ１と、第２スイッチング素子Ｔｒ２のゲートｇ２と、を接続する。第３配線３０の一端は、第１抵抗器Ｒ１とゲートｇ１との間に接続される。第３配線３０の他端は、第２抵抗器Ｒ２とゲートｇ２との間に接続される。第３配線３０は、ゲートｇ１とゲートｇ２との間のバイパス配線である。
このような半導体装置１２０では、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２を流れる電流（コレクタ電流）が均一化される。すなわち、（１）配線１１のインダクタンス３ａの値と、配線１２のインダクタンス３ｂの値と、の間に差が存在する場合、（２）第１抵抗器Ｒ１の抵抗値と、第２抵抗器Ｒ２の抵抗値と、の間に差が存在する場合、の少なくともいずれが生じている場合、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のゲート電流に差が生じる。
本実施形態のような第３配線３０を設けると、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のうちゲート電流の多い側から少ない側へ電流が流れる。これにより、第１スイッチング素子Ｔｒ１のコレクタ電流と、第２スイッチング素子Ｔｒ２のゲート電流と、が均一化される。
第１スイッチング素子Ｔｒ１のゲート電流と、第２スイッチング素子Ｔｒ２のゲート電流と、が均一化されると、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流が均一化される。第３配線３０は、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のそれぞれのゲート電流の均一化を図ることによって、コレクタ電流の素子間ばらつきを抑制する。
（第３の実施形態）
図３は、第３の実施形態に係る半導体装置の構成を例示する回路図である。
図３に表したように、第３の実施形態に係る半導体装置１３０は、第２配線２０及び第３配線３０の両方を備えている点で、図１に表した第１の実施形態に係る半導体装置１１０及び図２に表した第２の実施形態に係る半導体装置１２０と相違する。
このような半導体装置１３０では、配線１３のインダクタンス６ａの値と、配線１４のインダクタンス６ｂの値と、の間に差が存在する場合、第２配線２０を介して第１スイッチング素子Ｔｒ１のコレクタ電流と、第２スイッチング素子Ｔｒ２のコレクタ電流と、が均一化される。また、上記（１）及び（２）の少なくともいずれかが生じている場合、第３配線３０を介して第１スイッチング素子Ｔｒ１のゲート電流と、第２スイッチング素子Ｔｒ２のゲート電流と、が均一化される。第２配線２０及び第３配線３０によって、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２の素子間ばらつきを抑制する。
（参考例）
次に、参考例について説明する。
図４は、参考例に係る半導体装置の構成を例示する回路図である。
図４に表したように、参考例に係る半導体装置１９０は、第１スイッチング素子Ｔｒ１と、第２スイッチング素子Ｔｒ２と、第１配線１０と、抵抗器Ｒと、を備える。すなわち、半導体装置１９０には、第２配線２０及び第３配線３０が設けられていない。
半導体装置１９０において、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のスイッチング動作を均一化させるためには、第１抵抗器Ｒ１の抵抗値と、第２抵抗器Ｒ２の抵抗値とを均一化し、配線１１のインダクタンス３ａと、配線１２のインダクタンス３ｂとを均一化し、さらに、配線１３のインダクタンス６ａと配線１４のインダクタンス６ｂとを均一化する必要がある。
ここで、インダクタンス６ａ及び６ｂは、配線１３及び１４に含まれるボンディングワイヤの等価回路として表される。このインダクタンス６ａ及び６ｂには、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流とゲート電流との両方が流れる。第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のスイッチング時にはコレクタ電流が時間変化するので、インダクタンス６ａ及び６ｂには誘導電圧が発生する。この誘導電圧は、ゲート・エミッタ間電圧に重畳する。
インダクタンス６ａ及び６ｂが完全に一致していない場合、それぞれのインダクタンス６ａ及び６ｂに発生する誘導電圧に差が発生する。その結果、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２に印加されるゲート・エミッタ間電圧に差が発生し、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流が不均一になる。
図５は、コレクタ電流の時間変化を例示する図である。
図５の横軸は時間、縦軸はコレクタ電流を表している。図５では、参考例に係る半導体装置１９０の等価回路において、インダクタンス３ａとインダクタンス３ｂとの間、第１抵抗器Ｒ１と第２抵抗器Ｒ２との間、及びインダクタンス６ａとインダクタンス６ｂとの間、にそれぞれ差がある場合のコレクタ電流を回路シミュレーションによって計算した結果を表している。なお、一般的に、第１抵抗器Ｒ１及び第２抵抗器Ｒ２に用いられる炭素皮膜抵抗や、金属皮膜抵抗には、±１０％程度の誤差が含まれる。これに対応して、回路シミュレーションでは、第２抵抗器Ｒ２の抵抗値を第１抵抗器Ｒ１の抵抗値に対して１０％増加している。
回路シミュレーションの条件を以下に示す。
インダクタンス３ａ…５ナノヘンリー（ｎＨ）
インダクタンス３ｂ…１０ｎＨ
第１抵抗器Ｒ１の抵抗値…５オーム（Ω）
第２抵抗器Ｒ２の抵抗値…５．５Ω
インダクタンス６ａ…５ｎＨ
インダクタンス６ｂ…７ｎＨ
図５に表したように、半導体装置１９０の等価回路では、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のそれぞれのコレクタ電流に不均一が発生することが分かる。
並列接続された第１スイッチング素子Ｔｒ１と第２スイッチング素子Ｔｒ２との間のコレクタ電流に不均一が生じると、電流が多く流れるほうのスイッチング素子の発熱量が他のスイッチング素子よりも大きくなる。このようなコレクタ電流の不均一は、半導体装置１９０の動作の安定化を損なう原因になりえる。
図６は、コレクタ電流の時間変化を例示する図である。
図６の横軸は時間、縦軸はコレクタ電流を表している。図６では、第３の実施形態に係る半導体装置１３０の等価回路において、インダクタンス３ａとインダクタンス３ｂとの間、第１抵抗器Ｒ１と第２抵抗器Ｒ２との間、及びインダクタンス６ａとインダクタンス６ｂとの間、にそれぞれ差がある場合のコレクタ電流を回路シミュレーションによって計算した結果を表している。回路シミュレーションの条件は、上記の半導体装置１９０の等価回路についての回路シミュレーションの条件と同じである。
図６に表したように、半導体装置１３０の等価回路では、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のそれぞれのコレクタ電流が均一化されることが分かる。
次に、半導体装置の各構成のレイアウトについて説明する。
図７は、第１のレイアウトについて例示する模式的平面図である。
図７に表したように、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２は、回路基板（第１基板）１０１に実装されている。第１スイッチング素子Ｔｒ１のコレクタｃ１及び第２スイッチング素子Ｔｒ２のコレクタｃ２は、回路基板１０１上のコレクタ配線パターンｐ２にはんだ等によって接続されている。
第１スイッチング素子Ｔｒ１のエミッタｅ１及び第２スイッチング素子Ｔｒ２のエミッタｅ２は、回路基板１０１のエミッタ配線パターンｐ７に、ボンディングワイヤｗ１及びｗ２によって接続される。エミッタ配線パターンｐ７は、例えば回路基板１０１の外周に沿って、コレクタ配線パターンｐ２の外側を囲むように形成される。
第１スイッチング素子Ｔｒ１のゲートｇ１及び第２スイッチング素子Ｔｒ２のゲートｇ２は、回路基板１０１のゲート配線パターンｐ１１に、ボンディングワイヤｗ３及びｗ４によって接続される。ゲート配線パターンｐ１１は、第１スイッチング素子Ｔｒ１と、第２スイッチング素子Ｔｒ２と、の間に配置される。ボンディングワイヤｗ３、ｗ４、及びゲート配線パターンｐ１１は、第３配線３０に相当する。第３配線３０にゲート配線パターンｐ１１が含まれることで、第３配線３０の全てをボンディングワイヤにする場合に比べてインダクタンスが低減する。
第１スイッチング素子Ｔｒ１のエミッタｅ１と、第２スイッチング素子Ｔｒ２のエミッタｅ２と、の間には、ボンディングワイヤｗ１２が接続される。ボンディングワイヤｗ１２は、第２配線２０に相当する。
図７に表したレイアウトでは、第２配線２０として設けたボンディングワイヤｗ１２によって、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流が均一化される。また、第３配線３０として設けたボンディングワイヤｗ３、ｗ４、及びゲート配線パターンｐ１１によって、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のゲート電流が均一化される。
図８は、第２のレイアウトについて例示する模式的平面図である。
図８に表したように、回路基板１０１の中央部分には、一方向に延在するコレクタ配線パターンｐ２が設けられる。コレクタ配線パターンｐ２の上には、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２が並んで実装される。第１スイッチング素子Ｔｒ１のコレクタｃ１及び第２スイッチング素子Ｔｒ２のコレクタｃ２は、コレクタ配線パターンｐ２にはんだ等によって接続されている。
回路基板１０１には、コレクタ配線パターンｐ２とほぼ平行に延在するエミッタ配線パターンｐ７が設けられる。第１スイッチング素子Ｔｒ１のエミッタｅ１及び第２スイッチング素子Ｔｒ２のエミッタｅ２は、エミッタ配線パターンｐ７に、ボンディングワイヤｗ１及びｗ２によって接続される。
回路基板１０１には、コレクタ配線パターンｐ２とほぼ平行に延在するゲート配線パターンｐ１１が設けられる。ゲート配線パターンｐ１１は、回路基板１０１上のコレクタ配線パターンｐ２の、エミッタ配線パターンｐ７とは反対側に設けられる。第１スイッチング素子Ｔｒ１のゲートｇ１及び第２スイッチング素子Ｔｒ２のゲートｇ２は、回路基板１０１のゲート配線パターンｐ１１に、ボンディングワイヤｗ３及びｗ４によって接続される。ボンディングワイヤｗ３、ｗ４、及びゲート配線パターンｐ１１は、第３配線３０に相当する。第３配線３０にゲート配線パターンｐ１１が含まれることで、第３配線３０の全てをボンディングワイヤにする場合に比べてインダクタンスが低減する。
回路基板１０１には、ゲート配線パターンｐ１１とほぼ平行に延在するエミッタ配線パターンｐ７１が設けられる。エミッタ配線パターンｐ７１は、回路基板１０１上のゲート配線パターンｐ１１の、コレクタ配線パターンｐ２とは反対側に設けられる。第１スイッチング素子Ｔｒ１のエミッタｅ１及び第２スイッチング素子Ｔｒ２のエミッタｅ２は、回路基板１０１のエミッタ配線パターンｐ７１に、ボンディングワイヤｗ１１及びｗ２１によって接続される。ボンディングワイヤｗ１１、ｗ２１、及びエミッタ配線パターンｐ７１は、第２配線２０に相当する。
ゲート配線パターンｐ１１及びエミッタ配線パターンｐ７１には、それぞれポストＰＳ１及びＰＳ２が設けられる。ポストＰＳ１及びＰＳ２は、図示しない他の基板や回路と接続される。
図８に表したレイアウトでは、第２配線２０として設けたボンディングワイヤｗ１１、ｗ２１及びエミッタ配線パターンｐ７１によって、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流が均一化される。また、第３配線３０として設けたボンディングワイヤｗ３、ｗ４、及びゲート配線パターンｐ１１によって、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のゲート電流が均一化される。
さらに、図８に表したレイアウトでは、第２配線２０にエミッタ配線パターンｐ７１が含まれるため、第２配線２０の全てをボンディングワイヤにする場合に比べてインダクタンスが低減する。
また、図８に表したレイアウトでは、コレクタ配線パターンｐ２、エミッタ配線パターンｐ７、エミッタ配線パターンｐ７１及びゲート配線パターンｐ１１が互いに平行して一方向に延在するため、数多くのスイッチング素子を実装した場合でも、ボンディングワイヤによる配線が容易になる。
図９は、第３のレイアウトについて例示する模式的平面図である。
図９に表したように、回路基板１０１の中央部分には、一方向に延在するゲート配線パターンｐ１１が設けられる。また、回路基板１０１の外側には、エミッタ配線パターンｐ７が設けられる。さらに、回路基板１０１のゲート配線パターンｐ１１とエミッタ配線パターンｐ７との間には、コレクタ配線パターンｐ２が設けられる。
図９に表したレイアウトでは、２つの第１スイッチング素子Ｔｒ１及び２つの第２スイッチング素子Ｔｒ２の合計４つのスイッチング素子が実装されている。２つの第１スイッチング素子Ｔｒ１のそれぞれのコレクタｃ１及び２つの第２スイッチング素子Ｔｒ２のそれぞれのコレクタｃ２は、回路基板１０１上のコレクタ配線パターンｐ２にはんだ等によって接続されている。
２つの第１スイッチング素子Ｔｒ１のそれぞれのエミッタｅ１及び２つの第２スイッチング素子Ｔｒ２のそれぞれのエミッタｅ２は、回路基板１０１のエミッタ配線パターンｐ７に、ボンディングワイヤｗ１及びｗ２によって接続される。
２つの第１スイッチング素子Ｔｒ１のそれぞれのゲートｇ１及び２つの第２スイッチング素子Ｔｒ２のそれぞれのゲートｇ２は、回路基板１０１のゲート配線パターンｐ１１に、ボンディングワイヤｗ３及びｗ４によって接続される。ボンディングワイヤｗ３、ｗ４、及びゲート配線パターンｐ１１は、第３配線３０に相当する。
図９に表したレイアウトでは、回路基板１０１の上に導通部材１０５が設けられる。導通部材１０５は金属板を所定の形状に加工したものである。導通部材１０５は、回路基板１０１に設けられた複数のエミッタ配線パターンｐ７と導通する。例えば、複数のエミッタ配線パターンｐ７のそれぞれには図示しないポストが設けられ、これらのポストを介して導通部材１０５が回路基板１０１の上に設けられる。この導通部材１０５は、第２配線２０に相当する。
図９に表したレイアウトでは、第２配線２０として設けた導通部材１０５によって、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のコレクタ電流が均一化される。また、第３配線３０として設けたボンディングワイヤｗ３、ｗ４、及びゲート配線パターンｐ１１によって、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２のゲート電流が均一化される。また、第２配線２０として導通部材１０５を用いることで、第２配線２０にボンディングワイヤが含まれる場合に比べてインダクタンスが低減する。
次に、筐体を含む半導体装置について説明する。
図１０は、筐体を含む半導体装置を例示する模式的斜視図である。
図１０では、筐体１００を含む半導体装置２００の一部を分解した状態を模式的に表している。
図１０に表したように、半導体装置２００は、筐体１００を備える。筐体１００は、縁部１００ａを有し、上側に向けて開口１００ｂを有する箱体である。筐体１００の内側には、回路基板１０１が収納される。回路基板１０１には、第１スイッチング素子Ｔｒ１及び第２スイッチング素子Ｔｒ２が実装される。図１０に表した半導体装置２００では、図８に例示したレイアウトの回路基板１０１が筐体１００内に収納される。
回路基板１０１の上には、第２の基板１０２が配置される。第２の基板１０２は、筐体１００の開口１００ｂを塞ぐように回路基板１０１の上側に配置される。第２の基板１０２には、第１配線１０の一部が設けられる。図１０に表した例では、第１配線１０のうち配線１１及び配線１２が設けられる。配線１１及び配線１２は、第２の基板１０２に配線パターンとして形成されている。
また、第２の基板１０２には、第１抵抗器Ｒ１及び第２抵抗器Ｒ２が実装される。第１抵抗器Ｒ１及び第２抵抗器Ｒ２は、例えばＳＭＤ（Surface Mount Device）である。第１抵抗器Ｒ１は、第１配線１１の配線パターンの途中に接続される。第２抵抗器Ｒ２は、第２配線１２の配線パターンの途中に接続される。第１抵抗器Ｒ１及び第２抵抗器Ｒ２は、可変抵抗器であってもよい。可変抵抗器では、第１抵抗器Ｒ１及び第２抵抗器Ｒ２を実装したあとで、抵抗値の調整（スイッチング速度の調整）が行われる。
第２の基板１０２は、ポストＰＳ１及びＰＳ２を介して回路基板１０１と接続される。ポストＰＳ１は、回路基板１０１のゲート配線パターンｐ１１に接続される。ポストＳＰ２は、回路基板１０１のエミッタ配線パターンｐ７１に接続される。ポストＰＳ１及びポストＰＳ２は、それぞれゲート配線パターンｐ１１及びエミッタ配線パターンｐ７１からほぼ垂直に延びて設けられる。
第２の基板１０２には、孔ｈ１及び孔ｈ２が設けられる。孔ｈ１は配線１１の配線パターン及び配線１２の配線パターンに設けられる。孔ｈ２は、配線１１の配線パターン及び配線１２の配線パターンとは異なる位置に設けられる。
第２の基板１０２を、筐体１００の開口１００ｂを塞ぐように配置すると、ポストＰＳ１が孔ｈ１に挿入され、ポストＰＳ２が孔ｈ２に挿入される。孔ｈ１に挿入されたポストＰＳ１は、はんだ等によって配線１１の配線パターン及び配線１２の配線パターンと電気的に接続される。
半導体装置２００では、第２の基板１０２に第１配線１０の一部を設けているため、回路基板１０１に第１配線１０を全て形成する場合に比べて第１配線１０の設計自由度が高まる。例えば、回路基板１０１側の構成を共通にして、第２の基板１０２側の構成（第１配線１０のパターン形状や第１抵抗器Ｒ１及び第２抵抗器Ｒ２の抵抗値）を変更して、半導体装置２００の仕様を変更してもよい。
また、半導体装置２００では、第２の基板１０２に第１抵抗器Ｒ１及び第２抵抗器Ｒ２が実装されているため、半導体装置２００の一つのパッケージにおいてスイッチング素子及びゲート抵抗を含めた構成が実現される。
以上説明したように、実施形態に係る半導体装置によれば、動作の安定性及び信頼性を向上することができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１配線、１１〜１６…配線、２０…第２配線、３０…第３配線、１００…筐体、１０１…回路基板、１０２…第２の基板、１０５…導通部材、１１０，１２０，１３０，１９０，２００…半導体装置、Ｒ…抵抗器、Ｒ１…第１抵抗器、Ｒ２…第２抵抗器、Ｔｒ１…第１スイッチング素子、Ｔｒ２…第２スイッチング素子、ｃ１，ｃ２…コレクタ、ｅ１，ｅ２…エミッタ、ｇ１，ｇ２…ゲート

Claims (6)

  1. 第１の制御端子と、第１の第１端子と、第１の第２端子と、を有する第１スイッチング素子と、
    第２の制御端子と、第２の第１端子と、第２の第２端子と、を有する第２スイッチング素子と、
    一端が前記第１の制御端子に接続され第１のインダクタンスを有する第１の端子間配線と、一端が前記第２の制御端子に接続され他端が前記第１の端子間配線の他端に接続され前記第１のインダクタンスとは異なる第２のインダクタンスを有する第２の端子間配線と、一端が前記第１の第１端子に接続され第３のインダクタンスを有する第３の端子間配線と、一端が前記第２の第１端子に接続され他端が前記第３の端子間配線の他端に接続され前記第３のインダクタンスとは異なる第４のインダクタンスを有する第４の端子間配線と、を含む第１配線と、
    一端が前記第１の制御端子に接続された第１抵抗器と、
    一端が前記第２の制御端子に接続され、他端が前記第１抵抗器の他端に接続された第２抵抗器と、
    前記第１の第１端子と前記第２の第１端子との間、及び、前記第１の制御端子と前記第２の制御端子との間、の少なくとも一方に設けられた第２配線と、
    を備えた半導体装置。
  2. 前記第１スイッチング素子及び前記第２スイッチング素子を実装する第１基板をさらに備え、
    前記第２配線は、前記第１基板に設けられた配線パターンを含む請求項１記載の半導体装置。
  3. 前記第１基板と離間して設けられた第２基板と、をさらに備え、
    前記第１配線の一部は、前記第２基板に設けられた請求項２記載の半導体装置。
  4. 前記第１基板及び前記第２基板を収納する筐体をさらに備えた請求項３記載の半導体装置。
  5. 前記第２配線は、ボンディングワイヤを含む請求項１〜４のいずれか１つに記載の半導体装置。
  6. 前記第１抵抗器は、前記第１の端子間配線の一端と他端との間に設けられ、
    前記第２抵抗器は、前記第２の端子間配線の一端と他端との間に設けられた請求項１〜５のいずれか１つに記載の半導体装置。
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