JP2014030321A5 - - Google Patents

Description

実施形態に係る半導体装置は、第１スイッチング素子と、第２スイッチング素子と、第１配線と、第１抵抗器と、第２抵抗器と、第２配線と、を備える。
前記第１スイッチング素子は、第１の制御端子と、第１の第１端子と、第１の第２端子と、を有する。
前記第２スイッチング素子は、第２の制御端子と、第２の第１端子と、第２の第２端子と、を有する。
前記第１配線は、第１の端子間配線と、第２の端子間配線と、第３の端子間配線と、第４の端子間配線と、を含む。前記第１の端子間配線は第１のインダクタンスを有する。前記第１の端子間配線の一端は前記第１の第１端子に接続される。前記第２の端子間配線は前記第１のインダクタンスとは異なる第２のインダクタンスを有する。前記第２の端子間配線の一端は前記第２の第１端子に接続され、前記第２の端子間配線の他端は前記第１の端子間配線の他端と接続される。前記第３の端子間配線は第３のインダクタンスを有する。前記第３の端子間配線の一端は前記第１の第２端子に接続される。前記第４の端子間配線は前記第３のインダクタンスとは異なる第４のインダクタンスを有する。前記第４の端子間配線の一端は前記第２の第２端子に接続され、前記第４の端子間配線の他端は前記第３の端子間配線の他端と接続される。
前記第１抵抗器の一端は、前記第１の制御端子に接続される。
前記第２抵抗器の一端は、前記第２の制御端子に接続される。前記第２抵抗器の他端は、第１抵抗器の他端に接続される。
前記第２配線は、前記第１の第１端子と前記第２の第１端子との間、及び、前記第１の制御端子と前記第２の制御端子との間、の少なくとも一方に設けられる。

Claims (5)

1. 第１の制御端子と、第１の第１端子と、第１の第２端子と、を有する第１スイッチング素子と、
   第２の制御端子と、第２の第１端子と、第２の第２端子と、を有する第２スイッチング素子と、
   第１配線であって、
   一端が前記第１の第１端子に接続され第１のインダクタンスを有する第１の端子間配線と、
   一端が前記第２の第１端子に接続され他端が前記第１の端子間配線の他端に接続され前記第１のインダクタンスとは異なる第２のインダクタンスを有する第２の端子間配線と、
   一端が前記第１の第２端子に接続され第３のインダクタンスを有する第３の端子間配線と、
   一端が前記第２の第２端子に接続され他端が前記第３の端子間配線の他端に接続され前記第３のインダクタンスとは異なる第４のインダクタンスを有する第４の端子間配線と、
   を含む第１配線と、
   一端が前記第１の制御端子に接続された第１抵抗器と、
   一端が前記第２の制御端子に接続され、他端が前記第１抵抗器の他端に接続された第２抵抗器と、
   前記第１の第１端子と前記第２の第１端子との間、及び、前記第１の制御端子と前記第２の制御端子との間、の少なくとも一方に設けられた第２配線と、
   を備えた半導体装置。
2. 前記第１スイッチング素子及び前記第２スイッチング素子を実装する第１基板をさらに備え、
   前記第２配線は、前記第１基板に設けられた配線パターンを含む請求項１記載の半導体装置。
3. 前記第１基板と離間して設けられた第２基板をさらに備え、
   前記第１配線の一部は、前記第２基板に設けられた請求項２記載の半導体装置。
4. 前記第１基板及び前記第２基板を収納する筐体をさらに備えた請求項３記載の半導体装置。
5. 前記第２配線は、ボンディングワイヤを含む請求項１〜４のいずれか１つに記載の半導体装置。